DRV8410PWPR [TI]
具有电流调节功能的 1.65V 至 11V、2.5A、双 H 桥电机驱动器 | PWP | 16 | -40 to 125;
| 型号： | DRV8410PWPR |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 具有电流调节功能的 1.65V 至 11V、2.5A、双 H 桥电机驱动器 | PWP | 16 | -40 to 125 电机 驱动 驱动器 |
| 文件： | 总51页 (文件大小：2775K) |
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DRV8410
ZHCSOJ8B –NOVEMBER 2022 –REVISED JULY 2023
DRV8410 具有电流调节功能的双路H 桥电机驱动器
1 特性
3 说明
• 双路H 桥电机驱动器，可驱动-
DRV8410 是一款双路 H 桥电机驱动器，可驱动一个或
两个直流有刷电机、一个步进电机、螺线管或其他电感
负载。三倍电荷泵允许器件在低至 1.65V 的电压下工
作，以适应 1.8V 的电源轨和电池电量不足的情况。电
荷泵集成了所有电容器并允许 100% 占空比运行。输
入和输出可以并联以驱动具有一半RDS(ON) 的大电流有
刷直流电机。
– 一个双极步进电机
– 一到两个有刷直流电机
– 电磁阀和其他电感负载
• 低导通电阻：HS + LS = 800mΩ（典型值，
25°C）
• 宽电源电压范围
– 1.65 至11 V
• 与以下器件引脚对引脚兼容：
该器件通过将内部基准电压与 xISEN 引脚上的电压进
行比较来实现电流调节，该电压与通过外部检测电阻器
的电机电流成正比。限制电流的能力可以显著减小电机
启动过程中和失速条件下的大电流。
– DRV8833：360mΩ/桥
– DRV8833C：1735mΩ/桥
– DRV8847：1000mΩ/桥
– DRV8411：400mΩ/桥
– DRV8411A：400mΩ/桥
• 高输出电流能力：2.5A 峰值
• PWM 控制接口
低功耗睡眠模式可通过关断大部分内部电路实现超低静
态电流消耗。内部保护特性包括欠压、过流和过热保
护。
DRV8410 所属的器件系列具有引脚对引脚、可扩展
R
DS(ON) 选项，可支持不同负载，并尽可能减少设计改
• 支持1.8V、3.3V 和5V 逻辑输入
• 集成电流调节
• 低功耗睡眠模式
动。有关本产品系列中器件的信息，请参阅节 5。访问
ti.com 查看我们完整的有刷电机驱动器产品系列。
器件信息(1)
– VVM = 5V、TJ = 25°C 时≤30nA
• 小型封装和外形尺寸
封装尺寸（标称值）
器件型号
封装
HTSSOP (16)
WQFN (16)
5.00mm x 6.40mm
3.00mm × 3.00mm
– 带PowerPAD™ 的16 引脚HTSSOP，5.0mm×
4.4mm
DRV8410
– 带PowerPAD™ 的16 引脚薄型SOT，4.2 ×
2.0mm
– 带PowerPAD™ 的16 引脚WQFN，3.0mm ×
3.0mm
• 集成保护特性
4.20mm × 2.00mm
薄型SOT (16)
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附
录。
1.65 V to 11 V
– VM 欠压锁定(UVLO)
– 自动重试过流保护(OCP)
– 热关断(TSD)
DRV841x
PWM
Stepper
BDC
– 故障指示引脚(nFAULT)
nSLEEP
Stepper or
Brushed DC
Motor Driver
2 应用
nFAULT
• 电池供电式玩具
• POS 打印机
• 视频安保摄像机
• 办公自动化设备
• 游戏机
BDC
Current Regula on
Protec on
简化原理图
• 机器人
• 电子智能锁
• 通用螺线管负载
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 器件比较............................................................................ 3
6 引脚配置和功能................................................................. 3
7 规格................................................................................... 5
7.1 绝对最大额定值...........................................................5
7.2 ESD 等级.................................................................... 5
7.3 建议运行条件.............................................................. 5
7.4 热性能信息..................................................................5
7.5 电气特性......................................................................6
7.6 时序图......................................................................... 7
8 典型特性............................................................................ 8
9 详细说明.......................................................................... 10
9.1 概述...........................................................................10
9.2 功能方框图................................................................10
9.3 外部元件....................................................................11
9.4 特性说明....................................................................11
9.5 器件功能模式............................................................ 16
9.6 引脚图....................................................................... 17
10 应用和实现.....................................................................18
10.1 应用信息..................................................................18
11 电源相关建议................................................................. 35
11.1 大容量电容.............................................................. 35
11.2 电源和逻辑时序.......................................................35
12 布局............................................................................... 36
12.1 布局指南..................................................................36
12.2 布局示例..................................................................36
13 器件和文档支持............................................................. 38
13.1 文档支持..................................................................38
13.2 接收文档更新通知................................................... 38
13.3 社区资源..................................................................38
13.4 商标.........................................................................38
14 机械、封装和可订购信息...............................................39
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
Changes from Revision A (October 2022) to Revision B (July 2023)
Page
• 更新“器件信息”表中的“封装尺寸（标称值）”............................................................................................ 1
Changes from Revision * (Septemer 2022) to Revision A (December 2022)
Page
• 将器件状态从“预告信息”更改为“量产数据”................................................................................................1
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5 器件比较
表5-1. 器件比较表
RDS(on)
（mΩ）
直接引脚对引脚替代 修改后的引脚对引脚
电源电压(V)
过流保护限制(A)
器件名称
电流调节
电流检测反馈
产品
替代产品
DRV8410
DRV8411
800
400
2.5
1.65 至11
1.65 至11
DRV8833、
DRV8833C
DRV8847
外部分流电阻器 外部放大器
DRV8833、
DRV8833C、
DRV8847
4
DRV8411A
400
1.65 至11
内部电流镜(IPROPI)
不适用
6 引脚配置和功能
nSLEEP
AOUT1
AISEN
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
AIN1
AIN2
NC
AISEN
AOUT2
BOUT2
BISEN
1
2
3
4
12
11
10
9
NC
AOUT2
BOUT2
BISEN
GND
VM
Thermal
Pad
GND
VM
Thermal
Pad
NC
NC
BOUT1
nFAULT
BIN2
BIN1
图6-1. PWP 或DYZ 封装16 引脚HTSSOP 顶视图
图6-2. RTE 封装16 引脚WQFN 顶视图
表6-1. 引脚功能
引脚
RTE
类型(1)
说明
PWP、
DYZ
名称
AIN1
AIN2
14
13
16
15
I
I
全桥A（AOUT1、AOUT2）的H 桥控制输入。请参阅节9.4.1 内部下拉电阻。
全桥A（AOUT1、AOUT2）的H 桥控制输入。请参阅节9.4.1 内部下拉电阻。
全桥A（AOUT1、AOUT2）检测。将此引脚连接到全桥A 的电流检测电阻。如果不需要电流调
节，则将此引脚连接到GND 引脚。请参阅节9.4.2。
AISEN
1
3
O
AOUT1
AOUT2
BIN1
16
2
2
4
O
O
I
桥A 输出1
桥A 输出2
7
9
全桥B（BOUT1、BOUT2）的H 桥控制输入。请参阅节9.4.1 内部下拉电阻。
全桥B（BOUT1、BOUT2）的H 桥控制输入。请参阅节9.4.1 内部下拉电阻。
BIN2
8
10
I
全桥B（BOUT1、BOUT2）检测。将此引脚连接到全桥A 的电流检测电阻。如果不需要电流调
节，则将此引脚连接到GND 引脚。请参阅节9.4.2。
BISEN
4
6
O
BOUT1
BOUT2
GND
5
3
7
5
O
O
桥B 输出1
桥B 输出2
11
13
PWR
—
器件接地。连接到系统地。
未连接
NC
9，12 11，14
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表6-1. 引脚功能(continued)
引脚
类型(1)
说明
PWP、
DYZ
RTE
6
名称
故障指示灯输出。在故障状况期间下拉为低电平。连接一个外部上拉电阻器以执行开漏操作。请
参阅节9.4.3。
nFAULT
8
OD
I
睡眠模式输入。逻辑高电平用于启用器件。逻辑低电平用于进入低功耗睡眠模式。请参阅节
9.5.2 内部下拉电阻。
nSLEEP
PAD
15
1
—
—
—
散热焊盘。连接到系统接地端。
1.65V 至11V 电源输入。将一个0.1µF 旁路电容器接地，并连接一个足够大且额定电压为VM
的大容量电容。
VM
10
12
PWR
(1) PWR = 电源，I = 输入，O = 输出，NC = 无连接，OD = 开漏
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7 规格
7.1 绝对最大额定值
在工作温度范围内（除非另有说明）(1)
最小值
-0.5
0
最大值
单位
V
VM
12
2
电源引脚电压
电源瞬态电压斜坡
电流检测引脚电压
逻辑引脚电压
开漏输出引脚电压
输出引脚电压
输出电流
VM
V/µs
-0.6
-0.3
0.3
0.6
5.75
V
V
AISEN、BISEN
nSLEEP、AIN1、AIN2、BIN1、BIN2
nFAULT
5.75
V
-VSD
VVM+VSD
V
AOUT1、AOUT2、BOUT1、BOUT2
AOUT1、AOUT2、BOUT1、BOUT2
A
受内部限制
受内部限制
125
-40
-40
-65
°C
°C
°C
环境温度，TA
结温，TJ
150
150
贮存温度，Tstg
(1) 超出绝对最大额定值下列出的压力可能会对器件造成永久损坏。这些仅是压力额定值，并不意味着器件在这些条件下以及在建议运行条
件以外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可能会影响器件的可靠性。
7.2 ESD 等级
值
单位
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
充电器件模型(CDM)，符合JEDEC 规范JESD22-C101(2)
±2000
V(ESD)
V
静电放电
±500
(1) JEDEC 文件JEP155 指出：500V HBM 可实现在标准ESD 控制流程下安全生产。列为±2000V 的引脚实际上可能具有更高的性能。
(2) JEDEC 文档JEP157 指出：250V CDM 能够在标准ESD 控制流程下安全生产。列为±500 V 的引脚实际上可能具有更高的性能。
7.3 建议运行条件
在工作温度范围内（除非另有说明）
最小值
标称值
最大值
单位
VVM
VIN
VM
1.65
11
V
电源电压
0
0
5.5
100
V
kHz
V
nSLEEP、AIN1、AIN2、BIN1、BIN2
逻辑输入电压
PWM 频率
fPWM
VOD
IOD
AIN1、AIN2、BIN1、BIN2
nFAULT
nFAULT
OUTx
0
5.5
开漏上拉电压
开漏输出电流
峰值输出电流
工作环境温度
工作结温
0
5
mA
A
(1)
IOUT
TA
0
IOCP,min
125
-40
-40
°C
°C
TJ
150
(1) 必须遵循功率损耗和热限值
7.4 热性能信息
器件
器件
热指标(1)
PWP (HTSSOP)
RTE (WQFN)
单位
引脚
引脚
RθJA
48.3
55
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RθJC(top)
RθJB
47.8
23.3
3.7
56.7
28.8
2.7
结至外壳（顶部）热阻
结至电路板热阻
ΨJT
结至顶部特征参数
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器件
器件
热指标(1)
PWP (HTSSOP)
RTE (WQFN)
单位
引脚
引脚
23.3
28.7
°C/W
°C/W
ΨJB
结至电路板特征参数
RθJC(bot)
7.5
15.9
结至外壳（底部）热阻
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告。
7.5 电气特性
1.65V ≤VVM ≤11V，–40°C ≤TJ ≤150°C（除非另有说明）。典型值是在TJ = 27 °C 且VVM = 5 V 时。
参数
测试条件
最小值
典型值
最大值
单位
电源(VM)
IVMQ
nSLEEP = 0V，VVM = 5V，TJ = 27°C
xIN1 = 3.3V，xIN2 = 0V，VVM = 5V
睡眠模式到工作模式延迟
4
30
2.5
nA
mA
μs
μs
VM 睡眠模式电流
VM 活动模式电流
开通时间
IVM
1.3
tWAKE
tSLEEP
100
5
关断时间
工作模式到睡眠模式延迟
逻辑电平输入（nSLEEP、AIN1、AIN2、BIN1、BIN2）
VIL
0
1.45
100
50
0.4
5.5
V
输入逻辑低电平电压
输入逻辑高电平电压
nSLEEP 输入迟滞
逻辑输入迟滞（nSLEEP 除外）
输入逻辑低电平电流
输入逻辑高电流
VIH
V
VHYS_nSLEEP
VHYS_logic
IIL
mV
mV
µA
µA
µA
kΩ
kΩ
ns
VxINx = 0V
VnSLEEP = 5V
VxINx = 5V
-1
1
14
70
IIH,nSLEEP
IIH
RPD,nSLEEP
RPD
20
输入逻辑高电流
500
100
50
输入下拉电阻
输入下拉电阻
tDEGLITCH
输入逻辑抗尖峰
开漏输出(nFAULT)
VOL
IOZ
IOD = 5mA
VOD = 5V
0.3
1
V
输出逻辑低电压
输出逻辑高电流
-1
µA
驱动器输出（AOUT1、AOUT2、BOUT1、BOUT2）
RHS_DS(ON)
RLS_DS(ON)
VSD
IOUTx = 0.2A
IOUTx = -0.2A
IOUTx = -0.5A
400
400
1
高侧MOSFET 导通电阻
低侧MOSFET 导通电阻
体二极管正向电压
mΩ
mΩ
V
V
OUTx 上升，从VVM 的10% 上升到
tRISE
tFALL
100
50
ns
ns
输出上升时间
输出下降时间
90%，VVM = 5V
V
OUTx 下降，从VVM 的90% 下降到
10%，VVM = 5V
输入超过0.8V 达到VOUTx = 0.1×VVM
IOUTx = 1A
，
tPD
600
400
ns
ns
输入至输出传播延迟
输出死区时间
tDEAD
电流调节（AISEN、BISEN）
VTRIP
tOFF
tBLANK
tDEG
180
200
20
1.8
1
230
mV
µs
µs
µs
xISEN 跳变电压
电流调节关断时间
电流调节消隐时间
电流调节抗尖峰脉冲时间
保护电路
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1.65V ≤VVM ≤11V，–40°C ≤TJ ≤150°C（除非另有说明）。典型值是在TJ = 27 °C 且VVM = 5 V 时。
参数
测试条件
最小值
典型值
最大值
单位
V
1.6
电源上升
VUVLO
电源欠压锁定(UVLO)
电源UVLO 迟滞
1.3
V
电源下降
VUVLO_HYS
tUVLO
100
10
mV
µs
A
上升至下降阈值
V
VM 下降至OUTx 已禁用
电源欠压抗尖峰脉冲时间
过流保护跳变点
IOCP
2.5
VOCP_ISEN
tOCP
tRETRY
TTSD
0.6
4.2
1.6
V
ISEN 引脚上的过流保护跳变点
过流保护抗尖峰脉冲时间
过流保护重试时间
热关断温度
µs
ms
°C
°C
153
193
THYS
18
热关断迟滞
7.6 时序图
xIN1 (V)
tPD
xIN2 (V)
tPD
tPD
xOUT1 (V)
Z
Z
Z
tPD
Z
xOUT2 (V)
90%
90%
xOUTx (V)
10%
10%
tRISE
tFALL
图7-1. 输入到输出时序
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8 典型特性
2.2
TJ = -40°C
TJ = 27°C
TJ = 85°C
TJ = 125°C
TJ = 150°C
2
1.8
1.6
1.4
1.2
1
0.8
0.6
1
2
3
4
5
6
7
8
9
10
11
VM Supply Voltage (V)
图8-1. 活动模式电流
900
TJ = -40°C
TJ = 27°C
TJ = 85°C
TJ = 125°C
TJ = 150°C
850
800
750
700
650
600
550
500
450
400
350
300
250
200
150
100
50
0
1
2
3
4
5
6
7
8
9
10
11
VM Supply Voltage (V)
图8-2. 睡眠模式电流
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8 典型特性
650
VVM = 1.65 V
VVM = 3.3 V
VVM = 4.2 V
VVM = 6 V
VVM = 8.4 V
VVM = 11 V
600
550
500
450
400
350
300
-40
-30
-20
-10
0
10
20
30
40
50
60
70
80
90
100 110 120 130 140 150
Temperature (°C)
图8-3. 高侧MOSFET 导通电阻
600
550
500
450
400
350
300
VVM = 1.65 V
VVM = 3.3 V
VVM = 4.2 V
VVM = 6 V
VVM = 8.4 V
VVM = 11 V
-40
-30
-20
-10
0
10
20
30
40
50
60
70
80
90
100 110 120 130 140 150
Temperature (°C)
图8-4. 低侧MOSFET 导通电阻
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9 详细说明
9.1 概述
DRV8410 是一款双路 H 桥电机驱动器，用于通过 1.65V 至 11V 电源轨驱动两个有刷直流电机或一个步进电机。
集成的电流调节功能基于xISEN 电阻器将电机电流限制为预定义的最大值。
两个逻辑输入控制每个H 桥，H 桥由四个N 沟道MOSFET 组成，它们的典型RDS(ON) 为800mΩ（包括一个高侧
FET 和一个低侧 FET）。可以将输入引脚和输出引脚并联，以支持具有一半 RDS(ON) 的单个 H 桥驱动器，从而驱
动更高的电流。单个电源输入 VM 同时用作器件电源和电机绕组偏置电压。器件的集成电荷泵在内部对 VM 升压
并全面增强高侧 FET。电机速度可通过脉宽调制进行控制，频率范围为 0 至 100kHz。该器件通过将 nSLEEP 引
脚置为低电平而进入低功耗睡眠模式。
各种集成保护特性将在出现系统故障时保护该器件。这些保护功能包括欠压锁定 (UVLO)、过流保护 (OCP) 和过
热关断(TSD)。
9.2 功能方框图
VM
VM
Charge
Pump
Internal Reference
and Regulators
VM
VM
CBULK
10 µF
100 nF
UVLO
AOUT1
AIN1
AIN2
BIN1
BIN2
Gate
Drive
and
Step
Motor
BDC
OCP
From
AOUT2
AISEN
Microcontroller
ISEN
Logic
VM
VM
nSLEEP
nFAULT
BOUT1
VMCU
Gate
Drive
and
BDC
To
OCP
Microcontroller
BOUT2
BISEN
TSD
ISEN
PPAD
GND
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9.3 外部元件
表9-1 列出了驱动器的外部元件的建议值。
表9-1. DRV8410 外部元件
推荐
元件
引脚1
引脚2
CVM1
CVM2
VM
VM
GND
额定电压为VM 的电容器，最小值为10μF
GND
nFAULT
GND
额定电压为VM 的0.1µF 陶瓷电容器
上拉电阻器，IOD ≤5mA
RnFAULT
RAISEN
RBISEN
VEXT(1)
AISEN
BISEN
检测电阻，请参阅节9.4.2 以了解尺寸
检测电阻，请参阅节9.4.2 以了解尺寸
GND
(1) VEXT 不是DRV8410 上的引脚，但开漏输出nFAULT 需要VEXT 外部电源电压上的上拉电阻器。
9.4 特性说明
9.4.1 电桥控制
DRV8410 具有两个完全相同的 H 桥电机驱动器。输入引脚 AINx 和 BINx 分别控制相应的输出 AOUTx 和
BOUTx。表9-2 显示了输入如何控制H 桥输出。
表9-2. H 桥控制
nSLEEP
xIN1
xIN2
xOUT1
xOUT2
说明
0
1
1
1
1
X
0
0
1
1
X
0
1
0
1
高阻
高阻
L
高阻
高阻
H
低功耗睡眠模式
滑行/快速衰减；H 桥禁用至高阻
反向（电流OUT2 →OUT1）
正向（电流OUT1 →OUT2）
制动；低侧慢速衰减
H
L
L
L
可以将输入设置为恒定电压以实现 100% 占空比驱动器，也可以将输入设置为脉宽调制 (PWM) 以实现可变电机速
度。使用 PWM 时，在驱动（正向或反向）和慢速衰减状态之间切换通常效果更佳。例如，要以最大 RPM 的
50% 正向驱动电机，在驱动周期或 PWM“开启”时间内，IN1 = 1 且 IN2 = 0；而在 PWM“关闭”时间内，IN1
= 1 且IN2 = 1。
此外，还提供用于快速电流衰减的滑行模式（IN1 = 0，IN2 = 0）。对于使用快速衰减的 PWM，PWM 信号施加
到一个xIN 引脚，而另一个xIN 引脚保持低电平，如下所示。
表9-3. 电机转速的PWM 控制
xIN1
PWM
1
xIN2
0
说明
正向PWM，快速衰减
正向PWM，慢速衰减
反向PWM，快速衰减
反向PWM，慢速衰减
PWM
PWM
1
0
PWM
图9-1 显示了电机电流如何流过H 桥。可以在应用VM 之前为输入引脚供电。
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VM
VM
1
2
3
1
2
3
Reverse drive
Forward drive
Slow decay (brake)
High-Z (coast)
Slow decay (brake)
High-Z (coast)
1
1
OUT1
OUT2
OUT1
OUT2
2
3
2
3
Forward
Reverse
图9-1. H 桥电流路径
当输出从驱动高电平变为驱动低电平，或从驱动低电平变为驱动高电平时，会自动插入死区时间以防止击穿。
DEAD 时间是输出为高阻时的中间时间。如果在 tDEAD 期间测量输出引脚，则电压取决于电流方向。如果电流离开
t
管脚，则电压为低于地电平的二极管压降。如果电流进入引脚，则电压为高于 VM 的二极管压降。该二极管是高
侧或低侧FET 的体二极管。
传播延迟时间 (tPD) 是输入边沿与输出变化之间的时间。该时间考虑了输入抗尖峰脉冲时间和其他内部逻辑传播延
迟。输入抗尖峰脉冲时间可防止输入引脚上的噪声影响输出状态。附加的输出压摆延迟时序考虑了 FET 导通或关
断时间（tRISE 和tFALL）。
下面的图9-2 显示了电机驱动器输入和输出的时序。
IN1 (V)
IN2 (V)
OUT1 (V)
tPD
tRISE
tDEAD
tPD
tFALL
tDEAD
OUT2 (V)
tPD
tFALL
tDEAD
tPD
tRISE
tDEAD
图9-2. H 桥时序图
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9.4.1.1 并联桥接式接口
在并联桥接式接口中，DRV8410 配置为通过并联驱动器输出以将 RDS(ON) 降低两倍，从而驱动电流更大的有刷直
流(BDC) 电机。图9-3 显示了一个如何连接器件引脚的示例。要使用并联桥接式接口操作，请将AIN1 和BIN1 连
接到同一控制信号 IN1，并将 AIN2 和 BIN2 连接到同一控制信号 IN2。类似地，将 AOUT1 和 BOUT1 连接到同
一输出节点 OUT1，并将 AOUT2 和BOUT2 连接到同一输出节点OUT2。AISEN 和BISEN 必须连接到同一接地
层。
如果 AISEN 和 BISEN 连接到同一检测电阻，则可以使用电流调节。xISEN 引脚的电压将与内部 VTRIP 基准
(0.2V) 进行比较，以设置电流调节电平。
VM
+
CBULK
10 µF
100 nF
DRV8410
IN1
IN2
AIN1
AIN2
OUT1
AOUT1
AOUT2
VMCU
BIN1
BIN2
BDC
nSLEEP
nSLEEP
nFAULT
nFAULT
BOUT1
BOUT2
NC
NC
OUT2
AISEN
BISEN
图9-3. 并行模式连接
该模式可以通过所有四种模式（正向、反向、滑行和制动模式）提供BDC 电机控制的全部功能。表9-4 显示了并
行模式下的控制接口状态。
表9-4. 并行H 桥控制
OUT1
OUT2
说明
IN1（AIN1 和 IN2（AIN2 和
nSLEEP
（AOUT1 和 （AOUT2 和
BOUT1）
BIN1）
BIN2）
BOUT2）
0
1
1
1
1
X
0
0
1
1
X
0
1
0
1
高阻
高阻
L
高阻
高阻
H
低功耗睡眠模式
滑行；H 桥禁用至高阻
反向（电流OUT2 →OUT1）
正向（电流OUT1 →OUT2）
制动；低侧慢速衰减
H
L
L
L
9.4.2 电流调节
流经电机绕组的电流可能受到 DRV8410 的电流调节功能的限制。对于直流电机，电流控制用于限制电机的启动
和停止电流。对于步进电机，当电源轨额定值高于电机额定电压时，通常使用电流控制，因此绕组电流保持在电
机规格范围内。
电流调节功能通过电流斩波方案实现。PWM 斩波电流 ITRIP 由比较器设置，比较器将连接到 xISEN 引脚的电流检
测电阻两端的电压与200mV 的基准电压进行比较。图9-4 显示了DRV8410 中单个H 桥电流调节的相关电路。
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VM
OCP
VM
VCP, VINT
xOUT1
xIN1
xIN2
Pre-
DCM
drive
xOUT2
PWM
OCP
xISEN
-
+
Optional
REF (200mV)
图9-4. 电流调节电路
当电机电流达到 ITRIP 电平时，该器件通过在 tOFF 持续时间内启用两个低侧 FET 来实现慢速电流衰减，如图 9-5
所示。
xINx
tFALL
tRISE
ttPDt
xOUTx (V)
IMOTOR (A)
xISEN (V)
ttBLANKt
ttOFFt
ITRIP
tDEG
VTRIP
图9-5. 电流调节时间段
经过 tOFF 后，根据该桥的两个输入 xINx 重新启用输出。该器件驱动电流，直到电机电流再次达到 ITRIP 电平。处
于驱动状态的时间量取决于 VM 电压、电机的反电动势和电机的电感。如果 INx 控制引脚的状态在 tOFF 时间内发
生变化，则tOFF 时间的剩余部分将被忽略，输出将再次跟随输入。
经过tOFF 后，如果IOUT 仍然大于 ITRIP，H 桥将在 tBLANK 驱动时间后进入另一个制动/低侧慢速衰减期，持续时间
为tOFF。
斩波电流的计算公式如方程式1 所示。
RSENSE = 0.2V/ITRIP
(1)
示例：如果使用1Ω检测电阻，斩波电流将为200mV/1Ω= 200mA。
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如果不需要电流调节，xISEN 引脚应直接连接到PCB 接地层。
9.4.3 保护电路
DRV8410 受到全面保护，以防出现欠压、过流和过热事件。
9.4.3.1 过流保护(OCP)
每个 FET 上的模拟电流限制电路都将通过在内部限制栅极驱动器来限制流经 FET 的电流。如果此电流限制的持
续时间超过 OCP 抗尖峰脉冲时间 (tOCP)，则会禁用 H 桥中的所有 FET 并将 nFAULT 引脚置位为低电平。在
OCP 重试期 (tRETRY) 过后，驱动器将重新启用。此时nFAULT 再次变为高电平，并且驱动器恢复正常运行。如果
故障仍然存在，则重复此周期，如图 9-6 所示。请注意，只有检测到过流情况的 H 桥才会被禁用，而另一个桥将
正常工作。
Overshoot due to OCP
)
deglitch time (tOCP
IOCP
Motor
Current
Time
tOCP
tRETRY
图9-6. OCP 运行
在高侧和低侧 FET 上单独检测到过流情况。这意味着接地短路、电源短路或跨电机绕组短路都会导致过流关断。
xISEN 引脚还集成了一个由 VOCP_ISEN 指定的单独过流跳闸阈值，以便在 VM 电压较低或 xISEN 引脚上的
RSENSE 电阻较高时提供额外保护。
9.4.3.2 热关断(TSD)
如果内核温度超过安全限值，则会禁用 H 桥中的所有 FET 并将 nFAULT 引脚置为低电平。一旦内核温度下降到
安全水平，就将自动恢复运行。
如果该器件有任何进入热关断(TSD) 状态的倾向，则表明功耗过高、散热不足或环境温度超出了建议运行条件。
9.4.3.3 欠压锁定(UVLO)
每当VM 引脚上的电压降至低于 UVLO 下降阈值电压VUVLO 时，器件中的所有电路都会被禁用，输出FETS 被禁
用，并且所有内部逻辑被复位。当 VVM 电压升至高于 UVLO 上升阈值时，将恢复正常运行，如图 9-7 所示。
nFAULT 引脚在欠压条件下被驱动为低电平，并在再次开始运行后释放此引脚。
当VVM 接近0V 时，内部电路可能无法正确偏置，并且nFAULT 引脚上的开漏下拉电阻可能会释放。
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VUVLO (max) rising
VUVLO (min) rising
VUVLO (max) falling
VUVLO (min) falling
VVM
DEVICE ON
DEVICE OFF
DEVICE ON
nFAULT
Time
图9-7. VM UVLO 运行
9.5 器件功能模式
表9-5 总结了本节介绍的DRV8410 功能模式。
表9-5. 运行模式
MODE
H 桥
工作
禁用
禁用
条件
内部电路
工作
nSLEEP 引脚为高电平
nSLEEP 引脚为低电平
满足任何故障条件
工作模式
低功耗睡眠模式
故障模式
禁用
请参阅表9-6
9.5.1 工作模式
当 VM 引脚上的电源电压超过欠压阈值 VUVLO、nSLEEP 引脚处于高电平状态且 tWAKE 消失之后，器件将进入活
动模式。在此模式下，H 桥、电荷泵和内部逻辑将被激活，器件将准备好接收输入。
9.5.2 低功耗睡眠模式
DRV8410 器件支持低功耗模式，以在驱动器未激活时减少VM 引脚的电流消耗。可以通过设置nSLEEP = 逻辑低
电平并等待tSLEEP 消失来进入此模式。
在睡眠模式下，H 桥、电荷泵、内部稳压器和内部逻辑被禁用，并且器件从电源引脚 (IVMQ) 汲取最小电流。此器
件依靠弱下拉电阻来确保持续禁用所有内部 MOSFET。如果器件在nSLEEP 引脚为低电平时通电，则会立即进入
睡眠模式。在nSLEEP 引脚处于高电平的时间超过tWAKE 的持续时间后，器件将完全正常运行。
以下时序图显示了进入和离开睡眠模式的示例。
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Sleep
Mode
Active Mode
Wakeup
Active Mode
IN1
IN2
tSLEEP
tWAKE
OUT1
OUT2
Hi-Z
Hi-Z
图9-8. 睡眠模式进入和唤醒时序图
9.5.3 故障模式
DRV8410 器件在遇到故障时进入故障模式。这可保护器件和输出上的负载。故障模式下的器件行为取决于故障状
况，如表9-6 中所述。当满足恢复条件时，器件会退出故障模式并重新进入活动模式。
表9-6. 故障条件汇总
H 桥
禁用
禁用
故障
条件
错误报告
内部电路
禁用
恢复
VM < VUVLO,falling
nFAULT
VM > VUVLO,rising
VM 欠压(UVLO)
IOUT > IOCP
TJ > TTSD
nFAULT
nFAULT
过流（OCP）
自动重试：tRETRY
工作
自动：TJ < TTSD
-
热关断（TSD）
禁用
工作
THYS
9.6 引脚图
9.6.1 逻辑电平输入
图9-9 展示了逻辑电平输入引脚AIN1、AIN2、BIN1、BIN2 和nSLEEP 的输入结构。
100 kꢀ
图9-9. 逻辑电平输入
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10 应用和实现
备注
以下应用部分中的信息不属于TI 器件规格的范围，TI 不担保其准确性和完整性。TI 的客 户应负责确定
器件是否适用于其应用。客户应验证并测试其设计，以确保系统功能。
10.1 应用信息
DRV8410 用于有刷直流或步进电机控制，如以下应用示例所示。
10.1.1 典型应用
用户可以为步进电机、双BDC 或单BDC 电机应用配置DRV8410，如本节所述。
10.1.1.1 步进电机应用
图10-1 显示了DRV8410 器件驱动步进电机的典型应用。
VM
+
CBULK
10 µF
VMCU
100 nF
DRV841x
PWM
PWM
AIN1
AIN2
NC
AOUT1
AOUT2
PWM
PWM
BIN1
BIN2
Stepper
O
nSLEEP
Microcontroller
(MCU)
VMCU
BOUT1
BOUT2
I
nFAULT
NC
AISEN
BISEN
RSENSE_B
RSENSE_A
图10-1. DRV8410 驱动步进电机的典型应用原理图
10.1.1.1.1 设计要求
表10-1 列出了系统设计的设计输入参数。
表10-1. 设计参数
基准
设计参数
示例值
VM
11V
电机电源电压
电机绕组电阻
电机绕组电感
目标跳变电流
RL
LL
34Ω/相
33mH/相
500mA
ITRIP
10.1.1.1.2 详细设计过程
10.1.1.1.2.1 步进电机转速
配置 DRV8410 时，第一步需要确定所需的电机转速和步进级别。该器件可使用 PWM 接口支持全步进和半步进
模式。
如果目标电机转速过高，则电机不会旋转。确保电机可以支持目标转速。
对于所需的电机转速(v)、微步进级别(nm) 和电机全步进角(θstep)，
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v(rpm) ì nm steps ì 360è /rot
(
)
ƒstep (steps / s) =
qstep è / step ì 60 s / min
(2)
10.1.1.1.2.2 电流调节
跳变电流 (ITRIP) 是通过任一绕组驱动的最大电流。此设置决定了步进电机在全步进或半步进控制方案下运行时将
产生的扭矩量。对于500mA 的ITRIP 值，检测电阻(RSENSE_x) 的值如方程式3 所示进行计算。
RSENSE_A = RSENSE_B = 0.2V/ITRIP = 0.2V/0.5A = 400mΩ
为检测电阻选择最接近的可用值400mΩ。
(3)
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10.1.1.1.2.3 步进模式
DRV8410 用于通过以下桥配置，以全步进模式或非循环半步进模式驱动步进电机：
• 全步进模式
• 慢速衰减下的半步进模式
• 快速衰减下的半步进模式
10.1.1.1.2.3.1 全步进运行
在全步进模式下，全桥以两种模式（正向或反向模式）中的任意一种模式运行，两个绕组之间的相移为90°。全步
进是在固件中实现的更简单的步进控制模式，可在高速下提供更佳性能。
控制器将PWM 输入施加到AIN1、AIN2、BIN1 和BIN2 引脚上（如图10-2 所示），并且驱动器仅在正向(FRW)
和反向(REV) 模式下运行。
90o
Phase
AIN1
AIN2
BIN1
BIN2
AOUT12 FRW
AOUT12 FRW
AOUT12
BOUT12
AOUT12 REV
AOUT12 REV
BOUT12 FRW
BOUT12 FRW
BOUT12 REV
BOUT12 REV
Time
图10-2. 全步进时序图
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10.1.1.1.2.3.2 快速衰减下的半步进运行
在半步进模式下，全桥以三种模式（正向、反向或滑行模式）之一运行，以将转子定位在两个全步进位置之间的
中间位置。滑行状态允许电机绕组中的电流快速衰减至0A。这种模式最适用于高速半步进时。
控制器将 PWM 输入施加到 AIN1、AIN2、BIN1 和BIN2 引脚上（如图10-3 所示），并且驱动器仅在正向、反向
和滑行模式下运行。
45o
Phase
AIN1
AIN2
BIN1
BIN2
AOUT12 FRW
AOUT12 FRW
AOUT12
BOUT12
AOUT12 REV
AOUT12 REV
BOUT12 FRW
BOUT12 FRW
BOUT12 REV
BOUT12 REV
Time
图10-3. 快速衰减下的半步进时序图
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10.1.1.1.2.3.3 慢速衰减下的半步进运行
在这种半步进模式下，驱动器使用慢速衰减控制状态（对于 BDC 驱动，称为“制动模式”）实现 0A 状态。因
此，全桥以三种模式（正向、反向或制动/慢速衰减模式）之一运行，以将转子定位在两个全步进位置之间的中间
位置。慢速衰减状态允许电机绕组中的电流缓慢衰减至 0A。此模式最适合在低速半步进时使用，可能有助于减少
步进噪声和振动。
控制器将 PWM 输入施加到 AIN1、AIN2、BIN1 和BIN2 引脚上（如图10-4 所示），并且驱动器在正向、反向和
制动模式下运行。
45o
Phase
AIN1
AIN2
BIN1
BIN2
AOUT12 FRW
AOUT12 FRW
AOUT12
BOUT12
AOUT12 REV
AOUT12 REV
BOUT12 FRW
BOUT12 FRW
BOUT12 REV
BOUT12 REV
Time
图10-4. 慢速衰减下的半步进时序图
10.1.1.1.3 应用曲线
Ch 1 = AIN1，Ch 2 = AIN2，Ch 3 = BIN1，Ch 4 = BIN2，Ch 5 = AOUT12，Ch 6 = BOUT12，Ch 7 = AOUT12
电流，Ch 8 = BOUT12 电流
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图10-5. 步进电机全步进运行
图10-6. 快速衰减下的步进电机半步进运行
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图10-7. 慢速衰减下的步进电机半步进运行
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10.1.1.2 双BDC 电机应用
图10-8 显示了用于驱动两个BDC 电机的DRV8410 的典型应用。
VM
+
CBULK
10 µF
VMCU
100 nF
DRV841x
PWM
PWM
AIN1
AIN2
NC
BDC
BDC
AOUT1
PWM
PWM
BIN1
BIN2
AOUT2
BOUT1
O
nSLEEP
VMCU
Microcontroller
(MCU)
BOUT2
I
nFAULT
NC
AISEN
BISEN
RSENSE_B
RSENSE_A
图10-8. 驱动两个BDC 电机的器件的典型应用原理图
10.1.1.2.1 设计要求
表10-2 列出了系统设计的设计输入参数。
表10-2. 设计参数
设计参数
基准
示例值
VM
RL
7V
电机电源电压
11.7Ω
500 µH
490 mA
600mA
1A
电机绕组电阻
LL
电机绕组电感
IRMS
ISTART
ITRIP
VTRIP
电机均方根电流
电机启动电流
目标跳变电流
200mV
跳变电流基准电压（内部电压）
10.1.1.2.2 详细设计过程
10.1.1.2.2.1 电机电压
应用中使用的电机电压取决于所选电机的额定值和所需的每分钟转数 (RPM)。电压越高，有刷直流电机就旋转得
越快，同时将相同的PWM 占空比应用于功率FET。更高的电压也会增加通过感应电机绕组的电流变化率。
10.1.1.2.2.2 电流调节
跳变电流 (ITRIP) 是通过任一绕组驱动的最大电流。由于电机的峰值电流（启动电流）为 600mA，因此选择的
ITRIP 电流电平刚好大于峰值电流。本例选择的 ITRIP 值为 1A。因此，可使用方程式 4 来选择连接到 AISEN 和
BISEN 引脚的检测电阻（RSENSE_A 和RSENSE_B）的值。
RSENSE_A = RSENSE_B = 0.2V/ITRIP = 0.2V/1A = 200mΩ
(4)
10.1.1.2.2.3 感测电阻
为获得更佳性能，检测电阻必须：
• 为表面贴装元件
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• 具有低电感
• 额定功率足够高
• 放置在靠近电机驱动器的位置
检测电阻耗散的功率等于 IRMS 2 × R。在此示例中，峰值电流为 600mA，RMS 电机电流为 490mA，检测电阻值
为 200mΩ。因此，检测电阻（RSENSE12 和 RSENSE34）耗散 48mW (490mA2 × 200mΩ = 48mW)。随着电流电
平升高，功耗迅速增加。
电阻器通常在一定的环境温度范围内具有额定的功率，而对于高温环境，功率曲线会降额。当印刷电路板 (PCB)
与其他发热元件共用时，应增加裕度。对于优秀实践，应测量最终系统中的实际检测电阻温度以及功率
MOSFET，因为这些元件通常是最热的。
由于功率电阻器比标准电阻器更大且更昂贵，因此通常的做法是在检测节点和接地之间并联多个标准电阻器。这
种做法可分散电流和散发热量。
10.1.1.2.3 应用曲线
Ch 1 = AOUT2，Ch 2 = BIN2，Ch 3 = AIN1，Ch 4 = BOUT1，Ch 6 = AIN2，Ch 7 = AOUT12 电流，Ch M7 =
BOUT12 电流
图10-9. 无电流调节
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图10-10. 电流调节
10.1.1.3 散热注意事项
10.1.1.3.1 最大输出电流
在实际运行中，电机驱动器可实现的最大输出电流是内核温度的函数。这反过来又受到环境温度和PCB 设计的很
大影响。基本上，最大电机电流将是导致以下功率耗散水平的电流量：该功率耗散水平与封装和 PCB 的热阻一
起，将内核保持在足够低的温度以防止热关断。
数据表中给出的耗散额定值可用作指南，以计算几种不同 PCB 结构在不进入热关断状态的情况下可能实现的近似
最大功率耗散。然而，为了获得准确的数据，必须通过测量或热仿真来分析实际的PCB 设计。
10.1.1.3.2 功率耗散
器件中的功率耗散主要由输出 FET 电阻或 RDS(ON) 中耗散的直流功率决定。PWM 开关损耗会导致耗散额外的功
率，具体取决于PWM 频率、上升和下降时间以及VM 电源电压。
一个H 桥的直流功率耗散可通过方程式5 大致估算。
2
2
PTOT = HS œ R
ì IOUT(RMS) + LS œ R
ì IOUT(RMS)
DS(ON)
DS(ON)
(5)
其中
• PTOT 是总功率耗散
• HS - RDS(ON) 是高侧FET 的电阻
• LS - RDS(ON) 是低侧FET 的电阻
• IOUT(RMS) 是施加到电机的RMS 输出电流
R
DS(ON) 随温度升高而增加，因此随着器件发热，功率耗散也会增大。在估算最大输出电流时必须考虑这一点。
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10.1.1.3.3 热性能
数据表指定的结至环境热阻 RθJA 主要用于比较各种驱动器或者估算热性能。不过，实际系统性能可能比此值更
好或更差，具体情况取决于 PCB 层叠、布线、过孔数量以及散热焊盘周围的铜面积。驱动器驱动特定电流的时间
长度也会影响功耗和热性能。本节介绍了如何设计稳态和瞬态温度条件。
本节中的数据是按如下标准仿真得出的：
HTSSOP（PWP 封装）
• 2 层PCB（尺寸114.3mm x 76.2mm x 1.6mm），标准FR4，1oz（35mm 铜厚度）或2oz 铜厚度。散热过孔
仅存在于散热焊盘下方（12 个过孔采用4 x 3 阵列，1mm 间距，0.2mm 直径，0.025mm 铜镀层）。
– 顶层：HTSSOP 封装尺寸和铜平面散热器。顶层覆铜区在仿真中有所不同。
– 底层：接地层通过驱动器的散热焊盘下方的过孔进行热连接。底层铜面积随顶层铜面积而变化。
• 4 层PCB（尺寸114.3mm x 76.2mm x 1.6mm），标准FR4。外侧平面具有1oz（35mm 覆铜厚度）或2oz
覆铜厚度。内侧平面保持在1oz。散热过孔仅存在于散热焊盘下方（12 个过孔采用4 x 3 阵列，1mm 间距，
0.2mm 直径，0.025mm 铜镀层）。
– 顶层：HTSSOP 封装尺寸和铜平面散热器。顶层铜面积在模拟中有所不同。
– 中间层1：GND 平面通过过孔热连接至散热焊盘。接地平面的面积为74.2mm x 74.2mm。
– 中间层2：电源平面，无热连接。电源平面的面积为74.2mm x 74.2mm。
– 底层：带有小型铜焊盘的信号层，位于驱动器下方，通过来自顶部和内部GND 平面的过孔拼接进行热连
接。底层散热焊盘的尺寸与封装相当(5mm x 4.4mm)。虽然顶部铜平面的尺寸并不固定，但底部焊盘的尺
寸保持不变。
图10-11 显示了HTSSOP 封装的模拟电路板示例。表10-3 显示了每次仿真时使用的不同板尺寸。
图10-11. HTSSOP PCB 模型顶层
表10-3. 用于16 引脚PWP 封装的尺寸A
铜面积(cm2)
尺寸A（mm）
16.43
2
4
22.23
8
30.59
42.37
16
WQFN（RTE 封装）
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• 2 层PCB（尺寸114.3mm x 76.2mm x 1.6mm），标准FR4，1oz（35mm 铜厚度）或2oz 铜厚度。散热过孔
仅存在于封装尺寸下方（5 个过孔，1mm 间距，0.2mm 直径，0.025mm 铜镀层）。
– 顶层：WQFN 封装尺寸和布线。
– 底层：接地层通过封装尺寸下的过孔进行热连接。底层覆铜区在仿真中有所不同。
• 4 层PCB（尺寸114.3mm x 76.2mm x 1.6mm），标准FR4。外侧平面具有1oz（35mm 覆铜厚度）或2oz
覆铜厚度。内侧平面保持在1oz。散热过孔仅存在于封装尺寸下方（5 个过孔，1mm 间距，0.2mm 直径，
0.025mm 铜镀层）。
– 顶层：WQFN 封装尺寸和布线。
– 中间层1：GND 平面通过过孔在封装尺寸下进行热连接。接地平面的面积为74.2mm x 74.2mm。
– 中间层2：电源平面，无热连接。电源平面的面积为74.2mm x 74.2mm。
– 底层：带有小型铜焊盘的信号层，位于驱动器下方，通过来自顶部和内部GND 平面的过孔拼接进行热连
接。底层散热焊盘为1.55mm x 1.55mm。底层散热焊盘的尺寸与封装相同(3mm x 3mm)。底部焊盘的尺寸
保持不变。
图10-12 显示了HTSSOP 封装的模拟电路板示例。表10-4 显示了每次仿真时使用的不同板尺寸。
图10-12. WQFN PCB 模型顶层
表10-4. 用于16 引脚RTE 封装的尺寸A
铜面积(cm2)
尺寸A（mm）
14.14
2
4
20.00
8
28.28
16
40.00
10.1.1.3.3.1 稳态热性能
“稳态”条件假设电机驱动器在很长一段时间内以恒定的RMS 电流工作。本部分中的图显示了RθJA 和ΨJB（结
至电路板特征参数）如何随 PCB 的铜面积、覆铜厚度和 层数而变化。铜面积越大、层数越多、铜平面越厚，
RθJA 和ΨJB 就越小，表明PCB 布局的热性能越强。
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90
80
70
60
50
40
30
4 layer, 2 oz
4 layer, 1 oz
2 layer, 2 oz
2 layer, 1 oz
2
4
6
8
10
12
14
16
Copper area (cm2)
图10-13. HTSSOP、PCB 结至环境热阻与铜面积间的关系
21
20
19
18
17
16
15
14
4 layer, 2 oz
4 layer, 1 oz
2 layer, 2 oz
2 layer, 1 oz
2
4
6
8
10
12
14
16
Copper area (cm2)
图10-14. HTSSOP、结至电路板特征参数与铜面积间的关系
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130
125
120
115
110
105
100
95
2 layer, 2 oz
2 layer, 1 oz
90
85
80
75
2
4
6
8
10
12
14
16
Bottom layer copper area (cm2)
图10-15. WQFN、PCB 结至环境热阻与铜面积间的关系
41
40.5
40
2 layer, 2 oz
2 layer, 1 oz
39.5
39
38.5
38
37.5
37
36.5
36
35.5
35
2
4
6
8
10
12
14
16
Bottom layer copper area (cm2)
图10-16. WQFN、结至电路板特征参数与铜面积间的关系
10.1.1.3.3.2 瞬态热性能
电机驱动器可能会遇到不同的瞬态驱动条件，导致大电流在短时间内流动。这些条件可能包括
• 转子最初静止时的电机启动。
• 电机输出之一的电源或接地短路且触发过流保护时的故障条件。
• 在有限的时间内为电机或螺线管短暂通电，然后再断电。
对于这些瞬态情况，除了铜面积和覆铜厚度之外，驱动持续时间是影响热性能的另一个因素。在瞬态情况中，热
阻抗参数 ZθJA 表示结至环境热性能。本部分中的图显示了 HTSSOP 封装和 WQFN 封装的 1oz 和 2oz 铜布局的
模拟热阻抗。这些图表表明，短电流脉冲具有更好的热性能。对于更短的驱动时间，器件的裸片尺寸和封装决定
了热性能。对于更长的驱动脉冲，电路板布局布线对热性能的影响更大。这两个图表都显示了随着驱动脉冲持续
时间的增加，层数和覆铜区导致的热阻抗分裂曲线。可以将长脉冲视为稳态性能。
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100
2 layer, 4 cm2
4 layer, 4 cm2
70
2 layer, 8 cm2
50
4 layer, 8 cm2
2 layer, 16 cm2
40
4 layer, 16 cm2
30
20
10
7
5
4
3
2
1
0.001 0.002 0.005 0.01 0.02
0.05 0.1
0.2 0.3 0.50.7 1
2
3
4 5 67810
20 30 50 70100 200300 500 1000
Pulse duration (s)
图10-17. 1oz 铜布局的HTSSOP 封装结至环境热阻抗
100
70
2 layer, 4 cm2
4 layer, 4 cm2
2 layer, 8 cm2
4 layer, 8 cm2
2 layer, 16 cm2
4 layer, 16 cm2
50
40
30
20
10
7
5
4
3
2
1
0.001 0.002 0.005 0.01 0.02
0.05 0.1
0.2 0.3 0.50.7 1
2
3
4 5 67810
20 30 50 70100 200300 500 1000
Pulse duration (s)
图10-18. 2oz 铜布局的HTSSOP 封装结至环境热阻抗
200
2 layer, 4 cm2
2 layer, 8 cm2
2 layer, 16 cm2
100
70
50
40
30
20
10
7
5
4
3
2
1
0.001 0.002 0.005 0.01 0.02
0.05 0.1
0.2 0.3 0.50.7 1
2
3
4 5 67810
20 30 50 70100 200300 500 1000
Pulse duration (s)
图10-19. 1oz 铜布局的WQFN 封装结至环境热阻抗
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100
70
2 layer, 4 cm2
2 layer, 8 cm2
2 layer, 16 cm2
50
40
30
20
10
7
5
4
3
2
1
0.001 0.002 0.005 0.01 0.02
0.05 0.1
0.2 0.3 0.50.7 1
2
3
4 5 67810
20 30 50 70100 200300 500 1000
Pulse duration (s)
图10-20. 2oz 铜布局的WQFN 封装结至环境热阻抗
10.1.1.4 具有标准电机驱动器引脚排列的多源供应
这些器件使用的是采用PWP 和RTE 封装的业界通用封装尺寸。
如节 5 所示，DRV8410/11/11A 器件与 DRV8833 和 DRV8833C 引脚对引脚兼容。其他供应商提供的许多驱动器
具有与DRV8833 和DRV8833C 类似的封装尺寸。
• 当更换与DRV8833 类似的器件时，用户应在设计文件中将内部稳压器(VINT) 和电荷泵(VCP) 的电容器设置
为DNP（请勿放置）以将其移除。
• 与DRV8833 和DRV8833C 一样，用于电流调节的内部电压基准为200mV。由于电压基准相同，因此系统仍
然可以使用为DRV8833 或其他具有相同引脚排列的辅助源驱动器设计的相同xISEN 电阻值。
• DRV841xPWP 使用的封装尺寸可以与采用HTSSOP 封装的DRV8833 和DRV8833C 相同，如图10-21 和图
10-22 所示。
• DRV841xRTE 的封装尺寸仅与采用3mm x 3mm QFN 封装的DRV8833C 和其他供应商的器件兼容。
DRV8833
nSLEEP
AOUT1
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
AIN1
AIN2
AISEN
AOUT2
BOUT2
VINT
GND
VM
RAISEN
100 nF
GND
Thermal
Pad
BISEN
BOUT1
nFAULT
VCP
RBISEN
BIN2
BIN1
CBULK
VMCU
GND
图10-21. DRV8833 布局示例
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DRV8410/1
nSLEEP
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
AIN1
AIN2
AOUT1
AISEN
AOUT2
BOUT2
NC
DNP
100 nF
RAISEN
GND
VM
Thermal
Pad
GND
CBULK
DNP
BIN2
BIN1
BISEN
BOUT1
nFAULT
NC
RBISEN
VMCU
GND
图10-22. DRV8410/1 封装尺寸兼容布局示例
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11 电源相关建议
11.1 大容量电容
配备合适的局部大容量电容是电机驱动系统设计中的一项重要因素。使用更多的大容量电容通常是有益的，但缺
点是增加了成本和物理尺寸。
所需的局部电容数量取决于多种因素，包括：
• 电机系统所需的最高电流
• 电容和拉电流的能力
• 电源和电机系统之间的寄生电感量
• 可接受的电压纹波
• 使用的电机类型（有刷直流、无刷直流、步进电机）
• 电机制动方法
电源与电机驱动系统之间的电感限制了电流随着电源而变化的速率。如果局部大容量电容太小，系统会响应电机
电压变化带来的过大的电流需求或转储。当使用足够大的大容量电容时，电机电压保持稳定，并且可以快速提供
大电流。
数据表通常会给出建议值，但需要进行系统级测试来确定大小适中的大容量电容。
Parasitic Wire
Inductance
Motor Drive System
Power Supply
VM
+
Motor
Driver
+
œ
GND
Local
Bulk Capacitor
IC Bypass
Capacitor
图11-1. 带外部电源的电机驱动系统示例设置
大容量电容的额定电压应高于工作电压，以便在电机向电源传递能量时提供裕度。
11.2 电源和逻辑时序
为 DRV8410 通电没有特定的顺序。在施加 VM 之前，数字输入信号的存在是可以接受的。在将 VM 施加到
DRV8410 后，该器件将根据控制引脚的状态开始运行。
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12 布局
12.1 布局指南
由于 DRV8410 器件已集成了能够驱动大电流的功率 MOSFET，因此，应特别注意布局设计和外部元件放置。下
面提供了一些设计和布局指南。有关布局建议的更多信息，请参阅应用手册电机驱动器电路板布局最佳实践。
• VM 至GND 应使用低ESR 陶瓷电容器。建议使用X5R 和X7R 类型的电容器。
• VM 电源电容器应放置在尽可能靠近器件的位置，以尽可能减少环路电感。
• VM 电源大容量电容器可以是陶瓷电容器或电解电容器，但也应尽可能靠近器件放置，以最大限度减小回路电
感。
• VM、xOUTx 和GND 引脚承载着从电源传输到输出，然后重新传回到接地的大电流。对于这些迹线，应使用
厚金属布线（如果可行）。
• GND 应直接连接到PCB 接地平面上。
• 应通过热过孔将器件散热焊盘连接到PCB 顶层接地平面和内部接地平面（如果可用），以获得最强的PCB 散
热能力。
• 应尽可能扩大连接到散热焊盘的铜平面面积，以确保获得最佳散热效果。
12.2 布局示例
nSLEEP
AOUT1
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
AIN1
AIN2
AISEN
AOUT2
BOUT2
NC
RAISEN
GND
VM
100 nF
GND
Thermal
Pad
BISEN
BOUT1
nFAULT
NC
RBISEN
BIN2
BIN1
CBULK
VMCU
GND
图12-1. PWP (HTSSOP) 和DYZ（薄型SOT）封装的建议布局示例
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GND
GND
AISEN
AOUT2
BOUT2
BISEN
1
2
3
4
12
11
10
9
NC
RAISEN
Thermal
Pad
100 nF
GND
GND
VM
NC
CBULK
RBISEN
GND
GND
VMCU
图12-2. RTE (WQFN) 封装的建议布局示例
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13 器件和文档支持
13.1 文档支持
13.1.1 相关文档
请参阅如下相关文档：
• 德州仪器（TI），计算电机驱动器的功耗应用报告
• 德州仪器（TI），PowerPAD™ 速成应用报告
• 德州仪器（TI），PowerPAD™ 热增强型封装应用报告
• 德州仪器（TI），了解电机驱动器电流额定值应用报告
• 德州仪器（TI），电机驱动器电路板布局最佳实践应用报告
13.2 接收文档更新通知
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击右上角的订阅最新信息 进行注册，即可每周接
收产品信息更改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
13.3 社区资源
TI E2E™ 中文支持论坛是工程师的重要参考资料，可直接从专家处获得快速、经过验证的解答和设计帮助。搜索
现有解答或提出自己的问题，获得所需的快速设计帮助。链接的内容由各个贡献者“按原样”提供。这些内容并
不构成TI 技术规范，并且不一定反映TI 的观点；请参阅TI 的使用条款。
13.4 商标
所有商标均为其各自所有者的财产。
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14 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。
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PACKAGE OUTLINE
PWP0016-C01
PowerPADTM TSSOP - 1.2 mm max height
S
C
A
L
E
2
.
5
0
0
SMALL OUTLINE PACKAGE
6.6
6.2
C
TYP
A
PIN 1 INDEX
AREA
0.1 C
SEATING
PLANE
14X 0.65
16
1
2X
5.1
4.9
4.55
NOTE 3
8
9
0.30
16X
4.5
4.3
B
0.19
0.1
C A B
SEE DETAIL A
ALTERNATE THERMAL PAD DIMENSIONS
DIM A
DIM B
OPTION
(MAX/MIN)
(MAX/MIN)
01
02
2.46/1.75
2.5/1.8
2.31/1.75
2.64/1.94
(0.15) TYP
2X 0.95 MAX
NOTE 5
4X (0.3)
8
9
2X 0.23 MAX
NOTE 5
17
DIM B
0.25
1.2 MAX
GAGE PLANE
0.15
0.05
0.75
0.50
0 -8
16
1
A
20
DETAIL A
TYPICAL
THERMAL
PAD
DIM A
4229315/A 12/2022
PowerPAD is a trademark of Texas Instruments.
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
4. Reference JEDEC registration MO-153.
5. Features may differ or may not be present.
www.ti.com
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40
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EXAMPLE BOARD LAYOUT
PWP0016-C01
PowerPADTM TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
(3.4)
NOTE 9
(2.5)
16X (1.5)
METAL COVERED
BY SOLDER MASK
SYMM
1
16X (0.45)
16
(1.2) TYP
(2.64)
(R0.05) TYP
SYMM
17
(5)
NOTE 9
(0.6)
14X (0.65)
(
0.2) TYP
VIA
9
8
SOLDER MASK
DEFINED PAD
(1) TYP
SEE DETAILS
(5.8)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE: 10X
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
SOLDER MASK
OPENING
METAL
EXPOSED METAL
EXPOSED METAL
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
NON-SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
15.000
SOLDER MASK DETAILS
4229315/A 12/2022
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
8. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
numbers SLMA002 (www.ti.com/lit/slma002) and SLMA004 (www.ti.com/lit/slma004).
9. Size of metal pad may vary due to creepage requirement.
10. Vias are optional depending on application, refer to device data sheet. It is recommended that vias under paste be filled, plugged
or tented.
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41
Product Folder Links: DRV8410
English Data Sheet: SLVSGH7
DRV8410
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ZHCSOJ8B –NOVEMBER 2022 –REVISED JULY 2023
EXAMPLE STENCIL DESIGN
PWP0016-C01
PowerPADTM TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
(2.5)
BASED ON
0.125 THICK
STENCIL
16X (1.5)
METAL COVERED
BY SOLDER MASK
1
16
16X (0.45)
(R0.05) TYP
SYMM
(2.64)
BASED ON
0.125 THICK
STENCIL
17
14X (0.65)
9
8
SYMM
(5.8)
SEE TABLE FOR
DIFFERENT OPENINGS
FOR OTHER STENCIL
THICKNESSES
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE: 10X
STENCIL
THICKNESS
SOLDER STENCIL
OPENING
0.1
2.80 X 2.95
2.5 X 2.64 (SHOWN)
2.28 X 2.41
0.125
0.15
0.175
2.11 X 2.23
4229315/A 12/2022
NOTES: (continued)
11. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
12. Board assembly site may have different recommendations for stencil design.
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English Data Sheet: SLVSGH7
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PACKAGE OPTION ADDENDUM
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11-Jul-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
DRV8410PWPR
DRV8410RTER
PDRV8410PWPR
ACTIVE
ACTIVE
ACTIVE
HTSSOP
WQFN
PWP
RTE
PWP
16
16
16
3000 RoHS & Green
5000 RoHS & Green
NIPDAU
Level-3-260C-168 HR
Level-1-260C-UNLIM
Call TI
-40 to 125
-40 to 125
-40 to 125
8410
8410
Samples
Samples
Samples
NIPDAU
Call TI
HTSSOP
3000
TBD
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
www.ti.com
11-Jul-2023
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
11-Jul-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
DRV8410PWPR
DRV8410RTER
HTSSOP PWP
WQFN RTE
16
16
3000
5000
330.0
330.0
12.4
12.4
6.9
3.3
5.6
3.3
1.6
1.1
8.0
8.0
12.0
12.0
Q1
Q2
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
11-Jul-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
DRV8410PWPR
DRV8410RTER
HTSSOP
WQFN
PWP
RTE
16
16
3000
5000
356.0
367.0
356.0
367.0
35.0
35.0
Pack Materials-Page 2
GENERIC PACKAGE VIEW
RTE 16
3 x 3, 0.5 mm pitch
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4225944/A
www.ti.com
PACKAGE OUTLINE
RTE0016C
WQFN - 0.8 mm max height
S
C
A
L
E
3
.
6
0
0
PLASTIC QUAD FLATPACK - NO LEAD
3.1
2.9
B
A
PIN 1 INDEX AREA
3.1
2.9
SIDE WALL
METAL THICKNESS
DIM A
OPTION 1
0.1
OPTION 2
0.2
C
0.8 MAX
SEATING PLANE
0.08
0.05
0.00
1.68 0.07
(DIM A) TYP
5
8
EXPOSED
THERMAL PAD
12X 0.5
4
9
4X
SYMM
17
1.5
1
12
0.30
16X
0.18
PIN 1 ID
(OPTIONAL)
13
16
0.1
C A B
SYMM
0.05
0.5
0.3
16X
4219117/B 04/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
www.ti.com
EXAMPLE BOARD LAYOUT
RTE0016C
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
(
1.68)
SYMM
13
16
16X (0.6)
1
12
16X (0.24)
SYMM
(2.8)
17
(0.58)
TYP
12X (0.5)
9
4
(
0.2) TYP
VIA
5
8
(R0.05)
ALL PAD CORNERS
(0.58) TYP
(2.8)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
EXPOSED
METAL
EXPOSED
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
SOLDER MASK
DEFINED
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4219117/B 04/2022
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
www.ti.com
EXAMPLE STENCIL DESIGN
RTE0016C
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
(
1.55)
16
13
16X (0.6)
1
12
16X (0.24)
17
SYMM
(2.8)
12X (0.5)
9
4
METAL
ALL AROUND
5
8
SYMM
(2.8)
(R0.05) TYP
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD 17:
85% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:25X
4219117/B 04/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
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