OPA4310IPWR [TI]
四通道、5.5V、3MHz 高输出电流 (150mA) 快速关断 (1μs) 运算放大器 | PW | 14 | -40 to 125;型号: | OPA4310IPWR |
厂家: | TEXAS INSTRUMENTS |
描述: | 四通道、5.5V、3MHz 高输出电流 (150mA) 快速关断 (1μs) 运算放大器 | PW | 14 | -40 to 125 放大器 运算放大器 |
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OPA310, OPA2310, OPA4310
ZHCSQH9E –APRIL 2022 –REVISED DECEMBER 2022
OPAx310 高输出电流、快速关断、低电压(1.5V 至5.5V)、RRIO、3MHz 运算
放大器
高达 250pF,使设计人员能够实现更高的性能和更低
的功耗。
1 特性
• 高输出电流:5.5V 时ISC 为±150 mA(典型值)
• 从关断状态快速使能:0.9 µs(典型值)
• 宽工作电源电压:1.5V 至5.5V
器件信息
器件型号(1)
封装尺寸(NOM)
1.60mm × 2.90mm
1.25mm × 2.00mm
0.80mm × 0.80mm
1.20mm × 1.60mm
1.60mm × 2.90mm
1.25mm × 2.00mm
3.91mm × 4.90mm
1.60mm × 2.90mm
2.00mm × 2.00mm
3.00mm × 3.00mm
3.00mm × 4.40mm
1.50mm x 2.00mm
3.00mm × 3.00mm
8.65mm × 3.91mm
4.40mm × 5.00mm
2.00mm × 2.00mm
3.00mm × 3.00mm
4.20 mm × 2.00 mm
封装
SOT-23 (5)
• 低输入失调电压:±250 µV(典型值)
• 失效防护输入:输入端与V+ 之间没有二极管
• 优化的静态电流:165 µA/通道(典型值)
• 轨至轨输入和输出
• 增益带宽积:5.5V 时为3 MHz(典型值)
• 热本底噪声:16nV/√Hz(典型值)
• 单位增益稳定
• 驱动高达250pF 的电容,而不会出现持续振荡
• 内置RFI 和EMI 滤波输入引脚
• 工作温度范围:–40°C 至125°C
SC70 (5)
OPA310
X2SON (5)(2)
SOT-5X3 (5) (2)
SOT-23 (6)
SC70 (6)
OPA310S
OPA2310
SOIC (8)
SOT-23 (8)(2)
WSON (8)
VSSOP (8)
TSSOP (8)(2)
X2QFN (10)
HVSSOP (10) (2)
SOIC (14)
2 应用
• 光学模块
OPA2310S
OPA4310
• 基准缓冲器、保护放大器
• 麦克风前置放大器
• 照明和LED 驱动器
• 4 mA 至20 mA 环路驱动器
• 可编程电流源
TSSOP (14)
X2QFN (14)(2)
WQFN (16)
SOT-23 (16) (2)
OPA4310S
• 低侧电流感测电路
3 说明
(1) 如需了解所有可用封装,请参阅数据表末尾的可订购产品附
录。
OPAx310 系列运算放大器包括单通道 (OPA310)、双
通道 (OPA2310) 和四通道 (OPA4310) 低压(1.5V 至
5.5V)高输出电流运算放大器,具有轨至轨输入和输
出摆幅功能。OPAx310S 还具有非常快的关断响应,
启用时间通常为 0.9µs,当应用涉及放大器信号链的占
空比时,可以节省功耗。OPAx310 系列具有强大的
ESD 性能和失效防护输入 ESD 结构,输入端与正电源
轨之间无二极管连接。
(2) 封装仅为预发布版。
LED / EML
–
+
DAC
OPA2310
GND
–
+
MCU
GND
OPAx310 提供电源板、标准、小型封装等型号,并具
有内部电流限制保护和热关断保护功能,可在以高输出
电流运行时实现更高的稳健性。OPAx310 的摆幅非常
接近电源轨,并且在 5.5V 电源电压下的整个温度范围
内短路电流最小为75mA。通过仔细并联连接多个运算
放大器,可以提高输出电流能力。OPAx310 器件非常
适合 LED 驱动器、LCD 驱动器、激光驱动器和 TEC
驱动器应用,也可用作基准缓冲器、保护放大器或分立
式LDO。
具有电流检测功能的LED/EML 偏置
OPAx310 系列的稳健设计有助于简化电路设计。这些
运算放大器集成了 RFI 和 EMI 抑制滤波器,在输入过
驱条件下不会出现相位反转。这些器件还提供出色的交
流性能,增益带宽为 3MHz,无自持振荡时的容性负载
本文档旨在为方便起见,提供有关TI 产品中文版本的信息,以确认产品的概要。有关适用的官方英文版本的最新信息,请访问
www.ti.com,其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前,请务必参考最新版本的英文版本。
English Data Sheet: SBOSAA1
OPA310, OPA2310, OPA4310
ZHCSQH9E –APRIL 2022 –REVISED DECEMBER 2022
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 器件比较表.........................................................................3
6 引脚配置和功能................................................................. 4
7 规格................................................................................. 10
7.1 绝对最大额定值.........................................................10
7.2 ESD 等级.................................................................. 10
7.3 建议运行条件............................................................ 10
7.4 单通道器件的热性能信息.......................................... 10
7.5 双通道器件的热性能信息...........................................11
7.6 四通道器件的热性能信息...........................................11
7.7 电气特性....................................................................12
7.8 典型特性....................................................................16
8 详细说明.......................................................................... 26
8.1 概述...........................................................................26
8.2 功能方框图................................................................26
8.3 特性说明....................................................................27
8.4 器件功能模式............................................................ 31
9 应用和实现.......................................................................32
9.1 应用信息....................................................................32
9.2 典型应用....................................................................32
9.3 电源相关建议............................................................ 34
9.4 布局...........................................................................34
10 器件和文档支持............................................................. 36
10.1 文档支持..................................................................36
10.2 接收文档更新通知................................................... 36
10.3 支持资源..................................................................36
10.4 Electrostatic Discharge Caution..............................36
10.5 术语表..................................................................... 36
11 机械、封装和可订购信息............................................... 36
4 修订历史记录
注:以前版本的页码可能与当前版本的页码不同
Changes from Revision D (October 2022) to Revision E (December 2022)
Page
• 删除了OPA2310S RUG 和OPA4310 D、PW 封装的预发布标签......................................................................1
• 删除了OPA2310S RTE 和OPA4310 D、PW 封装的预发布标签...................................................................... 3
• 在规格部分添加了OPA2310S 的关断静态电流............................................................................................... 10
Changes from Revision C (September 2022) to Revision D (October 2022)
Page
• 将OPA310/OPA310S DBV、DCK 封装从“预发布”更改为“量产”...............................................................1
• 删除了OPA310/OPA310S DBV、DCK 封装的预发布标签.................................................................................3
• 在规格部分中将启用时间最大限制更改为1.6µs.............................................................................................. 10
Changes from Revision B (July 2022) to Revision C (September 2022)
Page
• 将典型启用时间更新为0.9µs..............................................................................................................................1
• 删除了OPA310 DBV 和OPA4310S RTE 封装的预发布标签.............................................................................1
• 从规格部分删除了关断部分处于预发布模式脚注............................................................................................ 10
Changes from Revision A (June 2022) to Revision B (July 2022)
Page
• 将DGK 从“预发布”更改为“量产”................................................................................................................1
• 更新了器件比较部分以包含有关关断的信息...................................................................................................... 3
• 删除了DGK 封装的预发布标签.......................................................................................................................... 3
• 在规格部分添加了关断部分处于预发布模式脚注............................................................................................ 10
• 更新了ESD 和电气过载部分以显示关断引脚上的ESD 结构.......................................................................... 30
Changes from Revision * (April 2022) to Revision A (June 2022)
Page
• 将状态从“预告信息”更改为“量产数据”....................................................................................................... 1
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5 器件比较表
封装引线
TSSOP VSSOP
通道
SHDN
器件
数
SC70 SOIC SOT-23 SOT-23 SOT-553
SOT-23
DYY(1)
HVSSOP WQFN WSON X2QFN X2SON X2QFN
DCK
D
DBV
DDF(1)
DRL(1)
PW
DGK
DGQ(1)
RTE
DSG
RUC(1) DPW(1)
RUG
OPA310
OPA310S
OPA2310
OPA2310S
OPA4310
OPA4310S
1
1
2
2
4
4
5
5
5
5
否
是
—
—
8
—
—
—
—
—
16
—
—
8
—
—
8
—
—
—
10
—
—
—
—
—
16
—
—
8
—
—
—
—
14
—
—
—
10
6
6
—
—
—
—
—
—
NO
8
—
—
—
—
—
—
—
—
—
是
—
—
—
—
—
—
—
—
—
—
—
—
NO
14
14
—
—
—
—
—
是
—
—
—
—
(1) 封装仅为预发布版。
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6 引脚配置和功能
OUT
Vœ
1
2
3
5
V+
IN+
Vœ
1
2
3
5
V+
IN+
4
INœ
INœ
4
OUT
Not to scale
Not to scale
图6-1. OPA310 DBV 封装
5 引脚SOT-23
图6-2. OPA310 DCK 和DRL 封装
5 引脚SC70 和5 引脚SOT-5X3
(顶视图)
(顶视图)
OUT
1
5
V+
3
Vœ
INœ
2
4
IN+
Not to scale
图6-3. OPA310 DPW 封装
5 引脚X2SON
(顶视图)
表6-1. 引脚功能:OPA310
引脚
I/O
说明
SC70、
SOT-23
X2SON
名称
SOT-5X3
4
3
1
2
5
3
1
4
2
5
2
4
1
3
5
I
I
IN–
IN+
OUT
V–
V+
反相输入
同相输入
输出
O
I
负(低)电源或接地(对于单电源供电)
正(高)电源
I
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IN+
Vœ
1
2
3
6
5
4
V+
OUT
1
2
3
6
5
4
V+
SHDN
OUT
Vœ
SHDN
INœ
INœ
IN+
Not to scale
Not to scale
图6-5. OPA310S DCK 封装
6 引脚SC70
图6-4. OPA310S DBV 封装
6 引脚SOT-23
(顶视图)
(顶视图)
表6-2. 引脚功能:OPA310S
引脚
I/O
说明
SOT-23
SC70
名称
IN–
4
3
1
3
1
4
I
I
反相输入
同相输入
输出
IN+
OUT
O
关断:低= 禁用放大器,高= 启用放大器
请参阅关断功能了解详情
SHDN
5
5
I
2
6
2
6
I
I
V–
负(低)电源或接地(对于单电源供电)
正(高)电源
V+
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OUT1
IN1œ
IN1+
Vœ
1
2
3
4
8
7
6
5
V+
OUT1
IN1œ
IN1+
Vœ
1
2
3
4
8
7
6
5
V+
OUT2
IN2œ
IN2+
OUT2
IN2œ
IN2+
Thermal
Pad
Not to scale
Not to scale
图6-6. OPA2310 D、DDF、DGK 和PW 封装
8 引脚SOIC、SOT-23-THIN、VSSOP 和TSSOP
(顶视图)
将外露散热焊盘连接至V–。更多信息,请参阅节8.3.10。
图6-7. OPA2310 DSG 封装
8 引脚WSON(带有外露散热焊盘)
(顶视图)
表6-3. 引脚功能:OPA2310
引脚
I/O
说明
名称
编号
2
I
I
IN1–
IN1+
IN2–
IN2+
反相输入,通道1
同相输入,通道1
反相输入,通道2
同相输入,通道2
输出,通道1
3
6
5
1
7
4
8
I
I
OUT1
OUT2
V–
O
O
I
输出,通道2
负(低)电源或接地(对于单电源供电)
正(高)电源
V+
I
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OUT1
IN1–
IN1+
1
2
3
4
5
10
9
V+
OUT2
IN2+
Vœ
1
2
3
4
9
8
7
6
IN1œ
OUT1
V+
Thermal
Pad
8
V–
7
IN2–
SHDN2
SHDN1
SHDN2
IN2+
SHDN1
6
Not to scale
图6-9. OPA2310S DGQ 封装
10 引脚HVSSOP
OUT2
(顶视图)
Not to scale
图6-8. OPA2310S RUG 封装
10 引脚X2QFN
(顶视图)
表6-4. 引脚功能:OPA2310S
引脚
I/O
说明
X2QFN HVSSOP
名称
IN1–
9
10
5
2
3
7
8
1
9
I
I
反相输入,通道1
同相输入,通道1
反相输入,通道2
同相输入,通道2
输出,通道1
IN1+
I
IN2–
IN2+
4
I
OUT1
OUT2
8
O
O
6
输出,通道2
关断:低= 禁用放大器,高= 启用放大器,通道1
请参阅关断功能了解详情
SHDN1
SHDN2
2
3
5
6
I
I
关断:低= 禁用放大器,高= 启用放大器,通道2
请参阅关断功能了解详情
1
7
4
I
I
V–
负(低)电源或接地(对于单电源供电)
正(高)电源
V+
10
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OUT1
IN1œ
IN1+
V+
1
2
3
4
5
6
7
14
13
12
11
10
9
OUT4
IN4œ
IN4+
Vœ
IN1œ
IN1+
V+
1
2
3
4
5
12
11
10
9
IN4œ
IN4+
Vœ
IN2+
IN2œ
OUT2
IN3+
IN3œ
OUT3
8
IN2+
IN2œ
IN3+
IN3œ
Not to scale
8
图6-10. OPA4310 D 和PW 封装
14 引脚SOIC 和TSSOP
(顶视图)
Not to scale
图6-11. OPA4310 RUC 封装
14 引脚X2QFN
(顶视图)
表6-5. 引脚功能:OPA4310
引脚
I/O
说明
SOIC、
TSSOP
X2QFN
名称
2
3
1
I
I
IN1–
反相输入,通道1
同相输入,通道1
反相输入,通道2
同相输入,通道2
反相输入,通道3
同相输入,通道3
反相输入,通道4
同相输入,通道4
输出,通道1
IN1+
IN2–
IN2+
IN3–
IN3+
IN4–
IN4+
OUT1
OUT2
OUT3
OUT4
V–
2
5
6
I
5
4
I
9
8
I
10
13
12
1
9
I
12
11
14
6
I
I
O
O
O
O
I
7
输出,通道2
8
7
输出,通道3
14
11
4
13
10
3
输出,通道4
负(低)电源或接地(对于单电源供电)
正(高)电源
V+
I
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OUT1
IN1–
IN1+
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
OUT4
IN4–
IN4+
V+
V–
IN1+
V+
1
2
3
4
12
11
10
9
IN4+
Vœ
IN2+
IN3+
Thermal
Pad
IN2–
OUT2
SHDN12
IN3–
OUT3
SHDN34
IN2+
IN2œ
IN3+
IN3œ
Not to scale
A. 将散热焊盘连接至V–。
Not to scale
图6-13. OPA4310S DYY 封装
16 引脚SOT-23-THIN
(顶视图)
A. 将散热焊盘连接至V–。
图6-12. OPA4310S RTE 封装
16 引脚WQFN(带有外露散热焊盘)
(顶视图)
表6-6. 引脚功能:OPA4310S
引脚
I/O
说明
SOT-23-
THIN
WQFN
名称
IN1+
1
16
3
3
2
I
I
I
I
I
I
I
I
同相输入,通道1
反相输入,通道1
同相输入,通道2
反相输入,通道2
同相输入,通道3
反相输入,通道3
同相输入,通道4
反相输入,通道4
IN1–
IN2+
5
4
6
IN2–
IN3+
10
9
12
11
14
15
IN3–
IN4+
12
13
IN4–
关断:低= 禁用放大器,高= 启用放大器,通道1 和2。
更多信息请参阅关断功能部分
SHDN12
SHDN34
6
7
8
9
I
I
关断:低= 禁用放大器,高= 启用放大器,通道3 和4。
更多信息请参阅关断功能部分
OUT1
OUT2
OUT3
OUT4
V–
15
5
1
7
O
O
O
O
I
输出,通道1
输出,通道2
8
10
16
13
4
输出,通道3
14
11
2
输出,通道4
负(低)电源或接地(对于单电源供电)
正(高)电源
V+
I
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7 规格
7.1 绝对最大额定值
在工作环境温度范围内(除非另有说明)(1)
最小值
最大值
单位
0
7
6.0
V
电源电压,VS = (V+) –(V-)
电源电压,VS = (V+) –(V-)
共模电压(2) (3)
V
V
–0.5
差分电压(2) (3)
±6.0
10
信号输入引脚
电流(3)
-10
mA
输出短路(4)
持续
-55
150
150
150
°C
°C
°C
工作环境温度,TA
结温,TJ
-65
贮存温度,Tstg
(1) 超出绝对最大额定值运行可能会对器件造成永久损坏。绝对最大额定值并不表示器件在这些条件下或在建议运行条件以外的任何其他条
件下能够正常运行。如果超出建议运行条件但在绝对最大额定值范围内使用,器件可能不会完全正常运行,这可能影响器件的可靠性、
功能和性能并缩短器件寿命。
(2) 只要输入引脚在6.0V 内保持不变,它们就可以超过(V+)。从输入引脚到(V+) 没有二极管结构。
(3)
输入引脚被二极管钳制至(V-)。低于(V-) 0.3V 的输入信号的电流必须限制在10mA 或更低。
(4) 对地短路,每个封装对应一个放大器。
7.2 ESD 等级
值
单位
人体放电模型(HBM),符合ANSI/ESDA/JEDEC JS-001(1)
充电器件模型(CDM),符合JEDEC 规范JS-002 (2)
±4000
V(ESD)
V
静电放电
±1500
(1) JEDEC 文档JEP155 指出:500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文件JEP157 指出:250V CDM 可实现在标准ESD 控制流程下安全生产。
7.3 建议运行条件
在工作环境温度范围内测得(除非另外注明)
最小值
最大值
单位
VS
VI
1.5
5.5
V
V
电源电压,(V+) –(V-)
输入电压范围
5.6
–0.1
TA
-40
125
°C
额定温度
7.4 单通道器件的热性能信息
OPA310
OPA310S
DBV DCK
DBV
(SOT-23)
DCK
DPW (2)
DRL (2)
热指标(1)
单位
(SC70)
5 引脚
214.6
110.0
60.7
(X2SON)
(X2SON)
(SOT-23)
6 引脚
190.7
110.5
70.8
(SC70)
6 引脚
195.8
122.9
55.5
5 引脚
211.5
109.4
77.8
5 引脚
待定
待定
待定
待定
待定
待定
5 引脚
待定
待定
待定
待定
待定
待定
RθJA
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RθJC(top)
RθJB
结至外壳(顶部)热阻
结至电路板热阻
45.2
32.1
47.4
38.3
ψJT
结至顶部特征参数
结至电路板特征参数
结至外壳(底部)热阻
77.5
60.4
70.5
55.2
ψJB
RθJC(bot)
不适用
不适用
不适用
不适用
(1) 有关新旧热性能指标的更多信息,请参阅半导体和IC 封装热指标应用报告SPRA953。
(2) 此封装选项处于预发布状态。
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7.5 双通道器件的热性能信息
OPA2310
OPA2310S
DSG
(WSON)
D
DDF (2)
(SOT-23-8)
DGK
(VSSOP)
PW (2)
(TSSOP)
DGQ (2)
(HVSSOP)
RUG
(X2QFN)
热指标(1)
单位
(SOIC)
8 引脚
90.1
112.1
56.3
9.2
8 引脚
139.0
81.2
8 引脚
待定
待定
待定
待定
待定
待定
8 引脚
187.7
78.1
8 引脚
待定
待定
待定
待定
待定
待定
10 引脚
待定
待定
待定
待定
待定
待定
10 引脚
179.4
66.7
RθJA
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RθJC(top)
结至外壳(顶部)热阻
结至电路板热阻
RθJB
82.4
109.5
17.9
104.5
1.4
31.3
ψJT
结至顶部特征参数
结至电路板特征参数
结至外壳(底部)热阻
56.3
31.8
81.6
107.9
104.2
ψJB
RθJC(bot)
不适用
不适用
不适用
(1) 有关新旧热性能指标的更多信息,请参阅半导体和IC 封装热指标应用报告SPRA953。
(2) 此封装选项处于预发布状态。
7.6 四通道器件的热性能信息
OPA4310
OPA4310S
RTE
DYY (2)
RUC (2)
(X2QFN)
D
PW
热指标(1)
单位
(SOIC)
(TSSOP)
(WQFN)
16 引脚
57.6
(SOT)
16 引脚
TBD
14 引脚
14 引脚
101.5
57.8
14 引脚
128.2
58.7
RθJA
°C/W
结至环境热阻
待定
待定
TBD
RθJC(top)
RθJB
62.4
TBD
°C/W
°C/W
°C/W
°C/W
°C/W
结至外壳(顶部)热阻
结至电路板热阻
58.0
71.4
32.9
TBD
20.9
13.0
3.4
TBD
ψJT
结至顶部特征参数
待定
待定
待定
57.6
70.8
32.9
TBD
ψJB
结至电路板特征参数
结至外壳(底部)热阻
RθJC(bot)
16.6
TBD
不适用
不适用
(1) 有关新旧热性能指标的更多信息,请参阅半导体和IC 封装热指标应用报告,SPRA953。
(2) 此封装选项处于预发布状态。
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7.7 电气特性
VS = (V+) –(V-) = 1.5V 至5.5V(±0.75V 至±2.75V),TA = 25°C,RL = 10kΩ 且连接至VS/2,VCM = VS/2,且VO UT
VS/2(除非另有说明)。
=
参数
测试条件
最小值
典型值
最大值
单位
失调电压
±0.25
±1.3
±1.4
VCM = V–
VCM = V–
VOS
mV
输入失调电压
TA = –40°C 至125°C
TA = –40°C 至125°C
输入失调电压漂
移
dVOS/dT
PSRR
±0.5
VCM = V–
µV/℃
输入失调电压与
电源间的关系
±10
±1
±50
µV/V
µV/V
VS = 1.5V 至5.5V,VCM = V–
f = 10kHz
通道隔离
输入偏置电流
输入偏置电流(1) VS = 1.8V 至VS = 5V
输入失调电流(1) VS = 1.8V 至VS = 5V
IB
±1
±30
±25
pA
pA
IOS
±0.5
噪声
EN
4
32
16
13
10
f = 0.1Hz 至10Hz
f = 100Hz
f = 1kHz
μVPP
nV/√Hz
fA/√Hz
输入电压噪声
输入电压噪声密
度
eN
f=10kHz
输入电流噪声(3)
iN
f = 1kHz
输入电压范围
共模电压范围(1)
TA = –40°C 至125°C
TA = –40°C 至125°C
VS = 1.8V
VS = 5.5V
(V-)
(V+)
V
VCM
共模电压范围(1)
(V-) –0.1
(V+) + 0.1
V
75
65
85
78
95
85
70
dB
dB
dB
VS = 1.8V,(V-) ≤VCM ≤(V+) –0.6V
VS = 1.8V,(V-) ≤VCM ≤(V+) –0.6V
VS = 5.5V,(V-) ≤VCM ≤(V+) –0.6V
VS = 5.5V,(V-) ≤VCM ≤(V+) –0.6V
完整范围:VS = 1.8V,(V-) ≤VCM ≤(V+)
TA = –40°C 至125°C
83
共模
抑制比
CMRR
75
TA = –40°C 至125°C
TA = –40°C 至125°C
57.5
dB
完整范围:VS = 5.5V
(V-) –0.1V ≤VCM ≤(V+) + 0.1V
66.5
80
TA = –40°C 至125°C
输入阻抗
差分
输入
阻抗
ZID
80 || 1.4
GΩ|| pF
GΩ|| pF
共模
输入
阻抗
ZICM
100 || 0.5
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7.7 电气特性(continued)
VS = (V+) –(V-) = 1.5V 至5.5V(±0.75V 至±2.75V),TA = 25°C,RL = 10kΩ 且连接至VS/2,VCM = VS/2,且VO UT
=
VS/2(除非另有说明)。
参数
测试条件
最小值
典型值
最大值
单位
开环增益
VS= 1.8V,(V-) + 0.05V < VO < (V+) –0.05V,
RL = 10kΩ(连接至VS/2)
102
95
115
105
125
115
100
90
dB
dB
dB
dB
开环电压增益
VS= 1.8V,(V-) + 0.10V < VO < (V+) –0.10V,
RL = 2kΩ(连接至VS/2)
开环电压增益(2)
VS= 5.5V,(V-) + 0.10V < VO < (V+) –0.10V,
RL = 10kΩ(连接至VS/2)
109
105
90
VS= 5.5V,(V-) + 0.15V < VO < (V+) –0.15V,
RL = 2kΩ(连接至VS/2)
VS= 1.8V,(V-) + 0.05V < VO < (V+) –0.05V,
RL = 10kΩ(连接至VS/2)
AOL
VS= 1.8V,(V-) + 0.10V < VO < (V+) –0.10V,
RL = 2kΩ(连接至VS/2)
开环电压增益
dB
dB
TA = –40°C 至125°C
VS= 5.5V,(V-) + 0.10V < VO < (V+) –0.10V,
RL = 10kΩ(连接至VS/2)
105
100
VS= 5.5V,(V-) + 0.15V < VO < (V+) –0.15V,
RL = 2kΩ(连接至VS/2)
90
80
VS = 3.3V,(V-) + 0.25V < VO < (V+) –
开环电压增益(6) 0.25V,
TA = 25°C
102
IL = ±50mA
频率响应
2.5
3
MHz
MHz
VS = 1.8V,G = +1,RL = 10kΩ,CL = 100pF
VS = 5.5V,G = +1,RL = 10kΩ,CL = 100pF
VS = 1.8V,G = +1,RL = 10kΩ
GBW
SR
增益带宽积
压摆率
2.8
3
V/μs
V/μs
VS = 5.5V,G = +1,RL = 10kΩ
G = +1,VO = 1VRMS,f = 1kHz,
RL = 10kΩ 至VS/2
0.0005
0.0035
0.0080
%
%
%
G = +1,VO = 1VRMS,f = 1kHz,
RL = 2kΩ 至VS/2
总谐波失真+ 噪
声(4)
THD+N
G = +1,VO = 1VRMS,f = 1kHz,
RL = 600Ω 至VS/2
1.8
1.3
2.3
1.6
60
精度达0.1%,VS = 5.5V,VSTEP = 4V,G = +1,CL = 10pF
精度达0.1%,VS = 5.5V,VSTEP = 2V,G = +1,CL = 10pF
精度达0.01%,VS = 5.5V,VSTEP = 4V,G = +1,CL = 10pF
精度达0.01%,VS = 5.5V,VSTEP = 2V,G = +1,CL = 10pF
G = +1,RL = 10kΩ(连接至VS/2),CL = 10pF
tS
μs
趋稳时间
PM
°
相位裕度
75
pF
G = +1,RL = 10kΩ(连接至VS/2),相位裕度= 40°
CL 驱动
容性负载驱动
G = +1,RL = 10kΩ(连接至VS/2),
无持续振荡
250
pF
toverload
EMIRR
0.6
75
VIN × 增益> VS
μs
过载恢复时间
f = 1.8GHz,VIN_EMIRR = 100mV
dB
电磁干扰抑制比
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7.7 电气特性(continued)
VS = (V+) –(V-) = 1.5V 至5.5V(±0.75V 至±2.75V),TA = 25°C,RL = 10kΩ 且连接至VS/2,VCM = VS/2,且VO UT
VS/2(除非另有说明)。
=
参数
测试条件
最小值
典型值
最大值
单位
输出
10
2
21
11
VS = 1.8V,RL = 2kΩ(连接至VS/2)
VS = 1.8V,RL = 10kΩ(连接至VS/2)
VS = 1.8V,RL = 2kΩ(连接至VS/2)
VS = 1.8V,RL = 10kΩ(连接至VS/2)
VS = 5.5V,RL = 2kΩ(连接至VS/2)
VS = 5.5V,RL = 10kΩ(连接至VS/2)
VS = 5.5V,RL = 2kΩ(连接至VS/2)
VS = 5.5V,RL = 10kΩ(连接至VS/2)
VS = 1.8V,RL = 2kΩ(连接至VS/2)
VS = 1.8V,RL = 10kΩ(连接至VS/2)
VS = 1.8V,RL = 2kΩ(连接至VS/2)
VS = 1.8V,RL = 10kΩ(连接至VS/2)
VS = 5.5V,RL = 2kΩ(连接至VS/2)
VS = 5.5V,RL = 10kΩ(连接至VS/2)
VS = 5.5V,RL = 2kΩ(连接至VS/2)
VS = 5.5V,RL = 10kΩ(连接至VS/2)
VS = 1.8 V
51
TA = –40°C 至125°C
TA = –40°C 至125°C
26
相对于正电源轨
的电压输出摆幅
VOH
3.5
20
0.75
9
30
TA = –40°C 至125°C
TA = –40°C 至125°C
14
mV
5.5
1.2
15
10
45
TA = –40°C 至125°C
TA = –40°C 至125°C
25
相对于负电源轨
的电压输出摆幅
VOL
3.5
17.5
10
0.75
27.5
11
TA = –40°C 至125°C
TA = –40°C 至125°C
短路电流(5)
短路电流(2) (5)
短路电流(5)
短路电流(5)
开环输出阻抗
±20
±150
1000
mA
mA
mA
mA
Ω
ISC
±6
±75
VS = 1.8V,TA = –40℃至125℃
VS = 5.5V,OPA2310
ISC
±110
VS = 5.5V,OPA310 和OPA4310
ZO
f = 10kHz
电源
VS = 1.5V,IO = 0A,SHDN = V+(对于关断器
件)
165
190
210
µA
µA
VS = 1.5V,IO = 0A,SHDN = V+(对于关断器
件)
每个放大器的静
态电流
165
165
TA = –40°C 至125°C
TA = –40°C 至125°C
IQ
200
215
VS = 5.5V,IO = 0A,SHDN = V+(对于关断器
件)
µA
TA = 25°C,VS = 5.5V,VS 升降速率> 0.3V/µs
125
μs
加电时间
关断
0.100
0.265
0.150
0.475
µA
µA
所有放大器均为禁用状态,SHDN = V–,OPA4310S
所有放大器均为禁用状态,SHDN = V–,OPA310S
每个放大器的关
断电流
IQ_SHDN
每个放大器的关
断电流
IQ_SHDN
0.200
0.375
µA
所有放大器均为禁用状态,SHDN = V–,OPA2310S
0.300
0.700
µA
µA
所有放大器均为禁用状态,SHDN = V–,TA = –40℃至85℃,OPA4310S
所有放大器均为禁用状态,SHDN = V–,TA = –40℃至85℃,OPA310S
每个放大器的关
断电流(1)
IQ_SHDN
每个放大器的关
断电流(1)
IQ_SHDN
0.600
µA
所有放大器均为禁用状态,SHDN = V–,TA = –40℃至85℃,OPA2310S
ZOUT_SHDN
关断时的输出阻
抗
43 || 11.5
GΩ|| pF
已禁用放大器
逻辑高电平阈值
电压(放大器为
启用状态)
VSHDN_IH
(V-) + 1.2
V
V
逻辑低电平阈值
电压(放大器为
禁用状态)
VSHDN_IL
(V-) + 0.2
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7.7 电气特性(continued)
VS = (V+) –(V-) = 1.5V 至5.5V(±0.75V 至±2.75V),TA = 25°C,RL = 10kΩ 且连接至VS/2,VCM = VS/2,且VO UT
=
VS/2(除非另有说明)。
参数
测试条件
最小值
典型值
最大值
单位
放大器启用时间
(完全关断)
tON
1
1.6
µs
G = +1,VCM = VS/2,VO = 0.9 × VS/2,RL 连接至V–
(7) (1)
放大器禁用时间
(7)
tOFF
1
µs
G = +1,VCM = VS/2,VO = 0.1 × VS/2,RL 连接至V–
50
SHDN 引脚输入 (V+) ≥SHDN ≥(V-) + 1V
偏置电流(每个
IB_SHDN
nA
100
(V-) ≤SHDN ≤(V-) + 0.2V
引脚)
(1) 根据表征结果指定最大数据。
(2) 根据表征结果指定最小数据。
(3) 典型的输入电流噪声数据是根据设计仿真结果指定的。
(4) 三阶滤波器;–3dB 时的带宽= 80kHz。
(5) 此处指定的短路电流是短路拉电流和灌电流的平均值。
(6) 测得的AOL 为(VOSA –VOSB)/(VOUTA –VOUTB) 之间的差值。VOSA 是OUT 引脚偏置在(V+) - 0.25V 而器件拉电流为50mA 时测得的
偏移,VOSB 是当OUT 引脚偏置在(V-) + 0.25V 而器件灌电流为50mA 时测得的偏移。
(7) 禁用时间(tOFF) 和启用时间(tON) 是指施加给SHDN 引脚的信号为50% 时到输出电压达到10%(禁用)或90%(启用)电平时之间的
时间间隔。
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7.8 典型特性
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
27
24
21
18
15
12
9
18
16
14
12
10
8
6
6
4
3
2
0
0
H01_
H02_
Input Offset Voltage Drift (µV/°C)
Input Offset Voltage (µV)
VCM = VS/2
VS = 5.5V
VCM = VS/2
TA = –40°C 至+125°C
VS = 5.5V
TA = 25°C
器件数量= 70
器件数量= 70
均值= –36µV
Σ= 215µV
均值= 0.5μV/°C
Σ= 0.3µV/°C
图7-1. 失调电压分布直方图
图7-2. 失调电压漂移分布直方图
27
24
21
18
15
12
9
30
27
24
21
18
15
12
9
6
6
3
3
0
0
H04_
H03_
Input Bias Current (pA)
Input Bias Current (pA)
VS = 5.5V
VCM = VS/2
TA = 85°C
VS = 5.5V
VCM = VS/2
TA = 25°C
器件数量= 140
均值= 4.6pA
Σ= 1.3pA
器件数量= 140
均值= 0.6pA
Σ= 1.2pA
图7-4. 输入偏置电流分布直方图
图7-3. 输入偏置电流分布直方图
27
24
21
18
15
12
9
16
14
12
10
8
6
4
6
2
3
0
0
H06_
H05_
Input Offset Current (pA)
Input Offset Current (pA)
VS = 5.5V
VCM = VS/2
TA = 25°C
VS = 5.5V
VCM = VS/2
TA = 85°C
器件数量= 140
均值= 0.2pA
Σ= 1.5pA
器件数量= 70
均值= 0.3pA
Σ= 1.6pA
图7-5. 输入失调电流分布直方图
图7-6. 输入失调电流分布直方图
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
800
600
400
200
0
1800
1400
1000
600
200
-200
-600
-1000
-1400
-1800
-200
-400
-600
-800
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D06_
D05_
VS = 5.5V,VCM = V+
图7-8. 输入失调电压与温度间的关系
VS = 5.5V,VCM = V–
器件数量= 72
器件数量= 72
图7-7. 输入失调电压与温度间的关系
1600
1200
800
800
600
400
200
0
400
0
-400
-800
-1200
-1600
-200
-400
-600
-800
-3 -2.5 -2 -1.5 -1 -0.5
0
0.5
Input Common-Mode Voltage (V)
1
1.5
2
2.5
3
-3
-2.2
-1.4
Input Common-Mode Voltage (V)
-0.6
0.2
1
1.8
D07_
D08_
V+ = 2.75V,V–= –2.75V
器件数量= 72
V+ = 2.75V,V–= –2.75V,(V-) < VCM < (V+) –0.6V
器件数量= 72
图7-9. 失调电压与共模间的关系
图7-10. 失调电压与共模间的关系
1000
600
1400
1000
600
200
200
-200
-600
-1000
-1400
-200
-600
-1000
2.1
2.2
2.3
2.4
2.5
2.6
2.7
Input Common-Mode Voltage (V)
2.8
2.9
1.5
2
2.5
3
3.5
4
Supply Voltage (V)
4.5
5
5.5
D09_
D09_
V+ = 2.75V,V–= –2.75V,VCM > (V+) –0.6V
器件数量= 72
VCM = (V-)
图7-12. 偏移电压与电源电压间的关系
器件数量= 72
图7-11. 失调电压与共模间的关系
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
100
70
10
IB-
IB+
8
7
50
6
5
30
20
4
3
10
7
5
3
2
2
1
0.7
0.5
1
-40
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D13_
D14_
VS = 5.5V,VCM = VS/2
图7-13. IB 与温度间的关系
VS = 5.5V,VCM = VS/2
图7-14. IOS 与温度间的关系
15
10
5
2.7
2.4
2.1
1.8
1.5
1.2
0.9
0.6
0.3
0
-0.3
-0.6
-0.9
-1.2
-1.5
-1.8
-2.1
IOS
IB-
IB+
0
-5
-10
-2.75
-2.75
-1.75
-0.75
0.25
Input Common-Mode Voltage (V)
1.25
2.25
-1.75
-0.75
0.25
Input Common-Mode Voltage (V)
1.25
2.25
D16_
D15_
V+ = 2.75V,V–= –2.75V,VCM = VS/2
图7-16. IOS 与共模电压间的关系
V+ = 2.75V,V–= –2.75V,VCM = VS/2
图7-15. IB 与共模电压间的关系
90
75
60
45
30
15
0
150
120
90
160
140
120
100
80
60
30
0
-30
-60
-90
60
-15
-30
-45
40
Gain
Phase
20
VS = 5.5 V
VS = 1.5 V
-120
100
1k
10k
100k
Frequency (Hz)
1M
10M
0
-40
D003
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D18_
CL = 10pF
RL = 10kΩ
图7-18. 开环增益和相位与频率间的关系
图7-17. 开环增益与温度间的关系
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
50
40
30
20
10
0
2000
1800
1600
1400
1200
1000
800
G = -1
G = 1
G = 10
G = 100
600
-10
-20
400
200
100
1k
10k
100k
Frequency (Hz)
1M
10M
0
10k
D017
100k
1M
Frequency (Hz)
10M
D008
CL = 10pF
图7-19. 开环输出阻抗与频率间的关系
图7-20. 闭环增益与频率间的关系
2.8
-2.2
-2.3
-2.4
-2.5
-2.6
-2.7
-2.8
-40°C
25°C
85°C
125°C
2.7
2.6
2.5
2.4
2.3
2.2
-40°C
25°C
85°C
125°C
0
20
40
60
80
Output Current (mA)
100 120 140 160 180
0
40
80
120 160
Output Current (mA)
200
240 270
D32_
D33_
V+ = 2.75V,V–= –2.75V
V+ = 2.75V,V–= –2.75V
图7-21. 输出电压摆幅与输出电流(拉电流)间的关系
图7-22. 输出电压摆幅与输出电流(灌电流)间的关系
1.1
0.2
-40°C
25°C
125°C
0.9
0.7
0
-0.2
-0.4
-0.6
0.5
0.3
0.1
-0.1
-0.3
-0.5
-40°C
25°C
125°C
-0.8
-1
0
2
4
6
8
10 12 14 16 18 20 22 24
Output Current (mA)
0
2
4
6
8
10 12 14 16 18 20 22 24 26 28
Output Current (mA)
D34_
D35_
V+ = 0.9V,V–= –0.9V
V+ = 0.9V,V–= –0.9V
图7-23. 输出电压摆幅与输出电流(拉电流)间的关系
图7-24. 输出电压摆幅与输出电流(灌电流)间的关系
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
100
90
80
70
60
50
40
30
20
10
0
55
50
45
40
35
30
25
20
15
10
5
PSRR - (dB)
PSRR+ (dB)
0
100
1k
10k 100k
Frequency (Hz)
1M
10M
-40 -20
0
20
40
60
Temperature (°C)
80 100 120 140 160
D010
D11_
图7-25. PSRR 与频率间的关系
VS = 1.5 V 至5.5V
图7-26. 直流PSRR 与温度间的关系
110
140
120
100
80
CMRR (dB)
90
70
50
30
10
60
40
20
0
1k
10k
100k
Frequency (Hz)
1M
10M
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D010
D12_
图7-27. CMRR 与频率间的关系
VS = 5.5V,(V-) < VCM < (V+) –0.6V
图7-28. 直流CMRR 与温度间的关系
3
2
100
80
70
60
50
1
40
30
0
20
-1
-2
10
10
100
1k
Frequency (Hz)
10k
100k
Time (1 s/div)
D007
D14_
图7-30. 输入电压噪声频谱密度
图7-29. 0.1Hz 至10Hz 时域电压噪声
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
-60
-40
-50
-60
-70
-80
-90
RL = 2 kW
RL = 10 kW
RL = 100 kW
RL = 2 kW
RL = 10 kW
RL = 100 kW
-70
-80
-90
-100
-110
100
1k
Frequency (Hz)
10k
100
1k
Frequency (Hz)
10k
D030
D030
VS = 5.5V
BW = 80kHz
VCM = 2.5V
G = 1
VS = 5.5V
BW = 80kHz
VCM = 2.5V
G = –1
VOUT = 0.5VRMS
VOUT = 0.5VRMS
图7-31. THD+N 与频率间的关系
图7-32. THD+N 与频率间的关系
0
-15
0
-15
RL = 2 kW
RL = 2 kW
RL = 10 kW
RL = 10 kW
RL = 100 kW
RL = 100 kW
-30
-30
-45
-45
-60
-60
-75
-75
-90
-90
-105
-120
-105
-120
1m
10m
100m
Amplitude(VRMS)
1
1m
10m
100m
Amplitude(VRMS)
1
D031
D031
VS = 5.5V
G = 1
VCM = 2.5V
f = 1kHz
VS = 5.5V
VCM = 2.5V
f = 1kHz
BW = 80kHz
BW = 80kHz
G = –1
图7-33. THD + N 与幅度间的关系
图7-34. THD + N 与幅度间的关系
180
170
160
150
140
130
120
180
170
160
150
140
130
120
1.5
2
2.5
3
Supply Voltage (V)
3.5
4
4.5
5
5.5
-2.75
-1.75
-0.75
Input Common-Mode Voltage (V)
0.25
1.25
2.25
D38_
D39_
VCM = VS/2
V+ = 2.75V,V–= –2.75V
图7-35. 静态电流与电源电压间的关系
图7-36. 静态电流与共模电压间的关系
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
180
170
160
150
140
130
120
110
100
60
50
40
30
20
10
0
RISO = 0 W, Overshoot (+)
RISO = 0 W, Overshoot (-)
RISO = 50 W, Overshoot (+)
RISO = 50 W, Overshoot (-)
VS = 1.5 V
VS = 5.5 V
0
50
100 150
Capacitive Load (pF)
200
250
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D010
D40_
VIN = 100mVpp
G = –1
VCM = VS/2
图7-38. 小信号过冲与容性负载间的关系
图7-37. 静态电流与温度间的关系
57
60
50
40
30
20
10
0
54
51
48
45
42
39
36
33
30
27
RISO = 0 W, Overshoot (+)
RISO = 0 W, Overshoot (-)
RISO = 50 W, Overshoot (+)
RISO = 50 W, Overshoot (-)
20 40 60 80 100 120 140 160 180 200 220 240
Capacitive Load (pF)
D004
0
50
100 150
Capacitive Load (pF)
200
250
图7-40. 相位裕度与容性负载间的关系
D023
G = 1
VIN = 100mVpp
图7-39. 小信号过冲与容性负载间的关系
4
3
2
1
0
3
2
VIN
VOUT
Input
Output
1
0
-1
-2
-3
-4
-1
-2
-3
Time (40 µs/div)
Time (1 ms/div)
D021
D22_
G = 1
VIN = 6 VPP
G = -10
VIN = 600 mVPP
图7-41. 无相位反转
图7-42. 过载恢复
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
3
10
Input
Output
Input
Output
2
5
1
0
0
-1
-2
-3
-5
-10
Time (1 ms/div)
Time (20 µs/div)
D22_
D025
G = 1
VIN = 10 mVPP
CL = 10pF
G = -10
VIN = 600 mVPP
图7-44. 小信号阶跃响应
图7-43. 过载恢复
10
5
3
2
Input
Output
Input
Output
1
0
0
-1
-2
-3
-5
-10
Time (20 µs/div)
Time (20 µs/div)
D026
D027
G = 1
VIN = 4 VPP
CL = 10pF
VIN = 10 mVPP
CL = 10pF
G = –1
图7-46. 大信号阶跃响应
图7-45. 小信号阶跃响应
Time (0.25 ms/div)
D12_
Time (0.25 ms/div)
G = 1
VIN = 4 VPP
CL = 10pF
D029
G = 1
VIN = 4 VPP
CL = 10pF
图7-47. 大信号建立时间(负)
图7-48. 大信号建立时间(正)
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
6
5
4
3
2
1
0
4
3
VS = 5.5 V
VS = 1.8 V
Input
Output
2
1
0
-1
-2
-3
-4
1
10
100
1k
10k
Frequency (Hz)
100k
1M
10M 100M
Time (20 µs/div)
D036
D028
图7-50. 最大输出电压与频率间的关系
VIN = 4 VPP
CL = 10pF
G = –1
图7-49. 大信号阶跃响应
200
500
400
300
200
100
0
100
0
-100
-200
-300
Sinking
Sourcing
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
1
1.5
2
2.5
3
3.5
Supply Voltage (V)
4
4.5
5
5.5
D37_
D44_
VS = 5.5V
图7-52. 关断模式静态电流与电源电压间的关系
图7-51. 短路电流与温度间的关系
1200
800
3
2.5
2
VS = 1.5 V
VS = 5.5 V
Shutdown Voltage (V)
Output Voltage (V)
1.5
1
400
0.5
0
0
-0.5
-1
-400
-800
-1200
-1.5
-2
-2.5
-3
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
Time (2 µs/div)
D45_
D50_
图7-53. 关断模式静态电流与温度间的关系
V+ = 2.75V,V–= –2.75V
图7-54. 放大器启用响应
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7.8 典型特性(continued)
在TA = 25°C、V+ = 2.75V、V–= –2.75V、RL = 10kΩ(连接到VS/2、VCM = VS/2 并且VOUT = VS/2 条件下测得(除非另
有说明)
3
2.5
2
120
110
100
90
Shutdown Voltage
Output Voltage
1.5
1
80
0.5
0
70
-0.5
-1
60
50
-1.5
-2
40
30
-2.5
-3
20
Time (2 µs/div)
10M
100M
Frequency (Hz)
1G
D51_
D42_
图7-56. 以同相输入为基准的电磁干扰抑制比(EMIRR+) 与频率间的
关系
V+ = 2.75V,V–= –2.75V
图7-55. 放大器禁用响应
-80
-90
-100
-110
-120
-130
-140
-150
-160
100
1k
10k 100k
Frequency (Hz)
1M
10M
D42_
图7-57. 通道分离
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8 详细说明
8.1 概述
OPAx310 系列运算放大器包括单通道 (OPA310)、双通道 (OPA2310) 和四通道 (OPA4310) 超低压(1.5V 至
5.5V)高输出电流运算放大器,具有轨至轨输入和输出摆幅功能。OPAx310 还具有非常快的关断响应和典型值仅
为0.9µs 的启用时间规格。当应用涉及放大器信号链的占空比时,此功能可实现节能。OPAx310 具有强大的ESD
性能和失效防护输入ESD 结构,输入端与正电源轨之间无二极管连接。
OPAx310 提供电源板、标准和小型封装,并具有内部电流限制和热关断保护功能,可在以高输出电流运行时实现
更高的稳健性。OPAx310 的摆幅非常接近电源轨,并且在 5.5V 电源电压下的整个温度范围内短路电流最小为
±75mA,而静态电流却仅有 165μA。这种低电压、低 IQ 和高输出电流能力的组合使该器件非常独特,是各种通
用和高电流应用的理想选择。通过并联连接多个运算放大器,可以轻松提高输出电流能力。这些器件非常适合
LED 驱动器、LCD 驱动器、激光驱动器和TEC 驱动器应用,也可用作基准缓冲器、保护放大器或分立式LDO。
输入共模电压范围包括两个电源轨,并支持将OPAx310 系列用于许多单电源或双电源配置。轨到轨输入和输出摆
动显著增加了动态范围,特别是在低电源应用中,使这些器件非常适合驱动低速采样模数转换器 (ADC)。此外,
AB 类输出级能够驱动连接至V+ 和接地间任一点的较小阻性负载。
OPAx310 可以驱动典型相位裕度为 40°、高达 75pF 的器件,并具有 3MHz 增益带宽积,3V/μs 转换速率,
4μVp-p 集成噪声(0.1Hz 至 10Hz),同时每个通道仅消耗 165μA 的电源电流,从而能够以极低的功耗提供良
好的交流性能。直流应用还具有低输入偏置电流(典型值为1pA)、良好的输入失调电压(典型值为0.25mV)和
良好的PSRR(典型值为10μV/V)、CMRR(典型值为80dB)和AOL(典型值125dB)。
OPAx310 系列的稳健设计有助于简化电路设计。这些运算放大器集成了射频抗扰(RFI) 和电磁干扰(EMI) 抑制滤
波器,具有单位增益稳定性,并且在输入过驱条件下不会出现相位反转。
8.2 功能方框图
V+
Reference
Current
VIN+
VIN-
VBIAS1
Class AB
Control
Circuitry
VO
VBIAS2
V-
(Ground)
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8.3 特性说明
8.3.1 工作电压
OPAx310 系列运算放大器的额定工作电压范围为1.8V 至5.5V,并针对1.5V 至1.8V 的放大器工作电压进行了测
试。此外,许多规格在 –40°C 至 125°C 的温度范围内适用。典型特性 中提供了随工作电压或温度的变化而显著
变化的参数。TI 强烈建议使用至少0.01μF 的陶瓷电容器旁路电源引脚。
8.3.2 轨到轨输入
OPAx310 系列的输入共模电压范围可以扩展到任何一个电源轨。即使在1.5V 的超低电源电压,一直到5.5V 的标
准电源电压下工作时都是如此。此性能是通过互补输入级实现的:N 通道输入差分对与 P 通道差分对并联。有关
详细信息,请参阅功能框图。
对于大多数具有互补输入级的放大器,其中一个输入对(通常是 P 通道输入对)设计用于在输入失调电压、N 通
道对上的温漂方面提供稍微更好的性能。因此,P 通道对旨在覆盖大部分共模范围,而 N 通道对则被设计为在一
定阈值电压下从正轨缓慢接管。就在阈值电压之后,两个输入对都在一个称为过渡区的小范围内工作。在这个区
域之外,N 通道对完全接管。与器件在此区域外运行相比,器件在转换区域内运行时,PSRR、CMRR、失调电
压、温漂和THD 会降级。因此,大多数应用通常更喜欢在性能稍好一些的P 通道输入范围内运行。
对于 OPAx310,P 通道对通常对从 (V-) 到(V+) –0.4V 的输入电压有效,而N 通道对通常对从正电源到(V+) –
0.4V 的输入电压有效。过渡区域通常出现在(V+) –0.5V 到(V+) –0.3V 之间,在过滤区域内时,两对均开启。
上面提到的这些电压电平可能随着与晶体管的阈值电压相关联的工艺变化而变化。在 OPAx310 中,上述 200mV
过渡区域在任一方向上的变化最高可达 200mV。因此,此转换区域(两个级都打开)在低端上的范围介于 (V+)
–0.7 V 至(V+) –0.5 V 之间,在高端上的范围高达(V+) –0.3 V 至(V+) –0.1 V 之间。
鉴于 P 通道输入对通常提供比 N 通道输入对更好的性能,OPAx310 与业内大多数互补输入放大器相比,提供了
更宽的 P 通道输入对范围。下面提供了 OPAx310 和 TLV900x 的并排比较。请注意,TLV900x 可保证 P 通道对
仅在距正轨 1.4V 之前运行,而 OPAx310 保证 P 通道对一直运行到距正轨 0.7V。OPAx310 的这个额外的
700mV P 通道输入对范围在 P 通道输入范围通常在很大程度上受到限制的较低电源电压(1.5V、1.8V 等)下运
行时特别有用。
因此,输入信号的宽共模摆幅可以更容易地容纳在 OPAx310 的 P 通道输入对中,同时可能避开过渡区域,从而
保持线性度。
1600
1200
800
2000
1500
1000
500
400
0
0
-400
-800
-1200
-1600
-500
-1000
-1500
-2000
-3 -2.5 -2 -1.5 -1 -0.5
0
0.5
1
1.5
Input Common-Mode Voltage (V)
2
2.5
3
-4
-3
-2
-1
0
1
Common-Mode Voltage (V)
2
3
4
D07_
D004
V+ = 2.75V,V–= –2.75V
V+ = 2.75V,V–= –2.75V
图8-2. TLV900x 失调电压与共模间的关系
图8-1. OPAx310 失调电压与共模间的关系
8.3.3 轨到轨输出
OPAx310 器件设计为一种微功耗、高输出电流运算放大器,可提供强大的输出驱动能力。它采用一个具有共源晶
体管的 AB 类输出级来实现完全的轨到轨输出摆幅功能。在室温和 5.5V 电源下,对于高达 2kΩ 的电阻负载,输
出在任一电源轨的最大20mV 范围内摆动。不同的负载情况会改变放大器在靠近电源轨范围内摆动的能力。
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8.3.4 容性负载和稳定性
OPAx310 被设计用于需要驱动容性负载的应用中。与所有运算放大器一样,可能存在会使 OPAx310 变得不稳定
的特定情况。在确定特定运算放大器的运行是否稳定时,需要考虑放大器电路配置、布局、增益和输出负载等因
素。在单位增益 (1V/V) 缓冲器配置下驱动容性负载的运算放大器比在更高噪声增益下工作的放大器更容易出现不
稳定的情况。容性负载与运算放大器输出电阻相结合后,在反馈环路内产生一个使相补角降级的极点。当容性负
载增加时,相补角的降级会增大。在单位增益配置下运行时,OPAx310 具有良好的相位裕度(典型值为 40°),
在高达约 75pF 的纯容性负载下仍能保持稳定,并且不超过 250pF 时无持续振荡。某些超大电容器(CL 大于
1μF)的等效串联电阻足够改变反馈环路内的相位特性,从而使放大器保持稳定。增加放大器闭环增益使得放大
器能够驱动更大的电容。如果在电压增益更高时测量放大器的过冲响应,放大器驱动能力的提升会非常明显。
放大器在单位增益配置下运行时增大容性负载驱动能力的一种方法就是串行插入一个小电阻器(一般为 10Ω 到
20Ω),与输出串联(如 图 8-3 中所示)。这个电阻器大大减少了与大容性负载相关的过冲和振铃。然而,这个
技巧的一个可能问题是这个增加的串联电阻和任一与负载电容并联的连接电阻会生成一个分压器。此分压器在输
出上引入一个减少输出摆幅的增益误差。
+Vs
Vout
Riso
+
Cload
+
Vin
-Vs
œ
图8-3. 增强容性负载驱动能力
8.3.5 过载恢复
过载恢复定义为运算放大器输出从饱和状态恢复到线性状态所需的时间。当输出电压由于高输入电压或高增益而
超过额定工作电压时,运算放大器的输出器件进入饱和区。一旦其中一个输出器件进入饱和区,输出级需要额外
的时间才能恢复到线性工作状态,这被称为过载恢复时间。在输出级恢复线性工作状态后,放大器开始以指定的
转换率转换。因此,传播延迟(过载情况下)等于过载恢复时间与转换时间之和。
OPAx310 系列的过载恢复时间通常约为0.75µs。
8.3.6 EMI 抑制
OPAx310 使用集成电磁干扰 (EMI) 滤波来降低干扰源(如无线通信设备(射频干扰 (RFI))以及混合使用模拟信
号链和数字组件的高密度电路板)产生的 EMI。利用电路设计技术可以提高 EMI 抗扰度;OPAx310 从这些设计
改进中受益。德州仪器 (TI) 已经开发出在 10MHz 至 6GHz 宽频谱范围内准确测量和量化运算放大器抗扰度的功
能。图 8-4 显示了对 OPAx310 执行此测试的结果。表 8-1 显示了 OPAx310 在实际应用中常见特定频率下的
EMIRR IN+ 值。运算放大器的 EMI 抑制比 应用报告包含了与运算放大器相关的 EMIRR 性能主题,该报告可在
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120
110
100
90
80
70
60
50
40
30
20
10M
100M
Frequency (Hz)
1G
D42_
图8-4. EMIRR 测试
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表8-1. OPAx310 在目标频率下的EMIRR IN+
应用或分配
EMIRR IN+
频率
400MHz
48dB
移动无线广播、移动卫星、太空操作、气象、雷达、超高频(UHF) 应用
全球移动通信系统(GSM) 应用、无线电通信、导航、GPS(最高可达1.6GHz)、GSM、航空移动
通信及UHF 应用
900MHz
1.8GHz
2.4GHz
58dB
75dB
90dB
GSM 应用、个人移动通信、宽带、卫星和L 波段(1GHz 至2GHz)
802.11b、802.11g、802.11n、蓝牙®、个人移动通信、工业、科学和医疗(ISM) 无线频段、业余无
线电通信和卫星、S 波段(2GHz 至4GHz)
3.6GHz
5GHz
95dB
无线电定位、航空通信和导航、卫星、移动通信、S 波段
102dB
802.11a、802.11n、航空通信和导航、移动通信、太空和卫星操作、C 波段(4GHz 至8GHz)
8.3.7 ESD 和电气过载
设计人员经常会问到关于运算放大器耐受电气过应力的问题。这些问题侧重于器件输入,同时也会涉及电源引脚
甚至输出引脚。这些不同的引脚功能均具有由独特的半导体制造工艺和连接到引脚的特定电路确定的电气过应力
限值。此外,这些电路均内置内部静电放电 (ESD) 保护功能,可在产品组装之前和组装过程中保护电路不受意外
ESD 事件的影响。
能够充分了解该基本 ESD 电路以及与电气过载事件的关联性会有所帮助。图 8-5 显示了 OPAx310 器件中包含的
ESD 电路。ESD 保护电路中涉及多个导流二极管,这些二极管从输入引脚和输出引脚连接回内部供电线路,并且
输入和输出引脚均连接到运算放大器内部的吸收器件。该保护电路在电路正常工作时处于未激活状态。
请注意,OPAx310 在输入和正电源引脚之间没有连接导流二极管。
V+
Power Supply
ESD Cell
+IN
+
–
OUT
– IN
SHDN
V–
图8-5. 等效内部ESD 电路
8.3.8 输入ESD 保护
OPAx310 系列在所有引脚上均整合了内部 ESD 保护电路。对于输入,此保护主要由失效防护 ESD 输入结构组
成,该结构在输入和正电源引脚之间没有连接电流导向二极管,如图 8-5 所示。在电源时序场景中,此功能非常
有用,在这些场景中,输入信号可以出现在正电源轨之前。失效防护输入 ESD 结构可防止输入与正电源之间发生
短路。
8.3.9 关断功能
OPAx310 S 器件具有SHDN 引脚,可禁用运算放大器,将其置于低功耗待机模式。在此模式下,运算放大器在室
温下消耗的电流通常低于500nA。SHDN 引脚为低电平有效,这意味着当 SHDN 引脚的输入为有效逻辑低电平时
启用关断模式。
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SHDN 引脚以运算放大器的负电源电压为基准。关断特性的阈值在 500mV(典型值)左右,且不随电源电压而变
化。开关阈值中包含了迟滞,以确保顺畅的开关特性。为了确保正确的关断行为,必须通过有效逻辑信号驱动
SHDN 引脚。有效逻辑低电平被定义为 V– 和 (V-) + 0.2V 之间的电压。有效逻辑高电平被定义为 (V-) + 1.2V 和
V+ 之间的电压。要启用放大器,必须将 SHDN 引脚驱动至有效逻辑高电平。若要禁用放大器,必须将 SHDN 引
脚驱动至有效逻辑低电平。TI 强烈建议将关断引脚连接到有效的高电压或低电压或进行驱动。SHDN 引脚允许的
最大电压为(V+) + 0.5V。超过此电压水平器件将损坏。
SHDN 引脚为高阻抗 CMOS 输入。双通道运算放大器版本是独立控制的,而四通道运算放大器版本是采用逻辑输
入成对控制的。对于电池供电应用,这种特性可用于大幅降低平均电流并延长电池使用寿命。启用和禁用时间的
目标是低于 1µs,以完全关闭所有通道。禁用时,输出呈现高阻抗状态。该架构允许将 OPAx310S 作为门控放大
器(或将器件输出复用到公共模拟输出总线上)。关断时间 (tOFF) 取决于负载条件,并随负载电阻的增加而增
加。为了确保在特定的关断时间内关断(禁用),指定的10kΩ负载需加载到中间电源(VS/2)。
8.3.10 带外露散热焊盘的封装
OPAx310 系列采用具有外露散热焊盘的 WQFN-16 (RTE) 封装。在封装内部,使用导电化合物将内核连接到该散
热焊盘。因此,当使用带有外露散热焊盘的封装时,散热焊盘必须连接到 (V-)。不得将散热焊盘连接到 (V-) 以外
的电势,否则可能导致器件的性能与电气特性表不一致。
8.4 器件功能模式
OPAx310 器件具有一种功能模式。只要电源电压在 1.5 V (±0.75 V) 与 5.5V (±2.75V) 之间,这些器件就处于通电
状态。
OPAx310S 器件具有关断引脚,可用于将运算放大器置于低功耗模式。更多信息请参阅关断功能部分。
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9 应用和实现
备注
以下应用部分中的信息不属于 TI 元件规格,TI 不担保其准确性和完整性。TI 的客户负责确定元件是否
适合其用途,以及验证和测试其设计实现以确认系统功能。
9.1 应用信息
OPAx310 系列轨到轨输入和输出运算放大器专为高输出电流应用而设计。这些器件的工作电压范围为 1.5V 至
5.5V,具有单位增益稳定特性,也是各种通用应用的卓越选择。只要器件不强制进入短路模式或热关断模式,AB
类输出级就能够驱动连接到 V+和 V– 之间任意点的小电阻负载。输入共模电压范围包括两个电源轨,并支持将
OPAx310 系列用于许多单电源或双电源配置。
9.2 典型应用
9.2.1 OPAx310 低侧电流检测应用
图9-1 显示了低侧电流检测应用中配置的OPAx310。
VBUS
ILOAD
ZLOAD
5 V
+
Device
VOUT
Þ
+
RSHUNT
VSHUNT
RF
0.1 Ω
57.6 kΩ
Þ
RG
1.2 kΩ
图9-1. 低侧电流检测应用中的OPAx310
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9.2.1.1 设计要求
此设计的设计要求如下:
• 负载电流:0A 至1A
• 输出电压最大值:4.9V
• 最大分流电压:100mV
9.2.1.2 详细设计过程
方程式1 提供了图9-1 中的电路传递函数。
V
= I
× R × Gain
SHUNT
(1)
OUT
LOAD
负载电流 (ILOAD) 在分流电阻器 (RSHUNT) 上产生压降。负载电流设置为 0A 至 1A。为了在最大负载电流下保持分
流电压低于100mV,使用方程式2 展示了最大分流电阻。
V
SHUNT_MAX
100 mV
1 A
R
=
=
= 100 mΩ
(2)
SHUNT
I
LOAD_MAX
使用方程式 2 计算出的 RSHUNT 为 100mΩ。ILOAD 和 RSHUNT 产生的电压降由 OPAx310 放大,从而产生大约 0V
至4.9V 的输出电压。OPAx310 产生必要输出电压时所需的增益通过方程式3 计算得出。
V
− V
− V
OUT_MAX
OUT_MIN
IN_MIN
Gain =
(3)
V
IN_MAX
使用方程式 3 计算出的所需增益为49V/V,该值由电阻器 RF 和RG 设置。方程式 4 可确定 RF 和RG 电阻器的大
小,从而将OPAx310 的增益设置为49V/V。
R
F
Gain = 1 +
(4)
R
G
选择RF 为57.6kΩ,RG 为1.2kΩ可提供等于49V/V 的组合。图9-2 展示了图9-1 中所示电路测得的传递函数。
请注意,增益只是反馈和增益电阻器的函数。通过改变电阻器的比率来调整该增益,并且实际电阻器值由设计人
员想要建立的阻抗水平确定。阻抗水平决定了电流损耗、杂散电容的影响以及其他一些行为。并不存在适用于每
个系统的正确阻抗选择;选择适合您的系统参数的阻抗。
9.2.1.3 应用曲线
5
4
3
2
1
0
0
0.2
0.4
0.6
0.8
1
ILOAD (A)
C219
图9-2. 低侧电流感测传递函数
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9.3 电源相关建议
OPAx310 系列的额定工作电压范围为 1.5V 至 5.5V(±0.75V 至 ±2.75V);许多规格在 –40°C 至 125°C 的温度
范围内适用。电气特性部分介绍了可能会随工作电压或温度而显著变化的参数。
CAUTION
电源电压大于6 V 会对器件造成永久损坏;请参阅绝对最大额定值表。
将 0.1µF 旁路电容器置于电源引脚附近,以减少来自高噪声电源或高阻抗电源的耦合误差。有关旁路电容器放置
位置的详细信息,请参阅布局指南。
9.4 布局
9.4.1 布局指南
为了使器件具有最佳运行性能,请使用良好的印刷电路板(PCB) 布局实践,包括:
• 噪声可以通过电路板的电源连接传播到模拟电路中,并传播到运算放大器本身的电源引脚。旁路电容器用于通
过提供低阻抗接地路径来降低耦合噪声。
– 在每个电源引脚和接地端之间连接低ESR 0.1µF 陶瓷旁路电容器,放置位置尽量靠近器件。从V+ 到接地
端的一个旁路电容器足以满足单电源应用的需求。
• 将电路中模拟和数字部分单独接地是最简单和最有效的噪声抑制方法之一。多层PCB 上的一层或多层通常专
门用于作为接地平面。接地层有助于散热和降低电磁干扰(EMI) 噪声拾取。请小心地对数字接地和模拟接地进
行物理隔离,同时应注意接地电流。
• 为了减少寄生耦合,请让输入走线尽可能远离电源或输出走线。如果这些走线不能保持分开,则以90 度角穿
过敏感走线比平行于噪声走线来排布走线要好得多。
• 外部元件的位置应尽量靠近器件,如布局示例中所示。使R1 和R2 接近反相输入可更大限度地减小寄生电
容。
• 尽可能缩短输入走线。切记,输入走线是电路中最敏感的部分。
• 考虑在关键走线周围设定驱动型低阻抗保护环。保护环可显著减少附近走线在不同电势下产生的漏电流。
• TI 建议在组装PCB 板之后对其进行清洁,以获得卓越性能。
• 任何精密集成电路都可能因湿气渗入塑料封装中而出现性能变化。请遵循所有的PCB 水清洁流程,TI 建议将
PCB 组装烘干,以去除清洁时渗入器件封装中的湿气。大多数情形下,清洗后在85°C 下低温烘干30 分钟即
可。
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9.4.2 布局示例
V-
C3
INPUT
OUTPUT
U1
1
2
R3
+
4
3
–
C4
C2
V+
R1
C1
R2
图9-3. 同相配置布局示例的原理图
GND
GND
OUTPUT
V-
GND
图9-4. 同相配置的运算放大器电路板布局布线- SC70 (DCK) 封装
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10 器件和文档支持
10.1 文档支持
10.1.1 相关文档
请参阅以下相关文档:
• 德州仪器(TI),运算放大器的EMI 抑制比(以OPA333 和OPA333-Q1 为例)应用报告
• 德州仪器(TI),QFN/SON PCB 连接应用报告
• 德州仪器(TI),四方扁平封装无引线逻辑封装应用报告
10.2 接收文档更新通知
要接收文档更新通知,请导航至 ti.com 上的器件产品文件夹。点击订阅更新 进行注册,即可每周接收产品信息更
改摘要。有关更改的详细信息,请查看任何已修订文档中包含的修订历史记录。
10.3 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料,可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范,并且不一定反映 TI 的观点;请参阅
TI 的《使用条款》。
商标
TI E2E™ is a trademark of Texas Instruments.
蓝牙® is a registered trademark of Bluetooth SIG, Inc.
所有商标均为其各自所有者的财产。
10.4 Electrostatic Discharge Caution
This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled
with appropriate precautions. Failure to observe proper handling and installation procedures can cause damage.
ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may
be more susceptible to damage because very small parametric changes could cause the device not to meet its published
specifications.
10.5 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
11 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更,恕不另行通知,且
不会对此文档进行修订。有关此数据表的浏览器版本,请查阅左侧的导航栏。
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PACKAGE OPTION ADDENDUM
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PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
OPA2310IDGKR
OPA2310IDR
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
VSSOP
SOIC
DGK
D
8
8
2500 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
5000 RoHS & Green
SN
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
O231
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
NIPDAU
NIPDAU
NIPDAU
SN
O2310D
O23G
OPA2310IDSGR
OPA2310SIRUGR
OPA310IDBVR
OPA310IDCKR
OPA310SIDBVR
OPA310SIDCKR
OPA4310IDR
WSON
X2QFN
SOT-23
SC70
DSG
RUG
DBV
DCK
DBV
DCK
D
8
10
5
1NZ
O310
5
SN
1NN
SOT-23
SC70
6
SN
O31S
6
SN
1NP
SOIC
14
14
16
NIPDAU
NIPDAU
NIPDAU
OPA4310D
O4310PW
O4310S
OPA4310IPWR
OPA4310SIRTER
TSSOP
WQFN
PW
RTE
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
www.ti.com
17-Mar-2023
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
18-Mar-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
OPA2310IDGKR
OPA2310IDR
VSSOP
SOIC
DGK
D
8
8
2500
3000
3000
3000
3000
3000
3000
3000
3000
3000
5000
330.0
330.0
180.0
180.0
180.0
178.0
180.0
178.0
330.0
330.0
330.0
12.4
12.4
8.4
5.3
6.4
2.3
1.75
3.2
2.4
3.2
2.4
6.5
6.9
3.3
3.4
5.2
2.3
2.25
3.2
2.5
3.2
2.5
9.0
5.6
3.3
1.4
2.1
1.15
0.55
1.4
1.2
1.4
1.2
2.1
1.6
1.1
8.0
8.0
4.0
4.0
4.0
4.0
4.0
4.0
8.0
8.0
8.0
12.0
12.0
8.0
Q1
Q1
Q2
Q1
Q3
Q3
Q3
Q3
Q1
Q1
Q2
OPA2310IDSGR
OPA2310SIRUGR
OPA310IDBVR
OPA310IDCKR
OPA310SIDBVR
OPA310SIDCKR
OPA4310IDR
WSON
X2QFN
SOT-23
SC70
DSG
RUG
DBV
DCK
DBV
DCK
D
8
10
5
8.4
8.0
8.4
8.0
5
9.0
8.0
SOT-23
SC70
6
8.4
8.0
6
9.0
8.0
SOIC
14
14
16
16.4
12.4
12.4
16.0
12.0
12.0
OPA4310IPWR
OPA4310SIRTER
TSSOP
WQFN
PW
RTE
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
18-Mar-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
OPA2310IDGKR
OPA2310IDR
VSSOP
SOIC
DGK
D
8
8
2500
3000
3000
3000
3000
3000
3000
3000
3000
3000
5000
366.0
356.0
210.0
210.0
210.0
180.0
210.0
180.0
356.0
356.0
367.0
364.0
356.0
185.0
185.0
185.0
180.0
185.0
180.0
356.0
356.0
367.0
50.0
35.0
35.0
35.0
35.0
18.0
35.0
18.0
35.0
35.0
35.0
OPA2310IDSGR
OPA2310SIRUGR
OPA310IDBVR
OPA310IDCKR
OPA310SIDBVR
OPA310SIDCKR
OPA4310IDR
WSON
X2QFN
SOT-23
SC70
DSG
RUG
DBV
DCK
DBV
DCK
D
8
10
5
5
SOT-23
SC70
6
6
SOIC
14
14
16
OPA4310IPWR
OPA4310SIRTER
TSSOP
WQFN
PW
RTE
Pack Materials-Page 2
PACKAGE OUTLINE
DBV0005A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
1.45
0.90
B
A
PIN 1
INDEX AREA
1
2
5
(0.1)
2X 0.95
1.9
3.05
2.75
1.9
(0.15)
4
3
0.5
5X
0.3
0.15
0.00
(1.1)
TYP
0.2
C A B
NOTE 5
0.25
GAGE PLANE
0.22
0.08
TYP
8
0
TYP
0.6
0.3
TYP
SEATING PLANE
4214839/G 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-178.
4. Body dimensions do not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.25 mm per side.
5. Support pin may differ or may not be present.
www.ti.com
EXAMPLE BOARD LAYOUT
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214839/G 03/2023
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214839/G 03/2023
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DBV0006A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
B
1.45 MAX
A
PIN 1
INDEX AREA
1
2
6
5
2X 0.95
1.9
3.05
2.75
4
3
0.50
6X
0.25
C A B
0.15
0.00
0.2
(1.1)
TYP
0.25
GAGE PLANE
0.22
0.08
TYP
8
TYP
0
0.6
0.3
TYP
SEATING PLANE
4214840/C 06/2021
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Body dimensions do not include mold flash or protrusion. Mold flash and protrusion shall not exceed 0.25 per side.
4. Leads 1,2,3 may be wider than leads 4,5,6 for package orientation.
5. Refernce JEDEC MO-178.
www.ti.com
EXAMPLE BOARD LAYOUT
DBV0006A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
6X (1.1)
1
6X (0.6)
6
SYMM
5
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214840/C 06/2021
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DBV0006A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
6X (1.1)
1
6X (0.6)
6
SYMM
5
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214840/C 06/2021
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
GENERIC PACKAGE VIEW
DSG 8
2 x 2, 0.5 mm pitch
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4224783/A
www.ti.com
PACKAGE OUTLINE
DSG0008A
WSON - 0.8 mm max height
SCALE 5.500
PLASTIC SMALL OUTLINE - NO LEAD
2.1
1.9
B
A
0.32
0.18
PIN 1 INDEX AREA
2.1
1.9
0.4
0.2
ALTERNATIVE TERMINAL SHAPE
TYPICAL
0.8
0.7
C
SEATING PLANE
0.05
0.00
SIDE WALL
0.08 C
METAL THICKNESS
DIM A
OPTION 1
0.1
OPTION 2
0.2
EXPOSED
THERMAL PAD
(DIM A) TYP
0.9 0.1
5
4
6X 0.5
2X
1.5
9
1.6 0.1
8
1
0.32
0.18
PIN 1 ID
(45 X 0.25)
8X
0.4
0.2
8X
0.1
C A B
C
0.05
4218900/E 08/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
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EXAMPLE BOARD LAYOUT
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
(0.9)
(
0.2) VIA
8X (0.5)
TYP
1
8
8X (0.25)
(0.55)
SYMM
9
(1.6)
6X (0.5)
5
4
SYMM
(1.9)
(R0.05) TYP
LAND PATTERN EXAMPLE
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4218900/E 08/2022
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
www.ti.com
EXAMPLE STENCIL DESIGN
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
8X (0.5)
METAL
8
SYMM
1
8X (0.25)
(0.45)
SYMM
9
(0.7)
6X (0.5)
5
4
(R0.05) TYP
(0.9)
(1.9)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD 9:
87% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:25X
4218900/E 08/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
www.ti.com
PACKAGE OUTLINE
DCK0005A
SOT - 1.1 max height
S
C
A
L
E
5
.
6
0
0
SMALL OUTLINE TRANSISTOR
C
2.4
1.8
0.1 C
1.4
1.1
B
1.1 MAX
A
PIN 1
INDEX AREA
1
2
5
NOTE 4
(0.15)
(0.1)
2X 0.65
1.3
2.15
1.85
1.3
4
3
0.33
5X
0.23
0.1
0.0
(0.9)
TYP
0.1
C A B
0.15
0.22
0.08
GAGE PLANE
TYP
0.46
0.26
8
0
TYP
TYP
SEATING PLANE
4214834/C 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-203.
4. Support pin may differ or may not be present.
www.ti.com
EXAMPLE BOARD LAYOUT
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X (0.65)
4
(R0.05) TYP
(2.2)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:18X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214834/C 03/2023
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X(0.65)
4
(R0.05) TYP
(2.2)
SOLDER PASTE EXAMPLE
BASED ON 0.125 THICK STENCIL
SCALE:18X
4214834/C 03/2023
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
www.ti.com
GENERIC PACKAGE VIEW
RTE 16
3 x 3, 0.5 mm pitch
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4225944/A
www.ti.com
PACKAGE OUTLINE
RTE0016C
WQFN - 0.8 mm max height
S
C
A
L
E
3
.
6
0
0
PLASTIC QUAD FLATPACK - NO LEAD
3.1
2.9
B
A
PIN 1 INDEX AREA
3.1
2.9
SIDE WALL
METAL THICKNESS
DIM A
OPTION 1
0.1
OPTION 2
0.2
C
0.8 MAX
SEATING PLANE
0.08
0.05
0.00
1.68 0.07
(DIM A) TYP
5
8
EXPOSED
THERMAL PAD
12X 0.5
4
9
4X
SYMM
17
1.5
1
12
0.30
16X
0.18
PIN 1 ID
(OPTIONAL)
13
16
0.1
C A B
SYMM
0.05
0.5
0.3
16X
4219117/B 04/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
www.ti.com
EXAMPLE BOARD LAYOUT
RTE0016C
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
(
1.68)
SYMM
13
16
16X (0.6)
1
12
16X (0.24)
SYMM
(2.8)
17
(0.58)
TYP
12X (0.5)
9
4
(
0.2) TYP
VIA
5
8
(R0.05)
ALL PAD CORNERS
(0.58) TYP
(2.8)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
EXPOSED
METAL
EXPOSED
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
SOLDER MASK
DEFINED
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4219117/B 04/2022
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
www.ti.com
EXAMPLE STENCIL DESIGN
RTE0016C
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
(
1.55)
16
13
16X (0.6)
1
12
16X (0.24)
17
SYMM
(2.8)
12X (0.5)
9
4
METAL
ALL AROUND
5
8
SYMM
(2.8)
(R0.05) TYP
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD 17:
85% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:25X
4219117/B 04/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
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