TLV07IDR [TI]
36V、低噪声、轨到轨输出、精密运算放大器 | D | 8 | -40 to 125;
| 型号： | TLV07IDR |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 36V、低噪声、轨到轨输出、精密运算放大器 | D | 8 | -40 to 125 放大器 运算放大器 |
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TLV07
ZHCSGO6A –JULY 2017–REVISED AUGUST 2017
TLV07 36V 精密轨到轨输出运算放大器
1 特性
3 说明
1
•
•
•
•
•
•
•
•
•
•
低失调电压：100µV（最大值）
TLV07 器件是使用 TI 激光修整运算放大器技术制造的
一款 36V、单电源、低噪声、精密运算放大器。每个
放大器的输入失调电压均在生产中经过修整，从而获得
100μV（最大值）的低失调电压。
轨到轨输出
低噪声：19nV/√Hz
单位增益稳定
RFI 滤波输入
TLV07 具有出色的直流精度和交流性能，包括轨到轨
输出、低失调电压（最大值 ±100μV）和 1MHz 带宽。
TLV07 可在 G = 1 且电容负载高达 200pF 时保持稳
定。输入可在负电源轨以下 100mV 以及正电源轨 2V
之内工作。这种宽输入电压范围与 120dB 的高 CMRR
特性相结合，使得 TLV07 非常适合在同相配置下工
作。
输入范围包括负电源
轨到轨输出
增益带宽：1MHz
低静态电流：930µA
全工业温度范围：
–40°C 至 +125°C
•
采用符合行业标准的 8 引脚 SOIC 封装
TLV07 运算放大器的额定工作温度范围为 –40°C 至
+125°C。
2 应用
•
•
•
•
•
•
电池测试仪
Device Information(1)
电源模块内的跟踪放大器
商用电源
PART NUMBER
TLV07
PACKAGE
BODY SIZE (NOM)
SOIC (8)
4.90mm x 3.91mm
变频器放大器
温度测量
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附
录。
应力计放大器
空白
空白
具有增益的单极低通滤波器
RG
RF
R1
VOUT
VIN
C1
1
2pR1C1
f
=
-3 dB
VOUT
VIN
RF
1
1 + sR1C1
=
1 +
(
(
RG
1
An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
intellectual property matters and other important disclaimers. PRODUCTION DATA.
English Data Sheet: SBOS832
TLV07
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目录
7.4 器件功能模式........................................................... 15
应用和实现............................................................. 16
8.1 应用信息.................................................................. 16
8.2 典型应用.................................................................. 16
电源建议................................................................. 17
1
2
3
4
5
6
特性.......................................................................... 1
应用.......................................................................... 1
说明.......................................................................... 1
修订历史记录 ........................................................... 2
引脚配置和功能........................................................ 3
规格.......................................................................... 4
6.1 绝对最大额定值......................................................... 4
6.2 ESD 额定值............................................................... 4
6.3 建议的工作条件......................................................... 4
6.4 热性能信息：TLV07.................................................. 4
6.5 电气特性.................................................................... 5
6.6 典型特性.................................................................... 6
详细 说明................................................................ 12
7.1 概述......................................................................... 12
7.2 功能框图 ................................................................. 12
7.3 特性 说明................................................................. 13
8
9
10 布局 ....................................................................... 18
10.1 布局指南................................................................ 18
10.2 布局示例................................................................ 19
11 器件和文档支持 ..................................................... 20
11.1 器件支持................................................................ 20
11.2 Documentation Support ........................................ 21
11.3 Community Resources.......................................... 21
11.4 商标....................................................................... 21
11.5 静电放电警告......................................................... 21
11.6 Glossary................................................................ 21
12 机械、封装和可订购信息....................................... 21
7
4 修订历史记录
注：之前版本的页码可能与当前版本有所不同。
Changes from Original (July 2017) to Revision A
Page
•
首次发布生产数据数据表 ....................................................................................................................................................... 1
2
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TLV07
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5 引脚配置和功能
D 封装
8 引脚 SOIC
俯视图
NC(1)
-IN
+IN
V-
1
2
3
4
8
7
6
5
NC(1)
V+
OUT
NC(1)
(1) NC = 无内部连接
引脚功能：TLV07
名称
–IN
+IN
NC
编号
I/O
I
说明
2
负（反相）输入
正（同相）输入
3
I
1、5、8
—
O
—
—
没有与内部电路连接（可以悬空）
输出
OUT
V+
6
7
4
正电源（最高）
V–
负电源（最低）
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3
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6 规格
6.1 绝对最大额定值
在自然通风温度范围内测得，除非另有说明。(1)
最小值
最大值
20
单位
V
电源电压
-20
单电源电压
40
V
信号输入引脚电压
信号输入引脚电流
输出短路电流(2)
工作环境温度，TA
结温，TJ
(V–) – 0.5
-10
(V+) + 0.5
10
V
mA
持续
-40
125
150
150
°C
°C
°C
贮存温度，Tstg
–65
(1) 超出绝对最大额定值下所列值的应力可能会对器件造成永久损坏。这些仅为在极端额定值下的工作情况，这不表示在这些条件下以及其它
在超出推荐的操作条件下的任何其它操作时，器件能够功能性运行. 在绝对最大额定值条件下长时间运行会影响器件可靠性。
(2) 对地短路，每个封装对应一个放大器。
6.2 ESD 额定值
值
单位
人体放电模式 (HBM)，符合 ANSI/ESDA/JEDEC JS-001(1)
组件充电模式 (CDM)，符合 JEDEC 规范 JESD22-C101(2)
±2000
±500
V(ESD)
静电放电
V
(1) JEDEC 文档 JEP155 规定：500V HBM 能够在标准 ESD 控制流程下安全生产。
(2) JEDEC 文档 JEP157 规定：250V CDM 能够在标准 ESD 控制流程下安全生产。
6.3 建议的工作条件
在自然通风温度范围内测得（除非另有说明）
最小值
2.7
最大值
单位
V
VS
TA
电源电压 (VS = V+ – V–)
36
工作温度
-40
125
°C
6.4 热性能信息：TLV07
TLV07
热指标
D (SOIC)
8 引脚
149.5
97.9
单位
RθJA
结至环境热阻
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻
结至电路板热阻
87.7
ψJT
结至顶部的特征参数
结至电路板的特征参数
结至外壳（底部）热阻
35.5
ψJB
89.5
RθJC(bot)
—
4
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6.5 电气特性
TA = 25°C，V+ = +15V，V- = -15V，VCM = VOUT = VS / 2，且 RL = 10kΩ（连接至 VS / 2）（除非另有说明）。
参数
测试条件
最小值
典型值
最大值
单位
失调电压
VOS
输入失调电压
50
±0.9
0.3
±100
µV
dVOS/dT
PSRR
输入失调电压漂移
TA = –40°C 至 125°C
µV/°C
µV/V
输入失调电压与电源间的关系
VS = 2.7V 至 36V
输入偏置电流
±40
±3
pA
nA
pA
IB
输入偏置电流
TA = –40°C 至 125°C
IOS
输入失调电流
±4
噪声
输入电压噪声
ƒ = 0.1Hz 至 10Hz
2.7
19
µVPP
en
输入电压噪声密度
ƒ = 1kHz
nV/√Hz
输入电压
VCM
共模电压范围
共模抑制比
(V–) – 0.1
104
(V+) – 2
V
CMRR
输入阻抗
VS = ±18V，(V–) - 0.1V < VCM < (V+) – 2V
120
dB
差模
共模
100 || 3
6 || 3
MΩ || pF
1012Ω || pF
开环增益
AOL
开环电压增益
(V–) + 0.35V < VO < (V+) – 0.35V
110
130
dB
频率响应
GBP
增益带宽积
压摆率
1
0.4
20
MHz
V/µs
µs
SR
G = 1
达到 0.1%，VS = ±18V，G = +1，10V 阶跃
达到 0.01%（12 位），VS = ±18V，
G = 1，
tS
建立时间
28
µs
10V 阶跃
输出
VO
电压输出摆幅到
短路电流
RL = 10kΩ
120
17
mV
mA
ISC
ƒ = 1MHz，
IO = 0A
RO
开环输出电阻
900
Ω
电源
IQ
静态电流（每个放大器）
IO = 0A
930
1800
µA
温度
额定温度范围
工作范围
-40
-40
125
125
°C
°C
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5
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6.6 典型特性
VS = ±18V，VCM = VS / 2，RLOAD = 10kΩ（连接至 VS / 2），且 CL = 100pF（除非另有说明）
表 1. 特征性能测量
说明
图表
图 1
失调电压分布
失调电压漂移分布
图 2
失调电压与温度间的关系
失调电压与共模电压间的关系
失调电压与电源间的关系
IB和 IOS与共模电压间的关系
输入偏置电流与温度间的关系
输出电压摆幅与输出电流间的关系（最大电源电压）
CMRR 和 PSRR 与频率间的关系（以输入为基准）
CMRR 与温度间的关系
图 3
图 4
图 5
图 6
图 7
图 8
图 9
图 10
图 11
图 12
图 13
图 14
图 15
图 16
图 17
图 18
图 19
图 20
图 21
图 22
图 23
图 24
图 25, 图 26
图 27， 图 28
图 29
图 30
图 31
图 32
PSRR 与温度间的关系
0.1Hz 至 10Hz 噪声
输入电压噪声频谱密度与频率间的关系
THD+N 比与频率间的关系
THD+N 与输出幅度间的关系
静态电流与温度间的关系
静态电流与电源电压间的关系
开环增益和相位与频率间的关系
闭环增益与频率间的关系
开环增益与温度间的关系
开环输出阻抗与频率间的关系
无相位反转
正过载恢复
负过载恢复
小信号阶跃响应
大信号阶跃响应
大信号稳定时间
短路电流与温度间的关系
最大输出电压与频率间的关系
EMIRR IN+ 与频率间的关系
30
25
20
15
10
5
25
20
15
10
5
0
0
Offset Voltage (µV)
Input Offset Voltage Drift (µV/°C)
图 2. 输入失调电压漂移分布
C002
C001
图 1. 输入失调电压分布
6
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1000
800
600
400
200
0
50
45
40
35
30
25
20
15
10
5
0
œ5
œ10
œ15
œ20
œ25
œ30
œ35
œ40
œ200
œ400
œ600
VCM = 16 V
VCM = œ 18.1 V
0
25
50
75
100 125 150
0
5
10
15
20
œ75 œ50 œ25
œ20
œ15
œ10
œ5
Temperature (°C)
Input Common-mode Voltage (V)
C001
C003
图 3. 输入失调电压与温度间的关系
图 4. 输入失调电压与共模电压间的关系
60.0
40.0
20.0
0.0
150
100
50
IBN
IBP
0
œ20.0
œ40.0
œ50
œ100
œ150
IOS
VS = 4.5 V
œ60.0
0
9
18
27
36
0
5
10
15
20
œ20
œ15
œ10
œ5
Supply Voltage (V)
C001
Input Common-mode Voltage (V)
C001
图 5. 失调电压与电源间的关系
图 6. IB 和 IOS 与共模电压间的关系
100.0
10.0
1.0
18
17
16
IBP
15
14.5
-14.5
-15
-40°C
+25°C
+125°C
-16
-17
-18
IBN
0.1
IOS
0.0
0
1
2
3
4
5
6
7
8
9
10
0
25
Temperature (°C)
图 7. 输入偏置电流与温度间的关系
50
75
100 125 150
œ75 œ50 œ25
Output Current (mA)
C001
图 8. 输出电压摆幅与输出电流间的关系（最大电源电压）
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7
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160
150
140
130
120
110
100
0.01
160
140
120
100
80
CMRR
+PSRR
œPSRR
0.1
1
60
40
20
0
10
1
10
100
1k
10k
100k
1M
10M
0
25
50
75 100 125 150
œ75 œ50 œ25
Frequency (Hz)
Temperature (°C)
C004
C001
图 9. CMRR 和 PSRR 与频率间的关系
图 10. CMRR 与温度间的关系
50
40
30
20
10
0
-10
Time (1 s/div)
0
25
Temperature (°C)
图 11. PSRR 与温度间的关系
50
75
100 125 150
œ75 œ50 œ25
C017
C001
图 12. 0.1Hz 至 10Hz 噪声
1000
100
10
1
-40
G = -1, 2k-ꢀ Load
G = -1, 600-ꢀ Load
G = -1, 10k-ꢀ Load
G = +1, 2k-ꢀ Load
G = +1, 600-ꢀ Load
G = +1, 10k-ꢀ Load
0.1
-60
0.01
0.001
-80
-100
-120
0.0001
0.00001
1
-140
20k
1
10
100
1k
10k
20
200
2k
Frequency (Hz)
Frequency (Hz)
C002
C004
图 13. 输入电压噪声频谱密度与频率间的关系
图 14. THD + N 比与频率间的关系
8
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1200
1100
1000
900
1
-40
0.1
0.01
-60
VS = ± 15 V
-80
0.001
-100
-120
-140
VS = ± 2.25 V
800
G = -1, 600-ꢀ Load
G = -1, 2k-ꢀ Load
G = -1, 10k-ꢀ Load
G = +1, 600-ꢀ Load
G = +1, 2k-ꢀ Load
G = +1, 10k-ꢀ Load
0.0001
700
0.00001
600
0.01
0.1
1
10
0
25
50
75
100 125 150
œ75 œ50 œ25
Output Amplitude (VRMS
)
Temperature (°C)
C004
C001
图 15. THD + N 与输出幅度间的关系
图 16. 静态电流与温度间的关系
1200
1000
800
600
400
200
0
120
180
150
120
90
Open-loop Gain
100
80
60
40
20
0
VS = 4.5 V
60
Phase
30
0
œ20
-30
1
10
100
1k
10k
100k
1M
10M
0
9
18
27
36
Frequency (Hz)
Supply Voltage (V)
C001
C001
图 18. 开环增益和相位与频率间的关系
图 17. 静态电流与电源电压间的关系
160
150
140
130
120
110
100
0.01
0.1
1
G = +1
G= -1
40
20
0
G= +10
-20
-40
10
100
1k
10k
100k
1M
10M
0
25
50
75 100 125 150
œ75 œ50 œ25
Frequency (Hz)
Temperature (°C)
C004
C001
图 19. 闭环增益与频率间的关系
图 20. 开环增益与温度间的关系
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9
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10k
1k
100
10
1
1m
Time (1 ms/div)
1
10
100
1k
10k
100k
1M
10M
Frequency (Hz)
C017
图 22. 无相位反转
图 21. 开环输出阻抗与频率间的关系
VIN
VIN
VOUT
VOUT
Time (10 µs/div)
Time (10 µs/div)
C017
C017
图 24. 负过载恢复
图 23. 正过载恢复
Input
Output
Input
Output
Time (20 µs/div)
Time (20 µs/div)
C017
C017
G = +1V/V
G = –1V/V
图 25. 小信号阶跃响应
图 26. 小信号阶跃响应
10
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Output
Input
Output
Input
Time (10 µs/div)
Time (10 µs/div)
C017
C017
G = +1V/V
G = –1V/V
图 27. 大信号阶跃响应
图 28. 大信号阶跃响应
30
25
ISC, Source
ISC, Sink
.01% Settling = ±1 mV
20
15
10
5
0
−5
−10
−15
−20
−25
−30
Time (20 µs/div)
−50
−25
0
25
50
75
100
125
150
C017
Temperature (°C)
G034
10V 正阶跃
图 29. 大信号稳定时间
图 30. 短路电流与温度间的关系
140
40
35
30
25
20
15
10
5
Maximum output voltage without
slew-rate induced distortion.
120
100
80
60
40
20
0
VS = ±15V
PRP = -10dBm
VS = ±18V
VS = ±2.25V
VCM = 0V
0
100
1k
10k
100k
1M
10M
100M
1G
10G
Frequency (Hz)
Frequency (Hz)
C001
图 31. 最大输出电压与频率间的关系
图 32. EMIRR IN+ 与频率间的关系
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7 详细 说明
7.1 概述
TLV07 运算放大器可提供出色的总体性能，因此非常适合多种通用 应用。仅为 0.9μV/°C 的出色温漂，可在整个温
度范围内提供极佳的稳定性。此外，该器件整体性能优异，具有高 CMRR、PSRR 和 AOL
。
7.2 功能框图
PCH
FF Stage
Ca
Cb
+IN
PCH
Input Stage
2nd Stage
Output
OUT
Stage
-IN
NCH
Input Stage
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12
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7.3 特性 说明
7.3.1 工作特性
TLV07 运算放大器的额定工作电压范围是 2.7V 至 36V（±1.35V 至 ±18V）。多数技术规格适用于 –40°C 至
+125°C 的温度范围。典型特性 中提供了多个参数，它们会随着工作电压和温度的变化而发生显著变化。
7.3.2 相位反转保护
TLV07 具有内部相位反转保护功能。当输入驱动到超出线性共模范围时，许多运算放大器会发生相位反转。这是同
相电路中输入驱动到超出额定共模电压范围时最常见的现象，会导致输出反向进入相对的电源轨。TLV07 的输入采
用额外的共模电压来防止相位反转。或者，输出限制至适当的电源轨。图 33中显示了这个特性。
Time (1 ms/div)
C017
图 33. 无相位反转
7.3.3 电气过载
设计人员经常会问到关于运算放大器承受电气过载能力的问题。这些问题的重点通常在于器件输入，但可能也会涉
及电源电压引脚甚至输出引脚。这些不同的引脚功能均具有由特定半导体制造工艺和连接到引脚的特定电路的电压
击穿特性决定的电应力限制。这些电路均内置了内部静电放电 (ESD) 保护功能，可在产品组装之前和组装过程中保
护电路不受意外 ESD 事件的影响。
能够充分了解该基本 ESD 电路以及该电路与电气过载事件的关联性会有所帮助。图 34 展示了 TLV07 中包含的
ESD 电路（用虚线区域指示）。ESD 保护电路涉及从输入和输出引脚接入并接回到内部供电线路的数个导流二极
管，其中二极管在电源 ESD 单元（一种吸收器件，位于运算放大器内部）处相接。该保护电路在电路正常工作时
处于未激活状态。
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TLV07
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特性 说明 (接下页)
TVS
RF
+VS
R1
2.5k Ω
INœ
2.5k
Ω
RS
IN+
+
Power-Supply
ESD Cell
ID
RL
+
VIN
œ
œVS
TVS
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图 34. 与典型电路应用相关的等效内部 ESD 电路
ESD 事件可产生短时高电压脉冲，随后在通过半导体器件放电时转换为短时高电流脉冲。ESD 保护电路可围绕运
算放大器核心提供电流路径，防止对核心造成损坏。保护电路吸收的能量将以热量形式耗散。
当 ESD 电压作用于两个或多个放大器引脚时，电流将流经一个或多个驱动二极管。根据电流所选路径，该路径上
的吸收器件可能激活。吸收器件具有触发器，即阈值电压，该电压介于 TLV07 的正常工作电压和器件击穿电压之
间。超出该阈值后，吸收器件会迅速激活并将电源轨上的电压钳制在安全的水平。
当运算放大器接入某个电路（请参阅图 34）时，ESD 保护组件将保持未激活状态并且不会参与应用电路的运行。
然而，如果施加的电压超出某个特定引脚的工作电压范围，可能会引起一些问题。如果出现这种情况，部分内部
ESD 保护电路可能处于导通状态并传导电流。此类电流将流经驱动二极管路径，但很少涉及吸收器件。
图 34 给出了一个具体示例，其中输入电压 (VIN) 高于正电源电压 (V+) 500mV 甚至更多。电路中将发生的大多数情
况取决于电源特性。如果 V+ 能够吸收电流，那么上面的一个输入导向二极管就会导通，并将电流传导至 V+。越
来越高的 VIN 会带来过高的电流。因此，本数据表的规格建议 应用 将输入电流限制为 10mA。
如果电源无法灌入电流，VIN 会将电流拉至运算放大器，然后成为正电源电压源。这种情况比较危险，因为该电压
可能会超出运算放大器的绝对最大额定值。
另一个常见问题涉及到，如果在电源（V+ 或 V–）为 0V 时向输入端施加输入信号，放大器如何回应。这个问题取
决于电源在 0V 或低于输入信号幅度时的特性。如果电源呈现高阻抗状态，输入源通过导流二极管提供运算放大器
电流。但该状态并非正常偏置条件，放大器极有可能无法正常工作。如果电源表现为低阻态，则通过钳位二极管的
电流将变得非常大。电流水平取决于输入源的供电能力以及输入路径中的所有电阻。
如果不确定电源对该电流的吸收能力，可在电源引脚处外接齐纳二极管；请参阅图 34。选择齐纳电压可确保二极
管不会在正常运行过程中导通。但齐纳电压必须足够低，以便齐纳二极管在电源引脚电压超过安全工作电压时导
通。
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特性 说明 (接下页)
TLV07 的输入引脚通过背靠背二极管获得保护，避免因差分电压过大而受损；请参阅图 34。在大多数电路 应用
中，输入保护电路没有任何作用。但在低增益或 G = 1 的电路中，快速斜升的输入信号会导致这些二极管发生正向
偏置。原因是放大器输出对于这种输入斜升变化的响应速度较慢。如果输入信号的变化速度足以实现上述正向偏
置，则输入信号电流应限制在 10mA 或更低。如果未对输入信号电流进行内在限定，则应使用输入串联电阻器来限
制输入信号电流。
7.4 器件功能模式
7.4.1 过载恢复
过载恢复是运算放大器输出从饱和状态恢复为线性状态所需的时间。当输出电压由于高输入电压或高增益而超过额
定工作电压时，运算放大器的输出器件将进入饱和区。器件进入饱和区后，输出器件中的电荷载体必须有时间恢复
到正常状态。当电荷载体恢复至平衡状态后，器件开始以正常压摆率进行转换。因此，传播延迟（过载情况下）等
于过载恢复时间与转换时间之和。TLV07 的过载恢复时间大约为 2µs。
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8 应用和实现
注
以下 应用 部分的信息不属于 TI 组件规范，TI 不担保其准确性和完整性。TI 的客户应负责
确定组件是否适用于其应用。客户应验证并测试其设计是否能够实现，以确保系统功能。
8.1 应用信息
TLV07 运算放大器可在大量通用 应用中提供较高的总体性能。与所有放大器一样，在采用噪声电源或高阻抗电源
的 应用 中，去耦电容器需靠近器件引脚放置。在大多数情况下，0.1µF 电容器已足够满足需求。请遵循布局指南
中的其他建议，以便实现此器件的最大性能。许多
应用
可能将容性负载引入到放大器输出（可能会导致不稳
定）。请在放大器输出和容性负载间添加一个隔离电阻器来稳定放大器。典型应用 说明了选择此电阻器的设计流
程。
8.2 典型应用
此电路可驱动电缆屏蔽层、基准缓冲器、MOSFET 栅极和二极管等容性负载。此电路使用隔离电阻器 (RISO) 来稳
定运算放大器的输出。RISO 会修改系统的开环增益以确保电路具有足够的相位裕度。
+VS
VOUT
RISO
+
CLOAD
+
VIN
-VS
œ
图 35. 具有 RISO 稳定性补偿的单位增益缓冲器
8.2.1 设计要求
设计要求包括：
•
•
•
电源电压：30V (±15V)
容性负载：100pF、1000pF、0.01μF、0.1μF 和 1μF
相位裕度：45° 和 60°
8.2.2 详细设计流程
图 35 显示了驱动容性负载的单位增益缓冲器。公式 1 显示了图 35 中的电路传递函数。图 35 未显示运算放大器的
开环输出电阻 (RO)。
1 + CLOAD × RISO × s
T(s) =
1 + R + R
× C
× s
o
ISO
LOAD
(1)
公式 1 中所示的传递函数存在极点和零点。(RO + RISO) 和 CLOAD 决定了极点频率 (fp)。RISO 和 CLOAD 组件决定了
零点频率 (fz)。通过选择 RISO，可使开环增益 (AOL) 与 1/β 间的接近率 (ROC) 达到 20dB/十倍频，从而确保系统稳
定性。
ROC 稳定性分析通常为仿真结果。分析的有效性取决于多种因素，尤其是准确的 R 建模。除仿真 ROC 外，可
O
靠的稳定性分析还包括使用函数生成器、示波器以及增益和相位分析器对电路的过冲百分比和交流增益峰值进行测
量。然后，通过这些测量值可计算相位裕度。表 2 显示了与 45° 和 60° 相位裕度对应的过冲百分比和交流增益峰
值。有关此设计以及可用于代替 TLV07 的其他备选器件的更多详细信息，请参阅《采用隔离电阻器的容性负载驱
动解决方案》
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表 2. 相位裕度与过冲和交流增益峰值间的关系
相位裕度
45°
过冲
23.3%
8.8%
交流增益峰值
2.35dB
0.28dB
60°
8.2.3 应用曲线
使用描述的方法，可确定在不同容性负载条件下能够生成 45° 和 60° 相位裕度的 RISO 值。图 36 显示了结果。
10000
45°Phase Margin
60°Phase Margin
1000
100
10
0.1
1
10
100
1000
Capacitive Load (nF)
C002
图 36. 不同容性负载实现目标相位裕度所需的隔离电阻器
9 电源建议
TLV07 的额定工作电压范围是 2.7V 至 36V（±1.35V 至 ±18V）；多种技术规格适用于 –40°C 至 +125°C 的温度
范围。典型特性 中介绍了可能会随工作电压或温度的变化而显著变化的参数。
CAUTION
电源电压超过 40V 可能会对器件造成永久损坏；请参阅绝对最大额定值。
将 0.1μF 旁路电容器置于电源引脚附近，可减少从高噪声电源或高阻抗电源中耦合进来的误差。有关旁路电容器放
置的更多详细信息，请参阅布局指南。
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10 布局
10.1 布局指南
为了实现器件的最佳运行性能，应使用良好的印刷电路板 (PCB) 布局规范，包括：
•
噪声可通过全部电路电源引脚及运算放大器本身传入模拟电路。旁路电容器通过提供模拟电路的本地低阻抗
电源来减少耦合噪声。
–
在每个电源引脚和接地端之间连接低 ESR 0.1µF 陶瓷旁路电容器，放置位置尽量靠近器件。从 V+ 到接
地端的单个旁路电容器适用于单通道电源 应用。
•
•
将电路的模拟和数字部分单独接地是最简单和最有效的噪声抑制方法之一。多层 PCB 中通常将一层或多层
专门作为接地层。接地层有助于散热和降低电磁干扰 (EMI) 噪声。请小心地对数字接地和模拟接地进行物理
隔离，同时应注意接地电流。
为降低寄生耦合，输入走线应尽量远离电源或输出走线。如果上述走线无法分离，感测走线与噪声走线可优
先选择以交叉垂直的方式排布，而非平行布线。
•
•
•
外部组件的位置应尽量靠近器件。如图 38 所示，使 RF 和 RG 接近反相输入可最大限度地减小寄生电容。
尽可能缩短输入走线。切记：输入走线是电路中最敏感的部分。
考虑在关键走线周围设定驱动型低阻抗保护环。这样可显著减少附近走线在不同电势下产生的泄漏电流。
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10.2 布局示例
VIN
+
VOUT
RG
RF
图 37. 同相放大器的原理图
Place components close
to device and to each
other to reduce parasitic
errors
Run the input traces
as far away from
the supply lines
as possible
RF
VS+
N/C
N/C
RG
GND
œIN
+IN
Vœ
V+
OUTPUT
N/C
VIN
GND
GND
VOUT
Ground (GND) plane on another layer
Use low-ESR,
ceramic bypass
capacitors
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图 38. 同相配置的运算放大器电路板布局
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11 器件和文档支持
11.1 器件支持
11.1.1 Third-Party Products Disclaimer
TI'S PUBLICATION OF INFORMATION REGARDING THIRD-PARTY PRODUCTS OR SERVICES DOES NOT
CONSTITUTE AN ENDORSEMENT REGARDING THE SUITABILITY OF SUCH PRODUCTS OR SERVICES
OR A WARRANTY, REPRESENTATION OR ENDORSEMENT OF SUCH PRODUCTS OR SERVICES, EITHER
ALONE OR IN COMBINATION WITH ANY TI PRODUCT OR SERVICE.
11.1.2 开发支持
11.1.2.1 TINA-TI™（免费软件下载）
TINA™是一款简单、功能强大且易于使用的电路仿真程序，此程序基于 SPICE 引擎。 TINA-TI™ 是 TINA 软件的
一款免费全功能版本，除了一系列无源和有源模型外，此版本软件还预先载入了一个宏模型库。TINA-TI 提供所有
传统的 SPICE 直流、瞬态和频域分析，以及其他设计功能。
TINA-TI 可供免费下载（位于 WEBENCH®设计中心），并且可提供广泛的后处理功能，允许用户以各种方式设置
结果的格式。虚拟仪器提供选择输入波形和探测电路节点、电压和波形的功能，从而创建一个动态的快速入门工
具。
注
这些文件需要安装 TINA 软件（由 DesignSoft™提供）或者 TINA-TI 软件。请从 TINA-TI 文
件夹 中下载免费的 TINA-TI 软件。
11.1.2.2 DIP 适配器 EVM
DIP 适配器 EVM 工具提供了一种针对小型表面贴装器件进行原型设计的简易低成本方法。评估工具适用于以下 TI
封装：D 或 U (SOIC-8)、PW (TSSOP-8)、DGK (MSOP-8)、DBV（SOT23-6、SOT23-5 和 SOT23-3）、DCK
（SC70-6 和 SC70-5）和 DRL (SOT563-6)。DIP 适配器 EVM 也可搭配引脚排使用或直接与现有电路相连。
11.1.2.3 通用运放 EVM
通用运放 EVM 是一系列通用空白电路板，可简化采用各种器件封装类型的电路板原型设计。借助评估模块电路板
设计，可以轻松快速地构造多种不同电路。共有
5
个模型可供选用，每个模型都对应一种特定封装类型。支持
PDIP、SOIC、MSOP、TSSOP 和 SOT-23 封装。
注
这些电路板均为空白电路板，用户必须自行提供相关器件。TI 建议您在订购通用运算放大器
EVM 时申请几个运算放大器器件样品。
11.1.2.4 TI 高精度设计
TI 高精度设计的模拟设计方案是由 TI 公司高精度模拟实验室设计 应用 专家创建的模拟解决方案，提供了许多实用
电路的工作原理、组件选择、仿真、完整印刷电路板 (PCB) 电路原理图和布局布线、物料清单以及性能测量结果。
欲获取 TI 高精度设计，请访问 http://www.ti.com.cn/ww/analog/precision-designs/。
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器件支持 (接下页)
11.1.2.5 WEBENCH®滤波器设计器
WEBENCH®
滤波器设计器是一款简单、功能强大且便于使用的有源滤波器设计程序。WEBENCH®
Filter
Designer 允许用户通过选择 TI 运算放大器以及 TI 供应商合作伙伴的无源组件来构建优化滤波器设计方案。
WEBENCH® 设计中心以基于网络的工具形式提供 WEBENCH® 滤波器设计器。用户通过该工具可在短时间内完
成多级有源滤波器解决方案的设计、优化和仿真。
11.2 Documentation Support
11.2.1 Related Documentation
相关文档如下（下载网站 www.ti.com）：
•
•
《反馈曲线图定义运算放大器交流性能》
《采用隔离电阻的电容式负载驱动器解决方案》
11.3 Community Resources
下列链接提供到 TI 社区资源的连接。链接的内容由各个分销商“按照原样”提供。这些内容并不构成 TI 技术规范，
并且不一定反映 TI 的观点；请参阅 TI 的 《使用条款》。
TI E2E™ 在线社区 TI 的工程师对工程师 (E2E) 社区。此社区的创建目的在于促进工程师之间的协作。在
e2e.ti.com 中，您可以咨询问题、分享知识、拓展思路并与同行工程师一道帮助解决问题。
设计支持
TI 参考设计支持 可帮助您快速查找有帮助的 E2E 论坛、设计支持工具以及技术支持的联系信息。
11.4 商标
TINA-TI, E2E are trademarks of Texas Instruments.
WEBENCH is a registered trademark of Texas Instruments.
TINA, DesignSoft are trademarks of DesignSoft, Inc.
11.5 静电放电警告
这些装置包含有限的内置 ESD 保护。 存储或装卸时，应将导线一起截短或将装置放置于导电泡棉中，以防止 MOS 门极遭受静电损
伤。
11.6 Glossary
SLYZ022 — TI Glossary.
This glossary lists and explains terms, acronyms, and definitions.
12 机械、封装和可订购信息
以下页面包含机械、封装和可订购信息。这些信息是指定器件的最新可用数据。数据如有变更，恕不另行通知和修
订此文档。如欲获取此数据表的浏览器版本，请参阅左侧的导航。
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21
PACKAGE OPTION ADDENDUM
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10-Dec-2020
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
TLV07IDR
ACTIVE
SOIC
D
8
2500 RoHS & Green
NIPDAU
Level-2-260C-1 YEAR
-40 to 125
TLV07
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
Addendum-Page 1
PACKAGE MATERIALS INFORMATION
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3-Jun-2022
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
TLV07IDR
TLV07IDR
SOIC
SOIC
D
D
8
8
2500
2500
330.0
330.0
12.5
12.4
6.4
6.4
5.2
5.2
2.1
2.1
8.0
8.0
12.0
12.0
Q1
Q1
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
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3-Jun-2022
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
TLV07IDR
TLV07IDR
SOIC
SOIC
D
D
8
8
2500
2500
340.5
356.0
336.1
356.0
25.0
35.0
Pack Materials-Page 2
PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
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EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
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EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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重要声明和免责声明
TI“按原样”提供技术和可靠性数据（包括数据表）、设计资源（包括参考设计）、应用或其他设计建议、网络工具、安全信息和其他资源，
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