TLV9030 [TI]
具有推挽输出的单路低电压比较器;
| 型号： | TLV9030 |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 具有推挽输出的单路低电压比较器 比较器 |
| 文件： | 总67页 (文件大小：4820K) |
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TLV9020, TLV9021, TLV9022, TLV9024, TLV9030, TLV9031, TLV9032, TLV9034
ZHCSLH0F –JUNE 2020 –REVISED MARCH 2023
TLV902x 和TLV903x 精密比较器系列
系列的比较器适合在恶劣的嘈杂环境中进行精密电压监
测。
1 特性
• 1.65V 至5.5V 的电源电压范围
• 精密输入失调电压为300μV
• 用于已知启动的上电复位(POR)
• 具有容错能力的轨至轨输入
• 100ns 典型传播延迟
TLV902x 具有开漏输出，可上拉到低于或超过电源电
压，使其适用于低压逻辑转换器。
TLV903x 具有推挽式输出级，能够灌入/拉取许多毫安
级电流以驱动LED 或MOSFET 栅极等容性负载。
• 每通道的低静态电流为16μA
• 低输入偏置电流5pA
TLV90x0 和 TLV90x1 是单通道器件的替代引脚排列版
本。
• 开漏输出选项(TLV902x)
• 推挽输出选项(TLV903x)
• -40°C 到+125°C 的完整温度范围
• 2kV ESD 保护
该系列具有 -40°C 至 +125°C 的工业级额定温度范
围，可采用标准的引线和无引线封装。
器件信息
封装(1)
• 备选单通道引脚排列(TLV90x0)
封装尺寸（标称值）
1.25mm x 2.00mm
1.60mm x 2.90mm
器件型号
TLV90x0、
SC-70 (5)
2 应用
TLV90x1
SOT-23 (5)
• 电器
• 楼宇自动化
• 工厂自动化与控制
• 电机驱动器
• 信息娱乐系统与仪表组
（单通道）
SOIC (8)
3.91mm × 4.90mm
3.00mm × 4.40mm
3.00mm × 3.00mm
TSSOP (8)
VSSOP (8)
TLV9022，
TLV9032
（双通道）
WSON (8)
3 说明
2.00mm × 2.00mm
（预发布）
TLV902x 和 TLV903x 是双通道和四通道比较器系列。
该系列提供低输入失调电压、容错输入和出色的速度功
率比等特性组合，传播延迟为100ns，每个通道的静态
电源电流仅为18μA。
SOT-23 (8)
SOIC (14)
1.60mm × 2.90mm
3.91mm × 8.65mm
4.40mm × 5.00mm
4.20mm x 2.00mm
3.00mm × 3.00mm
TLV9024，
TLV9034
（四通道）
TSSOP (14)
SOT-23 (14)
WQFN (16)
该系列还包含上电复位 (POR) 特性，这可确保输出处
于已知状态，直到达到最小电源电压，从而防止系统上
电和断电期间出现输出瞬变。
(1) 有关所有的可用封装，请参阅数据表末尾的可订购产品附录。
这些比较器还具有容错输入，容错输入电压可升至 6V
而不会造成损坏，也不会产生输出相位反转。因此，该
V+
V+
V+
IN+
IN-
+
-
IN+
IN-
+
-
Output
Control
Output
Control
OUT
OUT
V+
V+
V-
SNAPBACK
ESD
CLAMPS
SNAPBACK
ESD
CLAMPS
V-
V-
V-
V-
V-
V-
V-
Power-On-Reset
(POR)
Power-On-Reset
(POR)
Bias
Bias
V-
V-
TLV902x 方框图
TLV903x 方框图
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 引脚配置和功能................................................................. 3
5.1 引脚功能：TLV90x0 和TLV90x1 单通道.................... 3
引脚功能：TLV90x2 双通道..............................................4
引脚功能：TLV90x4 四通道..............................................5
6 规格................................................................................... 6
6.1 绝对最大额定值...........................................................6
6.2 ESD 等级.................................................................... 6
6.3 建议运行条件.............................................................. 6
热性能信息，TLV90x0、TLV90x1 ....................................6
6.4 热性能信息，TLV90x2 ............................................... 7
6.5 热性能信息，TLV90x4 ............................................... 7
6.6 电气特性，TLV90x0,TLV90x1 ....................................8
6.7 开关特性，TLV90x0、TLV90x1 ................................. 9
6.8 电气特性，TLV90x2 .................................................10
6.9 开关特性，TLV90x2 ................................................. 11
6.10 电气特性，TLV90x4 ...............................................12
6.11 开关特性，TLV90x4 ............................................... 13
6.12 典型特性..................................................................14
7 详细说明.......................................................................... 20
7.1 概述...........................................................................20
7.2 功能方框图................................................................20
7.3 特性说明....................................................................20
7.4 器件功能模式............................................................ 20
8 应用和实施.......................................................................23
8.1 应用信息....................................................................23
8.2 典型应用....................................................................26
8.3 电源相关建议............................................................ 33
9 布局................................................................................. 34
9.1 布局指南....................................................................34
9.2 布局示例....................................................................34
10 器件和文档支持............................................................. 35
10.1 文档支持..................................................................35
10.2 接收文档更新通知................................................... 35
10.3 支持资源..................................................................35
10.4 商标.........................................................................35
10.5 静电放电警告.......................................................... 35
10.6 术语表..................................................................... 35
11 机械、封装和可订购信息............................................... 35
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
Changes from Revision E (May 2022) to Revision F (Mar 2023)
Page
• 在首页文本、器件信息、引脚排列、热性能和EC 表中添加了“单通道”........................................................ 1
Changes from Revision D (August 2021) to Revision E (May 2022)
Page
• 发布了 SOT-23-8 封装的“量产数据”...............................................................................................................1
Changes from Revision C (August 2021) to Revision D (August 2021)
Page
• 删除了“器件信息”表中的TLV9032 VSSOP、TSSOP 和WSON 预发布状态................................................1
Changes from Revision B (November 2020) to Revision C (August 2021)
Page
• 向“器件信息”表新增了状态.............................................................................................................................1
Changes from Revision A (September 2020) to Revision B (November 2020)
Page
• 添加了四通道器件...............................................................................................................................................1
• 更新了表格中四通道器件的信息......................................................................................................................... 6
Changes from Revision * (June 2020) to Revision A (December 2020)
Page
• 初始发行版..........................................................................................................................................................1
• 更新了整个文档中的表格、图和交叉参考的编号格式.........................................................................................1
• 添加了典型图表.................................................................................................................................................14
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5 引脚配置和功能
5.1 引脚功能：TLV90x0 和TLV90x1 单通道
IN+
V-
1
2
3
5
4
V+
+
IN-
OUT
图5-1. TLV9020、TLV9030 DCK 和DBV 封装
标准“东南”引脚排列
5 引脚SC-70 和SOT-23
顶视图
OUT
V-
1
2
3
5
4
V+
IN-
IN+
图5-2. TLV9021、TLV9031 DCK 和DBV 封装
标准“西北”引脚排列
5 引脚SC-70 和SOT-23
顶视图
表5-1. 引脚功能：TLV90x0 和TLV90x1
引脚
TLV90x0
TLV90x1
类型
说明
名称
编号
编号
IN+
IN–
OUT
V+
1
3
I
I
同相（正）输入
反相（负）输入
3
4
5
2
4
1
5
2
O
输出
—
—
正电源
负电源
V-
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引脚功能：TLV90x2 双通道
OUT1
IN1œ
IN1+
Vœ
1
2
3
4
8
7
6
5
V+
OUT2
IN2œ
IN2+
图5-3. D、DGK、PW、DDF 封装
8 引脚SOIC、VSSOP、TSSOP、SOT-23-8
顶视图
8
V+
OUT1
1
2
Exposed
Thermal
Die Pad
on
IN1œ
7
6
OUT2
IN2œ
IN1+
3
4
Underside
5
IN2+
Vœ
注意：将外露散热焊盘直接连接到V- 引脚。
图5-4. DSG 封装
8 引脚WSON（带有外露散热焊盘）
顶视图
表5-2. 引脚功能：TLV90x2
引脚
I/O
说明
名称
编号
OUT1
IN1–
IN1+
V–
1
O
I
比较器1 的输出引脚
比较器1 的反相输入引脚
比较器1 的同相输入引脚
负（低）电源
2
3
I
4
—
I
IN2+
IN2–
OUT2
V+
5
比较器2 的同相输入引脚
比较器2 的反相输入引脚
比较器2 的输出引脚
正电源
6
I
7
O
8
—
—
直接连接到V- 引脚
散热焊盘
—
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引脚功能：TLV90x4 四通道
OUT2
OUT1
V+
1
2
3
4
5
6
7
14 OUT3
OUT4
Vœ
13
12
11
10
9
V+
IN1œ
NC
1
2
3
4
12
11
10
9
Vœ
IN4+
NC
IN1œ
IN1+
IN4+
IN4œ
Thermal
Pad
IN1+
IN4œ
IN2œ
IN3+
IN2+
IN3œ
8
Not to scale
图5-5. D、PW、DYY 封装，
14 引脚SOIC、TSSOP、SOT-23，
顶视图
注意：将外露散热焊盘直接连接到V- 引脚。
图5-6. RTE 封装，
16 引脚WQFN（带有外露散热焊盘），
顶视图
表5-3. 引脚功能：TLV90x4
引脚
SOIC
I/O
说明
名称(1)
WQFN
15
16
1
OUT2
OUT1
V+
1
2
比较器2 的输出引脚
比较器1 的输出引脚
正电源
输出
输出
—
3
4
2
IN1–
IN1+
IN2–
IN2+
IN3–
IN3+
IN4–
IN4+
V–
比较器1 的负输入引脚
比较器1 的正输入引脚
比较器2 的负输入引脚
比较器2 的正输入引脚
比较器3 的负输入引脚
比较器3 的正输入引脚
比较器4 的负输入引脚
比较器4 的正输入引脚
输入
输入
输入
输入
输入
输入
输入
输入
—
5
4
6
5
7
6
8
7
9
8
10
11
12
13
14
9
11
12
13
14
3
负电源
OUT4
OUT3
NC
比较器4 的输出引脚
比较器3 的输出引脚
输出
输出
—
没有与内部电路连接- 保持悬空或GND
没有与内部电路连接- 保持悬空或GND
直接连接到V- 引脚。
—
—
—
NC
10
PAD
—
散热焊盘
—
(1) 一些制造商调换了通道1 和2 的名称。引脚的电气分配是相同的，只是通道命名规则有所不同。
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6 规格
6.1 绝对最大额定值
在自然通风条件下的工作温度范围内测得（除非另有说明）(1)
最小值
最大值
单位
6
V
电源电压：VS = (V+) –(V–)
V–的输入引脚（IN+、IN–）(2)
进入输入引脚（IN+、IN–）的电流
V–的输出(OUT)，仅开漏(3)
V–的输出(OUT)，仅推挽
输出短路持续时间(4)
–0.3
–0.3
-10
6
V
mA
V
10
6
(V+) + 0.3
10
–0.3
–0.3
V
s
150
°C
°C
结温，TJ
150
贮存温度，Tstg
–65
(1) 应力超出绝对最大额定值下所列的值可能会对器件造成永久损坏。这些列出的值仅仅是应力等级，这并不表示器件在这些条件下以及在
建议运行条件以外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可能会影响器件的可靠性。
(2) 输入端子被二极管钳制至(V–)。对于摆幅可能超过电源轨0.3 V 的输入信号，必须将其电流限制为10mA 或者更低。此外，只要在–
0.3V 至6V 范围内，输入（IN+、IN–）就可以大于V+ 和OUT
(3) 只要在–0.3V 至6V 范围内，开漏输出(OUT) 就可以大于V+ 和输入（IN+、IN–）
(4) 对V–或V+ 短路。输出短路会导致过热，并且最终会发生损坏。
6.2 ESD 等级
值
单位
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
充电器件模型(CDM)，符合JEDEC 规范JESD22-C101(2)
±2000
V(ESD）
V
静电放电
±1000
(1) JEDEC 文档JEP155 规定：500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文档JEP157 规定：250V CDM 可实现在标准ESD 控制流程下安全生产。
6.3 建议运行条件
在自然通风条件下的工作温度范围内测得（除非另有说明）
最小值
最大值
单位
1.65
5.5
V
V
电源电压：VS = (V+) –(V–)
通过(V–) 的输入电压范围（IN+、IN–）
环境温度，TA
5.7
–0.2
-40
125
°C
热性能信息，TLV90x0、TLV90x1
TLV90x0、TLV90x1
DCK
(SC-70)
DBV
热指标(1)
单位
(SOT-23)
5 引脚
223.7
123.2
91.4
5 引脚
238.5
134.0
87.6
59.1
87.2
-
RqJA
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RqJC(top)
RqJB
结至外壳（顶部）热阻
结至电路板热阻
yJT
58.7
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
yJB
91.0
RqJC(bot)
-
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告。
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6.4 热性能信息，TLV90x2
TLV90x2
D
PW
DGK
DSG
DDF
热指标(1)
单位
(SOIC) (TSSOP) (VSSOP) (WSON) (SOT-23)
8 个引脚
167.7
107.0
111.2
53.1
8 引脚
221.7
109.1
152.5
36.4
8 引脚
215.8
105.2
137.5
39.6
8 引脚
175.2
178.1
139.5
47.2
8 引脚
240.0
151.0
157.0
32.8
RqJA
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RqJC(top)
RqJB
结至外壳（顶部）热阻
结至电路板热阻
yJT
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
yJB
110.4
-
150.7
-
135.9
-
138.9
127.3
155.4
RqJC(bot)
–
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告。
6.5 热性能信息，TLV90x4
TLV90x4
PW
RTE
DYY
热指标(1)
D (SOIC)
单位
(TSSOP) (WQFN) (SOT-23)
14 引脚
136.0
91.2
92.0
46.9
91.6
-
14 引脚
155.0
82.0
98.5
25.7
97.6
-
16 引脚
134.1
122.6
109.3
30.9
14 引脚
211.1
121.1
120.4
22.3
RqJA
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RqJC(top)
RqJB
结至外壳（顶部）热阻
结至电路板热阻
yJT
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
yJB
108.3
98.7
120.1
RqJC(bot)
–
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告。
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6.6 电气特性，TLV90x0,TLV90x1
TA = 25°C，VS（总电源电压）= (V+) –(V–) = 5V，VCM = (V–)（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
失调电压
VOS
±0.3
1.5
2
VS = 1.8V 和5Vx
–1.5
输入失调电压
mV
VOS
-2
VS = 1.8V 和5V，TA = –40°C 至+125°C
VS = 1.8V 和5V，TA = –40°C 至+125°C
输入失调电压
dVIO/dT
±0.5
17.1
µV/°C
输入失调电压漂移
电源
IQ
30
35
VS = 1.8V 和5V，无负载，低输出
静态电流
静态电流
µA
VS = 1.8V 和5V，无负载，低输出，TA = –
40°C 至+125°C
IQ
VS = 1.8V 至5V，TA = –40°C 至+125°C
（推挽版本）
电源
抑制比
PSRR
PSRR
75
80
95
95
dB
dB
VS = 1.8V 至5V，TA = –40°C 至+125°C
（开漏版本）
电源抑制比
输入偏置电流
IB
VCM = VS/2
VCM = VS/2
5
1
pA
pA
输入偏置电流
输入失调电流
IOS
输入电容
CID
VCM = VS/2
VCM = VS/2
2
3
pF
pF
输入电容，差分
输入电容，共模
CIC
输入电压范围
VCM-Range
(V-)-0.2
60
(V+)+0.2
V
VS = 1.8V 和5V，TA = –40°C 至+125°C
共模电压范围
VS = 5V，(V–) –0.2V < VCM < (V+) + 0.2V，
TA = –40°C 至+125°C
CMRR
CMRR
70
60
dB
共模抑制比
共模抑制比
VS = 1.8V，(V–) –0.2V < VCM < (V+) +
0.2V，TA = –40°C 至+125°C
50
50
dB
开环增益
AVD
200
75
V/mV
大信号差分电压放大
仅限开漏版本
输出
VOL
ISINK = 4mA，TA = 25°C
125
175
125
mV
mV
mV
(V–) 的电压摆幅
(V–) 的电压摆幅
(V+) 的电压摆幅
VOL
VOH
ISINK = 4mA，TA = –40°C 至+125°C
ISOURCE = 4mA，TA = 25°C（仅推挽）
75
ISOURCE = 4mA，TA = –40°C 至+125°C（仅推
挽）
VOH
175
mV
(V+) 的电压摆幅
ILKG
ISC
100
100
100
pA
mA
mA
VPULLUP = (V+)，TA = 25°C（仅开漏）
VS = 5V，灌入
开漏输出泄漏电流
短路电流
90
90
ISC
VS = 5V，拉出（仅推挽）
短路电流
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6.7 开关特性，TLV90x0、TLV90x1
TA = 25°C，VS（总电源电压）= (V+) –(V–) = 5V，VCM = VS /2，CL = 15pF（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
输出
VID = –100mV；从输入中点到输出中点的
延迟（RP = 2.5KΩ，仅适用于开漏）
传播延迟时间，从高电平到低电
平
TPD-HL
100
115
150
ns
ns
ns
VID = 100mV；从输入中点到输出中点的延
迟（仅适用于推挽）
传播延迟时间，从低电平到高电
平
TPD-LH
VID = 100mV；从输入中点到输出中点的延
迟（RP = 2.5KΩ，仅适用于开漏）
传播延迟时间，从低电平到高电
平
TPD-LH
TFALL
TRISE
VID = –100mV
3
3
ns
ns
5V 输出下降时间，80% 至20%
5V 输出上升时间，20% 至80% VID = 100mV（仅适用于推挽）
VID = 100mV（RP = 2.5KΩ，仅适用于开
FTOGGLE
3
MHz
5V，切换频率
漏）
开通时间
VS = 1.8V 和5V，VCM = (V–)，VID = –
0.1V，VPULL-UP = VS/2，从VS/2 到VOUT
0.1 x VS/2 的延迟（RP = 2.5KΩ，仅适用于
开漏）
=
PON
20
µs
开通时间
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6.8 电气特性，TLV90x2
TA = 25°C，VS（总电源电压）= (V+) –(V–) = 5V，VCM = (V–)（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
失调电压
VOS
±0.3
1.5
2
VS = 1.8V 和5Vx
–1.5
输入失调电压
mV
VOS
-2
VS = 1.8V 和5V，TA = –40°C 至+125°C
VS = 1.8V 和5V，TA = –40°C 至+125°C
输入失调电压
dVIO/dT
电源
±0.5
16
µV/°C
输入失调电压漂移
静态电流（每个比较
器）
IQ
30
35
VS = 1.8V 和5V，无负载，低输出
µA
静态电流（每个比较
器）
VS = 1.8V 和5V，无负载，低输出，TA = –
40°C 至+125°C
IQ
VS = 1.8V 至5V，TA = –40°C 至+125°C（推
挽版本）
PSRR
PSRR
75
80
95
95
dB
dB
电源抑制比
电源抑制比
VS = 1.8V 至5V，TA = –40°C 至+125°C（开
漏版本）
输入偏置电流
IB
VCM = VS/2
VCM = VS/2
5
1
pA
pA
输入偏置电流
输入失调电流
IOS
输入电容
CID
VCM = VS/2
VCM = VS/2
2
3
pF
pF
输入电容，差分
输入电容，共模
CIC
输入电压范围
VCM-Range
(V-)-0.2
60
(V+)+0.2
V
VS = 1.8V 和5V，TA = –40°C 至+125°C
共模电压范围
VS = 5V，(V–) –0.2V < VCM < (V+) + 0.2V，
TA = –40°C 至+125°C
CMRR
CMRR
70
60
dB
共模抑制比
共模抑制比
VS = 1.8V，(V–) –0.2V < VCM < (V+) +
0.2V，TA = –40°C 至+125°C
50
50
dB
开环增益
AVD
200
75
V/mV
大信号差分电压放大
仅限开漏版本
输出
VOL
ISINK = 4mA，TA = 25°C
125
175
125
mV
mV
mV
(V–) 的电压摆幅
(V–) 的电压摆幅
(V+) 的电压摆幅
VOL
VOH
ISINK = 4mA，TA = –40°C 至+125°C
ISOURCE = 4mA，TA = 25°C（仅推挽）
75
ISOURCE = 4mA，TA = –40°C 至+125°C（仅推
挽）
VOH
175
mV
(V+) 的电压摆幅
ILKG
ISC
100
100
100
pA
mA
mA
VPULLUP = (V+)，TA = 25°C（仅开漏）
VS = 5V，灌入
开漏输出泄漏电流
短路电流
90
90
ISC
VS = 5V，拉出（仅推挽）
短路电流
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6.9 开关特性，TLV90x2
TA = 25°C，VS（总电源电压）= (V+) –(V–) = 5V，VCM = VS /2，CL = 15pF（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
输出
VID = –100mV；从输入中点到输出中点的
延迟（RP = 2.5KΩ，仅适用于开漏）
传播延迟时间，从高电平到低电
平
TPD-HL
100
115
150
ns
ns
ns
VID = 100mV；从输入中点到输出中点的延
迟（仅适用于推挽）
传播延迟时间，从低电平到高电
平
TPD-LH
VID = 100mV；从输入中点到输出中点的延
迟（RP = 2.5KΩ，仅适用于开漏）
传播延迟时间，从低电平到高电
平
TPD-LH
TFALL
TRISE
VID = –100mV
3
3
ns
ns
5V 输出下降时间，80% 至20%
5V 输出上升时间，20% 至80% VID = 100mV（仅适用于推挽）
VID = 100mV（RP = 2.5KΩ，仅适用于开
FTOGGLE
3
MHz
5V，切换频率
漏）
开通时间
VS = 1.8V 和5V，VCM = (V–)，VID = –
0.1V，VPULL-UP = VS/2，从VS/2 到VOUT
0.1 x VS/2 的延迟（RP = 2.5KΩ，仅适用于
开漏）
=
PON
20
µs
开通时间
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6.10 电气特性，TLV90x4
TA = 25°C，VS（总电源电压）= (V+) –(V–) = 5V，VCM = (V–)（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
失调电压
VOS
±0.3
1.5
2
VS = 1.8V 和5Vx
–1.5
输入失调电压
mV
VOS
-2
VS = 1.8V 和5V，TA = –40°C 至+125°C
VS = 1.8V 和5V，TA = –40°C 至+125°C
输入失调电压
dVIO/dT
电源
±0.5
16
µV/°C
输入失调电压漂移
静态电流（每个比较
器）
IQ
30
35
VS = 1.8V 和5V，无负载，低输出
µA
静态电流（每个比较
器）
VS = 1.8V 和5V，无负载，低输出，TA = –
40°C 至+125°C
IQ
VS = 1.8V 至5V，TA = –40°C 至+125°C（推
挽版本）
PSRR
PSRR
PSRR
PSRR
177.8
µV/V
dB
电源抑制比
电源抑制比
电源抑制比
电源抑制比
VS = 1.8V 至5V，TA = –40°C 至+125°C（推
挽版本）
75
80
95
95
VS = 1.8V 至5V，TA = –40°C 至+125°C（开
漏版本）
100
µV/V
dB
VS = 1.8V 至5V，TA = –40°C 至+125°C（开
漏版本）
输入偏置电流
IB
VCM = VS/2
VCM = VS/2
5
1
pA
pA
输入偏置电流
输入失调电流
IOS
输入电容
CID
VCM = VS/2
VCM = VS/2
2
3
pF
pF
输入电容，差分
输入电容，共模
CIC
输入电压范围
VCM-Range
(V-)-0.2
60
(V+)+0.2
V
VS = 1.8V 和5V，TA = –40°C 至+125°C
共模电压范围
VS = 5V，(V–) –0.2V < VCM < (V+) + 0.2V，
TA = –40°C 至+125°C
CMRR
CMRR
70
60
dB
共模抑制比
共模抑制比
VS = 1.8V，(V–) –0.2V < VCM < (V+) +
0.2V，TA = –40°C 至+125°C
50
50
dB
开环增益
AVD
200
75
V/mV
大信号差分电压放大
仅限开漏版本
输出
VOL
ISINK = 4mA，TA = 25°C
125
175
125
mV
mV
mV
(V–) 的电压摆幅
(V–) 的电压摆幅
(V+) 的电压摆幅
VOL
VOH
ISINK = 4mA，TA = –40°C 至+125°C
ISOURCE = 4mA，TA = 25°C（仅推挽）
75
ISOURCE = 4mA，TA = –40°C 至+125°C（仅推
挽）
VOH
175
mV
(V+) 的电压摆幅
ILKG
ISC
100
100
100
pA
mA
mA
VPULLUP = (V+)，TA = 25°C（仅开漏）
VS = 5V，灌入
开漏输出泄漏电流
短路电流
90
90
ISC
VS = 5V，拉出（仅推挽）
短路电流
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6.11 开关特性，TLV90x4
TA = 25°C，VS（总电源电压）= (V+) –(V–) = 5V，VCM = VS /2，CL = 15pF（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
输出
VID = –100mV；从输入中点到输出中点的
延迟（RP = 2.5KΩ，仅适用于开漏）
传播延迟时间，从高电平到低电
平
TPD-HL
100
115
150
ns
ns
ns
VID = 100mV；从输入中点到输出中点的延
迟（仅适用于推挽）
传播延迟时间，从低电平到高电
平
TPD-LH
VID = 100mV；从输入中点到输出中点的延
迟（RP = 2.5KΩ，仅适用于开漏）
传播延迟时间，从低电平到高电
平
TPD-LH
VID = –100mV
TFALL
3
3
3
ns
ns
5V 输出下降时间，80% 至20%
TRISE
5V 输出上升时间，20% 至80% VID = 100mV（仅适用于推挽）
VID = 100mV（RP = 2.5KΩ，仅适用于开
FTOGGLE
开通时间
MHz
5V，切换频率
漏）
VS = 1.8V 和5V，VCM = (V–)，VID = –
0.1V，VPULL-UP = VS/2，从VS/2 到VOUT
=
PON
30
µs
开通时间
0.1 x VS/2 的延迟（RP = 2.5KΩ，仅适用于
开漏）
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6.12 典型特性
TA = 25°C，VS = 5V，RPULLUP = 2.5k，CL = 15pF，VCM = 0V，VUNDERDRIVE = 100mV，VOVERDRIVE = 100mV（除非另外说
明）。
30
27
24
21
18
15
12
9
22
20
18
16
14
12
10
125°C
85°C
25°C
-40°C
6
1.8V
3.3V
5V
3
0
1.5
2
2.5
3
3.5
4
Supply Voltage (V)
4.5
5
5.5
-40 -25 -10
5
20 35 50 65 80 95 110 125
Temperature (°C)
图6-1. 电源电流与电源电压间的关系
图6-2. 电源电流与温度间的关系
30
27
24
21
18
15
12
9
30
27
24
21
18
15
12
9
125°C
85°C
25°C
125°C
85°C
25°C
-40°C
6
6
VS=1.8V
VS=3.3V
3
3
-40°C
0
-0.2
0
-0.2 0.2 0.6
0
0.2 0.4 0.6 0.8
1
Input Voltage (V)
1.2 1.4 1.6 1.8
2
1
1.4 1.8 2.2 2.6
Input Voltage (V)
3
3.4
图6-3. 电源电流与输入电压间的关系，1.8V
图6-4. 电源电流与输入电压间的关系，3.3V
30
27
24
21
18
15
12
9
1000
100
10
1
0.1
125°C
85°C
25°C
-40°C
6
VS = 5V
VIN = VS/2
0.01
3
0.002
0
-0.5
-40 -25 -10
5
20 35 50 65 80 95 110 125
Temperature (°C)
0
0.5
1
1.5
2
2.5
3
Input Voltage (V)
3.5
4
4.5
5
5.5
图6-6. 输入偏置电流与温度间的关系
图6-5. 电源电流与输入电压间的关系，5V
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6.12 典型特性(continued)
TA = 25°C，VS = 5V，RPULLUP = 2.5k，CL = 15pF，VCM = 0V，VUNDERDRIVE = 100mV，VOVERDRIVE = 100mV（除非另外说
明）。
10
10
P-P Output Only
1
1
100m
10m
1m
100m
10m
1m
125°C
85°C
25°C
-40°C
125°C
85°C
25°C
-40°C
100m
1m 10m
Output Sinking Current (A)
100m
100m
1m 10m
Output Sourcing Current (A)
100m
图6-7. 输出灌电流与输出电压间的关系，1.8V
图6-8. 输出拉电流与输出电压间的关系，1.8V
10
1
10
1
P-P Output Only
100m
10m
1m
100m
10m
1m
125°C
85°C
25°C
-40°C
125°C
85°C
25°C
-40°C
100m
1m 10m
Output Sinking Current (A)
100m
100m
1m 10m
Output Sourcing Current (A)
100m
图6-9. 输出灌电流与输出电压间的关系，3.3V
图6-10. 输出拉电流与输出电压间的关系，3.3V
10
1
10
P-P Output Only
1
100m
10m
1m
100m
10m
1m
125°C
85°C
25°C
-40°C
125°C
85°C
25°C
-40°C
100m
1m 10m
Output Sinking Current (A)
100m
100m
1m 10m
Output Sourcing Current (A)
100m
图6-11. 输出灌电流与输出电压间的关系，5V
图6-12. 输出拉电流与输出电压间的关系，5V
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6.12 典型特性(continued)
TA = 25°C，VS = 5V，RPULLUP = 2.5k，CL = 15pF，VCM = 0V，VUNDERDRIVE = 100mV，VOVERDRIVE = 100mV（除非另外说
明）。
130
120
110
100
90
130
120
110
100
90
Push-Pull Output Only
5V
3.3V
1.8
5V
3.3V
1.8
80
80
70
70
60
60
50
50
40
40
30
30
20
20
10
10
0
0
-40 -25 -10
5
20 35 50 65 80 95 110 125
Temperature (°C)
-40 -25 -10
5
20 35 50 65 80 95 110 125
Temperature (°C)
图6-13. 短路灌电流与温度间的关系
图6-14. 短路拉电流与温度间的关系
1k
1k
VS = 5V
VS = 5V
100
10
1
100
10
1
125°C
85°C
25°C
-40°C
125°C
85°C
25°C
-40°C
10p
100p 1n
Output Capacittive Load (F)
10n
10p
100p 1n
Output Capacittive Load (F)
10n
图6-15. 上升时间与容性负载间的关系
图6-16. 下降时间与容性负载间的关系
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6.12 典型特性(continued)
TA = 25°C，VS = 5V，RPULLUP = 2.5k，CL = 15pF，VCM = 0V，VUNDERDRIVE = 100mV，VOVERDRIVE = 100mV（除非另外说
明）。
700
650
600
550
500
450
400
350
300
250
200
150
100
50
700
650
600
550
500
450
400
350
300
250
200
150
100
50
-40°C
25°C
85°C
125°C
VS = 1.8V
-40°C
25°C
85°C
125°C
VS = 1.8V
0
0
5 6 78 10
20 30 4050 70 100 200 300 500
Input Overdrive (mV)
1000
5 6 78 10
20 30 4050 70 100 200 300 500
Input Overdrive (mV)
1000
图6-17. 传播延迟，从高电平到低电平，1.8V
图6-18. 传播延迟，从低电平到高电平，1.8V
700
650
600
550
500
450
400
350
300
250
200
150
100
50
700
650
600
550
500
450
400
350
300
250
200
150
100
50
125°C
-40°C
VS = 3.3V
VS = 3.3V
85°C
25°C
-40°C
25°C
85°C
125°C
0
0
5 6 78 10
20 30 4050 70 100 200 300 500
Input Overdrive (mV)
1000
5 6 78 10
20 30 4050 70 100 200 300 500
Input Overdrive (mV)
1000
图6-19. 传播延迟，从高电平到低电平，3.3V
图6-20. 传播延迟，从低电平到高电平，3.3V
700
650
600
550
500
450
400
350
300
250
200
150
100
50
700
650
600
550
500
450
400
350
300
250
200
150
100
50
-40°C
25°C
85°C
125°C
-40°C
25°C
85°C
125°C
VS = 5V
VS = 5V
0
0
5 6 78 10
20 30 4050 70 100 200 300 500
Input Overdrive (mV)
1000
5 6 78 10
20 30 4050 70 100 200 300 500
Input Overdrive (mV)
1000
图6-21. 传播延迟，从高电平到低电平，5V
图6-22. 传播延迟，从低电平到高电平，5V
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6.12 典型特性(continued)
TA = 25°C，VS = 5V，RPULLUP = 2.5k，CL = 15pF，VCM = 0V，VUNDERDRIVE = 100mV，VOVERDRIVE = 100mV（除非另外说
明）。
2
1.6
1.2
0.8
0.4
0
2
1.6
1.2
0.8
0.4
0
TA = 125°C
TA = 125°C
-0.4
-0.8
-1.2
-1.6
-2
-0.4
-0.8
-1.2
-1.6
-2
Unit 1
Unit 2
Unit 3
Unit 4
Unit 1
Unit 2
Unit 3
Unit 4
-0.2
0
0.2 0.4 0.6 0.8
1
Input Voltage (V)
1.2 1.4 1.6 1.8
2
2
2
-0.5
0
0.5
1
1.5
2
2.5
Input Voltage (V)
3
3.5
4
4.5
5
5.5
5.5
5.5
图6-23. 125°C 时失调电压与输入电压间的关系，1.8V
图6-24. 125°C 时失调电压与输入电压间的关系，5V
2
2
TA = 25°C
1.6
TA = 25°C
1.6
1.2
0.8
0.4
0
1.2
0.8
0.4
0
-0.4
-0.4
-0.8
-1.2
-1.6
-2
-0.8
Unit 1
Unit 2
Unit 3
Unit 4
Unit 1
Unit 2
Unit 3
Unit 4
-1.2
-1.6
-2
-0.2
0
0.2 0.4 0.6 0.8 1
Input Voltage (V)
1.2 1.4 1.6 1.8
-0.5
0
0.5
1
1.5
2 2.5
Input Voltage (V)
3
3.5
4
4.5
5
图6-25. 25°C 时失调电压与输入电压间的关系，1.8V
图6-26. 25°C 时失调电压与输入电压间的关系，5V
2
2
TA = -40°C
1.6
TA = -40°C
1.6
1.2
0.8
0.4
0
1.2
0.8
0.4
0
-0.4
-0.4
-0.8
-1.2
-1.6
-2
-0.8
Unit 1
Unit 2
Unit 3
Unit 4
Unit 1
Unit 2
Unit 3
Unit 4
-1.2
-1.6
-2
-0.2
0
0.2 0.4 0.6 0.8 1
Input Voltage (V)
1.2 1.4 1.6 1.8
-0.5
0
0.5
1
1.5
2 2.5
Input Voltage (V)
3
3.5
4
4.5
5
图6-27. -40°C 时失调电压与输入电压间的关系，1.8V
图6-28. -40°C 时失调电压与输入电压间的关系，5V
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6.12 典型特性(continued)
TA = 25°C，VS = 5V，RPULLUP = 2.5k，CL = 15pF，VCM = 0V，VUNDERDRIVE = 100mV，VOVERDRIVE = 100mV（除非另外说
明）。
2
1.6
1.2
0.8
0.4
0
2
1.6
1.2
0.8
0.4
0
TA = 125°C
Vin = V+
TA = 125°C
Vin = V-
-0.4
-0.8
-1.2
-1.6
-2
-0.4
-0.8
-1.2
-1.6
-2
Unit 1
Unit 2
Unit 3
Unit 4
Unit 1
Unit 2
Unit 3
Unit 4
1.5
2
2.5
3
Supply Voltage (V)
3.5
4
4.5
5
5.5
1.5
2
2.5
3
Supply Voltage (V)
3.5
4
4.5
5
5.5
图6-29. 125°C 时失调电压与电源电压间的关系，VIN=V+
图6-30. 125°C 时失调电压与电源电压间的关系，VIN=V-
2
2
Unit 1
Unit 2
Unit 3
Unit 4
Unit 1
Unit 2
Unit 3
Unit 4
TA = -40°C
Vin = V-
TA = 25°C
Vin = V+
1.6
1.2
0.8
0.4
0
1.6
1.2
0.8
0.4
0
-0.4
-0.8
-1.2
-1.6
-2
-0.4
-0.8
-1.2
-1.6
-2
1.5
2
2.5
3
Supply Voltage (V)
3.5
4
4.5
5
5.5
1.5
2
2.5
3
Supply Voltage (V)
3.5
4
4.5
5
5.5
图6-31. 25°C 时失调电压与电源电压间的关系，VIN=V+
图6-32. 25°C 时失调电压与电源电压间的关系，VIN=V-
2
2
Unit 1
Unit 2
Unit 3
Unit 4
TA = -40°C
1.6
TA = -40°C
Vin = V-
1.6
1.2
0.8
0.4
0
Vin = V+
1.2
0.8
0.4
0
-0.4
-0.8
-0.4
-0.8
-1.2
-1.6
-2
Unit 1
Unit 2
Unit 3
Unit 4
-1.2
-1.6
-2
1.5
2
2.5
3
Supply Voltage (V)
3.5
4
4.5
5
5.5
1.5
2
2.5
3
Supply Voltage (V)
3.5
4
4.5
5
5.5
图6-33. -40°C 时失调电压与电源电压间的关系，VIN=V+
图6-34. -40°C 时失调电压与电源电压间的关系，VIN=V-
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7 详细说明
7.1 概述
TLV902x 和 TLV903x 器件是双通道微功耗比较器，具有推挽和开漏输出以及低输入失调电压。TLV902x 和
TLV903x 的工作电压低至 1.65V，而且每通道仅消耗 16µA 的电流，非常适合便携式应用、汽车应用和工业应
用。内部上电复位电路确保输出在上电和断电期间保持在已知状态，失效防护输入则可以容忍输入瞬态，而不会
造成损坏或产生错误输出。
7.2 功能方框图
V+
V+
*
*
IN+
IN-
+
-
Output
Control
OUT
V+
SNAPBACK
ESD
CLAMPS
Power
Clamp
V-
V-
V-
V-
Power-On
Reset
Bias
* Push-Pull
Version Only
V-
7.3 特性说明
TLV902x（开漏输出）和 TLV903x（推挽输出）器件是具有低输入失调电压且能够在低电压下运行的微功耗比较
器。TLV90xx 系列具有轨至轨输入级，能够在超出电源轨达 200mV 的电压下运行。比较器还具有推挽和开漏输
出级选项，以及用于启动条件已知的上电复位功能。
7.4 器件功能模式
7.4.1 输出
7.4.1.1 TLV9022 和TLV9024 开漏输出
TLV902x 具有一个仅灌入的开漏（通常也被称为集电极开路）输出级，可将输出逻辑电平上拉至一个外部电压
（0V 至 5.5V），而不受比较器电源电压 (VS) 的影响。该开漏输出还允许对多个开漏输出进行逻辑或运算和逻辑
电平转换。TI 建议将上拉电阻器电流设置为 100uA 至 1mA。较低的上拉电阻值将有助于增加上升沿的上升时
间，但代价是增加 VOL 和功耗。上升时间将取决于总上拉电阻和总负载电容的时间常数。大阻值上拉电阻 (>
1MΩ) 将由于RC 时间常数而产生指数上升沿，并增加上升时间。
未使用的开漏输出必须保持悬空，如果不允许使用悬空引脚，则可以连接到 V- 引脚。虽然单个输出的灌电流通常
可达125mA，但所有通道组合在一起的总电流必须小于200mA。
7.4.1.2 TLV9032 和TLV9034 推挽输出
TLV903x 具有推挽输出级，既能灌入电流，也能拉出电流。这允许驱动负载（如 LED 和 MOSFET 栅极），并且
无需使用耗电的外部上拉电阻器。推挽输出绝不能连接到另一个输出端。
未使用的推挽输出必须保持悬空，绝不能连接到电源、地面或其他输出端。虽然单个输出的灌电流和拉电流通常
可达100mA，但所有通道组合在一起的总电流必须小于200mA。
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7.4.2 上电复位(POR)
TLV90xx 具有用于启动或断电条件已知的内部上电复位 (POR) 电路。当电源 (Vs) 上升或下降时，POR 电路将在
超过1.5V 的最小电源电压阈值后激活长达30µs，或在电源电压降至 1.5V 以下时立即激活。当电源电压大于等于
最小电源电压时，经过延迟周期后，比较器输出将反映差分输入的状态(VID)。
POR 电路将在POR 期间(ton) 使输出保持高阻态(HI-Z)。
Power On Reset Time (tON
)
0V
+1.5V
VS
V
/ 2
OH
V
OL
OUT
图7-1. 上电复位时序图
请注意，集电极开路输出的性质是，在POR 期间，输出将随着上拉电压而上升。
对于 TL903x 推挽输出器件，输出在 POR 期间“浮动”。轻上拉（至 V+）或下拉（至 V-）电阻器可用于对输出
条件进行预偏置，以防止输出浮动。如果输出高电平是所需的启动条件，则使用集电极开路TL902x，因为已经需
要上拉电阻器。
7.4.3 输入
7.4.3.1 轨至轨输入
TLV90xx 的输入电压范围为从 (V-) - 200mV 到 (V+) + 200mV。差分输入电压 (VID) 可以是上述范围内的任何电
压。当输入引脚的电压高于V+ 或低于V- 时，比较器输出不会发生相位反转。
7.4.3.2 容错输入
TLV90xx 输入与 VS 无关，可容错高达 5.5V。容错定义为当 VS 未上电或在建议的工作范围内时保持相同的高输
入阻抗。
容错输入可以是 0V 至 5.5V 之间的任意值，即使在 VS 为零或上升/下降时也是如此。只要输入电压范围和电源电
压在指定范围内，该特性就能够避免电源时序问题。之所以如此，是因为输入未钳位到 V+，即使在输入端施加更
高电压，输入电流也会保持其电流值。
只要其中一个输入引脚保持在有效输入范围内，并且电源电压有效，不处于POR 状态，输出状态就会是正确的。
以下是输入电压偏移及其输出的汇总：
1. 当IN- 和IN+ 都在指定的输入电压范围内时：
a. 如果IN- 高于IN+ 和失调电压，则输出为低电平。
b. 如果IN- 低于IN+ 和失调电压，则输出为高电平。
2. 当IN- 高于指定的输入电压范围，而IN+ 在指定的电压范围内时，输出为低电平。
3. 当IN+ 高于指定的输入电压范围，而IN- 在指定的输入电压范围内时，输出为高电平
4. 当IN- 和IN+ 均不在指定的输入电压范围内时，输出为不确定（随机）。请勿在此区域中运行。
即使具有容错特性，TI 也强烈 建议在系统正常运行期间，将输入保持在指定的输入电压范围内，以保持数据表规
格。不在指定的输入范围内运行可能会导致规格发生变化（如传播延迟和输入偏置电流），从而导致不可预测的
行为。
7.4.3.3 输入保护
对于 V+ 和V- 之间的输入电压，输入偏置电流通常为5pA。连接到 V- 的内部 ESD 二极管可保护比较器输入免受
反向电压的影响。当输入电压低于 V- 或高于输入端的绝对最大额定值时，保护二极管变为正向偏置并开始导通，
导致输入偏置电流呈指数增长。温度每升高10°C，输入偏置电流通常增加一倍。
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如果输入端要连接到低阻抗源（例如电源或缓冲参考线），TI 建议添加一个与输入端串联的限流电阻，以限制钳
位应导通的任何瞬态电流。电流应限制在 10mA 或以下。该串联电阻可以是任何电阻输入分压器或网络的一部
分。
7.4.4 ESD 保护
TLV90xx 系列在所有引脚上均整合了内部 ESD 保护电路。输入和开漏输出在每个引脚到 V- 之间使用专有的“快
速复位”型ESD 钳位，因而允许引脚超过电源电压(V+)。虽然显示为齐纳二极管，但当超过阈值时，会快速复位
并变为低阻抗（与SCR 类似），而不是像齐纳二极管那样钳位到定义的电压。
TLV902x 开漏输出保护电路还包括输出和V- 之间的ESD 钳位，以允许将输出拉至高于V+，最高为5.5V。
TLV903x 推挽输出保护电路包括输出和 V- 之间的ESD 钳位，但还包括到V+ 的ESD 二极管钳位，因为输出不得
超过电源轨。
如果输入端要连接到低阻抗源（例如电源或缓冲的参考线），TI 建议添加一个与输入端串联的限流电阻，以限制
钳位必须导通的任何瞬态电流。必须将电流限制在 10mA 或以下。该串联电阻可以是任何电阻输入分压器或网络
的一部分。TI 未规定ESD 钳位的性能，如果输入或输出在正常运行期间可能超过最大额定值，则必须添加外部钳
位。
7.4.5 未使用的输入
如果不使用通道，请勿将输入端连接在一起。由于存在高等效带宽和低失调电压，将输入端直接连接在一起会导
致高频振荡，因为器件会触发其自身的内部宽带噪声。必须将输入端连接到处于指定输入电压范围内并提供至少
50mV 差分电压的任何可用电压。例如，可以将一个输入端接地，而将另一个输入端连接到基准电压，甚至连接
到V+（只要该输入端直接连接到V+ 引脚以避免瞬变）。
7.4.6 迟滞
TLV90xx 系列没有内部迟滞功能。由于存在较宽的有效带宽和较低的输入失调电压，当绝对差分电压接近于零
时，输出有可能出现“抖动”（振荡），因为比较器会触发其自身的内部宽带噪声。这是正常的比较器行为，在
意料之中。TI 建议，如果预期有缓慢移动的信号，用户应添加外部迟滞。请参阅下一节中的节8.1.2。
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8 应用和实施
备注
以下应用部分中的信息不属于 TI 元件规格，TI 不担保其准确性和完整性。TI 的客户应负责确定元件是
否适用于其应用。客户应验证并测试其设计，以确保系统功能正常。
8.1 应用信息
8.1.1 基本的比较器定义
8.1.1.1 操作
基本比较器将一个输入端上的输入电压 (VIN) 与另一输入端上的基准电压 (VREF) 进行比较。在下面的 图 8-1 示例
中，如果 VIN 小于 VREF，则输出电压 (VO) 为逻辑低电平 (VOL)。如果 VIN 大于 VREF，则输出电压 (VO) 为逻辑高
电平(VOH)。表8-1 总结了输出条件。只需交换输入引脚，即可反转输出逻辑。
表8-1. 输出条件
输入条件
输出
IN+ > IN-
高(VOH
)
IN+ = IN-
IN+ < IN-
不确定（抖动- 请参阅迟滞）
低(VOL
)
8.1.1.2 传播延迟
在输入超过基准电压和输出响应之间存在一定的延迟。这种延迟被称为传播延迟。输入从高电平到低电平和从低
电平到电平高转换的传播延迟可能不同。这在 图 8-1 中显示为 tpLH 和 tpHL，从输入的中点到输出的中点进行测
量。
V
+ 200mV
+ 100mV
V+
REF
Input
+
V
IN
Output
V
OD (+200mV)
V
REF
REF
œ
V
IN
GND
+
V
REF
V
REF
œ
V
5 100mV
V
OD (-200mV)
V
- 200mV
REF
tpLH
tpHL
V
OH
80%
80%
Output
50%
20%
50%
20%
V
OL
tR
图8-1. 比较器时序图
tF
8.1.1.3 过驱电压
过驱电压 VOD 是超出基准电压的输入电压（而不是总输入峰-峰值电压）。如 图 8-1 示例所示，过驱电压为
100mV。过驱电压会影响传播延迟 (tp)。过驱电压越小，传播延迟越长，尤其在 < 100mV 时。如果需要非常快的
速度，建议使用尽可能大的过驱电压。
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上升时间(tr) 和下降时间(tf) 是从输出波形的20% 和80% 点开始的时间。
8.1.2 迟滞
如果所施加的差分输入电压接近比较器的失调电压，则基本比较器配置可能会出现振荡或产生有噪声的“抖动”
输出。该情况通常在输入信号非常缓慢地超过比较器的开关阈值时发生。
可以通过添加迟滞或正反馈来防止发生该问题。
图8-2 所示为迟滞传递曲线。该曲线是一个涉及三个分量的函数：VTH、VOS 和VHYST
• VTH 是实际设定电压或阈值跳变电压。
：
• VOS 是VIN+ 和VIN– 之间的内部失调电压。该电压与VTH 相加以形成实际跳变点，比较器必须响应该跳变点以
改变输出状态。
• VHYST 是旨在降低比较器对噪声的敏感性的迟滞（或跳变窗口）。
V
+ V œ (V
/ 2)
V
TH
+ V
V
+ V + (V
OS
/ 2)
TH
OS
HYST
OS
TH
HYST
图8-2. 迟滞传递曲线
更多相关信息，请参阅应用手册SBOA219“具有/不具有迟滞功能的比较器电路”。
8.1.2.1 具有迟滞功能的反相比较器
具有迟滞功能的反相比较器需要一个以比较器电源电压(V+) 为基准的三电阻器网络，如图8-3 所示。
+V
CC
+5 V
R
1
1 MΩ
5 V
0 V
V
IN
œ
V
O
V
O
V
A
+
V
A2
V
A1
1.67 V
3.33 V
V
IN
R
3
R
2
1 MΩ
1 MΩ
图8-3. 采用反相配置、具有迟滞功能的TLV903x
输出为高电平和低电平时的等效电阻器网络如图8-3 所示。
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V
High
V Low
O
O
+V
+V
CC
CC
R
R
R
1
1
3
V
A1
V
A2
R
3
R
R
2
2
图8-4. 反相配置电阻器等效网络
当VIN 小于VA 时，输出电压为高电平（为简单起见，假设VO 切换至与VCC 一样高）。三电阻器网络可以表示为
R1 || R3 与R2 串联，如图8-4 所示。
下面的方程式1 定义了从高电平转换到低电平的跳变电压(VA1)。
R2
VA1 = VCC
´
(R1 || R3) + R2
(1)
当VIN 大于VA 时，输出电压较低。在这种情况下，三电阻器网络可以表示为R2 || R3 与R1 串联，如方程式2 所
示。
使用方程式2 定义从低电平转换到高电平的跳变电压(VA2)。
R2 || R3
VA2 = VCC
´
R1 + (R2 || R3)
(2)
(3)
方程式3 定义了网络提供的总迟滞。
DVA = VA1 - VA2
8.1.2.2 具有迟滞功能的非反相比较器
具有迟滞功能的同相比较器需要一个双电阻器网络和反相输入端的电压基准(VREF)，如图8-5 所示。
5 V
V
œ
REF 2.5 V
V
O
V
O
V
A
V
+
IN
V
V
IN2
IN1
R
0 V
1
1.675 V
3.325 V
330 kΩ
V
IN
R
2
1 MΩ
图8-5. 采用同相配置、具有迟滞功能的TLV903x
输出为高电平和低电平时的等效电阻器网络如图8-6 所示。
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V
Low
IN1
V
High
O
O
+V
+V
CC
R
R
R
R
2
1
V
A
= V
V
= V
A REF
REF
1
2
V
IN2
图8-6. 同相配置电阻器网络
当VIN 小于VREF 时，输出为低电平。若要使输出从低电平切换到高电平，VIN 必须高于VIN1 阈值。请使用方程式
4 来计算VIN1。
VREF
VIN1 = R1 ´
+ VREF
R2
(4)
当VIN 大于VREF 时，输出为高电平。若要使比较器切换回低电平状态，VIN 必须降至 VIN2 以下。请使用方程式5
来计算VIN2。
VREF (R1 + R2) - VCC ´ R1
VIN2
=
R2
(5)
在此电路中，迟滞是VIN1 和VIN2 之间的差值，如方程式6 所示。
R1
DVIN = VCC
´
R2
(6)
更多相关信息，请参阅应用手册 SNOA997“具有迟滞功能的反相比较器电路”和 SBOA313“具有迟滞功能的同
相比较器电路”。
8.1.2.3 使用开漏输出的反相和同相迟滞
也可以使用开漏输出器件（如 TLV902x），但在计算中还必须考虑输出上拉电阻器。当输出为高电平时，可以看
到上拉电阻器与反馈电阻器串联。因此，反馈电阻器实际上可视为 R2 + RPULLUP。TI 建议上拉电阻器阻值至少是
反馈电阻器的十分之一。
8.2 典型应用
8.2.1 窗口比较器
窗口比较器通常用于检测欠压和过压情况。图 8-7 显示了一个简单的窗口比较器电路。如果输出端直接连接在一
起，则窗口比较器需要开漏输出(TLV902x)。
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3.3 V
RPU
R
1
Low when V > V
IN
TH+
10 MΩ
UV_OV
+
V
TH+
Micro-
Controller
œ
Sensor
Open Drain Output Only!
V
IN
R
2
10 MΩ
Low when V < V
IN
TH-
+
Output high
when V is
IN
œ
V
TH-
within window
R
3
Open Drain Output Only!
10 MΩ
图8-7. 窗口比较器
8.2.1.1 设计要求
对于此设计，请遵循以下设计要求：
• 当输入信号低于1.1V 时发出警报（逻辑低电平输出）
• 当输入信号高于2.2V 时发出警报（逻辑低电平输出）
• 警报信号为低电平有效
• 由一个3.3V 电源供电
8.2.1.2 详细设计过程
如图 8-7 所示配置电路。将 VCC 连接到 3.3V 电源，并将 VEE 接地。使 R1、R2 和 R3 电阻器各为 10MΩ。这三
个电阻器用于创建窗口比较器的正阈值和负阈值（VTH+ 和VTH–）。
在每个电阻相等的情况下，VTH+ 为 2.2V，VTH- 为 1.1V。使用较大的电阻值（如 10MΩ）以最大限度地减少功
耗。可以重新计算电阻值以在跳变点提供所需的值。
传感器输出电压施加到两个比较器的反相和同相输入端。使用两个开漏输出比较器可将两个比较器输出以“线
或”(Wire-OR) 方式连接在一起。
当传感器低于 1.1V 或高于 2.2V 时，相应的比较器输出将为低电平。当传感器处于 1.1V 至 2.2V 范围内（在“窗
口”内）时，相应的比较器输出将为高电平，如图8-8 所示。
8.2.1.3 应用曲线
V
IN
V + = 2.2 V
TH
V
= 1.1 V
THœ
OUT
图8-8. 窗口比较器结果
更多相关信息，请参阅应用手册SBOA221“窗口比较器电路”。
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8.2.2 方波振荡器
方波振荡器可用作低成本时序基准或系统监控时钟源。推荐使用推挽输出(TLV903x) 以获得最佳对称性。
R4
100 kΩ
t
C1
100 pF
1
+
V
V
C
œ
OUT
0
t
2
+
R1
100 kΩ
R3
100 kΩ
V
A
V
CC
R2
100 kΩ
图8-9. 方波振荡器
8.2.2.1 设计要求
方波周期由电容器 C1 和电阻器 R4 的 RC 时间常数决定。最高频率受限于器件的传播延迟以及输出端的容性负
载。在给定的振荡器频率下，低输入偏置电流允许采用较低的电容值和较大的电阻值组合，这可能有助于降低
BOM 成本并减少布板空间。R4 必须超过几千欧，以最大限度地减少输出负载。
8.2.2.2 详细设计过程
振荡频率由电阻值和电容值决定。以下计算提供了这些步骤的详细信息。
图8-10. 方波振荡器时序阈值
首先考虑图图8-9 的输出为高电平，这表明反相输入(VC) 低于同相输入(VA)。这将使C1 通过R4 充电，电压VC
将增加，直到等于同相输入。此时VA 的值由方程式7 计算得出。
VCCìR2
R2 + R1IIR3
VA1
=
(7)
如果R1 = R2= R3，则VA1 = 2 VCC/3
此时，比较器输出会跳闸，将输出拉低至负电源轨。此时VA 的值由方程式8 计算得出。
VCC(R2IIR3 )
VA2
=
R1+R2IIR3
(8)
如果R1 = R2 = R3，则VA2 = VCC/3
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C1 现在通过 R4 放电，电压 VCC 下降，直到达到 VA2。此时，输出切换回起始状态。振荡周期等于 C1 从 2VCC/3
到VCC/3 再回到2VCC/3 的持续时间，每次切换为R4C1 × ln 2。因此，总持续时间的计算公式为2 R4C1 × ln 2。
振荡频率可以通过方程式9 得出：
f = 1/ 2 R4ìC1ìIn2
(9)
8.2.2.3 应用曲线
图8-11 显示了使用以下元件值时的振荡器仿真结果：
• R1 = R2 = R3 = R4 = 100kΩ
• C1 = 100pF，CL = 20pF
• V+ = 5V，V–= GND
• Cstray（未显示）为VA 至GND = 10pF
图8-11. 方波振荡器输出波形
8.2.3 可调节的脉宽生成器
图8-12 是方波振荡器的一种变体，允许调整脉冲宽度。
R4 和R5 根据输出状态为电容器C 提供单独的充电和放电路径。
R4
1 MΩ
D1
R5
100 kΩ
D2
t
C1
100 pF
1
+
V
V
V
C
œ
OUT
0
t
2
+
R1
100 kΩ
R3
100 kΩ
A
V
CC
R2
100 kΩ
图8-12. 可调节的脉宽生成器
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当输出为高电平时，充电路径通过 R5 和 D2 进行设置。同样，当输出为低电平时，电容器的放电路径通过 R4 和
D1 进行设置。
脉冲宽度 t1 由 R5 和 C 的 RC 时间常数决定。因此，脉冲之间的时间 t2 可通过改变 R4 来更改，脉冲宽度可通过
R5 来更改。输出的频率可通过改变R4 和R5 来更改。在低电压下，必须通过在计算中改变输出高电压和低电压来
考虑二极管正向压降（0.8V，或对于肖特基二极管为0.15V）的影响。
8.2.4 延时时间生成器
图 8-13 所示电路从某个时间基准起以规定的时间间隔提供输出信号，并在输入返回到 0V 时自动将输出复位为低
电平。这适用于对“上电”信号进行时序控制以触发电源的受控启动。
+V
RPU not required if using
push-pull output devices
+V
LOGIC3
100 kΩ
10 MΩ
Open
Drain
Output
R
PU
R
100 kΩ
+
V
IN
V
10 kΩ
10 kΩ
10 kΩ
+
V
C
0
+
4
t
t4
0
œ
1
V
3
Input
Gating
Signal
œ
C
+V
LOGIC2
t
t
3
0
100 kΩ
51 kΩ
R
PU
10 MΩ
+
2
œ
V
2
V
V
3
+V
LOGIC1
t
t
2
0
2
51 kΩ
10 MΩ
R
PU
V
C
V
1
+
3
V
1
t
2
t
0
t
1
t
3
t
4
œ
t
t
1
0
51 kΩ
图8-13. 延时时间生成器
考虑VIN = 0 的情况。比较器4 的输出也将接地，将电容器“短接”并将其保持在0V。这意味着比较器1、2 和3
的输出也为 0V。当施加一个输入信号时，开漏比较器 4 的输出变为高阻态，C 以指数方式通过 R 充电。图中显
示了这一点。当VC 高于基准电压 V1、V2 和V3 时，比较器 1、2 和3 的输出电压依次切换到高电平状态。10kΩ
和10MΩ电阻器提供了少量迟滞，以确保在选择 RC 时间常数以提供长延迟时间时能够快速切换。可以先选择 R
= 100kΩ且C = 0.01µF 至1µF。
由于比较器输出变为低电平并立即对电容器放电，当电压VIN 降至0V 时，所有输出将立即变为低电平。
比较器 4 必须是开漏型输出 (TLV902x)；而比较器 1 至 3 可以是开漏型输出，也可以是推挽型输出，具体取决于
系统要求。推挽型输出器件不需要RPU。
8.2.5 逻辑电平转换器
TLV902x 的输出是输出晶体管的非限定漏极。如有需要，可以将许多开漏输出连接在一起，以提供输出OR'ing 功
能。
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V
LOGIC
V
CC
Logic
In
V
CC
R
PULLUP
+
Logic
Out
0
œ
Open
Drain
Output
R1
V
CC
10 kΩ
V
R2
10 kΩ
LOGIC
0
图8-14. 通用逻辑电平转换器
两个 10kΩ 电阻器将输入偏置到输入逻辑电源电平的一半，以在输入逻辑电平的中点设置阈值。只需一个共享输
出上拉电阻器，该电阻器就可以连接到 0V 至 5.5V 的任何上拉电压源。上拉电压必须与驱动的逻辑输入“高”电
平相匹配。
8.2.6 单稳态多谐振荡器
+V
R1
C1
1 MΩ
100 pF
+V
IN
V
2
1
+V
0
œ
PW
R2
1 MΩ
+
D1
1N4148
t
0
C2
t
0
t
1
V
D2
1N4148
R4
图8-15. 单稳态多谐振荡器
单稳态多谐振荡器有一种可以长久保持的稳定状态。可从外部将其触发到另一个准稳定状态。因此，可以使用单
稳态多谐振荡器来生成所需宽度的脉冲。
通过调整C2 和R4 的值来设置所需的脉冲宽度。可以使用R1 和R2 的电阻分压器来确定输入触发脉冲的幅度。当
V1 < V2 时，输出将改变状态。二极管 D2 为电容器 C2 提供快速放电路径，以便在脉冲结束时复位。二极管还可
防止将同相输入驱动至低于接地值。
8.2.7 双稳态多谐振荡器
+V
R3
R4
100 kΩ
50 kΩ
R1
100 kΩ
+V
S
+
SET
œ
RESET
R
R2
100 kΩ
图8-16. 双稳态多谐振荡器
双稳态多谐振荡器有两个稳定状态。基准电压由 R2 和 R3 的分压器设置。施加到 SET 端子的脉冲会将比较器的
输出切换为高电平。R1、R4 和 R5 的电阻分压器现在将同相输入钳位到大于基准电压的电压。施加到 RESET 的
脉冲现在会将输出切换为低电平。
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8.2.8 过零检测器
+V
R3
100 kΩ
R4
100 kΩ
R1
5 kΩ
R2
5 kΩ
V
3
V
IN
œ
V
2
V
OUT
+
D1
BAT54
V
1
R4
20 MΩ
R5
10 kΩ
R1 = R2 = (R5 / 2)
图8-17. 过零检测器
R4 和 R5 的分压器在同相输入端建立基准电压 V1。通过使 R1 和 R2 的串联电阻等于 R5，比较器将在 VIN = 0 时
切换。二极管 D1 确保 V3 钳位接近地电平。然后，R2 和 R3 的分压器防止 V2 低于地电平。设置了少量迟滞以确
保快速进行输出电压转换。
8.2.9 脉冲切片器
脉冲切片器是过零检测器的一种变体，用于对具有不同基线电平的输入信号进行过零检测。该电路非常适合对称
波形。R1 和 C1 的 RC 网络建立了一个平均基准电压 VREF，可跟踪 VIN 信号的平均振幅。同相输入通过 R2 直接
连接到VREF。R2 和R3 用于产生迟滞，确保转换过程中没有虚假切换。时间常数是在长期对称性和对振幅变化的
响应时间之间进行权衡的结果。
如果波形是数据，TI 建议将该数据编码为 NRZ（不归零码）格式，以保持适当的平均基线。非对称输入可能会因
V
REF 平均电压的变化而出现时序失真。
V
REF
470 kꢀ
R1
470 kꢀ
10M ꢀ
R3
+
R2
U1
Output
V
IN
œ
C1
0.01 ꢁF
图8-18. 使用TLV903x 的脉冲切片器
对于此设计，请遵循以下设计要求：
• RC 常数值（R2 和C1）必须支持目标数据速率，以保持有效的跳变阈值。
• R2 和R43 引入的迟滞有助于避免虚假输出切换。
也可以使用TLV902x，但在输出端增加了一个上拉电阻器（为清晰起见，未显示）。
图8-19 显示了随基线变化的9600 波特数据信号波形。
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1.8 V
VIN
1.2 V
4.0 V
VOUT
0.0 V
1.61 V
VREF
1.58 V
0.0
200.0 u
400.0 u
Time
600.0 u
800.0 u
图8-19. 脉冲切片器波形
8.3 电源相关建议
由于存在快速输出边沿，在电源引脚上安装旁路电容器以防止电源发生振铃和误触发以及振荡至关重要。在 VCC
引脚和接地引脚之间直接放一个低 ESR 0.1µF 陶瓷旁路电容器，直接在每个器件上旁路电源。在输出转换期间会
汲取窄脉冲峰值电流，特别是对于推挽输出器件而言。这些窄脉冲会导致电源线未被旁路和不良的接地振铃，可
能会导致输入电压范围发生变化并产生不准确的比较，甚至造成振荡。
该器件可由“双”电源（V+、V- 和GND）或“单”电源（V+ 和GND，GND 连接V- 引脚）供电。
对于任一类型，输入信号必须保持在指定的输入范围内（介于V+ 和V- 之间）。
请注意，使用“双”电源时，输出将“低电平”(VOL) 摆动到V- 电位而不是GND。
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9 布局
9.1 布局指南
对于精确比较器应用，保持电源稳定，并将噪声和干扰降至最低至关重要。输出上升和下降时间为几十纳秒，必
须被视为高速逻辑器件。旁路电容器必须尽可能靠近电源引脚放置并连接到实心接地层，最好直接放在 VCC 与
GND 引脚之间。
尽量减少输出和输入之间的耦合，以防止输出振荡。除非输出之间存在 VCC 或 GND 迹线，否则请勿并行布置输
出和输入迹线，以减少耦合。向输入端添加串联电阻时，将电阻器放在靠近器件的位置。还可以在输出端串联一
个低阻值（<100 欧姆）电阻，以抑制非阻抗控制的长迹线上出现任何振铃或反射。为获得理想边缘形状，在进行
长距离布线时必须使用带有反向终端的受控阻抗迹线。
9.2 布局示例
Ground
Better
0.1mF
VCC
1
2
3
4
8
7
6
5
1OUT
1IN-
VCC
2OUT
2IN-
Input Resistors
Close to device
OK
VCC or GND
1IN+
GND
Ground
2IN+
图9-1. 双通道布局示例
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10 器件和文档支持
10.1 文档支持
10.1.1 相关文档
模拟工程师电路设计指导手册： 放大器（请参阅“比较器”一节）- SLYY137
精密设计，具有迟滞功能的比较器参考设计- TIDU020
窗口比较器电路- SBOA221
参考设计，窗口比较器参考设计- TIPD178
具有/不具有迟滞功能的比较器电路- SBOA219
具有迟滞功能的反相比较器电路- SNOA997
具有迟滞功能的同相比较器电路- SBOA313
采用比较器的过零检测电路- SNOA999
PWM 发生器电路- SBOA212
如何在工业驱动应用中采用比较器以提高旋转编码器的性能- SNOAA41
四个独立运行的比较器- SNOA654
10.2 接收文档更新通知
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击订阅更新 进行注册，即可每周接收产品信息更
改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
10.3 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
10.4 商标
TI E2E™ is a trademark of Texas Instruments.
所有商标均为其各自所有者的财产。
10.5 静电放电警告
静电放电(ESD) 会损坏这个集成电路。德州仪器(TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理
和安装程序，可能会损坏集成电路。
ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参
数更改都可能会导致器件与其发布的规格不相符。
10.6 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
11 机械、封装和可订购信息
以下页面包含机械、封装和可订购信息。这些信息是指定器件的最新可用数据。数据如有变更，恕不另行通知，
且不会对此文档进行修订。如需获取此数据表的浏览器版本，请查阅左侧的导航栏。
Copyright © 2023 Texas Instruments Incorporated
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35
Product Folder Links: TLV9020 TLV9021 TLV9022 TLV9024 TLV9030 TLV9031 TLV9032 TLV9034
English Data Sheet: SNOSDA3
PACKAGE OPTION ADDENDUM
www.ti.com
12-Jul-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
TLV9021DCKR
TLV9022DDFR
TLV9022DGKR
TLV9022DR
ACTIVE
SC70
DCK
DDF
DGK
D
5
8
3000 RoHS & Green
3000 RoHS & Green
2500 RoHS & Green
2500 RoHS & Green
3000 RoHS & Green
2500 RoHS & Green
3000 RoHS & Green
2000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
2500 RoHS & Green
2500 RoHS & Green
3000 RoHS & Green
2500 RoHS & Green
3000 RoHS & Green
2000 RoHS & Green
3000 RoHS & Green
NIPDAU
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
1OT
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
ACTIVE SOT-23-THIN
NIPDAU
SN
2H3F
2IFT
ACTIVE
ACTIVE
ACTIVE
ACTIVE
VSSOP
SOIC
8
8
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
SN
TL9022
9022
TLV9022DSGR
TLV9022PWR
TLV9024DYYR
TLV9024PWR
TLV9024RTER
TLV9030DCKR
TLV9031DCKR
TLV9032DDFR
TLV9032DGKR
TLV9032DR
WSON
TSSOP
DSG
PW
8
8
T9022
TLV9024
TLV9024
TL9024
1OS
ACTIVE SOT-23-THIN
DYY
PW
14
14
16
5
ACTIVE
ACTIVE
ACTIVE
ACTIVE
TSSOP
WQFN
SC70
RTE
DCK
DCK
DDF
DGK
D
SC70
5
1OU
ACTIVE SOT-23-THIN
8
2H2F
ACTIVE
ACTIVE
ACTIVE
ACTIVE
VSSOP
SOIC
8
2IGT
8
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
TL9032
9032
TLV9032DSGR
TLV9032PWR
TLV9034DYYR
TLV9034PWR
TLV9034RTER
WSON
TSSOP
DSG
PW
8
8
T9032
TLV9034
TLV9034
TL9034
ACTIVE SOT-23-THIN
DYY
PW
14
14
16
ACTIVE
ACTIVE
TSSOP
WQFN
RTE
(1) The marketing status values are defined as follows:
Addendum-Page 1
PACKAGE OPTION ADDENDUM
www.ti.com
12-Jul-2023
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
OTHER QUALIFIED VERSIONS OF TLV9021, TLV9022, TLV9024, TLV9030, TLV9031, TLV9032, TLV9034 :
Automotive : TLV9021-Q1, TLV9022-Q1, TLV9024-Q1, TLV9030-Q1, TLV9031-Q1, TLV9032-Q1, TLV9034-Q1
•
NOTE: Qualified Version Definitions:
Automotive - Q100 devices qualified for high-reliability automotive applications targeting zero defects
•
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
13-Jul-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
TLV9021DCKR
TLV9022DDFR
SC70
DCK
DDF
5
8
3000
3000
178.0
180.0
9.0
8.4
2.4
3.2
2.5
3.2
1.2
1.4
4.0
4.0
8.0
8.0
Q3
Q3
SOT-23-
THIN
TLV9022DGKR
TLV9022DR
VSSOP
SOIC
DGK
D
8
8
2500
2500
3000
3000
330.0
330.0
180.0
330.0
12.4
12.4
8.4
5.3
6.4
2.3
4.8
3.4
5.2
2.3
3.6
1.4
2.1
8.0
8.0
4.0
8.0
12.0
12.0
8.0
Q1
Q1
Q2
Q3
TLV9022DSGR
TLV9024DYYR
WSON
DSG
DYY
8
1.15
1.6
SOT-23-
THIN
14
12.4
12.0
TLV9024PWR
TLV9024RTER
TLV9030DCKR
TLV9031DCKR
TLV9032DDFR
TSSOP
WQFN
SC70
PW
RTE
DCK
DCK
DDF
14
16
5
2000
3000
3000
3000
3000
330.0
330.0
178.0
178.0
180.0
12.4
12.4
9.0
6.9
3.3
2.4
2.4
3.2
5.6
3.3
2.5
2.5
3.2
1.6
1.1
1.2
1.2
1.4
8.0
8.0
4.0
4.0
4.0
12.0
12.0
8.0
Q1
Q2
Q3
Q3
Q3
SC70
5
9.0
8.0
SOT-23-
THIN
8
8.4
8.0
TLV9032DGKR
TLV9032DR
VSSOP
SOIC
DGK
D
8
8
8
2500
2500
3000
330.0
330.0
180.0
12.4
12.4
8.4
5.3
6.4
2.3
3.4
5.2
2.3
1.4
2.1
8.0
8.0
4.0
12.0
12.0
8.0
Q1
Q1
Q2
TLV9032DSGR
WSON
DSG
1.15
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
13-Jul-2023
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
TLV9032PWR
TLV9034DYYR
TSSOP
PW
8
2500
3000
330.0
330.0
12.4
12.4
7.0
4.8
3.6
3.6
1.6
1.6
8.0
8.0
12.0
12.0
Q1
Q3
SOT-23-
THIN
DYY
14
TLV9034RTER
WQFN
RTE
16
3000
330.0
12.4
3.3
3.3
1.1
8.0
12.0
Q2
Pack Materials-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
13-Jul-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
TLV9021DCKR
TLV9022DDFR
TLV9022DGKR
TLV9022DR
SC70
SOT-23-THIN
VSSOP
DCK
DDF
DGK
D
5
8
3000
3000
2500
2500
3000
3000
2000
3000
3000
3000
3000
2500
2500
3000
2500
3000
3000
180.0
210.0
366.0
356.0
210.0
336.6
356.0
367.0
180.0
180.0
210.0
366.0
356.0
210.0
356.0
336.6
367.0
180.0
185.0
364.0
356.0
185.0
336.6
356.0
367.0
180.0
180.0
185.0
364.0
356.0
185.0
356.0
336.6
367.0
18.0
35.0
50.0
35.0
35.0
31.8
35.0
35.0
18.0
18.0
35.0
50.0
35.0
35.0
35.0
31.8
35.0
8
SOIC
8
TLV9022DSGR
TLV9024DYYR
TLV9024PWR
TLV9024RTER
TLV9030DCKR
TLV9031DCKR
TLV9032DDFR
TLV9032DGKR
TLV9032DR
WSON
DSG
DYY
PW
8
SOT-23-THIN
TSSOP
14
14
16
5
WQFN
RTE
DCK
DCK
DDF
DGK
D
SC70
SC70
5
SOT-23-THIN
VSSOP
8
8
SOIC
8
TLV9032DSGR
TLV9032PWR
TLV9034DYYR
TLV9034RTER
WSON
DSG
PW
8
TSSOP
8
SOT-23-THIN
WQFN
DYY
RTE
14
16
Pack Materials-Page 3
PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
GENERIC PACKAGE VIEW
DSG 8
2 x 2, 0.5 mm pitch
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4224783/A
www.ti.com
PACKAGE OUTLINE
DSG0008A
WSON - 0.8 mm max height
SCALE 5.500
PLASTIC SMALL OUTLINE - NO LEAD
2.1
1.9
B
A
0.32
0.18
PIN 1 INDEX AREA
2.1
1.9
0.4
0.2
ALTERNATIVE TERMINAL SHAPE
TYPICAL
0.8
0.7
C
SEATING PLANE
0.05
0.00
SIDE WALL
0.08 C
METAL THICKNESS
DIM A
OPTION 1
0.1
OPTION 2
0.2
EXPOSED
THERMAL PAD
(DIM A) TYP
0.9 0.1
5
4
6X 0.5
2X
1.5
9
1.6 0.1
8
1
0.32
0.18
PIN 1 ID
(45 X 0.25)
8X
0.4
0.2
8X
0.1
C A B
C
0.05
4218900/E 08/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
www.ti.com
EXAMPLE BOARD LAYOUT
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
(0.9)
(
0.2) VIA
8X (0.5)
TYP
1
8
8X (0.25)
(0.55)
SYMM
9
(1.6)
6X (0.5)
5
4
SYMM
(1.9)
(R0.05) TYP
LAND PATTERN EXAMPLE
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4218900/E 08/2022
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
www.ti.com
EXAMPLE STENCIL DESIGN
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
8X (0.5)
METAL
8
SYMM
1
8X (0.25)
(0.45)
SYMM
9
(0.7)
6X (0.5)
5
4
(R0.05) TYP
(0.9)
(1.9)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD 9:
87% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:25X
4218900/E 08/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
www.ti.com
PACKAGE OUTLINE
PW0008A
TSSOP - 1.2 mm max height
S
C
A
L
E
2
.
8
0
0
SMALL OUTLINE PACKAGE
C
6.6
6.2
SEATING PLANE
TYP
PIN 1 ID
AREA
A
0.1 C
6X 0.65
8
5
1
3.1
2.9
NOTE 3
2X
1.95
4
0.30
0.19
8X
4.5
4.3
1.2 MAX
B
0.1
C A
B
NOTE 4
(0.15) TYP
SEE DETAIL A
0.25
GAGE PLANE
0.15
0.05
0.75
0.50
0 - 8
DETAIL A
TYPICAL
4221848/A 02/2015
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm per side.
5. Reference JEDEC registration MO-153, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
8X (0.45)
(R0.05)
1
4
TYP
8
SYMM
6X (0.65)
5
(5.8)
LAND PATTERN EXAMPLE
SCALE:10X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
NOT TO SCALE
4221848/A 02/2015
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
(R0.05) TYP
8X (0.45)
1
4
8
SYMM
6X (0.65)
5
(5.8)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:10X
4221848/A 02/2015
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DCK0005A
SOT - 1.1 max height
S
C
A
L
E
5
.
6
0
0
SMALL OUTLINE TRANSISTOR
C
2.4
1.8
0.1 C
1.4
1.1
B
1.1 MAX
A
PIN 1
INDEX AREA
1
2
5
NOTE 4
(0.15)
(0.1)
2X 0.65
1.3
2.15
1.85
1.3
4
3
0.33
5X
0.23
0.1
0.0
(0.9)
TYP
0.1
C A B
0.15
0.22
0.08
GAGE PLANE
TYP
0.46
0.26
8
0
TYP
TYP
SEATING PLANE
4214834/C 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-203.
4. Support pin may differ or may not be present.
www.ti.com
EXAMPLE BOARD LAYOUT
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X (0.65)
4
(R0.05) TYP
(2.2)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:18X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214834/C 03/2023
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X(0.65)
4
(R0.05) TYP
(2.2)
SOLDER PASTE EXAMPLE
BASED ON 0.125 THICK STENCIL
SCALE:18X
4214834/C 03/2023
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DDF0008A
SOT-23 - 1.1 mm max height
S
C
A
L
E
4
.
0
0
0
PLASTIC SMALL OUTLINE
C
2.95
2.65
SEATING PLANE
TYP
PIN 1 ID
AREA
0.1 C
A
6X 0.65
8
1
2.95
2.85
NOTE 3
2X
1.95
4
5
0.38
0.22
8X
0.1
C A B
1.65
1.55
B
1.1 MAX
0.20
0.08
TYP
SEE DETAIL A
0.25
GAGE PLANE
0.1
0.0
0 - 8
0.6
0.3
DETAIL A
TYPICAL
4222047/C 10/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
www.ti.com
EXAMPLE BOARD LAYOUT
DDF0008A
SOT-23 - 1.1 mm max height
PLASTIC SMALL OUTLINE
8X (1.05)
SYMM
1
8
8X (0.45)
SYMM
6X (0.65)
5
4
(R0.05)
TYP
(2.6)
LAND PATTERN EXAMPLE
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4222047/C 10/2022
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DDF0008A
SOT-23 - 1.1 mm max height
PLASTIC SMALL OUTLINE
8X (1.05)
SYMM
(R0.05) TYP
8
1
8X (0.45)
SYMM
6X (0.65)
5
4
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4222047/C 10/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
www.ti.com
GENERIC PACKAGE VIEW
RTE 16
3 x 3, 0.5 mm pitch
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4225944/A
www.ti.com
PACKAGE OUTLINE
RTE0016C
WQFN - 0.8 mm max height
S
C
A
L
E
3
.
6
0
0
PLASTIC QUAD FLATPACK - NO LEAD
3.1
2.9
B
A
PIN 1 INDEX AREA
3.1
2.9
SIDE WALL
METAL THICKNESS
DIM A
OPTION 1
0.1
OPTION 2
0.2
C
0.8 MAX
SEATING PLANE
0.08
0.05
0.00
1.68 0.07
(DIM A) TYP
5
8
EXPOSED
THERMAL PAD
12X 0.5
4
9
4X
SYMM
17
1.5
1
12
0.30
16X
0.18
PIN 1 ID
(OPTIONAL)
13
16
0.1
C A B
SYMM
0.05
0.5
0.3
16X
4219117/B 04/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
www.ti.com
EXAMPLE BOARD LAYOUT
RTE0016C
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
(
1.68)
SYMM
13
16
16X (0.6)
1
12
16X (0.24)
SYMM
(2.8)
17
(0.58)
TYP
12X (0.5)
9
4
(
0.2) TYP
VIA
5
8
(R0.05)
ALL PAD CORNERS
(0.58) TYP
(2.8)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
EXPOSED
METAL
EXPOSED
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
SOLDER MASK
DEFINED
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4219117/B 04/2022
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
www.ti.com
EXAMPLE STENCIL DESIGN
RTE0016C
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
(
1.55)
16
13
16X (0.6)
1
12
16X (0.24)
17
SYMM
(2.8)
12X (0.5)
9
4
METAL
ALL AROUND
5
8
SYMM
(2.8)
(R0.05) TYP
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD 17:
85% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:25X
4219117/B 04/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
www.ti.com
PACKAGE OUTLINE
SOT-23-THIN - 1.1 mm max height
PLASTIC SMALL OUTLINE
DYY0014A
C
3.36
3.16
SEATING PLANE
PIN 1 INDEX
AREA
A
0.1 C
12X 0.5
14
1
4.3
4.1
NOTE 3
2X
3
7
8
0.31
0.11
14X
0.1
C A
B
1.1 MAX
2.1
1.9
B
0.2
0.08
TYP
SEE DETAIL A
0.25
GAUGE PLANE
0°- 8°
0.1
0.0
0.63
0.33
DETAIL A
TYP
4224643/B 07/2021
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not exceed
0.15 per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.50 per side.
5. Reference JEDEC Registration MO-345, Variation AB
www.ti.com
EXAMPLE BOARD LAYOUT
SOT-23-THIN - 1.1 mm max height
PLASTIC SMALL OUTLINE
DYY0014A
SYMM
14X (1.05)
1
14
14X (0.3)
SYMM
12X (0.5)
8
7
(R0.05) TYP
(3)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE: 20X
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
SOLDER MASK
OPENING
METAL
NON- SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4224643/B 07/2021
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
SOT-23-THIN - 1.1 mm max height
PLASTIC SMALL OUTLINE
DYY0014A
SYMM
14X (1.05)
1
14
14X (0.3)
SYMM
12X (0.5)
8
7
(R0.05) TYP
(3)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE: 20X
4224643/B 07/2021
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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