TLV9064-Q1 [TI]
适用于成本优化型应用的汽车级、四路、5.5V、10MHz、RRIO 运算放大器;
| 型号： | TLV9064-Q1 |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 适用于成本优化型应用的汽车级、四路、5.5V、10MHz、RRIO 运算放大器 放大器 运算放大器 |
| 文件： | 总51页 (文件大小：3656K) |
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TLV9061-Q1, TLV9062-Q1, TLV9064-Q1
ZHCSJJ7H –APRIL 2019 –REVISED JUNE 2023
TLV906xS-Q1 汽车类10MHz、RRIO、CMOS 运算放大器
1 特性
3 说明
• 符合面向汽车应用的AEC-Q100 标准
TLV9061 （ 单通道） 、TLV9062-Q1 （ 双通道） 和
TLV9064-Q1（四通道）是单路、双路和四路低压
（1.8V 至 5.5V）运算放大器，具有轨至轨输入和输出
摆幅能力。此类器件是具有成本效益的方法，适用于需
要低电压运行、小型封装尺寸和高容性负载驱动能力的
汽车应用。虽然 TLV906x-Q1 的容性负载驱动能力为
100pF，但电阻式开环输出阻抗便于在更高的容性负载
下更轻松地实现稳定。此类运算放大器专为低工作电压
（1.8V 至 5.5V）而设计，性能规格类似于 OPAx316
和TLVx316 器件，并与它们的非汽车级 TLV906x 对应
产品相同。
– 温度等级1：–40°C 至+125°C，TA
– 器件HBM ESD 分类等级3A
– 器件CDM ESD 分类等级C6
• 轨至轨输入和输出
• 低输入失调电压：±0.3mV
• 单位带宽增益积：10MHz
• 低宽带噪声：10nV/√Hz
• 低输入偏置电流：0.5pA
• 低静态电流：538µA
• 单位增益稳定
• 内置RFI 和EMI 滤波器
• 宽电源电压范围：1.8V 至5.5V
• 由于具有电阻式开环输出阻抗，因此可在更高的容
性负载下更轻松地实现稳定
• 关断版本：TLV906xS
器件信息
器件型号(2)
TLV9061-Q1
封装(1)
封装尺寸(3)
通道数
单通道
DBV（SOT-23，5)
DCK（SC70，5）
2.90mm x 2.80mm
2.00 mm x 2.2 mm
具有关断功能的单通
道版本
TLV9061S-Q1
TLV9062-Q1
DBV (SOT-23, 6)
2.90mm x 2.80mm
4.90mm × 6.00mm
• 功能安全型
D（SOIC，8）
– 有助于进行功能安全系统设计的文档
PW（TSSOP，8） 3.00mm × 6.40mm
DGK（VSSOP，8） 3.00mm x 4.90mm
双通道
四通道
2 应用
D（SOIC，14）
8.65mm × 6.00mm
TLV9064-Q1
PW（TSSOP，14） 5.00mm x 6.40mm
• 针对AEC-Q100 1 级应用进行了优化
• 信息娱乐系统与仪表组
• 被动安全
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附
录。
• 车身电子装置和照明
(2) 请参阅器件比较表。
(3) 封装尺寸(长度×宽度)是一个标称值、在适用的情况下包括引
脚。
• HEV/EV 逆变器和电机控制
• 车载(OBC) 和无线充电器
• 动力系统电流传感器
• 高级驾驶辅助系统(ADAS)
• 单电源、低侧、单向电流感应电路
RG
RF
R1
VOUT
VIN
C1
1
2pR1C1
f
=
-3 dB
VOUT
VIN
RF
1
1 + sR1C1
=
1 +
(
(
单极低通滤波器
RG
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 说明（续）.........................................................................4
6 器件比较表.........................................................................4
7 引脚配置和功能................................................................. 5
8 规格................................................................................... 8
8.1 绝对最大额定值...........................................................8
8.2 ESD 等级.................................................................... 8
8.3 建议运行条件.............................................................. 8
8.4 热性能信息：TLV9061-Q1..........................................9
8.5 热性能信息：TLV9062-Q1..........................................9
8.6 热性能信息：TLV9064-Q1..........................................9
8.7 电气特性....................................................................10
8.8 典型特性....................................................................12
9 详细说明.......................................................................... 18
9.1 概述...........................................................................18
9.2 功能方框图................................................................18
9.3 特性说明....................................................................19
9.4 器件功能模式............................................................ 19
10 应用和实现.....................................................................20
10.1 应用信息..................................................................20
10.2 典型应用..................................................................20
10.3 电源相关建议.......................................................... 23
10.4 布局.........................................................................24
11 器件和文档支持..............................................................26
11.1 文档支持..................................................................26
11.2 接收文档更新通知................................................... 26
11.3 支持资源..................................................................26
11.4 商标.........................................................................26
11.5 静电放电警告...........................................................26
11.6 术语表..................................................................... 26
12 机械、封装和可订购信息...............................................26
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
Changes from Revision G (April 2023) to Revision H (June 2023)
Page
• 将8 引脚TSSOP (PW) 封装状态从预发布 更改为正在供货 ............................................................................. 1
• 更新了器件信息 表的格式...................................................................................................................................1
Changes from Revision F (January 2023) to Revision G (April 2023)
Page
• 将5 引脚SC70 (DCK) 封装状态从预发布 更改为正在供货 ...............................................................................1
Changes from Revision E (February 2021) to Revision F (January 2023)
Page
• 向器件信息部分添加了5 引脚SOT-23 (DBV) 和5 引脚SC70 (DCK) 封装。.................................................. 1
• 更改了说明（续）部分以包含TLV9061-Q1........................................................................................................4
• 更改了器件比较表以添加5 引脚DBV 和DCK.................................................................................................. 4
• 向引脚配置和功能部分中添加了5 引脚SOT-23 和SC70................................................................................. 5
• 向热性能信息：TLV9061-Q1 表中添加了5 引脚DBV (SOT-23) 和DCK (SC70).............................................. 9
Changes from Revision D (October 2020) to Revision E (February 2021)
Page
• 删除了器件信息 部分中 SOT-23 (6) 封装的预览说明。......................................................................................1
• 向ESD 等级表中为TLV9061S-Q1 添加了单独的ESD 等级.............................................................................8
• 更新了热性能信息：TLV9061S-Q1 表中的DBV (SOT-23) 热性能信息..............................................................9
Changes from Revision C (September 2020) to Revision D (October 2020)
Page
• 在整个数据表中添加了TLV9061-Q1 GPN......................................................................................................... 1
Changes from Revision B (September 2020) to Revision C (September 2020)
Page
• 更新了整个文档中的表格、图和交叉参考的编号格式.........................................................................................1
• 向特性 部分添加了“提供功能安全”链接。......................................................................................................1
• 为绝对最大额定值表中的差分输入电压添加了注释5。......................................................................................8
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Changes from Revision A (March 2020) to Revision B (September 2020)
Page
• 删除了器件信息 部分中VSSOP (8) 和TSSOP (14) 封装的预览说明。.............................................................1
• 向热性能信息部分中添加了VSSOP (8) 封装的热性能信息................................................................................9
• 向热性能信息部分中添加了TSSOP (14) 封装的热性能信息。...........................................................................9
Changes from Revision * (April 2019) to Revision A (March 2020)
Page
• 首次公开发布的数据表........................................................................................................................................1
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5 说明（续）
TLV906x-Q1 系列器件可用作通用汽车放大器，适用于需要低噪声和/或高带宽的低电压系统。
TLV906x-Q1 系列有助于简化系统设计，因为该系列具有稳定的单位增益，集成了 RFI 和 EMI 抑制滤波器，而且
在过驱条件下不会出现相位反转。
这些器件提供单通道 (TLV9061-Q1)、双通道 (TLV9062-Q1) 和四通道 (TLV9064-Q1) 版本。单通道采用业界通用
的5 引脚SOT-23、5 引脚SC70 和6 引脚SOT-23 封装。6 引脚SOT-23 封装具有用于关断功能的附加引脚。双
通道和四通道版本均采用业界通用的SOIC 和TSSOP 封装，而且双通道还可采用VSSOP 封装。
6 器件比较表
封装引线
通道
数
器件
DBV
5
DCK
5
D
DGK
PW
TLV9061-Q1
TLV9061S-Q1
TLV9062-Q1
TLV9064-Q1
1
1
2
4
—
—
8
—
—
8
—
—
8
6
—
—
—
—
14
14
—
—
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7 引脚配置和功能
OUT
Vœ
1
5
V+
IN+
Vœ
1
2
3
5
V+
2
3
IN+
4
INœ
INœ
4
OUT
Not to scale
Not to scale
图7-1. TLV9061-Q1 DBV 封装，
5 引脚SOT-23
图7-2. TLV9061-Q1 DCK 封装，
5 引脚SC70
（顶视图）
（顶视图）
表7-1. 引脚功能：TLV9061-Q1
引脚
DBV
类型(1)
说明
DCK
名称
+IN
–IN
OUT
V+
3
4
1
5
2
1
3
4
5
2
I
同相输入
反相输入
输出
I
O
—
—
正（最高）电源
负电源（最低）
V–
(1) I = 输入，O = 输出
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OUT
Vœ
1
2
3
6
5
4
V+
SHDN
INœ
IN+
Not to scale
图7-3. TLV9061S-Q1 DBV 封装，
6 引脚SOT-23
（顶视图）
表7-2. 引脚功能：TLV9061S-Q1
引脚
类型(1)
说明
名称
编号
4
3
1
5
I
I
IN–
IN+
反相输入
同相输入
输出
OUT
O
I
SHDN
V–
关断：低电平= 禁用放大器，高电平= 启用放大器。更多信息请参阅关断功能部分。
2
6
I 或— 负（最低）电源或接地（对于单电源供电）
V+
I
正（最高）电源
(1) I = 输入，O = 输出
OUT1
1
2
3
4
8
7
6
5
V+
IN1œ
IN1+
Vœ
OUT2
IN2œ
IN2+
Not to scale
图7-4. TLV9062-Q1 D、DGK 和PW 封装，
8 引脚SOIC、VSSOP 和TSSOP
（顶视图）
表7-3. 引脚功能：TLV9062-Q1
引脚
类型(1)
说明
名称
IN1–
编号
2
I
I
反相输入，通道1
IN1+
3
6
5
1
7
4
8
同相输入，通道1
I
IN2–
IN2+
OUT1
OUT2
V–
反相输入，通道2
I
同相输入，通道2
O
O
—
—
输出，通道1
输出，通道2
负（最低）电源或接地（对于单电源供电）
正（最高）电源
V+
(1) I = 输入，O = 输出
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OUT1
IN1œ
IN1+
V+
1
2
3
4
5
6
7
14
13
12
11
10
9
OUT4
IN4œ
IN4+
Vœ
IN2+
IN2œ
OUT2
IN3+
IN3œ
OUT3
8
Not to scale
图7-5. TLV9064-Q1 D 和PW 封装
14 引脚SOIC 和TSSOP
（顶视图）
表7-4. 引脚功能：TLV9064-Q1
引脚
类型(1)
说明
名称
IN1–
编号
2
I
I
I
I
I
I
I
I
反相输入，通道1
同相输入，通道1
反相输入，通道2
同相输入，通道2
反相输入，通道3
同相输入，通道3
反相输入，通道4
同相输入，通道4
无内部连接
IN1+
3
6
IN2–
IN2+
IN3–
IN3+
IN4–
IN4+
NC
5
9
10
13
12
—
—
OUT1
OUT2
OUT3
OUT4
V–
1
O
输出，通道1
7
8
O
输出，通道2
O
输出，通道3
14
11
4
O
I 或—
I
输出，通道4
负（最低）电源或接地（对于单电源供电）
正（最高）电源
V+
(1) I = 输入，O = 输出
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8 规格
8.1 绝对最大额定值
在工作环境温度范围内（除非另外注明）(1)
最小值
最大值
单位
0
6
(V+) + 0.5
V
电源电压[(V+) –(V–)]
V
V
(V–) –0.5
共模
电压(2)
差分(5)
(V+) –(V–) + 0.2
10
信号输入引脚
输出短路(3) (4)
温度
电流(2)
-10
mA
mA
连续
-40
125
150
150
额定温度，TA
结温，TJ
°C
-65
贮存温度，Tstg
(1) 应力超出绝对最大额定值下所列的值可能会对器件造成永久损坏。这些仅为压力额定值，并不表示器件在这些条件下以及在建议运行条
件以外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可能会影响器件的可靠性。
(2) 输入引脚被二极管钳制至电源轨。对于摆幅能超过电源轨0.5V 的输入信号，应将其电流限制在10mA 或者更低。
(3) 接地短路，每个封装对应一个放大器。
(4) 长期连续电流限值由电迁移限值决定。
(5) 连续施加大于0.5V 的差分输入电压会导致输入失调电压偏移超过该参数的最大规格。这种影响的幅度随着环境工作温度升高而增大。
8.2 ESD 等级
值
单位
TLV9061S-Q1 封装
V(ESD)
所有其他封装
V(ESD)
人体放电模型(HBM)，符合AEC Q100-002 标准(1)
充电器件模型(CDM)，符合AEC Q100-011
±2000
±1500
V
静电放电
人体放电模型(HBM)，符合AEC Q100-002 标准(1)
充电器件模型(CDM)，符合AEC Q100-011
±4000
±1500
V
静电放电
(1) AEC Q100-002 指示HBM 应力测试应当符合ANSI/ESDA/JEDEC JS-001 规范。
8.3 建议运行条件
在工作环境温度范围内测得（除非另外注明）
最小值
最大值
单位
VS
1.8
5.5
V
V
电源电压(VS = [V+] –[V–])
VI
(V+)+0.1
V+
(V–) –0.1
V–
输入电压
VO
V
输出电压
VSHDN_IH
VSHDN_IL
TA
1.1
V+
V
关断引脚上的高电平输入电压（放大器为启用状态）
关断引脚上的低电平输入电压（放大器为禁用状态）
额定温度
0.2
V
V–
-40
125
°C
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8.4 热性能信息：TLV9061-Q1
TLV9061S-Q1
DBV (SOT-23)
6 引脚
TLV9061-Q1
热指标(1)
DBV (SOT-23) DCK (SC70)
单位
5 引脚
232.5
131.0
99.6
5 引脚
246.6
157.5
95.4
RθJA
RθJC(top)
RθJB
ψJT
210.9
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
130.5
结至外壳（顶部）热阻
结至电路板热阻
91.7
70.1
66.5
68.8
结至顶部特征参数
结至电路板特征参数
91.5
99.1
95.0
ψJB
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告。
8.5 热性能信息：TLV9062-Q1
TLV9062-Q1
DGK (VSSOP)
8 引脚
热指标(1)
D (SOIC)
8 引脚
152.0
92.1
PW (TSSOP)
8 引脚
205.1
单位
RθJA
RθJC(top)
RθJB
ψJT
198.5
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
87.2
93.7
结至外壳（顶部）热阻
结至电路板热阻
95.6
120.3
135.7
40.1
23.8
25.0
结至顶部特征参数
结至电路板特征参数
94.8
118.7
134.0
ψJB
(1) 有关新旧热性能指标的更多信息，请参阅半导体和IC 封装热指标。
8.6 热性能信息：TLV9064-Q1
TLV9064-Q1
热指标(1)
PW (TSSOP)
D (SOIC)
单位
14 引脚
133.8
62.1
14 引脚
111.1
67.6
67
RθJA
RθJC(top)
RθJB
ψJT
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
结至外壳（顶部）热阻
结至电路板热阻
76.9
13.2
27.4
66.6
结至顶部特征参数
结至电路板特征参数
76.3
ψJB
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标。
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8.7 电气特性
在VS（总电源电压）= (V+) –(V–) = 1.8V 至5.5V、TA = 25°C、RL = 10kΩ（连接至VS/2）、VCM = VS/2 且VOUT = VS/2
条件下（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
失调电压
VS = 5V
±0.3
±1.85
±2
VOS
mV
输入失调电压
VS = 5V，TA = –40°C 至125°C
VS = 5V，TA = –40°C 至125°C
VS = 1.8V –5.5V，VCM = (V–)
直流时
dVOS/dT
PSRR
±0.53
±7
µV/°C
µV/V
dB
漂移
±80
电源抑制比
通道分离，直流
100
输入电压范围
(V–) –
VCM
(V+)+0.1
V
VS = 1.8V 至5.5V
共模电压范围
0.1
VS = 5.5V，(V–) –0.1V < VCM < (V+) –1.4V
TA = –40°C 至125°C
80
57
103
75
VS = 5.5V，VCM = –0.1V 至5.6V
TA = –40°C 至125°C
CMRR
dB
共模抑制比
VS = 1.8V，(V–) –0.1V < VCM < (V+) –1.4V，
TA = –40°C 至125°C
88
VS = 1.8V，VCM = –0.1V 至1.9V
TA = –40°C 至125°C
70
输入偏置电流
IB
±5
±5
pA
pA
输入偏置电流
输入失调电流
IOS
噪声
En
4.77
10
µVPP
输入电压噪声（峰峰值）
输入电压噪声密度
VS = 5V，f = 0.1Hz 至10Hz
VS = 5V，f = 10kHz
VS = 5V，f = 1kHz
f = 1kHz
en
in
nV/√Hz
fA/√Hz
16
23
输入电流噪声密度
输入电容
CID
2
4
pF
pF
差分
共模
CIC
开环增益
VS = 1.8V，(V–) + 0.04V < VO < (V+) –0.04V，
RL = 10kΩ
100
130
100
130
VS = 5.5V，(V–) + 0.05V < VO < (V+) –0.05V，
RL = 10kΩ
104
AOL
dB
开环电压增益
VS = 1.8V，(V–) + 0.06V < VO < (V+) –0.06V，
RL = 2kΩ
VS = 5.5V，(V–) + 0.15V < VO < (V+) –0.15V，
RL = 2kΩ
频率响应
GBP
VS = 5V，G = +1
VS = 5V，G = +1
VS = 5V，G = +1
10
55
MHz
°
增益带宽积
相位裕度
压摆率
φm
SR
6.5
V/µs
精度达到0.1%，VS = 5V，2V 阶跃，G = +1，CL
100pF
=
0.5
tS
µs
µs
趋稳时间
精度达到0.01%，VS = 5V，2V 阶跃，
G = +1，CL = 100pF
1
0.2
tOR
VS = 5V，VIN × 增益> VS
过载恢复时间
VS = 5.5V，VCM = 2.5V，VO = 1VRMS，G = +1，
f = 1kHz
总谐波失真+ 噪声(1)
THD + N
输出
0.0008%
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8.7 电气特性(continued)
在VS（总电源电压）= (V+) –(V–) = 1.8V 至5.5V、TA = 25°C、RL = 10kΩ（连接至VS/2）、VCM = VS/2 且VOUT = VS/2
条件下（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
20
VS = 5.5V，RL = 10kΩ
VS=5.5V，RL=2kΩ
VS = 5V
VO
mV
相对于电源轨的电压输出摆幅
60
ISC
±50
100
mA
短路电流
ZO
VS = 5V，f = 10MHz
开环输出阻抗
Ω
电源
VS = 5.5V，IO = 0mA
538
750
800
IQ
µA
每个放大器的静态电流
VS = 5.5V，IO = 0mA，TA = –40°C 至125°C
关断(2)
IQSD
VS = 1.8V 至5.5V，所有放大器都被禁用，SHDN = 低
电平
0.5
1.5
µA
GΩ|| pF
V
每个放大器的静态电流
关断时的输出阻抗
ZSHDN
10 || 8
VS = 1.8V 至5.5V，放大器为禁用状态
VS = 1.8V 至5.5V
VSHDN_TH 高电平电压关断阈值（放大器为启用
R_HI
(V–) + 0.9 (V–) + 1.1
状态）
VSDHN_TH 低电平电压关断阈值（放大器为禁用
V
VS = 1.8V 至5.5V
(V–) + 0.2 (V–) + 0.7
状态）
R_LO
VS = 1.8V 至5.5V，完全关断；G = 1，VOUT = 0.9 ×
VS/2，RL 连接到V–
放大器启用时间（关断）(3)
tON
10
µs
µs
VS = 1.8V 至5.5V，G = 1，VOUT = 0.1 × VS/2，RL 连
接到V–
放大器禁用时间(3)
tOFF
0.6
130
40
VS = 1.8V 至5.5V，V+ ≥SHDN ≥(V+) - 0.8V
VS = 1.8V 至5.5V，(V–) ≤SHDN ≤(V–) + 0.8V
SHDN 引脚输入偏置电流（每个引
脚）
pA
(1) 三阶滤波器；–3dB 时的带宽= 80kHz。
(2) 由设计和特征确保；未经生产测试。
(3) 禁用时间(tOFF) 和启用时间(tON) 是指施加给SHDN 引脚的信号为50% 时到输出电压达到10%（禁用）或90%（启用）电平时之间的
时间间隔。
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8.8 典型特性
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）
35
30
25
20
15
10
5
50
40
30
20
10
0
0
Offset Voltage Drift (µV/C)
C001
C002
Offset Voltage (µV)
TA = –40°C 至125°C
图8-1. 失调电压生产分配
图8-2. 失调电压漂移分配
500
400
2500
2000
1500
1000
500
300
200
100
0
0
œ500
œ1000
œ1500
œ2000
œ2500
œ100
œ200
œ300
œ400
œ500
-4
-3
-2
-1
0
1
2
3
4
0
25
50
75
100
125
150
œ50
œ25
Input Common Mode Voltage (V)
Temperature (°C)
C005
C003
V+ = 2.75V
V–= –2.75V
图8-3. 失调电压与温度间的关系
图8-4. 失调电压与共模电压间的关系
1000
500
120
100
80
180
Gain
Phase
135
90
45
0
60
0
40
20
œ500
œ1000
0
œ20
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
5.5
100
1k
10k
100k
1M
10M
Supply Voltage (V)
Frequency (Hz)
C004
C006
CL = 10pF
VS = 1.8V 至5.5V
图8-6. 开环增益和相位与频率间的关系
图8-5. 失调电压与电源间的关系
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8.8 典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）
20
16
12
8
40
30
VS = 5.5 V
VS = 1.8 V
20
10
0
œ10
œ20
œ30
œ40
G=+1
G=-1
4
G=+10
0
0
25
50
75
100
125
1000
10k
100k
1M
10M
œ50
œ25
Temperature (°C)
RL = 2kΩ
Frequency (Hz)
C022
C007
图8-8. 闭环增益与频率间的关系
图8-7. 开环增益与温度间的关系
250
200
150
100
50
3
2
IBN
IBP
IOS
-40°C
-40°C
125°C
85°C
1
25°C
0
25°C
85°C
œ1
œ2
œ3
125°C
0
œ50
0
25
50
75
100
125
œ50
œ25
10
20
30
40
50
60
Temperature (°C)
Output Current (mA)
C008
C009
V+ = 2.75V
V–= –2.75V
图8-9. 输入偏置电流与温度间的关系
图8-10. 输出电压摆幅与输出电流间的关系
120
100
80
60
40
20
0
55
50
45
40
35
30
CMRR
PSRR-
PSRR+
1000
10k
100k
1M
10M
Frequency (Hz)
0
25
Temperature (°C)
VCM = -0.1 V 至5.6 V TA = –40°C 至125°C
50
75
100
125
œ50
œ25
C011
C012
VS = 5.5V
RL = 10kΩ
图8-11. CMRR 和PSRR 与频率间的关系（以输入为参考）
图8-12. CMRR 与温度间的关系
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8.8 典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）
10
9
8
7
6
5
4
3
2
1
10
9
8
7
6
5
0
25
50
75
100
125
150
œ50
œ25
0
25
50
75
100
125
œ50
œ25
Temperature (°C)
Temperature (°C)
C016
C013
VCM = (V–) –0.1V 至(V+) –1.4V
VS = 1.8V 至5.5V
VS = 5.5V
TA = –40°C 至125°C
RL = 10kΩ
图8-14. PSRR 与温度间的关系
图8-13. CMRR 与温度间的关系
120
100
80
60
40
20
0
Time (1s/div)
10
100
1k
10k
100k
Frequency (Hz)
C014
C015
VS = 1.8V 至5.5V
图8-16. 输入电压噪声频谱密度与频率间的关系
图8-15. 0.1Hz 至10Hz 输入电压噪声
œ90
œ95
œ40
œ60
œ80
œ100
œ105
œ110
œ115
œ120
œ100
œ120
100
1k
10k
0.001
0.01
0.1
1
Frequency (Hz)
Output Voltage Amplitude (VRMS)
C017
C018
VS = 5.5V
VCM = 2.5V
VS = 5.5V
G = +1
RL = 2kΩ
G = +1
RL = 2kΩ
VOUT = 0.5VRMS
BW = 80kHz
VCM = 2.5V
BW = 80kHz
f = 1kHz
图8-17. THD+N 与频率间的关系
图8-18. THD + N 与幅度间的关系
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8.8 典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）
œ40
œ60
600
580
560
540
520
500
œ80
œ100
œ120
0.001
0.01
0.1
1
1.5
2
2.5
3
3.5
4
4.5
5
5.5
Output Voltage Amplitude (VRMS
)
Supply Voltage (V)
C019
C020
VS = 5.5V
VCM = 2.5V
RL = 2kΩ
BW = 80kHz
f = 1kHz
G = –1
图8-20. 静态电流与电源电压间的关系
图8-19. THD + N 与幅度间的关系
800
700
600
500
400
300
200
100
0
200
160
120
80
40
0
0
25
50
75
100
125
10k
100k
Frequency (Hz)
1M
10M
œ50
œ25
Temperature (°C)
C021
C024
图8-21. 静态电流与温度间的关系
图8-22. 开环输出阻抗与频率间的关系
60
50
40
30
20
10
0
60
50
40
30
20
10
0
Overshoot+
Overshoot-
Overshoot(+)
Overshoot(-)
0
50
100
150
200
250
300
0
50
100
150
200
250
300
Capacitive Load (pF)
Capacitive Load (pF)
C025
C026
V+ = 2.75V
G = +1V/V
V+ = 2.75V
V–= –2.75V
RL = 10kΩ
图8-23. 小信号过冲与负载电容间的关系
V–= –2.75V G = –1V/V
RL = 10kΩ
V
OUT 阶跃= 100mVp-p
VOUT 阶跃= 100mVp-p
图8-24. 小信号过冲与负载电容间的关系
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8.8 典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）
Input
INPUT
Output
OUTPUT
Time (200 µs/div)
Time (1 µs/div)
C036
C028
V+ = 2.75V
V+ = 2.75V
V–= –2.75V
V–= –2.75V
G = –10V/V
图8-25. 无相位反转
图8-26. 过载恢复
Input
Output
Input
Output
Time (0.1µs/div)
V–= –2.75V
Time (1 µs/div)
C030
C031
V+ = 2.75V
G = 1V/V
V+ = 2.75V
G = 1V/V
CL = 100pF
V–= –2.75V
图8-27. 小信号阶跃响应
图8-28. 大信号阶跃响应
80
6
5
4
3
2
60
40
20
Sinking
0
Sourcing
œ20
œ40
œ60
œ80
1
0
VS = 5.5 V
VS = 1.8 V
0
25
50
75
100
125
1
10
100
1k
10k
100k
1M
10M
œ50
œ25
Temperature (°C)
Frequency (Hz)
C034
C035
CL = 10pF
RL = 10kΩ
图8-29. 短路电流与温度间的关系
图8-30. 最大输出电压与频率和电源电压间的关系
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8.8 典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）
140
120
100
80
0
œ20
œ40
œ60
60
œ80
40
œ100
œ120
œ140
20
0
10M
100M
Frequency (Hz)
1G
100
1k
10k
100k
1M
10M
Frequency (Hz)
C041
C038
V+ = 2.75V
PRF = –10dBm
V–= –2.75V
图8-31. 以同相输入为基准的电磁干扰抑制比(EMIRR+) 与频率间的
关系
图8-32. 通道隔离与频率间的关系
90
75
60
45
30
15
0
200
160
120
80
40
0
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
5.5
0
10
20
30
40
50
60
70
80
90 100
Output Voltage (V)
Capacitive Load (pF)
C023
C037
VS = 5.5V
VS = 5.5V
图8-34. 开环电压增益与输出电压间的关系
图8-33. 相位裕度与容性负载间的关系
100
75
100
75
50
50
25
25
0
0
-25
-50
-75
-100
-125
-150
œ25
œ50
œ75
œ100
0
0.3
0.6
0.9
0
0.3
0.6
0.9
1.2
1.5
Settling time (µs)
Settling time (µs)
C032
C033
图8-35. 大信号建立时间（正）
图8-36. 大信号建立时间（负）
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9 详细说明
9.1 概述
TLV906x-Q1 器件是低功耗、轨至轨输入和输出运算放大器系列。这些器件的工作电压范围为1.8V 至5.5V，具有
单位增益稳定特性，并且适用于各种通用应用。输入共模电压范围包括两个电源轨，并支持将 TLV906x-Q1 系列
器件用于几乎任何单电源应用。轨至轨输入和输出摆幅可大幅扩大动态范围（尤其在低电源电压应用中）。高带
宽使该系列能够驱动模数转换器(ADC) 的采样保持电路。
9.2 功能方框图
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9.3 特性说明
9.3.1 轨到轨输入
TLV906x-Q1 系列的输入共模电压范围相对于电源轨向外扩展了100mV，从而支持 1.8V 至5.5V 的完整电源电压
范围。此性能由一个互补输入级实现：一个 N 沟道输入差分对和一个 P 沟道差分对并联，如功能方框图 部分所
示。当输入电压靠近正轨（通常在(V+) –1.4V 到高于正电源电压200mV 之间）时，N 沟道对有效；而当输入在
低于负电源电压200mV 到大约(V+) –1.4V 之间时，P 沟道对有效。在一个通常介于(V+) –1.2V 到(V+) –1V
之间的小转换区域内，两个通道对都会打开。此 200mV 转换区域可能会随工艺不同而发生变化，最高可达
200mV。因此，此转换区域（两个级都打开）在低端上的范围介于 (V+) – 1.4V 至 (V+) – 1.2V 之间，而在高端
上的范围高达(V+) –1V 至(V+) –0.8V。在此转换区域内，与器件在该区域外运行相比，PSRR、CMRR、失调
电压、温漂和THD 等性能可能会下降。
9.3.2 轨到轨输出
TLV906x-Q1 系列设计为一种低功耗、低电压运算放大器，可提供强大的输出驱动能力。一个具有共源晶体管的
AB 类输出级可实现完全的轨到轨输出摆幅功能。对于10kΩ的阻性负载，无论施加的电源电压是多少，输出摆幅
都在两个电源轨的15mV 范围内。不同的负载情况会改变放大器在靠近电源轨范围内摆动的能力。
9.3.3 过载恢复
过载恢复定义为运算放大器输出从饱和状态恢复到线性状态所需的时间。当输出电压由于高输入电压或高增益而
超过额定工作电压时，运算放大器的输出器件进入饱和区。器件进入饱和区后，输出器件中的电荷载体需要时间
回到线性状态。当电荷载体回到线性状态时，器件开始以指定的压摆率进行转换。因此，传播延迟（过载情况
下）等于过载恢复时间与转换时间之和。TLV906x-Q1 系列的过载恢复时间约为200ns。
9.3.4 关断功能
TLV906xS-Q1 器件具有 SHDN 引脚，可禁用运算放大器，将其置于低功耗待机模式。在该模式下，运算放大器
消耗的电流通常低于1µA。SHDN 引脚为低电平有效，这意味着当 SHDN 引脚的输入为有效逻辑低电平时启用关
断模式。
SHDN 引脚以运算放大器的负电源电压为基准。关断特性的阈值在 800mV（典型值）左右，且不随电源电压而变
化。开关阈值中包含了迟滞，可保持顺畅的开关特性。为了确保出色的关断行为，必须通过有效逻辑信号驱动
SHDN 引脚。有效逻辑低电平被定义为V– 和V–+ 0.2V 之间的电压。有效逻辑高电平被定义为V–+ 1.2 V 和
V+ 之间的电压。关断引脚必须连接到有效的高电压或低电压或者被驱动，而不是处于开路状态。
SHDN 引脚为高阻抗 CMOS 输入。双通道运算放大器版本是独立控制的，而四通道运算放大器版本是采用逻辑输
入成对控制的。对于电池供电应用，这种特性可用于大幅降低平均电流并延长电池使用寿命。所有通道全部关断
时，启用时间为 10µs；禁用时间为 3µs。禁用时，输出呈现高阻抗状态。该架构支持将 TLV906xS-Q1 用作门控
放大器（或将器件输出复用到公共模拟输出总线上）。关断时间 (tOFF) 取决于负载条件，并随负载电阻的增加而
增加。为了确保在特定的关断时间内关断（禁用），指定的 10kΩ 负载需加载到中间电源 (VS/2)。如果在没有负
载的情况下使用TLV906xS-Q1，则所需的关断时间会显著增加。
9.4 器件功能模式
TLV906x-Q1 系列中的器件在电源电压介于1.8V (±0.9V) 和5.5V (±2.75V) 之间时可以正常工作。TLV906xS 器件
具有关断模式，在关断引脚上施加有效逻辑低电平时会关断。
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10 应用和实现
备注
以下应用部分中的信息不属于TI 器件规格的范围，TI 不担保其准确性和完整性。TI 的客 户应负责确定
器件是否适用于其应用。客户应验证并测试其设计，以确保系统功能。
10.1 应用信息
TLV906x-Q1 系列具有 10MHz 带宽和 6.5V/µs 压摆率，且每个通道仅消耗 538µA 的电源电流，从而在功耗超低
的情况下提供良好的交流性能。对于直流应用，该系列在 10kHz 下具有 10nV/√ Hz 的超低输入噪声电压，并且
具有低输入偏置电流和0.3mV 的典型输入失调电压，从而提供良好的性能。
10.2 典型应用
10.2.1 典型的低侧电流检测应用
图10-1 展示了低侧电流检测应用中配置的TLV906x-Q1。
VBUS
ZLOAD
ILOAD
5 V
+
TLV906x-Q1
VOUT
Rshunt
0.1
VSHUNT
RF
165 k
RG
3.4 k
图10-1. 低侧电流检测应用中的TLV906x-Q1
10.2.1.1 设计要求
此设计的设计要求如下：
• 负载电流：0A 至1A
• 输出电压：4.95 V
• 最大分流电压：100mV
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10.2.1.2 详细设计过程
方程式1 提供了图10-1 中的电路传递函数。
V
= I
× R × GAIN
SHUNT
(1)
OUT
LOAD
负载电流 (ILOAD) 在分流电阻器 (RSHUNT) 上产生压降。负载电流设置为 0A 至 1A。为了在最大负载电流下保持分
流电压低于100mV，方程式2 中定义了最大分流电阻。
V
SHUNT_MAX
100 mV
1 A
R
=
=
= 100 mΩ
(2)
SHUNT
I
LOAD_MAX
根据方程式 2 可知，RSHUNT 等于100mΩ。ILOAD 和RSHUNT 产生的压降由 TLV906x-Q1 放大，从而产生大约 0V
至4.95V 的输出电压。根据方程式3 可计算TLV906x-Q1 产生所需输出电压需要的增益。
V
− V
− V
OUT_MAX
OUT_MIN
Gain =
(3)
V
IN_MAX
IN_MIN
根据方程式 3 计算出的所需增益等于 49.5V/V，通过 RF 和 RG 电阻器进行设置。方程式 4 可确定 RF 和 RG 电阻
器的大小，从而将TLV906x-Q1 的增益设置为49.5V/V。
R
F
Gain = 1 +
(4)
R
G
选择 RF 为 165kΩ 以及 RG 为 3.4kΩ 可提供等于约 49.5V/V 的组合。图 10-2 展示了图 10-1 中所示电路测得的
传递函数。请注意，增益只是反馈和增益电阻器的函数。通过改变电阻器的比率来调整该增益，实际电阻器阻值
由设计人员希望建立的阻抗水平决定。阻抗水平决定了电流消耗、杂散电容的影响以及其他一些行为。并不存在
适用于每个系统的理想阻抗选择，设计人员必须选择更适合系统参数的阻抗。
10.2.1.3 应用曲线
5
4
3
2
1
0
0
0.2
0.4
0.6
0.8
1
ILOAD (A)
C219
图10-2. 低侧电流检测传递函数
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10.2.2 比较器典型应用
比较器用于区分两种不同的信号电平。例如，比较器可用于区分过压情况和正常运行状态。TLV9062-Q1 可作为
比较器使用，方法是将待比较的两个电压施加到相应的每个输入，而从输出到反相输入无任何反馈。
TLV9062-Q1 具有一个轨至轨输入和输出级，其输入共模范围超出电源轨 100mV。TLV9062-Q1 适用于在整个输
入共模范围内防止相位反转。用作比较器的 TLV9062-Q1 的传播延迟等于过载恢复时间与压摆率之和。过驱动电
压低于100mV 将导致传播延迟延长，因为过载恢复时间会增加，而压摆率会降低。
+
R1
100k
VTH
V+
R2
+
100k
TLV9062-Q1
VOUT
VIN
图10-3. 比较器典型应用
10.2.2.1 设计要求
此设计的设计要求如下：
• 电源电压(V+)：5V
• 输入(VIN)：0V 至5V
• 阈值电压(VTH)：2.5V
10.2.2.2 详细设计过程
反相比较器电路向运算放大器的反相端子施加输入电压 (VIN)。两个电阻器（R1 和 R2）分摊电源电压 (VCC)，以
建立 1/2 Vs 阈值电压 (VTH)（根据方程式 5 计算得出）。具体电路如图 10-3 所示。当 VIN 低于 VTH 时，输出电
压将切换为正电源，并等于高电平输出电压。当 VIN 高于 VTH 时，输出电压将切换为负电源，并等于低电平输出
电压VTH。
R
2
V
=
× V = 2.5 V
(5)
TH
+
R
+ R
2
1
10.2.2.3 应用曲线
5.5
5
5.5
5
Input
Output
Input
Output
4.5
4
4.5
4
3.5
3
3.5
3
2.5
2
2.5
2
1.5
1
1.5
1
0.5
0
0.5
0
-0.5
-0.5
0
0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
Time (us)
2
0
20
40
60
80 100 120 140 160 180 200
Time (us)
D102
D101
图10-5. 上升沿
图10-4. 比较器对输入电压的响应（包括传播延迟）
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5.5
5
5.5
5
Input
Output
20mV
50mV
4.5
4
4.5
4
100mV
200mV
500mV
3.5
3
3.5
3
2.5
2
2.5
2
1.5
1
1.5
1
0.5
0
0.5
0
-0.5
0
-0.5
0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8
Time (us)
2
0
5
10
15
20
Time (us)
25
30
35
40
D103
D104
图10-6. 下降沿
图10-7. 下降沿传播延迟与输入过驱电压间的关系
10.3 电源相关建议
TLV906x-Q1 系列的额定工作范围为 1.8V 至 5.5V（±0.9V 至 ±2.75V）；多种规格适用于 –40°C 至 125°C 的温
度范围。典型特性部分介绍了可能会随工作电压或温度而显著变化的参数。
CAUTION
电源电压大于6 V 会对器件造成永久损坏；请参阅绝对最大额定值表。
将 0.1µF 旁路电容器置于电源引脚附近，以减少从高噪声电源或高阻抗电源中耦合进来的误差。有关旁路电容器
位置的更多详细信息，请参阅布局部分。
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10.3.1 输入和ESD 保护
TLV906x-Q1 系列在所有引脚上均整合了内部 ESD 保护电路。对于输入和输出引脚，这种保护主要包括输入和电
源引脚之间连接的导流二极管。只要电流如绝对最大额定值表中所示不超过 10mA，这些 ESD 保护二极管就可以
提供电路内输入过驱保护。图10-8 展示了如何通过将串联输入电阻器添加到被驱动的输入端来限制输入电流。添
加的电阻器会增加放大器输入端的热噪声，在对噪声敏感的应用中，该值必须保持在最低。
V+
IOVERLOAD
10-mA maximum
VOUT
Device
VIN
5 kW
图10-8. 输入电流保护
10.4 布局
10.4.1 布局指南
为了使器件具有最佳运行性能，请使用良好的印刷电路板(PCB) 布局实践，包括：
• 噪声可以通过整个电路的电源引脚和运算放大器本身的电源引脚传入模拟电路。旁路电容用于通过为局部模拟
电路提供低阻抗电源，以降低耦合噪声。
– 在每个电源引脚和接地端之间接入低等效串联电阻(ESR) 0.1µF 陶瓷旁路电容，并尽量靠近器件放置。从
V+ 到接地端的单个旁路电容器足以满足单电源应用的需求。
• 将电路中的模拟部分和数字部分单独接地是最简单最有效的噪声抑制方法之一。多层PCB 中通常将一层或多
层专门作为接地层。接地层有助于散热和降低电磁干扰(EMI) 噪声拾取。请小心地对数字接地和模拟接地进行
物理隔离，同时应注意接地电流。
• 为了减少寄生耦合，请让输入走线尽可能远离电源或输出走线。如果这些走线不能保持分开，则以90 度角穿
过敏感走线比平行于噪声走线来排布走线要好得多。
• 外部元件尽可能靠近器件放置。如图10-10 所示，使RF 和RG 接近反相输入可最大限度地减小反相输入端的
寄生电容。
• 尽可能缩短输入走线的长度。切记：输入走线是电路中最敏感的部分。
• 考虑在关键走线周围设定驱动型低阻抗保护环。保护环可以显著减少附近走线在不同电势下产生的泄漏电流。
• 为获得最佳性能，建议在组装PCB 板后进行清洗。
• 任何精密集成电路都可能因湿气渗入塑料封装中而出现性能变化。请遵循所有的PCB 水清洁流程，建议将
PCB 组装烘干，以去除清洗时渗入器件封装中的湿气。大多数情形下，清洗后在85°C 下低温烘干30 分钟即
可。
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10.4.2 布局示例
VIN 1
VIN 2
+
+
VOUT 1
VOUT 2
RG
RG
RF
RF
图10-9. 原理图表示
Place components
close to device and to
each other to reduce
parasitic errors.
OUT 1
Use low-ESR,
ceramic bypass
capacitor . Place as
close to the device
as possible .
VS+
GND
OUT1
V+
RF
RG
OUT 2
GND
IN1œ
IN1+
Vœ
OUT2
IN2œ
IN2+
RF
VIN 1
GND
RG
VIN 2
Keep input traces short
and run the input traces
as far away from
the supply lines
Use low-ESR,
GND
ceramic bypass
capacitor . Place as
close to the device
as possible .
VSœ
Ground (GND) plane on another layer
as possible .
图10-10. 布局示例
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11 器件和文档支持
11.1 文档支持
11.1.1 相关文档
请参阅如下相关文档：
• 德州仪器(TI)，TLVx313-Q1 适用于成本敏感型应用的低功耗、轨到轨输入/输出、500µV 典型失调电压、
1MHz 运算放大器数据表。
• 德州仪器(TI)，TLVx314-Q1 3MHz、低功耗、内置EMI 滤波器、RRIO 运算放大器数据表。
• 德州仪器(TI)，运算放大器的EMI 抑制比应用报告。
• 德州仪器(TI)，QFN/SON PCB 连接应用报告。
• 德州仪器(TI)，单端输入至差分输出转换电路参考设计。
11.2 接收文档更新通知
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击订阅更新 进行注册，即可每周接收产品信息更
改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
11.3 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
11.4 商标
TI E2E™ is a trademark of Texas Instruments.
所有商标均为其各自所有者的财产。
11.5 静电放电警告
静电放电(ESD) 会损坏这个集成电路。德州仪器(TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理
和安装程序，可能会损坏集成电路。
ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参
数更改都可能会导致器件与其发布的规格不相符。
11.6 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
12 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。
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PACKAGE OPTION ADDENDUM
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PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
TLV9061QDBVRQ1
TLV9061QDCKRQ1
TLV9061SQDBVRQ1
TLV9062QDGKRQ1
TLV9062QDRQ1
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
SOT-23
SC70
DBV
DCK
DBV
DGK
D
5
5
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
2500 RoHS & Green
2500 RoHS & Green
3000 RoHS & Green
2500 RoHS & Green
2000 RoHS & Green
SN
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
1N2
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
1N5
SOT-23
VSSOP
SOIC
6
2CTF
27CT
8
8
T9062Q
TLV9062QPWRQ1
TLV9064QDRQ1
TSSOP
SOIC
PW
D
8
QTL906
14
14
TLV9064QD
T9064Q
TLV9064QPWRQ1
TSSOP
PW
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
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(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
OTHER QUALIFIED VERSIONS OF TLV9061-Q1, TLV9062-Q1, TLV9064-Q1 :
Catalog : TLV9061, TLV9062, TLV9064
•
NOTE: Qualified Version Definitions:
Catalog - TI's standard catalog product
•
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
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14-Jul-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
TLV9061QDBVRQ1
TLV9061QDCKRQ1
TLV9061SQDBVRQ1
TLV9062QDGKRQ1
TLV9062QDRQ1
SOT-23
SC70
DBV
DCK
DBV
DGK
D
5
5
3000
3000
3000
2500
2500
3000
2500
2000
180.0
178.0
180.0
330.0
330.0
330.0
330.0
330.0
8.4
9.0
3.2
2.4
3.2
5.3
6.4
7.0
6.5
6.9
3.2
2.5
3.2
3.4
5.2
3.6
9.0
5.6
1.4
1.2
1.4
1.4
2.1
1.6
2.1
1.6
4.0
4.0
4.0
8.0
8.0
8.0
8.0
8.0
8.0
8.0
Q3
Q3
Q3
Q1
Q1
Q1
Q1
Q1
SOT-23
VSSOP
SOIC
6
8.4
8.0
8
12.4
12.4
12.4
16.4
12.4
12.0
12.0
12.0
16.0
12.0
8
TLV9062QPWRQ1
TLV9064QDRQ1
TSSOP
SOIC
PW
D
8
14
14
TLV9064QPWRQ1
TSSOP
PW
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
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TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
TLV9061QDBVRQ1
TLV9061QDCKRQ1
TLV9061SQDBVRQ1
TLV9062QDGKRQ1
TLV9062QDRQ1
SOT-23
SC70
DBV
DCK
DBV
DGK
D
5
5
3000
3000
3000
2500
2500
3000
2500
2000
210.0
190.0
210.0
366.0
356.0
356.0
356.0
356.0
185.0
190.0
185.0
364.0
356.0
356.0
356.0
356.0
35.0
30.0
35.0
50.0
35.0
35.0
35.0
35.0
SOT-23
VSSOP
SOIC
6
8
8
TLV9062QPWRQ1
TLV9064QDRQ1
TSSOP
SOIC
PW
D
8
14
14
TLV9064QPWRQ1
TSSOP
PW
Pack Materials-Page 2
PACKAGE OUTLINE
DCK0005A
SOT - 1.1 max height
S
C
A
L
E
5
.
6
0
0
SMALL OUTLINE TRANSISTOR
C
2.4
1.8
0.1 C
1.4
1.1
B
1.1 MAX
A
PIN 1
INDEX AREA
1
2
5
NOTE 4
(0.15)
(0.1)
2X 0.65
1.3
2.15
1.85
1.3
4
3
0.33
5X
0.23
0.1
0.0
(0.9)
TYP
0.1
C A B
0.15
0.22
0.08
GAGE PLANE
TYP
0.46
0.26
8
0
TYP
TYP
SEATING PLANE
4214834/C 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-203.
4. Support pin may differ or may not be present.
www.ti.com
EXAMPLE BOARD LAYOUT
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X (0.65)
4
(R0.05) TYP
(2.2)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:18X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214834/C 03/2023
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X(0.65)
4
(R0.05) TYP
(2.2)
SOLDER PASTE EXAMPLE
BASED ON 0.125 THICK STENCIL
SCALE:18X
4214834/C 03/2023
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DBV0005A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
1.45
0.90
B
A
PIN 1
INDEX AREA
1
2
5
(0.1)
2X 0.95
1.9
3.05
2.75
1.9
(0.15)
4
3
0.5
5X
0.3
0.15
0.00
(1.1)
TYP
0.2
C A B
NOTE 5
0.25
GAGE PLANE
0.22
0.08
TYP
8
0
TYP
0.6
0.3
TYP
SEATING PLANE
4214839/G 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-178.
4. Body dimensions do not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.25 mm per side.
5. Support pin may differ or may not be present.
www.ti.com
EXAMPLE BOARD LAYOUT
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214839/G 03/2023
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214839/G 03/2023
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
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EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DBV0006A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
B
1.45 MAX
A
PIN 1
INDEX AREA
1
2
6
5
2X 0.95
1.9
3.05
2.75
4
3
0.50
6X
0.25
C A B
0.15
0.00
0.2
(1.1)
TYP
0.25
GAGE PLANE
0.22
0.08
TYP
8
TYP
0
0.6
0.3
TYP
SEATING PLANE
4214840/C 06/2021
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Body dimensions do not include mold flash or protrusion. Mold flash and protrusion shall not exceed 0.25 per side.
4. Leads 1,2,3 may be wider than leads 4,5,6 for package orientation.
5. Refernce JEDEC MO-178.
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EXAMPLE BOARD LAYOUT
DBV0006A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
6X (1.1)
1
6X (0.6)
6
SYMM
5
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214840/C 06/2021
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DBV0006A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
6X (1.1)
1
6X (0.6)
6
SYMM
5
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214840/C 06/2021
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
PW0008A
TSSOP - 1.2 mm max height
S
C
A
L
E
2
.
8
0
0
SMALL OUTLINE PACKAGE
C
6.6
6.2
SEATING PLANE
TYP
PIN 1 ID
AREA
A
0.1 C
6X 0.65
8
5
1
3.1
2.9
NOTE 3
2X
1.95
4
0.30
0.19
8X
4.5
4.3
1.2 MAX
B
0.1
C A
B
NOTE 4
(0.15) TYP
SEE DETAIL A
0.25
GAGE PLANE
0.15
0.05
0.75
0.50
0 - 8
DETAIL A
TYPICAL
4221848/A 02/2015
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm per side.
5. Reference JEDEC registration MO-153, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
8X (0.45)
(R0.05)
1
4
TYP
8
SYMM
6X (0.65)
5
(5.8)
LAND PATTERN EXAMPLE
SCALE:10X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
NOT TO SCALE
4221848/A 02/2015
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
(R0.05) TYP
8X (0.45)
1
4
8
SYMM
6X (0.65)
5
(5.8)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:10X
4221848/A 02/2015
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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