TMS320F28333 [TI]
具有 100MIPS、FPU、512KB 闪存、EMIF、12 位 ADC 的 C2000™ 32 位 MCU;
| 型号： | TMS320F28333 |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 具有 100MIPS、FPU、512KB 闪存、EMIF、12 位 ADC 的 C2000™ 32 位 MCU 闪存 |
| 文件： | 总214页 (文件大小：6768K) |
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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TMS320F2833x、TMS320F2823x 实时微控制器
（6 个用于ePWM，3 个用于XINTCTR）
• 三个32 位CPU 计时器
• 串行端口外设
1 特性
• 高性能静态CMOS 技术
– 多达2 个CAN 模块
– 高达150MHz（6.67ns 周期时间）
– 1.9V/1.8V 内核、3.3V I/O 设计
• 高性能32 位CPU (TMS320C28x)
– 多达3 个SCI (UART) 模块
– 多达2 个McBSP 模块（可配置为SPI）
– 一个SPI 模块
– IEEE 754 单精度浮点单元(FPU)（仅限
F2833x）
– 16 × 16 和32 × 32 MAC 操作
– 1 条内部集成电路(I2C) 总线
• 12 位ADC、16 通道
– 16 × 16 双MAC
– 80ns 转换速率
– 哈佛(Harvard) 总线架构
– 快速中断响应和处理
– 统一存储器编程模型
– 2 × 8 通道输入多路复用器
– 两个采样保持
– 单个/同步转换
– 内部或外部基准
– 高效代码（使用C/C++ 和汇编语言）
• 6 通道DMA 控制器（用于ADC、McBSP、
ePWM、XINTF 和SARAM）
• 16 位或32 位外部接口(XINTF)
• 多达88 个具有输入滤波功能且可单独编程的多路
复用GPIO 引脚
• 支持JTAG 边界扫描
– 地址覆盖超过2M × 16
• 片上存储器
– IEEE 标准1149.1-1990 标准测试访问端口和边
界扫描架构
• 高级调试特性
– F28335、F28333、F28235：
256K × 16 闪存、34K × 16 SARAM
– F28334、F28234：
– 分析和断点功能
– 借助硬件的实时调试
• 开发支持包括
128K × 16 闪存、34K × 16 SARAM
– ANSI C/C++ 编译器/汇编器/连接器
– Code Composer Studio™ IDE
– DSP/BIOS™ 和SYS/BIOS
– 数字电机控制和数字电源软件库
• 低功耗模式，节省能耗
– 支持闲置、待机、停机模式
– 禁用单独的外设时钟
• 字节序：小端字节序
• 封装选项：
– F28332、F28232：
64K × 16 闪存、26K × 16 SARAM
– 1K × 16 OTP ROM
• 引导ROM (8K × 16)
– 具有软件启动模式（通过SCI、SPI、CAN、
I2C、McBSP、XINTF 和并行I/O）
– 标准数学表
• 时钟和系统控制
– 片上振荡器
– 看门狗计时器模块
– 无铅，绿色环保封装
– 176 焊球塑料球栅阵列(BGA) [ZJZ]
– 179 焊球MicroStar BGA™ [ZHH]
– 179 焊球全新细间距球栅阵列(nFBGA) [ZAY]
– 176 引脚薄型四方扁平封装(LQFP) [PGF]
– 176 引脚热增强型薄型四方扁平封装(HLQFP)
[PTP]
• 可以将GPIO0 转GPIO63 引脚连接到八个外部内
核中断之中的一个
• 可支持全部58 个外设中断的外设中断扩展(PIE) 块
• 128 位安全密钥/锁
– 保护闪存/OTP/RAM 块
– 防止固件逆向工程
• 增强型控制外设
• 温度选项：
– A：–40°C 至85°C（PGF、ZHH、ZAY、
– 高达18 PWM 的输出
– 多达6 个HRPWM 输出，MEP 分辨率高达
150ps
– 多达6 个事件捕获输入
– 多达2 个正交编码器接口
– 多达8 个32 位计时器
（6 个用于eCAP，2 个用于eQEP）
– 多达9 个16 位计时器
ZJZ）
– S：–40°C 至125°C（PTP、ZJZ）
– Q：–40°C 至125°C（PTP、ZJZ）
（通过针对汽车应用的AEC Q100 认证）
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。
English Data Sheet: SPRS439
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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• 电网基础设施
2 应用
– 中央逆变器
– 串式逆变器
• 高级驾驶辅助系统(ADAS)
• 混合动力、电动和动力总成系统
– 逆变器和电机控制
– 车载充电器(OBC) 和无线充电器
• 电机驱动
– 中/短程雷达
• 楼宇自动化
– HVAC 电机控制
– 牵引逆变器电机控制
• 工厂自动化与控制
– 自动分拣设备
– CNC 控制
– 交流输入BLDC 电机驱动器
– 伺服驱动器控制模块
• 电力输送
– 工业交流/直流电源
3 说明
C2000™ 实时微控制器针对处理、感应和驱动进行了优化，可提高实时控制应用（如工业电机驱动器、光伏逆变
器和数字电源、电动汽车和运输、电机控制以及感应和信号处理）的闭环性能。C2000 系列包含高级性能 MCU
和入门性能MCU。
TMS320F28335、TMS320F28334、TMS320F28333、TMS320F28332、TMS320F28235、TMS320F28234 和
TMS320F28232 器件是适用于具有严格要求的控制应用且高度集成的高性能解决方案。
在本文档中，器件分别被缩写为 F28335、F28334、F28333、F28332、F28235、F28234 和 F28232。F2833x
器件比较和F2823x 器件比较中提供了每个器件的特性汇总。
C2000™ 实时控制微控制器(MCU) 入门指南 涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要
的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。
要了解有关C2000 MCU 的更多信息，请访问C2000™ 实时控制MCU 页面。
封装信息
器件型号(1)
封装
封装尺寸
TMS320F28335ZAY
TMS320F28334ZAY
TMS320F28234ZAY
TMS320F28232ZAY
TMS320F28335ZHH
TMS320F28334ZHH
TMS320F28332ZHH
TMS320F28235ZHH
TMS320F28234ZHH
TMS320F28232ZHH
TMS320F28335ZJZ
TMS320F28334ZJZ
TMS320F28332ZJZ
TMS320F28235ZJZ
TMS320F28234ZJZ
TMS320F28232ZJZ
TMS320F28335PGF
TMS320F28334PGF
TMS320F28333PGF
TMS320F28332PGF
TMS320F28235PGF
TMS320F28234PGF
nFBGA (179)
nFBGA (179)
nFBGA (179)
nFBGA (179)
BGA MicroStar (179)
BGA MicroStar (179)
BGA MicroStar (179)
BGA MicroStar (179)
BGA MicroStar (179)
BGA MicroStar (179)
BGA (176)
12.0mm × 12.0mm
12.0mm × 12.0mm
12.0mm × 12.0mm
12.0mm × 12.0mm
12.0mm × 12.0mm
12.0mm × 12.0mm
12.0mm × 12.0mm
12.0mm × 12.0mm
12.0mm × 12.0mm
12.0mm × 12.0mm
15.0mm × 15.0mm
15.0mm × 15.0mm
15.0mm × 15.0mm
15.0mm × 15.0mm
15.0mm × 15.0mm
15.0mm × 15.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
BGA (176)
BGA (176)
BGA (176)
BGA (176)
BGA (176)
LQFP (176)
LQFP (176)
LQFP (176)
LQFP (176)
LQFP (176)
LQFP (176)
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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封装信息(continued)
封装
器件型号(1)
TMS320F28232PGF
TMS320F28335PTP
TMS320F28334PTP
TMS320F28332PTP
TMS320F28235PTP
TMS320F28234PTP
TMS320F28232PTP
封装尺寸
LQFP (176)
HLQFP (176)
HLQFP (176)
HLQFP (176)
HLQFP (176)
HLQFP (176)
HLQFP (176)
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
24.0mm × 24.0mm
(1) 有关这些器件的详细信息，请参阅机械、封装和可订购信息。
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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3.1 功能方框图
M0 SARAM 1Kx16
(0-Wait)
L0 SARAM 4K x 16
(0-Wait, Dual Map)
OTP 1K x 16
M1 SARAM 1Kx16
(0-Wait)
L1 SARAM 4K x 16
(0-Wait, Dual Map)
Flash
256K x 16
8 Sectors
L2 SARAM 4K x 16
(0-Wait, Dual Map)
Code
Security
Module
L3 SARAM 4K x 16
(0-Wait, Dual Map)
TEST2
TEST1
L4 SARAM 4K x 16
(0-W Data, 1-W Prog)
Pump
PSWD
L5 SARAM 4K x 16
(0-W Data, 1-W Prog)
Boot ROM
8K x 16
Flash
Wrapper
L6 SARAM 4K x 16
(0-W Data, 1-W Prog)
L7 SARAM 4K x 16
(0-W Data, 1-W Prog)
Memory Bus
XD31:0
FPU
TCK
TDI
XHOLDA
XHOLD
XREADY
XR/W
TMS
32-bit CPU
(150 MHZ @ 1.9 V)
(100 MHz @ 1.8 V)
TDO
GPIO
MUX
88 GPIOs
TRST
EMU0
EMU1
XZCS0
XZCS7
XZCS6
XWE0
XCLKIN
X1
CPU Timer 0
XA0/XWE1
XA19:1
OSC,
DMA
6 Ch
PLL,
LPM,
WD
CPU Timer 1
CPU Timer 2
X2
XRS
XCLKOUT
XRD
PIE
(Interrupts)
88 GPIOs
A7:0
8 External Interrupts
GPIO
MUX
XINTF
Memory Bus
12-Bit
ADC
2-S/H
B7:0
DMA Bus
REFIN
32-bit peripheral bus
(DMA accessible)
32-bit peripheral bus
16-bit peripheral bus
FIFO
(16 Levels)
FIFO
(16 Levels)
FIFO
(16 Levels)
ePWM-1/../6
CAN-A/B
(32-mbox)
eQEP-1/2
McBSP-A/B
eCAP-1/../6
SCI-A/B/C
SPI-A
I2C
HRPWM-1/../6
GPIO MUX
88 GPIOs
Secure zone
图3-1. 功能方框图
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
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内容
1 特性................................................................................... 1
2 应用................................................................................... 2
3 说明................................................................................... 2
3.1 功能方框图..................................................................4
4 修订历史记录.....................................................................6
5 器件比较............................................................................ 8
5.1 相关产品....................................................................11
6 终端配置和功能............................................................... 12
6.1 引脚图....................................................................... 12
6.2 信号说明....................................................................22
7 规格................................................................................. 32
7.1 绝对最大额定值.........................................................32
7.2 ESD 等级- 汽车........................................................33
7.3 ESD 等级- 商用........................................................33
7.4 建议运行条件............................................................ 34
7.5 功耗摘要....................................................................35
7.6 电气特性....................................................................40
7.7 热阻特征....................................................................41
7.8 散热设计注意事项..................................................... 45
7.9 时序和开关特性.........................................................46
7.10 片载模数转换器.....................................................100
7.11 F2833x 器件和F2823x 器件之间的迁移............... 106
8 详细说明........................................................................ 107
8.1 简要说明..................................................................107
8.2 外设.........................................................................115
8.3 内存映射..................................................................159
8.4 寄存器映射..............................................................166
8.5 中断.........................................................................169
8.6 系统控制..................................................................174
8.7 低功率模式块.......................................................... 180
9 应用、实现和布局..........................................................181
9.1 TI 参考设计............................................................. 181
10 器件和文档支持........................................................... 182
10.1 入门和后续步骤.....................................................182
10.2 器件和开发支持工具命名规则............................... 182
10.3 工具与软件............................................................184
10.4 文档支持................................................................186
10.5 支持资源................................................................187
10.6 商标.......................................................................187
10.7 Electrostatic Discharge Caution............................187
10.8 术语表................................................................... 187
11 机械、封装和可订购信息............................................. 188
11.1 封装重新设计详情................................................. 188
11.2 封装信息................................................................188
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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4 修订历史记录
Changes from FEBRUARY 2, 2021 to AUGUST 8, 2022 (from Revision P (February 2021) to
Revision Q (August 2022))
Page
• 通篇：将文档标题从TMS320F2833x、TMS320F2823x 数字信号控制器(DSC) 更改为TMS320F2833x、
TMS320F2823x 实时微控制器...........................................................................................................................1
• 通篇：将“数字信号控制器”更改为“实时微控制器”。将“DSC”更改为“MCU”..................................... 1
• 通篇：由于收到基板供应商的设备停产通知，我们将逐步停止提供某些MicroStar BGA™ 封装器件。这些器件
现已转为采用全新的微间距球栅阵列(nFBGA) 封装。更多信息，请参阅封装重新设计详情部分。...................1
• 通篇：添加了179 焊球ZAY 全新微间距球栅阵列(nFBGA)。........................................................................... 1
• 通篇：将勘误表标题从TMS320F2833x、TMS320F2823x DSC 器件勘误表更改为TMS320F2833x、
TMS320F2823x 实时MCU 器件勘误表。.......................................................................................................... 1
• 通篇：将引用的外设参考指南替换为TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册.............. 1
• 通篇：将“仿真器”替换为“JTAG 调试探针”。..............................................................................................1
• 节1（特性）：将“高级仿真特性”更改为“高级调试特性”........................................................................... 1
• 节1：向“封装选项”中添加了“179 焊球全新微间距球栅阵列(nFBGA) [ZAY]”........................................... 1
• 节1：向“A”温度选项中添加了“ZAY”..........................................................................................................1
• 节2（应用）：更新了该部分..............................................................................................................................2
• 节3（说明）：更新了该部分将“器件信息”表更改为“封装信息”表。向“封装信息”表中添加了ZAY
nFBGA。............................................................................................................................................................ 2
• 表5-1（F2833x 器件比较）：为“串行通信接口(SCI)”附加了“（兼容UART）”。................................... 8
• 表5-1：向“封装”部分添加了“179 焊球ZAY”。在“A”温度选项中添加了ZAY。.................................... 8
• 表5-2（F2823x 器件比较）：为“串行通信接口(SCI)”附加了“（兼容UART）”。................................... 8
• 表5-2：向“封装”部分添加了“179 焊球ZAY”。在“A”温度选项中添加了ZAY。.................................... 8
• 节5.1（相关产品）：更新部分。..................................................................................................................... 11
• 节6.1（引脚图）：添加了179 焊球ZAY 全新微间距球栅阵列(nFBGA)。.....................................................12
• 表6-1（信号说明）：添加了ZAY 封装。.........................................................................................................22
• 表6-1：更新了EMU0、EMU1 和XRS 的说明。.............................................................................................22
• 节7.3（ESD 等级- 商用）：添加了ZAY 封装数据。......................................................................................33
• 节7.5.3（减少电流消耗）：更新了减少功耗的方法列表。..............................................................................38
• 节7.7.4（ZAY 封装）：新增了表。..................................................................................................................44
• 节7.9.2（电源时序）：更新了“……加电和断电顺序没有特别要求……”段落。.......................................... 48
• 节7.9.5：将部分标题从“无信号缓冲情况下DSP 与仿真器的连接”更改为“无信号缓冲情况下MCU 与
JTAG 调试探针的连接”。................................................................................................................................79
• 图7-27：将图标题从“无信号缓冲情况下DSP 与仿真器的连接”更改为“无信号缓冲情况下MCU 与JTAG
调试探针的连接”。......................................................................................................................................... 79
• 图7-27（无信号缓冲情况下MCU 与仿真器的连接）：将“DSC”更改为“MCU”。...................................79
• 节7.9.6.8.2（同步XREADY 时序要求（写入准备就绪，1 个等待状态））：恢复了脚注。........................... 92
• 表8-14（SCI-C 寄存器）：恢复了脚注。......................................................................................................141
• 图8-15（串行通信接口(SCI) 模块方框图）：更新了图。............................................................................. 141
• 图8-34（看门狗模块）：更新了图。............................................................................................................. 179
• 节9.1：将标题从“TI 设计或参考设计”更改为“TI 参考设计”。............................................................... 181
• 节9.1（TI 参考设计）：更新部分。...............................................................................................................181
• 节10（器件和文档支持）：更新部分。......................................................................................................... 182
• 节10.1：将标题从“入门”更改为“入门和后续步骤”。更新部分。...........................................................182
• 图10-1（F2833x、F2823x 器件命名规则示例）：在“封装类型”下添加了179 焊球ZAY 封装。..............182
• 节10.3（工具与软件）：更新了该部分。更新了“设计套件与评估模块”部分。更新了“模型”部分。添加了
“培训“部分.................................................................................................................................................. 184
• 节10.4（文档支持）：添加了nFBGA 封装应用报告....................................................................................186
• 节10.4：添加了技术参考手册部分.................................................................................................................186
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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• 节10.4：更新了外设指南部分。删除了大多数外设参考指南，其现已替换为TMS320x2833x、
TMS320x2823x 实时微控制器技术参考手册................................................................................................. 186
• 节11.1（封装重新设计详情）：新增了该部分............................................................................................... 188
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5 器件比较
表5-1. F2833x 器件比较
F28335
F28335-Q1
(150MHz)
F28334
(150MHz)
F28333
(100MHz)
F28332
(100MHz)
类型(1)
特性
-
-
-
6.67ns
6.67ns
10ns
10ns
指令周期
浮点单元
支持
是
是
是
256K
128K
256K
64K
3.3V 片载闪存（16 位字）
单周期访问RAM (SARAM)
（16 位字）
-
-
-
34K
1K
34K
1K
是
34K
1K
是
26K
1K
是
一次性可编程(OTP) ROM
（16 位字）
针对片上闪存/SARAM/OTP 块的代码安
全
支持
-
引导ROM (8K × 16)
16/32 位外部接口（XINTF）
6 通道直接内存存取(DMA)
PWM 通道
支持
是
是
是
1
0
0
是
是
是
是
是
是
是
是
ePWM1/2/3/4/5/6
ePWM1/2/3/4/5/6
ePWM1/2/3/4/5/6
ePWM1/2/3/4/5/6
ePWM1A/2A/3A/4A/ ePWM1A/2A/3A/4A/ ePWM1A/2A/3A/4A/
0
0
0
-
ePWM1A/2A/3A/4A
eCAP1/2/3/4
eQEP1/2
HRPWM 通道
5A/6A
5A/6A
5A/6A
eCAP1/2/3/4/5/6
eCAP1/2/3/4
eCAP1/2/3/4/5/6
32 位捕捉输入或辅助PWM 输出
32 位正交编码器脉冲(QEP) 通道（四个
输入/通道）
eQEP1/2
eQEP1/2
eQEP1/2
看门狗计时器
通道数量
支持
16
是
16
是
16
是
16
MSPS
2
12.5
80ns
12.5
80ns
12.5
80ns
12.5
80ns
12 位ADC
转换时间
-
3
2(A/B)
1
3
2(A/B)
1
3
3
1(A)
1
32 位CPU 计时器
1
0
0
0
0
2(A/B)
多通道缓冲串行端口(McBSP)/ SPI
串行外设接口(SPI)
1
3(A/B/C)
2(A/B)
1
3(A/B/C)
2(A/B)
1
3(A/B/C)
2(A/B)
2(A/B)
1
串行通信接口(SCI)（兼容UART）
增强型控制器局域网(eCAN)
内部集成电路(I2C)
2(A/B)
1
88
8
88
88
88
通用I/O 引脚（共用）
外部中断
–
-
8
8
8
-
176 引脚PGF 封装
支持
支持
支持
支持
支持
是
是
-
是
-
-
-
-
176 引脚PTP 封装
支持
支持
支持
支持
支持
支持
–
-
179 焊球ZHH
179 焊球ZAY
179 焊球ZJZ
封装
-
-
支持
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表5-1. F2833x 器件比较(continued)
F28335
F28335-Q1
(150MHz)
F28334
(150MHz)
F28333
(100MHz)
F28332
(100MHz)
类型(1)
特性
PGF、ZHH、ZAY、 PGF、ZHH、ZAY、
-
-
PGF
-
答：–40°C 至85°C
S：–40°C 至125°C
PGF、ZHH、ZJZ
PTP、ZJZ
ZJZ
ZJZ
PTP、ZJZ
PTP、ZJZ
温度选项
Q：–40°C 至125°C
（符合AEC Q100 标
准）
-
-
PTP、ZJZ
PTP、ZJZ
PTP、ZJZ
(1) 类型变化代表外设模块中的主要功能特性差异。在一个外设类型内，器件之间会有细微差异，但不会影响模块的基本功能性。这些特定
于器件的差异列示在C2000 实时控制MCU 外设参考指南和TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册中。
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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表5-2. F2823x 器件比较
F28235
F28235-Q1
(150MHz)
F28234
F28234-Q1
(150MHz)
F28232
F28232-Q1
(100MHz)
类型(1)
特性
-
-
-
6.67ns
6.67ns
10ns
指令周期
浮点单元
否
否
否
256K
128K
64K
3.3V 片载闪存（16 位字）
单周期访问RAM (SARAM)
（16 位字）
-
-
34K
1K
34K
1K
26K
1K
一次性可编程(OTP) ROM
（16 位字）
-
针对片上闪存/SARAM/OTP 块的代码安全
引导ROM (8K × 16)
支持
是
是
-
支持
是
是
是
1
0
0
0
0
16/32 位外部接口（XINTF）
6 通道直接内存存取(DMA)
PWM 通道
是
是
是
是
是
ePWM1/2/3/4/5/6
ePWM1/2/3/4/5/6
ePWM1/2/3/4/5/6
ePWM1A/2A/3A/4A
eCAP1/2/3/4
ePWM1A/2A/3A/4A/5A/6A ePWM1A/2A/3A/4A/5A/6A
HRPWM 通道
eCAP1/2/3/4/5/6
eQEP1/2
eCAP1/2/3/4
eQEP1/2
32 位捕捉输入或辅助PWM 输出
32 位正交编码器脉冲(QEP) 通道（四个输
入/通道）
0
-
eQEP1/2
看门狗计时器
通道数量
支持
16
是
16
是
16
MSPS
2
12.5
80ns
12.5
80ns
12.5
80ns
12 位ADC
转换时间
-
3
3
3
32 位CPU 计时器
1
0
0
0
0
2(A/B)
2(A/B)
1(A)
多通道缓冲串行端口(McBSP)/ SPI
串行外设接口(SPI)
1
1
1
3(A/B/C)
3(A/B/C)
2(A/B)
串行通信接口(SCI)（兼容UART）
增强型控制器局域网(eCAN)
内部集成电路(I2C)
2(A/B)
2(A/B)
2(A/B)
1
88
8
1
1
88
88
通用I/O 引脚（共用）
外部中断
–
-
8
8
-
176 引脚PGF 封装
支持
支持
支持
-
是
是
-
-
176 引脚PTP 封装
179 焊球ZHH
是
是
封装
是
是
179 焊球ZAY
–
-
支持
是
179 焊球ZJZ
支持
是
是
-
答：–40°C 至85°C
PGF、ZHH、ZJZ
PGF、ZHH、ZAY、ZJZ
PGF、ZHH、ZAY、ZJZ
S：–40°C 至
-
-
PTP、ZJZ
PTP、ZJZ
PTP、ZJZ
125°C
温度选项
Q：–40°C 至
125°C
（符合AEC Q100
标准）
PTP、ZJZ
PTP、ZJZ
PTP、ZJZ
(1) 类型变化代表外设模块中的主要功能特性差异。在一个外设类型内，器件之间会有细微差异，但不会影响模块的基本功能性。这些特定
于器件的差异列示在C2000 实时控制MCU 外设参考指南和TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册中。
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5.1 相关产品
有关类似产品的信息，请参阅以下链接：
TMS320F2833x 实时微控制器
F2833x 系列是率先包含浮点单元 (FPU) 的 C2000™ MCU。它包含第一代 ePWM 计时器。其 12.5MSPS、12 位
ADC 在同类集成式模数转换器中仍非常出色。F2833x 配备 150MHz CPU 和多达 512KB 的片上闪存，并采用
176 引脚QFP 或179 焊球BGA 封装。
TMS320C2834x 实时微控制器
C2834x 系列不含片上闪存和集成式 ADC，从而实现了高达 300MHz 的超快时钟速度。它采用 179 焊球 QFP 或
256 焊球BGA 封装。
TMS320F2837xD 实时微控制器
F2837xD 系列为双子系统的性能设定了一个新标准。每个子系统由C28x CPU 和并行控制律加速器(CLA) 组成，
每个子系统的运行频率为 200MHz 。增强性能的是 TMU 和 VCU 加速器。新功能包括多个 16 位/12 位模式
ADC、DAC、Σ-Δ 滤波器、USB、可配置逻辑块 (CLB)、片上振荡器和所有外设的增强版。F2837xD 可提供高
达1MB 的闪存。其采用176 引脚QFP 或337 引脚BGA 封装。
TMS320F2837xS 实时微控制器
F2837xS 系列是 F2837xD 的引脚对引脚兼容版本，但仅启用了一个 C28x CPU 和 CLA 子系统。它还采用 100
引脚QFP，以实现与TMS320F2807x 系列的兼容性。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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6 终端配置和功能
6.1 引脚图
176 引脚 PGF/PTP 薄型四方扁平封装(LQFP)引脚分配显示在图 6-1 中。图 6-2 至图 6-5 显示了 179 焊球 ZHH
球栅阵列(BGA) 和179 焊球ZAY 全新微间距球栅阵列 (nFBGA) 端子分配。图6-6 至图6-9 显示了176 焊球ZJZ
塑料BGA 端子分配。表6-1 说明了每个引脚的功能。
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
GPIO76/XD3
GPIO77/XD2
GPIO78/XD1
GPIO79/XD0
88 GPIO48/ECAP5/XD31
87 TCK
86 EMU1
85
84
83
EMU0
V
DD3VFL
GPIO38/XWE0
XCLKOUT
V
SS
V
82 TEST2
81 TEST1
80
79 TMS
78
DD
CIRXDA/XZCS6
V
SS
XRS
GPIO28/SCIRXDA/XZCS6
GPIO34/ECAP1/XREADY
V
TRST
DDIO
V
77 TDO
76 TDI
SS
GPIO36/SCIRXDA/XZCS0
V
75 GPIO33/SCLA/EPWMSYNCO/ADCSOCBO
74 GPIO32/SDAA/EPWMSYNCI/ADCSOCAO
73 GPIO27/ECAP4/EQEP2S/MFSXB
72 GPIO26/ECAP3/EQEP2I/MCLKXB
DD
V
SS
GPIO35/SCITXDA/XR/W
XRD
GPIO37/ECAP2/XZCS7
GPIO40/XA0/XWE1
V
71
70
DDIO
V
SS
GPIO41/XA1
GPIO42/XA2
69 GPIO25/ECAP2/EQEP2B/MDRB
68 GPIO24/ECAP1/EQEP2A/MDXB
67 GPIO23/EQEP1I/MFSXA/SCIRXDB
66 GPIO22/EQEP1S/MCLKXA/SCITXDB
65 GPIO21/EQEP1B/MDRA/CANRXB
64 GPIO20/EQEP1A/MDXA/CANTXB
63 GPIO19/SPISTEA/SCIRXDB/CANTXA
62 GPIO18/SPICLKA/SCITXDB/CANRXA
V
V
DD
V
SS
GPIO43/XA3
GPIO44/XA4
GPIO45/XA5
V
DDIO
V
61
60
59
58
SS
GPIO46/XA6
GPIO47/XA7
DD
V
V
V
SS
DD2A18
SS2AGND
GPIO80/XA8 163
164
165
166
167
168
169
170
171
GPIO81/XA9
GPIO82/XA10
57 ADCRESEXT
56 ADCREFP
55 ADCREFM
54 ADCREFIN
53 ADCINB7
V
SS
V
DD
GPIO83/XA11
ADCINB6
ADCINB5
ADCINB4
ADCINB3
ADCINB2
ADCINB1
ADCINB0
GPIO84/XA12
V
52
51
50
49
48
47
46
45
DDIO
V
SS
GPIO85/XA13 172
GPIO86/XA14
GPIO87/XA15
173
174
175
176
GPIO39/XA16
GPIO31/CANTXA/XA17
V
DDAIO
图6-1. F2833x，F2823x 176 引脚PGF/PTP 薄型四方扁平封装(LQFP)（顶视图）
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备注
散热焊盘应焊接到 PCB 的接地 (GND) 平面，因为这将提供最好的热传导路径。对于此器件，散热焊盘
未以电气方式短接至内部裸片 VSS；因此，散热焊盘不提供与 PCB 地的电气连接。为了充分利用
PowerPAD™ 封装中设计的热效率，PCB 的设计必须考虑到这种技术。需要在散热焊盘正下方的 PCB
表面上安装一个导热焊盘。导热焊盘应焊接到散热焊盘上；导热焊盘应尽可能大，以散发所需的热量。
应使用一组散热过孔将散热焊盘与电路板的内部GND 平面连接。请参阅PowerPAD™ 热增强型封装，
了解有关使用PowerPAD 封装的更多详细信息。
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1
2
3
4
5
6
7
GPIO21/
EQEP1B/
MDRA/
VSSAIO
VSS
P
N
ADCINB0
ADCINB2
ADCINB6
ADCREFP
P
CANRXB
GPIO22/
EQEP1S/
MCLKXA/
SCITXDB
VDDAIO
VDD
ADCINA1
ADCINB1
ADCINB5
ADCREFM
N
GPIO23/
EQEP1I/
MFSXA/
SCIRXDB
VDD2A18
M
ADCINA2
ADCINA5
VSS1AGND
ADCLO
ADCINA4
VDDA2
ADCINA0
ADCINA3
VSSA2
ADCINB4
ADCINB3
ADCRESEXT
ADCREFIN
ADCINB7
M
GPIO18/
SPICLKA/
SCITXDB/
CANRXA
GPIO20/
EQEP1A/
MDXA/
L
L
CANTXB
GPIO19/
SPISTEA/
SCIRXDB/
CANTXA
VSS2AGND
K
ADCINA7
K
6
7
GPIO17/
SPISOMIA/
CANRXB/
TZ6
VDD
VSS
VDD1A18
J
ADCINA6
GPIO16/
J
GPIO14/
TZ3/XHOLD/
SCITXDB/
MCLKXB
GPIO13/
TZ2/
GPIO15/
TZ4/XHOLDA/ SPISIMOA/
H
H
VDD
CANRXB/
MDRB
SCIRXDB/
MFSXB
CANTXB/
TZ5
1
2
3
4
5
图6-2. F2833x、F2823x 179 焊球ZHH MicroStar BGA 和179 焊球ZAY nFBGA（左上象限）（底视图）
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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8
9
10
11
12
13
14
GPIO33/
SCLA/
GPIO48/
ECAP5/
XD31
GPIO50/
EQEP1A/
XD29
VSS
P
N
TMS
TEST2
EMU1
P
N
EPWMSYNCO/
ADCSOCBO
GPIO25/
ECAP2/
EQEP2B/
MDRB
GPIO32/
SDAA/
GPIO49/
ECAP6/
XD30
VSS
VSS
VDDIO
TCK
EPWMSYNCI/
ADCSOCAO
GPIO24/
ECAP1/
EQEP2A/
MDXB
GPIO51/
EQEP1B/
XD28
GPIO52/
EQEP1S/
XD27
VDD3VFL
VSS
M
TDI
M
TRST
GPIO27/
ECAP4/
EQEP2S/
MFSXB
GPIO53/
EQEP1I/
XD26
GPIO54/
SPISIMOA/
XD25
GPIO55/
SPISOMIA/
XD24
VDDIO
L
EMU0
L
XRS
TEST1
VSS
GPIO26/
ECAP3/
EQEP2I/
MCLKXB
GPIO56/
SPICLKA/
XD23
GPIO58/
MCLKRA/
XD21
GPIO57/
SPISTEA/
XD22
VDD
K
TDO
K
8
9
VSS
J
X2
X1
XCLKIN
J
GPIO59/
MFSRA/
XD20
VSS
VDDIO
VDD
VSS
H
H
10
11
12
13
14
图6-3. F2833x、F2823x 179 焊球ZHH MicroStar BGA 和179 焊球ZAY nFBGA（右上象限）（底视图）
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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1
2
3
4
5
GPIO11/
EPWM6B/
SCIRXDB/
ECAP4
GPIO12/
TZ1/
GPIO10/
EPWM6A/
CANRXB/
GPIO9/
EPWM5B/
SCITXDB/
ECAP3
VSS
G
G
CANTXB/
MDXB
ADCSOCBO
GPIO8/
EPWM5A/
CANTXB/
GPIO7/
EPWM4B/
MCLKRA/
ECAP2
VDD
VSS
VDDIO
F
F
ADCSOCAO
6
7
GPIO6/
GPIO5/
EPWM3B/
MFSRA/
ECAP1
GPIO3/
EPWM2B/
ECAP5/
EPWM4A/
GPIO4/
GPIO84/
XA12
GPIO81/
XA9
VDDIO
E
D
E
EPWMSYNCI/
EPWMSYNCO
EPWM3A
MCLKRB
GPIO1/
EPWM1B/
ECAP6/
MFSRB
GPIO2/
GPIO86/
XA14
GPIO83/
XA11
GPIO45/
XA5
VSS
VSS
D
EPWM2A
GPIO29/
SCITXDA/
XA19
GPIO0/
GPIO85/
XA13
GPIO82/
XA10
GPIO80/
XA8
VSS
VSS
C
B
C
B
EPWM1A
GPIO30/
CANRXA/
XA18
GPIO39/
XA16
GPIO46/
XA6
GPIO43/
XA3
VDD
VSS
VDD
GPIO31/
CANTXA/
XA17
GPIO87/
XA15
GPIO47/
XA7
GPIO44/
XA4
VDDIO
VSS
A
A
1
2
3
4
5
6
7
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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10
11
12
13
14
GPIO63/
SCITXDC/
XD16
GPIO61/
MFSRB/
XD18
GPIO62/
SCIRXDC
XD17
GPIO60/
MCLKRB/
XD19
GPIO64/
XD15
G
G
GPIO69/
XD10
GPIO66/
XD13
GPIO65/
XD14
VSS
VDD
F
F
8
9
GPIO28/
SCIRXDA/
XZCS6
GPIO68/
XD11
GPIO67/
XD12
VSS
VDD
VDDIO
VSS
E
D
C
B
A
E
D
C
B
A
GPIO40/
XA0/
GPIO37/
ECAP2/
XZCS7
GPIO34/
ECAP1/
XREADY
GPIO38/
XWE0
GPIO70/
XD9
VDD
VSS
XWE1
GPIO36/
SCIRXDA/
XZCS0
GPIO73/
XD6
GPIO74/
XD5
GPIO71/
XD8
VDD
VSS
XCLKOUT
GPIO42/
XA2
GPIO78/
XD1
GPIO76/
XD3
GPIO72/
XD7
VDD
VDDIO
XRD
GPIO35/
GPIO41/
XA1
GPIO79/
XD0
GPIO77/
XD2
GPIO75/
XD4
VSS
VSS
SCITXDA/
XR/W
8
9
10
11
12
13
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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2
3
4
5
6
7
P
N
ADCINB0
ADCREFM
ADCREFP ADCRESEXT ADCREFIN
VSSA2
VSS2AGND
ADCLO
ADCINB1
ADCINB3
ADCINB5
ADCINB7
EMU0
VSSAIO
M
ADCINA2
ADCINA5
ADCINA1
ADCINA4
ADCINA0
ADCINA3
VDD1A18
ADCINB2
VSS1AGND
VDDA2
ADCINB4
ADCINB6
TEST1
TEST2
VDDAIO
VDD2A18
L
ADCINA7
GPIO15/
ADCINA6
GPIO16/
K
GPIO17/
SPISOMIA/
CANRXB/
TZ6
TZ4/XHOLDA/ SPISIMOA/
VDD
VSS
VSS
J
SCIRXDB/
MFSXB
CANTXB/
TZ5
GPIO12/
TZ1/
GPIO13/
TZ2/
GPIO14/
TZ3/XHOLD/
SCITXDB/
MCLKXB
VDD
VSS
VSS
H
CANTXB/
MDXB
CANRXB/
MDRB
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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8
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10
11
12
13
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GPIO20/
EQEP1A/
MDXA/
GPIO23/
EQEP1I/
MFSXA/
SCIRXDB
GPIO26/
ECAP3/
EQEP2I/
MCLKXB
GPIO33/
SCLA/
VSS
VSS
EMU1
P
N
M
L
EPWMSYNCO/
ADCSOCBO
CANTXB
GPIO18/
SPICLKA/
SCITXDB/
CANRXA
GPIO21/
EQEP1B/
MDRA/
GPIO24/
ECAP1/
EQEP2A/
MDXB
GPIO27/
ECAP4/
EQEP2S/
MFSXB
VDDIO
TDI
TDO
XRS
CANRXB
GPIO19/
SPISTEA/
SCIRXDB/
CANTXA
GPIO22/
EQEP1S/
MCLKXA/
SCITXDB
GPIO25/
ECAP2/
GPIO32/
SDAA/
TMS
TCK
EQEP2B/ EPWMSYNCI/
MDRB
ADSOCAO
GPIO50/
EQEP1A/
XD29
GPIO49/
ECAP6/
XD30
GPIO48/
ECAP5/
XD31
VDD
VDD3VFL
VDDIO
TRST
GPIO53
EQEP1I/
XD26
GPIO52/
EQEP1S/
XD27
GPIO51/
EQEP1B/
XD28
VDD
K
GPIO56/
SPICLKA/
XD23
GPIO55/
SPISOMIA/
XD24
GPIO54/
SPISIMOA/
XD25
VSS
VSS
VDD
J
GPIO59/
MFSRA/
XD20
GPIO58/
MCLKRA/
XD21
GPIO57/
SPISTEA/
XD22
VSS
VSS
X2
H
图6-7. F2833x、F2823x 176 焊球ZJZ 塑料BGA （右上象限）（底视图）
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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GPIO9/
EPWM5B/
SCITXDB/
ECAP3
GPIO10/
EPWM6A/
CANRXB/
GPIO11/
EPWM6B/
SCIRXDB/
ECAP4
VDDIO
VSS
VSS
G
ADCSOCBO
GPIO6/
GPIO7/
EPWM4B/
MCLKRA/
ECAP2
GPIO8/
EPWM5A/
CANTXB/
EPWM4A/
VDD
VSS
VSS
F
EPWMSYNCI/
EPWMSYNCO
ADCSOCAO
GPIO3/
EPWM2B/
ECAP5/
GPIO5/
EPWM3B/
MFSRA/
ECAP1
GPIO4/
VDDIO
E
D
C
B
A
EPWM3A
MCLKRB
GPIO1/
EPWM1B/
ECAP6/
MFSRB
GPIO0/
GPIO2/
GPIO47/
XA7
VDD
VDD
VDDIO
EPWM1A
EPWM2A
GPIO29/
SCITXDA/
XA19
GPIO30/
CANRXA/
XA18
GPIO39/
XA16
GPIO85/
XA13
GPIO82/
XA10
GPIO46/
XA6
GPIO43/
XA3
GPIO31/
CANTXA/
XA17
GPIO87/
XA15
GPIO84/
XA12
GPIO81/
XA9
GPIO45/
XA5
GPIO42/
XA2
VDDIO
GPIO86/
XA14
GPIO83/
XA11
GPIO80/
XA8
GPIO44/
XA4
GPIO41/
XA1
VSS
VSS
1
2
3
4
5
6
7
图6-8. F2833x、F2823x 176 焊球ZJZ 塑料BGA （左下象限）（底视图）
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GPIO60/
VSS
VSS
VDDIO
MCLKRB/
XD19
XCLKIN
X1
G
GPIO63/
SCITXDC/
XD16
GPIO62/
SCIRXDC/
XD17
GPIO61/
MFSRB/
XD18
VSS
VSS
VDD
F
GPIO66/
XD13
GPIO65/
XD14
GPIO64/
XD15
VDD
E
D
C
B
A
GPIO28/
SCIRXDA/
XZCS6
GPIO69/
XD10
GPIO68/
XD11
GPIO67/
XD12
VDD
VDD
VDDIO
GPIO36/
SCIRXDA/
XZCS0
GPIO40/
GPIO38/
XWE0
GPIO78/
XD1
GPIO75/
XD4
GPIO71/
XD8
GPIO70/
XD9
XA0/XWE1
GPIO37/
ECAP2/
XZCS7
GPIO35/
SCITXDA/
XR/W
GPIO79/
XD0
GPIO77/
XD2
GPIO74/
XD5
GPIO72
XD7
VSS
GPIO34/
ECAP1/
XREADY
GPIO76/
XD3
GPIO73/
XD6
VDDIO
VSS
XCLKOUT
XRD
8
9
10
11
12
13
14
图6-9. F2833x、F2823x 176 焊球ZJZ 塑料BGA （右下象限）（底视图）
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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6.2 信号说明
表6-1 对这些信号进行了说明。GPIO 功能（用斜体显示）在复位时为缺省值。在它们下面列出的外设信号是供替
换的功能。有些外设功能并非在所有器件上都可用。详细信息请见表 5-1 和表 5-2。输入不是 5V 耐压。所有能够
产生 XINTF 输出功能的引脚有 8mA（典型）的驱动强度。即使引脚没有配置 XINTF 功能，也有此驱动能力。所
有其他引脚有一个 4mA 驱动力的驱动典型值(除另有注明外)。所有 GPIO 引脚为 I/O/Z 且有一个内部上拉电阻
器，此内部上拉电阻器可在每个引脚上有选择性的启用/禁用。这一特性只适用于 GPIO 引脚。GPIO0-GPIO11 引
脚上的上拉电阻器在复位时并不启用。GPIO12-GPIO87 引脚上的上拉电阻器复位时被启用。
表6-1. 信号说明
引脚编号
PGF、
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
PTP
引脚编
号
JTAG
带有内部下拉电阻的JTAG 测试复位。当被驱动至高电平时，TRST 使扫描系统获得器件运
行的控制权。如果此信号未连接或驱动至低电平，则器件将在功能模式下运行，测试复位信
号将被忽略。
TRST
78
M10
L11
注意：TRST 是一个高电平有效测试引脚并且必须在正常器件运行期间一直保持低电平。在
这个引脚上需要一个外部下拉电阻器。此电阻器的阻值应该基于适用于该设计的调试器Pod
的驱动强度。通常情况下，一个2.2kΩ 电阻器可提供足够的保护。由于这是特定于应用
的，TI 建议针对调试器和应用的适当运行对每个目标板进行验证。(I，↓)
TCK
TMS
87
79
N12
P10
M14
M12
带有内部上拉电阻(I，↑) 的JTAG 测试时钟
带有内部上拉电阻器的JTAG 测试模式选择(TMS)。此串行控制输入在TCK 上升沿上的
TAP 控制器中计时。(I，↑)
带有内部上拉电阻器的JTAG 测试数据输入(TDI)。TDI 在TCK 上升沿上的所选寄存器（指
令或数据）中计时。(I, ↑)
TDI
76
77
M9
K9
N12
N13
JTAG 扫描输出，测试数据输出(TDO)。所选寄存器（指令或者数据）的内容被从TCK 下
降沿上的TDO 移出。（O/Z 8mA 驱动）
TDO
仿真器引脚0。当TRST 被驱动为高电平时，此引脚用作一个对JTAG 调试探针系统的中断
或来自该系统的中断并在JTAG 扫描过程中被定义为输入/输出。这个引脚也被用于将器件
置于边界扫面模式中。在EMU0 引脚处于逻辑高电平状态并且EMU1 引脚处于逻辑低电平
状态时，TRST 引脚的上升沿将把器件锁存在边界扫面模式。（I/O/Z，8mA 驱动↑）
注意：在这个引脚上需要一个外部上拉电阻器。这个电阻器的值应该基于适用于这个设计的
调试器推进源代码的驱动强度。通常一个2.2kΩ至4.7kΩ的电阻器已可以满足要求。由于
这是特定于应用的，TI 建议针对调试器和应用的适当运行对每个目标板进行验证。
EMU0
EMU1
85
86
L11
N7
P8
仿真器引脚1。当TRST 被驱动为高电平时，此引脚用作一个对JTAG 调试探针系统的中断
或来自该系统的中断并在JTAG 扫描过程中被定义为输入/输出。这个引脚也被用于将器件
置于边界扫面模式中。在EMU0 引脚处于逻辑高电平状态并且EMU1 引脚处于逻辑低电平
状态时，TRST 引脚的上升沿将把器件锁存在边界扫面模式。（I/O/Z，8mA 驱动↑）
注意：在这个引脚上需要一个外部上拉电阻器。这个电阻器的值应该基于适用于这个设计的
调试器推进源代码的驱动强度。通常一个2.2kΩ至4.7kΩ的电阻器已可以满足要求。由于
这是特定于应用的，TI 建议针对调试器和应用的适当运行对每个目标板进行验证。
P12
闪存
VDD3VFL
TEST1
TEST2
84
81
82
M11
K10
P11
L9
M7
L7
3.3V 闪存内核电源引脚。这个引脚应该一直被连接至3.3V。
测试引脚。为TI 保留。必须保持未连接状态。(I/O)
测试引脚。为TI 保留。必须保持未连接状态。(I/O)
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表6-1. 信号说明(continued)
引脚编号
PGF、
PTP
引脚编
号
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
时钟
源自SYSCLKOUT 的输出时钟。XCLKOUT 频率或者与SYSCLKOUT 的频率相同， 或者
是后者的一半或四分之一。这是由位18：16 (XTIMCLK) 和在XINTCNF2 寄存器中的位2
(CLKMODE) 控制的。复位时，XCLKOUT = SYSCLKOUT/4。通过将
XINTCNF2[CLKOFF] 设定为1，可关闭XCLKOUT 信号。与其它GPIO 引脚不同，复位
时，不将XCLKOUT 引脚置于一个高阻抗状态。（O/Z，8mA 驱动）。
XCLKOUT
XCLKIN
138
105
C11
J14
A10
G13
外部振荡器输入。这个引脚被用于从一个外部3.3V 振荡器馈入一个时钟。在这种情况下，
X1 引脚必须连接到GND。如果使用到了晶振/谐振器（或1.9V 外部振荡器被用来把时钟馈
入X1 引脚），此引脚必须连接到GND。(I)
内部/外部振荡器输入。为了使用这个内部振荡器，一个石英晶振或者一个陶瓷电容器必须
被连接在X1 和X2。X1 引脚以1.9V/1.8V 内核数字电源为基准。可在X1 引脚上连接一个
1.9V/1.8V 外部振荡器。在这种情况下，XCLKIN 引脚必须接地。如果一个3.3V 外部振荡器
与XCLKIN 引脚一起使用的话，X1 必须接至GND。(I)
X1
X2
104
102
J13
J11
G14
H14
内部振荡器输出。一个石英晶振或者一个陶瓷电容器必须被连接在X1 和X2。如果X2 未使
用，必须使其保持未连接状态。(O)
复位
器件复位（输入）和看门狗复位（输出）。
器件复位。XRS 导致器件终止执行。PC 将指向包含在位置0x3FFFC0 中的地址。当XRS
被置为高电平时，在PC 指向的位置开始执行。当看门狗复位时，此引脚由MCU 驱动为低
电平。看门狗复位期间，在512 个OSCCLK 周期的看门狗复位持续时间内，XRS 引脚被驱
动为低电平。（I/OD，↑）
XRS
80
L10
M13
此引脚的输出缓冲器是一个带有内部上拉电阻器的开漏。如果此引脚由外部器件驱动，则应
该使用开漏器件。
可在该引脚上使用一个外部R-C 电路，并注意仍要满足断电期间的时序要求。
ADC 信号
ADC 组A，通道7 输入(I)
ADC 组A，通道6 输入(I)
ADC 组A，通道5 输入(I)
ADC 组A，通道4 输入(I)
ADC 组A，通道3 输入(I)
ADC 组A，通道2 输入(I)
ADC 组A，通道1 输入(I)
ADC 组A，通道0 输入(I)
ADC 组B，通道7 输入(I)
ADC 组B，通道6 输入(I)
ADC 组B，通道5 输入(I)
ADC 组B，通道4 输入(I)
ADC 组B，通道3 输入(I)
ADC 组B，通道2 输入(I)
ADC 组B，通道1 输入(I)
ADC 组B，通道0 输入(I)
低基准（连接至模拟接地）(I)
ADC 外部电流偏置电阻器。将一个22kΩ 电阻器接至模拟接地。
外部基准输入(I)
ADCINA7
ADCINA6
ADCINA5
ADCINA4
ADCINA3
ADCINA2
ADCINA1
ADCINA0
ADCINB7
ADCINB6
ADCINB5
ADCINB4
ADCINB3
ADCINB2
ADCINB1
ADCINB0
ADCLO
35
36
37
38
39
40
41
42
53
52
51
50
49
48
47
46
43
57
54
K4
J5
K1
K2
L1
L1
L2
L2
L3
L3
M1
N1
M3
K5
P4
N4
M4
L4
M1
M2
M3
N6
M6
N5
M5
N4
M4
N3
P3
N2
P6
P7
P3
N3
P2
M2
M5
L5
ADCRESEXT
ADCREFIN
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表6-1. 信号说明(continued)
引脚编号
PGF、
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
PTP
引脚编
号
内部基准正输出。要求将一个低等效串联电阻(ESR)（低于1.5Ω）的2.2μF 陶瓷旁路电容
器接至模拟接地。(O)
注意：可以使用ADC 时钟速率来从系统中使用的电容器数据表中得出ESR 规格。
ADCREFP
ADCREFM
56
55
P5
N5
P5
P4
内部基准中输出。要求将一个低等效串联电阻(ESR)（低于1.5Ω）的2.2μF 陶瓷旁路电容
器接至模拟接地。(O)
注意：可以使用ADC 时钟速率来从系统中使用的电容器数据表中得出ESR 规格。
CPU 和I/O 电源引脚
ADC 模拟电源引脚
VDDA2
VSSA2
VDDAIO
VSSAIO
VDD1A18
VSS1AGND
VDD2A18
VSS2AGND
VDD
34
33
K2
K3
K4
P1
L5
ADC 模拟接地引脚
45
N2
P1
ADC 模拟I/O 电源引脚
ADC 模拟I/O 接地引脚
ADC 模拟电源引脚
44
N1
K3
L4
31
J4
32
K1
ADC 模拟接地引脚
59
M6
K6
L6
ADC 模拟电源引脚
58
P2
D4
D5
D8
D9
E11
F4
ADC 模拟接地引脚
4
B1
VDD
15
B5
VDD
23
B11
C8
D13
E9
VDD
29
VDD
61
VDD
101
109
117
126
139
146
154
167
9
VDD
F3
F11
H4
J4
CPU 和逻辑数字电源引脚
VDD
F13
H1
H12
J2
VDD
VDD
J11
K11
L8
VDD
VDD
K14
N6
A4
VDD
VDDIO
VDDIO
VDDIO
VDDIO
VDDIO
VDDIO
VDDIO
VDDIO
VDDIO
A13
B1
71
B10
E7
93
D7
107
121
143
159
170
E12
F5
D11
E4
数字I/O 电源引脚
L8
G4
H11
N14
G11
L10
N14
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表6-1. 信号说明(continued)
引脚编号
PGF、
PTP
引脚编
号
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
VSS
3
A5
A10
A11
B4
A1
A2
A14
B14
F6
8
14
22
30
C3
60
C7
F7
70
C9
F8
83
D1
F9
92
D6
G6
G7
G8
G9
H6
H7
H8
H9
J6
103
106
108
118
120
125
140
144
147
155
160
166
171
D14
E8
E14
F4
数字接地引脚
F12
G1
H10
H13
J3
J7
J10
J12
M12
N10
N11
P6
J8
J9
P13
P14
P8
GPIO 和外设信号
GPIO0
通用输入/输出0 (I/O/Z)
EPWM1A
-
-
增强型PWM1 输出A 和HRPWM 通道(O)
-
-
5
6
C1
D3
D2
E4
E2
D1
D2
D3
E1
E2
通用输入/输出1 (I/O/Z)
GPIO1
EPWM1B
ECAP6
MFSRB
增强型PWM1 输出B (O)
增强型捕捉6 输入/输出(I/O)
McBSP-B 接收帧同步(I/O)
GPIO2
EPWM2A
-
-
通用输入/输出2 (I/O/Z)
增强型PWM2 输出A 和HRPWM 通道(O)
-
-
7
通用输入/输出3 (I/O/Z)
增强型PWM2 输出B (O)
增强型捕捉5 输入/输出(I/O)
McBSP-B 接收时钟(I/O)
GPIO3
EPWM2B
ECAP5
10
11
MCLKRB
GPIO4
EPWM3A
-
-
通用输入/输出4 (I/O/Z)
增强型PWM3 输出A 和HRPWM 通道(O)
-
-
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表6-1. 信号说明(continued)
引脚编号
PGF、
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
PTP
引脚编
号
通用输入/输出5 (I/O/Z)
GPIO5
EPWM3B
MFSRA
ECAP1
增强型PWM3 输出B (O)
McBSP-B 接收帧同步(I/O)
增强型捕捉输入/输出1 (I/O)
12
13
16
17
18
19
20
21
24
E3
E1
F2
F1
G5
G4
G2
G3
H3
E3
F1
F2
F3
G1
G2
G3
H1
H2
通用输入/输出6 (I/O/Z)
增强型PWM4 输出A 和HRPWM 通道(O)
外部ePWM 同步脉冲输入(I)
GPIO6
EPWM4A
EPWMSYNCI
EPWMSYNCO
外部ePWM 同步脉冲输出(O)
通用输入/输出7 (I/O/Z)
增强型PWM4 输出B (O)
McBSP-A 接收时钟(I/O)
增强型捕捉输入/输出2 (I/O)
GPIO7
EPWM4B
MCLKRA
ECAP2
通用输入/输出8 (I/O/Z)
增强型PWM5 输出A 和HRPWM 通道(O)
增强型CAN-B 发送(O)
GPIO8
EPWM5A
CANTXB
ADCSOCAO
ADC 转换启动A (O)
通用输入/输出9 (I/O/Z)
增强型PWM5 输出B (O)
SCI-B 传输数据(O)
GPIO9
EPWM5B
SCITXDB
ECAP3
增强型捕捉输入/输出3 (I/O)
通用输入/输出10 (I/O/Z)
增强型PWM6 输出A 和HRPWM 通道(O)
增强型CAN-B 接收(I)
GPIO10
EPWM6A
CANRXB
ADCSOCBO
ADC 转换启动B (O)
通用输入/输出11 (I/O/Z)
增强型PWM6 输出B (O)
SCI-B 接收数据(I/O)
GPIO11
EPWM6B
SCIRXDB
ECAP4
增强型捕捉输入/输出4 (I/O)
通用输入/输出12 (I/O/Z)
跳闸区输入1 (I)
增强型CAN-B 发送(O)
McBSP-B 发送串行数据(O)
GPIO12
TZ1
CANTXB
MDXB
通用输入/输出13 (I/O/Z)
跳闸区输入2 (I)
增强型CAN-B 接收(I)
McBSP-B 接收串行数据(I)
GPIO13
TZ2
CANRXB
MDRB
GPIO14
通用输入/输出14 (I/O/Z)
触发区输入3 / 外部保持请求XHOLD，（低电平）有效时，请求外部接口(XINTF) 释放外
部总线并将所有总线和选通置于高阻抗状态。为了防止在TZ3 信号变为有效时发生这种情
况，请通过写入XINTCNF2[HOLD] = 1 来禁用此功能。如果没有这样做，XINTF 总线将在
TZ3 变为低电平后的随时进入高阻抗状态。在ePWM 侧,TZn 信号在默认情况下被忽略，除
非它们由代码启用。当任一当前的访问完成并且在XINIF 上没有等待的访问时，XINIF 将释
放总线。(I)
TZ3/ XHOLD
25
H2
H3
SCITXDB
MCLKXB
SCI-B 发送(O)
McBSP-B 发送时钟(I/O)
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表6-1. 信号说明(continued)
说明(1)
引脚编号
PGF、
PTP
引脚编
号
ZHH、
ZAY
焊球编号
名称
GPIO15
ZJZ
焊球编号
通用输入/输出15 (I/O/Z)
触发区输入4 / 外部保持确认。此选项的引脚功能是基于在GPADIR 寄存器中的所选方向。
如果此引脚被配置为输入，则TZ4 功能就会被选择。如果此引脚被配置为输出，则
XHOLDA 功能就会被选择。当XININ 已经准予一个XHOLD 请求时，XHOLDA 被驱动至有
效（低电平）。所有XINIF 总线和选通脉冲将处于高阻抗状态。当XHOLD 信号被释放时，
XHOLDA 被释放。当XHOLDA 为有效（低电平）时，外部器件应该只驱动外部总线。(I/O)
TZ4/ XHOLDA
26
H4
J1
SCIRXDB
MFSXB
SCI-B 接收(I)
McBSP-B 发送帧同步(I/O)
通用输入/输出16 (I/O/Z)
SPI 从器件输入，主器件输出(I/O)
增强型CAN-B 发送(O)
跳闸区输入5 (I)
GPIO16
SPISIMOA
CANTXB
TZ5
27
28
62
63
64
65
66
67
68
69
H5
J1
J2
J3
通用输入/输出17 (I/O/Z)
SPI-A 从器件输出，主器件输入(I/O)
增强型CAN-B 接收(I)
GPIO17
SPISOMIA
CANRXB
TZ6
跳闸区输入6 (I)
通用输入/输出18 (I/O/Z)
SPI-A 时钟输入/输出(I/O)
SCI-B 发送(O)
GPIO18
SPICLKA
SCITXDB
CANRXA
L6
N8
增强型CAN-A 接收(I)
通用输入/输出19 (I/O/Z)
SPI-A 从器件发送使能输入/输出(I/O)
SCI-B 接收(I)
GPIO19
SPISTEA
SCIRXDB
CANTXA
K7
L7
M8
P9
增强型CAN-A 发送(O)
通用输入/输出20 (I/O/Z)
增强型QEP1 输入A (I)
McBSP-A 发送串行数据(O)
增强型CAN-B 发送(O)
GPIO20
EQEP1A
MDXA
CANTXB
通用输入/输出21 (I/O/Z)
增强型QEP1 输入B (I)
McBSP-A 接收串行数据(I)
增强型CAN-B 接收(I)
GPIO21
EQEP1B
MDRA
P7
N7
M7
M8
N8
N9
CANRXB
通用输入/输出22 (I/O/Z)
增强型QEP1 选通(I/O)
McBSP-A 发送时钟(I/O)
SCI-B 发送(O)
GPIO22
EQEP1S
MCLKXA
SCITXDB
M9
P10
N10
M10
通用输入/输出23 (I/O/Z)
增强型QEP1 索引(I/O)
McBSP-A 发送帧同步(I/O)
SCI-B 接收(I)
GPIO23
EQEP1I
MFSXA
SCIRXDB
通用输入/输出24 (I/O/Z)
增强型捕捉1 (I/O）
增强型QEP2 输入A (I)
GPIO24
ECAP1
EQEP2A
MDXB
McBSP-B 发送串行数据(O)
通用输入/输出25 (I/O/Z)
增强型捕捉2 (I/O)
增强型QEP2 输入B (I)
McBSP-B 接收串行数据(I)
GPIO25
ECAP2
EQEP2B
MDRB
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表6-1. 信号说明(continued)
引脚编号
PGF、
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
PTP
引脚编
号
通用输入/输出26 (I/O/Z)
增强型捕捉3 (I/O）
增强型QEP2 索引（I/O)
McBSP-B 发送时钟(I/O)
GPIO26
ECAP3
EQEP2I
MCLKXB
72
73
K8
L9
P11
N11
通用输入/输出27 (I/O/Z)
增强型捕捉4 (I/O）
增强型QEP2 选通(I/O)
GPIO27
ECAP4
EQEP2S
MFSXB
McBSP-B 发送帧同步(I/O)
通用输入/输出28 (I/O/Z)
SCI 接收数据(I)
外部接口区域6 芯片选择(O)
GPIO28
SCIRXDA
XZCS6
141
2
E10
C2
B2
D10
C1
C2
B2
通用输入/输出29。(I/O/Z)
SCI 发送数据(O)
外部接口地址线路19 (O)
GPIO29
SCITXDA
XA19
通用输入/输出30 (I/O/Z)
增强型CAN-A 接收(I)
外部接口地址线路18 (O)
GPIO30
CANRXA
XA18
1
通用输入/输出31 (I/O/Z)
增强型CAN-A 发送(O)
外部接口地址线路17 (O)
GPIO31
CANTXA
XA17
176
A2
通用输入/输出32 (I/O/Z)
GPIO32
SDAA
EPWMSYNCI
ADCSOCAO
I2C 数据开漏双向端口(I/OD)
增强型PWM 外部同步脉冲输入(I)
ADC 转换启动A (O)
74
75
N9
P9
M11
P12
A9
通用输入/输出33 (I/O/Z)
GPIO33
SCLA
EPWMSYNCO
ADCSOCBO
I2C 时钟开漏双向端口(I/OD)
增强型PWM 外部同步脉冲输出(O)
ADC 转换启动B (O)
通用输入/输出34 (I/O/Z)
增强型捕捉输入/输出1 (I/O)
外部接口就绪信号。请注意，此引脚始终是（直接）连接到ꢀXINTFꢀ的。如果一个应用程
序使用引脚作为GPIO，同时还使用了XINTF，则应配置XINTF 来忽略就绪。
GPIO34
ECAP1
XREADY
142
D10
通用输入/输出35 (I/O/Z)
SCI-A 发送数据(O)
外部接口读取，不是写入选通
GPIO35
SCITXDA
XR/ W
148
145
150
137
175
151
A9
C10
D9
B9
C9
B8
通用输入/输出36 (I/O/Z)
SCI 接收数据(I)
外部接口区域0 芯片选择(O)
GPIO36
SCIRXDA
XZCS0
通用输入/输出37 (I/O/Z)
增强型捕捉输入/输出2 (I/O)
外部接口区域7 芯片选择(O)
GPIO37
ECAP2
XZCS7
GPIO38
-
XWE0
通用输入/输出38 (I/O/Z)
-
外部接口写入使能0 (O)
D11
B3
C10
C3
C8
GPIO39
-
XA16
通用输入/输出39 (I/O/Z)
-
外部接口地址线路16 (O)
GPIO40
-
通用输入/输出40 (I/O/Z)
-
D8
XA0/ XWE1
外部接口地址线路0/外部接口写入使能1 (O)
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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表6-1. 信号说明(continued)
引脚编号
PGF、
PTP
引脚编
号
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
GPIO41
通用输入/输出41 (I/O/Z)
-
152
153
156
157
158
161
162
88
A8
B8
A7
B7
-
XA1
外部接口地址线路1 (O)
GPIO42
-
XA2
通用输入/输出42 (I/O/Z)
-
外部接口地址线路2 (O)
GPIO43
-
XA3
通用输入/输出43 (I/O/Z)
B7
C7
-
外部接口地址线路3 (O)
GPIO44
-
XA4
通用输入/输出44 (I/O/Z)
A7
A6
-
外部接口地址线路4 (O)
GPIO45
-
XA5
通用输入/输出45 (I/O/Z)
D7
B6
-
外部接口地址线路5 (O)
GPIO46
-
XA6
通用输入/输出46 (I/O/Z)
B6
C6
-
外部接口地址线路6 (O)
GPIO47
-
XA7
通用输入/输出47 (I/O/Z)
A6
D6
-
外部接口地址线路7 (O)
通用输入/输出48 (I/O/Z)
增强型捕捉输入/输出5 (I/O)
外部接口数据线路31 (I/O/Z)
GPIO48
ECAP5
XD31
P13
N13
P14
M13
M14
L12
L13
L14
K11
L14
L13
L12
K14
K13
K12
J14
J13
J12
通用输入/输出49 (I/O/Z)
增强型捕捉输入/输出6 (I/O)
外部接口数据线路30 (I/O/Z)
GPIO49
ECAP6
XD30
89
通用输入/输出50 (I/O/Z)
增强型QEP1 输入A (I)
外部接口数据线路29 (I/O/Z)
GPIO50
EQEP1A
XD29
90
通用输入/输出51 (I/O/Z)
增强型QEP1 输入B (I)
外部接口数据线路28 (I/O/Z)
GPIO51
EQEP1B
XD28
91
通用输入/输出52 (I/O/Z)
增强型QEP1 选通(I/O)
外部接口数据线路27 (I/O/Z)
GPIO52
EQEP1S
XD27
94
通用输入/输出53 (I/O/Z)
增强型QEP1 索引(I/O)
外部接口数据线路26 (I/O/Z)
GPIO53
EQEP1I
XD26
95
通用输入/输出54 (I/O/Z)
SPI-A 从器件输入，主器件输出(I/O)
外部接口数据线路25 (I/O/Z)
GPIO54
SPISIMOA
XD25
96
通用输入/输出55 (I/O/Z)
SPI-A 从器件输出，主器件输入(I/O)
外部接口数据线路24 (I/O/Z)
GPIO55
SPISOMIA
XD24
97
通用输入/输出56 (I/O/Z)
SPI-A 时钟(I/O)
外部接口数据线路23 (I/O/Z)
GPIO56
SPICLKA
XD23
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表6-1. 信号说明(continued)
引脚编号
PGF、
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
PTP
引脚编
号
通用输入/输出57 (I/O/Z)
SPI-A 从器件发送使能(I/O)
外部接口数据线路22 (I/O/Z)
GPIO57
SPISTEA
XD22
99
K13
K12
H14
G14
G12
G13
G11
G10
F14
F11
E13
E11
F10
D12
C14
B14
H13
H12
H11
G12
F14
F13
F12
E14
E13
E12
D14
D13
D12
C14
C13
B13
通用输入/输出58 (I/O/Z)
McBSP-A 接收时钟(I/O)
外部接口数据线路21 (I/O/Z)
GPIO58
MCLKRA
XD21
100
110
111
112
113
114
115
116
119
122
123
124
127
128
129
通用输入/输出59 (I/O/Z)
McBSP-A 接收帧同步(I/O)
外部接口数据线路20 (I/O/Z)
GPIO59
MFSRA
XD20
通用输入/输出60 (I/O/Z)
McBSP-B 接收时钟(I/O)
外部接口数据线路19 (I/O/Z)
GPIO60
MCLKRB
XD19
通用输入/输出61 (I/O/Z)
McBSP-B 接收帧同步(I/O)
外部接口数据线路18 (I/O/Z)
GPIO61
MFSRB
XD18
通用输入/输出62 (I/O/Z)
SCI-C 接收数据(I)
外部接口数据线路17 (I/O/Z)
GPIO62
SCIRXDC
XD17
通用输入/输出63 (I/O/Z)
SCI-C 发送数据(O)
外部接口数据线路16 (I/O/Z)
GPIO63
SCITXDC
XD16
GPIO64
-
XD15
通用输入/输出64 (I/O/Z)
-
外部接口数据线路15 (I/O/Z)
GPIO65
-
XD14
通用输入/输出65 (I/O/Z)
-
外部接口数据线路14 (I/O/Z)
GPIO66
-
XD13
通用输入/输出66 (I/O/Z)
-
外部接口数据线路13 (I/O/Z)
GPIO67
-
XD12
通用输入/输出67 (I/O/Z)
-
外部接口数据线路12 (I/O/Z)
GPIO68
-
XD11
通用输入/输出68 (I/O/Z)
-
外部接口数据线路11 (I/O/Z)
GPIO69
-
XD10
通用输入/输出69 (I/O/Z)
-
外部接口数据线路10 (I/O/Z)
GPIO70
-
XD9
通用输入/输出70 (I/O/Z)
-
外部接口数据线路9 (I/O/Z)
GPIO71
-
XD8
通用输入/输出71 (I/O/Z)
-
外部接口数据线路8 (I/O/Z)
GPIO72
-
通用输入/输出72 (I/O/Z)
-
XD7
外部接口数据线路7 (I/O/Z)
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表6-1. 信号说明(continued)
引脚编号
PGF、
PTP
引脚编
号
说明(1)
ZHH、
ZAY
焊球编号
名称
ZJZ
焊球编号
GPIO73
通用输入/输出73 (I/O/Z)
-
130
131
132
133
134
135
136
163
164
165
168
169
172
173
C12
C13
A14
B13
A13
B12
A12
C6
A12
B12
C12
A11
B11
C11
B10
A5
-
XD6
外部接口数据线路6 (I/O/Z)
GPIO74
-
XD5
通用输入/输出74 (I/O/Z)
-
外部接口数据线路5 (I/O/Z)
GPIO75
-
XD4
通用输入/输出75 (I/O/Z)
-
外部接口数据线路4 (I/O/Z)
GPIO76
-
XD3
通用输入/输出76 (I/O/Z)
-
外部接口数据线路3 (I/O/Z)
GPIO77
-
XD2
通用输入/输出77 (I/O/Z)
-
外部接口数据线路2 (I/O/Z)
GPIO78
-
XD1
通用输入/输出78 (I/O/Z)
-
外部接口数据线路1 (I/O/Z)
GPIO79
-
XD0
通用输入/输出79 (I/O/Z)
-
外部接口数据线路0 (I/O/Z)
GPIO80
-
XA8
通用输入/输出80 (I/O/Z)
-
外部接口地址线路8 (O)
GPIO81
-
XA9
通用输入/输出81 (I/O/Z)
E6
B5
-
外部接口地址线路9 (O)
GPIO82
-
XA10
通用输入/输出82 (I/O/Z)
C5
C5
-
外部接口地址线路10 (O)
GPIO83
-
XA11
通用输入/输出83 (I/O/Z)
D5
A4
-
外部接口地址线路11 (O)
GPIO84
-
XA12
通用输入/输出84 (I/O/Z)
外部接口地址线路12 (O)
E5
B4
GPIO85
-
XA13
通用输入/输出85 (I/O/Z)
C4
C4
-
外部接口地址线路13 (O)
GPIO86
-
通用输入/输出86 (I/O/Z)
D4
A3
-
XA14
外部接口地址线路14 (O)
GPIO87
-
XA15
通用输入/输出87 (I/O/Z)
-
外部接口地址线路15 (O)
174
149
A3
B9
B3
A8
XRD
外部接口读取使能
(1) I = 输入，O = 输出，Z = 高阻抗，OD = 开漏，↑= 上拉，↓= 下拉
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
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7 规格
本节提供了最大绝对额定值和推荐工作条件。
7.1 绝对最大额定值
除非另外说明，绝对最大额定值的列表在工作温度范围内指定。(1) (2)
最小值
最大值
单位
-0.3
4.6
4.6
2.5
2.5
V
V
DDIO、VDD3VFL，以VSS 为基准
DDA2、VDDAIO，以VSSA 为基准
-0.3
–0.3
–0.3
VDD，以VSS 为基准
V
电源电压
V
DD1A18、VDD2A18，以VSSA 为基准
V
SSA2、VSSAIO、VSS1AGND、VSS2AGND
0.3
–0.3
，以VSS 为基准
VIN
-0.3
-0.3
-20
-20
4.6
4.6
20
V
V
输入电压
VO
输出电压
(3)
mA
mA
IIK（VIN < 0 或VIN > VDDIO
IOK（VO < 0 或VO > VDDIO
A 版本(4)
）
输入钳位电流
输出钳位电流
20
）
85
–40
-40
-40
-40
-65
125
125
150
150
°C
工作环境温度，TA
S 版本
Q 版本
(4)
TJ
°C
°C
结温
(4)
Tstg
贮存温度
(1) 应力超出绝对最大额定值下所列的值可能会对器件造成永久损坏。这些仅为应力额定值，并不表明器件在这些额定值下或者任何其它超
过节7.4 所述条件下可正常工作。长时间处于最大绝对额定情况下会影响设备的可靠性。
(2) 除非另有说明，所有电压值均相对于VSS
。
(3) 每个引脚上的持续钳制电流为±2mA。这包括模拟输入，此模拟输入有一个内部钳制电路，此电路能够将电压固定在一个高于VDDA2 或
者低于VSSA2 的二极管压降上。
(4) 下列一个或两个条件可能会导致整体设备的使用寿命降低：
•
•
长期高温储存
长时间在最高温度下使用
有关其他信息，请参阅半导体和IC 封装热指标。
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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7.2 ESD 等级- 汽车
值
单位
采用PTP 封装的TMS320F2833x、TMS320F2823x
人体放电模型(HBM)，符合AEC Q100-002(1)
±2000
±500
所有引脚
V(ESD)
V
静电放电
176 引脚PTP 上的转角引
脚：1、44、45、88、
89、132、133、176
充电器件模型(CDM)，符合AEC Q100-011
±750
采用ZJZ 封装的TMS320F2833x、TMS320F2823x
人体放电模型(HBM)，符合AEC Q100-002(1)
±2000
±500
所有引脚
V(ESD)
V
静电放电
充电器件模型(CDM)，符合AEC Q100-011
176 焊球ZJZ 上的转角引
脚：A1、A14、P1、P14
±750
(1) AEC Q100-002 指示应当按照ANSI/ESDA/JEDEC JS-001 规范执行HBM 应力测试。
7.3 ESD 等级- 商用
值
单位
采用PGF 封装的TMS320F2833x、TMS320F2823x
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
充电器件模型(CDM)，符合JEDEC 规范JESD22-C101(2)
±2000
±500
V(ESD)
V
V
V
静电放电
采用ZHH 封装的TMS320F2833x、TMS320F2823x
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
充电器件模型(CDM)，符合JEDEC 规范JESD22-C101(2)
采用ZAY 封装的TMS320F2833x、TMS320F2823x
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
充电器件模型(CDM)，符合JEDEC 规范JESD22-C101(2)
±2000
±500
V(ESD)
静电放电
±2000
±500
V(ESD)
静电放电
(1) JEDEC 文件JEP155 指出：500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文件JEP157 指出：250V CDM 可实现在标准ESD 控制流程下安全生产。
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.4 建议运行条件
在自然通风条件下的工作温度范围内测得（除非另有说明）
最小值 标称值
最大值 单位
3.135
1.805
1.71
3.3
1.9
1.8
3.465
1.995
1.89
V
器件电源电压，I/O，VDDIO
器件操作@ 150MHz
器件电源电压CPU，VDD
V
器件操作@ 100MHz
电源接地，VSS, VSSIO, VSSAIO, VSSA2
,
0
V
V
VSS1AGND, VSS2AGND
ADC 电源电压(3.3V)，
VDDA2，VDDAIO
3.135
3.3
3.465
1.805
1.9
1.8
3.3
1.995
器件操作@ 150MHz
器件操作@ 100MHz
ADC 电源电压，
VDD1A18，VDD2A18
V
V
1.71
1.89
3.135
3.465
闪存电源电压，VDD3VFL
F28335/F28334/F28235/F28234
2
150
器件时钟频率（系统时钟），
MHz
fSYSCLKOUT
F28333/F28332/F28232
2
2
100
VDDIO
除X1 之外的所有输入
V
V
高电平输入电压，VIH
低电平输入电压，VIL
X1
0.7 * VDD-0.05
VDD
0.8
除X1 之外的所有输入
X1
0.3 * VDD+0.05
-4
-8
除组2 之外的所有I/O
组2(1)
高电平输出拉电流，
VOH= 2.4V，IOH
mA
mA
4
除组2 之外的所有I/O
组2(1)
低电平输出灌电流，
VOL=VOL MAX，IOL
8
85
125
125
125
A 版本
–40
-40
°C
°C
环境温度，TA
结温，TJ
S 版本
-40
Q 版本
(1) 组2 引脚如下所示：GPIO28、GPIO29、GPIO30、GPIO31、TDO、XCLKOUT、EMU0、EMU1、XINTF 引脚、GPIO35-87、XRD。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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7.5 功耗摘要
7.5.1 SYSCLKOUT 150MHz 时TMS320F28335/F28235 电源引脚的流耗
(1)
(9)
(2)
(3)
IDD
IDDIO
IDD3VFL
IDDA18
典型值(4)
IDDA33
典型值(4)
模式
测试条件
典型值(4)
典型值(4)
最大值
最大值
典型值
最大值
最大值
最大值
下列的外设时钟被启用：
•
ePWM1, ePWM2,
ePWM3, ePWM4,
ePWM5, ePWM6
eCAP1, eCAP2, eCAP3,
eCAP4, eCAP5, eCAP6
eQEP1, eQEP2
eCAN-A
•
•
•
•
SCI-A, SCI-B（FIFO 模
式)
可用（闪存）
290mA
315mA
30mA
50mA
35mA
40mA
30mA
35mA
1.5mA
2mA
(6)
•
•
•
•
SPI-A（FIFO 模式)
ADC
I2C
CPU 计时器0、
CPU 计时器1、
CPU 计时器2
所有PWM 引脚被切换至
150MHz。
所有I/O 引脚保持未连接状
态。(5)
闪存断电。
XCLKOUT 被关闭。
启用下列外设时钟：
•
•
•
•
eCAN-A
SCI-A
SPI-A
IC2
100mA
120mA
15mA
IDLE（闲置）
60μA
120μA
2μA
10μA
5μA
60μA
15μA
20μA
STANDBY
（待机）
闪存断电。
外设时钟关闭。
8mA
60μA
60μA
120μA
120μA
2μA
2μA
10μA
10μA
5μA
5μA
60μA
60μA
15μA
15μA
20μA
20μA
闪存断电。
外设时钟关闭。
输入时钟禁用。(7)
HALT(8)
150μA
(1)
(2)
I
I
DDIO 电流取决于I/O 引脚上的电力负载。
DDA18 包括进入VDD1A18 和VDD2A18 引脚的电流。要实现所示空闲、待机和停机模式的IDDA18 电流，必须通过写入PCLKCR0 寄存器来
显式关闭ADC 模块的时钟。
IDDA33 包括进入VDDA2 和VDDAIO 引脚的电流。
(3)
(4) TYP 数适用于常温和标称电压。125°C 时的最大值，和最大电压(VDD= 2.0V；VDDIO，VDD3VFL，VDDA=3.6V)。
(5) 下面的操作在环路内完成：
•
•
•
•
•
•
数据从SCI-A，SCI-B，SPI-A，McBSP-A，和eCAN-A 端口连续发出。
执行乘法/加法运算。
复位看门狗。
ADC 执行连续转换。ADC 中的数据通过DMA 传送到SARAM。
执行XINTF 的32 位读/写。
GPIO19 被接通。
(6) 当SARAM 运行相同的代码时，IDDH 会随着代码从0 等待状态运行而增加。
(7) 如果一个石英晶振或者陶瓷谐振器被用作时钟源，HALF 模式将关闭内部振荡器。
(8) 停机模式IDD 电流将随温度呈非线性增加。
(9) 这个表中标明的IDD3VFL 电流为闪存读取电流，不包括用于擦除/写入操作的额外电流。闪存编程期间，从VDD 和VDD3VFL 电源轨汲取额
外的电流，如节7.9.7.3 所示。如果用户应用涉及板载闪存编程，在设计电源级时应该将这个额外电流考虑在内。
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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备注
器件中实现的外设 I/O 多路复用可防止同时使用所有可用外设。这是因为多个外设功能可能共享一个
I/O 引脚。然而，可同时打开所有外设的时钟，不过此配置并无用处。如果这么做，器件消耗的电流将
大于电流消耗表中指定的数值。
7.5.2 SYSCLKOUT 为150MHz 时TMS320F28334/F28234 电源引脚的流耗
(1)
(9)
(2)
(3)
IDD
IDDIO
IDD3VFL
IDDA18
典型值(4)
IDDA33
典型值(4)
模式
测试条件
典型值(4)
典型值(4)
最大值
最大值
典型值
最大值
最大值
最大值
下列的外设时钟被启用：
•
ePWM1, ePWM2,
ePWM3, ePWM4,
ePWM5, ePWM6
eCAP1, eCAP2,
eCAP3, eCAP4,
eCAP5, eCAP6
eQEP1, eQEP2
eCAN-A
•
•
•
•
SCI-A, SCI-B（FIFO 模
式)
可用（闪存）(6)
290mA
315mA
30mA
50mA
35mA
40mA
30mA
35mA
1.5mA
2mA
•
•
•
•
SPI-A（FIFO 模式)
ADC
I2C
CPU 计时器0、
CPU 计时器1、
CPU 计时器2
所有PWM 引脚被切换至
150MHz。
所有I/O 引脚保持未连接状
态。(5)
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.5.2 SYSCLKOUT 为150MHz 时TMS320F28334/F28234 电源引脚的流耗(continued)
(1)
(9)
(2)
(3)
IDD
IDDIO
IDD3VFL
IDDA18
IDDA33
典型值(4)
模式
测试条件
典型值(4)
典型值(4)
典型值(4)
最大值
最大值
典型值
最大值
最大值
最大值
闪存断电。
XCLKOUT 被关闭。
启用下列外设时钟：
•
•
•
•
eCAN-A
SCI-A
SPI-A
IC2
100mA
120mA
120mA
IDLE（闲置）
60μA
2μA
10μA
5μA
60μA
15μA
20μA
STANDBY（待
机）
闪存断电。
外设时钟关闭。
8mA
15mA
60μA
60μA
120μA
120μA
2μA
2μA
10μA
10μA
5μA
5μA
60μA
60μA
15μA
15μA
20μA
20μA
闪存断电。
外设时钟关闭。
输入时钟禁用。(7)
HALT(8)
150μA
(1)
(2)
I
I
DDIO 电流取决于I/O 引脚上的电力负载。
DDA18 包括进入VDD1A18 和VDD2A18 引脚的电流。若要实现所示空闲、待机和停机模式的IDDA18 电流，必须通过写入PCLKCR0 寄存器
来显式关闭ADC 模块的时钟。
IDDA33 包括进入VDDA2 和VDDAIO 引脚的电流。
(3)
(4) TYP 数适用于常温和标称电压。125°C 时的最大值，和最大电压(VDD= 2.0V；VDDIO，VDD3VFL，VDDA=3.6V)。
(5) 下面的操作在环路内完成：
•
•
•
•
•
•
数据从SCI-A，SCI-B，SPI-A，McBSP-A，和eCAN-A 端口连续发出。
执行乘法/加法运算。
复位看门狗。
ADC 执行连续转换。ADC 中的数据通过DMA 传送到SARAM。
执行XINTF 的32 位读/写。
GPIO19 被接通。
(6) 当SARAM 运行相同的代码时，IDDH 会随着代码从0 等待状态运行而增加。
(7) 如果一个石英晶振或者陶瓷谐振器被用作时钟源，HALF 模式将关闭内部振荡器。
(8) 停机模式IDD 电流将随温度呈非线性增加。
(9) 这个表中标明的IDD3VFL 电流为闪存读取电流，不包括用于擦除/写入操作的额外电流。闪存编程期间，从VDD 和VDD3VFL 电源轨汲取额
外的电流，如节7.9.7.3 所示。如果用户应用涉及板载闪存编程，在设计电源级时应该将这个额外电流考虑在内。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.5.3 减少电流消耗
2833x 和2823x MCU 具有降低器件电流消耗的方法。由于每个外设单元都有单独的时钟启用位，可通过关闭任何
未在指定应用中使用的外设模块的时钟来减少电流消耗。此外，可利用这三个低功耗模式中的任何一个来进一步
减少电流消耗。表7-1 表明了由关闭时钟所实现的流耗减少的典型值。
表7-1. 各种外设的典型电流消耗(150 MHz 时)
I
DD 电流
减少/模块(mA)(2)
外设
模块(1)
ADC
IC2
8(3)
2.5
5
eQEP
ePWM
eCAP
SCI
5
2
5
SPI
4
eCAN
McBSP
CPU 计时器
XINTF
DMA
8
7
2
10(4)
10
15
FPU
(1) 复位时，所有外设时钟被禁用。只有在外设时钟被打开后，才可
对外设寄存器进行写入/读取操作。
(2) 对于具有多个实例的外设，按照模块引用电流。例如，为ePWM
所引出的5mA 电流数是用于一个ePWM 模块。
(3) 这个数字代表了ADC 模块数字部分汲取的电流。关闭到ADC 模
块的时钟也将消除取自ADC (IDDA18) 模拟部分汲取的电流。
(4) 运行XINTF 总线对IDDIO 电流有明显的影响。基于以下原因，
这将大大增加此电流：
•
•
•
•
多少个地址/数据引脚从一个周期切换到另一个
它们切换的速度有多快
使用的接口是16 位还是32 位以及
这些引脚上的负载。
下面是进一步减少流耗的其它方法：
• 如果代码运行出SARAM，闪存模块可被断电。这将使VDD3VFL 电源轨的电流减少35mA（典型值）
• 当XCLKOUT 被关闭时，IDDIO 流耗减少了15mA（典型值）。
• 通过禁用承担输出功能引脚上的上拉电阻器和XINTF 引脚的上拉电阻器可大大节省VDDIO。通过这样可以节省
35 mW（典型值）。
• 若要在低功耗模式(LPM) 下实现超低的VDDA 电流消耗，请参阅TMS320x2833x、TMS320x2823x 实时微控
制器技术参考手册中相应的模拟章节，以确保每个模块也断电。
基线 IDD 电流（此电流是指当内核在无外设被启用的情况下执行一个仿真环路时的电流）为 165mA（典型值）。
为了达到一个指定应用所需的IDD 电流，外设（由应用启用）汲取的电流必须被添加到基线IDD 电流上。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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7.5.4 电流消耗图
Current Vs Frequency
350.00
300.00
250.00
200.00
150.00
100.00
50.00
0.00
10 20
30 40 50 60 70
80 90 100 110 120 130 140 150
SYSCLKOUT (MHz)
IDD
IDDIO
IDDA18
IDD3VFL
1.8-V Current
3.3-V Current
图7-1. 典型运行电流与频率间的关系（F28335，F28235，F28334，F28234）
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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Device Power Vs SYSCLKOUT
1000.0
900.0
800.0
700.0
600.0
500.0
400.0
300.0
200.0
100.0
0.0
SYSCLKOUT (MHz)
图7-2. 典型运行功率与频率间的关系（F28335，F28235，F28334，F28234）
备注
100MHz 的器件(28x32) 的典型工作电流可通过图7-1 估计。相比于150MHz 器件，模拟和闪存模块的
电流保持不变。然而，可以预计到 IDDIO 电流的少量下降，这是由外设引脚的外部活动的减少造成
的，电流的减少主要在IDD 中。
7.6 电气特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值 典型值 最大值 单位
2.4
IOH=IOH 最大值
VOH
VOL
IIL
V
高电平输出电压
低电平输出电压
VDDIO-0.2
-80
IOH=50μA
0.4
-190
±2
V
IOL=IOL 最大值
VDDIO=3.3V，VIN=0V
VDDIO=3.3V，VIN=0V
-140
所有I/O（包括XRS）
启用上拉的引脚
启用下拉的引脚
启用上拉的引脚
启用下拉的引脚
输入电流
（低电平）
μA
VDDIO=3.3V，VIN=VDDIO
VDDIO=3.3V，VIN=VDDIO
±2
输入电流
（高电平）
IIH
μA
28
50
2
80
输出电流，上拉电阻器或者下拉电
阻器被禁用
IOZ
CI
±2
VO = VDDIO 或0V
μA
pF
输入电容
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7.7 热阻特征
7.7.1 PGF 封装
°C/W(1) (2)
8.2
气流(lfm)(3)
0
RΘJC
RΘJB
结点到外壳
28.1
44
0
结点到电路板
0
34.5
33
150
250
500
0
RΘJA
（高k PCB）
结点到环境空气
结至封装顶部
结至电路板
31
0.12
0.48
0.57
0.74
28.1
26.3
25.9
25.2
150
250
500
0
PsiJT
150
250
500
PsiJB
(1) °C/W = 摄氏度/瓦
(2) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下EIA/JEDEC 标准：
•
•
•
•
JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)
JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements
(3) lfm = 线性英尺/分钟
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.7.2 PTP 封装
°C/W(1) (2)
12.1
5.1
气流(lfm)(3)
0
RΘJC
RΘJB
结点到外壳
0
结点到电路板
17.4
11.7
10.1
8.8
0
150
250
500
0
RΘJA
（高k PCB）
结点到环境空气
结至封装顶部
结至电路板
0.2
0.3
150
250
500
0
PsiJT
0.4
0.5
5.0
4.7
150
250
500
PsiJB
4.7
4.6
(1) °C/W = 摄氏度/瓦
(2) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下EIA/JEDEC 标准：
•
•
•
•
JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)
JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements
(3) lfm = 线性英尺/分钟
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.7.3 ZHH 封装
°C/W(1) (2)
8.8
气流(lfm)(3)
0
RΘJC
RΘJB
结点到外壳
12.5
32.8
24.1
22.9
20.9
0.09
0.3
0
结点到电路板
0
150
250
500
0
RΘJA
（高k PCB）
结点到环境空气
结至封装顶部
结至电路板
150
250
500
0
PsiJT
0.36
0.48
12.4
11.8
11.7
11.5
150
250
500
PsiJB
(1) °C/W = 摄氏度/瓦
(2) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下EIA/JEDEC 标准：
•
•
•
•
JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)
JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements
(3) lfm = 线性英尺/分钟
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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7.7.4 ZAY 封装
°C/W(1) (2)
9.4
气流(m/s)(3)
0
0
0
1
2
3
0
1
2
3
0
1
2
3
RΘJC
RΘJB
结点到外壳
13.5
28.5
22.8
21.6
20.8
0.27
0.5
结点到电路板
RΘJA
（高k PCB）
结点到环境空气
结至封装顶部
结至电路板
PsiJT
0.7
0.8
13.3
13.2
13
PsiJB
12.9
(1) °C/W = 摄氏度/瓦
(2) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下EIA/JEDEC 标准：
•
•
•
•
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JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
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(3) m/s = 米/秒
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7.7.5 ZJZ 封装
°C/W(1) (2)
11.4
12
气流(lfm)(3)
0
RΘJC
RΘJB
结点到外壳
0
结点到电路板
29.6
20.9
19.7
18
0
150
250
500
0
RΘJA
（高k PCB）
结点到环境空气
结至封装顶部
结至电路板
0.2
0.78
0.91
1.11
12.2
11.6
11.5
11.3
150
250
500
0
PsiJT
150
250
500
PsiJB
(1) °C/W = 摄氏度/瓦
(2) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下EIA/JEDEC 标准：
•
•
•
•
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(3) lfm = 线性英尺/分钟
7.8 散热设计注意事项
根据最终应用设计和运行情况，IDD 和 IDDIO 电流会不同。超过 1 瓦功耗的系统可能需要一种产品级别的散热设
计。因此，应该注意将 Tj 保持在额定限值内。在终端应用中，应当测量 Tcase，用于估算工作结温 Tj。Tcase 通常
在封装顶部表面的中央进行测量。热应用手册半导体和IC 封装热指标可帮助了解各项热指标和相关定义。
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7.9 时序和开关特性
7.9.1 时序参数符号
所用的时序参数符号是按照 JEDEC 标准 100 创建的。为了缩短符号，有些引脚名称和其他相关术语已如下缩
写：
小写下标及其
意义：
字母和符号及其
意义：
a
c
d
f
H
L
访问时间
高
周期时间（周期）
延迟时间
低
V
X
Z
有效
下降时间
未知、改变或者不关心级别
高阻抗
h
r
保持时间
上升时间
su
t
建立时间
转换时间
v
w
有效时间
脉冲持续时间（宽度）
7.9.1.1 定时参数的通用注释
所有 28x 器件的输出信号（包括 XCLKOUT）取自一个内部时钟，这样，对于一个指定半周期的所有输出转换在
一个互相之间相对最小转换率时发生。
这个显示在下面时序图中的信号组合也许不一定代表真实的周期。对于真实周期范例，请参见本文档的合适周期
说明部分。
7.9.1.2 测试负载电路
此测试负载电路用于测量本文档中提供的所有开关特性。
Tester Pin Electronics
Data Sheet Timing Reference Point
Output
Under
Test
42 Ω
3.5 nH
Transmission Line
(Α)
Z0 = 50 Ω
(B)
Device Pin
4.0 pF
1.85 pF
A. 此数据表中的输入要求是在器件引脚上以小于每纳秒4 伏(4V/ns) 的输入转换率测试得出的。
B. 此数据表提供器件引脚上的时序。在分析输出时序时，必须考虑测试仪引脚电子元件及其传输线路影响。可使用具有2ns 或更长延迟时
间的传输线路实现所需的传输线路效果。传输线路只用作负载。无需从数据表时序中增加或者减去传输线路延迟（2ns 或者更长）。
图7-3. 3.3V 测试负载电路
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7.9.1.3 器件时钟表
这个部分提供针各种可用时钟选项的时序要求和开关特性。节 7.9.1.3.1 和节 7.9.1.3.2 列出了不同时钟的周期时
间。
7.9.1.3.1 计时和命名规则（150MHz 器件）
最小值
28.6
20
标称值
最大值
50
单位
ns
tc(OSC)，周期时间
频率
片载振荡器时钟
XCLKIN(1)
35
MHz
ns
6.67
4
250
150
500
150
2000
150
tc(CI)，周期时间
频率
MHz
ns
6.67
2
tc(SCO)，周期时间
频率
SYSCLKOUT
XCLKOUT
MHz
ns
6.67
0.5
t(XCO)，周期时间
频率
MHz
ns
6.67
13.3(3)
75(3)
tc(LCO)，周期时间
频率
HSPCLK(2)
LSPCLK(2)
150
75(4)
25
MHz
ns
13.3
40
26.7(3)
37.5(3)
tc(LCO)，周期时间
频率
MHz
ns
tc(ADCCLK)，周期时间
频率
ADC 时钟
MHz
(1) 如果使用一个1.9V 振荡器，这也应用于X1 引脚。
(2) 更低的LSPCLK 和HSPCLK 将减少器件功耗。
(3) 如果SYSCLKOUT=150MHz，就为此值。
(4) 尽管LSPCLK 能够达到100MHz，但对于150MHz 器件，最小有效“低速外设时钟预分频器寄存器”值是“1”，因此它的额定值为
75MHz。
7.9.1.3.2 计时和命名规则（100MHz 器件）
最小值
28.6
20
标称值
最大值
50
单位
ns
tc(OSC)，周期时间
频率
片载振荡器时钟
XCLKIN(1)
35
MHz
ns
10
250
100
500
100
2000
100
tc(CI)，周期时间
频率
4
MHz
ns
10
tc(SCO)，周期时间
频率
SYSCLKOUT
XCLKOUT
2
MHz
ns
10
t(XCO)，周期时间
频率
0.5
10
MHz
ns
20(3)
50(3)
40(3)
25(3)
tc(HCO)，周期时间
频率
HSPCLK(2)
LSPCLK(2)
100
100
25
MHz
ns
10
40
tc(LCO)，周期时间
频率
MHz
ns
tc(ADCCLK)，周期时间
频率
ADC 时钟
MHz
(1) 如果使用一个1.8V 振荡器，这也应用于X1 引脚。
(2) 更低的LSPCLK 和HSPCLK 将减少器件功耗。
(3) 如果SYSCLKOUT=100MHz，这个位缺省值。
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7.9.2 电源时序
对于各种电源引脚的加电和断电序列没有特别要求，确保所有模块具有正确的复位状态。然而，如果 I/O 引脚的
电平转换输出缓冲器中的3.3V 晶体管在 1.9V/1.8V 晶体管之前上电，输出缓冲器有可能打开，这会导致上电期间
引脚上出现毛刺。为了避免这种情况，VDD（内核电压）引脚应早于 VDDIO（输入/输出电压）引脚或与之同时上
电，确保VDD 引脚在VDDIO 引脚达到0.7V 之前或与之同时达到0.7V。
有一些对于XRS 引脚的要求：
1. 加电期间，XRS 引脚必须在输入时钟稳定之后的tw(RSL1)内保持低电平（请见节7.9.2.2）。这使得整个器件
从一个已知的条件启动。
2. 断电期间，XRS 引脚必须至少在VDD 达到1.5V 之前提前至少8μs 下拉至低电平。满足这项要求对于帮助避
免意外闪存编程或擦除非常重要。
在器件上电之前，不应将 VDDIO 之上大于二极管压降 (0.7V) 的电压应用于任何数字引脚（对于模拟引脚，此值是
高于 VDDA 0.7V 的电压值）。此外，VDDIO 和 VDDA 之间的差距应保持在 0.3V 之内。应用于未加电器件的引脚上
的电压会以一种无意的方式偏置内部p-n 接头并产生无法预料的结果。
7.9.2.1 电源管理和监控电路解决方案
LDO 选择取决于最终应用的总流耗。如需 TI 电源管理 IC 列表，请转至电源管理页面。如需特定的电源管理参考
设计，请点击参考设计选项卡。
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, V
V
DDIO DD3VFL
V , V
DDA2 DDAIO
(3.3 V)
V , V
DD DD1A18,
V
DD2A18
(1.9 V/1.8 V)
XCLKIN
X1/X2
(A)
OSCCLK/8
OSCCLK/16
XCLKOUT
User-Code Dependent
t
OSCST
t
w(RSL1)
XRS
Address/Data Valid. Internal Boot-ROM Code Execution Phase
Address/Data/
Control
(Internal)
User-Code Execution Phase
User-Code Dependent
t
d(EX)
(B)
h(boot-mode)
t
Boot-Mode
Pins
GPIO Pins as Input
Boot-ROM Execution Starts
Peripheral/GPIO Function
Based on Boot Code
(C)
GPIO Pins as Input (State Depends on Internal PU/PD)
User-Code Dependent
I/O Pins
A. 上电时，SYSCLKOUT 为OSCCLK/4。由于XINTCNF2 寄存器内的XTIMCLK 和CLKMODE 位出现复位状态1，SYSCLKOUT 在出现
在XCLKOUT 上之前会进一步进行4 分频。这就是在这个阶段XCLKOUT=OSCCLK/16 的原因。随后，引导ROM 会将SYSCLKOUT
改为OSCCLK/2。因为XTIMCLK 存器不能被引导ROM 改变，所以在此阶段，XCLKOUT 为OSCCLK/8。
B. 复位后，引导ROM 代码采样引导模式引脚。基于引导模式引脚的状态，引导代码向目的内存或者引导代码函数下达分支指令。如果引导
ROM 代码在加电条件后（在调试器环境中）执行代码，引导代码执行时间由当前的SYSCLKOUT 的速度而定。SYSCLKOUT 将基于用
户环境并可在PLL 启用或者不启用时使用。
C. 有关为确保GPIO 引脚在加电期间为高阻抗状态而要满足的要求，请参阅节7.9.2。
图7-4. 上电复位
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7.9.2.2 复位(XRS) 序要求
最小值
标称值
最大值
单位
周期
脉冲持续时间，稳定输入时钟至XRS 高电平的
时间
(1)
tw(RSL1)
32tc(OSCCLK)
tw(RSL2)
tw(WDRS)
td(EX)
32tc(OSCCLK)
脉冲持续时间，XRS 低电平的时间
脉冲持续时间，由看门狗生成的复位脉冲
延迟时间，XRS 高电平后，地址/数据有效
振荡器启动时间
热复位
周期
周期
512tc(OSCCLK)
32tc(OSCCLK)
10
周期
(2)
tOSCST
1
ms
th(boot-mode)
200tc(OSCCLK)
引导模式引脚的保持时间
周期
(1) 除了tw(RSL1) 要求外，XRS 必须在VDD 达到1.5V 后保持低电平状态至少1ms，
(2) 取决于晶体/谐振器和电路板设计。
XCLKIN
X1/X2
OSCCLK/8
XCLKOUT
User-Code Dependent
OSCCLK * 5
t
w(RSL2)
XRS
User-Code Execution Phase
t
d(EX)
Address/Data/
Control
(Internal)
(Don’t Care)
User-Code Execution
(A)
t
Boot-ROM Execution Starts
GPIO Pins as Input
h(boot-mode)
Boot-Mode
Pins
Peripheral/GPIO Function
User-Code Dependent
Peripheral/GPIO Function
User-Code Execution Starts
I/O Pins
GPIO Pins as Input (State Depends on Internal PU/PD)
User-Code Dependent
A. 复位后，引导ROM 代码采样引导模式引脚。基于引导模式引脚的状态，引导代码向目的内存或者引导代码函数下达分支指令。如果引导
ROM 代码在加电条件后（在调试器环境中）执行代码，引导代码执行时间由当前的SYSCLKOUT 的速度而定。SYSCLKOUT 将基于用
户环境并可在PLL 启用或者不启用时使用。
图7-5. 热复位
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图 7-6 显示了写入 PLLCR 寄存器所产生的效果的一个示例。在第一个阶段，PLLCR = 0x0004 并且
SYSCLKOUT = OSCCLK × 2。然后，将 0x0008 写入 PLLCR。就在 PLLCR 寄存器被写入后，PLL 锁存阶段开
始。在此阶段，SYSCLKOUT = OSCCLK/2。在 PLL 锁存完成后（需要 131072 个 OSCCLK 周期），
SYSCLKOUT 会反映新的工作频率，即OSCCLK × 4。
OSCCLK
Write to PLLCR
SYSCLKOUT
OSCCLK * 2
OSCCLK/2
OSCCLK * 4
(Current CPU
Frequency)
(CPU Frequency While PLL is Stabilizing
With the Desired Frequency. This Period
(PLL Lock-up Time, t ) is
(Changed CPU Frequency)
p
131072 OSCCLK Cycles Long.)
图7-6. 写入PLLCR 寄存器所产生的结果的示例
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7.9.3 时钟要求和特性
7.9.3.1 输入时钟频率
参数
最小值 典型值 最大值 单位
20
20
4
35
35
谐振器(X1/X2)
晶振(X1/X2)
fx
MHz
MHz
输入时钟频率
150
100
150MHz 器件
100MHz 器件
外部振荡器/时钟源（XCLKIN
或者X1 引脚）
4
fl
1-5
跛行模式SYSCLKOUT 频率范围（/2 启用时）
7.9.3.2 XCLKIN 时序要求- PLL 被启用
编号
最小值
最大值 单位
C8
C9
tc(CI)
tf(CI)
33.3
200
6
ns
ns
ns
周期时间，XCLKIN
下降时间，XCLKIN(1)
上升时间，XCLKIN(1)
C10 tr(CI)
6
脉冲持续时间，XCLKIN 低电平作为tc(CI) (1)的一部分的时间
脉冲持续时间，XCLKIN 高电平是tc（CI) (1)的一部分时间
C11 tw(CIL)
C12 tw(CIH)
45%
45%
55%
55%
jj
(1) 这也被应用到X1 引脚。
7.9.3.3 XCLKIN 时序要求- PLL 被禁用
编号
最小值
最大值 单位
6.67
250
ns
150MHz 器件
C8 tc(CI)
C9 tf(CI)
C10 tr(CI)
周期时间，XCLKIN
下降时间，XCLKIN(1)
上升时间，XCLKIN(1)
10
250
100MHz 器件
6
高达30 MHz
ns
2
30MHz 至150MHz
高达30 MHz
6
ns
2
30MHz 至150MHz
脉冲持续时间，XCLKIN 低电平作为tc(CI) (1)的一部分的时间
脉冲持续时间，XCLKIN 高电平是tc（CI) (1)的一部分时间
C11 tw(CIL)
C12 tw(CIH)
45%
45%
55%
55%
(1) 这也被应用到X1 引脚。
表8-38 中显示了可能的配置模式。
7.9.3.4 XCLKOUT 开关特征（旁路或启用PLL）
参数(1) (2)
编号
最小值 典型值
最大值
单位
6.67
10
2
150MHz 器件
100MHz 器件
C1 tc(XCO)
ns
周期时间，XCLKOUT
C3 tf(XCO)
C4 tr(XCO)
C5 tw(XCOL)
C6 tw(XCOH)
tp
ns
ns
下降时间，XCLKOUT
2
上升时间，XCLKOUT
H + 2
ns
脉冲持续时间，XCLKOUT 低电平
脉冲持续时间，XCLKOUT 高电平
PLL 锁定时间
H –2
H –2
H + 2
ns
(3)
131072tc(OSCCLK)
周期
(1) 假定这些参数有40pF 的负载。
(2) H = 0.5tc(XCO)
(3) OSCCLK 或者为片载振荡器的输出，或者是来自一个外部振荡器的输出。
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7.9.3.5 时序图
C10
C9
C8
(A)
XCLKIN
C6
C3
C1
C4
C5
(B)
XCLKOUT
A. XCLKIN 与XCLKOUT 的关系取决于所选择的分频系数。所示波形关系仅用于说明时序参数，可能因实际配置而异。
B. 已配置XCLKOUT 以反映SYSCLKOUT。
图7-7. 时钟时序
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7.9.4 外设
7.9.4.1 通用输入/输出（GPIO）
7.9.4.1.1 GPIO - 输出时序
7.9.4.1.1.1 通用输出开关特性
参数
最小值
最大值
单位
tr(GPO)
8
8
ns
上升时间，GPIO 从低电平切换至高电平
下降时间，GPIO 从高电平切换至低电平
切换频率，GPO 引脚
所有GPIO
所有GPIO
tf(GPO)
tfGPO
ns
25
MHz
GPIO
t
r(GPO)
t
f(GPO)
图7-8. 通用输出时序
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7.9.4.1.2 GPIO - 输入时序
7.9.4.1.2.1 通用输入时序要求
最小值
最大值
单位
周期
周期
周期
QUALPRD=0
1tc(SCO)
tw(SP)
采样周期
2tc(SCO)*QUALPRD
tw(SP)*(n(1)-1)
QUALPRD≠0
tw(IQSW)
输入限定符采样窗口
脉冲持续时间，GPIO 低电平/高电平
2tc(SCO)
同步模式
(2)
tw(GPI)
tw(IQSW) + tw(SP) + 1tc(SCO)
带输入限定器
(1) “n”代表由GPxQSELn 寄存器定义的合格样片的数量。
(2) 对于tw(GPI)，对低电平有效信号在VIL 至VIL 之间测量脉宽，而高电平有效信号，在VIH 至VIH 之间测量脉宽。
(A)
GPIO Signal
GPxQSELn = 1,0 (6 samples)
1
1
0
0
0
0
0
0
0
1
0
0
0
1
1
1
1
1
1
1
1
1
t
Sampling Period determined
(B)
w(SP)
by GPxCTRL[QUALPRD]
t
w(IQSW)
(C)
(SYSCLKOUT cycle * 2 * QUALPRD) * 5
)
Sampling Window
SYSCLKOUT
QUALPRD = 1
(SYSCLKOUT/2)
(D)
Output From
Qualifier
A. 输入限定符将忽略此短时脉冲波干扰。QUALPRD 位字段指定了限定采样周期。它可在00 至0xFF 间变化。如果QUALPRD=00，那么
采样周期为1 个SYSCLKOUT 周期。对于任何其它的"n" 值，限定采样周期为2n SYSCLKOUT 周期（也就是说，在每一个
SYSCLKOUT 周期上，GPIO 引脚将被采样）。
B. 通过GPxCTRL 寄存器选择的限定期会应用于8 个GPIO 引脚的组。
C. 此限定块可取3 个或者6 个样片。GPxQSELn 寄存器选择使用的采样模式。
D. 在所示的示例中，为了使限定器检测到变化，输入应该在10 个SYSCLKOUT 周期或者更长的时间内保持稳定。换句话说，输入应该在
(5 x QUALPRD x 2) SYSCLKOUT 周期内保持稳定。这将确保发生5 个用于检测的采样周期。由于外部信号是异步驱动的，因此一个13
SYSCLKOUT 宽的脉冲将会确保可靠识别。
图7-9. 采样模式
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7.9.4.1.3 输入信号的采样窗口宽度
下面的部分总结了不同的输入限定器配置下用于输入信号的采样窗口宽度。
采样频率表明相对于SYSCLKOUT 的信号采样频率。
如果QUALPRD≠0 的话，采样频率= SYSCLKOUT/(2*QUALPRD)
如果QUALPRD=0 的话，采样频率= SYSCLKOUT
如果QUALPRD≠0 的话，采样周期= SYSCLKOUT 周期x 2 x QUALPRD
在上面的等式中，SYSCLKOUT 周期表明SYSCLKOUT 的时间周期。
如果QUALPRD=0 的话，采样周期= SYSCLKOUT 周期
在指定的采样窗口中，采取输入信号的 3 个样本或者 6 个样本来确定信号的有效性。这是由写入到 GPxQSELn
寄存器的值确定的。
情况1：
使用3 个样本进行鉴定
如果QUALPRD≠0 的话，采样窗口宽度=（SYSCLKOUT 周期x 2 x QUALPRD）× 2
如果QUALPRD=0 的话，采样窗口宽度=（SYSCLKOUT 周期）x 2
情况2：
使用6 个样本进行鉴定
如果QUALPRD≠0 的话，采样窗口宽度=（SYSCLKOUT 周期x 2 x QUALPRD）× 5
如果QUALPRD=0 的话，采样窗口宽度=（SYSCLKOUT 周期）x 5
SYSCLK
GPIOxn
tw(GPI)
图7-10. 通用输入时序
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7.9.4.1.4 低功耗模式唤醒时序
节7.9.4.1.4.1 显示了时序要求，节7.9.4.1.4.2 显示了开关特性，而图7-11 显示了空闲模式的时序图。
7.9.4.1.4.1 空闲模式时序要求
最小值 最大值
单位
周期
无输入限定器(1)
带输入限定器(1)
2tc(SCO)
tw(WAKE-INT)
脉冲持续时间，外部唤醒信号
5tc(SCO)+tw(IQSW)
(1) 有关输入限定器参数的说明，请参阅节7.9.4.1.2.1。
7.9.4.1.4.2 空闲模式开关特性
参数
测试条件
最小值
最大值
单位
外部唤醒信号到程序恢复执行的延迟时间(2)
从闪存唤醒
无输入限定器(1)
带输入限定器(1)
无输入限定器(1)
带输入限定器(1)
无输入限定器(1)
带输入限定器(1)
20tc(SCO)
周期
周期
周期
•
处于有效活动状态的闪存模块
20tc(SCO) + tw(IQSW)
1050tc(SCO)
td(WAKE-IDLE)
从闪存唤醒
•
处于睡眠状态的闪存模块
1050tc(SCO) + tw(IQSW)
20tc(SCO)
从SARAM 中唤醒
20tc(SCO) + tw(IQSW)
(1) 对于输入限定器器参数的说明，请见节7.9.4.1.2.1。
(2) 这个时间是指在IDLE 指令之后立即开始指令执行所需的时间。ISR（由唤醒信号触发）的执行需要额外延迟。
7.9.4.1.4.3 空闲模式时序图
t
d(WAKE−IDLE)
Address/Data
(internal)
XCLKOUT
t
w(WAKE−INT)
(A)(B)
WAKE INT
A. WAKE INT 可以是任一被启用的中断，WDINT，或者XRS。
B. 自执行将器件置于低功耗模式(LPM) 的IDLE 指令开始，至少经历4 个OSCCLK 周期后才启动唤醒。
图7-11. 空闲模式进入和退出时序
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7.9.4.1.4.4 待机模式时序要求
最小值 最大值
3tc(OSCCLK)
单位
周期
无输入限定
脉冲持续时间，外部唤醒
tw(WAKE-INT)
带输入限定(1)
信号的时间
(2 + QUALSTDBY) * tc(OSCCLK)
(1) QUALSTDBY 是LPMCR0 寄存器中的一个6 位字段。
7.9.4.1.4.5 待机模式开关特征
参数
测试条件
最小值
最大值
单位
周期
延迟时间，IDLE 指令执行到
XCLKOUT 低电平的时间
td(IDLE-XCOL)
32tc(SCO)
45tc(SCO)
延迟时间，外部唤醒信号到程序执
行重新开始的时间(1)
100tc(SCO)
无输入限定器
•
从闪存唤醒
周期
–
激活状态中的闪存模块
100tc(SCO) + tw(WAKE-INT)
1125tc(SCO)
带输入限定器
无输入限定器
带输入限定器
td(WAKE-STBY)
•
从闪存唤醒
周期
周期
–
睡眠状态中的闪存模块
1125tc(SCO) + tw(WAKE-INT)
100tc(SCO)
无输入限定器
带输入限定器
•
从SARAM 中唤醒
100tc(SCO) + tw(WAKE-INT)
(1) 这个时间是在IDLE 指令之后立即开始指令执行所需的时间。ISR（由唤醒信号触发）的执行需要额外延迟。
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7.9.4.1.4.6 待机模式时序要求
(A)
(C)
(E)
(D)
(B)
(F)
Device
Status
STANDBY
STANDBY
Normal Execution
Flushing Pipeline
Wake-up
(G)
Signal
t
w(WAKE-INT)
t
d(WAKE-STBY)
X1/X2 or
X1 or
XCLKIN
XCLKOUT
t
d(IDLE−XCOL)
A. 执行IDLE 指令将器件置于待机模式。
B. PLL 块响应待机信号。SYSCLKOUT 在关闭之前保持以下所示数量的周期：
•
•
•
当DIVSEL=00 或01 时，16 个周期
当DIVSEL=10 时，32 个周期
当DIVSEL=11 时，64 个周期
此延迟使得CPU 流水线和其他待定操作适当清除。如果一个到XINTF 的访问正在进行中并且它的访问时
间大于这个值，那么这个访问将发生故障。建议在没有正在进行中的XINTF 访问时从SARAM 进入待机模
式。
C. 外设的时钟被关闭。然而，PLL 和看门狗并未关闭。此器件现在处于待机模式。
D. 外部唤醒信号被驱动为有效。
E. 经过一个延迟周期后，退出待机模式。
F. 正常执行重新开始。器件将响应中断（如果启用）。
G. 自执行将器件置于低功耗模式(LPM) 的IDLE 指令开始，至少经历4 个OSCCLK 周期后才启动唤醒。
图7-12. 待机模式进入和退出时序图
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7.9.4.1.4.7 停机模式时序要求
最小值 最大值
单位
周期
周期
(1)
tw(WAKE-GPIO)
tw(WAKE-XRS)
toscst + 2tc(OSCCLK)
脉冲持续时间，GPIO 唤醒信号的时间
脉冲持续时间，XRS 唤醒信号的时间
toscst+8tc(OSCCLK)
(1) oscst 的解释请见节7.9.2.2
7.9.4.1.4.8 HALT 模式开关特性
参数
最小值
最大值
单位
周期
周期
延迟时间，IDLE 指令被执行到XCLKOUT 变为低电平的时
间
td(IDLE-XCOL)
tp
32tc(SCO)
45tc(SCO)
131072tc(OSCCLK)
PLL 锁存时间
延迟时间，PLL 锁存到程序执行重新开始的时间
•
从闪存唤醒
1125tc(SCO)
周期
周期
td(WAKE-HALT)
–
睡眠状态中的闪存模块
•
从SARAM 中唤醒
35tc(SCO)
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7.9.4.1.4.9 停机模式时序图
(G)
(A)
(C)
(E)
(B)
(D)
(F)
Device
Status
HALT
HALT
Flushing Pipeline
PLL Lock-up Time
Normal
Execution
Wake-up Latency
(H)
GPIOn
t
d(WAKE−HALT)
t
w(WAKE-GPIO)
t
p
X1/X2
or XCLKIN
Oscillator Start-up Time
XCLKOUT
t
d(IDLE−XCOL)
A. IDLE 指令被执行以将器件置于停机模式。
B. PLL 块响应停机信号。在振荡器被关闭并且到内核的CLKIN 被停止前SYSCLKOUT 在下面所示的一定数量的周期内保持：
•
•
•
当DIVSEL=00 或01 时，16 个周期
当DIVSEL=10 时，32 个周期
当DIVSEL=11 时，64 个周期
此延迟使得CPU 流水线和其他待定操作适当清除。如果一个到XINTF 的访问正在进行中并且它的访问时间大于这个值，那么这个访问将
发生故障。建议在没有正在进行中的XINTF 访问时从SARAM 进入停机模式。
C. 到外设的时钟被关闭并且PLL 被关断。如果一个石英晶振或者陶瓷谐振器被用作时钟源，内部振荡器也被关断。器件现在处于停机模
式，消耗绝对最小功率。
D. 当GPIOn 引脚（用于使器件脱离HALT 模式）被驱动为低电平时，振荡器被打开并且振荡器唤醒序列被启动。只有当振荡器稳定时，
GPIO 才应被驱动为高电平。这使得在PLL 锁序列期间提供洁净的时钟信号。GPIO 引脚的下降边沿会以异步方式开始唤醒过程，因此在
进入停机模式之前和在此模式期间，应该注意保持低噪声环境。
E. 一旦振荡器已经稳定，PLL 锁定序列会启动，这将需要131,072 个OSCCLK（X1/X2、X1 或XCLKIN）周期。请注意，即使当PLL 被禁
用（也就是说，即使当PLL 被禁用时，代码执行也将被这个持续时间推迟），131072 个时钟周期也适用。
F. 到内核的时钟和外设被启用。现在退出HALT 模式。一个延迟后，这个器件将相应此中断（如果被启用的话）。
G. 正常运行重新开始。
H. 自执行将器件置于低功耗模式(LPM) 的IDLE 指令开始，至少经历4 个OSCCLK 周期后才启动唤醒。
图7-13. 使用GPIOn 唤醒停机模式
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7.9.4.2 增强型控制外设
7.9.4.2.1 增强型脉宽调制器(ePWM) 时序
PWM 是指ePWM1-6 上的PWM 输出。节7.9.4.2.1.1 显示了PWM 时序要求，而节7.9.4.2.1.2 显示了ePWM 开
关特性。
7.9.4.2.1.1 ePWM 时序要求
最小值
2tc(SCO)
2tc(SCO)
最大值
单位
周期
异步
tw(SYCIN)
同步
同步输入脉冲宽度
带输入限定器(1)
1tc(SCO) + tw(IQSW)
(1) 有关输入限定符参数的说明，请参阅节7.9.4.1.2.1。
7.9.4.2.1.2 ePWM 开关特征
参数
测试条件
最小值 最大值
单位
tw(PWM)
20
ns
脉冲持续时间，PWMx 输出高电平/低电平
tw(SYNCOUT)
8tc(SCO)
同步输出脉冲宽度
周期
延迟时间，跳闸有源输入到PWM 强制高电平
延迟时间，跳闸有源输入到PWM 强制低电平
td(PWM)tza
25
20
ns
无引脚负载
延迟时间，触发输入有效至PWM 高阻抗(Hi-Z) 的时
间
td(TZ-PWM)HZ
ns
7.9.4.2.2 跳变区输入时序
SYSCLK
tw(TZ)
TZ(A)
td(TZ-PWM)HZ
PWM(B)
A. TZ-TZ1，TZ2，TZ3，TZ4，TZ5，TZ6
B. PWM 是指所有器件内的PWM 引脚。TZ 置于高电平后PWM 引脚的状态取决于PWM 恢复软件。
图7-14. PWM Hi-Z 特性
7.9.4.2.2.1 跳闸区域输入时序要求
最小值 最大值 单位
1tc(SCO)
异步
2tc(SCO)
tw(TZ)
脉冲持续时间，TZx 输入低电平
同步
周期
带输入限定器(1)
1tc(SCO) + tw(IQSW)
(1) 有关输入限定符参数的说明，请参阅节7.9.4.1.2.1。
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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7.9.4.2.3 高分辨率PWM 时序
节7.9.4.2.3.1 显示了高分辨率PWM 的开关特性。
7.9.4.2.3.1 在SYSCLKOUT=(60150-150300MHz) 时，高分辨率PWM 特性
最小值 典型值 最大值 单位
150 310 ps
微边沿定位(MEP) 步长(1)
(1) MEP 步长在高温和VDD 上的电压最小时最大。MEP 步长将随温度的升高和电压的下降而增加，并随温度的下降和电压的升高而减小。
使用HRPWM 特性的应用应该使用MEP 比例因子优化器(SFO) 估计软件功能。有关在最终应用中使用SFO 函数的详细信息，请参阅
TI 软件库。SFO 函数有助于在HRPWM 运行时动态地估计每个SYSCLKOUT 周期内的MEP 步数量。
7.9.4.2.4 增强型捕捉(eCAP) 时序
节7.9.4.2.4.1 显示了eCAP 时序要求，且节7.9.4.2.4.2 显示了eCAP 开关特征。
7.9.4.2.4.1 增强型捕捉(eCAP) 时序要求
最小值
2tc(SCO)
2tc(SCO)
最大值
单位
周期
异步
tw(CAP)
同步
采集输入脉冲宽度
带输入限定器(1)
1tc(SCO) + tw(IQSW)
(1) 有关输入限定符参数的说明，请参阅节7.9.4.1.2.1。
7.9.4.2.4.2 eCAP 开关特征
参数
测试条件
最小值
最大值
单位
tw(APWM)
20
ns
脉冲持续时间，APWMx 输出高电平/低电平
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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7.9.4.2.5 增强型正交编码器脉冲(eQEP) 时序
节7.9.4.2.5.1 显示了eQEP 时序要求，而节7.9.4.2.5.2 显示了eQEP 开关特性。
7.9.4.2.5.1 增强型正交编码器脉冲(eQEP) 时序要求
最小值
最大值
单位
周期
异步(1)/同步
2tc(SCO)
tw(QEPP)
QEP 输入周期
带输入限定器(2)
异步(1)/同步
2[1tc(SCO) + tw(IQSW)
]
2tc(SCO)
2tc(SCO)+tw(IQSW)
2tc(SCO)
tw(INDEXH)
tw(INDEXL)
tw(STROBH)
tw(STROBL)
QEP 索引输入高电平时间
QEP 索引输入低电平时间
QEP 选通脉冲高电平时间
QEP 选通脉冲输入低电平时间
周期
周期
周期
周期
带输入限定器(2)
异步(1)/同步
带输入限定器(2)
异步(1)/同步
2tc(SCO)+tw(IQSW)
2tc(SCO)
2tc(SCO)+tw(IQSW)
2tc(SCO)
带输入限定器(2)
异步(1)/同步
带输入限定器(2)
2tc(SCO)+tw(IQSW)
(1) 请参阅TMS320F2833x、TMS320F2823x 实时MCU 器件勘误表，了解异步模式下的限制。
(2) 有关输入限定符参数的说明，请参阅节7.9.4.1.2.1。
7.9.4.2.5.2 eQEP 开关特性
参数
测试条件
最小值
最大值
单位
周期
周期
td(CNTR)xin
4tc(SCO)
延迟时间，外部时钟到计数器增量的时间
延迟时间，QEP 输入边沿到位置比较同步输出的时间
td(PCS-OUT)QEP
6tc(SCO)
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7.9.4.2.6 ADC 转换开始时序
7.9.4.2.6.1 外部ADC 转换开始开关特性
参数
最小值
最大值
单位
tw(ADCSOCL)
32tc(HCO )
脉冲持续时间，ADCSOCxO 低电平
个周期
7.9.4.2.6.2 ADCSOCAO 或者ADCSOCBO 时序
t
w(ADCSOCL)
ADCSOCAO
or
ADCSOCBO
图7-15. ADCSOCAO 或者ADCSOCBO 时序
7.9.4.3 外部中断时序
7.9.4.3.1 外部中断时序要求
最小值
最大值
单位
周期
1tc(SCO)
同步
(1)
tw(INT)
脉冲持续时间，INT 输入低电平/高电平
带限定器(2)
1tc(SCO) + tw(IQSW)
(1) 这个时序适用于为ADCSOC 功能性所配置的任一GPIO 引脚。
(2) 有关输入限定符参数的说明，请参阅节7.9.4.1.2.1。
7.9.4.3.2 外部中断开关特征
参数(1)
单位
周期
最小值
最大值
tw(IQSW) + 12tc(SCO)
td(INT)
延迟时间，INT 低电平/高电平到中断矢量提取的时间
(1) 有关输入限定符参数的说明，请参阅节7.9.4.1.2.1。
7.9.4.3.3 外部中断时序要求
t
w(INT)
XNMI, XINT1, XINT2
t
d(INT)
Address bus
(internal)
Interrupt Vector
图7-16. 外部中断时序
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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7.9.4.4 I2C 电气特性和时序
7.9.4.4.1 I2C 时序
测试条件
最小值
最大值
单位
I2C 时钟模块频率介于7MHz 和12MHz 之
fSCL
400
kHz
SCL 时钟频率
间并且I2C 预分频器和时钟分频器寄存器被
适当配置
vil
0.3 VDDIO
V
V
V
V
低电平输入电压
高电平输入电压
输入滞后
Vih
Vhys
Vol
0.7 VDDIO
0.05 VDDIO
0
0.4
3mA 灌电流
低电平输出电压
I2C 时钟模块频率介于7MHz 和12MHz 之
间并且I2C 预分频器和时钟分频器寄存器被
适当配置
tLOW
1.3
SCL 时钟的低周期
SCL 时钟的高周期
μs
I2C 时钟模块频率介于7MHz 和12MHz 之
间并且I2C 预分频器和时钟分频器寄存器被
适当配置
tHIGH
0.6
-10
μs
输入电压介于0.1VDDIO 和0.9VDDIO
（最大值）的输入电流
lI
10
μA
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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7.9.4.5 串行外设接口(SPI) 模块
本节包含两个主模式和从模式时序数据。
7.9.4.5.1 主模式时序
节 7.9.4.5.1.1 列出了主模式时序（时钟相位 = 0），节 7.9.4.5.1.2 列出了主模式时序（时钟相位 = 1）。图 7-17
和图7-18 显示了时序波形。
7.9.4.5.1.1 SPI 主模式外部时序（时钟相位= 0）
BRR EVEN
BRR ODD
最小值
参数(1) (2) (3) (4) (5)
编号
单位
最小值
最大值
最大值
1
2
tc(SPC)M
4tc(LSPCLK)
128tc(LSPCLK)
5tc(LSPCLK)
127tc(LSPCLK)
ns
ns
周期时间，SPICLK 的时间
0.5tc(SPC)M + 0.5tc(LSPCLK)
0.5tc(SPC)M
+
脉冲持续时间，SPICLK 第一个
脉冲的时间
tw(SPC1)M
0.5tc(SPC)M + 10
0.5tc(SPC)M + 10
10
0.5tc(SPC)M –10
0.5tc(LSPCLK) + 10
–10
0.5tc(SPC)M
–
脉冲持续时间，SPICLK 第二个
脉冲的时间
0.5tc(SPC)M
–
3
4
tw(SPC2)M
td(SIMO)M
tv(SIMO)M
tsu(SOMI)M
th(SOMI)M
td(SPC)M
td(STE)M
ns
ns
ns
ns
ns
ns
ns
0.5tc(SPC)M –10
0.5tc(LSPCLK) + 10
0.5tc(LSPCLK) –10
延迟时间，SPICLK 至
SPISIMO 有效的时间
10
有效时间，SPICLK 之后
SPISIMO 有效的时间
0.5tc(SPC)M –
0.5tc(LSPCLK) –10
5
0.5tc(SPC)M –10
设置时间，SPICLK 之前
SPISOMI 的时间
8
35
0
35
保持时间，SPICLK 之后
SPISOMI 有效的时间
9
0
延迟时间，SPISTE 有效至
SPICLK 的时间
1.5tc(SPC)M
–
1.5tc(SPC)M
–
23
24
3tc(SYSCLK) –10
3tc(SYSCLK) –10
0.5tc(SPC)M
–
延迟时间，SPICLK 至SPISTE
无效的时间
0.5tc(SPC)M –10
0.5tc(LSPCLK) –10
(1) 主/从位(SPICTL.2) 已设定，时钟相位的位(SPICTL.3) 已清除。
(2) tc(SPC) = SPI 时钟周期时间= LSPCLK/4 或LSPCLK/(SPIBRR +1)
(3) tc(LCO) = LSPCLK 周期时间
(4) 必须调节内部时钟预分频器，以将SPI 时钟速度限制在以下SPI 时钟速率：
主模式发送频率最大25MHz，主模式接收频率最大12.5MHz
从模式发送频率最大12.5MHz，从模式接收频率最大12.5MHz。
(5) 基准SPICLK 信号的有效边沿由时钟极性位(SPICCR.6) 控制。
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1
SPICLK
(clock polarity = 0)
2
3
SPICLK
(clock polarity = 1)
4
5
SPISIMO
Master Out Data Is Valid
8
9
Master In Data
Must Be Valid
SPISOMI
SPISTE
24
23
图7-17. SPI 主模式外部时序（时钟相位= 0）
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7.9.4.5.1.2 SPI 主模式外部时序（时钟相位= 1）
BRR EVEN
BRR ODD
最小值
5tc(LSPCLK)
参数(1) (2) (3) (4) (5)
编号
单位
ns
最小值
最大值
最大值
1
2
tc(SPC)M
4tc(LSPCLK)
128tc(LSPCLK)
127tc(LSPCLK)
周期时间，SPICLK 的时间
0.5tc(SPC)M
–
脉冲持续时间，SPICLK 第一个
脉冲的时间
0.5tc(SPC)M
–
tw(SPC1)M
0.5tc(SPC)M + 10
0.5tc(SPC)M + 10
ns
0.5tc(SPC)M –10
0.5tc(LSPCLK) + 10
0.5tc(LSPCLK) –10
0.5tc(SPC)M
+
0.5tc(SPC)M
+
脉冲持续时间，SPICLK 第二个
脉冲的时间
3
6
tw(SPC2)M
td(SIMO)M
tv(SIMO)M
tsu(SOMI)M
th(SOMI)M
td(SPC)M
td(STE)M
ns
ns
ns
ns
ns
ns
ns
0.5tc(SPC)M –10
0.5tc(LSPCLK) + 10
0.5tc(LSPCLK) –10
0.5tc(SPC)M
+
延迟时间，SPISIMO 有效至
SPICLK 的时间
0.5tc(SPC)M –10
0.5tc(LSPCLK) –10
有效时间，SPICLK 之后
SPISIMO 有效的时间
0.5tc(SPC)M –
0.5tc(LSPCLK) –10
7
0.5tc(SPC)M –10
设置时间，SPICLK 之前
SPISOMI 的时间
10
11
23
24
35
0
35
保持时间，SPICLK 之后
SPISOMI 有效的时间
0
延迟时间，SPISTE 有效至
SPICLK 的时间
2tc(SPC)M
–
2tc(SPC)M
–
3tc(SYSCLK) –10
3tc(SYSCLK) –10
0.5tc(SPC)
–
延迟时间，SPICLK 至SPISTE
无效的时间
0.5tc(SPC) –10
0.5tc(LSPCLK) –10
(1) 主/从位(SPICTL.2) 已设定，时钟相位的位(SPICTL.3) 已设定。
(2) tc(SPC) = SPI 时钟周期时间= LSPCLK/4 或LSPCLK/(SPIBRR +1)
(3) 必须调节内部时钟预分频器，以将SPI 时钟速度限制在以下SPI 时钟速率：
主模式发送频率最大25MHz，主模式接收频率最大12.5MHz
从模式发送频率最大12.5MHz，从模式接收频率最大12.5MHz。
(4) tc(LCO) = LSPCLK 周期时间
(5) 基准SPICLK 信号的有效边沿由时钟极性位(SPICCR.6) 控制。
1
SPICLK
(clock polarity = 0)
2
3
SPICLK
(clock polarity = 1)
6
7
SPISIMO
Master Out Data Is Valid
10
11
Master In Data Must
Be Valid
SPISOMI
SPISTE
24
23
图7-18. SPI 主模式外部时序（时钟相位= 1）
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.9.4.5.2 从模式时序
节 7.9.4.5.2.1 列出了从模式时序（时钟相位 = 0），节 7.9.4.5.2.2 列出了从模式时序（时钟相位 = 1）。图 7-19
和图7-20 显示了时序波形。
7.9.4.5.2.1 SPI 从模式外部时序（时钟相位= 0）
参数(1) (2) (3) (4) (5)
编号
最小值
最大值 单位
12 tc(SPC)S
13 tw(SPC1)S
14 tw(SPC2)S
15 td(SOMI)S
16 tv(SOMI)S
19 tsu(SIMO)S
20 th(SIMO)S
25 tsu(STE)S
26 th(STE)S
4tc(SYSCLK)
ns
ns
ns
周期时间，SPICLK
脉冲持续时间，SPICLK 第一个脉冲的时间
脉冲持续时间，SPICLK 第二个脉冲的时间
延迟时间，SPICLK 至SPISOMI 有效的时间
有效时间，SPICLK 之后SPISOMI 数据有效的时间
SPICLK 之前SPISIMO 有效的设置时间
保持时间，SPICLK 之后SPISIMO 数据有效的时间
设置时间，SPICLK 之前SPISTE 活动的时间
保持时间，SPICLK 之后SPISTE 非活动的时间
2tc(SYSCLK) –1
2tc(SYSCLK) –1
35
ns
ns
ns
ns
ns
ns
0
1.5tc(SYSCLK)
1.5tc(SYSCLK)
1.5tc(SYSCLK)
1.5tc(SYSCLK)
(1) 主/从位(SPICTL.2) 已清除，时钟相位的位(SPICTL.3) 已清除。
(2) tc(SPC) = SPI 时钟周期时间= LSPCLK/4 或LSPCLK/(SPIBRR +1)
(3) tc(LCO) = LSPCLK 周期时间
(4) 必须调节内部时钟预分频器，以将SPI 时钟速度限制在以下SPI 时钟速率：
主模式发送频率最大25MHz，主模式接收频率最大12.5MHz
从模式发送频率最大12.5MHz，从模式接收频率最大12.5MHz。
(5) 基准SPICLK 信号的有效边沿由时钟极性位(SPICCR.6) 控制。
12
SPICLK
(clock polarity = 0)
13
14
SPICLK
(clock polarity = 1)
15
16
SPISOMI
SPISOMI Data Is Valid
19
20
SPISIMO Data
Must Be Valid
SPISIMO
SPISTE
25
26
图7-19. SPI 从模式外部时序（时钟相位= 0）
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70
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7.9.4.5.2.2 SPI 从模式外部时序（时钟相位= 1）
参数(1) (2) (3) (4)
编号
最小值
最大值
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
12 tc(SPC)S
13 tw(SPC1)S
14 tw(SPC2)S
17 td(SOMI)S
18 tv(SOMI)S
21 tsu(SIMO)S
22 th(SIMO)S
25 tsu(STE)S
26 th(STE)S
4tc(SYSCLK)
周期时间，SPICLK
脉冲持续时间，SPICLK 第一个脉冲的时间
脉冲持续时间，SPICLK 第二个脉冲的时间
延迟时间，SPICLK 至SPISOMI 有效的时间
有效时间，SPICLK 之后SPISOMI 数据有效的时间
SPICLK 之前SPISIMO 有效的设置时间
保持时间，SPICLK 之后SPISIMO 数据有效的时间
设置时间，SPICLK 之前SPISTE 活动的时间
保持时间，SPICLK 之后SPISTE 非活动的时间
2tc(SYSCLK) –1
2tc(SYSCLK) –1
35
0
1.5tc(SYSCLK)
1.5tc(SYSCLK)
1.5tc(SYSCLK)
1.5tc(SYSCLK)
(1) 主/从位(SPICTL.2) 已清除，时钟相位的位(SPICTL.3) 已清除。
(2) tc(SPC) = SPI 时钟周期时间= LSPCLK/4 或LSPCLK/(SPIBRR +1)
(3) 必须调节内部时钟预分频器，以将SPI 时钟速度限制在以下SPI 时钟速率：
主模式发送频率最大25MHz，主模式接收频率最大12.5MHz
从模式发送频率最大12.5MHz，从模式接收频率最大12.5MHz。
(4) 基准SPICLK 信号的有效边沿由时钟极性位(SPICCR.6) 控制。
12
SPICLK
(clock polarity = 0)
13
14
SPICLK
(clock polarity = 1)
17
SPISOMI
SPISOMI Data Is Valid
Data Valid
Data Valid
18
21
22
SPISIMO Data
Must Be Valid
SPISIMO
SPISTE
26
25
图7-20. SPI 从模式外部时序（时钟相位= 1）
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7.9.4.6 多通道缓冲串行端口(McBSP) 模块
7.9.4.6.1 McBSP 传输和接收时序
7.9.4.6.1.1 McBSP 时序要求
编号
最小值
最大值
单位
kHz
MHz
ns
1
McBSP 模块时钟（CLKG、CLKX、CLKR）范围(1)
25 (3)
40
McBSP 模块周期时间（CLKG、CLKX、CLKR）范围(1)
1
ms
M11 tc(CKRX)
M12 tw(CKRX)
2P(2)
ns
周期时间，CLKR/X(1)
CLKR/X 外部
CLKR/X 外部
脉冲持续时间，CLKR/X 高电平或者CLKR/X 低电
ns
P –7
平(1)
上升时间，CLKR/X(1)
下降时间，CLKR/X(1)
CLKR/X 外部
CLKR/X 外部
CLKR 内部
CLKR 外部
CLKR 内部
CLKR 外部
CLKR 内部
CLKR 外部
CLKR 内部
CLKR 外部
CLKX 内部
CLKX 外部
CLKX 内部
CLKX 外部
M13 tr(CKRX)
M14 tf(CKRX)
7
7
ns
ns
18
2
建立时间，CLKR 低电平之前外部FSR 高电平的时
M15 tsu(FRH-CKRL)
M16 th(CKRL-FRH)
M17 tsu(DRV-CKRL)
M18 th(CKRL-DRV)
M19 tsu(FXH-CKXL)
M20 th(CKXL-FXH)
ns
ns
ns
ns
ns
ns
间(1)
0
保持时间，CLKR 低电平之后外部FSR 高电平的时
间(1)
6
18
2
建立时间，CLKR 低电平之前DR 有效的时间(1)
在CLKR 低电平之后，DR 有效的保持时间(1)
0
6
18
2
在CLKX 低电平之前，外部FSX 为高电平的建立时
间(1)
0
在CLKX 低电平之后，外部FSX 为高电平的保持时
间(1)
6
(1) 极性位CLKRP=CLKXP=FSRP=FSXP=0。如果任一信号的极性被反转，那么该信号的时序基准也被反转。
CLKSRG
(1 ) CLKGDV)
(2) 2P=1/CLKG，单位为ns。CLKG 是采样率发生器复用器的输出。CLKG =
源。CLKSRG≤(SYSCLKOUT/2).McBSP 的性能受到I/O 缓冲器开关速度的限制。
CLKSRG 可由LSPCLK，CLKX，CLKR 供
(3) 必须调节内部时钟预分频器，使得McBSP 时钟（CLKG、CLKX、CLKR）速度不大于I/O 缓冲器速度限值(25MHz)。
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7.9.4.6.1.2 McBSP 开关特征
编号
参数(1)
单位
ns
最小值
最大值
M1
M2
M3
tc(CKRX)
2P(2)
周期时间，CLKR/X
CLKR/X 内部
CLKR/X 内部
CLKR/X 内部
CLKR 内部
CLKR 外部
CLKX 内部
CLKX 外部
CLKX 内部
CLKX 外部
CLKX 内部
CLKX 外部
CLKX 内部
CLKX 外部
CLKX 内部
tw(CKRXH)
tw(CKRXL)
D-5 (3)
D+5 (3)
ns
脉冲持续时间，CLKR/X 高电平
脉冲持续时间，CLKR/X 低电平
C-5 (3)
C+5 (3)
4
ns
0
3
0
3
M4
M5
M6
td(CKRH-FRV)
td(CKXH-FXV)
tdis(CKXH-DXHZ)
ns
ns
ns
CLKR 高电平到内部FSR 有效的延迟时间
CLKX 高电平到内部FSX 有效的延迟时间
27
4
27
8
CLKX 高电平到DX 在最后一个数据位后为高阻抗的禁用
时间
14
9
CLKX 高电平到DX 有效的延迟时间。
28
8
这应用于除传输的第一个位之外的所有位。
延迟时间，CLKX 高电平到DX 有效的时
间
DXENA=0
M7
td(CKXH-DXV)
ns
ns
14
P+8
当处于数据延迟1 或者2
（XDATDLY=01b 或者10b）模式时，只
应用于发送的第一个位。
DXENA=1
DXENA=0
DXENA=1
P+14
CLKX 外部
0
6
CLKX 内部
CLKX 外部
CLKX 内部
CLKX 高电平待DX 被驱动的使能时间
M8
M9
ten(CKXH-DX)
P
当处于数据延迟1 或者2
（XDATDLY=01b 或者10b）模式时，只
应用于发送的第一个位。
P+6
CLKX 外部
8
14
FSX 内部
FSX 外部
FSX 内部
FSX 外部
FSX 内部
FSX 外部
FSX 内部
FSX 外部
DXENA=0
DXENA=1
DXENA=0
DXENA=1
FSX 高电平到DX 有效的延迟时间
td(FXH-DXV)
ns
ns
P+8
P+14
当处于数据延迟0（XDATDLY=00b）模
式时，只应用于发送的第一个位。
0
6
FSX 高电平到DX 驱动的使能时间
M10 ten(FXH-DX)
P
当处于数据延迟0（XDATDLY=00b）模
式时，只应用于传输的第一个位
P+6
(1) 极性位CLKRP=CLKXP=FSRP=FSXP=0。如果任一信号的极性被反转，那么该信号的时序基准也被反转。
(2) 2P=1/CLKG，单位为ns。
(3) C=CLKRX 低脉冲宽度=P
D=CLKRX 高脉冲宽度=P
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M1, M11
M2, M12
M3, M12
M13
CLKR
M4
M4
M14
FSR (int)
M15
M16
FSR (ext)
M18
M17
DR
(RDATDLY=00b)
Bit (n−1)
M17
(n−2)
(n−3)
(n−2)
(n−4)
(n−3)
(n−2)
M18
DR
(RDATDLY=01b)
Bit (n−1)
M17
M18
DR
(RDATDLY=10b)
Bit (n−1)
图7-21. McBSP 接收时序
M1, M11
M2, M12
M3, M12
M13
CLKX
FSX (int)
FSX (ext)
DX
M5
M5
M19
M20
M9
M7
M7
M10
Bit 0
Bit (n−1)
(n−2)
(n−3)
(n−2)
(XDATDLY=00b)
M8
DX
(XDATDLY=01b)
Bit (n−1)
M8
Bit 0
M6
M7
DX
(XDATDLY=10b)
Bit 0
Bit (n−1)
图7-22. McBSP 传输时序
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7.9.4.6.2 McBSP 作为SPI 主器件或从器件时序
7.9.4.6.2.1 McBSP 作为SPI 主器件或从器件时的时序要求（CLKSTP=10b，CLKXP=0）
主控
受控
编号
单位
最小值 最大值
最小值 最大值
8P-10
建立时间，CLKX 低电平之前DR 有效的时间(1)
保持时间，CLKX 低电平之后DR 有效的时间(1)
建立时间，CLKX 高电平之前FSX 低电平的时间(1)
周期时间，CLKX(1)
M30 tsu(DRV-CKXL)
M31 th(CKXL-DRV)
M32 tsu(BFXL-CKXH)
M33 tc(CKX)
30
ns
ns
ns
ns
1
8P-10
8P+10
16P
2P(2)
(1) 对于所有SPI 受控模式，CLKX 必须为8 CLKG 周期的一个最小值。此外，通过设置CLKSM = CLKGDV = 1，CLKG 应该为
LSPCLK/2。
(2) 2P=1/CLKG
7.9.4.6.2.2 McBSP 作为SPI 主控或者受控开关特性(CLKSTP=10b，CLKXP=0)
主控
最小值
受控
最小值
编号
M24
M25
参数
单位
ns
最大值
最大值
保持时间，CLKX 低电平之后，FSX 为低电平
的时间
th(CKXL-FXL)
td(FXL-CKXH)
tdis(FXH-DXHZ)
td(FXL-DXV)
2P(1)
延迟时间，FSX 低电平到CLKX 变为高电平
的时间
P
ns
禁用时间，从FSX 高电平到最后一个数据位
后DX 高阻抗的时间
M28
M29
6
6
6P+6
4P+6
ns
ns
延迟时间，FSX 低电平到DX 有效时间
(1) 2P=1/CLKG
M33
M32
MSB
LSB
CLKX
M25
M24
FSX
M28
M29
DX
DR
Bit 0
Bit(n-1)
(n-2)
M31
(n-2)
(n-3)
(n-4)
M30
Bit 0
Bit(n-1)
(n-3)
(n-4)
图7-23. McBSP 时序作为SPI 主器件或从器件：CLKSTP=10b，CLKXP=0
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7.9.4.6.2.3 McBSP 作为SPI 主器件或从器件时的时序要求（CLKSTP=11b，CLKXP=0）
主控
受控
最小值 最大值
编号
单位
最小值
最大值
建立时间，CLKX 高电平之前DR 有效的时间(1)
保持时间，CLKX 高电平之后DR 有效的时间(1)
建立时间，CLKX 高电平之前FSX 低电平的时间(1)
周期时间，CLKX(1)
M39
M40
M41
M42
tsu(DRV-CKXH)
th(CKXH-DRV)
tsu(FXL-CKXH)
tc(CKX)
30
1
8P-10
8P-10
16P+10
16P
ns
ns
ns
ns
2P(2)
(1) 对于所有SPI 受控模式，CLKX 必须为8 CLKG 周期的一个最小值。此外，通过设置CLKSM = CLKGDV = 1，CLKG 应该为
LSPCLK/2。
(2) 2P=1/CLKG
7.9.4.6.2.4 McBSP 作为SPI 主控或者受控开关特性(CLKSTP= 11b，CLKXP= 0)
主控
最小值
受控
最小值
编号
参数
单位
最大值
最大值
M34 th(CKXL-FXL)
M35 td(FXL-CKXH)
P
ns
ns
保持时间，CLKX 低电平后，FSX 为低电平的时间
延迟时间，FSX 低电平时间到CLKX 高电平的时间
2P(1)
禁用时间，从CLKX 低电平到最后一个数据位后的DX
高阻抗的时间
M37 tdis(CKXL-DXHZ)
M38 td(FXL-DXV)
P+6
6
7P+6
4P+6
ns
ns
延迟时间，FSX 低电平到DX 有效时间
(1) 2P=1/CLKG
M42
MSB
LSB
M41
CLKX
M35
M34
FSX
M37
M38
DX
DR
Bit 0
Bit(n-1)
Bit(n-1)
(n-2)
M40
(n-2)
(n-3)
(n-4)
M39
Bit 0
(n-3)
(n-4)
图7-24. McBSP 时序作为SPI 主器件或从器件：CLKSTP=11b，CLKXP=0
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7.9.4.6.2.5 McBSP 作为SPI 主器件或从器件时的时序要求（CLKSTP= 10b，CLKXP= 1）
主控
最小值 最大值
受控
编号
单位
最小值 最大值
8P-10
建立时间，CLKX 高电平之前DR 有效的时间(1)
保持时间，CLKX 高电平之后DR 有效的时间(1)
建立时间，CLKX 低电平之前FSX 低电平的时间(1)
周期时间，CLKX(1)
M49
M50
M51
M52
tsu(DRV-CKXH)
th(CKXH-DRV)
tsu(FXL-CKXL)
tc(CKX)
30
1
ns
ns
ns
ns
8P-10
8P+10
16P
2P(2)
(1) 对于所有SPI 受控模式，CLKX 必须为8 CLKG 周期的一个最小值。此外，通过设置CLKSM = CLKGDV = 1，CLKG 应该为
LSPCLK/2。
(2) 2P=1/CLKG
7.9.4.6.2.6 McBSP 作为SPI 主控或者受控开关特性(CLKSTP= 10b，CLKXP= 1)
主控
最小值 最大值
2P(1)
受控
编号
参数
单位
最小值 最大值
M43 th(CKXH-FXL)
M44 td(FXL-CKXL)
ns
ns
保持时间，CLKX 高电平后，FSX 为低电平的时间
延迟时间，FSX 低电平时间到CLKX 低电平的时间
P
6
6
禁用时间，从FSX 高电平到最后一个数据位后DX 高阻抗的时
间
M47 tdis(FXH-DXHZ)
M48 td(FXL-DXV)
6P+6
4P+6
ns
ns
延迟时间，FSX 低电平到DX 有效时间
(1) 2P=1/CLKG
M52
M51
MSB
LSB
CLKX
M43
M44
FSX
M48
M47
DX
DR
Bit 0
Bit(n-1)
Bit(n-1)
(n-2)
M50
(n-3)
(n-4)
M49
Bit 0
(n-2)
(n-3)
(n-4)
图7-25. McBSP 时序作为SPI 主器件或从器件：CLKSTP=10b，CLKXP=1
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.9.4.6.2.7 McBSP 作为SPI 主器件或从器件时的时序要求（CLKSTP= 11b，CLKXP= 1）
主控
最小值 最大值
受控
编号
单位
最小值 最大值
建立时间，CLKX 低电平之前DR 有效的时间(1)
保持时间，CLKX 低电平之后DR 有效的时间(1)
建立时间，CLKX 低电平之前FSX 低电平的时间(1)
周期时间，CLKX(1)
M58
M59
M60
M61
tsu(DRV-CKXL)
th(CKXL-DRV)
tsu(FXL-CKXL)
tc(CKX)
30
1
8P-10
ns
ns
ns
ns
8P-10
16P+10
16P
2P(2)
(1) 对于所有SPI 受控模式，CLKX 必须为8 CLKG 周期的一个最小值。此外，通过设置CLKSM = CLKGDV = 1，CLKG 应该为
LSPCLK/2。
(2) 2P=1/CLKG
7.9.4.6.2.8 McBSP 作为SPI 主器件或从器件开关特性（CLKSTP= 11b，CLKXP= 1）
主控
最小值
受控
最小值
编号
参数
单位
最大值
最大值
M53 th(CKXH-FXL)
M54 td(FXL-CKXL)
M55 td(CLKXH-DXV)
P
2P(1)
-2
ns
ns
ns
保持时间，CLKX 高电平后，FSX 为低电平的时间
延迟时间，FSX 低电平时间到CLKX 低电平的时间
延迟时间，CLKX 高电平到DX 有效的时间
0
3P+6
7P+6
4P+6
5P+20
禁用时间，从CLKX 高电平到最后一个数据位后的
DX 高阻抗的时间
M56 tdis(CKXH-DXHZ)
M57 td(FXL-DXV)
P+6
6
ns
ns
延迟时间，FSX 低电平到DX 有效时间
(1) 2P=1/CLKG
M61
M60
MSB
M54
LSB
CLKX
M53
FSX
M56
M55
(n-2)
M59
(n-2)
M57
DX
DR
Bit 0
Bit(n-1)
(n-3)
(n-4)
M58
Bit 0
Bit(n-1)
(n-3)
(n-4)
图7-26. McBSP 时序作为SPI 主器件或从器件：CLKSTP=11b，CLKXP=1
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7.9.5 无信号缓冲情况下MCU 与JTAG 调试探针的连接
图 7-27 显示了采用单处理器配置时 DSP 和 JTAG 接头之间的连接。如果 JTAG 接头和 DSP 之间的距离大于 6
英寸，那么必须对仿真信号进行缓冲。如果距离小于 6 英寸，通常无需缓冲。图7-27 显示了较简单、无缓冲的情
况。对于上拉/下拉电阻器的值，请参阅“信号说明”部分。有关对 JTAG 信号进行缓冲和多个处理器连接的详细
信息，请参阅TMS320F/C24x DSP 控制器参考指南：CPU 和指令集。
6 inches or less
VDDIO
VDDIO
13
14
2
5
EMU0
EMU1
TRST
TMS
TDI
EMU0
EMU1
TRST
TMS
PD
4
GND
1
6
GND
GND
GND
GND
3
8
TDI
7
10
12
TDO
TDO
11
9
TCK
TCK
TCK_RET
MCU
JTAG Header
图7-27. 无信号缓冲情况下MCU 与JTAG 调试探针的连接
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7.9.6 外部接口(XINTF) 时序
每个 XINTF 访问都由三个部分组成：建立、有效和跟踪。用户在 XTIMING 寄存器中配置建立/有效/跟踪等待状
态。每个 XINTF 区域有一个 XTIMING 寄存器。表 7-2 显示了 XTIMING 寄存器中配置的参数和 以 XTIMING 周
期为单位的脉冲持续时间之间的关系。
表7-2. XTIMING 中配置的参数和脉冲持续时间之间的关系
持续时间(ns)(1) (2)
说明
X2TIMING=0
XRDLEAD × tc(XTIM)
X2TIMING=1
(XRDLEAD × 2) × tc(XTIM)
LR
建立周期，读取访问
激活周期，读取访问
跟踪周期，读取访问
建立周期，写入访问
激活周期，写入访问
跟踪周期，写入访问
AR
TR
LW
AW
TW
(XRDACTIVE + WS + 1) × tc(XTIM)
XRDTRAIL × tc(XTIM)
(XRDACTIVE × 2 + WS + 1) × tc(XTIM)
(XRDTRAIL × 2) × tc(XTIM)
XWRLEAD × tc(XTIM)
(XWRLEAD × 2) × tc(XTIM)
(XWRACTIVE + WS + 1) × tc(XTIM)
XWRTRAIL × tc(XTIM)
(XWRACTIVE × 2 + WS + 1) × tc(XTIM)
(XWRTRAIL × 2) × tc(XTIM)
(1) tc(XTIM) − 周期时间，XTIMCLK
(2) WS 是指当使用XREADY 时，由硬件插入的等待状态的数量。如果此区域被配置成忽略XREADY (USEREADY=0)，那么WS=0。
当配置每个区域的 XTIMING 寄存器时，必须满足最小等待状态要求。这些要求是器件数据表中指定的任一时序要
求之外的要求。没有任何内部器件硬件来检测非法设置。
7.9.6.1 USEREADY = 0
如果XREADY 信号被忽略(USEREADY=0)，那么：
前置：
LR ≥tc(XTIM)
LW ≥tc(XTIM)
这些要求导致了下列XTIMING 寄存器的配置限制：
XRDLEAD
XRDACTIVE
XRDTRAIL
XWRLEAD
XWRACTIVE
XWRTRAIL
X2TIMING
0，1
≥1
≥0
≥0
≥1
≥0
≥0
当不采样XREADY 时的有效和无效示例：
XRDLEAD
XRDACTIVE
XRDTRAIL
XWRLEAD
XWRACTIVE
XWRTRAIL
X2TIMING
0，1
无效(1)
有效
0
1
0
0
0
0
0
1
0
0
0
0
0，1
(1) 没有硬件检测非法XTIMING 配置
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7.9.6.2 同步模式(USEREADY=1，READYMODE=0)
如果XREADY 信号在同步模式中被采样(USEREADY=1，READYMODE=0)，那么：
1
前置：
LR ≥tc(XTIM)
LW ≥tc(XTIM)
2
有效：
AR ≥2 × tc(XTIM)
AW ≥2 × tc(XTIM)
备注
限制条件不包括外部硬件等待状态。
这些要求导致以下XTIMING 寄存器配置限制：
XRDLEAD
XRDACTIVE
XRDTRAIL
XWRLEAD
XWRACTIVE
XWRTRAIL
X2TIMING
0，1
≥1
≥2
≥0
≥1
≥2
≥0
使用同步XREADY 时，有效和无效时序示例：
XRDLEAD
XRDACTIVE
XRDTRAIL
XWRLEAD
XWRACTIVE
XWRTRAIL
X2TIMING
0，1
无效(1)
无效(1)
有效
0
1
1
0
0
2
0
0
0
0
1
1
0
0
2
0
0
0
0，1
0，1
(1) 没有硬件检测非法XTIMING 配置
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7.9.6.3 异步模式(USEREADY=1，READYMODE=1)
如果XREADY 信号在同步模式中被采样(USEREADY=1，READYMODE=1)，那么：
1
2
3
前置：
LR ≥tc(XTIM)
LW ≥tc(XTIM)
有效：
AR ≥2 × tc(XTIM)
AW ≥2 × tc(XTIM)
LR + AR ≥4 × tc(XTIM)
LW + AW ≥4 × tc(XTIM)
前置+ 有效：
备注
限制条件不包括外部硬件等待状态。
这些要求导致以下XTIMING 寄存器配置限制：
XRDLEAD
XRDACTIVE
XRDTRAIL
XWRLEAD
XWRACTIVE
XWRTRAIL
X2TIMING
0
0
0，1
≥1
≥2
≥1
≥2
或者
XRDLEAD
XRDACTIVE
XRDTRAIL
XWRLEAD
XWRACTIVE
XWRTRAIL
X2TIMING
0
0
0，1
≥2
≥1
≥2
≥1
使用异步XREADY 时，有效和无效时序示例：
XRDLEAD
XRDACTIVE
XRDTRAIL
XWRLEAD
XWRACTIVE
XWRTRAIL
X2TIMING
0，1
0，1
0
无效(1)
无效(1)
无效(1)
有效
0
1
1
1
1
2
0
0
1
2
2
1
0
0
0
0
0
0
0
1
1
1
1
2
0
0
1
2
2
1
0
0
0
0
1
0
0，1
0，1
有效
有效
0Ω
(1) 没有硬件检测非法XTIMING 配置
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除非另外说明，否则所有XINTF 时序适用于表7-3 中列出的时钟配置。
表7-3. XINTF 时钟配置
SYSCLKOUT
XTIMCLK
SYSCLKOUT
150MHz
XCLKOUT
SYSCLKOUT
150MHz
模式
1
150MHz
示例：
2
SYSCLKOUT
150MHz
1/2 SYSCLKOUT
75MHz
150MHz
示例：
3
1/2SYSCLKOUT
75MHz
1/2 SYSCLKOUT
75MHz
150MHz
示例：
4
1/2SYSCLKOUT
75MHz
1/4 SYSCLKOUT
37.5MHz
150MHz
示例：
SYSCLKOUT 和XTIMCLK 之间的关系显示在图7-28 中。
PCLKR3[XINTFENCLK]
XTIMING0
XTIMING6
XTIMING7
XBANK
LEAD/ACTIVE/TRAIL
0
0
1
SYSCLKOUT
C28x
CPU
XTIMCLK
/2
1
0
XCLKOUT
/2
1
0
XINTCNF2 (XTIMCLK)
XINTCNF2
(CLKMODE)
XINTCNF2
(CLKOFF)
图7-28. SYSCLKOUT 与XTIMCLK 之间的关系
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7.9.6.4 XINTF 信号与XCLKOUT 一致
对于每个 XINTF 访问，前置、有效、后置周期的数量基于内部时钟 XTIMCLK。XRD、XWE0、XWE1 等选通信
号和区域芯片选择 ( XZCS) 的状态变化与 XTIMCLK 的上升沿相关。外部时钟，XCLKOUT，可被配置成等于
XTIMCLK 周期或者为XTIMCLK 周期的一半。
对于 XCLKOUT=XTIMCLK 的情况，所有 XINTF 选通时钟将相对于 XCLKOUT 的上升边沿改变状态。对于
XCLKOUT 为 XTIMCLK 一半的情况，一些选通信号将在 XCLKOUT 的上升沿或 XCLKOUT 的下降沿上改变状
态。在 XINTF 时序表中，符号 XCOHL 被用于表示相对于任一种情况的参数；XCLKOUT 上升边沿（高电平）或
者XCLKOUT 下降边沿（低电平）。如果参数一直相对于XCLKOUT 的上升边沿的话，符号XCOH 被使用。
对于 XCLKOUT=XTIMCLK 一半的情况，基于从访问开始到信号变化发生点的 XTIMCLK 周期的数量，与变化对
齐的 XCLKOUT 边沿可被确定。如果这个 XTIMCLK 周期的数量为偶数，对齐将相对于 XCLKOUT 的上升边沿。
如果这个XTIMCLK 周期的数量为奇数，那么信号将相对于XCLKOUT 的下降边沿发生变化。示例包括如下：
• 在一个访问开始时发生变化的选通脉冲一直与XCLKOUT 的上升边沿对齐。这是因为所有XINTF 方位相对于
XCLKOUT 的上升边沿开始。
示例：
XZCSL
区域选低电平
XRNWL
XR/ W 低电平有效
• 如果用于访问的建立XTIMCLK 周期为偶数，在一个有效周期开始时发生变化的选通脉冲将与XCLKOUT 的上
升边沿对齐。如果建立XTIMCLK 周期的数量为偶数，那么对齐将相对于XCLKOUT 的下降边沿。
示例：
XRDL
XRD 低电平有效
XWEL
XWE1 或XWE0 低电平有效
• 如果用于访问的建立和有效XTIMCLK 周期总数（包括硬件等待状态）为偶数，在一个跟踪周期开始时发生变
化的选通信号将与XCLKOUT 的上升沿对齐。如果建立和有效XTIMCLK 周期的数量（包括硬件等待状态）为
奇数，那么将与XCLKOUT 的下降沿对齐。
示例：
XRDH
XRD 高电平无效
XWEH
XWE1 或XWE0 高电平无效
• 如果建立和有效加上跟踪XTIMCLK 周期总数（包括硬件等待状态）为偶数，在一个访问末尾发生变化的选通
信号将与XCLKOUT 的上升沿对齐。如果建立和有效加上跟踪XTIMCLK 周期的数量（包括硬件等待状态）为
奇数，那么将与XCLKOUT 的下降沿对齐。
示例：
XZCSH
区片选高电平无效
XRNWH
XR/ W 高电平无效
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7.9.6.5 外部接口读取时序
7.9.6.5.1 外部存储器接口读取时序要求
最小值
最大值
(LR + AR) –16 (1)
AR –14 (1)
单位
ta(A)
ns
访问时间，从有效地址读取数据的时间
ta(XRD)
ns
ns
ns
访问时间，从XRD 低电平有效读取有效数据的时间
建立时间，在XRD 选通脉冲高电平无效之前，读取有效数据的
时间
tsu(XD)XRD
th(XD)XRD
14
0
保持时间，XRD 高电平无效之后读取数据有效的时间
(1) LR = 建立周期，读取访问。AR = 有效周期，读取访问。请参考表7-2。
7.9.6.5.2 外部内存接口读取开关特性
参数
最小值
最大值
单位
td(XCOH-XZCSL)
td(XCOHL-XZCSH)
td(XCOH-XA)
1
ns
延迟时间，XCLKOUT 高电平到区域芯片选择低电平有效的时间
延迟时间，XCLKOUT 高电平/低电平到芯片选择高电平无效的时间
延迟时间，XCLKOUT 高电平到地址有效的时间
0.5
1.5
0.5
0.5
ns
ns
ns
ns
ns
ns
–1
td(XCOHL-XRDL)
td(XCOHL-XRDH)
th(XA)XZCSH
延迟时间，XCLKOUT 高电平/低电平到XRD 低电平有效的时间
延迟时间，XCLKOUT 高电平/低电平到XRD 高电平无效的时间
保持时间，区域芯片选择高电平无效之后地址有效时间
保持时间，XRD 高电平无效后的地址有效时间
–1.5
(1)
(1)
th(XA)XRD
(1) 在未激活周期中，XINTF 地址总线将一直保持总线上产生的最后一个地址，XA0 除外，它仍为高电平。这个包括对齐周期。
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Trail
(A)(B)
(C)
Active
Lead
XCLKOUT = XTIMCLK
XCLKOUT = 1/2 XTIMCLK
t
d(XCOH-XZCSL)
t
d(XCOHL-XZCSH)
XZCS0, XZCS6, XZCS7
XA[0:19]
t
d(XCOH-XA)
t
d(XCOHL-XRDH)
t
d(XCOHL-XRDL)
XRD
XWE0, XWE1(D)
XR/W
t
su(XD)XRD
t
a(A)
t
h(XD)XRD
t
a(XRD)
XD[0:31], XD[0:15]
XREADY(E)
DIN
A. 所有XINTF 访问（前置周期）在XCLKOUT 的上升沿上开始。当需要时，器件将在一个满足这个要求的访问之前插入一个对准周期。
B. 在对准周期期间，所有信号将都被转换为它们的未激活状态。
C. XA[0:19] 在非活动周期保持总线上的最后一个地址，包括校准周期，除XAO 之外，它一直保持高电平状态。
D. XWE1 用于32 位数据总线模式。在16 位模式中，该信号是XAO。
E. 因为USEREADY=0，外部XREADY 输入信号被忽略。
图7-29. 示例读取访问
用于此示例的XTIMING 寄存器参数：
XRDLEAD
XRDACTIVE
XRDTRAIL
USEREADY
X2TIMING
XWRLEAD
XWRACTIVE
XWRTRAIL
READYMODE
0
0
N/A(1)
N/A(1)
N/A(1)
N/A(1)
≥1
≥0
≥0
(1) 这个例子中的N/A 表示“不适用”（或“无关”）
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7.9.6.6 外部接口写入时序
7.9.6.6.1 外部存储器接口写入开关特性
参数
最小值
最大值
单位
td(XCOH-XZCSL)
td(XCOHL-XZCSH)
td(XCOH-XA)
1
ns
延迟时间，XCLKOUT 高电平到区域芯片选择低电平有效的时间
延迟时间，XCLKOUT 高电平/低电平到芯片选择高电平无效的时间
延迟时间，XCLKOUT 高电平到地址有效的时间
0.5
1.5
2
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
–1
延迟时间，XCLKOUT 高电平/低电平到XWEO，XWE1 (3)低电平的时间
延迟时间，XCLKOUT 高电平/低电平到XWEO，XWE1 高电平的时间
延迟时间，XCLKOUT 高电平到XR/W 低电平的时间
延迟时间，XCLKOUT 高电平/低电平到XR/W 高电平的时间
使能时间，从XWE，XWE1 低电平驱动数据总线的时间
延迟时间，XWE0，XWE1 低电平有效后的数据有效时间
保持时间，区域芯片选择高电平无效之后地址有效时间
保持时间，XWE0，XWE1 高电平无效之后写入数据有效时间
XR/W 高电平无效之后DSP 释放数据总线的最长时间
td(XCOHL-XWEL)
td(XCOHL-XWEH)
td(XCOH-XRNWL)
td(XCOHL-XRNWH)
ten(XD)XWEL
2
1
0.5
–1
0
td(XWEL-XD)
1
(1)
th(XA)XZCSH
TW –2 (2)
th(XD)XWE
tdis(XD)XRNW
4
(1) 在未激活周期期间，XINTF 地址总线将一直保持总线上产生的最后一个地址，XA0 除外，它仍为高电平。这个包括对齐周期。
(2) TW = 跟踪周期，写入访问。请参考表7-2。
(3) XWE1 只用于32 位数据总线模式。在16 位模式中，该信号是XAO。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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Active
(A) (B)
(C)
Lead
Trail
XCLKOUT = XTIMCLK
XCLKOUT = 1/2 XTIMCLK
t
d(XCOHL-XZCSH)
t
d(XCOH-XZCSL)
XZCS0, XZCS6, XZCS7
t
d(XCOH-XA)
XA[0:19]
XRD
t
t
d(XCOHL-XWEH)
d(XCOHL-XWEL)
XWE0, XWE1(D)
XR/W
t
t
d(XCOHL-XRNWH)
d(XCOH-XRNWL)
t
t
dis(XD)XRNW
d(XWEL-XD)
t
t
en(XD)XWEL
h(XD)XWEH
XD[0:31], XD[0:15]
XREADY(E)
DOUT
A. 所有XINTF 访问（前置周期）在XCLKOUT 的上升沿上开始。当需要时，器件将在一个满足这个要求的访问之前插入一个对准周期。
B. 在对准周期期间，所有信号将都被转换为它们的未激活状态。
C. XA[0:19] 在非活动周期保持总线上的最后一个地址，包括校准周期，除XAO 之外，它一直保持高电平状态。
D. XWE1 用于32 位数据总线模式。在16 位模式中，该信号是XAO。
E. 因为USEREADY=0，外部XREADY 输入信号被忽略。
图7-30. 示例写入访问
用于此示例的XTIMING 寄存器参数：
XRDLEAD
XRDACTIVE
XRDTRAIL
USEREADY
X2TIMING
XWRLEAD
XWRACTIVE
XWRTRAIL
READYMODE
N/A(1)
N/A(1)
N/A(1)
0
0
N/A(1)
≥1
≥0
≥0
(1) 这个例子中N/A 表示“不适用”（或“无关”）
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.9.6.7 带有一个外部等待状态的外部接口读取准备就绪时序
7.9.6.7.1 外部接口读取开关特性（读取准备就绪，1 个等待状态）
参数
最小值
最大值
单位
td(XCOH-XZCSL)
td(XCOHL-XZCSH)
td(XCOH-XA)
1
ns
延迟时间，XCLKOUT 高电平到区域芯片选择低电平有效的时间
延迟时间，XCLKOUT 高电平/低电平到芯片选择高电平无效的时间
延迟时间，XCLKOUT 高电平到地址有效的时间
0.5
1.5
0.5
0.5
ns
ns
ns
ns
ns
ns
–1
td(XCOHL-XRDL)
td(XCOHL-XRDH)
th(XA)XZCSH
延迟时间，XCLKOUT 高电平/低电平到XRD 低电平有效的时间
延迟时间，XCLKOUT 高电平/低电平到XRD 高电平无效的时间
保持时间，区域芯片选择高电平无效之后地址有效时间
保持时间，XRD 高电平无效后的地址有效时间
–1.5
(1)
(1)
th(XA)XRD
(1) 在未激活周期期间，XINTF 地址总线将一直保持总线上产生的最后一个地址，XA0 除外，它仍为高电平。。这个包括对准周期。
7.9.6.7.2 外部接口读取时序要求（读取准备就绪，1 个等待状态）
最小值
最大值
(LR + AR) –16 (1)
AR –14 (1)
单位
ta(A)
ns
访问时间，从有效地址读取数据的时间
ta(XRD)
ns
ns
ns
访问时间，从XRD 低电平有效读取有效数据的时间
建立时间，在XRD 选通脉冲高电平无效之前，读取有效数据的时
间
tsu(XD)XRD
th(XD)XRD
14
0
保持时间，XRD 高电平无效之后读取数据有效的时间
(1) LR = 建立周期，读取访问。AR = 有效周期，读取访问。请参考表7-2。
7.9.6.7.3 同步XREADY 时序要求（读取准备就绪，1 个等待状态）
最小值
最大值
单位
建立时间，XCLKOUT 高电平/低电平之前XREADY（同步）低电平的时间(1)
保持时间，XREADY（同步）低电平(1)
采样XCLKOUT 边沿之前，XREADY（同步）能够变为高电平的最早时间(1)
建立时间，XCLKOUT 高电平/低电平之前XREADY（同步）高电平的时间(1)
保持时间，区域芯片选择高电平之后XREADY（同步）保持高电平的时间(1)
tsu(XRDYsynchL)XCOHL
12
ns
th(XRDYsynchL)
6
ns
ns
ns
ns
te(XRDYsynchH)
3
tsu(XRDYsynchH)XCOHL
th(XRDYsynchH)XZCSH
12
0
(1) 第一次XREADY（异步）采样相对于E 的关系如图7-31 所示：
E = (XRDLEAD + XRDACTIVE) tc(XTIM)
首次采样时，如果XREADY（同步）为高电平，则访问将结束。如果发现XREADY（同步）为低电平，它将在每个tc(XTIM)内被重新采
样直到它为高电平。
对于每次采样(n)，相对于访问开始的建立时间可以按如下方式计算：
F = (XRDLEAD + XRDACTIVE +n − 1) tc(XTIM) − tsu(XRDYsynchL)XCOHL
，其中n 是样本数量：n = 1、2、3，以此类推。
7.9.6.7.4 异步XREADY 时序要求（读取准备就绪，1 个等待状态）
最小值
最大值
单位
tsu(XRDYAsynchL)XCOHL
th(XRDYAsynchL)
11
ns
建立时间，XCLKOUT 高电平/低电平之前XREADY（异步）低电平的时间
保持时间，XREADY（异步）低电平的时间
6
ns
ns
ns
ns
te(XRDYAsynchH)
3
采样XCLKOUT 边沿之前，XREADY（异步）能够变为高电平的最早时间
建立时间，XCLKOUT 高电平/低电平之前XREADY（异步）高电平的时间
保持时间，区域芯片选择高电平之后XREADY（异步）保持高电平的时间
tsu(XRDYAsynchH)XCOHL
th(XRDYasynchH)XZCSH
11
0
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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WS (Synch)
(C)
(A) (B)
Active
Lead
Trail
XCLKOUT = XTIMCLK
XCLKOUT = 1/2 XTIMCLK
t
t
d(XCOHL-XZCSH)
d(XCOH-XZCSL)
XZCS0 XZCS6, XZCS7
t
d(XCOH-XA)
XA[0:19]
t
d(XCOHL-XRDH)
t
d(XCOHL-XRDL)
XRD
t
su(XD)XRD
(D)
XWE0, XWE1
t
a(XRD)
XR/W
t
a(A)
t
h(XD)XRD
XD[0:31], XD[0:15]
DIN
t
su(XRDYsynchL)XCOHL
t
e(XRDYsynchH)
t
h(XRDYsynchL)
t
h(XRDYsynchH)XZCSH
t
su(XRDHsynchH)XCOHL
XREADY(Synch)
Legend:
(E)
(F)
= Don’t care. Signal can be high or low during this time.
A. 所有XINTF 访问（建立周期）在XCLKOUT 的上升沿上开始。当需要时，器件将在一个满足这个要求的访问之前插入一个对准周期。
B. 在对准周期期间，所有信号将都被转换为它们的未激活状态。
C. 在未激活周期期间，XINTF 地址总线将一直保持总线上产生的最后一个地址，XA0 除外，它仍为高电平。这个包括对齐周期。
D. XWE1 仅在32 位数据模式下有效。在16 位模式中，该信号是XAO。
E. 对于每次采样，从访问开始的建立时间(E) 可以按如下方式计算：D = (XRDLEAD + XRDACTIVE +n - 1) tc(XTIM) –tsu(XRDYsynchL)XCOHL
F. 第一个样本的基准相对于此点的关系如下：F = (XRDLEAD + XRDACTIVE) tc(XTIM)，其中n 是样本数量：n = 1、2、3，以此类推。
图7-31. 使用同步XREADY 访问读取的样本
用于此示例的XTIMING 寄存器参数：
XRDLEAD
XRDACTIVE
XRDTRAIL
USEREADY
X2TIMING
XWRLEAD
XWRACTIVE
XWRTRAIL
READYMODE
3
1
N/A(1)
N/A(1)
N/A(1)
≥1
≥1
0Ω
0 = XREADY（同
步）
(1) 对于这个样本，N/A = “无关”
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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WS (Async)
Active
(A) (B)
Lead
Trail
(C)
XCLKOUT = XTIMCLK
XCLKOUT = 1/2 XTIMCLK
XZCS0, XZCS6, XZCS7
t
t
t
d(XCOH-XZCSL)
d(XCOHL-XZCSH)
d(XCOH-XA)
XA[0:19]
XRD
t
d(XCOHL-XRDH)
t
d(XCOHL-XRDL)
t
su(XD)XRD
(D)
XWE0, XWE1
t
a(XRD)
XR/W
t
a(A)
t
h(XD)XRD
DIN
XD[0:31], XD[0:15]
t
su(XRDYasynchL)XCOHL
t
e(XRDYasynchH)
t
h(XRDYasynchH)XZCSH
t
h(XRDYasynchL)
t
su(XRDYasynchH)XCOHL
XREADY(Asynch)
(E)
(F)
Legend:
= Don’t care. Signal can be high or low during this time.
A. 所有XINTF 访问（建立周期）在XCLKOUT 的上升沿上开始。当需要时，器件将在一个满足这个要求的访问之前插入一个对准周期。
B. 在对准周期期间，所有信号将被转换为它们的未激活状态。
C. 在未激活周期期间，XINTF 地址总线将一直保持总线上产生的最后一个地址，XA0 除外，它仍为高电平。这个包括对齐周期。
D. XWE1 仅在32 位数据模式下有效。在16 位模式中，该信号是XAO。
E. 对于每次采样，从访问开始的建立时间可以按如下方式计算：E = (XRDLEAD + XRDACTIVE -3 +n) tc(XTIM) –tsu(XRDYasynchL)XCOHL，其
中n 是样本数量：n = 1、2、3，以此类推。
F. 第一个样本的基准相对于此点的关系如下：F = (XRDLEAD + XRDACTIVE –2) tc(XTIM)
图7-32. 使用异步XREADY 访问读取的样本
用于此示例的XTIMING 寄存器参数：
XRDLEAD
XRDACTIVE
XRDTRAIL
USEREADY
X2TIMING
XWRLEAD
XWRACTIVE
XWRTRAIL
READYMODE
3
1
N/A(1)
N/A(1)
N/A(1)
≥1
≥1
0Ω
1 = XREADY（异
步）
(1) 在这个示例中，N/A = “无关”
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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7.9.6.8 带有一个外部等待状态的外部接口写入准备就绪时序
7.9.6.8.1 外部接口写入开关特性（写入准备就绪，1 个等待状态）
参数
最小值
最大值
单位
td(XCOH-XZCSL)
td(XCOHL-XZCSH)
td(XCOH-XA)
1
0.5
1.5
2
ns
延迟时间，XCLKOUT 高电平到区域芯片选择低电平有效的时间
延迟时间，XCLKOUT 高电平/低电平到芯片选择高电平无效的时间
延迟时间，XCLKOUT 高电平到地址有效的时间
延迟时间，XCLKOUT 高电平/低电平到XWE0，XWE1 低电平的时间(3)
延迟时间，XCLKOUT 高电平/低电平到XWEO，XWE1 高电平的时间(3)
延迟时间，XCLKOUT 高电平到XR/W 低电平的时间
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
–1
td(XCOHL-XWEL)
td(XCOHL-XWEH)
td(XCOH-XRNWL)
td(XCOHL-XRNWH)
ten(XD)XWEL
2
1
0.5
延迟时间，XCLKOUT 高电平/低电平到XR/W 高电平的时间
使能时间，从XWE0，XWE1 低电平驱动数据总线的时间(3)
延迟时间，XWE0，XWE1 低电平有效后的数据有效时间(3)
保持时间，区域芯片选择高电平无效之后地址有效时间
–1
0
td(XWEL-XD)
1
(1)
th(XA)XZCSH
保持时间，XWE0，XWE1 高电平无效之后写入数据有效时间(3)
TW –2 (2)
th(XD)XWE
tdis(XD)XRNW
4
XR/W 高电平无效之后DSP 释放数据总线的最长时间
(1) 在未激活周期期间，XINTF 地址总线将一直保持总线上产生的最后一个地址，XA0 除外，它仍为高电平。这个包括对齐周期。
(2) TW = 后置周期，写入访问（请见表7-2）
(3) XWE1 只用于32 位数据总线模式。在16 位模式中，该信号是XAO。
7.9.6.8.2 同步XREADY 时序要求（写入准备就绪，1 个等待状态）
最小值
最大值
单位
建立时间，XCLKOUT 高电平/低电平之前XREADY（同步）低电平的时
tsu(XRDYsynchL)XCOHL
th(XRDYsynchL)
12
ns
间(1)
保持时间，XREADY（同步）低电平(1)
6
ns
ns
采样XCLKOUT 边沿之前，XREADY（同步）能够变为高电平的最早时
te(XRDYsynchH)
3
间(1)
建立时间，XCLKOUT 高电平/低电平之前XREADY（同步）高电平的时
tsu(XRDYsynchH)XCOHL
12
0
ns
ns
间(1)
保持时间，区域芯片选择高电平之后XREADY（同步）保持高电平的时
th(XRDYsynchH)XZCSH
间(1)
(1) 第一次XREADY（异步）采样相对于E 的关系如图7-33 所示：
E =(XWRLEAD + XWRACTIVE) tc(XTIM)
首次采样时，如果XREADY（同步）为高电平，则访问将完成。如果XREADY（异步）为低电平，它会每隔tc(XTIM) 再次采样，直到它
变为高电平。
对于每次采样，从访问开始的建立时间可以按如下方式计算：
F = (XWRLEAD + XWRACTIVE +n –1) tc(XTIM) –tsu(XRDYsynchL)XCOHL
，其中n 是样本数量：n = 1、2、3，以此类推。
7.9.6.8.3 异步XREADY 时序要求（写入准备就绪，1 个等待状态）
最小值
最大值 单位
建立时间，XCLKOUT 高电平/低电平之前XREADY（异步）低电平的时间(1)
保持时间，XREADY（异步）低电平的时间(1)
tsu(XRDYasynchL)XCOHL
th(XRDYasynchL)
11
ns
6
ns
采样XCLKOUT 边沿之前，XREADY（异步）能够变为高电平的最早时间(1)
建立时间，XCLKOUT 高电平/低电平之前XREADY（异步）高电平的时间(1)
保持时间，区域芯片选择高电平之后XREADY（异步）保持高电平的时间(1)
te(XRDYasynchH)
3
ns
ns
ns
tsu(XRDYasynchH)XCOHL
th(XRDYasynchH)XZCSH
11
0
(1) 第一次XREADY（异步）采样相对于E 的关系如图7-33 所示：
E = (XWRLEAD + XWRACTIVE –2) tc(XTIM)。在第一次取样时，如果XREADY（异步）是高电平，则访问将完成。如果XREADY（异
步）是低电平，它在每个tc(XTIM)内再次采样，直到它是高电平。
对于每次采样，从访问开始的建立时间可以按如下方式计算：
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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F = (XWRLEAD + XWRACTIVE –3 + n) tc(XTIM) –tsu(XRDYasynchL)XCOHL
，其中n 是样本数量：n = 1、2、3，以此类推。
WS (Synch)
Active
(A) (B)
(C)
Trail
Lead 1
XCLKOUT = XTIMCLK(D)
t
t
d(XCOHL-XZCSH)
d(XCOH-XZCSL)
XZCS0AND1, XZCS2,
XZCS6AND7
t
t
h(XRDYsynchH)XZCSH
d(XCOH-XA)
XA[0:18]
XRD
t
t
d(XCOHL-XWEH)
d(XCOHL-XWEL)
XWE
t
t
d(XCOHL-XRNWH)
d(XCOH-XRNWL)
XR/W
t
dis(XD)XRNW
t
d(XWEL-XD
)
t
h(XD)XWEH
t
en(XD)XWEL
XD[0:15]
DOUT
t
su(XRDYsynchL)XCOHL
t
h(XRDYsynchL)
t
su(XRDHsynchH)XCOHL
XREADY (Synch)
(E)
(F)
Legend:
= Don’t care. Signal can be high or low during this time.
A. 所有XINTF 访问（前置周期）在XCLKOUT 的上升沿上开始。当需要时，器件将在一个满足这个要求的访问之前插入一个对准周期。
B. 在对准周期期间，所有信号将被转换为它们的未激活状态。
C. 在未激活周期期间，XINTF 地址总线将一直保持总线上产生的最后一个地址，XA0 除外，它仍为高电平。这个包括对齐周期。
D. XWE1 只用于32 位数据总线模式。在16 位模式中，该信号是XAO。
E. 对于每个样本，从访问开始的建立时间可按如下方式计算：E = (XWRLEAD + XWRACTIVE + n –1) tc(XTIM) –tsu(XRDYsynchL)XCOH，其中
n 为样本数量：n = 1、2、3，以此类推。
F. 第一个样本的基准相对于此点的关系如下：F = (XWRLEAD + XWRACTIVE) tc(XTIM)
图7-33. 使用同步XREADY 访问写入
用于此示例的XTIMING 寄存器参数：
XRDLEAD
XRDACTIVE
XRDTRAIL
USEREADY
X2TIMING
XWRLEAD
XWRACTIVE
XWRTRAIL
READYMODE
N/A(1)
N/A(1)
N/A(1)
1
3
0Ω
≥1
≥1
0 = XREADY（同
步）
(1) 对于这个样本，N/A = “无关”
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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WS (Async)
Active
(A) (B)
(C)
Trail
Lead 1
XCLKOUT = XTIMCLK
XCLKOUT = 1/2 XTIMCLK
t
t
d(XCOH-XZCSL)
d(XCOHL-XZCSH)
XZCS0, XZCS6, XZCS7
t
h(XRDYasynchH)XZCSH
t
d(XCOH-XA)
XA[0:19]
XRD
t
t
d(XCOHL-XWEH)
d(XCOHL-XWEL)
(D)
XWE0, XWE1
t
t
d(XCOH-XRNWL)
d(XCOHL-XRNWH)
XR/W
t
dis(XD)XRNW
t
d(XWEL-XD
)
t
h(XD)XWEH
t
en(XD)XWEL
XD[31:0], XD[15:0]
DOUT
t
su(XRDYasynchL)XCOHL
t
h(XRDYasynchL)
t
e(XRDYasynchH)
t
su(XRDYasynchH)XCOHL
XREADY(Asynch)
(D)
(E)
Legend:
= Don’t care. Signal can be high or low during this time.
A. 所有XINTF 访问（前置周期）在XCLKOUT 的上升沿上开始。当需要时，器件将在一个满足这个要求的访问之前插入一个对准周期。
B. 在对准周期期间，所有信号将都被转换为它们的未激活状态。
C. 在未激活周期期间，XINTF 地址总线将一直保持总线上产生的最后一个地址，XA0 除外，它仍为高电平。这个包括对齐周期。
D. XWE1 只用于32 位数据总线模式。在16 位模式中，该信号是XAO。
E. 对于每次采样，从访问开始的建立时间可以按如下方式计算：E = (XWRLEAD + XWRACTIVE -3 + n) tc(XTIM) –tsu(XRDYasynchL)XCOHL
其中n 是样本数量：n = 1、2、3，以此类推。
，
F. 第一个样本的基准相对于此点的关系如下：F = (XWRLEAD + XWRACTIVE –2) tc(XTIM)
图7-34. 使用异步XREADY 访问写入
用于此示例的XTIMING 寄存器参数：
XRDLEAD
XRDACTIVE
XRDTRAIL
USEREADY
X2TIMING
XWRLEAD
XWRACTIVE
XWRTRAIL
READYMODE
N/A(1)
N/A(1)
N/A(1)
1
3
0Ω
≥1
≥1
1 = XREADY（异
步）
(1) 在这个示例中，N/A = “无关”
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7.9.6.9 XHOLD 和XHOLDA 时序
如果在XHOLD 和XHOLDA 同时为低电平时（授权外部总线访问）HOLD 模式位被设定，XHOLDA 信号被强制
为高电平（在当前周期的末尾）并且外部接口不再为高阻抗模式。
复位 (XRS) 时，HOLD 模式位设为 0。如果XHOLD 信号在系统复位时为低电平有效，总线和所有信号选通必须
为高阻抗模式，并且XHOLDA 信号也被驱动为低电平有效。
当 HOLD 模式被启用并且XHOLDA 为低电平有效（外部总线置为有效），CPU 仍然可以从内部存储器执行代
码。如果对外部接口进行访问，在XHOLD 信号被去除前，CPU 暂停。
一个内部DMA 请求，当被批准时，将以下信号置为高阻抗模式：
XA[19:0]
XZCS0
XZCS6
XD[31:0], XD[15:0]
XWE0, XWE1, XRD XZCS7
XR/ W
在这些信号事件期间，所有在这个组中未列出的其它信号保持在它们的缺省值或者功能运行模式。
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7.9.6.9.1 XHOLD/ XHOLDA 时序要求(XCLKOUT = XTIMCLK)
最小值
最大值
单位
XHOLD 低电平至所有地址、数据和控制上变为高阻态的延迟时间(1)
td(HL-HiZ)
4c(XTIM) + 30t
ns
(2)
XHOLD 低电平至XHOLDA 低电平的延迟时间(1) (2)
XHOLD 高电平至XHOLDA 高电平的延迟时间(1) (2)
XHOLD 高电平至总线有效的延迟时间(1) (2)
td(HL-HAL)
td(HH-HAH)
td(HH-BV)
td(HL-HAL)
5tc(XTIM) + 30
3tc(XTIM) + 30
ns
ns
ns
ns
4c(XTIM) + 30t
XHOLD 低电平至XHOLDA 低电平的延迟时间(1) (2)
4tc(XTIM) + 2tc(XCO) + 30
(1) 当在XHOLD 上检测到一个低电平信号时，所有等待的XINTF 访问将在总线被置为一个高阻抗状态前完成。
(2) XHOLD 的状态被锁存在XTIMCLK 的上升边沿上。
XCLKOUT
(/1 Mode)
t
d(HL-Hiz)
XHOLD
t
d(HH-HAH)
XHOLDA
t
d(HL-HAL)
t
d(HH-BV)
XR/W
High-Impedance
XZCS0, XZCS6, XZCS7
Valid
XA[19:0]
Valid
High-Impedance
XD[31:0], XD[15:0]
Valid
(A)
(B)
A. 所有等待中的XINTF 访问被完成。
B. 正常XINTF 运行重新开始。
图7-35. 外部接口保持波形
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7.9.6.9.2 XHOLD/XHOLDA 时序要求(XCLKOUT = 1/2 XTIMCLK)
最小值
最大值
单位
XHOLD 低电平至所有地址、数据和控制上变为高阻态的延
迟时间(1) (2) (3)
td(HL-HiZ)
4tc(XTIM) + tc(XCO+ 30
ns
XHOLD 低电平至XHOLDA 低电平的延迟时间(1) (2) (3)
XHOLD 高电平至XHOLDA 高电平的延迟时间(1) (2) (3)
XHOLD 高电平至总线有效的延迟时间(1) (2) (3)
td(HL-HAL)
td(HH-HAH)
td(HH-BV)
4tc(XTIM) + 2tc(XCO) + 30
4c(XTIM) + 30t
ns
ns
ns
6tc(XTIM) + 30
(1) 当在XHOLD 上检测到一个低电平信号时，所有等待的XINTF 访问将在总线被置为一个高阻抗状态前完成。
(2) XHOLD 的状态被锁存在XTIMCLK 的上升边沿上。
(3) 在XHOLD 被检测为高电平或者低电平后，所有总线转换和XHOLDA 转换将相对于XCLKOUT 的上升边沿发生。因此，对于这个
XCLKOUT=1/2 XTIMCLK 的模式，转换最多可以早于最大额定值1 XTIMCLK 周期发生。
XCLKOUT
(1/2 XTIMCLK)
t
d(HL-HAL)
XHOLD
t
d(HH-HAH)
XHOLDA
t
d(HL-HiZ)
t
d(HH-BV)
XR/W,
XZCS0,
XZCS6,
XZCS7
High-Impedance
High-Impedance
High-Impedance
Valid
XA[19:0]
Valid
XD[0:31]XD[15:0]
Valid
(B)
(A)
A. 所有等待中的XINTF 访问被完成。
B. 正常XINTF 运行重新开始。
图7-36. XHOLD/ XHOLDA 时序要求(XCLKOUT = 1/2 XTIMCLK)
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7.9.7 闪存定时
7.9.7.1 A 和S 温度材料的闪存耐久性
擦除/编程
温度
最小值
典型值
最大值
单位
阵列的闪存耐久性（写入/擦除周期）(1)
阵列的OTP 耐久性（写入周期）(1)
0°C 至85°C（环境温度）
0°C 至85°C（环境温度）
Nf
20000
50000
周期
写入
NOTP
1
(1) 所示温度范围之外的写入/擦除操作并未说明，有可能影响耐受数。
7.9.7.2 Q 温度材料的闪存耐久性
擦除/编程
温度
最小值
典型值
最大值
单位
-40°C 至125°C（环境温
度）
阵列的闪存耐久性（写入/擦除周期）(1)
阵列的OTP 耐久性（写入周期）(1)
Nf
20000
50000
周期
写入
-40°C 至125°C（环境温
度）
NOTP
1
(1) 所示温度范围之外的写入/擦除操作并未说明，有可能影响耐受数。
7.9.7.3 150MHz SYSCLKOUT 上的闪存参数：
参数
测试条件
最小值
典型值
最大值
单位
μs
ms
50
16 位字
2000(2)
2000(2)
12(2)
编程时间(3)
32K 扇区
16K 扇区
32K 扇区
16K 扇区
32K 扇区
16K 扇区
1000
500
2
ms
擦除时间(1)
擦除时间(1)
Q 级
s
s
2
12(2)
2
15(2)
A、S 级
2
15(2)
75
35
180
20
mA
mA
mA
mA
擦除
编程
(4)
IDD3VFLP
擦除/编程周期期间的VDD3VFL 流耗
(4)
IDDP
擦除/编程周期期间的VDD 流耗
擦除/编程周期期间的VDDIO 流耗
(4)
IDDIOP
(1) 当器件从TI 出货时，片上闪存存储器处于一个被擦除状态。这样，当首次编辑器件时，在编程前无需擦除闪存存储器。然而，对于所有
随后的编程操作，需要执行擦除操作。
(2) 所提到的最大闪存参数对应于前100 个编程和擦除周期。
(3) 编程时间是最大器件频率下的值。此表中指示的编程时间仅适用于器件RAM 中的所有必需代码/数据都可用并准备好进行编程的情况。
编程时间包括闪存状态机的开销，但不包括将以下项传输到RAM 的时间：
•
•
•
使用闪存API 对闪存进行编程的代码
闪存API 本身
要进行编程的闪存数据
(4) 在室温下看到的典型参数包含函数调用开销，且关闭所有外设。在整个闪存编程过程中保持电源稳定很重要。可想而知，闪存编程期间
的器件电流消耗可能高于正常工作条件。如数据表“建议工作条件”中所述，使用的电源应始终确保VMIN 位于电源轨上。擦除/编程过
程中发生任何欠压保护或电源中断，都可能会损坏密码位置并永久锁定器件。不建议通过USB 端口为目标板供电（在闪存编程期间），
因为该端口可能无法响应编程过程中设置的电源需求。
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7.9.7.4 闪存/ OTP 访问时序
参数
最小值
37
最大值 单位
ta(fp)
ns
ns
页式闪存访问时间
随机闪存访问时间
OTP 访问时间
ta(fr)
37
ta(OTP)
60
ns
7.9.7.5 闪存数据保持持续时间
参数
测试条件
最小值 最大值 单位
tretention
TJ=55°C
15
数据保持持续时间
年
表7-4. 不同频率上所需最小的闪存/ OTP 等待状态
随机等待状态(1)
OTP 等待状态
SYSCLKOUT (MHz)
SYSCLKOUT (ns)
页等待状态
150
120
100
75
6.67
8.33
10
5
4
3
2
1
1
1
1
1
5
4
3
2
1
1
1
1
1
8
7
5
4
2
1
1
1
1
13.33
20
50
30
33.33
40
25
15
66.67
250
4
(1) 页和随机等待状态必须≥1。
计算表7-4 中闪存页等待状态和随机等待状态的等式如下：
ta(f@p)
ǒ Ǔ* 1 round up to the next highest integer or 1, whichever is larger
Flash Page Wait State
+
+
ƪ ƫ
tc(SCO)
ta(f@r)
Flash Random Wait State
round up to the next highest integer or 1, whichever is larger
ǒ Ǔ* 1
ƪ ƫ
tc(SCO)
计算表7-4 中OTP 等待状态的等式如下：
ta(OTP)
ǒ Ǔ* 1 round up to the next highest integer or 1, whichever is larger
OTP Wait State
+
ƪ ƫ
tc(SCO)
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7.10 片载模数转换器
7.10.1 ADC 电气特性（在推荐的工作条件下测得）
参数(1) (2)
最小值 典型值 最大值
单位
直流规格(3)
分辨率
12
位
0.001
25
MHz
ADC 时钟
精度
±1.5
±2
LSB
1-12.5MHz ADC 时钟(6.25MSPS)
INL（积分非线性）
最低有效
位(LSB)
12.5-25MHz ADC 时钟(12.5MSPS)
DNL（微分非线性）(4)
±1
LSB
最低有效
位(LSB)
失调误差(5) (3)
-15
15
最低有效
位(LSB)
内部基准总增益误差(6) (3)
–30
–30
30
30
带有内部基准的总增益误差(3)
LSB
LSB
LSB
±4
±4
通道间偏移变化
通道间增益变化
模拟输入
模拟输入电压（ADCINx 至ADCLO）(7)
0
3
5
V
ADCLO
-5
0
mV
pF
10
输入电容
±5
μA
输入漏电流
内部电压基准(6)
1.275
0.525
0.75
50
V
VADCREFP - 基于内部基准的引脚上的ADCREFP 输出电压
VADCREFM - 基于内部基准的引脚上的ADCREFM 输出电压
电压差异，ADCREFP-ADCREFM
温度系数
V
V
PPM/°C
外部电压基准(6) (8)
ADCREFSEL[15:14]=11b
ADCREFSEL[15:14]=10b
ADCREFSEL[15:14]=01b
1.024
1.500
2.048
V
V
V
VADCREFIN - 在推荐的ADCREFIN 引脚0.2% 或者更好的精确
基准上的外部基准电压输入
AC 技术规格
67.5
68
dB
dB
dB
SINAD (100kHz) 信噪比+失真
SNR (100kHz) 信噪比
-79
10.9
83
THD (100kHz) 总谐波失真
ENOB (100kHz) 有效位数
SFDR (100kHz) 无杂散动态动态范围
位
dB
(1) 在25 MHz ADCCLK 上测得。
(2) 这个表中的所有电压相对VSSA2
。
(3) 如果ADC 的校准例程被从引导ROM 执行，ADC 增益误差和偏移误差参数只为额定值。更多信息请查阅节8.2.7.3。
(4) TI 指定ADC 将无丢码。
(5) 1 个LSB 有3.0/4096=0.732 mV 的加权值。
(6) 一个单一内部/外部带隙基准为ADCREFP 和ADCREFM 信号供源，因此，这些电压可一起跟踪。ADC 转换器使用这两个之间的差异作
为它的基准。这里列出的内部基准总增益误差包括内部带隙在温度范围内的运动。针对外部基准选项的温度范围内的增益误差将取决于
所使用源的温度参数。
(7) 当在一个模拟输入引脚上施加高于VDDA + 0.3V 或者低于VSS - 0.3V 的电压时，有可能暂时影响另一个引脚的转换。为了避免这种情
况，模拟输入应该被保持在这些限值内。
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(8) TI 建议使用高精度外部基准TI 部件REF3020/3120 或者针对2.048V 基准的等效器件。
7.10.2 ADC 加电控制位时序
ADC Power Up Delay
ADC Ready for Conversions
PWDNBG
PWDNREF
t
d(BGR)
PWDNADC
t
d(PWD)
Request for
ADC
Conversion
图7-37. ADC 加电控制位时序
7.10.2.1 ADC 加电延迟
参数(1)
最小值 典型值 最大值
单位
带隙基准稳定所需的延迟时间。ADCTRL3 寄存器的位7 和6 (ADCBGRFDN1/0) 在
PWDNADC 位被启用前被设定为1。
td(BGR)
5
ms
20
50
断电控制稳定所需的延迟时间。带隙基准稳定所需的位延迟时间。ADCTRL3 寄存器
的位7 和6 (ADCBGRFDN1/0) 在PWDNADC 位被启用前被设定为1。ADCTRL3 寄
存器的位5 (PWDNADC) 在任何ADC 转换启动前被设定为1。
μs
td(PWD)
1
ms
(1) 时序保持与281x ADC 模块的兼容性。2833x/2823x ADC 也支持同时驱动所有3 位，并在首次转换前等待td(BGR) ms。
7.10.2.2 不同ADC 配置的典型电流消耗（在25MHz ADCCLK 条件下）
条件(1) (2)
VDDA18
VDDA3.3
ADC 工作模式
单位
•
•
BG REF 被启用
30
2
mA
模式A（运行模式）
PWD 被禁用
•
•
•
ADC 时钟被启用
BG 和REF 被启用
PWD 被启用
9
5
5
0.5
20
15
mA
μA
μA
模式B：
模式C：
•
•
•
ADC 时钟被启用
BG 和REF 被禁用
PWD 被启用
•
•
•
ADC 时钟被禁用
BG 和REF 被禁用
PWD 被启用
模式D：
(1) 测试条件：
SYSCLKOUT= 150MHz
ADC 模块时钟= 25MHz
ADC 在模式A 中执行一个所有16 通道的连续转换
VDDA18 包括进入VDD1A18 和VDD2A18 的电流。VDDA3.3 包括进入VDDA2 和VDDAIO 的电流。
(2)
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R
on
Switch
R
s
ADCIN0
1 kΩ
C
C
h
p
Source
Signal
ac
10 pF
1.64 pF
28x DSP
Typical Values of the Input Circuit Components:
Switch Resistance (R ):
on
Sampling Capacitor (C ):
1 kΩ
1.64 pF
h
Parasitic Capacitance (C ): 10 pF
p
Source Resistance (R ):
s
50 Ω
图7-38. ADC 模拟输入阻抗模型
7.10.3 定义
基准电压
片载ADC 有一个内置基准，这个基准为ADC 提供了基准电压。
模拟输入
片载ADC 由16 个模拟输入组成，这些通道或者同时采样，或者每次两个通道采样。这些输入为软件可选。
转换器
片载ADC 使用一个12 位四级管线架构，此架构可在低功耗时实现一个高采样率。
转换时间
转换可以在两个不同的转换模式中执行：
• 顺序采样模式(SMODE = 0)
• 同步采样模式(SMODE= 1)
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7.10.4 顺序采样模式（单通道） (SMODE = 0)
在顺序采样模式下，ADC 能够持续在任一通道（Ax 至 Bx）上转换输入信号。ADC 能够在来自 ePWM，软件触
发器，或者来自一个外部ADCSOC 信号的事件触发上启动转换。如果 SMODE 位为 0，ADC 将在每个采样/保持
脉冲上的所选通道上进行转换。下面对转换时间和结果寄存器更新的延迟进行解释说明。ADC 中断标志在结果寄
存器更新之后的几个 SYSCLKOUT 周期内被设定。所选通道将在采样/保持脉冲的每个下降边沿上被采样。采样/
保持脉冲宽度可被设定为1 个ADC 时钟宽（最小值）或者16 个ADC 时钟宽（最大值）。
Sample n+2
Sample n+1
Analog Input on
Sample n
Channel Ax or Bx
ADC Clock
Sample and Hold
SH Pulse
SMODE Bit
t
d(SH)
t
dschx_n+1
t
dschx_n
ADC Event Trigger from
ePWM or Other Sources
t
SH
图7-39. 顺序采样模式（单通道）时序
7.10.4.1 顺序采样模式时序
在25MHz
ADC 时钟、
tc(ADCCLK) = 40ns 条件
下
SAMPLE（样
SAMPLE n + 1
注释
本）n
td(SH)
tSH
2.5tc(ADCCLK)
从事件触发器到采样的延迟时间
(1 + Acqps) *
tc(ADCCLK)
Acqps 值= 0-15
ADCTRL1[8:11]
采样/保持宽度/采集宽度
Acqps = 0 时为40ns
结果寄存器出现第一个结果的延迟时
间
td(schx_n)
4tc(ADCCLK)
160ns
80ns
(2 + Acqps) *
tc(ADCCLK)
结果寄存器中出现连续结果的延迟时
间
td(schx_n+1)
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7.10.5 同步采样模式（双通道）(SMODE=1)
在同步模式中，ADC 可在任何一对通道（A0/B0 至 A7/B7）持续转换输入信号。ADC 能够在来自 ePWM，软件
触发器，或者来自一个外部ADCSOC 信号的事件触发上启动转换。如果 SMODE 位为 1，ADC 将在每个采样/保
持脉冲上的两个所选通道上进行转换。下面对转换时间和结果寄存器更新的延迟进行解释说明。ADC 中断标志在
结果寄存器更新之后的几个 SYSCLKOUT 周期内被设定。所选通道将在采样/保持脉冲的下降边沿上被同时采
样。采样/保持脉冲宽度可被设定为1 个ADC 时钟宽（最小值）或者16 个ADC 时钟宽（最大值。）
备注
在同步模式中，ADCIN 通道对选择必须为 A0/B0、A1/B1、...、A7/B7，并且不能进行任何其他组合
（例如A1/B3，等等）。
Sample n
Sample n+2
Sample n+1
Analog Input on
Channel Ax
Analog Input on
Channel Bx
ADC Clock
Sample and Hold
SH Pulse
SMODE Bit
t
d(SH)
t
dschA0_n+1
t
SH
ADC Event Trigger from
ePWM or Other Sources
t
t
dschA0_n
dschB0_n+1
t
dschB0_n
图7-40. 同步采样模式时序
7.10.5.1 同步采样模式时序
在25MHz
ADC 时钟、
tc(ADCCLK) = 40ns 条
件下
SAMPLE n
SAMPLE n + 1
注释
td(SH)
tSH
2.5tc(ADCCLK)
从事件触发器到采样的延迟时间
(1 + Acqps) *
tc(ADCCLK)
Acqps 值= 0-15
ADCTRL1[8:11]
采样/保持宽度/采集宽度
Acqps = 0 时为40ns
160ns
结果寄存器出现第一个结果的延
迟时间
td(schA0_n)
4tc(ADCCLK)
5tc(ADCCLK)
结果寄存器出现第一个结果的延
迟时间
td(schB0_n )
td(schA0_n+1)
td(schB0_n+1 )
200ns
结果寄存器中出现连续结果的延
迟时间
(3 + Acqps) * tc(ADCCLK)
(3 + Acqps) * tc(ADCCLK)
120ns
结果寄存器中出现连续结果的延
迟时间
120ns
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7.10.6 详细说明
积分非线性
积分非线性是指每个独立代码从零至满刻度所画的一条直线上的偏离。在首次代码转换前，作为零点的点出现一
半 LSB。满刻度点被定义为超过最后一次代码转换的级别一半 LSB。这个偏离为每一个特定代码的中心到这两个
点之间的精确直线的距离。
微分非线性
一个理想 ADC 显示分开距离恰好为 1 个 LSB 的代码转换。DNL 是从这个理想值的偏离。一个少于 ±1 LSB 的微
分非线性误差可确保无丢码。
零偏移
当模拟输入为零伏时，应当发生主进位转换。零误差被定义为实际转换到那个点的偏离。
增益误差
第一个代码转换应该出现在高于负满刻度的一个模拟值一半 LSB 上。最后一次转换应该出现在低于标称满刻度的
一个模拟值一倍半LSB 上。增益误差是首次和末次代码转换间的实际差异以及它们之间的理想差异。
信噪比+ 失真(SINAD)
SINAD 是测得的输入信号的均方根值与所有其它低于那奎斯特频率的频谱分量（包括谐波但不包括 dc）的均方根
总和的比。SINAD 的值用分贝表示。
有效位数(ENOB)
(
)
SINAD * 1.76
N +
6.02
对于一个正弦波，SINAD 可用位的数量表示。使用下面的公式，
有可能获得一个用 N（位
的有效数）表达的性能测量值。因此，对于在给定输入频率上用于正弦波输入的器件的有效位数量可从这个测得
的SINAD 直接计算。
总谐波失真(THD)
THD 是头九个谐波分量的均方根总和与测得的输入信号的均方根值的比并表达为一个百分比或者分贝值。
无伪波动态范围(SFDR)
SFDR 是输入信号均方根振幅与峰值寄生信号间以分贝为单位的差异。
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7.11 F2833x 器件和F2823x 器件之间的迁移
这两个器件之间的主要区别是在 F2823x 器件中没有浮点单元（FPU）。本节介绍了如何为每个器件建立一个应
用：
• 对于F2833x 器件：
– 服务版本9 更高版本的Code Composer Studio 3.3 被要求用于C28x+ 浮点器件的调试支持。
– 使用-V28 -- float_support = fpu32 的编译器选项。-- float_support 选项可在V5.0.2 或更高版本的编译器中
找到。在Code Composer Studio 中，-- float_support 选项位于编译器选项中的高级标签页上(Project →
Build_Options →Compiler →Advanced tab)。
– 包括用于本地32 位浮点的编译器的运行时间支持库。例如，rts2800_fpu32.lib 用于C 代码或
rts2800_fpu32_eh.lib 用于C++ 代码。
– 考虑使用C28x FPU Fast RTS Library（用于C2000 MCU 的C2000Ware 的一部分）来应用sin、cos、
div、sqrt 和atan 等高性能浮点数学函数。在正常运行时支持库前，应连接快速RTS 库。
• 对于F2823x 器件：
– 要么停止--float_support 开关，要么使用-v28 --float_support=none
– 包括用于定点代码的适当的运行时间支持库。例如，rts2800_ml.lib 用于C 代码或rts2800_ml_eh.lib 用于
C++ 代码。
– 考虑使用C28x IQMath 库- 虚拟浮点引擎来通过sin、cos、div、sqrt 和atan 等数学函数实现性能提升。
以这种方式建立的代码也将在F2833x 器件上运行，但它不能使用片上浮点运算单元。
在这两种情况下，为了允许本地浮点和定点设备之间的快速的可移植性，TI 建议使用 C28x IQMath 库中所述的
IQmath 宏语言编写代码。
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8 详细说明
8.1 简要说明
8.1.1 C28x CPU
F2833x (C28x+FPU)/F2823x (C28x) 系列是 TMS320C2000™ 实时微控制器 (MCU) 平台的一部分。这些
C28x+FPU 的控制器不仅具有与 TI 现有 C28x MCU 相同的 32 位定点架构，而且还包括一个单精度（32 位）的
IEEE 754 浮点单元 (FPU)。这是一个非常高效的 C/C++ 引擎，它使用户能够用高级语言开发其系统控制软件。
这也使得能够使用 C/C++ 开发算术算法。此器件在处理 DSP 数学任务时与处理系统控制任务一样高效，而系统
控制任务通常由微控制器器件处理。鉴于此器件具有高效率，无需像很多系统一样使用第二个处理器。利用 32 x
32 位MAC 64 位处理能力，控制器能够高效地处理更高的数值分辨率问题。添加了带有关键寄存器自动环境保存
的快速中断响应，使得一个器件能够用最小的延迟处理很多异步事件。此器件有一个具有流水线式存储器访问的8
级深受保护流水线。这个流水线式操作使得此器件能够在高速执行而无需求助于昂贵的高速存储器。特别分支超
前硬件大大减少了条件不连续而带来的延迟。特别存储条件操作进一步提升了性能。
F2823x 系列也是TMS320C2000™ 实时微控制器(MCU) 平台的成员，但它不含浮点单元(FPU)。
8.1.2 内存总线（哈弗总线架构）
与很多 MCU 类型器件一样，内存、外设和 CPU 之间使用多个总线来移动数据。C28x 内存总线架构包括程序读
取总线、数据读取总线和数据写入总线。程序读取总线包含 22 条地址线和 32 条数据线。数据读取总线和数据写
入总线各由 32 条地址线和 32 条数据线组成。32 位宽数据总线可实现单周期 32 位运行。多总线结构，通常称为
哈弗总线，使得 C28x 能够在一个单周期内取一个指令、读取一个数据值和写入一个数据值。所有连接在内存总
线上的外设和内存对内存访问进行优先级设定。总的来说，内存总线访问的优先级可概括如下：
最高级： 数据写入
程序写入
（内存总线上不能同时进行数据和程序写入。）
（内存总线上不能同时进行数据和程序写入。）
数据读取
程序读取
（内存总线上不能同时进行程序读取和取指令。）
（内存总线上不能同时进行程序读取和取指令。）
最低级： 取指令
8.1.3 外设总线
为了在各种 TI MCU 器件系列之间实现外设迁移，2833x/2823x 器件采用一个针对外设互连的外设总线标准。外
设总线桥对各个总线进行多路复用，使处理器内存总线成为包含 16 条地址线和 16 条或 32 条数据线及关联控制
信号的单个总线。支持外设总线的三个版本。一个版本只支持 16 位访问（被称为外设帧 2）。另外版本支持 16
位和32 位访问（被称为外设帧1）。第三版本支持DMA 访问和16 位以及32 位访问（被称为外设帧3）。
8.1.4 实时JTAG 和分析
2833x/2823x 器件使用标准的IEEE1149.1 JTAG 接口。此外，器件支持实时运行模式，在处理器正在运行、执行
代码并且处理中断时，可修改存储器内容、外设、和寄存器位置。用户也可以通过非时间关键代码进行单步操
作，同时可在没有干扰的情况下启用将被处理的时间关键中断。此器件在 CPU 的硬件内执行实时模式。这是
2833x/2823x 器件所独有的特性，无需软件监控。此外，还提供了特别分析硬件以实现硬件断点或者数据/地址观
察点的设置并当一个匹配发生时生成不同的用户可选中断事件。
8.1.5 外部接口(XINTF)
这个异步接口由 20 条地址线路，32 条数据线路，和 3 个芯片选族线路组成。此芯片选择线路会映射到 3 个外部
区域，即区域 0、6 和 7。3 个区域中的每个区域可被设定为不同的等待状态数量、选通信号设置和保持时序，并
且每个区域可被外部设定为扩展等待状态或者没有扩展等待状态。编程设定的等待状态、芯片选择和可编程选通
时序可实现到外部存储器和外设的无缝接口。
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8.1.6 闪存
F28335/F28333/F28235 器件包含 256K x16 的嵌入式闪存，该闪存分成 8 个 32K x16 扇区。F28334/F28234 器
件包含 128K x 16 的嵌入式闪存，被分别放置在 8 个16K x 16 扇区中。F28332/F28232 器件包含 64K x 16 的嵌
入式闪存，被分别放置在 4 个 16K x 16 扇区内。所有器件还包含一个单 1K x 16 OTP 内存，其地址范围为
0x380400-0x3807FF。用户能够在不改变其它扇区的同时单独对一个闪存扇区进行擦除、编程和验证。 然而，不
能使用闪存的一个扇区或者这个 OTP 来执行对其它扇区进行擦除/编程的闪存算法。提供了特殊内存流水线操作
以使闪存模块实现更高性能。闪存/OTP 被映射到程序和数据空间；因此，它可被用于执行代码或者存储数据信
息。请注意地址0x33FFF0-0x33FFF5 为数据变量保留且不应包含程序代码。
备注
闪存和 OTP 写入状态可由应用配置。这使得运行在较低频率上的应用能够将闪存配置为使用较少的等
待状态。
可通过在闪存选项寄存器中启用闪存流水线操作模式来提升闪存的效能。这个模式被启用时，线性代码
执行的效能将远远快于只由等待状态配置所表示的原始性能。使用闪存流水线模式时确切的性能增加依
应用而定。
有关闪存选项、闪存等待状态和 OTP 等待状态寄存器的更多信息，请参阅 TMS320x2833x、
TMS320x2823x 实时微控制器技术参考手册中的“系统控制和中断”一章。
8.1.7 M0，M1 SARAM
所有 2833x/2823x 器件均包含两个单周期访问存储器块，每个大小为 1K×16。复位时，堆栈指针指向块 M1 的开
始位置。M0 和M1 块，与所有其它 C28x 器件上的内存块一样，被映射到程序和数据空间。因此，用户能够使用
M0 和 M1 来执行代码或者用于数据变量。分区在连接器内执行。C28x 器件提供了一个到编程器的统一内存映
射。这使得用高级语言编程变得更加容易。
8.1.8 L0, L1, L2, L3, L4, L5, L6, L7, H0, H1, H2, H3, H4, H5SARAM
F28335/F28333/F28235 和 F28334/F2823 都包含了 32K×16 的单周期访问 RAM，每个 RAM 分为 8 个区块
（L0–L7 且每块 4K）。F28332/F28232 包含24K×16 单一访问 RAM,每个分为 6 个区块（L0-L5 且每块 4K）。
每个块可被独立访问以大大减少 CPU 管线延迟。每个块被映射到程序和数据空间。L4，L5，L6，L7 可由 DMA
访问。
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8.1.9 引导ROM
引导 ROM 由厂家使用引导载入软件进行设定。提供的引导模式信号告诉引导加载软件在加电时使用哪种引导模
式。用户能够选择正常引导或者从外部连接下载新软件或者选择在内部闪存/ROM 中编辑的引导软件。引导 ROM
还包含用于数学相关算法中的标准表，例如SIN/COS 波形。
表8-1. 引导模式选择
GPIO87/XA15
GPIO86/XA14
GPIO85/XA13
GPIO84/XA12
模式
F
模式(1)
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
0Ω
1
跳转到闪存
SCI-A 引导
SPI-A 引导
I2C-A 启动
E
D
C
B
A
9
0
1
eCAN-A 启动
McBSP-A 引导
0Ω
1
跳转到XINTF x16
8
0
跳转到XINTF x32
7
1
跳转到OTP
6
0Ω
1
并行GPIO I/O 引导
并行XINTF 引导
5
4
0
跳转至SARAM
3
1
分支到检查引导模式
分支到闪存，跳过ADC 校准
分支到SARAM，跳过ADC 校准
分支到SCI，跳过ADC 校准
2
0Ω
1
1
0
0
(1) 所有的4 个GPIO 引脚都有内部上拉电阻器。
备注
模式 0，1，2 表8-1 只用于 TI 调试。应用程序中跳过 ADC 校准功能将导致 ADC 在规定的技术规格之
外运行
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8.1.9.1 引导加载器使用的外设引脚
表 8-2 显示了每一个外设引导加载器所使用的 GPIO 引脚。请参阅 GPIO 多路复用器表以检查这些引脚是否与您
希望在应用中使用的任一外设冲突。
表8-2. 外设引导加载引脚
引导加载器
外设加载器引脚
SCIRXDA (GPIO28)
SCITXDA (GPIO29)
SCI-A
SPI-A
SPISIMOA (GPIO16)
SPISOMIA (GPIO17)
SPICLKA (GPIO18)
SPISTEA (GPIO19)
SDAA (GPIO32)
SCLA (GPIO33)
I2C
CANRXA (GPIO30)
CANTXA (GPIO31)
CAN
MDXA (GPIO20)
MDRA (GPIO21)
MCLKXA (GPIO22)
MFSXA (GPIO23)
MCLKRA (GPIO7)
MFSRA (GPIO5)
McBSP
8.1.10 安全性
此器件支持高级安全性以保护用户固件不受反向工程的损坏。这个安全性特有一个 128 位密码（针对 16 个等待
状态的硬编码），此密码由用户编辑入闪存。一个代码安全模块 (CSM) 用于保护闪存 / OTP 和 L0/L1/L2/L3
SARAM 块。这个安全特性防止未经授权的用户通过 JTAG 端口检查内存内容，从外部内存执行代码或者试图引
导加载一些将会输出安全内存内容的恶意软件。为了启用到安全块的访问，用户必须写入与存储在闪存密码位置
内的值相匹配的正确的128 位KEY（密钥）值。
除了 CSM，仿真代码安全逻辑电路 (ECSL) 也已经被实现来防止未经授权的用户安全代码。在 JTAG 调试探针连
接期间，任何对于闪存、用户OTP、L0、L1、L2 或L3 存储器的代码或者数据访问都将触发 ECSL 并断开仿真连
接。为了实现安全代码仿真，同时保持 CSM 安全内存读取，用户必须向 KEY 寄存器的低 64 位写入正确的值，
这个值与存储在闪存密码位置的低 64 位的值相符合。请注意仍须执行闪存内所有 128 位密码的假读取。如果密
码位置的低64 位为全1（未被编辑），那么无须符合KEY 值。
当使用闪存内编程的密码位置（即安全位置）开始调试器件时，JTAG 调试探针需要一些时间来控制 CPU。在此
期间，CPU 将开始运行，并可能执行一个访问 受保护ECSL 区的指令。如果这一情况发生，ECSL 将跳闸，导致
JTAG 调试探针连接断开。这个问题有两个解决方案：
1. 首先是使用复位等待仿真模式，该模式会将器件保持在复位状态，直到JTAG 调试探针获得控制权。JTAG 调
试探针必须支持此模式才能使用此选项。
2. 第二种选择是使用“分支至检查引导模式”引导选项。这将进入一个环路，并不断轮询引导模式选择引脚。通
过将PC 重新映射到另一个地址，或通过将引导模式选择引脚更改为所需的引导模式，用户可以选择此引导模
式，然后在连接JTAG 调试探针时退出该模式。
备注
• 对代码安全密码进行编程时，0x33FF80 至0x33FFF5 之间的所有地址均无法用作程序代码或数
据。这些位置必须编程为0x0000。
• 如果未使用代码安全特性，地址0x33FF80 至0x33FFEF 可用于代码或数据。地址0x33FFF0 至
0x33FFF5 为数据保留，不应包含程序代码。
128 位密码（位于0x33FFF8 至0x33FFFF）不能编程为0。否则将永久锁定器件。
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Code Security Module Disclaimer
本器件所包含的代码安全模块 (CSM) 旨在对存储在相关内存（ROM 或者闪存）中的数据进行密码保
护，并且由德州仪器 (TI) 根据其标准条款和条件提供保证，确保符合 TI 发布的适用于本器件的保修期
规范。
然而，TI 不保证或承诺 CSM 不会受到损坏或破坏，也不保证或承诺存储在相关存储器中的数据不能通
过其他方式访问。此外，除上述内容外，TI 也未对本器件的CSM 或运行做任何保证或表示，包括对适
销性或特定用途适用性的任何暗示保证。
在任何情况下，TI 对以任何方法使用 CSM 或本器件产生的任何必然、特殊、间接、偶然或惩罚性损害
概不负责，无论 TI 是否已告知上述损害。排除的损害包括但不限于数据丢失、信誉损失、使用损失、
业务中断或其他经济损失。
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8.1.11 外设中断扩展(PIE) 块
PIE 块将许多中断源复用至中断输入的较小的集合中。PIE 块能够支持多达96 个外设中断。在2833x/2823x 上，
外设使用 96 个可能的中断中的 58 个。96 个中断被分成 8 组，每组被提供 12 个 CPU 中断线（INT1 或者
INT12）中的 1 个。96 个中断中的每一个中断由其存储在一个可被用户写覆盖的专用 RAM 块中的矢量支持。在
处理这个中断时，这个矢量由 CPU 自动抽取。获取这个矢量以及保存关键 CPU 寄存器将需要 8 个 CPU 时钟周
期。因此CPU 能够对中断事件作出快速响应。可以通过硬件和软件控制中断的优先级。每个中断都可以在PIE 块
内启用或禁用。
8.1.12 外部中断(XINT1-XINT7，XNMI)
此器件支持 8 个被屏蔽的外部中断 (XINT1–XINT7, XNMI)。XNMI 可被连接至 INT13 或者 CPU 的 NMI 中断。
这些中断中的每一个可被选择用于负边沿、正边沿或者正负边沿触发，并且可被启用或禁用（包括 XNMI 在
内）。XINT1、XINT2 和XNMI 还包含一个 16 位自由运行的加法计数器，当检测到有效的中断边沿时，该计数器
复位为 0。这个计数器可被用于为中断精确计时。与 281x 器件不同，没有用于外部中断的专用引脚。XINT1，
XINT2 和 XINT 中断可接受来自 GPIO0-GPIO31 引脚的输入。XINT3–XINT7 中断可接受来自 GPIO32-GPIO63
引脚的输入。
8.1.13 振荡器和锁相环(PLL)
该器件可由一个外部振荡器计时或者由一个连接到片载振荡器电路的晶振计时。提供的 PLL 支持高达 10 个输入
时钟缩放比。PLL 比率可用软件中在器件运行时更改，这使得用户在需要低功耗运行时能够按比例降低运行频
率。有关时序的详细信息，请参阅节7.9.4.4。PLL 块可被设定为旁路模式。
8.1.14 看门狗
C 支持一个安全装置定时器。用户软件必须在一个特定的时间范围内定期复位 CPU 安全装置计数器；否则，CPU
安全装置将生产一个到处理器的复位。如果需要，可禁用安全装置。
8.1.15 外设时钟
在外设闲置时，到每一个独立外设的时钟可被启用或禁用以减少功耗。此外，串行端口（I2C 和 eCAN 除外）和
ADC 块的系统时钟可相对于CPU 时钟进行缩放。这样可去除外设时序到逐渐增加的CPU 时钟速度的耦合。
8.1.16 低功耗模式
此器件是完全静态CMOS 器件。提供三个低功耗模式：
空闲：
将CPU 置于低功耗模式。可有选择性地关闭外设时钟并且只有那些在IDLE 期间需要运行
的外设保持运行状态。来自激活外设或者安全装置定时器的已启用的中断将把处理器从
IDLE 模式中唤醒。
待机：
停机：
关闭到CPU 和外设的时钟。在这个模式下，振荡器和PLL 仍然运行。一个外部中断事件将
唤醒处理器和外设。在检测到中断事件之后的下一个有效周期上，执行开始。
关断内部振荡器基本上，这个模式关断器件并将器件置于尽可能低的功耗模式中。一个复位
或者外部信号能将器件从这个模式中唤醒。
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8.1.17 外设帧0，1，2，3 (PFn)
此器件将外设分成四个部分。外设映射如下：
PF0： PIE：
PIE 中断启用和控制寄存器加上PIE 矢量表
闪存：
XINTF：
DMA
闪存等待状态寄存器
外部接口寄存器
DMA 寄存器
计时器： CPU - 计时器0，1，2 寄存器
CSM：
ADC：
代码安全模块KEY 寄存器
ADC 结果寄存器（双映射）
eCAN 邮箱和控制寄存器
PF1： eCAN：
GPIO：
GPIO MUX 配置和控制寄存器
增强型脉冲宽度调制器模块和寄存器（双映射）
增强型捕捉模块和寄存器
ePWM：
eCAP：
eQEP:
增强型正交解码器脉冲模块和寄存器
系统控制寄存器
PF2： SYS：
SCI：
串行通信接口(SCI) 控制和RX/TX 寄存器
串行端口接口(SPI) 和RX/TX 寄存器
ADC 状态、控制和结果寄存器
内部电路模块和寄存器
SPI：
ADC：
IC2：
XINT
外部中断寄存器
PF3： McBSP
ePWM：
多通道缓冲串行端口寄存器
增强型脉冲宽度调制器模块和寄存器（双映射）
8.1.18 通用输入/输出(GPIO) 复用器
大多数的外设信号与 GPIO 信号进行多路复用。这使得用户能够在外设信号或者功能不使用时将一个引脚用作
GPIO。复位时，GPIO 引脚被配置为输入。针对 GPIO 模式或者外设信号模式，用户能够独立设定每一个引脚。
对于特定的输入，用户也可以选择输入限定周期的数量。这是为了过滤掉有害的噪音毛刺脉冲。GPIO 信号也可被
用于使器件脱离特定低功耗模式。
8.1.19 32 位CPU 计时器(0，1，2)
CPU 计时器 0，1，和 2 是完全一样的 32 位计时器，这些计时器带有可预先设定的周期和 16 位时钟预分频。此
计时器有一个 32 位倒数寄存器，此寄存器在计数器达到 0 时生成一个中断。计数器以 CPU 时钟速度除以预分频
值设置形式递减。当计数器达到 0 时，则自动重新加载 32 位周期值。CPU - 计时器 2 为实时 OS (RTOS)/BIOS
应用而被保留。该计时器连接至 CPU 的 INT14。如果不使用 DSP/BIOS 和 SYS/BIOS，CPU 计时器 2 也可用于
普通用途。CPU 计时器 1 为通用计时器并被连接至 CPU 的 INT13。CPU 计时器 0 也为通用计时器并被连接至
PIE 块。
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8.1.20 控制外设
2833x/2823x 器件支持以下用于嵌入式控制和通信的外设：
ePWM：
eCAP：
eQEP：
增强型PWM 外设支持针对前缘和后缘边沿、被锁存的和逐周期触发机制的独立的和互补
的PWM 生成，可调节死区生成。某些PWM 引脚支持HRPWM 特性。ePWM 寄存器由
DMA 支持，以便减少处理该外设的开销。
这个增强型捕捉外设使用一个32 位时基并在连续/单次捕捉模式中记录多达四个可编程事
件。
此外设还可配置为生成辅助PWM 信号。
增强型QEP 外设使用一个32 位位置计数器，使用捕捉单元和一个32 位单元计时器分别
支持低速测量和高速测量。
这个外设具有一个看门狗计时器来检测电机停转，并通过输入错误检测逻辑电路来识别
QEP 信号中的同步边沿转换。
ADC：
ADC 块是一个12 位、单端、16 通道转换器。它包含两个用于同步采样的采样保持单元。
ADC 寄存器被DMA 支持以便减少处理该外设的开销。
8.1.21 串行端口外设
此器件支持下列的串行通信外设：
eCAN：
这是CAN 外设的增强型版本。它支持32 个邮箱、消息时间戳并符合ISO 11898-1 (CAN
2.0B) 标准。
McBSP：
多通道缓冲串行端口(McBSP) 连接到E1/T1 线路、调制解调器应用的语音质量编解码器，
或高质量立体声音频DAC 器件。McBSP 接收和发送寄存器由DMA 支持以大大减少处理
这个外设所用的开销。如果需要，每一个McBSP 模块可被配置为一个SPI。
SPI：
SPI 是一个高速同步串行I/O 端口，此端口允许已经过长度编程（1 至16 位）的串行位流
以可编程的位传输速率移入和移出器件。通常，SPI 用于MCU 和外部外设或者其他处理器
之间的通信。典型应用包含通过移位寄存器、显示驱动器和ADC 等器件进行外部I/O 或外
设扩展。多器件通信由SPI 的主/从操作支持。在2833x/2823x 上，SPI 包含一个16 级接
收和发送FIFO 来减少中断服务开销。
SCI：
I2C：
串行通信接口是一种双线制异步串行端口，通常称为UART。SCI 包含一个用于减少中断处
理开销的16 级接收和发送FIFO。
内部集成电路(I2C) 模块在MCU 与符合Philips Semiconductors 内部集成电路总线（I2C
总线）规范版本2.1 并通过I2C 总线连接的其他器件之间提供一个接口。该双线制串行总
线上连接的外部元件可以通过I2C 模块向MCU 发送/从MCU 接收多达8 位数据。在
2833x/2823x 上，I2C 包含一个16 级接收和发送FIFO 来减少中断服务开销。
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8.2 外设
2833x 和2823x 器件的集成外设在以下各个子部分进行了说明：
• 6 通道直接内存存取(DMA)
• 三个32 位CPU 计时器
• 多达6 个增强型PWM 模块（ePWM1、ePWM2、ePWM3、ePWM4、ePWM5、ePWM6）
• 高达6 个增强型捕获模块(eCAP1，eCAP2，eCAP3，eCAP4，eCAP5，eCAP6)
• 多达2 个增强型QEP 模块（eQEP1、eQEP2）
• 增强型模数转换器(ADC) 模块
• 多达2 个增强型控制器局域网(eCAN) 模块(eCAN-A，eCAN-B)
• 多达3 个串行通信接口模块(SCI-A，SCI-B，SCI-C)
• 1 个串行外设接口(SPI) 模块（SPI-A）
• 内部集成电路(I2C) 模块
• 高达两个多通道缓冲串口(McBSP-A，McBSP-B) 模块
• 数字I/O 和共用引脚功能
• 外部接口(XINTF)
8.2.1 DMA 概述
特性:
• 6 个具有独立PIE 中断的通道
• 触发源：
– ePWM SOCA/SOCB
– ADC 序列发生器1 和序列发生器2
– McBSP-A 和McBSP-B 传输和接收逻辑
– XINT1-7 和XINT13
– CPU 计时器
– 软件
• 数据源和目标：
– L4–L7 16K × 16 SARAM
– 所有XINTF 区域
– ADC 内存总线映射结果寄存器
– McBSP-A 和McBSP-B 发送和接收缓冲区
– ePWM 寄存器
• 字大小：16 位或32 位（McBSP 限制到16 位）
• 数据率：4 个周期/字（McBSP 读取时为5 个周期/字）
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CPU bus
INT7
ADC
CPU
PF0
I/F
External
interrupts
CPU
timers
ADC
control
and
ADC
RESULT
PIE
ADC
PF2
I/F
ADC
DMA
PF0
I/F
registers RESULT
registers
L4
SARAM
(4Kx16)
L4
I/F
CPU
L5
SARAM
(4Kx16)
McBSP A
L5
I/F
Event
triggers
DMA
6-ch
McBSP B
ePWM/
HRPWM(A)
registers
PF3
I/F
L6
SARAM
(4Kx16)
L6
I/F
L7
SARAM
(4Kx16)
L7
I/F
DMA bus
A. ePWM 和HRPWM 寄存器必须重新映射到PF3（通过MAPCNF 寄存器的位0）之后才可以由DMA 访问。在芯片版本0 中，ePWM 或
HRPWM 是不能连接到DMA 的。
图8-1. DMA 功能方框图
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8.2.2 32 位CPU 计时器0，CPU 计时器1，CPU 计时器2
在器件上有3 个32 位CPU 计时器(CPU 计时器0，CPU 计时器1，CPU 计时器2)。
CPU 计时器2 为DSP/BIOS 或SYS/BIOS 保留。可以在用户应用程序中使用CPU 计时器0 和计时器 1。这些计
时器与ePWM 模块中的计时器不同。
备注
如果应用不使用DSP/BIOS 和SYS/BIOS，那么CPU 计时器2 可用在应用中。
Reset
Timer Reload
16-Bit Timer Divide-Down
32-Bit Timer Period
TDDRH:TDDR
PRDH:PRD
16-Bit Prescale Counter
PSCH:PSC
SYSCLKOUT
TCR.4
(Timer Start Status)
32-Bit Counter
TIMH:TIM
Borrow
Borrow
TINT
图8-2. CPU 计时器
计时器中断信号(TINT0、TINT1、TINT2) 的连接如图8-3 所示。
INT1
TINT0
PIE
CPU-TIMER 0
to
INT12
28x
CPU
TINT1
CPU-TIMER 1
INT13
INT14
XINT13
CPU-TIMER 2
(Reserved for
DSP/BIOS or SYS/BIOS)
TINT2
A. 计时器寄存器连接到28x 处理器的存储器总线。
B. 计时器的时序与处理器时钟的SYSCLKOUT 同步。
图8-3. CPU 计时器中断信号和输出信号
计时器的一般操作如下：32 位计数器寄存器“TIMH:TIM”会加载周期寄存器“PRDH:PRD”中的值。计数器寄
存器按 C28 x 的 SYSCLKOUT 频率递减。当计数器到达 0 时，一个计时器中断输出信号生成一个中断脉冲。表
8-3 中列出的寄存器用于配置计时器。更多信息，请参阅 TMS320x2833x、TMS320x2823x 实时微控制器技术参
考手册中的“系统控制和中断”一章。
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表8-3. CPU 计时器0，1，2 配置和控制寄存器
大小(x16)
名称
TIMER0TIM
TIMER0TIMH
TIMER0PRD
TIMER0PRDH
TIMER0TCR
地址
0x0C00
0x0C01
0x0C02
0x0C03
0x0C04
0x0C05
0x0C06
0x0C07
0x0C08
0x0C09
0x0C0A
0x0C0B
0x0C0C
0x0C0D
0x0C0E
0x0C0F
0x0C10
0x0C11
0x0C12
0x0C13
0x0C14
0x0C15
0x0C16
0x0C17
x0 C18-0x0 0C3F
说明
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
40
CPU 计时器0，计数器寄存器
CPU 计时器0，计数器寄存器高电平
CPU 计时器0，周期寄存器
CPU 计时器0，周期寄存器高电平
CPU 计时器0，控制寄存器
保留
TIMER0TPR
CPU 计时器0，预分频寄存器
CPU 计时器0，预分频寄存器高电平
CPU 计时器1，计数器寄存器
CPU 计时器1，计数器寄存器高电平
CPU 计时器1，周期寄存器
TIMER0TPRH
TIMER1TIM
TIMER1TIMH
TIMER1PRD
TIMER1PRDH
TIMER1TCR
CPU 计时器1，周期寄存器高电平
CPU 计时器1，控制寄存器
保留
TIMER1TPR
CPU 计时器1，预分频寄存器
CPU 计时器1，预分频寄存器高电平
CPU 计时器2，计数器寄存器
CPU 计时器2，计数器寄存器高电平
CPU 计时器2，周期寄存器
TIMER1TPRH
TIMER2TIM
TIMER2TIMH
TIMER2PRD
TIMER2PRDH
TIMER2TCR
CPU 计时器2，周期寄存器高电平
CPU 计时器2，控制寄存器
保留
TIMER2TPR
CPU 计时器2，预分频寄存器
TIMER2TPRH
CPU 计时器2，预分频寄存器高电平
保留
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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8.2.3 增强型PWM 模块
2833x/2823x 器件包括多达6 个增强型PWM (ePWM) 模块（ePWM1 至ePWM6）。图8-4 显示了时基计数器同
步方案3。图8-5 显示了与ePWM 的信号互连情况。
表8-4 显示了每个模块的完整ePWM 寄存器组和表8-5 显示了重新映射的寄存器配置。
eCAP4
EPWM1SYNCI
GPIO
ePWM1
MUX
EPWM1SYNCO
SYNCI
eCAP1
EPWM4SYNCI
ePWM4
EPWM2SYNCI
ePWM2
EPWM4SYNCO
EPWM2SYNCO
EPWM5SYNCI
ePWM5
EPWM3SYNCI
ePWM3
EPWM5SYNCO
EPWM3SYNCO
EPWM6SYNCI
ePWM6
A. 默认情况下，ePWM 和HRPWM 寄存器会映射到外设帧1 (PF1)。表8-4 显示了该配置。若要将寄存器重新映射至外设帧3 (PF3) 来启
用DMA 访问，MAPCNF 寄存器（地址0x702E）的位0 (MAPEPWM) 必须设为1。表8-5 显示重新映射的配置。
图8-4. 时基计数器同步方案3
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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表8-4. ePWM 控制和状态寄存器（PF1 中的默认配置）
大小(x16)/
#SHADOW
ePWM1 ePWM2 ePWM3 ePWM4
ePWM5
ePWM6
名称
TBCTL
说明
0x6800
0x6801
0x6802
0x6803
0x6804
0x6805
0x6807
0x6808
0x6809
0x680A
0x680B
0x680C
0x680D
0x680E
0x680F
0x6810
0x6811
0x6812
0x6814
0x6815
0x6816
0x6817
0x6818
0x6819
0x681A
0x681B
0x681C
0x681D
0x681E
0x6820
0x6840
0x6841
0x6842
0x6843
0x6844
0x6845
0x6847
0x6848
0x6849
0x684A
0x684B
0x684C
0x684D
0x684E
0x684F
0x6850
0x6851
0x6852
0x6854
0x6855
0x6856
0x6857
0x6858
0x6859
0x685A
0x685B
0x685C
0x685D
0x685E
0x6860
0x6880
0x6881
0x6882
0x6883
0x6884
0x6885
0x6887
0x6888
0x6889
0x688A
0x688B
0x688C
0x688D
0x688E
0x688F
0x6890
0x6891
0x6892
0x6894
0x6895
0x6896
0x6897
0x6898
0x6899
0x689A
0x689B
0x689C
0x689D
0x689E
0x68A0
0x68C0
0x68C1
0x68C2
0x68C3
0x68C4
0x68C5
0x68C7
0x68C8
0x68C9
0x68CA
0x68CB
0x68CC
0x68CD
0x68CE
0x68CF
0x68D0
0x68D1
0x68D2
0x68D4
0x68D5
0x68D6
0x68D7
0x68D8
0x68D9
0x68DA
0x68DB
0x68DC
0x68DD
0x68DE
0x68E0
0x6900
0x6901
0x6902
0x6903
0x6904
0x6905
0x6907
0x6908
0x6909
0x690A
0x690B
0x690C
0x690D
0x690E
0x690F
0x6910
0x6911
0x6912
0x6914
0x6915
0x6916
0x6917
0x6918
0x6919
0x691A
0x691B
0x691C
0x691D
0x691E
0x6920
0x6940
0x6941
0x6942
0x6943
0x6944
0x6945
0x6947
0x6948
0x6949
0x694A
0x694B
0x694C
0x694D
0x694E
0x694F
0x6950
0x6951
0x6952
0x6954
0x6955
0x6956
0x6957
0x6958
0x6959
0x695A
0x695B
0x695C
0x695D
0x695E
0x6960
1/0
1/0
1/0
1/0
1/0
1/1
1/0
1/1
1/1
1/1
1/0
1/0
1/0
1/1
1/1
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
时基控制寄存器
时基状态寄存器
TBSTS
TBPHSHR
TBPHS
TBCTR
TBPRD
CMPCTL
CMPAHR
CMPA
时基相位HRPWM 寄存器
时基相位寄存器
时基计数器寄存器
时基周期寄存器设置
计数器比较控制寄存器
时基比较A HRPWM 寄存器
计数器比较A 寄存器组
计数器比较B 寄存器组
用于输出A 的操作限定器控制寄存器
用于输出B 的操作限定器控制寄存器
操作限定器软件强制寄存器
操作限定器连续S/W 强制寄存器组
死区生成器控制寄存器
死区生成器上升沿延迟计数寄存器
死区生成器下降沿延迟计数寄存器
触发区选择寄存器(1)
CMPB
AQCTLA
AQCTLB
AQSFRC
AQCSFRC
DBCTL
DBRED
DBFED
TZSEL
跳匣区域控制寄存器(1)
跳匣区域启用中断寄存器(1)
触发区标志寄存器
TZCTL
TZEINT
TZFLG
跳匣区域清除寄存器(1)
跳匣区域强制寄存器(1)
事件触发选择寄存器
TZCLR
TZFRC
ETSEL
ETPS
事件触发预分频寄存器
事件触发标志寄存器
ETFLG
ETCLR
ETFRC
PCCTL
HRCNFG
事件触发清除寄存器
事件触发强制寄存器
PWM 斩波器控制寄存器
HRPWM 配置寄存器(1)
(1) 寄存器受EALLOW 保护。
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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表8-5. ePWM 控制和状态寄存器（PF3 中的重新映射配置- 可通过DMA 访问）
大小(x16)/
ePWM1 ePWM2 ePWM3 ePWM4
ePWM5
ePWM6
名称
说明
#SHADOW
1/0
1/0
1/0
1/0
1/0
1/1
1/0
1/1
1/1
1/1
1/0
1/0
1/0
1/1
1/1
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
TBCTL
0x5800
0x5801
0x5802
0x5803
0x5804
0x5805
0x5807
0x5808
0x5809
0x580A
0x580B
0x580C
0x580D
0x580E
0x580F
0x5810
0x5811
0x5812
0x5814
0x5815
0x5816
0x5817
0x5818
0x5819
0x581A
0x581B
0x581C
0x581D
0x581E
0x5820
0x5840
0x5841
0x5842
0x5843
0x5844
0x5845
0x5847
0x5848
0x5849
0x584A
0x584B
0x584C
0x584D
0x584E
0x584F
0x5850
0x5851
0x5852
0x5854
0x5855
0x5856
0x5857
0x5858
0x5859
0x585A
0x585B
0x585C
0x585D
0x585E
0x5860
0x5880
0x5881
0x5882
0x5883
0x5884
0x5885
0x5887
0x5888
0x5889
0x588A
0x588B
0x588C
0x588D
0x588E
0x588F
0x5890
0x5891
0x5892
0x5894
0x5895
0x5896
0x5897
0x5898
0x5899
0x589A
0x589B
0x589C
0x589D
0x589E
0x58A0
0x58C0
0x58C1
0x58C2
0x58C3
0x58C4
0x58C5
0x58C7
0x58C8
0x58C9
0x58CA
0x58CB
0x58CC
0x58CD
0x58CE
0x58CF
0x58D0
0x58D1
0x58D2
0x58D4
0x58D5
0x58D6
0x58D7
0x58D8
0x58D9
0x58DA
0x58DB
0x58DC
0x58DD
0x58DE
058E0
0x5900
0x5901
0x5902
0x5903
0x5904
0x5905
0x5907
0x5908
0x5909
0x590A
0x590B
0x590C
0x590D
0x590E
0x590F
0x5910
0x5911
0x5912
0x5914
0x5915
0x5916
0x5917
0x5918
0x5919
0x591A
0x591B
0x591C
0x591D
0x591E
0x5920
0x5940
0x5941
0x5942
0x5943
0x5944
0x5945
0x5947
0x5948
0x5949
0x594A
0x594B
0x594C
0x594D
0x594E
0x594F
0x5950
0x5951
0x5952
0x5954
0x5955
0x5956
0x5957
0x5958
0x5959
0x595A
0x595B
0x595C
0x595D
0x595E
0x5960
时基控制寄存器
时基状态寄存器
TBSTS
TBPHSHR
TBPHS
TBCTR
TBPRD
CMPCTL
CMPAHR
CMPA
时基相位HRPWM 寄存器
时基相位寄存器
时基计数器寄存器
时基周期寄存器设置
计数器比较控制寄存器
时基比较A HRPWM 寄存器
计数器比较A 寄存器组
计数器比较B 寄存器组
用于输出A 的操作限定器控制寄存器
用于输出B 的操作限定器控制寄存器
操作限定器软件强制寄存器
操作限定器连续S/W 强制寄存器组
死区生成器控制寄存器
死区生成器上升沿延迟计数寄存器
死区生成器下降沿延迟计数寄存器
触发区选择寄存器(1)
CMPB
AQCTLA
AQCTLB
AQSFRC
AQCSFRC
DBCTL
DBRED
DBFED
TZSEL
跳匣区域控制寄存器(1)
跳匣区域启用中断寄存器(1)
触发区标志寄存器
TZCTL
TZEINT
TZFLG
跳匣区域清除寄存器(1)
跳匣区域强制寄存器(1)
事件触发选择寄存器
TZCLR
TZFRC
ETSEL
ETPS
事件触发预分频寄存器
事件触发标志寄存器
ETFLG
ETCLR
ETFRC
PCCTL
HRCNFG
事件触发清除寄存器
事件触发强制寄存器
PWM 斩波器控制寄存器
HRPWM 配置寄存器(1)
(1) 寄存器受EALLOW 保护。
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Time−base (TB)
Sync
in/out
select
Mux
CTR=ZERO
TBPRD shadow (16)
EPWMxSYNCO
CTR=CMPB
TBPRD active (16)
Disabled
CTR=PRD
TBCTL[SYNCOSEL]
TBCTL[PHSEN]
EPWMxSYNCI
Counter
up/down
(16 bit)
TBCTL[SWFSYNC]
(software forced sync)
CTR=ZERO
CTR_Dir
TBCTR
active (16)
TBPHSHR (8)
16
8
CTR = PRD
Phase
control
Event
trigger
and
interrupt
(ET)
EPWMxINT
TBPHS active (24)
CTR = ZERO
CTR = CMPA
CTR = CMPB
CTR_Dir
EPWMxSOCA
EPWMxSOCB
Counter compare (CC)
CTR=CMPA
CMPAHR (8)
Action
qualifier
(AQ)
16
8
HRPWM
CMPA active (24)
EPWMA
EPWMB
EPWMxAO
CMPA shadow (24)
CTR=CMPB
Dead
band
(DB)
PWM
chopper
(PC)
Trip
zone
(TZ)
16
EPWMxBO
EPWMxTZINT
TZ1 to TZ6
CMPB active (16)
CMPB shadow (16)
CTR = ZERO
图8-5. ePWM 子模块显示关键内部信号互连
8.2.4 高分辨率PWM (HRPWM)
HRPWM 模块提供 PWM 分辨率（时间粒度），此分辨率大大好于使用传统导出数字 PWM 方法所能实现的分辨
率。HRPWM 模块的关键点为：
• 大大扩展了传统导出数字PWM 的时间分辨率能力
• 通常在有效PWM 分辨率降到低于大约9 或10 位时使用。当使用100MHz 的CPU/系统时钟时，PWM 频率
大于大约200kHz 时会发生这种情况。
• 这个功能可用在占空比和相移控制方法中。
• 通过对ePWM 模块的比较A 和相位寄存器的扩展，实现更加精细的时间粒度控制或边沿定位。
• HRPWM 功能，只在ePWM 模块的A 信号路径上提供（也就是说，在EPWMxA 输出上提供）。EPWMxB 输
出具有传统PWM 功能。
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8.2.5 增强型CAP 模块
2833x/2823x 器件包括多达6 个增强型捕捉(eCAP) 模块（eCAP1 至eCAP6）。图8-6 显示了一个模块的功能方
框图。
CTRPHS
(Phase Register - 32-bit)
APWM Mode
SYNCIn
CTR_OVF
OVF
CTR [0-31]
PRD [0-31]
CMP [0-31]
TSCTR
(Counter - 32-bit)
SYNCOut
PWM
Compare
Logic
Delta Mode
RST
32
CTR=PRD
CTR=CMP
CTR [0-31]
PRD [0-31]
32
32
LD1
CAP1
(APRD Active)
Polarity
Select
eCAPx
LD
APRD
Shadow
32
CMP [0-31]
32
Polarity
Select
LD2
32
CAP2
(ACMP Active)
LD
Event
Qualifier
ACMP
Shadow
Event
Prescale
32
Polarity
Select
LD3
LD4
32
32
CAP3
(APRD Shadow)
LD
CAP4
(ACMP Shadow)
Polarity
Select
LD
4
Capture Events
4
CEVT[1:4]
Interrupt
Trigger
and
Flag
Control
Continuous/
One-Shot
Capture Control
to PIE
CTR_OVF
CTR=PRD
CTR=CMP
图8-6. eCAP 功能方框图
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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eCAP 模块以SYSCLKOUT 速率计时。
PCLKCR1 寄存器中的时钟使能位 (ECAP1ENCLK, ECAP2ENCLK, ECAP3ENCLK, ECAP4ENCLK,
ECAP5ENCLK, ECAP6ENCLK) 被单独用来关闭 eCAP 模块（针对低功耗运行）。复位后，ECAP1ENCLK,
ECAP2ENCLK, ECAP3ENCLK, ECAP4ENCLK, ECAP5ENCLK, and ECAP6ENCLK 被设为低电平，表明外设时
钟关闭。
表8-6. eCAP 控制和状态寄存器
大小
(x16)
eCAP1
eCAP2
eCAP3
eCAP4
eCAP5
eCAP6
名称
说明
TSCTR
CTRPHS
CAP1
0x6A00
0x6A02
0x6A04
0x6A06
0x6A08
0x6A0A
0x6A20
0x6A22
0x6A24
0x6A26
0x6A28
0x6A2A
0x6A40
0x6A42
0x6A44
0x6A46
0x6A48
0x6A4A
0x6A60
0x6A62
0x6A64
0x6A66
0x6A68
0x6A6A
0x6A80
0x6A82
0x6A84
0x6A86
0x6A88
0x8A6A
0x6AA0
0x6AA2
0x6AA4
0x6AA6
0x6AA8
0x6AAA
2
2
2
2
2
2
时间戳计数器
计数器相位偏移值寄存器
捕捉1 寄存器
CAP2
捕捉2 寄存器
CAP3
捕捉3 寄存器
CAP4
捕捉4 寄存器
0x6A0C-0x 0x6A2C-0x6 0x6A4C-0x6 0x6A6C-0x6 0x6A8C-0 0x6AAC-
8
保留
保留
6A12
A32
A52
A72
x6A92
0x6A94
0x6A95
0x6A96
0x6A97
0x6A98
0x6A99
0x6AB2
0x6AB4
0x6AB5
0x6AB6
0x6AB7
0x6AB8
0x6AB9
ECCTL1
ECCTL2
ECEINT
ECFLG
ECCLR
ECFRC
0x6A14
0x6A15
0x6A16
0x6A17
0x6A18
0x6A19
0x6A34
0x6A35
0x6A36
0x6A37
0x6A38
0x6A39
0x6A54
0x6A55
0x6A56
0x6A57
0x6A58
0x6A59
0x6A74
0x6A75
0x6A76
0x6A77
0x6A78
0x6A79
1
1
1
1
1
1
捕捉控制寄存器1
捕捉控制寄存器2
捕捉中断使能寄存器
捕捉中断标志寄存器
捕捉中断清除寄存器
捕捉中断强制寄存器
0x6A1A-0x 0x6A3A-0x6 0x6A5A-0x6 0x6A7A-0x6 0x6A9A-0x 0x6ABA-
6A1F A3F A5F A7F 6A9F 0x6ABF
6
保留
保留
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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8.2.6 增强型QEP 模块
该器件包括多达2 个增强型正交编码器(eQEP) 模块（eQEP1、eQEP2）。图8-7 显示了eQEP 模块的方框图。
System Control
Registers
To CPU
EQEPxENCLK
SYSCLKOUT
QCPRD
QCAPCTL
16
QCTMR
16
16
Quadrature
Capture
Unit
QCTMRLAT
QCPRDLAT
(QCAP)
QUTMR
QUPRD
QWDTMR
QWDPRD
Registers
Used by
Multiple Units
32
16
QEPCTL
QEPSTS
QFLG
UTOUT
QWDOG
UTIME
QDECCTL
16
WDTOUT
EQEPxAIN
EQEPxBIN
EQEPxIIN
EQEPxA/XCLK
EQEPxB/XDIR
EQEPxI
QCLK
QDIR
QI
EQEPxINT
16
PIE
Position Counter/
Control Unit
(PCCU)
EQEPxIOUT
EQEPxIOE
EQEPxSIN
EQEPxSOUT
EQEPxSOE
Quadrature
Decoder
(QDU)
QS
GPIO
MUX
QPOSLAT
QPOSSLAT
QPOSILAT
PHE
PCSOUT
EQEPxS
32
32
16
QPOSCNT
QPOSINIT
QPOSMAX
QEINT
QFRC
QPOSCMP
QCLR
QPOSCTL
Enhanced QEP (eQEP) Peripheral
图8-7. eQEP 功能方框图
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表8-7 对eQEP 寄存器进行了汇总。
表8-7. eQEP 控制和状态寄存器
eQEP1
大小(x16)/
#SHADOW
eQEP1
地址
eQEP2
地址
名称
寄存器说明
QPOSCNT
QPOSINIT
QPOSMAX
QPOSCMP
QPOSILAT
QPOSSLAT
QPOSLAT
QUTMR
0x6B00
0x6B02
0x6B04
0x6B06
0x6B08
0x6B0A
0x6B0C
0x6B0E
0x6B10
0x6B12
0x6B13
0x6B14
0x6B15
0x6B16
0x6B17
0x6B18
0x6B19
0x6B1A
0x6B1B
0x6B1C
0x6B1D
0x6B1E
0x6B1F
0x6B20
0x6B40
0x6B42
0x6B44
0x6B46
0x6B48
0x6B4A
0x6B4C
0x6B4E
0x6B50
0x6B52
0x6B53
0x6B54
0x6B55
0x6B56
0x6B57
0x6B58
0x6B59
0x6B5A
0x6B5B
0x6B5C
0x6B5D
0x6B5E
0x6B5F
0x6B60
2/0
2/0
2/0
2/1
2/0
2/0
2/0
2/0
2/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
1/0
eQEP 位置计数器
eQEP 初始化位置计数
eQEP 最大位置计数
eQEP 位置比较
eQEP 索引位置锁存
eQEP 选通脉冲位置锁存
eQEP 位置锁存
eQEP 单位计时器
QUPRD
eQEP 单位周期寄存器
eQEP 看门狗计时器
eQEP 看门狗周期寄存器
eQEP 解码器控制寄存器
eQEP 控制寄存器
QWDTMR
QWDPRD
QDECCTL
QEPCTL
QCAPCTL
QPOSCTL
QEINT
eQEP 捕捉控制寄存器
eQEP 位置比较控制寄存器
eQEP 中断使能寄存器
eQEP 中断标志寄存器
eQEP 中断清除寄存器
eQEP 中断强制寄存器
eQEP 状态寄存器
QFLG
QCLR
QFRC
QEPSTS
QCTMR
eQEP 捕捉计时器
QCPRD
eQEP 捕捉周期寄存器
eQEP 捕捉计时器锁存
eQEP 捕捉周期锁存
QCTMRLAT
QCPRDLAT
0x6B21-0x6B
3F
0x6B61-0x6B7F
31/0
保留
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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8.2.7 模数转换器(ADC) 模块
图 8-8 显示了一个 ADC 模块的简化功能方框图ADC 模块由一个带有内置采样保持 (S/H) 电路的 12 位 ADC 组
成。ADC 模块的功能包括：
• 具有内置S/H 的12 位ADC 内核
• 模拟输入：0.0V 至3.0V（高于3.0V 的电压产生满量程转换结果）。
• 快速转换率：在25MHz ADC 时钟、12.5MSPS 条件下高达80ns
• 16 个专用ADC 通道。每次采样/保持都有复用的8 通道
• 自动定序功能在单次会话中可提供多达16 次“自动转换”。可将每次转换编程为选择16 个输入信道中的任何
一个。
• 序列发生器可运行为2 个独立的8 态序列发生器，或作为1 个较大的16 态序列发生器（即2 个级联的8 态序
列发生器）。
• 用于存储转换值的16 个结果寄存器（可分别寻址）
– 输入模拟电压的数值源自：
Digital Value = 0
, when ADCIN £ ADCLO
, when ADCLO < ADCIN < 3 V
, when ADCIN ³ 3 V
ADCIN - ADCLO
4096 ´
(
Digital Value = floor
(
3
Digital Value = 4095
• 作为转换开始序列(SOC) 源的多个触发器
– S/W - 软件立即启动
– ePWMM 转换开始
– XINT2 ADC 转换开始
• 灵活的中断控制允许每个序列结束(EOS) 或每个其它EOS 上的中断请求。
• 序列发生器可运行于“启/停”模式，从而实现多个“时序触发器”同步转换。
• SOCA 和SOCB 触发器可独立运行在双序列发生器模式中。
• 采样保持(S/H) 采集时间窗口具有独立的预分频控制。
2833x/2823x 器件中的ADC 模块已经被增强以便为 ePWM 外设提供灵活接口。ADC 接口被建立在一个快速，12
位 ADC 模块上，此模块在25MHzADC 时钟上的快速转换率高达80ns。ADC 模块有 16 个通道，可配置为两个
独立的 8 通道模块。可将 2 个独立的 8 信道模块级联成 1 个 16 信道模块。尽管有多个输入通道和 2 个序列发生
器，但ADC 模块中只有一个转换器。图8-8 显示了ADC 模块的框图。
2 个 8 通道模块可自动对一系列转换定序，每个模块可以通过模拟 MUX 选择其中一个可用 8 信道。在级联模式
中，自动序列发生器将作为一个单个16 通道序列发生器使用。在每个序列发生器上，一旦转换完成，所选的通道
值将存储在各自的 RESULT 寄存器中。系统可使用自动定序功能多次转换同一信道，以便用户执行过采样算法。
这种过采样算法可提供比传统的单一采样转换结果更高的分辨率。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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SYSCLKOUT
System
Control Block
High-Speed
Prescaler
DSP
HALT
HSPCLK
ADCENCLK
Analog
MUX
Result Registers
70A8h
Result Reg 0
Result Reg 1
ADCINA0
ADCINA7
ADCINB0
ADCINB7
S/H
12-Bit
ADC
Module
Result Reg 7
Result Reg 8
70AFh
70B0h
S/H
Result Reg 15
70B7h
ADC Control Registers
S/W
S/W
EPWMSOCB
EPWMSOCA
GPIO/
SOC
SOC
Sequencer 2
Sequencer 1
XINT2_ADCSOC
图8-8. ADC 模块的方框图
要获得指定的 ADC 精度，正确的电路板布局非常关键。为尽可能达到最佳效果，引入 ADCIN 引脚的走线不应太
靠近数字信号通道。这是为了最大程度地减少数字线路上因ADC 输入耦合而产生的开关噪声。另外，必须采用适
当的隔离技术来将 ADC 模块电源引脚（VDD1A18、VDD2A18、VDDA2、VDDAIO）与数字电源隔开。图 8-9 显示了这
些器件的ADC 引脚连接。
备注
1. 用SYSCLKOUT 速率对ADC 寄存器进行访问。ADC 模块的内部时序由高速外设时钟(HSPCLK)
控制。
2. 基于ADCENCLK 和HALT 信号的ADC 模块的运行方式如下：
• ADCENCLK：复位时，这个信号为低电平。虽然复位为低电平有效(XRS)，寄存器的时钟将仍
正常工作。有必要确保所有寄存器和模式进入它们的复位状态。然而，模拟模块将处于一个低功
耗非激活状态。一旦复位变成高电平，那么到寄存器的时钟将被禁用。当用户将ADCENCLK 信
号设定为高电平时，那么到寄存器的时钟将被启用并且模拟模块将被启用。在ADC 稳定并且可
被使用之前，将有一个特定的时间延迟（毫秒范围内）。
• 停机：这个模式只影响模拟模块。它不影响寄存器。在这个模式下，ADC 模块进入低功耗模
式。这个模式将停止到CPU 的时钟，即HSPCLK；因此，将间接的关闭ADC 逻辑。
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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图8-9 显示了针对内部基准的ADC 引脚偏置而图8-10 显示了针对外部基准的ADC 引脚偏置。
ADCINA[7:0]
ADCINB[7:0]
ADCLO
ADC 16-Channel Analog Inputs
Analog input 0−3 V with respect to ADCLO
Connect to analog ground
Connect to analog ground if internal reference is used
ADCREFIN
22 k
ADC External Current Bias Resistor ADCRESEXT
2.2 μF(A)
ADC Reference Positive Output
ADC Reference Medium Output
ADCREFP
ADCREFM
ADCREFP and ADCREFM should not
be loaded by external circuitry
2.2 μF(A)
V
ADC Analog Power Pin (1.9 V/1.8 V)
ADC Analog Power Pin (1.9 V/1.8 V)
ADC Analog Ground Pin
DD1A18
V
DD2A18
V
V
SS1AGND
SS2AGND
ADC Analog Ground Pin
ADC Analog Power Pin (3.3 V)
ADC Analog Ground Pin
V
DDA2
V
SSA2
V
V
ADC Analog Power Pin (3.3 V)
ADC Analog I/O Ground Pin
DDAIO
Reference I/O Power
SSAIO
A. TAIYO YUDEN LMK212BJ225MG-T 或等效器件
B. 建议在所有电源引脚上使用外部去耦合电容器。
C. 必须从不会降低ADC 性能的运算放大器上驱动模拟输入。
图8-9. 与内部基准的ADC 引脚连接
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
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TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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ADCINA[7:0]
ADC 16-Channel Analog Inputs
Analog input 0-3 V with respect to ADCLO
ADCINB[7:0]
ADCLO
ADCREFIN
Connect to Analog Ground
Connect to 1.500, 1.024, or 2.048-V precision source(D)
22 k
ADC External Current Bias Resistor ADCRESEXT
2.2 μF(A)
2.2 μF(A)
ADC Reference Positive Output
ADC Reference Medium Output
ADCREFP
ADCREFM
ADCREFP and ADCREFM should not
be loaded by external circuitry
VDD1A18
VDD2A18
VSS1AGND
VSS2AGND
ADC Analog Power Pin (1.9 V/1.8 V)
ADC Analog Power Pin (1.9 V/1.8 V)
ADC Analog Ground Pin
ADC Analog Ground Pin
VDDA2
VSSA2
ADC Analog Power Pin (3.3 V)
ADC Analog Ground Pin
VDDAIO
VSSAIO
ADC Analog Power Pin (3.3 V)
ADC Analog I/O Ground Pin
Reference I/O Power
A. TAIYO YUDEN LMK212BJ225MG-T 或等效器件
B. 建议在所有电源引脚上使用外部去耦合电容器。
C. 模拟输入必须由一个运算放大器驱动，此运算放大器不会降低ADC 性能。
D. 根据这个引脚上的电压，通过改变ADC 基准选择寄存器中的位15:14 可启用ADCREFIN 上的外部电压。TI 建议使用TI 组件REF3020
或者等效组件来生成2.048V 电压。总体增益精度将由这个电压源的精度确定。
图8-10. 与外部基准的ADC 引脚连接
备注
任何推荐组件的额定温度必须与最终产品的额定值相匹配。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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8.2.7.1 如果ADC 未被使用，ADC 连接
建议保持针对模拟电源引脚的连接，即便在 ADC 未被使用时也是如此。下面总结了如果 ADC 未在应用中使用，
应该如何连接ADC 引脚：
• VDD1A18/VDD2A18- 连接至VDD
• VDDA2，VDDAIO- 连接至VDDIO
• VSS1AGND/VSS2AGND，VSSA2，VSSAIO- 连接至VSS
• ADCLO - 连接至VSS
• ADCREFIN - 连接至VSS
• ADCREFP/ADCREFM - 连接一个100nF 电容器至VSS
• ADCRESEXT - 连接一个20kΩ 电阻器（非常松散的耐受）至VSS。
• ADCINAn，ADCINBn - 连接至VSS
当ADC 未被使用时，为了达到节能的目的，请确保到ADC 模块的时钟未被打开。
当在一个应用中使用ADC 模块时，未使用的ADC 输入引脚应被连接至模拟接地(VSS1AGND/VSS2AGND
)
备注
只有当 ADC 的校准程序从引导ROM 执行时，ADC 的增益误差和偏移误差参数才为额定值。更多信息
请查阅节8.2.7.3。
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8.2.7.2 ADC 寄存器
表8-8 中所列寄存器对ADC 操作进行配置、控制、和监视。
表8-8. ADC 寄存器
地址(1)
0x7100
0x7101
0x7102
0x7103
0x7104
0x7105
0x7106
0x7107
0x7108
0x7109
0x710A
0x710B
0x710C
0x710D
0x710E
0x710F
0x7110
0x7111
0x7112
0x7113
0x7114
0x7115
0x7116
0x7117
0x7118
0x7119
地址(2)
大小(x16)
名称
说明
ADCTRL1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
ADC 控制寄存器1
ADCTRL2
ADC 控制寄存器2
ADCMAXCONV
ADCCHSELSEQ1
ADCCHSELSEQ2
ADCCHSELSEQ3
ADCCHSELSEQ4
ADCASEQSR
ADCRESULT0
ADCRESULT1
ADCRESULT2
ADCRESULT3
ADCRESULT4
ADCRESULT5
ADCRESULT6
ADCRESULT7
ADCRESULT8
ADCRESULT9
ADCRESULT10
ADCRESULT11
ADCRESULT12
ADCRESULT13
ADCRESULT14
ADCRESULT15
ADCTRL3
ADC 最大转换信道数寄存器
ADC 信道选择定序控制寄存器1
ADC 信道选择定序控制寄存器2
ADC 信道选择定序控制寄存器3
ADC 信道选择定序控制寄存器4
ADC 自动定序状态寄存器
ADC 转换结果缓冲寄存器0
ADC 转换结果缓冲寄存器1
ADC 转换结果缓冲寄存器2
ADC 转换结果缓冲寄存器3
ADC 转换结果缓冲寄存器4
ADC 转换结果缓冲寄存器5
ADC 转换结果缓冲寄存器6
ADC 转换结果缓冲寄存器7
ADC 转换结果缓冲寄存器8
ADC 转换结果缓冲寄存器9
ADC 转换结果缓冲寄存器10
ADC 转换结果缓冲寄存器11
ADC 转换结果缓冲寄存器12
ADC 转换结果缓冲寄存器13
ADC 转换结果缓冲寄存器14
ADC 转换结果缓冲寄存器15
ADC 控制寄存器3
0x0B00
0x0B01
0x0B02
0x0B03
0x0B04
0x0B05
0x0B06
0x0B07
0x0B08
0x0B09
0x0B0A
0x0B0B
0x0B0C
0x0B0D
0x0B0E
0x0B0F
ADCST
ADC 状态寄存器
0x711A –
0x711B
2
保留
ADCREFSEL
ADCOFFTRIM
0x711C
0x711D
1
1
ADC 基准选择寄存器
ADC 偏移调整寄存器
0x711E –
0x711F
2
保留
(1) 本列中的寄存器为外设帧2 寄存器。
(2) ADC 结果寄存器是双映射。外设帧2 (0x7108-0x7117) 中的位置为2 等待状态，且为左对齐。外设帧0 空间（0x0B00-0x0B0F）的位置
对CPU 访问是1 等待状态和对于DMA 访问是0 等待状态，右对齐。在ADC 的高速/连续转换使用期间，使用0 等待状态位置进行
ADC 结果到用户内存的快速转换。
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8.2.7.3 ADC 校准
ADC_cal() 例程被工厂编程到 TI 预留的 OTP 存储器中。引导 ROM 自动调用 ADC_cal() 例程来使用特定器件的
校准数据来初始化 ADCREFSEL 和ADCOFFTRIM 寄存器。正常运行期间，这个过程中会自动发生，无需用户进
行任何操作。
如果在开发过程中，引导 ROM 被 Code Composer Studio 绕过，那么 ADCREFSEL 和 ADCOFFTRIM 就必须由
应用进行初始化。TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册 的“模数转换器 (ADC)”一章中
介绍了从应用程序调用ADC_cal() 例程的方法。
CAUTION
这些寄存器初始化失败将导致ADC 的功能不能达到技术规格。
如果系统复位或ADC 模块使用ADC 控制寄存器1 中的14 位（复位）复位，则必须重复例程。
8.2.8 多通道缓冲串行端口(McBSP) 模块
McBSP 模块有以下特性：
• 与TMS320C54x/TMS320C55x DSP 器件中的McBSP 兼容
• 全双工通信
• 允许连续数据流的双缓冲数据寄存器
• 用于接收和传输的独立成帧和时钟
• 外部移位时钟生成或者内部可编程频率移位时钟
• 包括8、12、16、20、24 或32 位的广泛数据大小选择
• 以LSB 或者MSB 开头的8 位数据传输
• 用于帧同步和数据时钟的可编程极性
• 高度可编程内部时钟和帧生成
• 到工业标准CODEG、模拟接口芯片(AIC)、和其它串行连接的A/D 和D/A 器件的直接接口
• 与SPI 兼容器件一起工作
• McBSP 上支持下列应用接口：
– T1/E1 成帧器
– 符合IOM-2 的器件
– AC97 - 兼容器件（提供所需的多相位帧同步功能。）
– IIS - 兼容器件
– 串行外设接口(SPI)
• McBSP 时钟速率，
CLKSRG
CLKG =
1+ CLKGDV
(
)
其中CLKSRG 源可以是LSPCLK、CLKX 或CLKR。串行端口性能受到I/O 缓冲器开关速度的影响。内部预
分频器必须被调整，这样，外设速度将低于I/O 缓冲器速度限制。
备注
最大I/O 引脚切换速度请见节7。
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图8-11 显示了McBSP 模块的方框图。
TX
Interrupt
MXINT
Peripheral Write Bus
CPU
TX Interrupt Logic
To CPU
16
16
McBSP Transmit
Interrupt Select Logic
DXR2 Transmit Buffer
16
DXR1 Transmit Buffer
16
LSPCLK
MFSXx
MCLKXx
MDXx
Compand Logic
XSR2
XSR1
MDRx
CPU
DMA Bus
RSR1
16
RSR2
16
MCLKRx
Expand Logic
MFSRx
RBR2 Register
16
RBR1 Register
16
DRR2 Receive Buffer
DRR1 Receive Buffer
McBSP Receive
16
16
Interrupt Select Logic
RX
Interrupt
RX Interrupt Logic
MRINT
CPU
Peripheral Read Bus
To CPU
图8-11. McBSP 模块
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表8-9 提供了McBSP 寄存器的汇总。
表8-9. McBSP 寄存器汇总
McBSP-A 地 McBSP-B 地
名称
类型
复位值
说明
址
址
数据寄存器，接收、发送
DRR2
DRR1
DXR2
DXR1
0x5000
0x5001
0x5002
0x5003
0x5040
0x5041
0x5042
0x5043
R
0x0000
0x0000
McBSP 数据接收寄存器2
McBSP 数据接收寄存器1
McBSP 数据发送寄存器2
McBSP 数据发送寄存器1
R
W
W
0x0000
0x0000
McBSP 控制寄存器
0x0000
SPCR2
SPCR1
RCR2
0x5004
0x5005
0x5006
0x5007
0x5008
0x5009
0x500A
0x500B
0x5044
0x5045
0x5046
0x5047
0x5048
0x5049
0x504A
0x504B
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
McBSP 串行端口控制寄存器2
McBSP 串行端口控制寄存器1
McBSP 接收控制寄存器2
McBSP 接收控制寄存器1
McBSP 发送控制寄存器2
McBSP 发送控制寄存器1
McBSP 采样率发生器寄存器2
McBSP 采样率发生器寄存器1
0x0000
0x0000
RCR1
0x0000
XCR2
0x0000
XCR1
0x0000
SRGR2
SRGR1
0x0000
0x0000
多通道控制寄存器
MCR2
0x500C
0x500D
0x500E
0x500F
0x5010
0x5011
0x5012
0x5013
0x5014
0x5015
0x5016
0x5017
0x5018
0x5019
0x501A
0x501B
0x501C
0x501D
0x501E
0x5023
0x504C
0x504D
0x504E
0x504F
0x5050
0x5051
0x5052
0x5053
0x5054
0x5055
0x5056
0x5057
0x5058
0x5059
0x505A
0x505B
0x505C
0x505D
0x505E
0x5063
0x0000
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
读/写
McBSP 多通道寄存器2
MCR1
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
0x0000
McBSP 多通道寄存器1
RCERA
RCERB
XCERA
XCERB
PCR
McBSP 接收通道使能寄存器分区A
McBSP 接收通道使能寄存器分区B
McBSP 发送通道使能寄存器分区A
McBSP 发送通道使能寄存器分区B
McBSP 引脚控制寄存器
RCERC
RCERD
XCERC
XCERD
RCERE
RCERF
XCERE
XCERF
RCERG
RCERH
XCERG
XCERH
MFFINT
McBSP 接收通道使能寄存器分区C
McBSP 接收通道使能寄存器分区D
McBSP 发送通道使能寄存器分区C
McBSP 发送通道使能寄存器分区D
McBSP 接收通道使能寄存器分区E
McBSP 接收通道使能寄存器分区F
McBSP 发送通道使能寄存器分区E
McBSP 发送通道使能寄存器分区F
McBSP 接收通道使能寄存器分区G
McBSP 接收通道使能寄存器分区H
McBSP 发送通道使能寄存器分区G
McBSP 发送通道使能寄存器分区H
McBSP 中断使能寄存器
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8.2.9 增强型控制器局域网(eCAN) 模块（eCAN-A 和eCAN-B）
CAN 模块有下列特性：
• 完全符合ISO 11898-1 (CAN 2.0B)
• 支持高达1Mbps 的数据速率
• 32 个邮箱，每一个邮箱都具有下列属性：
– 可配置为接收或者发送
– 可使用标准或者扩展标识符进行配置
– 具有一个可编程接收掩码
– 支持数据和远程帧
– 由0 至8 字节数据组成
– 在接收和发送消息上使用一个32 位时间戳
– 防止接收新消息
– 保持发送消息的动态可编程优先级
– 采用具有两个中断级别的可编程中断机制
– 采用针对发送或接收超时的可编程警报
• 低功耗模式
• 总线活动上的可编程唤醒
• 针对远程请求消息的自动答复
• 丢失仲裁或者错误情况下的帧自动重传
• 通过一个特定消息实现同步的32 位本地网络时间计数器（与邮箱16 协同通信）
• 自测模式
– 在接收其自身消息的回路模式下运行。提供一个“假”应答，从而无需由另外节点提供应答位。
备注
对于100MHz 的SYSCLKOUT，最小可能的比特率为7.812kbps。
对于150MHz 的SYSCLKOUT，最小可能的比特率为11.719kbps。
F2833x/F2823xCAN 已经通过了ISO/DIS 16845 的符合性测试。测试报告和例外情况请与TI 联系。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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eCAN0INT
eCAN1INT
Controls Address
Data
32
Enhanced CAN Controller
Message Controller
Mailbox RAM
(512 Bytes)
Memory Management
Unit
eCAN Memory
(512 Bytes)
Registers and
CPU Interface,
Receive Control Unit,
Timer Management Unit
32-Message Mailbox
of 4 x 32-Bit Words
Message Objects Control
32
32
32
eCAN Protocol Kernel
Receive Buffer
Transmit Buffer
Control Buffer
Status Buffer
SN65HVD23x
3.3-V CAN Transceiver
CAN Bus
图8-12. eCAN 方框图和接口电路
表8-10. 3.3V eCAN 收发器
低功耗
模式
斜率
控制
VREF
TA
器件型号
电源电压
其它
SN65HVD230
SN65HVD230Q
SN65HVD231
SN65HVD231Q
SN65HVD232
SN65HVD232Q
SN65HVD233
SN65HVD234
SN65HVD235
3.3V
3.3V
3.3V
3.3V
3.3V
3.3V
3.3V
3.3V
3.3V
-
-
-
-
-
-
待机
待机
可调节
可调节
可调节
可调节
无
是
是
是
是
无
无
无
无
无
-40°C 至85°C
－40°C 至125°C
-40°C 至85°C
睡眠
睡眠
－40°C 至125°C
-40°C 至85°C
无
无
无
－40°C 至125°C
－40°C 至125°C
－40°C 至125°C
－40°C 至125°C
待机
可调节
可调节
可调节
诊断回路
-
待机和睡眠
待机
自动波特率回
路
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eCAN-A Control and Status Registers
Mailbox Enable - CANME
Mailbox Direction - CANMD
Transmission Request Set - CANTRS
Transmission Request Reset - CANTRR
Transmission Acknowledge - CANTA
Abort Acknowledge - CANAA
eCAN-A Memory (512 Bytes)
6000h
Received Message Pending - CANRMP
Received Message Lost - CANRML
Remote Frame Pending - CANRFP
Global Acceptance Mask - CANGAM
Control and Status Registers
603Fh
6040h
Local Acceptance Masks (LAM)
(32 x 32-Bit RAM)
607Fh
6080h
Master Control - CANMC
Message Object Timestamps (MOTS)
(32 x 32-Bit RAM)
Bit-Timing Configuration - CANBTC
60BFh
60C0h
Error and Status - CANES
Message Object Time-Out (MOTO)
(32 x 32-Bit RAM)
Transmit Error Counter - CANTEC
Receive Error Counter - CANREC
Global Interrupt Flag 0 - CANGIF0
Global Interrupt Mask - CANGIM
Global Interrupt Flag 1 - CANGIF1
Mailbox Interrupt Mask - CANMIM
Mailbox Interrupt Level - CANMIL
60FFh
eCAN-A Memory RAM (512 Bytes)
6100h-6107h
6108h-610Fh
6110h-6117h
6118h-611Fh
6120h-6127h
Mailbox 0
Mailbox 1
Mailbox 2
Mailbox 3
Mailbox 4
Overwrite Protection Control - CANOPC
TX I/O Control - CANTIOC
RX I/O Control - CANRIOC
Timestamp Counter - CANTSC
Time-Out Control - CANTOC
Time-Out Status - CANTOS
61E0h-61E7h
61E8h-61EFh
61F0h-61F7h
61F8h-61FFh
Mailbox 28
Mailbox 29
Mailbox 30
Mailbox 31
Reserved
Message Mailbox (16 Bytes)
Message Identifier - MSGID
Message Control - MSGCTRL
Message Data Low - MDL
Message Data High - MDH
61E8h-61E9h
61EAh-61EBh
61ECh-61EDh
61EEh-61EFh
图8-13. eCAN-A 内存映射
备注
如果 eCAN 模块未在应用中使用，提供的 RAM（LAM、MOTS、MOTO 和邮箱 RAM）可用作通用
RAM。为实现这一功能，CAN 模块时钟应被启用。
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eCAN-B Control and Status Registers
Mailbox Enable - CANME
Mailbox Direction - CANMD
Transmission Request Set - CANTRS
Transmission Request Reset - CANTRR
Transmission Acknowledge - CANTA
eCAN-B Memory (512 Bytes)
Abort Acknowledge - CANAA
Received Message Pending - CANRMP
Received Message Lost - CANRML
Remote Frame Pending - CANRFP
Global Acceptance Mask - CANGAM
6200h
Control and Status Registers
623Fh
6240h
Local Acceptance Masks (LAM)
(32 x 32-Bit RAM)
627Fh
6280h
Master Control - CANMC
Message Object Timestamps (MOTS)
(32 x 32-Bit RAM)
Bit-Timing Configuration - CANBTC
62BFh
62C0h
Error and Status - CANES
Message Object Time-Out (MOTO)
(32 x 32-Bit RAM)
Transmit Error Counter - CANTEC
Receive Error Counter - CANREC
Global Interrupt Flag 0 - CANGIF0
Global Interrupt Mask - CANGIM
Global Interrupt Flag 1 - CANGIF1
Mailbox Interrupt Mask - CANMIM
Mailbox Interrupt Level - CANMIL
62FFh
eCAN-B Memory RAM (512 Bytes)
6300h-6307h
6308h-630Fh
6310h-6317h
6318h-631Fh
6320h-6327h
Mailbox 0
Mailbox 1
Mailbox 2
Mailbox 3
Mailbox 4
Overwrite Protection Control - CANOPC
TX I/O Control - CANTIOC
RX I/O Control - CANRIOC
Timestamp Counter - CANTSC
Time-Out Control - CANTOC
Time-Out Status - CANTOS
63E0h-63E7h
63E8h-63EFh
63F0h-63F7h
63F8h-63FFh
Mailbox 28
Mailbox 29
Mailbox 30
Mailbox 31
Reserved
Message Mailbox (16 Bytes)
Message Identifier - MSGID
Message Control - MSGCTRL
Message Data Low - MDL
Message Data High - MDH
63E8h-63E9h
63EAh-63EBh
63ECh-63EDh
63EEh-63EFh
图8-14. eCAN-B 内存映射
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CPU 使用表 8-11 中列出的 CAN 寄存器来配置和控制 CAN 控制器及消息对象。eCAN 控制寄存器仅支持 32 位
读/写操作。可对邮箱RAM 进行16 位或32 位访问。32 位访问与一个偶数边界对齐。
表8-11. CAN 寄存器映射
eCAN-A
地址
eCAN-B
地址
寄存器
名称(1)
大小
(x32)
说明
CANME
0x6000
0x6002
0x6004
0x6006
0x6008
0x600A
0x600C
0x600E
0x6010
0x6012
0x6014
0x6016
0x6018
0x601A
0x601C
0x601E
0x6020
0x6022
0x6024
0x6026
0x6028
0x602A
0x602C
0x602E
0x6030
0x6032
0x6200
0x6202
0x6204
0x6206
0x6208
0x620A
0x620C
0x620E
0x6210
0x6212
0x6214
0x6216
0x6218
0x621A
0x621C
0x621E
0x6220
0x6222
0x6224
0x6226
0x6228
0x622A
0x622C
0x622E
0x6230
0x6232
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
邮箱启用
CANMD
邮箱方向
CANTRS
CANTRR
CANTA
发送请求设定
发送请求复位
传输应答
CANAA
中止应答
CANRMP
CANRML
CANRFP
CANGAM
CANMC
接收消息等待
接收消息丢失
远程帧等待
全局接受屏蔽
主器件控制
CANBTC
CANES
位时序配置
错误和状态
CANTEC
CANREC
CANGIF0
CANGIM
CANGIF1
CANMIM
CANMIL
CANOPC
CANTIOC
CANRIOC
CANTSC
CANTOC
CANTOS
发送错误计数器
接收错误计数器
全局中断标志0
全局中断屏蔽
全局中断标志1
邮箱中断屏蔽
邮箱中断级别
写覆盖保护控制
TX I/O 控制
RX I/O 控制
时间戳计数器（保留在SCC 模式中）
超时控制（保留在SCC 模式中）
超时状态（保留在SCC 模式中）
(1) 这些寄存器被映射至外设帧1。
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8.2.10 串行通信接口(SCI) 模块(SCI-A，SCI-B，SCI-C)
该器件包括三个串行通信接口（SCI）模块。SCI 模块支持在 CPU 和其他异步外设之间进行使用标准不归零码
(NRZ) 格式的数字通信。SCI 发送器和接收器是双缓冲的，各自具有独立的使能位和中断位。两者可独立运行或
在全双工模式下同时运行。为了确保数据完整性，SCI 会检查接收到的数据是否存在中断检测、奇偶校验、超限
和成帧错误。比特率可通过16 位波特选择寄存器编程为超过65000 种不同的速度。
每个SCI 模块的特性包括：
• 两个外部引脚：
– SCITXD：SCI 发送-输出引脚
– SCIRXD：SCI 接收-输入引脚
备注
如果不用于SCI，则两个引脚都可以用作GPIO。
– 波特率可编程为64000 种不同速率：
LSPCLK
Baud rate =
when BRR ¹ 0
when BRR = 0
(BRR + 1) * 8
LSPCLK
16
Baud rate =
备注
最大I/O 引脚切换速度请见节7。
• 数据字格式
– 一个开始位
– 数据-字长度可被设定为1 至8 位
– 可选偶/奇/无奇偶校验位
– 一个或者两个停止位
• 四个错误检测标志：奇偶、超载、组帧、和中断检测
• 两种唤醒多处理器模式：空闲线和地址位
• 半双工或全双工操作
• 双缓冲接收和发送功能
• 发送器和接收器操作可通过带有状态标志的中断驱动或轮询算法来完成。
– 发送器：TXRDY 标志（发送器缓冲寄存器已准备好接收另一个字符）和TX EMPTY 标志（发送器移位寄
存器为空）
– 接收器：RXRDY 标志（接收器缓冲寄存器已准备好接收另一个字符）、BRKDT 标志（发生了中断条件）
和RX ERROR 标志（监测四个中断条件）
• 发送器和接收器中断的独立使能位（BRKDT 除外）
• NRZ（不归零码）格式
备注
此模块中的所有寄存器都是连接至外设帧 2 的 8 位寄存器。当一个寄存器被访问时，低字节 (7-0)，和
高字节(15-8) 内的寄存器数据被读作零。对高字节的写入无效。
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增强型特性：
• 自动波特检测硬件逻辑
• 16 级发送/接收FIFO
SCI 端口运行由表8-12，表8-13 和表8-14 中列出的寄存器配置和控制。
表8-12. SCI-A 寄存器
名称(1)
大小(x16)
地址
说明
SCICCRA
0x7050
0x7051
0x7052
0x7053
0x7054
0x7055
0x7056
0x7057
0x7059
0x705A
0x705B
0x705C
0x705F
1
1
1
1
1
1
1
1
1
1
1
1
1
SCI-A 通信控制寄存器
SCI-A 控制寄存器1
SCICTL1A
SCIHBAUDA
SCILBAUDA
SCICTL2A
SCI-A 波特率寄存器，高位
SCI-A 波特率寄存器，低位
SCI-A 控制寄存器2
SCIRXSTA
SCIRXEMUA
SCIRXBUFA
SCITXBUFA
SCIFFTXA(2)
SCIFFRXA(2)
SCIFFCTA(2)
SCIPRIA
SCI-A 接收状态寄存器
SCI-A 接收仿真数据缓冲寄存器
SCI-A 接收数据缓冲寄存器
SCI-A 发送数据缓冲寄存器
SCI-A FIFO 发送寄存器
SCI-A FIFO 接收寄存器
SCI-A FIFO 控制寄存器
SCI-A 优先级控制寄存器
(1) 此表中的寄存器映射到外设帧2 空间。此空间只允许16 位访问。32 位访问会生成未定义的后果。
(2) 这些寄存器是用于FIFO 模式的全新寄存器。
表8-13. SCI-B 寄存器
名称(1)
SCICCRB
大小(x16)
地址
说明
0x7750
0x7751
0x7752
0x7753
0x7754
0x7755
0x7756
0x7757
0x7759
0x775A
0x775B
0x775C
0x775F
1
1
1
1
1
1
1
1
1
1
1
1
1
SCI-B 通信控制寄存器
SCI-B 控制寄存器1
SCICTL1B
SCIHBAUDB
SCILBAUDB
SCICTL2B
SCI-B 波特率寄存器，高位
SCI-B 波特率寄存器，低位
SCI-B 控制寄存器2
SCIRXSTB
SCIRXEMUB
SCIRXBUFB
SCITXBUFB
SCIFFTXB(2)
SCIFFRXB(2)
SCIFFCTB(2)
SCIPRIB
SCI-B 接收状态寄存器
SCI-B 接收仿真数据缓冲寄存器
SCI-B 接收数据缓冲寄存器
SCI-B 发送数据缓冲寄存器
SCI-B FIFO 发送寄存器
SCI-B FIFO 接收寄存器
SCI-B FIFO 控制寄存器
SCI-B 优先级控制寄存器
(1) 此表中的寄存器映射到外设帧2 空间。此空间只允许16 位访问。32 位访问会生成未定义的后果。
(2) 这些寄存器是用于FIFO 模式的全新寄存器。
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表8-14. SCI-C 寄存器
名称(1)
SCICCRC
大小(x16)
地址
说明
0x7770
0x7771
0x7772
0x7773
0x7774
0x7775
0x7776
0x7777
0x7779
0x777A
0x777B
0x777C
0x777F
1
1
1
1
1
1
1
1
1
1
1
1
1
SCI-C 通信控制寄存器
SCI-C 控制寄存器1
SCICTL1C
SCIHBAUDC
SCILBAUDC
SCICTL2C
SCI-B 波特率寄存器，高位
SCI-C 波特率寄存器，低位
SCI-C 控制寄存器2
SCIRXSTC
SCIRXEMUC
SCIRXBUFC
SCITXBUFC
SCIFFTXC(2)
SCIFFRXC(2)
SCIFFCTC(2)
SCIPRC
SCI-C 接收状态寄存器
SCI-C 接收仿真数据缓冲寄存器
SCI-C 接收数据缓冲寄存器
SCI-C 传输数据缓冲寄存器
SPI-C FIFO 发送寄存器
SPI-C FIFO 接收寄存器
SPI-C FIFO 控制寄存器
SPI-C 优先级控制寄存器
(1) 此表中的寄存器映射到外设帧2 空间。此空间只允许16 位访问。32 位访问会生成未定义的后果。
(2) 这些寄存器是用于FIFO 模式的全新寄存器。
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图8-15 显示了SCI 模块方框图。
TXENA
SCICTL1.1
TXSHF
Register
SCITXD
Frame
Format and Mode
8
Parity
Even/Odd
SCICCR.6
TXEMPTY
SCICTL2.6
0
1
8
Enable
TX FIFO_0
TX FIFO_1
TXINT
To CPU
SCICCR.5
TX Interrupt
Logic
TX FIFO Interrupts
8
TX FIFO_N
TXINTENA
SCICTL2.0
TXRDY
8
1
0
TXWAKE
SCICTL2.7
SCICTL1.3
SCI TX Interrupt Select Logic
8
WUT
Transmit Data
Buffer Register
SCITXBUF.7-0
Auto Baud Detect Logic
RXENA
Baud Rate
MSB/LSB
Registers
SCICTL1.0
LSPCLK
RXSHF
Register
SCIRXD
SCIHBAUD.15-8
SCILBAUD.7-0
RXWAKE
8
SCIRXST.1
0
1
8
SCIFFENA
SCIFFTX.14
RX FIFO_0
RX FIFO_1
RXINT
To CPU
8
RX FIFO Interrupts
RX Interrupt
Logic
RX FIFO_N
RXFFOVF
8
1
SCIFFRX.15
0
RXBKINTENA
SCICTL2.1
RXRDY
SCIRXST.6
RXENA
BRKDT
RXERRINTENA
SCICTL1.6
SCICTL1.0
SCIRXST.5
SCI RX Interrupt Select Logic
8
SCIRXST.5-2
BRKDT FE OE PE
RXERROR
Receive Data
Buffer Register
SCIRXBUF.7-0
SCIRXST.7
图8-15. 串行通信接口(SCI) 模块方框图
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8.2.11 串行外设接口(SPI) 模块（SPI-A）
此器件包括四引脚串行外设接口(SPI) 模块。一个SPI 模块(SPI-A) 可用。SPI 是一个高速同步串行 I/O 端口，此
端口允许已经过长度编程（1 至 16 位）的串行位流以可编程的位传输速率移入和移出器件。通常，SPI 用于
MCU 控制器和外部外设或者其他处理器之间的通信。典型应用包含通过移位寄存器、显示驱动器和 ADC 等器件
进行外部I/O 或外设扩展。多器件通信由SPI 的主/从操作支持。
SPI 模块的功能包括：
• 四个外部引脚：
– SPISOMI：SPI 从器件输出/主器件输入引脚
– SPISIMO：SPI 从器件输入/主器件输出引脚
– SPISTE：SPI 从器件发送使能引脚
– SPICLK：SPI 串行时钟引脚
备注
如果SPI 模块未使用，所有四个引脚可用作GPIO。
• 两个运行模式：主模式和从模式
波特率：125 个不同的可编程速率。
LSPCLK
Baud rate =
when SPIBRR = 3 to127
when SPIBRR = 0,1, 2
(SPIBRR + 1)
LSPCLK
4
Baud rate =
备注
最大I/O 引脚切换速度请见节7。
• 数据字长度：1 至16 数据位
• 四种计时方案（由时钟极性和时钟相位的位控制）包含：
– 无相位延迟的下降沿：SPICLK 高电平有效。SPI 在SPICLK 信号的下降沿上发送数据，在SPICLK 信号的
上升沿上接收数据。
– 有相位延迟的下降沿：SPICLK 高电平有效。SPI 在SPICLK 信号下降沿提前半个周期发送数据，在
SPICLK 信号的下降沿上接收数据。
– 无相位延迟的上升沿：SPICLK 低电平无效。SPI 在SPICLK 信号的上升沿上发送数据，在SPICLK 信号的
下降沿上接收数据。
– 有相位延迟的上升沿：SPICLK 低电平无效。SPI 在SPICLK 信号上升沿的半个周期之前发送数据，而在
SPICLK 信号的上升沿上接收数据。
• 同时接收和发送操作（可在软件中禁用发送功能）
• 发送器和接收器操作通过中断驱动或轮询算法完成。
• 9 个SPI 模块控制寄存器：位于始于地址7040h 的控制寄存器帧中。
备注
此模块中的所有寄存器都是连接至外设帧2 的16 位寄存器。当访问寄存器时，寄存器数据位于低字
节(7–0)，高字节(15–8) 读取为零。对高字节的写入无效。
增强型特性：
• 16 级发送/接收FIFO
• 经延迟的发射控制
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通过表8-15 中列出的寄存器来配置和控制SPI 端口操作。
表8-15. SPI-A 寄存器
大小(x 16)
说明(1)
名称
地址
SPICCR
SPICTL
SPISTS
SPIBRR
0x7040
0x7041
0x7042
0x7044
0x7046
0x7047
0x7048
0x7049
0x704A
0x704B
0x704C
0x704F
1
1
1
1
1
1
1
1
1
1
1
1
SPI-A 配置控制寄存器
SPI-A 运行控制寄存器
SPI-A 状态寄存器
SPI-A 波特率寄存器
SPIRXEMU
SPIRXBUF
SPITXBUF
SPIDAT
SPI-A 接收仿真缓冲寄存器
SPI-A 串行输入缓冲寄存器
SPI-A 串行输出缓冲寄存器
SPI-A 串行数据寄存器
SPI-A FIFO 发送寄存器
SPI-A FIFO 接收寄存器
SPI-A FIFO 控制寄存器
SPI-A 优先级控制寄存器
SPIFFTX
SPIFFRX
SPIFFCT
SPIPRI
(1) 此表中的寄存器映射到外设帧2。此空间只允许16 位访问。32 位访问会生成未定义的后果。
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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图8-16 是一个处于受控模式下SPI 的方框图。
SPIFFENA
Overrun
INT ENA
Receiver
Overrun Flag
SPIFFTX.14
RX FIFO registers
SPIRXBUF
SPISTS.7
SPICTL.4
RX FIFO _0
RX FIFO _1
SPIINT/SPIRXINT
RX FIFO Interrupt
−−−−−
RX FIFO _15
RX Interrupt
Logic
16
SPIRXBUF
Buffer Register
SPIFFOVF FLAG
SPIFFRX.15
To CPU
TX FIFO registers
SPITXBUF
TX FIFO _15
TX Interrupt
Logic
TX FIFO Interrupt
−−−−−
TX FIFO _1
SPITXINT
TX FIFO _0
16
SPI INT
ENA
SPI INT FLAG
SPISTS.6
SPITXBUF
Buffer Register
16
SPICTL.0
16
M
S
M
SPIDAT
Data Register
S
SW1
SW2
SPISIMO
SPISOMI
M
S
M
SPIDAT.15 − 0
S
Talk
SPICTL.1
(A)
SPISTE
State Control
Master/Slave
SPICTL.2
SPI Char
SPICCR.3 − 0
S
3
2
1
0
SW3
Clock
Polarity
Clock
Phase
M
S
SPI Bit Rate
LSPCLK
SPICCR.6
SPICTL.3
SPICLK
SPIBRR.6 − 0
M
6
5
4
3
2
1
0
A. SPISTE 被主器件驱动为用于从器件的低电平。
图8-16. SPI 模块方框图（从模式）
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8.2.12 内部集成电路(I2C)
此器件包含一个I2C 串行端口。图8-17 显示了I2C 外设模块如何在器件内连接。
System Control Block
I2CAENCLK
C28x CPU
SYSCLKOUT
SYSRS
Control
Data[16]
Data[16]
SDAA
SCLA
I2C-A
Addr[16]
I2CINT1A
I2CINT2A
GPIO
MUX
PIE
Block
A. 以SYSCLKOUT 速率对I2C 寄存器进行访问。I2C 端口的内部时序和信号波形也为SYSCLKOUT 速率。
B. PCLKCRO 寄存器内的时钟使能位(I2CAENCLK) 关闭到I2C 端口的时钟以实现低功耗运行。复位时，I2CAENCLK 被清除，这表明外设
内部时钟被关闭。
图8-17. I2C 外设模块接口
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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I2C 模块具有以下特性：
• 符合Philips 半导体I2C 总线规格（版本2.1）：
– 支持1 位至8 位格式传输
– 7 位和10 位寻址模式
– 常规调用
– START 字节模式
– 支持多个主发送器和从接收器
– 支持多个从发送器和主接收器
– 组合主器件发送/接收和接收/发送模式
– 数据传输速率从10kbps 到高达400kbps（I2C 快速模式速率）
• 一个16 字接收FIFO 和一个16 字发送FIFO
• 可由CPU 使用的一个中断。该中断可因下列条件中之一而生成：
– 发送数据准备就绪
– 接收数据准备就绪
– 寄存器访问准备就绪
– 接收到无应答
– 仲裁丢失
– 检测到停止条件
– 被寻址为从器件
• 在FIFO 模式下，CPU 可以使用附加中断
• 模块启用和模块禁用功能
• 自由数据格式模式
表8-16 中的寄存器配置并且控制I2C 端口操作。
表8-16. I2C-A 寄存器
名称
地址
说明
I2COAR
I2CIER
0x7900
I2C 自身地址寄存器
I2C 中断使能寄存器
I2C 状态寄存器
0x7901
0x7902
0x7903
0x7904
0x7905
0x7906
0x7907
0x7908
0x7909
0x790A
0x790C
0x7920
0x7921
-
I2CSTR
I2CCLKL
I2CCLKH
I2CCNT
I2CDRR
I2CSAR
I2CDXR
I2CMDR
I2CISRC
I2CPSC
I2CFFTX
I2CFFRX
I2CRSR
I2CXSR
I2C 时钟低电平时间分频器寄存器
I2C 时钟高电平时间分频器寄存器
I2C 数据计数寄存器
I2C 数据接收寄存器
I2C 从器件地址寄存器
I2C 数据发送寄存器
I2C 模式寄存器
I2C 中断源寄存器
I2C 预分频器寄存器
I2C FIFO 发送寄存器
I2C FIFO 接收寄存器
I2C 接收移位寄存器（不可访问CPU）
I2C 发送移位寄存器（不可访问CPU）
–
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8.2.13 GPIO MUX
在 2833x/2823x 器件上，除了提供独立的引脚 Bit-banging I/O 功能外，GPIO MUX 还可以将最多 3 个独立的外
设信号多路复用到单个 GPIP 引脚上。每个引脚的 GPIO MUX 方框图显示在图 8-18 中。由于 I2C 引脚的开漏功
能，这些引脚的 GPIO MUX 方框图是不同的。有关详细信息，请参阅 TMS320x2833x、MS320x2823x 实时微控
制器技术参考手册中的“系统控制和中断”一章。
备注
从写入GPxMUXn 和GPxQSELn 寄存器发生到动作有效有两个SYSCLKOUT 周期延迟。
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GPIOXINT1SEL
GPIOXINT2SEL
GPIOXINT3SEL
GPIOLMPSEL
GPIOXINT7SEL
GPIOXNMISEL
LPMCR0
Low-Power
Modes Block
External Interrupt
MUX
PIE
GPxDAT (read)
Asynchronous
path
GPxQSEL1/2
GPxCTRL
GPxPUD
00
01
N/C
Peripheral 1 Input
Input
Qualification
Internal
Pullup
Peripheral 2 Input
Peripheral 3 Input
10
11
Asynchronous path
GPxTOGGLE
GPxCLEAR
GPxSET
GPIOx pin
00
01
10
11
GPxDAT (latch)
Peripheral 1 Output
Peripheral 2 Output
Peripheral 3 Output
High-Impedance
Output Control
00
01
GPxDIR (latch)
Peripheral 1 Output Enable
0 = Input, 1 = Output
XRS
Peripheral 2 Output Enable
Peripheral 3 Output Enable
10
11
= Default at Reset
GPxMUX1/2
A. x 代表端口，A 或B。例如，GPxDIR 是指GPADIR 或者GPBDIR 寄存器，至于是哪一个寄存器，则取决于所选择的特定GPIO 引脚。
B. 在相同的存储器位置访问GPxDAT 锁存/读取。
C. 这是一个通用GPIO 多路复用器方框图。并非所有选项都可用于所有GPIO 引脚。有关引脚特定的变化，请参阅TMS320x2833x、
TMS320x2823x 实时微控制器技术参考手册中的“系统控制和中断”一章。
图8-18. GPIO MUX 方框图
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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器件支持 88 个 GPIO 引脚。GPIO 控制和数据寄存器会映射到外设帧 1，以便在寄存器上实现 32 位运行（连同
16 位运行）。表8-17 显示了GPIO 寄存器映射。
表8-17. GPIO 寄存器
大小(x16)
名称
地址
说明
GPIO 控制寄存器（受EALLOW 保护）
GPACTRL
0x6F80
0x6F82
2
2
2
2
2
2
2
2
2
2
2
2
2
2
2
8
2
2
2
2
18
GPIO A 控制寄存器（GPIO0 至31）
GPAQSEL1
GPAQSEL2
GPAMUX1
GPAMUX2
GPADIR
GPIO A 限定器选择1 寄存器（GPIO0 至15）
GPIO A 限定器选择2 寄存器（GPIO16 至31）
GPIO A 多路复用器1 寄存器（GPIO0 至15）
GPIO A 多路复用器2 寄存器（GPIO16 至31）
GPIO A 方向寄存器（GPIO0 至31）
0x6F84
0x6F86
0x6F88
0x6F8A
GPAPUD
0x6F8C
GPIO A 上拉禁用寄存器（GPIO0 至31）
0x6F8E-0x6F8F
0x6F90
保留
GPBCTRL
GPIO B 控制寄存器（GPIO32 至63）
GPBQSEL1
GPBQSEL2
GPBMUX1
GPBMUX2
GPBDIR
0x6F92
GPIO B 限定器选择1 寄存器（GPIO32 至47）
GPIOB 限定符选择2 寄存器（GPIO48 至63）
GPIO B MUX 1 寄存器（GPIO32 至47）
GPIO B MUX 2 寄存器（GPIO48 至63）
GPIO B 方向寄存器（GPIO32 至63）
0x6F94
0x6F96
0x6F98
0x6F9A
GPBPUD
0x6F9C
GPIO B 上拉禁用寄存器（GPIO32 至63）
0x6F9E-0x6FA5
0x6FA6
保留
GPCMUX1
GPIO C MUX1 寄存器（GPIO64 至79）
GPIO C MUX2 寄存器（GPIO80 至87）
GPIO C 方向寄存器(GPIO64 至GPIO 87)
GPIO C 上拉禁用寄存器（GPIO64 至87）
GPCMUX2
GPCDIR
GPCPUD
保留
0x6FA8
0x6FAA
0x6FAC
0x6FAE–0x6FBF
GPIO 数据寄存器（不受EALLOW 保护）
GPADAT
0x6FC0
0x6FC2
2
2
2
2
2
2
2
2
2
2
2
2
8
GPIO A 数据寄存器（GPIO0 至31）
GPASET
GPIO A 数据集寄存器（GPIO0 至31）
GPIO A 数据清除寄存器（GPIO0 至31）
GPIO A 数据切换寄存器（GPIO0 至31）
GPIO B 数据寄存器（GPIO32 至63）
GPIO B 数据设定寄存器（GPIO32 至63）
GPIO B 数据清除寄存器（GPIO32 至63）
GPIO B 数据切换寄存器（GPIO32 至63）
GPIO C 数据寄存器（GPIO64 至87）
GPIO C 数据设定寄存器（GPIO64 至87）
GPIO C 数据清除寄存器（GPIO64 至87）
GPIO C 数据切换寄存器（GPIO64 至87）
GPACLEAR
GPATOGGLE
GPBDAT
0x6FC4
0x6FC6
0x6FC8
GPBSET
0x6FCA
GPBCLEAR
GPBTOGGLE
GPCDAT
0x6FCC
0x6FCE
0x6FD0
GPCSET
0x6FD2
GPCCLEAR
GPCTOGGLE
保留
0x6FD4
0x6FD6
0x6FD8-0x6FDF
GPIO 中断和低功耗模式选择寄存器（受EALLOW 保护）
GPIOXINT1SEL
GPIOXINT2SEL
GPIOXNMISEL
GPIOXINT3SEL
0x6FE0
0x6FE1
0x6FE2
0x6FE3
1
1
1
1
XINT1 GPIO 输入选择寄存器（GPIO0 至31）
XINT2 GPIO 输入选择寄存器（GPIO0 至31）
XNMI GPIO 输入选择寄存器（GPIO0 至31）
XINT3 GPIO 输入选择寄存器（GPIO32 至63）
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表8-17. GPIO 寄存器(continued)
大小(x16)
名称
地址
0x6FE4
说明
GPIOXINT4SEL
GPIOXINT5SEL
GPIOXINT6SEL
GPIOINT7SEL
GPIOLPMSEL
保留
1
1
XINT4 GPIO 输入选择寄存器（GPIO32 至63）
XINT5 GPIO 输入选择寄存器（GPIO32 至63）
XINT6 GPIO 输入选择寄存器（GPIO32 至63）
XINT7 GPIO 输入选择寄存器（GPIO32 至63）
LPM GPIO 选择寄存器（GPIO0 至31）
0x6FE5
0x6FE6
1
0x6FE7
1
0x6FE8
2
0x6FEA-0x6FFF
22
表8-18. GPIO 复用器外设选择矩阵
寄存器位
外设选择
GPADIR
GPADAT
GPASET
GPACLR
GPAMUX1
GPAQSEL1
GPIOx
GPAMUX1 = 0,0
PER1
GPAMUX1 = 0, 1
PER2
GPAMUX1 = 1, 0
PER3
GPAMUX1 = 1, 1
GPATOGGLE
0
1
1, 0
GPIO0 (I/O)
GPIO1 (I/O)
GPIO2 (I/O)
GPIO3 (I/O)
GPIO4 (I/O)
GPIO5 (I/O)
GPIO6 (I/O)
GPIO7 (I/O)
GPIO8 (I/O)
GPIO9 (I/O)
GPIO10 (I/O)
GPIO11 (I/O)
GPIO12 (I/O)
GPIO13 (I/O)
GPIO14 (I/O)
GPIO15 (I/O)
EPWM1A (O)
EPWM1B (O)
EPWM2A (O)
EPWM2B (O)
EPWM3A (O)
EPWM3B (O)
EPWM4A (O)
EPWM4B (O)
EPWM5A (O)
EPWM5B (O)
EPWM6A (O)
EPWM6B (O)
TZ1(I)
保留
保留
3, 2
ECAP6 (I/O)
MFSRB (I/O)
2
5, 4
保留
保留
3
7, 6
ECAP5 (I/O)
MCLKRB (I/O)
QUALPRD0
4
9, 8
保留
保留
5
11, 10
13, 12
15, 14
17, 16
19, 18
21, 20
23, 22
25, 24
27, 26
29, 28
31, 30
MFSRA (I/O)
EPWMSYNCI (I)
MCLKRA (I/O)
CANTXB (O)
SCITXDB (O)
CANRXB (I)
SCIRXDB (I)
CANTXB (O)
CANRXB (I)
SCITXDB (O)
SCIRXDB (I)
ECAP1 (I/O)
EPWMSYNCO (O)
ECAP2 (I/O)
ADCSOCAO(O)
ECAP3 (I/O)
ADCSOCBO(O)
ECAP4 (I/O)
MDXB (O)
6
7
8
9
10
11
12
13
14
15
QUALPRD1
TZ2(I)
MDRB (I)
TZ3 (I)/ XHOLD (I)
TZ4 (I)/ XHOLDA (O)
MCLKXB (I/O)
MFSXB (I/O)
GPAMUX2
GPAQSEL2
GPAMUX2 = 0, 0
GPAMUX2 = 0, 1
GPAMUX2 = 1, 0
GPAMUX2 = 1, 1
16
17
18
19
20
21
22
23
1, 0
3, 2
GPIO16 (I/O)
GPIO17 (I/O)
GPIO18 (I/O)
GPIO19 (I/O)
GPIO20 (I/O)
GPIO21 (I/O)
GPIO22 (I/O)
GPIO23 (I/O)
SPISIMOA (I/O)
SPISOMIA (I/O)
SPICLKA (I/O)
SPISTEA(I/O)
EQEP1A (I)
CANTXB (O)
CANRXB (I)
SCITXDB (O)
SCIRXDB (I)
MDXA (O)
TZ5(I)
TZ6(I)
5, 4
CANRXA (I)
CANTXA (O)
CANTXB (O)
CANRXB (I)
SCITXDB (O)
SCIRXDB (I)
7, 6
QUALPRD2
9, 8
11, 10
13, 12
15, 14
EQEP1B (I)
MDRA (I)
EQEP1S (I/O)
EQEP1I (I/O)
MCLKXA (I/O)
MFSXA (I/O)
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表8-18. GPIO 复用器外设选择矩阵(continued)
外设选择
寄存器位
GPADIR
GPADAT
GPASET
GPACLR
GPAMUX1
GPAQSEL1
GPIOx
GPAMUX1 = 0,0
PER1
GPAMUX1 = 0, 1
PER2
GPAMUX1 = 1, 0
PER3
GPAMUX1 = 1, 1
GPATOGGLE
24
25
26
27
28
29
30
31
17, 16
19, 18
21, 20
23, 22
25, 24
27, 26
29, 28
31, 30
GPIO24 (I/O)
GPIO25 (I/O)
GPIO26 (I/O)
GPIO27 (I/O)
GPIO28 (I/O)
GPIO29 (I/O)
GPIO30 (I/O)
GPIO31 (I/O)
ECAP1 (I/O)
ECAP2 (I/O)
ECAP3 (I/O)
ECAP4 (I/O)
SCIRXDA (I)
SCITXDA (O)
CANRXA (I)
CANTXA (O)
EQEP2A (I)
EQEP2B (I)
MDXB (O)
MDRB (I)
EQEP2I (I/O)
EQEP2S (I/O)
MCLKXB (I/O)
MFSXB (I/O)
QUALPRD3
XZCS6(O)
XA19(O)
XA18(O)
XA17(O)
表8-19. GPIO-B 复用器外设选择矩阵
寄存器位
外设选择
GPBDIR
GPBDAT
GPBSET
GPBCLR
GPBMUX1
GPBQSEL1
GPIOx
GPBMUX1 = 0, 0
PER1
GPBMUX1 = 0, 1
PER2
GPBMUX1 = 1, 0
PER3
GPBMUX1 = 1, 1
GPBTOGGLE
0
1
1, 0
GPIO32(I/O)
GPIO33(I/O)
GPIO34 (I/O)
GPIO35(I/O)
GPIO36(I/O)
GPIO37(I/O)
GPIO38(I/O)
GPIO39(I/O)
GPIO40(I/O)
GPIO41 (I/O)
GPIO42(I/O)
GPIO43(I/O)
GPIO44(I/O)
GPIO45 (I/O)
GPIO46(I/O)
GPIO47(I/O)
SDAA (I/OC)(1)
SCLA (I/OC)(1)
ECAP1 (I/O)
SCITXDA (O)
SCIRXDA (I)
ECAP2 (I/O)
EPWMSYNCI (I)
ADCSOCAO (O)
ADCSOCBO (O)
3, 2
EPWMSYNCO (O)
2
5, 4
XREADY (I)
3
7, 6
XR/ W (O)
XZCS0(O)
XZCS7 (O)
XWE0(O)
XA16(O)
XA0/ XWE1 (O)
XA1(O)
QUALPRD0
4
9, 8
5
11, 10
13, 12
15, 14
17, 16
19, 18
21, 20
23, 22
25, 24
27, 26
29, 28
31, 30
6
7
8
9
10
11
12
13
14
15
XA2(O)
保留
XA3(O)
QUALPRD1
XA4(O)
XA5(O)
XA6(O)
XA7(O)
GPBMUX2
GPBQSEL2
GPBMUX2 = 0, 0
GPBMUX2 = 0, 1
GPBMUX2 = 1, 0
GPBMUX2 = 1, 1
16
17
18
19
20
21
22
23
1, 0
3, 2
GPIO48 (I/O)
GPIO49 (I/O)
GPIO50 (I/O)
GPIO51 (I/O)
GPIO52 (I/O)
GPIO53 (I/O)
GPIO54 (I/O)
GPIO55 (I/O)
ECAP5 (I/O)
ECAP6 (I/O)
EQEP1A (I)
XD31(I/O)
XD30 (I/O)
XD29 (I/O)
XD28 (I/O)
XD27 (I/O)
XD26 (I/O)
XD25 (I/O)
XD24 (I/O)
5, 4
7, 6
EQEP1B (I)
QUALPRD2
9, 8
EQEP1S (I/O)
EQEP1I (I/O)
SPISIMOA (I/O)
SPISOMIA (I/O)
11, 10
13, 12
15, 14
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表8-19. GPIO-B 复用器外设选择矩阵(continued)
外设选择
寄存器位
GPBDIR
GPBDAT
GPBSET
GPBCLR
GPBMUX1
GPBQSEL1
GPIOx
GPBMUX1 = 0, 0
PER1
GPBMUX1 = 0, 1
PER2
GPBMUX1 = 1, 0
PER3
GPBMUX1 = 1, 1
GPBTOGGLE
24
25
26
27
28
29
30
31
17, 16
19, 18
21, 20
23, 22
25, 24
27, 26
29, 28
31, 30
GPIO56 (I/O)
GPIO57 (I/O)
GPIO58 (I/O)
GPIO59 (I/O)
GPIO60(I/O)
GPIO61 (I/O)
GPIO62 (I/O)
GPIO63 (I/O)
SPICLKA (I/O)
SPISTEA(I/O)
MCLKRA (I/O)
MFSRA (I/O)
MCLKRB (I/O)
MFSRB (I/O)
SCIRXDC (I)
SCITXDC (O)
XD23 (I/O)
XD22(I/O)
XD21 (I/O)
XD20 (I/O)
XD19(I/O)
XD18 (I/O)
XD17 (I/O)
XD16 (I/O)
QUALPRD3
(1) 开漏
表8-20. GPIO-C 复用器外设选择矩阵
寄存器位
外设选择
GPCDIR
GPCDAT
GPCSET
GPCCLR
GPIOx 或PER1
GPCMUX1 = 0, 0 或0, 1
PER2 或PER3
GPCMUX1 = 1, 0 或1, 1
GPCMUX1
GPCTOGGLE
0
1
2
3
4
5
6
7
8
9
1, 0
GPIO64 (I/O)
GPIO65 (I/O)
GPIO66 (I/O)
GPIO67 (I/O)
GPIO68 (I/O)
GPIO69 (I/O)
GPIO70 (I/O)
GPIO71 (I/O)
GPIO72 (I/O)
GPIO73 (I/O)
GPIO74 (I/O)
GPIO75 (I/O)
GPIO76 (I/O)
GPIO77 (I/O)
GPIO78 (I/O)
GPIO79 (I/O)
GPCMUX2 = 0, 0 或0, 1
GPIO80 (I/O)
GPIO81 (I/O)
GPIO82 (I/O)
GPIO83 (I/O)
GPIO84 (I/O)
GPIO85 (I/O)
GPIO86 (I/O)
GPIO87 (I/O)
XD15 (I/O)
XD14 (I/O)
XD13 (I/O)
XD12 (I/O)
XD11 (I/O)
XD10 (I/O)
XD9 (I/O)
3, 2
5, 4
7, 6
在其中
9, 8
11, 10
13, 12
15, 14
17, 16
19, 18
21, 20
23, 22
25, 24
27, 26
29, 28
31, 30
XD8 (I/O)
XD7 (I/O)
XD6 (I/O)
10
11
12
13
14
15
XD5 (I/O)
XD4 (I/O)
在其中
XD3 (I/O)
XD2 (I/O)
XD1 (I/O)
XD0 (I/O)
GPCMUX2
1, 0
GPCMUX2 = 1, 0 或1, 1
XA8 (O)
16
17
18
19
20
21
22
23
3, 2
XA9 (O)
5, 4
XA10 (O)
7, 6
XA11(O)
在其中
9, 8
XA12 (O)
11, 10
13, 12
15, 14
XA13 (O)
XA14 (O)
XA15 (O)
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通过GPxQSEL1/2 寄存器，用户可从四个选项中为每一个GPIO 引脚选择输入限定的类型：
• 仅同步到SYSCLKOUT (GPxQSEL1/2 = 0, 0)；这是复位时所有GPIO 引脚的默认模式，它只会将输入信号同
步至系统时钟(SYSCLKOUT)。
• 使用采样窗口的限定（GPxQSEL1/2 = 0, 1 和1, 0）：在此模式下，输入信号会在同步到系统时钟
(SYSCLKOUT) 后，通过指定数量的周期进行限定，然后才允许输入发生变化。
Time Between Samples
GPyCTRL Reg
Input Signal
Qualified by
3 or 6 Samples
Qualification
GPIOx
SYNC
GPxQSEL
SYSCLKOUT
Number of Samples
图8-19. 使用采样窗口的限定：
• 采样周期由GPxCTRL 寄存器内的QUALPRD 位指定并且可在一组8 个信号中进行配置。它为采样输入信号
指定了多个SYSCLKOUT 周期。采样窗口为3 个样本或6 个样本宽，只有当所有样本如图8-19（6 样本模
式）所示全部相同（全为0 或全为1）时，输出才会发生变化。
• 不同步(GPxQSEL1/2 = 1,1)：此模式在无需同步的情况下用于外设（在外设内执行同步）。
器件上需要多级多路复用，因此在某些情况下，可以将外设输入信号映射到多个 GPIO 引脚。此外，当一个输入
信号未被选择时，此输入信号将缺省为一个0 或者1 状态，依外设而定。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
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8.2.14 外部接口(XINTF)
本部分简要概述了在2833x/2823x 器件上实现的外部接口(XINTF)。
XINTF 是一个非多路复用的异步总线，它类似于2812 XINTF。XINTF 会映射到图8-20 中所示的三个固定区域。
Data Space
Prog Space
0x0000-0000
XD[31:0]
XA[19:0]
XZCS0
0x0000-4000
0x0000-5000
XINTF Zone 0
(8K x 16)
0x0010-0000
0x0020-0000
0x0030-0000
XINTF Zone 6
(1M x 16)
XZCS6
XINTF Zone 7
(1M x 16)
XZCS7
XA0/XWE1
XWE0
XRD
XR/W
XREADY
XHOLD
XHOLDA
XCLKOUT
A. 每个区域可被设定为具有不同的等待状态、建立和保持时序，并且当执行到一个特定区域的访问时，由区域芯片选择切换支持。这些特性
可实现到很多外部存储器和外设的无缝连接。
B. 1-5 区被保留用于将来的扩展。
C. 区域0，6，和7 一直被启用。
图8-20. 外部接口方框图
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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图8-21 和图8-22 显示了典型16 位和32 位数据总线XINTF 连接，说明了XA0 和XWE1 的信号功能是如何根据
具体的配置而变化的。表8-21 定义了XINTF 配置和控制寄存器。
XINTF
External
wait-state
generator
XREADY
16-bits
XCLKOUT
XZCS0, XZCS6, XZCS7
XA(19:1)
CS
A(19:1)
A(0)
XA0/XWE1
XRD
OE
WE
XWE0
D(15:0)
XD(15:0)
图8-21. 典型的16 位数据总线XINTF 连接
XINTF
External
wait-state
generator
XREADY
Low 16-bits
XCLKOUT
CS
A(18:0)
OE
XA(19:1)
XRD
WE
XWE0
D(15:0)
XD(15:0)
High 16-bits
A(18:0)
XZCS0, XZCS6, XZCS7
CS
OE
WE
XA0/XWE1
(select XWE1)
D(31:16)
XD(31:16)
图8-22. 典型的32 位数据总线XINTF 连接
表8-21. XINTF 配置和控制寄存器映射
大小(x16)
名称
地址
说明
XTIMING0
XTIMING6(1)
XTIMING7
XINTCNF2(2)
XBANK
2
2
2
2
1
1
1
0x00−0B20
0x00−0B2C
0x00−0B2E
0x00−0B34
0x00−0B38
0x00−0B3A
0x00−0B3D
XINTF 定时寄存器，区域0
XINTF 定时寄存器，区域6
XINTF 定时寄存器，区域7
XINTF 配置寄存器
XINTF 组控制寄存器
XINTF 修订版本寄存器
XINTF 复位寄存器
XREVISION
XRESET
(1) XTIMING1-XTIMING5 为将来的扩展所保留，目前没有使用。
(2) XINTCNF1 被保留，目前没有使用。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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8.3 内存映射
在图8-23 到图8-25 中，以下规则适用：
• 内存块不可扩展。
• 外设帧0，外设帧1，外设帧2，和外设帧3 内存映射只限于数据内存。一个用户程序不能访问这些处于程序
空间内的内存映射。
• 受保护意味着“写后读操作”的顺序被保存，而不是保存流水线顺序。更多详细信息，请参阅
TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册中的“系统控制和中断”一章。
• 特定内存区域受EALLOW 保护以防止配置之后的假写入。
• 位置0x380080-0x38008F 包含ADC 校准程序。它不由用户编程。
• 如果eCAN 模块未在应用中使用，提供的RAM（LAM、MOTS、MOTO 和邮箱RAM）可用作通用RAM。为
实现这一功能，CAN 模块时钟应被启用。
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Block
On-Chip Memory
Start Address
External Memory XINTF
Data Space
Prog Space
Data Space
Prog Space
0x00 0000
M0 Vector - RAM (32 x 32)
(Enabled if VMAP = 0)
0x00 0040
0x00 0400
0x00 0800
M0 SARAM (1K x 16)
M1 SARAM (1K x 16)
Peripheral Frame 0
Reserved
0x00 0D00
PIE Vector - RAM
(256 x 16)
(Enabled if
VMAP = 1,
ENPIE = 1)
Reserved
0x00 0E00
0x00 2000
Peripheral Frame 0
0x00 4000
0x00 5000
XINTF Zone 0 (4K x 16, XZCS0)
(Protected) DMA-Accessible
Reserved
0x00 5000
0x00 6000
0x00 7000
Peripheral Frame 3
(Protected) DMA-Accessible
Peripheral Frame 1
(Protected)
Reserved
Peripheral Frame 2
(Protected)
0x00 8000
L0 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L1 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L2 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L3 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L4 SARAM (4K x 16, DMA-Accessible)
0x00 9000
0x00 A000
0x00 B000
0x00 C000
Reserved
0x00 D000
0x00 E000
0x00 F000
0x01 0000
L5 SARAM (4K x 16, DMA-Accessible)
L6 SARAM (4K x 16, DMA-Accessible)
L7 SARAM (4K x 16, DMA-Accessible)
0x10 0000
0x20 0000
0x30 0000
XINTF Zone 6 (1M x 16, XZCS6) (DMA-Accessible)
XINTF Zone 7 (1M x 16, XZCS7) (DMA-Accessible)
Reserved
0x30 0000
0x33 FFF8
FLASH (256K x 16, Secure Zone)
128-bit Password
Reserved
0x34 0000
0x38 0080
ADC Calibration Data and PARTID (Secure Zone)
0x38 0091
Reserved
0x38 0400
0x38 0800
User OTP (1K x 16, Secure Zone)
Reserved
0x3F 8000
L0 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L1 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L2 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L3 SARAM (4K x 16, Secure Zone, Dual-Mapped)
0x3F 9000
0x3F A000
0x3F B000
0x3F C000
Reserved
Reserved
0x3F E000
0x3F FFC0
Boot ROM (8K x 16)
BROM Vector - ROM (32 x 32)
(Enabled if VMAP = 1, ENPIE = 0)
LEGEND:
Only one of these vector maps-M0 vector, PIE vector, BROM vector- should be enabled at a time.
图8-23. F28335、F28333、F28235 内存映射
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Block
Start Address
On-Chip Memory
External Memory XINTF
Data Space
Prog Space
Data Space
Prog Space
0x00 0000
M0 Vector - RAM (32 x 32)
(Enabled if VMAP = 0)
0x00 0040
0x00 0400
0x00 0800
M0 SARAM (1K x 16)
M1 SARAM (1K x 16)
Peripheral Frame 0
Reserved
0x00 0D00
PIE Vector - RAM
(256 x 16)
Reserved
(Enabled if
VMAP = 1,
ENPIE = 1)
0x00 0E00
0x00 2000
Peripheral Frame 0
0x00 4000
0x00 5000
Reserved
XINTF Zone 0 (4K x 16, XZCS0)
(Protected) DMA-Accessible
0x00 5000
Peripheral Frame 3
(Protected)
DMA-Accessible
0x00 6000
0x00 7000
Peripheral Frame 1
(Protected)
Reserved
Peripheral Frame 2
(Protected)
0x00 8000
L0 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L1 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L2 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L3 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L4 SARAM (4K x 16, DMA-Accessible)
0x00 9000
0x00 A000
0x00 B000
Reserved
0x00 C000
0x00 D000
0x00 E000
0x00 F000
0x01 0000
L5 SARAM (4K x 16, DMA-Accessible)
L6 SARAM (4K x 16, DMA-Accessible)
L7 SARAM (4K x 16, DMA-Accessible)
0x10 0000
0x20 0000
0x30 0000
XINTF Zone 6 (1M x 16, XZCS6) (DMA-Accessible)
XINTF Zone 7 (1M x 16, XZCS7) (DMA-Accessible)
Reserved
0x32 0000
0x33 FFF8
FLASH (128K x 16, Secure Zone)
128-bit Password
0x34 0000
0x38 0080
Reserved
ADC Calibration Data and PARTID (Secure Zone)
0x38 0091
0x38 0400
Reserved
User OTP (1K x 16, Secure Zone)
Reserved
0x38 0800
0x3F 8000
0x3F 9000
0x3F A000
L0 SARAM (4K x 16, Secure Zone, Dual-Mapped)
Reserved
L1 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L2 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L3 SARAM (4K x 16, Secure Zone, Dual-Mapped)
0x3F B000
0x3F C000
0x3F E000
Reserved
Boot ROM (8K x 16)
0x3F FFC0
BROM Vector - ROM (32 x 32)
(Enabled if VMAP = 1, ENPIE = 0)
LEGEND:
Only one of these vector maps-M0 vector, PIE vector, BROM vector-should be enabled at a time.
图8-24. F28334，F28234 内存映射
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Block
On-Chip Memory
Start Address
External Memory XINTF
Data Space
Prog Space
Data Space
Prog Space
0x00 0000
0x00 0040
M0 Vector - RAM (32 x 32)
(Enabled if VMAP = 0)
M0 SARAM (1K x 16)
M1 SARAM (1K x 16)
0x00 0400
0x00 0800
Peripheral Frame 0
Reserved
0x00 0D00
PIE Vector - RAM
(256 x 16)
(Enabled if
VMAP = 1,
ENPIE = 1)
Reserved
0x00 0E00
0x00 2000
Peripheral Frame 0
0x00 4000
0x00 5000
XINTF Zone 0 (4K x 16, XZCS0)
(Protected) DMA-Accessible
Reserved
0x00 5000
0x00 6000
0x00 7000
Peripheral Frame 3
(Protected) DMA-Accessible
Peripheral Frame 1
(Protected)
Reserved
Peripheral Frame 2
(Protected)
0x00 8000
L0 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L1 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L2 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L3 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L4 SARAM (4K x 16, DMA-Accessible)
Reserved
0x00 9000
0x00 A000
0x00 B000
0x00 C000
0x00 D000
0x00 E000
L5 SARAM (4K x 16, DMA-Accessible)
0x10 0000
0x20 0000
0x30 0000
XINTF Zone 6 (1M x 16, XZCS6) (DMA-Accessible)
XINTF Zone 7 (1M x 16, XZCS7) (DMA-Accessible)
Reserved
0x33 0000
0x33 FFF8
FLASH (64K x 16, Secure Zone)
128-bit Password
0x34 0000
0x38 0080
Reserved
ADC Calibration Data and PARTID (Secure Zone)
Reserved
0x38 0091
0x38 0400
User OTP (1K x 16, Secure Zone)
Reserved
0x38 0800
0x3F 8000
0x3F 9000
0x3F A000
L0 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L1 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L2 SARAM (4K x 16, Secure Zone, Dual-Mapped)
L3 SARAM (4K x 16, Secure Zone, Dual-Mapped)
Reserved
0x3F B000
0x3F C000
Reserved
0x3F E000
0x3F FFC0
Boot ROM (8K x 16)
BROM Vector - ROM (32 x 32)
(Enabled if VMAP = 1, ENPIE = 0)
LEGEND:
Only one of these vector maps-M0 vector, PIE vector, BROM vector-should be enabled at a time.
图8-25. F28332，F28232 内存映射
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TMS320F28332, TMS320F28235, TMS320F28235-Q1
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表8-22. F28335、F28333、F28235 中的闪存扇区地址
地址范围
程序和数据空间
扇区H (32K x 16)
扇区G (32K x 16)
扇区F (32K x 16)
扇区E (32K x 16)
扇区D (32K x 16)
扇区C (32K x 16)
扇区B (32K x 16)
扇区A (32K x 16)
0x30 0000-0x30 7FFF
0x30 8000-0x30 FFFF
0x31 0000-0x31 7FFF
0x31 8000-0x31 FFFF
0x32 0000-0x32 7FFF
0x32 8000-0x32 FFFF
0x33 0000-0x33 7FFF
0x33 8000-0x33 FF7F
当使用代码安全模块时，
编程至0x0000
0x33 FF80-0x33 FFF5
0x33 FFF6-0x33 FFF7
0x33 FFF8-0x33 FFFF
引导至闪存入口点
（在此处编程分支指令）
安全密码
（128 位）（不要编程为全零）
表8-23. F28334，F28234 中闪存扇区的地址
程序和数据空间
扇区H (16K x 16)
扇区G (16K x 16)
扇区F (16K x 16)
扇区E (16K x 16)
扇区D (16K x 16)
扇区C (16K x 16)
扇区B (16K x 16)
扇区A (16K x 16)
地址范围
0x32 0000-0x32 3FFF
0x32 4000-0x32 7FFF
0x32 8000-0x32 BFFF
0x32 C000-0x32 FFFF
0x33 0000-0x33 3FFF
0x33 4000-0x33 7FFFF
0x33 8000-0x33 BFFF
0x33 C000-0x33 FF7F
当使用
代码安全模块时，编程至0x0000
0x33 FF80-0x33 FFF5
0x33 FFF6-0x33 FFF7
0x33 FFF8-0x33 FFFF
引导至闪存入口点
（在此处编程分支指令）
安全密码（128 位）
（不要编程为全零）
表8-24. F28332，F28232 中闪存扇区的地址
程序和数据空间
地址范围
0x33 0000-0x33 3FFF
扇区D (16K x 16)
0x33 4000-0x33 7FFFF
0x33 8000-0x33 BFFF
0x33 C000-0x33 FF7F
0x33 FF80-0x33 FFF5
0x33 FFF6-0x33 FFF7
0x33 FFF8-0x33 FFFF
扇区C (16K x 16)
扇区B (16K x 16)
扇区A (16K x 16)
当使用代码安全模块时，编程至0x0000
引导至闪存入口点（在此处编程分支指令）
安全密码（128 位）（不要编程为全零）
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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备注
• 对代码安全密码进行编程时，0x33FF80 至0x33FFF5 之间的所有地址均无法用作程序代码或数
据。这些位置必须编程为0x0000。
• 如果未使用代码安全特性，地址0x33FF80 至0x33FFEF 可用于代码或数据。地址0x33FFF0 至
0x33FFF5 为数据保留，不应包含程序代码。
表8-25 显示如何处理这些内存地址。
表8-25. 处理安全代码位置
闪存
地址
代码安全启用
代码安全禁用
0x33FF80–0x33FFEF
0x33FFF0–0x33FFF5
应用代码和数据
只为数据保留。
用0x0000 填充
外设帧 1，外设帧 2，以及外设帧 3 被编成一组以使这些块成为受保护的写入/读取外设块。受保护模式确保所有
到这些块的访问如文档中所描述的一样。由于 C28x 管线，在对不同内存位置读取之前的写入操作将出现在 CPU
内存总线上相反的顺序。这会导致特定外设应用中的问题，在此类应用中，用户认为写入会首先发生（如文档所
描述的那样）。C28x CPU 支持一个块保护模式，在这个模式中，可对一个内存区域进行保护，以确保操作按照
本文档所描述的那样发生（代价增加了额外周期以校正运行）可对这个模式进行编程，并且，缺省情况下，它将
保护所选的区域。
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TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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以下等待状态表中列出了内存映射区域内不同空间的等待状态。
表8-26. 等待状态
等待状态
(DMA)(1)
等待状态
(CPU)
区域
注释
M0 和M1 SARAM
外设帧0
0 - 等待
固定
0 - 等待（写入）
1 - 等待（读取）
0 - 等待（写入）
2 - 等待（读取）
0 - 等待（写入）
2 - 等待（读取）
0 - 等待（读取）
无权限（写入）
0 - 等待（写入）
1 - 等待（读取）
无访问
外设帧3
外设帧1
假设CPU 和DMA 之间没有冲突。
周期可由已生成的外设扩展。
向外设帧1 寄存器连续（背靠背）写入将经历一个1 周期管道
命中（1 周期延迟）
外设帧2
0 - 等待（写入）
2 - 等待（读取）
0 - 等待
无访问
无访问
固定周期不可由外设扩展。
L0 SARAM
L1 SARAM
L2 SARAM
L3 SARAM
L4 SARAM
L5 SARAM
L6 SARAM
L7 SARAM
XINTF
假定没有CPU 冲突
0 - 等待数据（读取）
0 - 等待数据（写入）
1 - 等待项目（读取）
1 - 等待项目（写入）
可编程
0 - 等待
假设CPU 和DMA 之间没有冲突。
可编程
通过XTIMING 寄存器编程或通过外部XREADY 信号扩展，来
满足系统的时序要求。
对于在XINTF 上的读取和写入，1 - 等待是在外部波形上的最小
等待状态。
0 - 写入缓冲器启用的 0 - 写入缓冲器启用的最 0 - 假定写入缓冲器启用并且不满时针对写入的最小等待。
最小写入等待
小写入等待
假设CPU 和DMA 之间没有冲突。当同时尝试DMA 和CPU
（冲突）时，增加1 周期延迟用于仲裁。
OTP
可编程
无访问
由闪存寄存器设定。
1 - 最小等待
1 - 等待是等待状态所允许的最小数。可在一个减少的CPU 频
率上执行1 等待状态操作。
闪存
可编程
无访问
由闪存寄存器设定。
1 - 页式最小等待值
页式访问中不允许0 - 最小等待
1 - 随机最小等待值
随机等待≥页式等待
16 - 等待固定
1 - 等待
闪存密码
无访问
无访问
密码位置的等待状态是固定的。
引导- ROM
0 - 等待速度无法实现。
(1) DMA 具有一个4 个周期/字的基值。
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8.4 寄存器映射
此器件包含四个外设寄存器空间。这些空间分类如下：
外设帧0：
外设帧1
这些是直接映射到CPU 存储器总线的外设。具体请参阅表8-27。
这些是映射到32 位外设总线的外设。
请参阅表8-28。
外设帧2：
外设帧3：
这些是映射到16 位外设总线的外设。
请参阅表8-29。
这些是映射到32 位可通过DMA 访问的外设总线的外设。请参阅表8-30。
表8-27. 外设帧0 寄存器
地址范围
名称(1)
大小(x 16)
访问类型(2)
受EALLOW 保护
0x00 0880-0x00 09FF
0x00 0A80-0x00 0ADF
0x00 0AE0-0x00 0AEF
384
96
器件仿真寄存器
闪存寄存器(3)
受EALLOW 保护
受EALLOW 保护
16
代码安全模块寄存器
ADC 寄存器（双映射）
0 等待(DMA)，1 等待(CPU)，只读
0x00 0B00-0x00 0B0F
0x00 0B20-0x00 0B3F
0x00 0C00-0x00 0C3F
16
32
64
不受EALLOW 保护
受EALLOW 保护
不受EALLOW 保护
XINTF 寄存器
CPU 计时器0，CPU 计时器1，CPU 计时器2 寄
存器
0x00 0CE0-0x00 0CFF
0x00 0D00-0x00 0DFF
0x00 1000-0x00 11FF
32
PIE 寄存器
PIE 矢量表
DMA 寄存器
不受EALLOW 保护
受EALLOW 保护
受EALLOW 保护
256
512
(1) 帧0 中的寄存器支持16 位和32 位访问。
(2) 如果寄存器是受EALLOW 保护的，那么在EALLOW 指令被执行前写入不能被执行。EDIS 指令禁用写入以防止杂散代码或指针破坏寄
存器内容。
(3) 闪存寄存器也受到代码安全模块(CSM) 的保护。
表8-28. 外设帧1 寄存器
地址范围
大小(x 16)
512
512
64
名称
0x00 6000-0x00 61FF
eCAN-A 寄存器
eCAN-B 寄存器
0x00 6200–0x00 63FF
0x00 6800-0x00 683F
0x00 6840-0x00 687F
0x00 6880-0x00 68BF
0x00 68C0-0x00 68FF
0x00 6900-0x00 693F
0x00 6940-0x00 697F
0x00 6A00-0x00 6A1F
0x00 6A20-0x00 6A3F
6x40 6A00-0x00 0A5F
6x60 6A00-0x00 0A7F
6x80 6A00-0x00 0A9F
0x00 6AA0–0x00 6ABF
0x00 6B00-0x00 6B3F
0x00 6B40-0x00 6B7F
0x00 6F80-0x00 6FFF
ePWM1 + HRPWM1 寄存器
ePWM2 + HRPWM2 寄存器
ePWM3 + HRPWM3 寄存器
ePWM4 + HRPWM4 寄存器
ePWM5 + HRPWM5 寄存器
ePWM6 + HRPWM6 寄存器
eCAP1 寄存器
64
64
64
64
64
32
32
eCAP2 寄存器
32
eCAP3 寄存器
32
eCAP4 寄存器
32
eCAP5 寄存器
32
eCAP6 寄存器
64
eQEP1 寄存器
64
eQEP2 寄存器
128
GPIO 寄存器
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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表8-29. 外设帧2 寄存器
地址范围
大小(x 16)
名称
0x00 7010-0x00 702F
0x00 7040-0x00 704F
32
16
16
16
32
16
16
64
系统控制寄存器
SPI-A 寄存器
SCI-A 寄存器
外部中断寄存器
ADC 寄存器
0x00 7050-0x00 705F
0x00 7070-0x00 707F
0x00 7100-0x00 711F
0x00 7750-0x00 775F
0x00 7770-0x00 777F
0x00 7900-0x00 793F
SCI-B 寄存器
SCI-C 寄存器
I2C-A 寄存器
表8-30. 外设帧3 寄存器
地址范围
大小(x 16)
名称
0x5000 -0x503 F
0x5040 -0x507 F
0x5800 -0x583 F
0x5840 -0x587 F
0x5880-0x58BF
0x58C0-0x58FF
0x5900 -0x593 F
0x5940 -0x597 F
64
64
64
64
64
64
64
64
McBSP-A 寄存器(DMA)
McBSP-B 寄存器(DMA)
ePWM1 + HRPWM1 (DMA)(1)
ePWM2 + HRPWM2 (DMA)
ePWM3 + HRPWM3 (DMA)
ePWM4 + HRPWM4 (DMA)
ePWM5 + HRPWM5 (DMA)
ePWM6 + HRPWM6 (DMA)
(1) EPWM 和HRPWM 模块可以被重新映射到可以被DMA 模块访问的外设帧3。若要做到这点，MAPCNF 寄存器（地址0x702E）的位0
(MAPEPWM) 必须设置为1。此寄存器受EALLOW 保护。当此位为0 时，ePWM 和HRPWM 模块被映射到外设帧1。
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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8.4.1 器件仿真寄存器
这些寄存器用于控制C28x CPU 的保护模式和监视某些关键器件信号。表8-31 中对这些寄存器进行了定义。
表8-31. 器件仿真寄存器
大小(x 16)
名称
DEVICECNF
PARTID
地址范围
说明
0x0880
0x0881
2
1
器件配置寄存器
0x380090
TMS320F28335
TMS320F28334
TMS320F28333
TMS320F28332
TMS320F28235
TMS320F28234
TMS320F28232
TMS320F28335
TMS320F28334
TMS320F28333
TMS320F28332
TMS320F28235
TMS320F28234
TMS320F28232
0x00EF
0x00EE
0x00E0
0x00ED
0x00E8
0x00E7
0x00E6
0x00EF
0x00EF
0x00EF
0x00EF
0x00E8
0x00E8
0x00E8
器件ID 寄存器
CLASSID
0x0882
1
TMS320F2833x 浮点级器件
TMS320F2823x 定点级器件
REVID
0x0883
0x0884
0x0885
1
1
1
修订版本ID 寄存器
0x0001 –Silicon Rev. A –TMS
PROTSTART
PROTRANGE
区块保护起始地址寄存器
区块保护范围地址寄存器
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8.5 中断
图8-26 显示了不同的中断源是如何被复用的。
Peripherals
(SPI, SCI, I2C, CAN, McBSP(A),
ePWM(A), eCAP, eQEP, ADC(A))
Clear
DMA
WDINT
Watchdog
WAKEINT
Sync
LPMINT
Low-Power Models
DMA
XINT1
SYSCLKOUT
XINT1
Interrupt Control
XINT1CR(15:0)
XINT1CTR(15:0)
Latch
INT1
to
INT12
GPIOXINT1SEL(4:0)
XINT2
XINT2SOC
DMA
XINT2
ADC
Latch
Interrupt Control
XINT2CR(15:0)
XINT2CTR(15:0)
C28
Core
GPIOXINT2SEL(4:0)
DMA
TINT0
CPU Timer 0
DMA
TINT2
CPU Timer 2
CPU Timer 1
INT14
INT13
TINT1
GPIO0.int
XNMI_
XINT13
GPIO
Mux
Latch
Interrupt Control
XNMICR(15:0)
XNMICTR(15:0)
NMI
GPIO31.int
1
GPIOXNMISEL(4:0)
DMA
A. 可由DMA 访问
图8-26. 外部和PIE 中断源
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DMA
XINT3
Interrupt Control
XINT3CR(15:0)
Latch
GPIOXINT3SEL(4:0)
DMA
XINT4
Interrupt Control
XINT4CR(15:0)
Latch
GPIOXINT4SEL(4:0)
DMA
XINT5
INT1
to
INT12
PIE
Latch
Interrupt Control
XINT5CR(15:0)
C28
Core
GPIOXINT5SEL(4:0)
DMA
XINT6
Interrupt Control
XINT6CR(15:0)
Latch
GPIOXINT6SEL(4:0)
DMA
XINT7
GPIO32.int
GPIO63.int
GPIO
Mux
Interrupt Control
XINT7CR(15:0)
Latch
GPIOXINT7SEL(4:0)
图8-27. 外部中断
8 个 PIE 块中断组合成了一个 CPU 中断。总共 12 个 CPU 中断组，每组 8 个中断，等于 96 个中断。在 2833x/
2823x 器件上，外设使用58 个中断，如表8-32 所示。
TRAP #Vectornumber（矢量号）指令将程序控制发送至与指定的矢量相对应的中断处理例程。TRAP #0 尝试将
程序控制传送到复位矢量所指向的地址。然而，PIE 矢量表不含复位矢量。因此，当 PIE 被启用时，TRAP #0 不
应被使用。这样做将导致未定义的运行状态。
当 PIE 启用时，TRAP #1 至 TRAP #12 会将程序控制传送到与 PIE 组内第一个矢量相对应的中断服务例程。例
如：TRAP#1 从INT1.1 中抽取矢量，TRAP#2 从INT2.1 中抽取矢量，以此类推。
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IFR(12:1)
IER(12:1)
INTM
INT1
INT2
1
CPU
MUX
0
INT11
INT12
Global
Enable
(Flag)
(Enable)
INTx.1
INTx.2
INTx.3
INTx.4
INTx.5
From
Peripherals
or
External
Interrupts
INTx
MUX
INTx.6
INTx.7
INTx.8
PIEACKx
(Enable)
(Flag)
(Enable/Flag)
PIEIERx(8:1)
PIEIFRx(8:1)
图8-28. 使用PIE 块的中断多路复用
表8-32. PIE 外设中断
PIE 中断(1)
CPU 中断
INTx.8
INTx.7
INTx.6
INTx.5
INTx.4
INTx.3
INTx.2
INTx.1
TINT0
（计时器0）
WAKEINT
(LPM/WD)
ADCINT(2)
(ADC)
SEQ2INT
(ADC)
SEQ1INT
(ADC)
INT1
INT2
INT3
INT4
INT5
INT6
INT7
INT8
INT9
XINT2
XINT1
保留
EPWM6_TZINT
(ePWM6)
EPWM5_TZINT
(ePWM5)
EPWM4_TZINT
(ePWM4)
EPWM3_TZINT
(ePWM3)
EPWM2_TZINT
(ePWM2)
EPWM1_TZINT
(ePWM1)
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
EPWM6_INT
(ePWM6)
EPWM5_INT
(ePWM5)
EPWM4_INT
(ePWM4)
EPWM3_INT
(ePWM3)
EPWM2_INT
(ePWM2)
EPWM1_INT
(ePWM1)
ECAP6_INT
(eCAP6)
ECAP5_INT
(eCAP5)
ECAP4_INT
(eCAP4)
ECAP3_INT
(eCAP3)
ECAP2_INT
(eCAP2)
ECAP1_INT
(eCAP1)
EQEP2_INT
(eQEP2)
EQEP1_INT
(eQEP1)
保留
保留
保留
保留
MXINTA
(McBSP-A)
MRINTA
(McBSP-A)
MXINTB
(McBSP-B)
MRINTB
(McBSP-B)
SPITXINTA
(SPI-A)
SPIRXINTA
(SPI-A)
DINTCH6
(DMA)
DINTCH5
(DMA)
DINTCH4
(DMA)
DINTCH3
(DMA)
DINTCH2
(DMA)
DINTCH1
(DMA)
SCITXINTC
(SCI-C)
SCIRXINTC
(SCI-C)
I2CINT2A
(I2C-A)
I2CINT1A
(I2C-A)
保留
保留
ECAN1_INTB
(CAN-B)
ECAN0_INTB
(CAN-B)
ECAN1_INTA
(CAN-A)
ECAN0_INTA
(CAN-A)
SCITXINTB
(SCI-B)
SCIRXINTB
(SCI-B)
SCITXINTA
(SCI-A)
SCIRXINTA
(SCI-A)
INT10
INT11
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
保留
LUF
(FPU)
LVF
(FPU)
INT12
XINT7
XINT6
XINT5
XINT4
XINT3
保留
(1) 96 个可能中断中，目前有58 个正在使用。其余中断保留供未来的器件使用。如果它们在PIEIFRx 级被启用并且这个组中的中断均未被
外设使用，则这些中断可被用作软件中断。否则，在意外地清除它们的标志同时修改PIEIFR 的情况下，来自外设的中断也许会丢失。
总的来说，在两种安全情况下，保留的中断可用作软件中断：
1) 组内没有外设使中断有效。
2) 没有外设中断被分配到该组（例如，PIE 组11）。
(2) ADCINT 可以作为SEQ1INT 和SEQ2INT 信号的逻辑“或”来获得。这旨在支持向后兼容TMS320F281x 系列器件中的实现方式，其
中不存在SEQ1INT 和SEQ2INT，而只有ADCINT。对于新的实现，TI 建议使用SEQ1INT 和SEQ2INT，而不在PIEIER 寄存器中启
用ADCINT。
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表8-33. PIE 配置和控制寄存器
名称
PIECTRL
PIEACK
PIEIER1
PIEIFR1
PIEIER2
PIEIFR2
PIEIER3
PIEIFR3
PIEIER4
PIEIFR4
PIEIER5
PIEIFR5
PIEIER6
PIEIFR6
PIEIER7
PIEIFR7
PIEIER8
PIEIFR8
PIEIER9
PIEIFR9
PIEIER10
PIEIFR10
PIEIER11
PIEIFR11
PIEIER12
PIEIFR12
地址
0x0CE0
0x0CE1
0x0CE2
0x0CE3
0x0CE4
0x0CE5
0x0CE6
0x0CE7
0x0CE8
0x0CE9
0x0CEA
0x0CEB
0x0CEC
0x0CED
0x0CEE
0x0CEF
0x0CF0
0x0CF1
0x0CF2
0x0CF3
0x0CF4
0x0CF5
0x0CF6
0x0CF7
0x0CF8
0x0CF9
0x 0CFA-0x 0CFF
大小(x 16)
说明(1)
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
6
PIE，控制寄存器
PIE，应答寄存器
PIE，INT1 组启用寄存器
PIE，INT1 组标志寄存器
PIE，INT2 组启用寄存器
PIE，INT2 组标志寄存器
PIE，INT3 组启用寄存器
PIE，INT3 组标志寄存器
PIE，INT4 组启用寄存器
PIE，INT4 组标志寄存器
PIE，INT5 组启用寄存器
PIE，INT5 组标志寄存器
PIE，INT6 组启用寄存器
PIE，INT6 组标志寄存器
PIE，INT7 组启用寄存器
PIE，INT7 组标志寄存器
PIE，INT8 组启用寄存器
PIE，INT8 组标志寄存器
PIE，INT9 组启用寄存器
PIE，INT9 组标志寄存器
PIE，INT10 组启用寄存器
PIE，INT10 组标志寄存器
PIE，INT11 组启用寄存器
PIE，INT11 组标志寄存器
PIE，INT12 组启用寄存器
PIE，INT12 组标志寄存器
保留
保留
(1) PIE 配置和控制寄存器未受EALLOW 模式保护。PIE 矢量表受保护。
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8.5.1 外部中断
表8-34. 外部中断寄存器
大小(x16)
名称
XINT1CR
XINT2CR
XINT3CR
XINT4CR
XINT5CR
XINT6CR
XINT7CR
XNMICR
地址
0x00 7070
0x00 7071
0x00 7072
0x00 7073
0x00 7074
0x00 7075
0x00 7076
0x00 7077
0x00 7078
0x00 7079
0x707A-0x707E
0x00 707F
说明
1
1
1
1
1
1
1
1
1
1
5
1
XINT1 配置寄存器
XINT2 配置寄存器
XINT3 配置寄存器
XINT4 配置寄存器
XINT5 配置寄存器
XINT6 配置寄存器
XINT7 配置寄存器
XNMI 配置寄存器
XINT1 计数器寄存器
XINT2 计数器寄存器
XINT1CTR
XINT2CTR
保留
XNMICTR
XNMI 计数器寄存器
每个外部中断可由正边沿、负边沿或者正负边沿启用或禁用或者限定。更多信息，请参阅 TMS320x2833x、
TMS320x2823x 实时微控制器技术参考手册中的“系统控制和中断”一章。
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8.6 系统控制
本部分介绍了振荡器、PLL 和时钟机制、看门狗功能以及低功耗模式。图8-29 显示了所讨论的各种时钟域和复位
阈。
C28x Core
SYSCLKOUT
CLKIN
System
Control
Register
Clock Enables
LSPCLK
LOSPCP
Bridge
I/O
Peripheral
Registers
SPI-A, SCI-A/B/C
Clock Enables
I2C-A
Clock Enables
/2
Bridge
Bridge
Bridge
I/O
I/O
I/O
Peripheral
Registers
eCAN-A/B
GPIO
Mux
Clock Enables
Peripheral
Registers
ePWM1/../6, HRPWM1/../6,
eCAP1/../6, eQEP1/2
Clock Enables
LSPCLK
LOSPCP
Peripheral
Registers
McBSP-A/B
Clock Enables
HSPCLK
HISPCP
16 Channels
ADC
Registers
12-Bit ADC
Result
Registers
DMA
Clock Enables
A. CLKIN 为CPU 提供时钟。它作为SYSCLKOUT 从CPU 传出（也就是说，CLKIN 与SYSCLKOUT 频率相同）。如何为CLKIN 供源的
图解请参阅图8-30。
图8-29. 时钟和复位域
备注
从写入 PCLKCR0，PCLKCR1，和 PCLKCR2 寄存器（启用外设时钟）发生到操作有效，有两个
SYSCLKOUT 周期延迟。在尝试访问外设配置寄存器之前，必须将该延迟考虑在内。
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PLL，计时，看门狗和低功率模式由表8-35 中列出的寄存器控制。
表8-35. PLL，时钟，看门狗，和低功率模式寄存器
大小(x16)
名称
地址
说明
PLLSTS
0x00 7011
1
7
1
1
1
1
1
1
1
1
1
1
1
1
1
3
1
4
1
PLL 状态寄存器
保留
0x00 7012-0x00 7018
0x00 7019
保留
保留
保留
HISPCP
LOSPCP
0x00 701A
高速外设时钟预分频器寄存器
低速外设时钟预分频器寄存器
外设时钟控制寄存器0
外设时钟控制寄存器1
低功耗模式控制寄存器0
保留
0x00 701B
PCLKCR0
PCLKCR1
LPMCR0
0x00 701C
0x00 701D
0x00 701E
0x00 701F
保留
PCLKCR3
0x00 7020
外设时钟控制寄存器3
PLL 控制寄存器
系统控制与状态寄存器
看门狗计数器寄存器
保留
PLLCR
SCSR
0x00 7021
0x00 7022
WDCNTR
0x00 7023
0x00 7024
保留
WDKEY
0x00 7025
看门狗复位密钥寄存器
保留
0x00 7026-0x00 7028
0x00 7029
保留
WDCR
看门狗控制寄存器
保留
0x00 702A–0x00 702D
0x00 702E
保留
MAPCNF
EPWM/HRPWM 重新映射寄存器
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
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8.6.1 OSC 和PLL 块
图8-30 显示了OSC 和PLL 块。
OSCCLK
OSCCLK
VCOCLK
/1
/2
/4
XCLKIN
(3.3-V clock input
from external
oscillator)
0
n
OSCCLK or
VCOCLK
CLKIN
To
CPU
PLLSTS[OSCOFF]
PLL
n ≠ 0
PLLSTS[PLLOFF]
PLLSTS[DIVSEL]
4-bit Multiplier PLLCR[DIV]
X1
External
Crystal or
Resonator
On-chip
oscillator
X2
图8-30. OSC 和PLL 块方框图
片上振荡器电路可通过 X1 和 X2 引脚将一个晶体/谐振器连接到 2833x/2823x 器件。如果片载振荡器未被使用，
那么一个外部振荡器可被用在下列配置中的任何一个：
• 一个3.3V 外部振荡器可被直接接至XCLKIN 引脚。X2 引脚应保持未连接状态，而X1 引脚应连接至低电平。
这个情况下的逻辑高电平不用超过VDDIO
。
• 一个1.9V（100MHz 器件时为1.8V） 外部振荡器可以直接连接到X1 引脚。X2 引脚应保持未连接状态，而
XCLKIN 引脚应连接至低电平。这个情况下的逻辑高电平不应超过VDD。
图8-31 至图8-33 显示了这三种可能的输入时钟配置。
XCLKIN
X1
X2
NC
External Clock Signal
(Toggling 0-VDDIO
)
图8-31. 使用一个3.3V 外部振荡器
XCLKIN
X1
X2
External Clock Signal
)
NC
(Toggling 0-VDD
图8-32. 使用一个1.9V 外部振荡器
XCLKIN
X1
X2
C
L2
C
L1
Crystal
图8-33. 使用内部振荡器
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8.6.1.1 外部基准振荡器时钟选项
30MHz 外部石英晶体的典型规格如下：
• 基本模式、并联谐振
• CL（负载电容）= 12pF
• CL1 = CL2 = 24pF
• Cshunt = 6pF
• ESR 范围= 25 至40Ω
TI 建议用户让谐振器/晶振销售商对他们销售的器件与MCU 一同工作的特性进行说明。振谐器/晶体供应商具有调
谐振谐电路的设备并掌握了相关专业技术。供应商还可以建议客户使用正确的谐振回路元件值，以便在整个运行
范围内实现适当的启动和稳定性。
8.6.1.2 基于PLL 的时钟模块
此器件具有一个基于 PLL 的片上时钟模块。这个模块为器件提供所有需要的时钟信号，以及对低功耗模式进入的
控制。PLL 通过一个 4 位比率控制 PLLCR[DIV] 来选择不同的 CPU 时钟速率。在写入PLLCR 寄存器之前，看门
狗模块应被禁用。在 PLL 模式稳定后，它可被重新启用（如果需要的话），重新启用的时间为 131072 个
OSCCLK 周期。输入时钟和PLLCR[DIV] 位应该在PLL (VCOCLK) 的输出频率不超过300MHz 时候选择。
表8-36. PLL 设置
SYSCLKOUT (CLKIN)
PLLCR[DIV] 值(2) (3)
PLLSTS[DIVSEL]=0 或1(1)
PLLSTS[DIVSEL] = 2(1)
PLLSTS[DIVSEL] = 3(1) (4)
OSCCLK/2
OSCCLK
0000（PLL 旁路）
0001
OSCCLK/4（缺省）
(OSCCLK * 1)/4
(OSCCLK * 2)/4
(OSCCLK * 3)/4
(OSCCLK * 4)/4
(OSCCLK * 5)/4
(OSCCLK * 6)/4
(OSCCLK * 7)/4
(OSCCLK * 8)/4
(OSCCLK * 9)/4
(OSCCLK * 10)/4
保留
(OSCCLK * 1)/2
(OSCCLK * 2)/2
(OSCCLK * 3)/2
(OSCCLK * 4)/2
(OSCCLK * 5)/2
(OSCCLK * 6)/2
(OSCCLK * 7)/2
(OSCCLK * 8)/2
(OSCCLK * 9)/2
(OSCCLK * 10)/2
保留
–
–
0010
0011
–
0100
–
0101
–
0110
–
0111
–
1000
–
1001
–
1010
–
1011-1111
保留
(1) 默认情况下，将PLLSTS[DIVSEL] 配置为/4。（引导ROM 将这个配置更改为/2。）在写入PLLCR 前，PLLSTS[DIVSEL] 必须为0，
而只有当PLLSTS[PLLLOCKS]=1 时才应被改变。
(2) PLL 控制寄存器(PLLCR) 和PLL 状态寄存器(PLLSTS) 只能通过XRS 信号或者一个看门狗复位被复位至它们的缺省值。调试器或缺少
时钟检测逻辑发出的复位信号无效。
(3) 此寄存器受EALLOW 保护。更多信息，请参阅TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册中的“系统控制和中断”
一章。
(4) 在PLL 输出上的分频器是必须的以确保馈入内核的时钟的正确占空比。出于这个原因，当PLL 处于激活状态时，DIVSEL 值不许为3。
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表8-37. CLKIN 分频选项
PLLSTS [DIVSEL]
CLKIN 分频
0
1
2
3
/4
/4
/2
/1(1)
(1) 当PLL 被绕过或关闭时，才能使用这个模式。
基于PLL 的时钟模块提供两种操作模式：
• 晶振操作-这个模式允许使用一个外部晶振/谐振器来提供到器件的时基。
• 外部时钟源操作-这个模式允许内部振荡器被旁通。此器件时钟由一个X1 或者XCLKIN 引脚上的外部时钟源输
入生成。
表8-38. 可能的PLL 配置模式
CLKIN 和
SYSCLKOUT
PLLSTS[DIVSEL]
PLL 模式
PLL 关闭
注释
由在PLLSTS 寄存器中设置PLLOFF 位的用户调用。在此模式中，PLL 块被禁用。
这对降低系统噪声和低功率操作非常有用。在进入此模式之前，必须先将PLLCR 寄
存器设置为0x0000（PLL 旁路）。CPU 时钟(CLKIN) 直接源自X1/X2，X1 或者
XCLKIN 上的输入时钟。
0, 1
2
3
OSCCLK/4
OSCCLK/2
OSCCLK/1
PLL 旁路是上电时或外部复位(XRS) 后的默认PLL 配置。当PLLCR 寄存器设置为
0x0000 时或在修改PLLCR 寄存器已经被修改之后PLL 锁定至新频率时，选择此模
式。在此模式中，PLL 本身被旁路，但未关闭。
0, 1
2
3
OSCCLK/4
OSCCLK/2
OSCCLK/1
PLL 旁路
PLL 启用
通过将非零值n 写入PLLCR 寄存器来实现。在写入PLLCR 时，此器件将在PLL
锁定之前切换至PLL 旁路模式。
0, 1
2
OSCCLK*n/4
OSCCLK*n/2
8.6.1.3 输入时钟损失
在 PLL 启用或者 PLL 旁通模式中，如果输入时钟 OSCCLK 被去除或者缺失，PLL 仍将发布一个跛行模式时钟。
这个跛行模式时钟持续为 CPU 和典型频率为1-5MHz 的外设计时。跛行模式未指定为在加电时运行，只在输入时
钟最初出现时才运行。在PLL 旁通模式中，如果输入时钟被移除或者缺失，来自PLL 的跛行模式时钟被自动引至
CPU。
通常情况下，当输入时钟出现时，看门狗计数器减量来启动一个看门狗复位或者WDINT 中断。然而，当外部输入
时钟发生故障时，看门狗计数器停止减量（也就是说，看门狗计数器不会随着跛行模式时钟而改变）。除此之
外，器件将被复位并且“丢失的时钟状态” (MCLKSTS) 位将被设定。这个条件可被应用固件用来检测输入时钟
故障并为系统启动所需的关断过程。
备注
在正确 CPU 运行频率绝对关键的应用中应该执行一个机制，通过这个机制，只要输入时钟出现故障，
MCU 就被保持在复位状态。例如，只要电容器充满电，一个 R-C 电路可被用于触发 MCU 的 XRS 引
脚。一个 I/O 引脚可被用于定期为电容器放电以防止其被完全充满。这样的电路也有助于检测闪存存储
器和VDD3VFL 电源轨的故障。
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8.6.2 看门狗块
2833x/2823x 器材上的看门狗块与240x 和281x 器件上所使用的类似。只要 8 位看门狗上数计数器达到了它的最
大值，这个看门狗模块就生成一个输出脉冲，512 振荡器时钟宽度 (OSCCLK)。若要防止这种情况，用户可以禁
用该计数器，或者必须通过软件定期将一个 0x55 + 0xAA 序列写入看门狗密钥寄存器，从而使看门狗计数器复
位。图8-34 显示了看门狗模块内的各种功能块。
WDCR (WDPS[2:0])
WDCR (WDDIS)
WDCNTR(7:0)
OSCCLK
WDCLK
8-Bit
Watchdog
Counter
CLR
Watchdog
Prescaler
/512
SCSR(WDOVERRIDE)
Clear Counter
Internal
Pullup
WDKEY(7:0)
WDRST
WDINT
Generate
Watchdog
55 + AA
Output Pulse
Good K ey
(512 OSCCLKs)
Key Detector
XRS
Bad
WDCHK
Key
Core-reset
SCSR (WDENINT)
WDCR (WDCHK[2:0])
1
0
1
(A)
WDRST
A. WDRST 信号在512 个OSCCLK 周期内被驱动为低电平。
图8-34. 看门狗模块
WDINT 信号支持使用看门狗从空闲/待机模式唤醒。
在待机模式中，器件上的所有外设关闭。继续工作的唯一外设是看门狗。WATCHDOG 模块将关闭 OSCCLK。
WDINT 信号被馈送到 LPM 块以便它可以将器件从 STANDBY 唤醒（如已启用）。更多细节，请见节 8.7，低功
耗模式块。
在空闲模式下，WDINT 信号可通过PIE 对CPU 生成一个中断，以便使CPU 退出空闲模式。
在HALT 模式中，不能使用此功能，这是因为振荡器（和PLL）关闭，因此看门狗也关闭。
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8.7 低功率模式块
2833x/2823x 器件上的低功耗模式与240x 器件上的相似。表8-39 总结了各种模式。
表8-39. 低功率模式
退出(1)
LPMCR0 (1:0)
OSCCLK
CLKIN
SYSCLKOUT
模式
空闲
XRS、看门狗中断、启用的任何中断、
XNMI
打开(2)
00
打开
打开
XRS、看门狗中断、GPIO 端口A 信
号、调试器(3)、XNMI
打开
（看门狗仍然运行）
01
1X
待机
关闭
关闭
关闭
关闭
关闭
（振荡器和PLL 关闭、看门狗
不工作）
XRS、GPIO 端口A 信号、XNMI、调试
器(3)
HALT
(1) “退出”列列出了哪些信号或在哪些情况下会退出低功耗模式。一个低电平信号，或者在任何此类信号的任何一个上，将退出低功耗状
态。这个信号必须保持低电平足够长时间以便器件识别中断。否则，将不会退出空闲模式，并且器件将返回指示的低功耗模式。
(2) C28x 上的空闲模式的运行状态与24x/240x 上的不同。在C28x 上，来自CPU 的时钟输出(SYSCLKOUT) 仍将起作用，而在24x/240x
器件上，此时钟将被关闭。
(3) 在C28x 上，即使CPU 时钟(CLKIN) 被关闭，JTAG 端口仍然可以工作。
不同的低功耗模式运行状态如下：
空闲模式：
待机模式：
停机模式：
通过任一被启用的中断或者一个被处理器识别的XNMI 来退出此模式。LPM 块在
这个模式期间，在LPMCR0 (LPM) 位被设定为0，0 时，LPM 块不执行任何任
务。
任一GPIO 端口A 信号(GPIO[31:0]) 能够将器件从待机模式中唤醒。用户必须在
GPIOLPMSEL 寄存器中选择哪一个信号将唤醒器件。在唤醒器件前，所选的信号
也由OSCCLK 限定。在LPMCR0 寄存器中指定了OSCCLK 的数量。
只有XRS 和任一GPIO 端口A 信号(GPIO[31:0]) 可将器件从HALT 模式中唤醒。
用户在GPIOLPMSEL 寄存器中选择信号。
备注
低功耗模式并不会影响输出引脚的状态（包括 PWM 引脚在内）。当 IDLE 指令被执行时，它们将保持
在代码指定的状态中。请参阅 TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册 了解更多
详细信息。
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9 应用、实现和布局
备注
以下应用部分中的信息不属于TI 器件规格的范围，TI 不担保其准确性和完整性。TI 的客 户应负责确定
器件是否适用于其应用。客户应验证并测试其设计，以确保系统功能。
9.1 TI 参考设计
TI 参考设计库是一个涵盖模拟、嵌入式处理器和连接等内容的强大参考设计资源库。所有参考设计均由 TI 专家构
建，旨在帮助您着手进行系统设计，其中包括原理图或方框图、BOM 和设计文件，助您加快产品上市步伐。
在精选TI 参考设计中搜索并下载其他TI 参考设计。
适用于高性能MCU 的EtherCAT 接口参考设计
该参考设计演示了如何将C2000 Delfino MCU 连接到EtherCAT® ET1100 从控制器。该接口支持解复用地址/数据
总线以实现最大带宽和最小延迟，并支持 SPI 模式以实现低引脚数 EtherCAT 通信。从控制器可减少基于
100Mbps 以太网的Fieldbus 通信处理负载，因此可消除针对这些任务的CPU 开销。
C2000 旋转变压器数字转换套件
这个主板样式旋转变压器数字转换套件用于利用各种 C2000 微控制器进行试验，以便使用片上 ADC 实现基于软
件的旋转变压器数字转换。此分解器套件还允许连接到分解器和逆变器控制处理器。
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10 器件和文档支持
TI 提供广泛的开发工具。下面列出了用于评估器件性能、生成代码和开发解决方案的工具和软件。
10.1 入门和后续步骤
这一部分提供了当为一个 C28x 器件进行首次开发时所采取步骤的简要概括。有关这些步骤的详细情况，请参
阅：
• 使用我们的C2000™ 实时微控制器开始开发
• C2000 实时微控制器–电机控制
• C2000 实时微控制器–太阳能和数字电源
C2000™ 实时控制微控制器(MCU) 入门指南 涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要
的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。
10.2 器件和开发支持工具命名规则
为了标示产品开发周期所处的阶段，TI 为所有 TMS320™ MCU 器件和支持工具的器件型号分配了前缀。每个
TMS320™ 商用产品系列成员都具有以下三个前缀之一：TMX、TMP 或 TMS（例如，TMS320F28335）。德州
仪器 (TI) 为其支持工具推荐使用三种可能的前缀指示符中的两个：TMDX 和 TMDS。这些前缀代表了产品开发的
发展阶段，即从工程原型(TMX/TMDX) 直到完全合格的生产器件/工具(TMS/TMDS)。
Device development evolutionary flow:
TMX Experimental device that is not necessarily representative of the final device's electrical specifications and
may not use production assembly flow.
TMP Prototype device that is not necessarily the final silicon die and may not necessarily meet final electrical
specifications.
TMS Production version of the silicon die that is fully qualified.
Support tool development evolutionary flow:
TMDX Development-support product that has not yet completed Texas Instruments internal qualification testing.
TMDS Fully-qualified development-support product.
TMX and TMP devices and TMDX development-support tools are shipped against the following disclaimer:
"Developmental product is intended for internal evaluation purposes."
Production devices and TMDS development-support tools have been characterized fully, and the quality and
reliability of the device have been demonstrated fully. TI's standard warranty applies.
Predictions show that prototype devices (X or P) have a greater failure rate than the standard production
devices. Texas Instruments recommends that these devices not be used in any production system because their
expected end-use failure rate still is undefined. Only qualified production devices are to be used.
TI 的器件命名规则还包含具有器件产品系列名称的后缀。该后缀用于表示封装类型（例如 ZJZ）和温度范围（例
如A）。图10-1 提供了解读任一系列产品成员完整器件名称的图例。
有关器件型号和详细的订购信息，请参阅本文档末尾的“封装选项附录”、访问TI 网站(www.ti.com) 或联系您的
TI 销售代表。
有关芯片上器件命名规则标记的其他说明，请参阅TMS320F2833x、TMS320F2823x 实时MCU 器件勘误表。
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Generic Part Number:
TMS
TMS
320
320
F
F
28335
28335
-Q1
A
Orderable Part Number:
ZJZ
R
PREFIX
SHIPPING OPTIONS
TMX = experimental device
TMP = prototype device
TMS = qualified device
Blank = Tray
R = Tape and Reel
QUALIFICATION (in Generic Part Number)
DEVICE FAMILY
Blank = Non-Automotive
320 = TMS320 DSP Family
-Q1 = Q1 refers to Automotive AEC-Q100 Grade 1 qualification
TEMPERATURE RANGE (in Orderable Part Number)
A = –40°C to 85°C
S = –40°C to 125°C
Q = –40°C to 85°C
TECHNOLOGY
F = Flash EEPROM
(1.9-V or 1.8-V core, 3.3-V I/O)
PACKAGE TYPE(A)
PGF = 176-pin LQFP
PTP = 176-pin HLQFP
ZJZ = 176-ball plastic BGA (Lead-free)
ZHH = 179-ball MicroStar BGA™ (Lead-free)
ZAY = 179-ball nFBGA (Lead-free)
DEVICE
28335
28334
28333
28332
28235
28234
28232
A. LQFP = Low-Profile Quad Flatpack
HLQFP = Thermally Enhanced Low Profile Quad Flat Package
BGA = Ball Grid Array
nFBGA = New Fine Pitch Ball Grid Array
图10-1. F2833x、F2823x 器件命名规则示例
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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10.3 工具与软件
TI 提供广泛的开发工具。下面列出了用于评估器件性能、生成代码和开发解决方案的部分工具和软件。若要查看
C2000™ 实时控制MCU 的所有可用工具和软件，请访问使用我们的C2000™ 实时微控制器开始开发页面。
设计套件与评估模块
用于工业电机控制的C2000 DesignDRIVE 开发套件
DesignDRIVE 是一个单一的硬件和软件平台，可用于轻松开发和评估许多工业驱动、电机控制和伺服拓扑所需的
解决方案。DesignDRIVE 为多种电机类型、传感技术、编码器标准和通信网络提供支持，并且可轻松扩展以便进
行基于工业通信和功能性安全拓扑的开发，从而实现更全面的集成驱动系统解决方案。DesignDRIVE 基于 TI
C2000 微控制器(MCU) 的实时控制架构，非常适合开发机器人、电脑数控机械(CNC)、升降机、材料输送和其他
工业制造应用中的工业逆变器和伺服驱动器。
C2000 Delfino MCU F28379D LaunchPad™ 开发套件
LAUNCHXL-F28379D 是一款适用于 TI MCU LaunchPad™ 开发套件生态系统中 TMS320F2837xD、
TMS320F2837xS 和 TMS320F2807x 产品的低成本评估和开发工具，该工具与各种插件 BoosterPack 兼容（下
面特性部分中推荐的BoosterPack™ 插件模块下提供了建议）。该LaunchPad 开发套件的扩展版本支持连接两个
BoosterPack。LaunchPad 开发套件提供标准化且易于使用的平台，供您在开发下一个应用时使用。
TMS320F28335 实验板套件
C2000™ MCU 实验板套件提供了一个使用 C2000 微控制器进行实时、闭环控制开发的强大硬件原型设计平台。
此平台作为一种出色的工具，可为包含电机控制、数字电源、光伏逆变器、数字 LED 照明以及精密传感等众多常
见的电力电子应用定制和验证解决方案。
软件
用于实现工业驱动和电机控制的C2000 DesignDRIVE 软件
DesignDRIVE 平台将软件解决方案与 DesignDRIVE 开发套件相结合，可用于轻松开发和评估许多工业驱动和伺
服拓扑所需的解决方案。DesignDRIVE 支持各种电机类型、传感技术、位置传感器和通信网络，包括具体的电机
矢量控制示例，融合了电流、速度和位置环路，有助于开发者推动评估和开发进程。DesignDRIVE 基于TI C2000
™ 微控制器 (MCU) 的实时控制架构，非常适合开发机器人、电脑数控机械 (CNC)、升降机、材料输送和其他工
业制造应用中的工业逆变器和伺服驱动器。
C2000 SafeTI™ 60730 软件包
C2000 MCU SafeTI-60730 软件包中包括经 UL 认证为认可组件的 SafeTI™ 软件包，有助于使用 TI C2000™ 实
时控制微控制器 (MCU) 更快、更容易地针对多功能安全消费类应用进行设计。这些 SafeTI 软件包中的软件经UL
认证为公认组件，符合 UL 1998:2008 1 类标准且满足 IEC 60730-1:2010 B 类要求，二者都包括家用电器、电弧
检测器、电源转换器、电动工具、电动自行车和许多其他应用。SafeTI 软件包可用于选择 TI C2000 MCU 并可以
嵌入到使用这些MCU 的应用中，以帮助客户简化多功能安全兼容消费类器件的认证。由于两个标准具有相似性，
因此，IEC 60730 软件库也可帮助客户开发与IEC 60335-1:2010 标准兼容的消费类应用。
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Product Folder Links: TMS320F28335 TMS320F28335-Q1 TMS320F28334 TMS320F28333 TMS320F28332
TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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适用于C2000™ MCU 的powerSUITE 数字电源软件频率响应分析仪工具
该软件频率响应分析仪(SFRA) 是适用于 C2000™ 微控制器的 powerSUITE 数字电源设计软件工具中包含的几个
工具之一。SFRA 包含一个软件库，可使开发人员快速测量他们的数字电源转换器的频率响应。SFRA 库中包含
可使用 C2000 MCU 的片上模数转换器 (ADC) 将某个频率注入控制回路并测量系统的响应情况的软件函数。该过
程提供了闭环系统的受控体频率响应特性和开环增益频率响应。然后，用户可在基于 PC 的 GUI 上查看受控体频
率响应和开环增益频率响应。所有的频率响应数据都被导出到CSV 文件中或者 Excel 电子表格中，然后这些数据
可在补偿设计器中用于设计补偿回路。
用于C2000 MCU 的C2000Ware
用于 C2000™ 微控制器的 C2000Ware 是一系列紧密结合的开发软件和文档，旨在最大限度地缩短软件开发时
间。从特定于器件的驱动程序和库到器件外设示例，C2000Ware 能够为您提供坚实的基础，以便您开始开发和评
估相关产品。
开发工具
C2000 Gang 编程器
C2000 Gang 编程器是一款 C2000 器件编程器，可同时对多达 8 个相同的 C2000 器件进行编程。C2000 Gang
编程器可使用标准的RS-232 或USB 连接与主机PC 相连，并提供灵活的编程选项，允许用户完全自定义流程。
适用于C2000 微控制器的Code Composer Studio™ (CCS) 集成开发环境(IDE)
Code Composer Studio 是支持 TI 微控制器和嵌入式处理器产品系列的集成开发环境 (IDE)。Code Composer
Studio（代码调试器）包含一整套用于开发和调试嵌入式应用的工具。它包含优化的 C/C++ 编译器、源代码编辑
器、项目构建环境、调试器、分析器以及多种其他功能。直观的 IDE 提供了单一用户界面，带领用户完成应用开
发流程的每个步骤。熟悉的工具和界面使用户能够比以前更快地上手。Code Composer Studio 将 Eclipse 软件框
架的优势和TI 高级嵌入式调试功能相结合，为嵌入式开发人员提供了一种极具吸引力且功能丰富的开发环境。
Uniflash 独立闪存工具
CCS Uniflash 是一个独立的工具，用于在TI MCU 上对片上闪存进行编程。
C2000 第三方搜索工具 TI 与多家公司携手推出适用于 TI C2000 器件的各种解决方案和服务。这些公司可使用
C2000 器件加速量产流程。下载此搜索工具，快速浏览第三方详细信息，并寻找合适的第三方来满足您的需求。
模型
您可以从产品的“设计与开发”页面下载各种模型。这些模型包括 I/O 缓冲器信息规范 (IBIS) 模型和边界扫描描
述语言 (BSDL) 模型。若要查看所有可用模型，请访问每个器件的“设计与开发”页面的“设计工具与仿真”部
分。
培训
为帮助设计工程师充分利用C2000 微控制器的特性和性能，TI 开发了各种培训资源。通过利用在线培训资料和可
下载的实际操作技术讲座，可方便地获得关于 C2000 微控制器系列的全方位的实际知识。这些培训资源旨在简化
学习过程，同时缩短开发时间并加快产品上市速度。有关各种培训资源的更多信息，请访问 C2000™ 实时控制
MCU - 支持和培训站点。
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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10.4 文档支持
To receive notification of documentation updates, navigate to the device product folder on ti.com. Click on
Subscribe to updates to register and receive a weekly digest of any product information that has changed. For
change details, review the revision history included in any revised document.
下面列出了介绍处理器、相关外设以及其他配套技术资料的最新文档。
勘误
TMS320F2833x、TMS320F2823x 实时MCU 器件勘误表提供了针对不同器件版本的公告和使用说明。
技术参考手册
TMS320x2833x、TMS320x2823x 实时微控制器技术参考手册详述了 TMS320x2833x 和TMS320x2823x 器件中
每个外设和子系统的集成、环境、功能说明和编程模型。
CPU 用户指南
TMS320C28x CPU 和指令集参考指南介绍了 TMS320C28x 定点数字信号处理器 (DSP) 的中央处理器 (CPU) 和
汇编语言指令。它还描述了这些DSP 上可用的仿真特性。
TMS320C28x 扩展指令集技术参考手册介绍了TMU、VCU-II 和FPU 加速器的架构、流水线和指令集。
外设指南
C2000 实时控制MCU 外设参考指南介绍了28x 数字信号处理器(DSP) 的外设参考指南。
工具指南
TMS320C28x 汇编语言工具 v22.6.0.LTS 用户指南介绍了适用于 TMS320C28x 器件的汇编语言工具（用于开发
汇编语言代码的汇编器和其他工具）、汇编器指令、宏、通用目标文件格式和符号调试指令。
TMS320C28x 优化 C/C++ 编译器 v22.6.0.LTS 用户指南介绍了 TMS320C28x C/C++ 编译器。此编译器接受
ANSI 标准C/C++ 源代码，并为TMS320C28x 器件生成TMS320 DSP 汇编语言源代码。
TMS320C28x DSP/BIOS 5.x 应用程序编程接口(API) 参考指南介绍了如何使用DSP/BIOS 进行开发。
应用报告
SMT 和封装应用手册网站列出了有关 TI Surface Mount Technology (SMT) 的文档以及涵盖各种封装相关主题的
应用手册。
TMS320x281x 至 TMS320x2833x 或 2823x 的迁移概述介绍了如何从 281x 器件设计迁移至 2833x 或 2823x 设
计。
TMS320x280x 至 TMS320x2833x 或 2823x 的迁移概述介绍了如何从 280x 器件设计迁移至 2833x 或 2823x 设
计。
TMS320C28x FPU 入门概括介绍了2000™ Delfino 微控制器器件中的浮点单元(FPU)。
在 TMS320F28xxx DSP 上运行一个来自内部闪存的应用介绍了正确配置软件以执行来自片上闪存的应用程序所
需达到的要求。提供了对DSP/BIOS 和非DSP/BIOS 项目的要求。包括示例代码项目。
使用C/C++ 对TMS320x28xx 和TMS320x28xxx 外设进行编程介绍了一种硬件抽象层实现方案，这可以使在28x
DSP 上进行 C/C++ 编码变得更简单。文中将此方法与传统的#define 宏进行了比较，还提到了代码效率和特例寄
存器方面的问题。
在 TMS320F280x 微控制器上将 PWM 输出用作数模转换器介绍了一种将 TMS320F280x 系列微控制器上的片上
脉宽调制(PWM) 信号生成器用作数模转换器(DAC) 的方法。
使用TUSB3410 USB 转UART 桥接芯片实现TMS320F280x 微控制器USB 连接介绍了如何使用简单的通信回传
程序实现开发系统的硬件连接以及软件准备与运行。
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Product Folder Links: TMS320F28335 TMS320F28335-Q1 TMS320F28334 TMS320F28333 TMS320F28332
TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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将 TMS320x280x/28xxx 中的增强型正交编码器脉冲 (eQEP) 模块用作专用捕捉单元介绍了如何将 eQEP 模块用
作专用捕捉单元且该操作适用于TMS320x280x/28xxx 系列处理器。
使用ePWM 模块实现0% - 100% 占空比控制介绍了如何使用 ePWM 模块提供0% 至100% 占空比控制且该操作
适用于TMS320x280x 系列处理器。
TMS320x280x 和 TMS320F2801x ADC 校准介绍了一种提高 TMS320x280x 和 TMS320F2801x 器件上 12 位
ADC 的绝对精度的方法。固有增益和偏移误差会影响 ADC 的绝对精度。这份报告中描述的方法能够改进 ADC 的
绝对精度到好于 0.5% 的水平。这份应用报告有一个选项来下载一个示例程序，此程序从 F2808 EzDSP 上的
RAM 执行。
在 TMS320C28x DSP 上进行在线栈溢出检测介绍了在 TMS320C28x DSP 上进行在线栈溢出检测的方法。提供
了包含一些函数的C 源代码，用于在DSP/BIOS 和非DSP/BIOS 应用中执行溢出检测。
PowerPAD™ 热增强型封装重点讨论了将PowerPAD™ 封装集成到PCB 设计中的具体细节。
半导体包装方法介绍了向终端用户发货时对半导体器件所用的包装方法。
计算嵌入式处理器的有效使用寿命提供了一种如何计算 TI 嵌入式处理器 (EP) 在电子系统中运行时的有效使用寿
命的方法。本文档的目标读者为希望确定TI EP 的可靠性是否符合终端系统可靠性要求的总工程师。
半导体和IC 封装热指标介绍了新旧热指标及其在系统级结温估算方面的应用。
IBIS（I/O 缓冲器信息规范）建模简介讨论了 IBIS 的各个方面，包括其历史、优势、兼容性、模型生成流程、输
入/输出结构建模中的数据要求以及未来趋势。
C2000™ 微控制器的串行闪存编程介绍了使用闪存内核和ROM 加载程序对器件进行串行编程。
nFBGA 封装提供了nFBGA 封装的技术背景信息，并说明了如何使用它们实现先进的电路板布局。
10.5 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
10.6 商标
Code Composer Studio™, DSP/BIOS™, MicroStar BGA™, C2000™, PowerPAD™, TI E2E™, and MicroStar Junior
™ are trademarks of Texas Instruments.
EtherCAT® is a registered trademark of Beckhoff Automation GmbH, Germany.
所有商标均为其各自所有者的财产。
10.7 Electrostatic Discharge Caution
This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled
with appropriate precautions. Failure to observe proper handling and installation procedures can cause damage.
ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may
be more susceptible to damage because very small parametric changes could cause the device not to meet its published
specifications.
10.8 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
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Product Folder Links: TMS320F28335 TMS320F28335-Q1 TMS320F28334 TMS320F28333 TMS320F28332
TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
TMS320F28335, TMS320F28335-Q1, TMS320F28334, TMS320F28333
TMS320F28332, TMS320F28235, TMS320F28235-Q1
TMS320F28234, TMS320F28234-Q1, TMS320F28232, TMS320F28232-Q1
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11 机械、封装和可订购信息
11.1 封装重新设计详情
说明
采用MicroStar BGA™ 封装的器件采用层压 nFBGA 封装进行了重新设计。这种nFBGA 封装提供了类似于数据表
中的电气性能。该封装占用空间也类似于MicroStar BGA。更多详细信息，请参阅nFBGA 封装应用报告。
通篇使用新的封装标识符来代替已停止使用的封装标识符（请参阅表11-1）。
本数据表末尾的“封装选项附录”将会显示新的封装标识符。
如需了解更新后的nFBGA 封装图，请参阅本数据表末尾。
表11-1. 封装标识符
旧封装标识符
新封装标识符
ZHH
ZAY
废止原因
由于收到基板供应商的设备停产通知，我们将逐步停止提供一些 MicroStar BGA 和 MicroStar Junior™ BGA 封装
器件并告知最后可采购期限。
这些器件现已转为采用nFBGA 封装。
受影响的器件
表11-2 介绍了受影响的器件、旧封装标识符和新封装标识符。
表11-2. 器件和命名规则
已停产的MicroStar BGA 器件
重新设计的层压nFBGA 器件
TMS320F28232ZAYA
器件
TMS320F2823x
TMS320F28232ZHHA
TMS320F28234ZHHA
TMS320F28234ZAYA
TMS320F2833x
TMS320F28334ZHHA
TMS320F28335ZHHA
TMS320F28334ZAYA
TMS320F28335ZAYA
11.2 封装信息
以下页面包含机械、封装和可订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，
且不会对此文档进行修订。如需获取此数据表的浏览器版本，请查阅左侧的导航栏。
若要了解关于TI 封装的更多信息，请访问封装网站。
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TMS320F28235 TMS320F28235-Q1 TMS320F28234 TMS320F28234-Q1 TMS320F28232 TMS320F28232-Q1
PACKAGE OPTION ADDENDUM
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20-Jul-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
PGF
PTP
PTP
ZAY
PGF
PTP
PTP
ZAY
ZJZ
Qty
(1)
(2)
(3)
(4/5)
(6)
TMS320F28232PGFA
TMS320F28232PTPQ
TMS320F28232PTPS
TMS320F28232ZAYA
TMS320F28234PGFA
TMS320F28234PTPQ
TMS320F28234PTPS
TMS320F28234ZAYA
TMS320F28234ZJZA
TMS320F28234ZJZQ
TMS320F28234ZJZS
TMS320F28235PGFA
TMS320F28235PTPQ
TMS320F28235PTPS
TMS320F28235ZJZA
TMS320F28235ZJZQ
TMS320F28235ZJZQR
ACTIVE
LQFP
HLQFP
HLQFP
NFBGA
LQFP
HLQFP
HLQFP
NFBGA
BGA
176
176
176
179
176
176
176
179
176
176
176
176
176
176
176
176
176
40
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
NIPDAU
Level-3-260C-168 HR
Level-4-260C-72 HR
Level-4-260C-72 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-4-260C-72 HR
Level-4-260C-72 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-4-260C-72 HR
Level-4-260C-72 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
-40 to 85
-40 to 125
-40 to 125
-40 to 85
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-40 to 125
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-40 to 85
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-40 to 125
-40 to 85
-40 to 125
-40 to 125
F28232PGFA
TMS320
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
40
NIPDAU
NIPDAU
SNAGCU
NIPDAU
NIPDAU
NIPDAU
SNAGCU
SNAGCU
SNAGCU
SNAGCU
NIPDAU
NIPDAU
NIPDAU
SNAGCU
SNAGCU
SNAGCU
TMS320
F28232PTPQ
40
TMS320
F28232PTPS
160
40
TMS320
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F28234PGFA
TMS320
40
TMS320
F28234PTPQ
40
TMS320
F28234PTPS
160
126
126
126
40
TMS320
F28234ZAYA
320F28234ZJZA
TMS
BGA
ZJZ
320F28234ZJZQ
TMS
BGA
ZJZ
320F28234ZJZS
TMS
LQFP
HLQFP
HLQFP
BGA
PGF
PTP
PTP
ZJZ
F28235PGFA
TMS320
40
TMS320
F28235PTPQ
40
TMS320
F28235PTPS
126
126
320F28235ZJZA
TMS
BGA
ZJZ
320F28235ZJZQ
TMS
BGA
ZJZ
1000 RoHS & Green
320F28235ZJZQ
Addendum-Page 1
PACKAGE OPTION ADDENDUM
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Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
TMS
TMS320F28235ZJZS
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TMS320F28332PTPS
TMS320F28333PGFA
TMS320F28334PGFA
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TMS320F28334ZAYA
TMS320F28334ZJZA
TMS320F28334ZJZS
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TMS320F28335PTPS
TMS320F28335ZAYA
TMS320F28335ZAYAR
TMS320F28335ZJZA
TMS320F28335ZJZQ
TMS320F28335ZJZQR
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
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ACTIVE
ACTIVE
BGA
LQFP
HLQFP
LQFP
LQFP
HLQFP
NFBGA
BGA
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PGF
PGF
PTP
ZAY
ZJZ
176
176
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176
179
176
176
176
176
176
179
179
176
176
176
126
40
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
RoHS & Green
SNAGCU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
SNAGCU
SNAGCU
SNAGCU
NIPDAU
NIPDAU
NIPDAU
SNAGCU
SNAGCU
SNAGCU
SNAGCU
SNAGCU
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-4-260C-72 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-4-260C-72 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-4-260C-72 HR
Level-4-260C-72 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
-40 to 125
-40 to 85
-40 to 125
-40 to 85
-40 to 85
320F28235ZJZS
TMS
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
F28332PGFA
TMS320
40
TMS320
F28332PTPS
40
F28333PGFA
TMS320
40
F28334PGFA
TMS320
40
TMS320
F28334PTPS
160
126
126
40
-40 to 85
-40 to 85
-40 to 125
-40 to 85
-40 to 125
-40 to 125
-40 to 85
-40 to 85
-40 to 85
-40 to 125
-40 to 125
TMS320
F28334ZAYA
320F28334ZJZA
TMS
BGA
ZJZ
320F28334ZJZS
TMS
LQFP
HLQFP
HLQFP
NFBGA
NFBGA
BGA
PGF
PTP
PTP
ZAY
ZAY
ZJZ
F28335PGFA
TMS320
40
TMS320
F28335PTPQ
40
TMS320
F28335PTPS
160
TMS320
F28335ZAYA
1000 RoHS & Green
TMS320
F28335ZAYA
126
126
RoHS & Green
RoHS & Green
320F28335ZJZA
TMS
BGA
ZJZ
320F28335ZJZQ
TMS
BGA
ZJZ
1000 RoHS & Green
320F28335ZJZQ
TMS
Addendum-Page 2
PACKAGE OPTION ADDENDUM
www.ti.com
20-Jul-2023
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
TMS320F28335ZJZS
ACTIVE
BGA
ZJZ
176
126
RoHS & Green
SNAGCU
Level-3-260C-168 HR
-40 to 125
320F28335ZJZS
TMS
Samples
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
OTHER QUALIFIED VERSIONS OF TMS320F28232, TMS320F28232-Q1, TMS320F28234, TMS320F28234-Q1, TMS320F28235, TMS320F28235-Q1, TMS320F28335,
TMS320F28335-Q1 :
Addendum-Page 3
PACKAGE OPTION ADDENDUM
www.ti.com
20-Jul-2023
Catalog : TMS320F28232, TMS320F28234, TMS320F28235, TMS320F28335
•
Automotive : TMS320F28232-Q1, TMS320F28234-Q1, TMS320F28235-Q1, TMS320F28335-Q1
•
NOTE: Qualified Version Definitions:
Catalog - TI's standard catalog product
•
Automotive - Q100 devices qualified for high-reliability automotive applications targeting zero defects
•
Addendum-Page 4
PACKAGE MATERIALS INFORMATION
www.ti.com
21-Jul-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
TMS320F28335ZJZQR
BGA
ZJZ
176
1000
330.0
24.4
15.25 15.25
2.6
20.0
24.0
Q1
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
21-Jul-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
BGA ZJZ 176
SPQ
Length (mm) Width (mm) Height (mm)
336.6 336.6 41.3
TMS320F28335ZJZQR
1000
Pack Materials-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
21-Jul-2023
TRAY
L - Outer tray length without tabs
KO -
Outer
tray
height
W -
Outer
tray
width
Text
P1 - Tray unit pocket pitch
CW - Measurement for tray edge (Y direction) to corner pocket center
CL - Measurement for tray edge (X direction) to corner pocket center
Chamfer on Tray corner indicates Pin 1 orientation of packed units.
*All dimensions are nominal
Device
Package Package Pins SPQ Unit array
Max
matrix temperature
(°C)
L (mm)
W
K0
P1
CL
CW
Name
Type
(mm) (µm) (mm) (mm) (mm)
TMS320F28232PGFA
TMS320F28232ZAYA
TMS320F28234PGFA
TMS320F28234PTPQ
TMS320F28234ZAYA
TMS320F28234ZJZA
TMS320F28234ZJZS
TMS320F28235PGFA
TMS320F28235PTPS
TMS320F28235ZJZA
TMS320F28235ZJZQ
TMS320F28235ZJZS
TMS320F28332PGFA
TMS320F28333PGFA
TMS320F28334PGFA
TMS320F28334PTPS
TMS320F28334ZAYA
PGF
ZAY
PGF
PTP
ZAY
ZJZ
LQFP
NFBGA
LQFP
HLQFP
NFBGA
BGA
176
179
176
176
179
176
176
176
176
176
176
176
176
176
176
176
179
40
160
40
4x10
8 x 20
4x10
150
150
150
150
150
150
150
150
150
150
150
150
150
150
150
150
150
315 135.9 7620 20.7
315 135.9 7620 15.4
315 135.9 7620 20.7
315 135.9 7620 20.7
315 135.9 7620 15.4
315 135.9 7620 17.2
315 135.9 7620 17.2
315 135.9 7620 20.7
315 135.9 7620 20.7
315 135.9 7620 17.2
315 135.9 7620 17.2
315 135.9 7620 17.2
315 135.9 7620 20.7
315 135.9 7620 20.7
315 135.9 7620 20.7
315 135.9 7620 20.7
315 135.9 7620 15.4
30.4
20.7
11.2 19.65
30.4
30.4
20.7
20.7
40
4x10
160
126
126
40
8 x 20
7 X 18
7 X 18
4x10
11.2 19.65
11.3 16.35
11.3 16.35
ZJZ
BGA
PGF
PTP
ZJZ
LQFP
HLQFP
BGA
30.4
30.4
20.7
20.7
40
4x10
126
126
126
40
7 X 18
7 X 18
7 X 18
4x10
11.3 16.35
11.3 16.35
11.3 16.35
ZJZ
BGA
ZJZ
BGA
PGF
PGF
PGF
PTP
ZAY
LQFP
LQFP
LQFP
HLQFP
NFBGA
30.4
30.4
30.4
30.4
20.7
20.7
20.7
20.7
40
4x10
40
4x10
40
4x10
160
8 x 20
11.2 19.65
Pack Materials-Page 3
PACKAGE MATERIALS INFORMATION
www.ti.com
21-Jul-2023
Device
Package Package Pins SPQ Unit array
Max
L (mm)
W
K0
P1
CL
CW
Name
Type
matrix temperature
(°C)
(mm) (µm) (mm) (mm) (mm)
TMS320F28334ZJZA
TMS320F28334ZJZS
TMS320F28335PGFA
TMS320F28335PTPQ
TMS320F28335PTPS
TMS320F28335ZAYA
TMS320F28335ZJZA
TMS320F28335ZJZQ
TMS320F28335ZJZS
ZJZ
ZJZ
PGF
PTP
PTP
ZAY
ZJZ
ZJZ
ZJZ
BGA
BGA
176
176
176
176
176
179
176
176
176
126
126
40
7 X 18
7 X 18
4x10
150
150
150
150
150
150
150
150
150
315 135.9 7620 17.2
315 135.9 7620 17.2
315 135.9 7620 20.7
315 135.9 7620 20.7
315 135.9 7620 20.7
315 135.9 7620 15.4
315 135.9 7620 17.2
315 135.9 7620 17.2
315 135.9 7620 17.2
11.3 16.35
11.3 16.35
LQFP
HLQFP
HLQFP
NFBGA
BGA
30.4
30.4
30.4
20.7
20.7
20.7
40
4x10
40
4x10
160
126
126
126
8 x 20
7 X 18
7 X 18
7 X 18
11.2 19.65
11.3 16.35
11.3 16.35
11.3 16.35
BGA
BGA
Pack Materials-Page 4
PACKAGE OUTLINE
ZHH0179A
UBGA - 1.4 mm max height
SCALE 1.200
BALL GRID ARRAY
12.1
11.9
B
A
BALL A1
CORNER
12.1
11.9
0.9
C
SEATING PLANE
0.1 C
BALL TYP
1.4 MAX
0.45
0.35
10.4 TYP
SYMM
P
N
M
L
K
10.4
TYP
J
H
G
F
SYMM
E
D
0.8
C
TYP
B
A
9
10
1
2
3
4
5
6
7
8
11
12
13 14
0.55
0.45
179X
0.15
0.08
C A B
C
0.8 TYP
4220265/A 05/2017
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This is a Pb-free solder ball design.
www.ti.com
EXAMPLE BOARD LAYOUT
ZHH0179A
UBGA - 1.4 mm max height
BALL GRID ARRAY
(0.8) TYP
179X ( 0.4)
1
3
4
5
6
7
8
2
9
10 11 12 13 14
A
(0.8) TYP
B
C
D
E
F
G
H
J
SYMM
K
L
M
N
P
SYMM
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE: 8X
0.05 MIN
0.05 MAX
METAL UNDER
SOLDER MASK
(
0.4)
METAL
(
0.4)
EXPOSED
EXPOSED
METAL
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL
NON-SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
NOT TO SCALE
4220265/A 05/2017
NOTES: (continued)
4. Final dimensions may vary due to manufacturing tolerance considerations and also routing constraints.
See Texas Instruments Literature No. SSZA002 (www.ti.com/lit/ssza002).
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EXAMPLE STENCIL DESIGN
ZHH0179A
UBGA - 1.4 mm max height
BALL GRID ARRAY
(0.8) TYP
179X 0.4
(0.8) TYP
2
3
4
5
6
7
8
9
10
11
12
13
14
1
A
B
C
D
E
F
G
H
J
SYMM
K
L
M
N
P
SYMM
SOLDER PASTE EXAMPLE
BASED ON 0.15 mm THICK STENCIL
SCALE: 10X
4220265/A 05/2017
NOTES: (continued)
5. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release.
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PACKAGE OUTLINE
PBGA - 2.05 mm max height
PLASTIC BALL GRID ARRAY
ZJZ0176A
15.2
14.8
A
B
13.2
12.8
BALL A1 CORNER
13.2 15.2
12.8 14.8
2.05 MAX
C
SEATING PLANE
0.10 C
(0.56)
BALL TYP
0.6
0.3
13 TYP
SYMM
TYP
(0.5) TYP
(0.5) TYP
P
N
M
L
K
J
H
G
F
13
TYP
SYMM
E
D
C
0.7
176X Ø
B
A
0.4
0.10
C A B
1 TYP
1
2
3
5
6
8
9
10
4
7
11 12 14
13
1 TYP
4223413/C 02/2019
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This is a lead-free solder ball design.
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EXAMPLE BOARD LAYOUT
PBGA - 2.05 mm max height
PLASTIC BALL GRID ARRAY
ZJZ0176A
176X (Ø 0.5)
(1) TYP
SYMM
A
B
C
(1) TYP
D
E
F
G
H
J
SYMM
K
L
M
N
P
1
2
3
4
5
6
7
8
9
10 11 12 13 14
LAND PATTERN EXAMPLE
SCALE: 6X
0.05 MAX
0.05 MIN
(Ø0.5)
METAL
EXPOSED METAL
EXPOSED METAL
(Ø0.5)
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
SOLDER MASK
OPENING
NON -SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
NOT TO SCALE
4223413/C 02/2019
NOTES: (continued)
4. Final dimension may vary due to manufacturing tolerance considerations and also routing constraints. For information, see Texas
Instruments literature number SSZA002 (www.ti.com/lit/ssza002).
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EXAMPLE STENCIL DESIGN
PBGA - 2.05 mm max height
PLASTIC BALL GRID ARRAY
ZJZ0176A
176X (Ø 0.5)
(1) TYP
SYMM
A
B
C
(1) TYP
D
E
F
G
H
J
SYMM
K
L
M
N
P
1
2
3
4
5
7
6
8
9
10 11 12 13 14
SOLDER PASTE EXAMPLE
BASED ON 0.15 mm THICK STENCIL
SCALE: 6X
4223413/C 02/2019
NOTES: (continued)
5. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release.
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PACKAGE OUTLINE
ZAY0179A
NFBGA - 1.4 mm max height
S
C
A
L
E
1
.
2
0
0
PLASTIC BALL GRID ARRAY
12.1
11.9
B
A
BALL A1
CORNER
12.1
11.9
1.4 MAX
C
SEATING PLANE
0.45
0.35
⌓ 0.12 C
10.4 TYP
(0.8)
(0.8)
SYMM
℄
P
N
M
L
K
J
SYMM
℄
H
G
10.4 TYP
F
E
D
C
0.55
179X
0.45
B
A
⌀0.15Ⓜ C A B
⌖
⌀0.08Ⓜ C
1
2
3
4
5
6
7
8
9
10 11 12 13 14
0.8 TYP
0.8 TYP
4225014/C 07/2020
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
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EXAMPLE BOARD LAYOUT
ZAY0179A
NFBGA - 1.4 mm max height
PLASTIC BALL GRID ARRAY
(0.8) TYP
179X ( 0.4)
(0.8) TYP
1
2
4
5
7
13
3
9
10
11
14
6
8
12
A
B
C
D
E
F
G
H
J
SYMM
℄
K
L
M
N
P
SYMM
℄
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE: 10X
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
METAL UNDER
SOLDER MASK
EXPOSED METAL
(
0.4)
(
0.4)
SOLDER MASK
OPENING
SOLDER MASK
OPENING
EXPOSED METAL
METAL EDGE
NON-SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
NOT TO SCALE
4225014/C 07/2020
NOTES: (continued)
3. Final dimensions may vary due to manufacturing tolerance considerations and also routing constraints.
For information, see Texas Instruments literature number SPRAA99 (www.ti.com/lit/spraa99).
www.ti.com
EXAMPLE STENCIL DESIGN
ZAY0179A
NFBGA - 1.4 mm max height
PLASTIC BALL GRID ARRAY
(0.8) TYP
179X ( 0.4)
(0.8) TYP
1
2
4
5
7
13
3
9
10
11
14
6
8
12
A
B
C
D
E
F
G
H
J
SYMM
℄
K
L
M
N
P
SYMM
℄
SOLDER PASTE EXAMPLE
BASED ON 0.150 mm THICK STENCIL
SCALE: 10X
4225014/C 07/2020
NOTES: (continued)
4. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release.
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GENERIC PACKAGE VIEW
PTP 176
24 x 24, 0.5 mm pitch
HLQFP - 1.6 mm max height
PLASTIC QUAD FLATPACK
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4226435/A
www.ti.com
PACKAGE OUTLINE
HLQFP - 1.6 mm max height
PLASTIC QUAD FLATPACK
PTP0176E
24.2
23.8
NOTE 3
B
PIN 1 ID
176
133
1
132
24.2
23.8
NOTE 3
26.2
25.8
TYP
44
89
45
88
0.27
0.17
176X
172X 0.5
A
4X 21.5
0.08
C A B
C
1.6 MAX
SEATING PLANE
(0.127) TYP
SEE DETAIL A
7.16
6.62
88
45
89
44
0.25
GAGE PLANE
(1.4)
0°-7°
0.15
0.05
0.08 C
7.18
6.64
177
0.75
0.45
0.48 KEEPOUT 9 PLACES
0.75 KEEPOUT 9 PLACES
132
1
176
133
4218967/A 01/2019
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not exceed
0.15 per side.
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EXAMPLE BOARD LAYOUT
HLQFP - 1.6 mm max height
PLASTIC QUAD FLATPACK
PTP0176E
(
22)
NOTE 7
(7.16)
176
133
SOLDER MASK
DEFINED PAD
176X (1.5)
1
132
176X (0.3)
177
172X (0.5)
SYMM
(7.18) (25.4)
(Ø0.2) VIA
TYP
(1 TYP)
(R0.05) TYP
44
89
(1 TYP)
SYMM
45
88
METAL COVERED
BY SOLDER MASK
SEE DETAILS
(25.4)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE: 3X
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
OPENING
METAL
EXPOSED METAL
EXPOSED METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4218967/A 01/2019
NOTES: (continued)
5. Publication IPC-7351 may have alternate designs.
6. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
7. This package is designed to be soldered to a thermal pad on the board. See technical brief. Powerpad thermally enhanced
package, Texas Instruments Literature No. SLMA002 (www.ti.com/lit/slma002) and SLMA004 (www.ti.com/lit/slma004).
8. Vias are optional depending on application, refer to device data sheet. It is recommended that vias under paste be filled, plugged
or tented.
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EXAMPLE STENCIL DESIGN
HLQFP - 1.6 mm max height
PLASTIC QUAD FLATPACK
PTP0176E
(7.16)
BASED ON
0.125 THICK STENCIL
176
133
176X (1.5)
1
132
176X (0.3)
177
172X (0.5)
SYMM
(7.18)(25.4)
(Ø0.2) VIA
TYP
44
89
45
88
METAL COVERED
BY SOLDER MASK
SYMM
(25.4)
SOLDER PASTE EXAMPLE
EXPOSED PAD
100% PRINTED SOLDER COVERAGE BY AREA
SCALE: 3X
4218967/A 01/2019
NOTES: (continued)
7. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
8. Board assembly site may have different recommendations for stencil design.
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PACKAGE OUTLINE
PGF0176A
LQFP - 1.6 mm max height
SCALE 0.550
PLASTIC QUAD FLATPACK
24.2
23.8
NOTE 3
B
PIN 1 ID
133
176
1
132
24.2
23.8
26.2
TYP
25.8
NOTE 3
44
89
45
88
0.27
0.17
A
176X
172X 0.5
0.08
C A B
4X 21.5
C
SEATING PLANE
1.6 MAX
SEE DETAIL A
(0.13)
TYP
0.25
(1.4)
GAGE PLANE
0.15
0.05
0.08 C
0 -7
0.75
0.45
A
12
DETAIL A
TYPICAL
4215177/A 05/2017
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs.
4. Reference JEDEC registration MS-026.
www.ti.com
EXAMPLE BOARD LAYOUT
PGF0176A
LQFP - 1.6 mm max height
PLASTIC QUAD FLATPACK
SYMM
176
133
176X (1.5)
1
132
176X (0.3)
172X (0.5)
SYMM
(25.4)
(R0.05) TYP
89
44
SEE DETAILS
45
88
(25.4)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:4X
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
OPENING
METAL
EXPOSED METAL
EXPOSED METAL
METAL UNDER
SOLDER MASK
SOLDER MASK
OPENING
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4215177/A 05/2017
NOTES: (continued)
5. Publication IPC-7351 may have alternate designs.
6. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
PGF0176A
LQFP - 1.6 mm max height
PLASTIC QUAD FLATPACK
SYMM
176
133
176X (1.5)
176X (0.3)
1
132
172X (0.5)
SYMM
(25.4)
(R0.05) TYP
44
89
45
88
(25.4)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:4X
4215177/A 05/2017
NOTES: (continued)
7. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
8. Board assembly site may have different recommendations for stencil design.
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