TSV912AIDR [TI]
Dual, 5.5-V, 8-MHz, RRIO operational amplifier | D | 8 | -40 to 125;
| 型号： | TSV912AIDR |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | Dual, 5.5-V, 8-MHz, RRIO operational amplifier | D | 8 | -40 to 125 放大器 光电二极管 |
| 文件： | 总53页 (文件大小：3909K) |
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TSV911, TSV912, TSV914
ZHCSGK3B –JULY 2017–REVISED APRIL 2018
TSV91x 轨至轨输入/输出、8MHz 运算放大器
1 具有
3 说明
1
•
•
•
•
•
•
•
•
•
•
轨至轨输入和输出
TSV91x 系列单通道、双通道和四通道运算放大器专为
通用 应用。此系列器件具有轨至轨输入和输出 (RRIO)
摆幅、宽带宽 (8MHz) 和低失调电压（0.3mV 典型
值）等特性，专为需要在速度与功耗之间实现良好平衡
的各种 应用 而设计。该运算放大器单位增益稳定，具
有极低输入偏置电流，这些特性使其适用于具有高源阻
抗的 应用 。该系列器件还具有低输入偏置电流，适用
于传感器接口、电池供电和便携式 应用以及有源滤
波。
低噪声：1kHz 时为 18nV/√Hz
低功耗：550µA（典型值）
高增益带宽：8MHz
工作电源电压范围：2.5V 至 5.5V
低输入偏置电流：1pA（典型值）
低输入失调电压：1.9mV（最大值）
低偏移电压漂移：±0.5µV/°C（典型值）
ESD 内部保护：±4kV 人体模型 (HBM)
扩展温度范围：–40°C 至 +125°C
TSV91x 采用稳健耐用的设计，方便电路设计人员使
用。特性 包括具有单位增益稳定的集成 RFI-EMI 抑制
滤波器，在过驱条件下不会出现反相，以及具有高静电
放电 (ESD) 保护（4kV HBM）。
2 应用
•
•
•
•
•
•
•
•
•
•
•
电池供电类 应用
电机控制
器件信息(1)
电源模块
器件型号
TSV911
封装
SOT-23 (5) (2)
SOIC (8)
封装尺寸（标称值）
1.60mm × 2.90mm
3.91mm × 4.90mm
2.00mm × 2.00mm
8.65mm × 3.91mm
4.40mm × 5.00mm
HVAC：采暖、通风和空调
洗衣机
冰箱
TSV912
TSV914
WSON (8)
SOIC (14)
医疗仪器
有源滤波器
传感器信号调节
音频接收器
车用信息娱乐
TSSOP (14)
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附
录。
(2) 封装仅为预览版。
小信号过冲与负载电容间的关系
低侧电机控制
60
VBUS
50
40
30
20
ILOAD
ZLOAD
5 V
+
TSV91x
VOUT
RSHUNT
0.1 ꢀ
VSHUNT
RF
165 kꢀ
10
0
Overshoot+
Overshoot-
0
50
100
150
200
250
300
RG
3.4 kꢀ
Capacitive Load (pF)
C025
1
本文档旨在为方便起见，提供有关 TI 产品中文版本的信息，以确认产品的概要。 有关适用的官方英文版本的最新信息，请访问 www.ti.com，其内容始终优先。 TI 不保证翻译的准确
性和有效性。 在实际设计之前，请务必参考最新版本的英文版本。
English Data Sheet: SBOS878
TSV911, TSV912, TSV914
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目录
8.4 器件功能模式........................................................... 18
应用和实现............................................................. 19
9.1 应用信息.................................................................. 19
9.2 典型应用.................................................................. 19
1
2
3
4
5
6
7
具有.......................................................................... 1
应用.......................................................................... 1
说明.......................................................................... 1
修订历史记录 ........................................................... 2
器件比较表............................................................... 3
引脚配置和功能........................................................ 4
规格.......................................................................... 7
7.1 绝对最大额定值......................................................... 7
7.2 ESD 额定值............................................................... 7
7.3 建议运行条件............................................................. 7
7.4 热性能信息：TSV912................................................ 8
7.5 热性能信息：TSV914................................................ 8
9
10 电源建议................................................................ 21
10.1 输入和 ESD 保护................................................... 21
11 布局 ....................................................................... 22
11.1 布局指南................................................................ 22
11.2 布局示例................................................................ 22
12 器件和文档支持 ..................................................... 23
12.1 文档支持................................................................ 23
12.2 相关链接................................................................ 23
12.3 接收文档更新通知 ................................................. 23
12.4 社区资源................................................................ 23
12.5 商标....................................................................... 23
12.6 静电放电警告......................................................... 23
12.7 术语表 ................................................................... 23
13 机械、封装和可订购信息....................................... 23
7.6 电气特性：VS（总电源电压）= (V+) – (V–) = 2.5V 至
5.5V............................................................................ 9
7.7 典型特性.................................................................. 11
详细 说明................................................................ 17
8.1 概要......................................................................... 17
8.2 功能框图.................................................................. 17
8.3 特性 描述................................................................. 18
8
4 修订历史记录
Changes from Revision A (October 2017) to Revision B
Page
•
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•
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•
•
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已更改 在器件信息 表格中将 TSV914 14 引脚 TSSOP 封装从预览更改为生产数据.............................................................. 1
已删除 器件信息 表格中 8 引脚 WSON 封装的封装预览说明................................................................................................. 1
Deleted 删除了器件比较 表中 PW (TSSOP) 封装的封装预览说明......................................................................................... 3
Deleted 删除了器件比较 表中 DSG (WSON) 封装的封装预览说明........................................................................................ 3
Deleted 删除了引脚配置和功能 部分中 TSV912 DSG 封装引脚图中的封装预览说明............................................................ 5
Added 将 DGK (VSSOP) 热性能信息添加到热性能信息：TSV912 表中 ............................................................................... 8
Deleted 删除了热性能信息 表中 TSV914 PW (TSSOP) 封装的封装预览说明 ....................................................................... 8
Added 将 PW (TSSOP) 封装信息添加到热性能信息：TSV914 表中 ..................................................................................... 8
Changed 将 TSV914 PW (TSSOP) 结至环境热阻从 135.8°C/W 更改为 205.8°C/W............................................................. 8
Changed 将 TSV914 PW (TSSOP) 结至外壳（顶部）热阻从 64°C/W 更改为 106.7°C/W ................................................... 8
Changed 将 TSV914 PW (TSSOP) 结至电路板热阻从 79°C/W 更改为 133.9°C/W .............................................................. 8
Changed 将 TSV914 PW (TSSOP) 结至顶部特征参数从 15.7°C/W 更改为 34.4°C/W.......................................................... 8
Changed 将 TSV914 PW (TSSOP) 结至电路板特征参数从 78.4°C/W 更改为 132.6°C/W.................................................... 8
Changes from Original (July 2017) to Revision A
Page
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•
已更改 在器件信息 表格中将 TSV914 14 引脚 SOIC 封装从预览更改为生产数据................................................................. 1
已删除 器件信息 表格中的 TSV911 SC70、SOT-553 和 SOIC 封装..................................................................................... 1
已删除 器件信息 表格中的 TSV912 VSSOP 封装 .................................................................................................................. 1
Deleted 删除了引脚图和引脚功能 表 ...................................................................................................................................... 4
Deleted 删除了引脚图像和引脚功能 表................................................................................................................................... 5
Deleted 删除了 TSV914 引脚图和引脚功能 表中的封装预览说明 .......................................................................................... 6
Added 添加了 TSV914 热性能信息 表.................................................................................................................................... 8
已添加 在图 35 中添加了 2017 年版权声明 .......................................................................................................................... 19
2
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TSV911, TSV912, TSV914
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5 器件比较表
封装引线
通道
数
器件
DBV(1)
D
—
8
DSG
—
PW
—
(2)
TSV911
1
2
4
5
TSV912
TSV914
—
—
8
—
14
—
14
(1) 封装预览
(2) 器件预览
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3
TSV911, TSV912, TSV914
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中的 TSV911 SC70 和 SOIC 封装
6 引脚配置和功能
TSV911 DBV 封装 (1)
5 引脚 SOT-23
俯视图
OUT
V-
1
2
3
5
4
V+
+IN
-IN
(1) 封装预览
引脚功能：TSV911
引脚
I/O
说明
名称
–IN
+IN
OUT
V–
编号
4
3
1
2
5
I
反相输入
I
同相输入
输出
O
—
—
负（最低）电源或接地（对于单电源供电）
正（最高）电源
V+
4
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中的 TSV912 DGK 和 DGS 封装
TSV912 D，DGK 封装 (1)
8 引脚 SOIC、VSSOP
俯视图
TSV912 DSG 封装
带有外露散热焊盘的 8 引脚 WSON 封装
俯视图
OUT A
1
2
3
4
8
7
6
5
V+
8
7
6
5
V+
OUT A
-IN A
+IN A
V-
1
2
3
4
Exposed
Thermal
Die Pad
on
-IN A
+IN A
V-
OUT B
-IN B
+IN B
OUT B
-IN B
+IN B
Underside(1)
引脚功能：TSV912
引脚
I/O
说明
名称
编号
2
–IN A
+IN A
–IN B
+IN B
OUT A
OUT B
V–
I
I
反相输入，通道 A
同相输入，通道 A
反相输入，通道 B
同相输入，通道 B
输出，通道 A
3
6
I
5
I
1
O
O
—
—
7
输出，通道 B
4
负（最低）电源或接地（对于单电源供电）
正（最高）电源
V+
8
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5
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TSV914 D、PW 封装
14 引脚 SOIC、TSSOP
俯视图
OUT A
-IN A
+IN A
V+
1
2
3
4
5
6
7
14 OUT D
A
D
13 -IN D
12 +IN D
11 V-
+IN B
-IN B
OUT B
10 +IN C
9
8
-IN C
B
C
OUT C
引脚功能：TSV914
引脚
I/O
说明
名称
编号
2
–IN A
+IN A
–IN B
+IN B
–IN C
+IN C
–IN D
+IN D
OUT A
OUT B
OUT C
OUT D
V–
I
I
反相输入，通道 A
同相输入，通道 A
反相输入，通道 B
同相输入，通道 B
反相输入，通道 C
同相输入，通道 C
反相输入，通道 D
同相输入，通道 D
输出，通道 A
3
6
I
5
I
9
I
10
13
12
1
I
I
I
O
O
O
O
—
—
7
输出，通道 B
8
输出，通道 C
14
11
4
输出，通道 D
负（最低）电源或接地（对于单电源供电）
正（最高）电源
V+
6
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7 规格
7.1 绝对最大额定值
在自然通风温度下测得（除非另有说明）(1)
最小值
(V–) – 0.5
-10
最大值
单位
电源电压
6
(V+) + 0.5
(V+) – (V–) + 0.2
10
V
共模
差模
电压(2)
电流(2)
V
信号输入引脚
mA
mA
输出短路(3)
额定温度，TA
结温，TJ
连续
–40
125
150
150
°C
贮存温度，Tstg
–65
(1) 应力超出“绝对最大额定值”下所列的值可能会对器件造成永久损坏。这些列出的值仅仅是极端条件下的应力额定值，并不表示器件在这些条
件下以及在“建议运行条件”以外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可能会影响器件的可靠性。
(2) 输入引脚被二极管钳制至电源轨。对于摆幅能超过电源轨 0.5V 的输入信号，应将其电流限制在 10mA 或者更低。
(3) 对地短路，每个封装对应一个放大器。
7.2 ESD 额定值
在自然通风温度范围内测得（除非另有说明）
值
单位
人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001(1)
充电器件模型 (CDM)，符合 JEDEC 规范 JESD22-C101(2)
±4000
±1500
V(ESD)
静电释放
V
(1) JEDEC 文档 JEP155 指出：500V HBM 时能够在标准 ESD 控制流程下安全生产。
(2) JEDEC 文档 JEP157 指出：250V CDM 时能够在标准 ESD 控制流程下安全生产。
7.3 建议运行条件
在自然通风温度范围内测得（除非另有说明）
最小值
2.5
最大值
单位
VS
电源电压
5.5
V
额定温度范围
–40
125
°C
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7
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7.4 热性能信息：TSV912
TSV912
DGK (VSSOP)
8 引脚
热指标(1)
D (SOIC)
8 引脚
157.6
104.6
99.7
DSG (WSON)
8 引脚
94.4
单位
RθJA
结至环境热阻
201.2
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻
结至电路板热阻
85.7
116.5
61.3
122.9
ψJT
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
55.6
21.2
13
ψJB
99.2
121.4
61.7
RθJC(bot)
不适用
不适用
34.4
(1) 有关传统和新热指标的更多信息，请参阅应用报告《半导体和 IC 封装热指标》。
7.5 热性能信息：TSV914
TSV914
热指标(1)
D (SOIC)
14 引脚
PW (TSSOP)
单位
14 引脚
205.8
106.7
133.9
34.4
RθJA
RθJC(top)
RθJB
ψJT
结至环境热阻
106.9
69
°C/W
°C/W
°C/W
°C/W
°C/W
结至外壳（顶部）热阻
结至电路板热阻
63
结至顶部特征参数
结至电路板特征参数
25.9
62.7
ψJB
132.6
(1) 有关传统和新热指标的更多信息，请参阅应用报告《半导体和 IC 封装热指标》。
8
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7.6 电气特性：VS（总电源电压）= (V+) – (V–) = 2.5V 至 5.5V
TA = 25°C，RL = 10kΩ（连接至 VS / 2），VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
失调电压
VS = 5V
±0.3
±1.5
±3
VOS
输入失调电压
mV
VS = 5V
TA = –40°C 至 +125°C
VS = 5V
TA = –40°C 至 +125°C
dVOS/dT 漂移
PSRR 电源抑制比
±0.5
µV/°C
VS = 2.5V – 5.5V，VCM = (V–)
±7
µV/V
dB
通道分离，直流
直流时
100
输入电压范围
VCM
共模电压范围
VS = 2.5V 至 5.5V
(V–) – 0.1
80
(V+)+0.1
V
VS = 5.5V
(V–) – 0.1V < VCM < (V+) – 1.4V
TA = –40°C 至 +125°C
103
VS = 5.5V，VCM = –0.1V 至 5.6V
TA = –40°C 至 +125°C
57
87
88
81
CMRR
共模抑制比
dB
VS = 2.5V，(V–) – 0.1V < VCM < (V+) – 1.4V
TA = –40°C 至 +125°C
VS = 2.5V，VCM = –0.1V 至 1.9V
TA = –40°C 至 +125°C
输入偏置电流
IB
输入偏置电流
±1
pA
pA
IOS
噪声
En
输入失调电流
±0.05
输入电压噪声（峰峰值）
输入电压噪声密度
VS = 5V，f = 0.1Hz 至 10Hz
VS = 5V，f = 10kHz
VS = 5V，f = 1kHz
f = 1kHz
4.77
12
µVPP
nV/√Hz
nV/√Hz
fA/√Hz
en
18
in
输入电流噪声密度
10
输入电容
CID
差分
共模
2
4
pF
pF
CIC
开环增益
VS = 2.5V，(V–) + 0.04V < VO < (V+) – 0.04V
RL = 10kΩ
100
130
100
130
VS = 5.5V，(V–) + 0.05V < VO < (V+) – 0.05V
RL = 10kΩ
104
AOL
开环电压增益
dB
VS = 2.5V，(V–) + 0.06V < VO < (V+) – 0.06V
RL = 2kΩ
VS = 5.5V，(V–) + 0.15V < VO < (V+) – 0.15V
RL = 2kΩ
频率响应
GBP
增益带宽积
相位裕度
VS = 5V，G = 1
VS = 5V，G = 1
8
MHz
φm
55
度
VS = 5V，G = 1
RL = 2kΩ
SR
压摆率
4.5
V/µs
CL = 100pF
精度达到 0.1%，VS = 5V，2V 阶跃，G = 1
CL = 100pF
0.5
1
tS
建立时间
µs
µs
精度达到 0.01%，VS = 5V，2V 阶跃，G = 1
CL = 100pF
tOR
过载恢复时间
VS = 5V，VIN × 增益 > VS
0.2
THD + N 总谐波失真 + 噪声(1)
VS = 5V，VO = 1VRMS，G = 1，f = 1kHz
0.0008%
输出
VS = 5.5V，RL = 10kΩ
VS=5.5V，RL=2kΩ
15
50
VO
相对于电源轨的电压输出摆幅
mV
(1) 三阶滤波器；–3dB 时的带宽 = 80kHz。
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电气特性：VS（总电源电压）= (V+) – (V–) = 2.5V 至 5.5V (continued)
TA = 25°C，RL = 10kΩ（连接至 VS / 2），VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）
参数
测试条件
最小值
典型值
±50
最大值
单位
mA
Ω
ISC
短路电流
VS = 5V
ZO
开环输出阻抗
VS = 5V，f = 10MHz
100
电源
VS = 5.5V，IO = 0mA
550
750
IQ
每个放大器的静态电流
µA
VS = 5.5V，IO = 0mA，TA = –40°C 至 +125°C
1100
10
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7.7 典型特性
TA = 25°C 时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）
35
30
25
20
15
10
5
50
40
30
20
10
0
0
Offset Voltage Drift (µV/C)
C001
Offset Voltage (µV)
C002
TA = –40°C 至 +125°C
图 1. 失调电压产生分布
图 2. 失调电压漂移分布
500
400
2500
2000
1500
1000
500
300
200
100
0
0
œ100
œ200
œ300
œ400
œ500
œ500
œ1000
œ1500
œ2000
œ2500
0
25
50
75
100
125
150
-4
-3
-2
-1
0
1
2
3
4
œ50
œ25
Temperature (°C)
Input Common Mode Voltage (V)
C003
C005
V+ = 2.75V，V– = –2.75V
图 3. 失调电压与温度间的关系
图 4. 失调电压与共模电压间的关系
120
100
80
60
40
20
0
210
1000
500
0
Gain
Phase
180
150
120
90
60
500
1000
30
-20
100
0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
5.5
1k
10k
100k
1M
10M
Frequency (Hz)
Supply Voltage (V)
C004
C006
VS = 2.5V 至 5.5V
CL = 10pF
图 5. 失调电压与电源间的关系
图 6. 开环增益和相位与频率间的关系
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典型特性 (接下页)
TA = 25°C 时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）
40
250
200
150
100
50
IBN
IBP
IOS
30
20
10
0
-10
-20
-30
-40
0
G = +1
G = +10
G = -1
œ50
0
25
Temperature (°C)
图 8. 输入偏置电流与温度间的关系
50
75
100
125
œ50
œ25
1k
10k
100k
Frequency (Hz)
1M
10M
C007
C008
图 7. 闭环增益与频率间的关系
3
2
120
PSRR-
PSRR+
CMRR
100
80
60
40
20
0
-40°C
-40°C
125°C
85°C
1
25°C
0
25°C
85°C
œ1
œ2
œ3
125°C
10
20
30
40
50
60
Output Current (mA)
C009
1k
10k
100k
1M
10M
Frequency (Hz)
V+ = 2.75V，V– = –2.75V
C011
图 9. 输出电压摆幅与输出电流间的关系
图 10. CMRR 和 PSRR 与频率间的关系
（以输入为参考）
10
55
50
45
40
35
30
9
8
7
6
5
4
3
2
1
0
25
50
75
100
125
150
œ50
œ25
0
25
50
75
100
125
œ50
œ25
Temperature (°C)
Temperature (°C)
C016
C012
VCM = (V–) –0.1V 至
VCM = (V–) – 0.1V 至
VS = 5.5V
RL= 10kΩ
VS = 5.5V
RL = 10kΩ
(V+) –1.4V
(V+) + 0.1V
TA= –40°C 至 +125°C
TA= –40°C 至 +125°C
图 12. CMRR 与温度间的关系
图 11. CMRR 与温度间的关系
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典型特性 (接下页)
TA = 25°C 时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）
10
9
8
7
6
5
Time (1s/div)
0
25
50
75
100
125
œ50
œ25
Temperature (°C)
C013
C014
VS = 2.5V 至 5.5V
VS = 2.5V 至 5.5V
图 13. PSRR 与温度间的关系
图 14. 0.1Hz 至 10Hz 输入电压噪声
120
100
80
60
40
20
0
-90
-95
-100
-105
-110
-115
-120
10
100
1k
10k
100k
100
1k
10k
Frequency (Hz)
Frequency (Hz)
C015
C017
VS = 5.5V
G = 1
VCM = 2.5V
RL = 2kΩ
BW = 80kHz
VOUT = 0.5VRMS
图 15. 输入电压噪声频谱密度与频率间的关系
图 16. THD + N 与频率间的关系
œ40
œ60
œ40
œ60
œ80
œ80
œ100
œ100
œ120
œ120
0.001
0.01
0.1
1
0.001
0.01
0.1
1
Output Voltage Amplitude (VRMS
VCM = 2.5V
)
Output Voltage Amplitude (VRMS
VCM = 2.5V
)
C019
C018
VS = 5.5V
G = –1
RL = 2kΩ
VS = 5.5V
G = 1
RL = 2kΩ
BW = 80kHz
f = 1kHz
BW = 80kHz
f = 1kHz
图 18. THD + N 与幅度间的关系
图 17. THD + N 与幅度间的关系
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典型特性 (接下页)
TA = 25°C 时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）
800
700
600
500
400
300
200
100
0
600
580
560
540
520
500
0
25
50
75
100
125
œ50
œ25
1.5
2
2.5
3
3.5
4
4.5
5
5.5
Temperature (°C)
Supply Voltage (V)
C021
C020
图 19. 静态电流与电源电压间的关系
图 20. 静态电流与温度间的关系
200
60
50
40
30
20
10
0
160
120
80
40
0
Overshoot+
Overshoot-
0
50
100
150
200
250
300
Capacitive Load (pF)
V– = –2.75V
C025
10k
100k
Frequency (Hz)
1M
10M
V+ = 2.75V
G = 1V/V
C024
RL = 10kΩ
VOUT 阶跃 = 100mVp-p
图 22. 小信号过冲与负载电容间的关系
图 21. 开环输出阻抗与频率间的关系
60
50
40
30
20
10
0
Input
Overshoot(+)
Overshoot(-)
Output
Time (200 µs/div)
0
50
100
150
200
250
300
Capacitive Load (pF)
V– = –2.75V
C026
C036
V+ = 2.75V
G = –1V/V
RL = 10kΩ
V+ = 2.75V，V– = –2.75V
V
OUT 阶跃 = 100mVp-p
图 23. 小信号过冲与负载电容间的关系
图 24. 无相位反转
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典型特性 (接下页)
TA = 25°C 时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）
Input
Output
INPUT
OUTPUT
Time (1 µs/div)
Time (0.1µs/div)
C028
C031
C041
C030
V+ = 2.75V，V– = –2.75V，G = –10V/V
V+ = 2.75V，V– = –2.75V，G = 1V/V
图 25. 过载恢复
图 26. 小信号阶跃响应
80
60
40
20
Sinking
0
Sourcing
œ20
œ40
œ60
œ80
Input
Output
Time (1 µs/div)
0
25
50
75
100
125
œ50
œ25
Temperature (°C)
C034
V+ = 2.75V
V– = –2.75V
CL = 100pF
G = 1V/V
图 27. 大信号阶跃响应
图 28. 短路电流与温度间的关系
0
140
120
100
80
-20
-40
-60
60
-80
40
-100
-120
-140
20
0
10M
100M
1G
Frequency (Hz)
PRF = –10dBm
100
1k
10k
100k
1M
10M
Frequency (Hz)
C038
V+ = 2.75V，V– = –2.75V
图 30. 通道分离与频率间的关系
图 29. 以同相输入为参考的电磁干扰抑制比 (EMIRR+)
与频率间的关系
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典型特性 (接下页)
TA = 25°C 时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）
200
160
120
80
90
75
60
45
30
15
0
40
0
0
10
20
30
40
50
60
70
80
90 100
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
5.5
Capacitive Load (pF)
Output Voltage (V)
C037
C023
VS = 5.5V
VS = 5.5V
图 31. 相位裕度与容性负载间的关系
图 32. 开环电压增益与输出电压间的关系
100
75
100
75
50
50
25
25
0
0
-25
-50
-75
-100
-125
-150
œ25
œ50
œ75
œ100
0
0.3
0.6
0.9
0
0.3
0.6
0.9
1.2
1.5
Settling time (µs)
Settling time (µs)
C032
C033
图 33. 大信号建立时间（正）
图 34. 大信号建立时间（负）
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8 详细 说明
8.1 概要
TSV91x 系列是低功耗、轨至轨输入和输出运算放大器系列。这些器件的工作电压范围为 2.5V 至 5.5V，具有单位
增益稳定特性，并且适用于各种通用 应用。输入共模电压范围包括两个电源轨，并支持将 TSV91x 系列器件用于
几乎任何单电源应用。轨至轨输入和输出摆幅可大幅扩大动态范围（尤其在低电源 应用 中），并且适用于驱动采
样模数转换器 (ADC)。
8.2 功能框图
V+
Reference
Current
VIN+
VINÛ
VBIAS1
Class AB
Control
Circuitry
VO
VBIAS2
VÛ
(Ground)
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8.3 特性 描述
8.3.1 轨至轨输入
TSV91x 系列的输入共模电压范围相对于电源轨向外扩展了 100mV，从而支持 2.5V 至 5.5V 的完整电源电压范
围。此性能由一个互补输入级实现：一个 N 通道输入差分对和一个 P 通道差分对并联，如功能框图所示。当输入
电压靠近正轨（通常在 (V+) – 1.4V 到高于正电源电压 100mV 之间）时，N 沟道对有效；而当输入在低于负电源
电压 100mV 到大约 (V+) – 1.4V 之间时，P 沟道对有效。通常当介于 (V+) – 1.2V 到 (V+) – 1V 之间的小切换区域
内，两个通道对都会打开。此 200mV 转换区域可能会随工艺不同而发生变化，最高可达 200mV。因此，此转换区
域（两个级都打开）在低端上的范围介于 (V+) – 1.4V 至 (V+) – 1.2V 之间，而在高端上的范围高达 (V+) – 1V 至
(V+) – 0.8V。在此转换区域内，与器件在该区域外运行相比，PSRR、CMRR、失调电压、温漂和 THD 等性能可
能会下降。
8.3.2 轨至轨输出
TSV91x 系列器件是一种低功耗、低电压运算放大器，可提供强大的输出驱动能力。一个具有共源晶体管的 AB 类
输出级可实现完全的轨至轨输出摆幅功能。对于 10kΩ 的阻性负载，无论施加的电源电压是多少，输出摆幅都在两
个电源轨的 15mV 范围内。不同的负载情况会改变放大器在靠近电源轨范围内摆动的能力。
8.3.3 过载恢复
过载恢复定义为运算放大器输出从饱和状态恢复到线性状态所需的时间。当输出电压由于高输入电压或高增益而超
过额定工作电压时，运算放大器的输出器件进入饱和区。器件进入饱和区后，输出器件中的电荷载体需要时间回到
线性状态。当电荷载体回到线性状态时，器件开始以指定的压摆率进行转换。因此，传播延迟（过载情况下）等于
过载恢复时间与转换时间之和。TSV91x 系列器件的过载恢复时间大约为 200ns。
8.4 器件功能模式
TSV91x 系列拥有单功能模式。只要电源电压在 2.5V (±1.25V) 与 5.5V (±2.75V) 之间，这些器件就处于通电状
态。
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9 应用和实现
注
以下 应用 部分中的信息不属于 TI 组件规格的范围，TI 不担保其准确性和完整性。TI 的客
户应负责确定组件是否适用于其应用。客户应验证并测试其设计实现，以确认系统功能。
9.1 应用信息
TSV91x 系列 可实现 8MHz 带宽和 4.5V/µs 压摆率，且每个通道仅有 550µA 的电源电流，从而在低功耗的情况下
提供良好的交流性能。在直流 应用 中也具有良好性能，其输入噪声电压低（在 1kHz 时为 18nV/√Hz），输入偏置
电流低，且典型的输入失调电压为 0.3mV。
9.2 典型应用
图 35 显示了低侧电机控制应用中配置的 TSV91x。
VBUS
ILOAD
ZLOAD
5 V
+
TSV91x
VOUT
RSHUNT
0.1 ꢀ
VSHUNT
RF
165 kꢀ
RG
3.4 kꢀ
图 35. 低侧电机控制应用中的 TSV91x
9.2.1 设计要求
此设计的设计要求如下：
•
•
•
负载电流：0A 至 1A
输出电压：4.95V
最大分流电压：100mV
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典型应用 (接下页)
9.2.2 详细设计流程
图 35 中电路的传递函数如公式 1 所示
VOUT = ILOAD ìRSHUNT ìGain
(1)
负载电流 (ILOAD) 在分流电阻器 (RSHUNT) 上产生压降。负载电流设置为 0A 至 1A。为了在最大负载电流下保持分流
电压低于 100mV，公式 2 中定义了最大分流电阻。
VSHUNT _MAX
100mV
1A
RSHUNT
=
=
=100mW
ILOAD_MAX
(2)
根据公式 2，RSHUNT 为 100mΩ。ILOAD 和 RSHUNT 产生的电压降由 TSV91x 放大，从而产生大约 0V 至 4.95V 的输
出电压。TSV91x 产生必要输出电压时所需的增益根据公式 3 算出：
V
OUT _MAX - VOUT _MIN
(
)
Gain =
VIN_MAX - V
IN_MIN
(3)
根据公式 3 计算出的所需增益为 49.5V/V，由电阻器 RF 和 RG 设定此值。公式 4 用于调整电阻器 RF 和 RG 的大
小，从而将 TSV91x 的增益设置为 49.5V/V。
R
(
)
F
Gain = 1+
R
G
(4)
选择 RF 为 165kΩ 而 RG 为 3.4kΩ 的组合时可获得大约 49.5V/V 的增益。图 36 显示了图 35 所示电路的测量传递
函数。
9.2.3 应用曲线
5
4
3
2
1
0
0
0.2
0.4
0.6
0.8
1
ILOAD (A)
C219
图 36. 低侧电流检测传递函数
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10 电源建议
TSV91x 系列器件的额定工作电压范围是 2.5V 至 5.5V（±1.25V 至 ±2.75V）；许多规格在 –40°C 至 +125°C 的温
度下适用。典型特性 部分提供的参数可能随工作电压或温度的变化而出现显著变化。
CAUTION
电源电压超过 6V 可能会对器件造成永久损坏；请参阅绝对最大额定值 表。
将 0.1µF 旁路电容器置于电源引脚附近，以减小从高噪声电源或高阻抗电源中耦合进来的误差。有关旁路电容器位
置的更多详细信息，请参阅 部分。
10.1 输入和 ESD 保护
TSV91x 系列器件在所有引脚上均整合了内部 ESD 保护电路。对于输入和输出引脚，这种保护包括输入和电源引
脚之间连接的导流二极管。只要电流如绝对最大额定值 表中所述不超过 10mA，这些 ESD 保护二极管就能提供电
路内输入过驱保护。图 37显示了如何通过将串联输入电阻器添加到被驱动的输入端来限制输入电流。添加的电阻
器会增加放大器输入端的热噪声；在对噪声敏感的 应用中，该值必须保持在最低值。
V+
IOVERLOAD
10-mA maximum
VOUT
Device
VIN
5 kW
图 37. 输入电流保护
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11 布局
11.1 布局指南
为了实现器件的最佳运行性能，应使用良好的印刷电路板 (PCB) 布局规范，包括：
•
噪声可以通过整个电路的电源引脚和运算放大器本身的电源引脚传入模拟电路。旁路电容为局部模拟电路提
供低阻抗电源，用于降低耦合噪声。
–
在每个电源引脚和接地端之间连接低 ESR 0.1µF 陶瓷旁路电容器，放置位置尽量靠近器件。从 V+ 到接
地端的单个旁路电容器适用于单通道电源 应用。
•
将电路的模拟和数字部分单独接地是最简单和最有效的噪声抑制方法之一。多层 PCB 中通常将一层或多层
专门作为接地层。接地层有助于散热和降低电磁干扰 (EMI) 噪声拾取。确保对数字接地和模拟接地进行物理
隔离，同时应注意接地电流。有关更多详细信息，请参阅《电路板布局技巧》。
•
•
为了减少寄生耦合，请让输入走线尽可能远离电源或输出走线。如果这些走线不能保持分离，则敏感走线与
有噪声走线垂直相交比平行更好。
外部组件的位置应尽量靠近器件。如图 39 所示，使 RF 和 RG 接近反相输入可最大限度地减小反相输入端
的寄生电容。
•
•
•
•
尽可能缩短输入迹线。切记：输入走线是电路中最敏感的部分。
考虑在关键走线周围设定驱动型低阻抗保护环。这样可显著减少附近走线在不同电势下产生的泄漏电流。
为获得最佳性能，建议在组装 PCB 板后进行清洗。
任何精密集成电路都可能因湿气渗入塑料封装中而出现性能变化。请遵循所有的 PCB 水清洁流程，建议将
PCB 组装烘干，以去除清洗时渗入器件封装中的湿气。大多数情形下，清洗后在 85°C 下低温烘干 30 分钟
即可。
11.2 布局示例
VIN A
VIN B
+
+
VOUT A
VOUT B
RG
RG
RF
RF
图 38. 图 39 的原理图表示
Place components
close to device and to
each other to reduce
parasitic errors.
OUT A
Use low-ESR,
ceramic bypass
capacitor. Place as
close to the device
as possible.
VS+
GND
OUT A
V+
RF
RG
OUT B
GND
-IN A
+IN A
Vœ
OUT B
-IN B
RF
GND
VIN B
VIN A
RG
+IN B
Keep input traces short
and run the input traces
as far away from
the supply lines
Use low-ESR,
GND
ceramic bypass
capacitor. Place as
close to the device
as possible.
VSœ
Ground (GND) plane on another layer
as possible.
图 39. 布局示例
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12 器件和文档支持
12.1 文档支持
12.1.1 相关文档
如需相关文档，请参阅：
德州仪器 (TI)，《电路板布局技巧》
12.2 相关链接
下表列出了快速访问链接。类别包括技术文档、支持和社区资源、工具和软件，以及立即订购快速访问。
表 1. 相关链接
器件
产品文件夹
单击此处
单击此处
单击此处
立即订购
单击此处
单击此处
单击此处
技术文档
单击此处
单击此处
单击此处
工具与软件
单击此处
单击此处
单击此处
支持和社区
单击此处
单击此处
单击此处
TSV911
TSV912
TSV914
12.3 接收文档更新通知
要接收文档更新通知，请导航至 TI.com.cn 上的器件产品文件夹。单击右上角的通知我 进行注册，即可每周接收产
品信息更改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
12.4 社区资源
下列链接提供到 TI 社区资源的连接。链接的内容由各个分销商“按照原样”提供。这些内容并不构成 TI 技术规范，
并且不一定反映 TI 的观点；请参阅 TI 的 《使用条款》。
TI E2E™ 在线社区 TI 的工程师对工程师 (E2E) 社区。此社区的创建目的在于促进工程师之间的协作。在
e2e.ti.com 中，您可以咨询问题、分享知识、拓展思路并与同行工程师一道帮助解决问题。
设计支持
TI 参考设计支持 可帮助您快速查找有帮助的 E2E 论坛、设计支持工具以及技术支持的联系信息。
12.5 商标
E2E is a trademark of Texas Instruments.
All other trademarks are the property of their respective owners.
12.6 静电放电警告
ESD 可能会损坏该集成电路。德州仪器 (TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理措施和安装程序 , 可
能会损坏集成电路。
ESD 的损坏小至导致微小的性能降级 , 大至整个器件故障。 精密的集成电路可能更容易受到损坏 , 这是因为非常细微的参数更改都可
能会导致器件与其发布的规格不相符。
12.7 术语表
SLYZ022 — TI 术语表。
这份术语表列出并解释术语、缩写和定义。
13 机械、封装和可订购信息
以下页面包含机械、封装和可订购信息。这些信息是指定器件的最新可用数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。如需获取此数据表的浏览器版本，请查阅左侧的导航栏。
版权 © 2017–2018, Texas Instruments Incorporated
23
PACKAGE OPTION ADDENDUM
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7-Jul-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
TSV911AIDBVR
TSV911AIDCKR
TSV912AIDDFR
TSV912AIDGKR
ACTIVE
ACTIVE
SOT-23
SC70
DBV
DCK
DDF
DGK
5
5
8
8
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
2500 RoHS & Green
NIPDAU | SN
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
1U2F
1EK
Samples
Samples
Samples
Samples
SN
ACTIVE SOT-23-THIN
NIPDAU
T12A
T912
ACTIVE
ACTIVE
VSSOP
VSSOP
NIPDAU | SN
| NIPDAUAG
TSV912AIDGKT
DGK
8
250
RoHS & Green
NIPDAU | SN
| NIPDAUAG
Level-2-260C-1 YEAR
-40 to 125
T912
Samples
TSV912AIDR
TSV912AIDSGR
TSV912AIDSGT
TSV912AIPWR
TSV914AIDR
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
SOIC
WSON
WSON
TSSOP
SOIC
D
8
8
2500 RoHS & Green
3000 RoHS & Green
NIPDAU | SN
NIPDAU
NIPDAU
NIPDAU | SN
NIPDAU
SN
Level-2-260C-1 YEAR
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
TSV912
T912
Samples
Samples
Samples
Samples
Samples
Samples
Samples
DSG
DSG
PW
D
8
250
RoHS & Green
T912
8
2000 RoHS & Green
2500 RoHS & Green
2000 RoHS & Green
TSV912
TSV914AD
TSV914
TSV914
14
14
14
TSV914AIPWR
TSV914AIPWT
TSSOP
TSSOP
PW
PW
250
RoHS & Green
SN
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
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7-Jul-2023
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
9-Jul-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
TSV911AIDBVR
TSV911AIDBVR
TSV911AIDCKR
TSV912AIDDFR
SOT-23
SOT-23
SC70
DBV
DBV
DCK
DDF
5
5
5
8
3000
3000
3000
3000
180.0
180.0
178.0
180.0
8.4
8.4
9.0
8.4
3.2
3.2
2.4
3.2
3.2
3.2
2.5
3.2
1.4
1.4
1.2
1.4
4.0
4.0
4.0
4.0
8.0
8.0
8.0
8.0
Q3
Q3
Q3
Q3
SOT-23-
THIN
TSV912AIDGKR
TSV912AIDGKR
TSV912AIDGKT
TSV912AIDGKT
TSV912AIDGKT
TSV912AIDR
VSSOP
VSSOP
VSSOP
VSSOP
VSSOP
SOIC
DGK
DGK
DGK
DGK
DGK
D
8
8
2500
2500
250
330.0
330.0
330.0
330.0
330.0
330.0
180.0
180.0
330.0
330.0
330.0
12.4
12.4
12.4
12.4
12.4
12.4
8.4
5.3
5.3
5.3
5.3
5.3
6.4
2.3
2.3
7.0
7.0
6.5
3.4
3.4
3.4
3.4
3.4
5.2
2.3
2.3
3.6
3.6
9.0
1.4
1.4
1.4
1.4
1.4
2.1
1.15
1.15
1.6
1.6
2.1
8.0
8.0
8.0
8.0
8.0
8.0
4.0
4.0
8.0
8.0
8.0
12.0
12.0
12.0
12.0
12.0
12.0
8.0
Q1
Q1
Q1
Q1
Q1
Q1
Q2
Q2
Q1
Q1
Q1
8
8
250
8
250
8
2500
3000
250
TSV912AIDSGR
TSV912AIDSGT
TSV912AIPWR
TSV912AIPWR
TSV914AIDR
WSON
WSON
TSSOP
TSSOP
SOIC
DSG
DSG
PW
8
8
8.4
8.0
8
2000
2000
2500
12.4
12.4
16.4
12.0
12.0
16.0
PW
8
D
14
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
9-Jul-2023
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
TSV914AIPWR
TSV914AIPWT
TSSOP
TSSOP
PW
PW
14
14
2000
250
330.0
330.0
12.4
12.4
6.9
6.9
5.6
5.6
1.6
1.6
8.0
8.0
12.0
12.0
Q1
Q1
Pack Materials-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
9-Jul-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
TSV911AIDBVR
TSV911AIDBVR
TSV911AIDCKR
TSV912AIDDFR
TSV912AIDGKR
TSV912AIDGKR
TSV912AIDGKT
TSV912AIDGKT
TSV912AIDGKT
TSV912AIDR
SOT-23
SOT-23
SC70
DBV
DBV
DCK
DDF
DGK
DGK
DGK
DGK
DGK
D
5
5
3000
3000
3000
3000
2500
2500
250
210.0
210.0
190.0
210.0
366.0
366.0
366.0
356.0
366.0
356.0
210.0
210.0
356.0
366.0
356.0
366.0
366.0
185.0
185.0
190.0
185.0
364.0
364.0
364.0
356.0
364.0
356.0
185.0
185.0
356.0
364.0
356.0
364.0
364.0
35.0
35.0
30.0
35.0
50.0
50.0
50.0
35.0
50.0
35.0
35.0
35.0
35.0
50.0
35.0
50.0
50.0
5
SOT-23-THIN
VSSOP
VSSOP
VSSOP
VSSOP
VSSOP
SOIC
8
8
8
8
8
250
8
250
8
2500
3000
250
TSV912AIDSGR
TSV912AIDSGT
TSV912AIPWR
TSV912AIPWR
TSV914AIDR
WSON
DSG
DSG
PW
8
WSON
8
TSSOP
TSSOP
SOIC
8
2000
2000
2500
2000
250
PW
8
D
14
14
14
TSV914AIPWR
TSV914AIPWT
TSSOP
TSSOP
PW
PW
Pack Materials-Page 3
PACKAGE OUTLINE
DCK0005A
SOT - 1.1 max height
S
C
A
L
E
5
.
6
0
0
SMALL OUTLINE TRANSISTOR
C
2.4
1.8
0.1 C
1.4
1.1
B
1.1 MAX
A
PIN 1
INDEX AREA
1
2
5
NOTE 4
(0.15)
(0.1)
2X 0.65
1.3
2.15
1.85
1.3
4
3
0.33
5X
0.23
0.1
0.0
(0.9)
TYP
0.1
C A B
0.15
0.22
0.08
GAGE PLANE
TYP
0.46
0.26
8
0
TYP
TYP
SEATING PLANE
4214834/C 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-203.
4. Support pin may differ or may not be present.
www.ti.com
EXAMPLE BOARD LAYOUT
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X (0.65)
4
(R0.05) TYP
(2.2)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:18X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214834/C 03/2023
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X(0.65)
4
(R0.05) TYP
(2.2)
SOLDER PASTE EXAMPLE
BASED ON 0.125 THICK STENCIL
SCALE:18X
4214834/C 03/2023
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
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PACKAGE OUTLINE
DDF0008A
SOT-23 - 1.1 mm max height
S
C
A
L
E
4
.
0
0
0
PLASTIC SMALL OUTLINE
C
2.95
2.65
SEATING PLANE
TYP
PIN 1 ID
AREA
0.1 C
A
6X 0.65
8
1
2.95
2.85
NOTE 3
2X
1.95
4
5
0.38
0.22
8X
0.1
C A B
1.65
1.55
B
1.1 MAX
0.20
0.08
TYP
SEE DETAIL A
0.25
GAGE PLANE
0.1
0.0
0 - 8
0.6
0.3
DETAIL A
TYPICAL
4222047/C 10/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
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EXAMPLE BOARD LAYOUT
DDF0008A
SOT-23 - 1.1 mm max height
PLASTIC SMALL OUTLINE
8X (1.05)
SYMM
1
8
8X (0.45)
SYMM
6X (0.65)
5
4
(R0.05)
TYP
(2.6)
LAND PATTERN EXAMPLE
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4222047/C 10/2022
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DDF0008A
SOT-23 - 1.1 mm max height
PLASTIC SMALL OUTLINE
8X (1.05)
SYMM
(R0.05) TYP
8
1
8X (0.45)
SYMM
6X (0.65)
5
4
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4222047/C 10/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
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PACKAGE OUTLINE
DBV0005A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
1.45
0.90
B
A
PIN 1
INDEX AREA
1
2
5
(0.1)
2X 0.95
1.9
3.05
2.75
1.9
(0.15)
4
3
0.5
5X
0.3
0.15
0.00
(1.1)
TYP
0.2
C A B
NOTE 5
0.25
GAGE PLANE
0.22
0.08
TYP
8
0
TYP
0.6
0.3
TYP
SEATING PLANE
4214839/G 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-178.
4. Body dimensions do not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.25 mm per side.
5. Support pin may differ or may not be present.
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EXAMPLE BOARD LAYOUT
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214839/G 03/2023
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214839/G 03/2023
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
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EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
GENERIC PACKAGE VIEW
DSG 8
2 x 2, 0.5 mm pitch
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4224783/A
www.ti.com
PACKAGE OUTLINE
DSG0008A
WSON - 0.8 mm max height
SCALE 5.500
PLASTIC SMALL OUTLINE - NO LEAD
2.1
1.9
B
A
0.32
0.18
PIN 1 INDEX AREA
2.1
1.9
0.4
0.2
ALTERNATIVE TERMINAL SHAPE
TYPICAL
0.8
0.7
C
SEATING PLANE
0.05
0.00
SIDE WALL
0.08 C
METAL THICKNESS
DIM A
OPTION 1
0.1
OPTION 2
0.2
EXPOSED
THERMAL PAD
(DIM A) TYP
0.9 0.1
5
4
6X 0.5
2X
1.5
9
1.6 0.1
8
1
0.32
0.18
PIN 1 ID
(45 X 0.25)
8X
0.4
0.2
8X
0.1
C A B
C
0.05
4218900/E 08/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
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EXAMPLE BOARD LAYOUT
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
(0.9)
(
0.2) VIA
8X (0.5)
TYP
1
8
8X (0.25)
(0.55)
SYMM
9
(1.6)
6X (0.5)
5
4
SYMM
(1.9)
(R0.05) TYP
LAND PATTERN EXAMPLE
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4218900/E 08/2022
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
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EXAMPLE STENCIL DESIGN
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
8X (0.5)
METAL
8
SYMM
1
8X (0.25)
(0.45)
SYMM
9
(0.7)
6X (0.5)
5
4
(R0.05) TYP
(0.9)
(1.9)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD 9:
87% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:25X
4218900/E 08/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
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PACKAGE OUTLINE
PW0008A
TSSOP - 1.2 mm max height
S
C
A
L
E
2
.
8
0
0
SMALL OUTLINE PACKAGE
C
6.6
6.2
SEATING PLANE
TYP
PIN 1 ID
AREA
A
0.1 C
6X 0.65
8
5
1
3.1
2.9
NOTE 3
2X
1.95
4
0.30
0.19
8X
4.5
4.3
1.2 MAX
B
0.1
C A
B
NOTE 4
(0.15) TYP
SEE DETAIL A
0.25
GAGE PLANE
0.15
0.05
0.75
0.50
0 - 8
DETAIL A
TYPICAL
4221848/A 02/2015
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm per side.
5. Reference JEDEC registration MO-153, variation AA.
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EXAMPLE BOARD LAYOUT
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
8X (0.45)
(R0.05)
1
4
TYP
8
SYMM
6X (0.65)
5
(5.8)
LAND PATTERN EXAMPLE
SCALE:10X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
NOT TO SCALE
4221848/A 02/2015
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
(R0.05) TYP
8X (0.45)
1
4
8
SYMM
6X (0.65)
5
(5.8)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:10X
4221848/A 02/2015
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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相关型号：
TSV912AIDSGR
Dual, 5.5-V, 8-MHz, RRIO operational amplifier | DSG | 8 | -40 to 125Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TSV912AIDSGT
Dual, 5.5-V, 8-MHz, RRIO operational amplifier | DSG | 8 | -40 to 125Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TSV912AIDT
Rail-to-rail input/output 8MHz operational amplifiersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
STMICROELECTR
TSV912AIPWR
Dual, 5.5-V, 8-MHz, RRIO operational amplifier | PW | 8 | -40 to 125Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TSV912AIST
Rail-to-rail input/output 8MHz operational amplifiersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
STMICROELECTR
TSV912AIYD
Rail-to-rail input/output 8MHz operational amplifiersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
STMICROELECTR
TSV912AIYDT
Rail-to-rail input/output 8MHz operational amplifiersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
STMICROELECTR
TSV912AIYST
Single, dual, and quad rail-to-rail input/output 8 MHz operational amplifiersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
STMICROELECTR
TSV912AQDGKRQ1
TSV91xA-Q1 Automotive Rail-to-Rail Input/Output, 8-MHz Operational AmplifiersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TSV912AQDRQ1
TSV91xA-Q1 Automotive Rail-to-Rail Input/Output, 8-MHz Operational AmplifiersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TSV912H
High temperature rail-to-rail input/output 8 MHz operational amplifiersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
STMICROELECTR
TSV912HYDT
Wide-bandwidth (8MHz), high temperature range (150oC) rail to rail input/output 5V CMOS Op-Amps, dualWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
STMICROELECTR
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