XF2800157QPMQ1_技术文档

TMS320F2800157-Q1, TMS320F2800157

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TMS320F280015x 实时微控制器

• 模拟系统

– 两个4MSPS 12 位模数转换器(ADC)

1 特性

• 120MHz 32 位锁步双TMS320C28x 内核

• 多达21 个外部通道（11 个与GPIO 共享）

• 每个ADC 具有四个集成后处理块(PPB)

– 一个带12 位基准

– IEEE 754 浮点单元(FPU)

– 三角法数学单元(TMU)

– CRC 引擎和指令(VCRC)

• 片上存储器

数模转换器(DAC) 的窗口比较器(CMPSS)

• 数字干扰滤波器

– 256KB (128KW) 单组闪存（ECC 保护）

– 36KB (18KW) RAM（ECC/奇偶校验保护）

– 双区域安全

• COMPDACOUT（11 位）

– 三个具有9.5 位有效基准DAC 的窗口比较器

(CMPSS_LITE)

– 安全启动和JTAG 锁定

• 时钟和系统控制

• 增强型控制外设

– 14 个ePWM 通道，包含四个具有高分辨率功能

（150ps 分辨率）的通道

• 集成式死区支持

• 集成式硬件跳匣区域(TZ)

– 三个增强型捕捉(eCAP) 模块

– 两个支持CW/CCW 运行模式的增强型正交编码

器脉冲(eQEP) 模块

– 两个内部10MHz 振荡器

– 晶体振荡器或外部时钟输入

– 窗口化看门狗计时器模块

– 丢失时钟检测电路

– 双路时钟比较器(DCC)

• 1.2V 内核、3.3V I/O 设计

– 内部VREG 可生成1.2V 电压

– 欠压复位(BOR) 电路

• 系统外设

– 嵌入式图形发生器(EPG)

• 用于SW AES 的CMAC 密钥（128 位）

• 诊断特性

– 52 个独立可编程多路复用通用输入/输出(GPIO)

引脚（11 个与模拟共享）

– 模拟引脚上有21 个数字输入（11 个与GPIO 共

享）

– 增强型外设中断扩展(ePIE)

– 支持多个低功耗模式(LPM)

– 唯一标识(UID) 号

– 内存开机自检(MPOST)

• 以符合功能安全标准为目标

– 专为功能安全应用开发

– 配备相关文档来协助进行符合ISO 26262 和

IEC 61508 标准的系统设计

– 系统功能符合ASIL D 和SIL 3 等级

– 硬件功能符合ASIL B 和SIL 2 等级

• 安全相关认证

• 通信外设

– 一个电源管理总线(PMBus) 接口

– 两个内部集成电路(I2C) 端口

– 一个控制器局域网(CAN/DCAN) 总线端口

– 一个具有灵活数据速率的控制器局域网(CAN

FD/MCAN) 总线端口

– 一个串行外设接口(SPI) 端口

– 三个UART 兼容的串行通信接口(SCI)

– 一个与UART 兼容的本地互连网络(LIN) 接口

– 计划通过TÜV SÜD 高达ASIL B 和SIL 2 等级

的ISO 26262 和IEC 61508 认证

• 封装选项：

– 80 引脚薄型四方扁平封装(LQFP)

[后缀PN]

– 64 引脚LQFP [后缀PM]

– 48 引脚PowerPAD^™Thermally Enhanced Thin

Quad Flatpack (HTQFP) [PHP 后缀]

– 32 引脚Very Thin Quad Flatpack No-Lead

(VQFN) [RHB 后缀]

• 温度：

– 环境温度(T_A)：–40°C 至125°C

本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问

www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。

English Data Sheet: SPRSP68

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• 发动机风扇

• 电子涡轮/增压器

• 泵

2 应用

• 汽车

• 自动变速器

– ADAS

• 电动助力转向(EPS)

– 信息娱乐系统与仪表组

• 抬头显示

• 雷达ECU

• 机械扫描激光雷达

– 车身电子装置与照明

• 车门模块

• 远程信息处理控制单元

• 汽车音响主机

• 售后市场音频放大器

• 汽车有源噪声消除

• 汽车外部放大器

• 后备箱模块

• 车窗模块

• 车身控制模块(BCM)

• HVAC 压缩机模块

• HVAC 控制模块

• 车内加热器模块

• 前灯

• 座椅舒适模块

• 座椅位置和折叠模块

• 方向盘控制

• 工业

– 电机驱动器

• 交流驱动器控制模块

• 交流驱动器功率级模块

• 伺服驱动器控制模块

• 伺服驱动器功率级模块

– 工厂自动化与控制

• 移动机器人电机控制

– 电信和服务器电源

• 商用直流/直流

• 直流/交流逆变器

• 中等功率直流/直流转换器

• 混合动力、电动和动力总成系统

– 电池管理系统(BMS)

• 商用网络和服务器PSU

• 商用通信电源整流器

– UPS

• 直流/直流转换器

• 逆变器和电机控制

• 车载充电器(OBC) 和无线充电器

• 车辆控制单元(VCU)

• 虚拟引擎声浪系统(VESS)

• 三相UPS

• 单相在线式UPS

3 描述

TMS320F280015x (F280015x) 是经过成本优化的 C2000^™实时微控制器系列的可扩展、超低延迟器件，旨在提

高电力电子产品的效率。

这些应用包括：

• HVAC 压缩机模块

• 前灯

• 直流/直流转换器

• 逆变器和电机控制

• 车载充电器(OBC) 和无线充电器

• 泵

• 工业电机驱动

• 电机控制

• 数字电源

• 感应和信号调理

TMS320F280015x 采用32 位锁步双C28x CPU，使得该器件无需过多的软件开销即可实现ASIL B 功能安全器件

评级。实时控制子系统基于TI 的32 位C28x DSP 内核，可针对从片上闪存或SRAM 运行的浮点或定点代码提供

120 MHz 的信号处理性能。三角函数加速器 (TMU) 和 VCRC（循环冗余校验）扩展指令集进一步增强了 C28x

CPU 的性能，从而加快了实时控制系统关键常用算法的速度。

F280015x 支持高达256KB (128KW) 的闪存。高达36KB (18KW) 的片上SRAM 也可用于补充闪存。

高性能模拟块集成在 F280015x 实时微控制器 (MCU) 上，并与处理单元和 PWM 单元紧密耦合，从而提供出色的

实时信号链性能。14 个 PWM 通道可控制从三相逆变器到功率因数校正的各种功率级，以及其他先进的多级电源

拓扑。

2

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各种业界通用通信端口（如PMBUS、SPI、SCI、LIN、I2C、CAN 和CAN FD）不仅支持连接，还提供了多个引

脚复用选项，可实现出色的信号布局。

是否想详细了解 C2000 MCU 适用于实时控制系统的特性？查看使用 C2000™ 实时微控制器的基本开发指南，并

访问C2000 实时微控制器页面。

C2000™ 实时控制微控制器(MCU) 入门指南涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要

的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。

准备好开始了吗？查看TMDSCNCD2800157 评估板并下载C2000Ware。

器件信息

CMPSS

（12 位DAC）

HRPWM

通道

频率

(MHz)

闪存

大小

器件型号⁽¹⁾

封装选项

TMS320F2800157

TMS320F2800155

TMS320F2800157-Q1

80PN

64PM

48PHP

256KB

128KB

256KB

80PN

64PM

120

1

4

48PHP

32RHB

TMS320F2800155-Q1

128KB

48PHP

32RHB

TMS320F2800153-Q1

TMS320F2800156-Q1

64KB

80PN

64PM

256KB

48PHP

32RHB

TMS320F2800154-Q1

TMS320F2800152-Q1

128KB

64KB

100

-

48PHP

32RHB

(1) 如需更多有关这些器件的信息，请参阅器件比较表。

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3

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3.1 功能方框图

功能方框图展示了CPU 系统及关联的外设。

Dual C28x CPUs in

Lockstep

Boot ROM

Secure Memories

shown in Red

Secure ROM

FPU32

TMU

VCRC

Flash Bank0

128 Sectors

128 KW (256 KB)

CPU Timers

DCC

DCSM

ePIE

M0-M1 RAM

2 KW (4 KB)

LS0-LS1 RAM

16 KW (32 KB)

Crystal Oscillator

INTOSC1, INTOSC2

PLL

PF8

PF1

PF3

PF4

PF2

PF7

PF9

Result

2x 12-Bit ADC

Data

52x GPIO

(GPIO,

AGPIO, AIO)

1x LIN

14x ePWM Chan.

(84 Hi-Res Capable)

1x SPI

1x CAN

3x SCI

2x I2C

XINT

1x PMBUS

1x MCAN

3x eCAP

(1 HRCAP Capable)

NMI

Watchdog

Input XBAR

Output XBAR

ePWM XBAR

2x eQEP

(CW/CCW Support)

1x CMPSS

(Ramp Gen. DAC)

Windowed

Watchdog

3x CMPSS_LITE

(Static DAC)

图3-1. 功能方框图

4

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内容

1 特性................................................................................... 1

2 应用................................................................................... 2

3 描述................................................................................... 2

3.1 功能方框图..................................................................4

修订历史记录........................................................................5

4 器件比较............................................................................ 6

4.1 相关产品......................................................................8

5 引脚配置和功能................................................................. 9

5.1 引脚图......................................................................... 9

5.2 引脚属性....................................................................13

5.3 信号说明....................................................................28

5.4 引脚复用....................................................................35

5.5 带有内部上拉和下拉的引脚.......................................41

5.6 未使用引脚的连接..................................................... 41

6 规格................................................................................. 43

6.1 绝对最大额定值.........................................................43

6.2 ESD 等级- 商用........................................................43

6.3 ESD 等级- 汽车........................................................44

6.4 建议工作条件............................................................ 44

6.5 功耗摘要....................................................................45

6.6 电气特性....................................................................51

6.7 PN 封装的热阻特性...................................................52

6.8 PM 封装的热阻特性.................................................. 52

6.9 PHP 封装的热阻特性................................................ 52

6.10 RHB 封装的热阻特性.............................................. 53

6.11 散热设计注意事项................................................... 53

6.12 系统.........................................................................54

6.13 模拟外设..................................................................96

6.14 控制外设................................................................121

6.15 通信外设................................................................132

7 详细说明........................................................................ 155

7.1 概述.........................................................................155

7.2 功能方框图..............................................................156

7.3 存储器..................................................................... 157

7.4 标识.........................................................................164

7.5 C28x 处理器............................................................165

7.6 器件引导模式.......................................................... 167

7.7 双代码安全模块.......................................................175

7.8 看门狗..................................................................... 176

7.9 C28x 计时器............................................................177

7.10 双路时钟比较器(DCC)..........................................177

8 应用、实现和布局..........................................................179

8.1 应用和实施..............................................................179

8.2 器件主要特性.......................................................... 179

8.3 应用信息..................................................................182

9 器件和文档支持............................................................. 198

9.1 入门和后续步骤.......................................................198

9.2 器件命名规则.......................................................... 198

9.3 标识.........................................................................199

9.4 工具与软件..............................................................202

9.5 文档支持..................................................................203

9.6 支持资源..................................................................204

9.7 商标.........................................................................204

9.8 静电放电警告.......................................................... 204

9.9 术语表..................................................................... 204

10 机械、封装和可订购信息.............................................205

卷带包装信息................................................................ 206

托盘...............................................................................208

修订历史记录

日期

修订版本

说明

January 2023

*

初始发行版

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5

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4 器件比较

表4-1 列出了TMS320F280015x 器件的特性。

表4-1. 器件比较

F2800157

F2800157-

F2800155

F2800155-

Q1

F2800153- F2800156- F2800154- F2800152-

特性⁽¹⁾

Q1

处理器和加速器

120

100

频率(MHz)

FPU32 - 0 类

TMU –0 类

VCRC

是

C28x（双核、锁步）

存储器

256KB

(128KW)

128KB

(64KW)

64KB

(32KW)

256KB

(128KW)

128KB

(64KW)

64KB

(32KW)

闪存

RAM

36KB (18KW)

片上闪存和RAM 的代码安全性

有

系统

3

32 位CPU 计时器

1

看门狗计时器

1

双时钟比较(DCC)

5

外部中断

1

嵌入式图形发生器(EPG)

非可屏蔽中断看门狗(NMIWD) 计时器

晶体振荡器/外部时钟输入

支持ExtR 的INTOSC 精度⁽⁵⁾

内部振荡器精度(2 INTOSC)

1

+/- 1%

请参阅内部振荡器一节

52

80 引脚QFP PN

（11 个与模拟功能共用，4 个与TDI、TDO、X1、X2 共用）

37

64 引脚QFP PM

48 引脚QFP PHP

32 引脚QFN RHB

（11 个与模拟功能共用，4 个与TDI、TDO、X1、X2 共用）

27

（9 个与模拟功能共用，4 个与TDI、TDO、X1、X2 共用）

GPIO

18

（5 个与模拟功能共用，4 个与TDI、TDO、X1、X2 共用）

4

（使用cJTAG 时，TDI 和TDO 可以是GPIO。

使用INTOSC 作为时钟源时，X1 和X2 可以是GPIO。）

注意：这4 个GPIO 包含在上面的计数中。

附加GPIO

10

9

80 引脚QFP PN

64 引脚QFP PM

48 引脚QFP PHP

32 引脚QFN RHB

AIO（数字输入与模拟功能

共用）

6

模拟外设

2

ADC 12 位

ADC 数量

80 引脚QFP PN

64 引脚QFP PM

48 引脚QFP PHP

32 引脚QFN RHB

ADC 转换时间(ns)⁽²⁾

MSPS

（AIO 引脚）

/

250ns/4.00MSPS

290ns/3.45MSPS

6

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表4-1. 器件比较(continued)

F2800157

F2800157-

Q1

F2800155

F2800155-

Q1

F2800153- F2800156- F2800154- F2800152-

特性⁽¹⁾

80 引脚QFP PN

Q1

ADC 转换时间(ns)⁽²⁾

MSPS

（AGIO 引脚）

/

64 引脚QFP PM

48 引脚QFP PHP

32 引脚QFN RHB

80 引脚QFP PN

64 引脚QFP PM

48 引脚QFP PHP

32 引脚QFN RHB

266ns/3.75MSPS

300ns/3.33MSPS

21（11 个与GPIO 共用）

17（8 个与GPIO 共用）

17（9 个与GPIO 共用）

11（5 个与GPIO 共用）

1

ADC 通道（单端）

温度传感器

CMPSS（每个都包含两

个比较器和两个带有递增

和递减斜坡发生器的动态

DAC）

1

-

比较器子系统

CMPSS_LITE（每个都包

含两个比较器和两个静态

DAC）

3

-

CMPx_DACL 输出

控制外设⁽³⁾

3

eCAP 模块–2 类

14

总通道数

ePWM/HRPWM –4 类

eQEP 模块–2 类

4（ePWM1、ePWM2）

具有高分辨率功能的通道

–

2

通信外设⁽³⁾

1

2

3

1

PMBus –0 类

CAN –0 类

CAN FD (MCAN) –2 类

I2C –1 类

SCI –0 类（与UART 兼容）

LIN –1 类（与UART 兼容）

SPI –2 类

封装、温度和资质认证选项

结温(T_J)

-40°C 至140°C

–40°C 至125°C

自然通风温度(T_A)

F2800157

–

F2800155

-

80 引脚QFP PN

–

-

64 引脚QFP PM

48 引脚QFP PHP

32 引脚QFN RHB⁽⁶⁾

–

封装选项

-

–

-

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表4-1. 器件比较(continued)

F2800157

F2800157-

Q1

F2800155

F2800155-

Q1

F2800153- F2800156- F2800154- F2800152-

特性⁽¹⁾

Q1

F2800157-

Q1

F2800155-

Q1

F2800156- F2800154-

Q1 Q1

80 引脚QFP PN

–

F2800157-

Q1

F2800155-

Q1

F2800156- F2800154-

Q1 Q1

64 引脚QFP PM

–

支持AEC-Q100 认证的封

装选项⁽⁴⁾

F2800157-

Q1

F2800155-

Q1

F2800153- F2800156- F2800154- F2800152-

Q1 Q1 Q1 Q1

48 引脚QFP PHP

F2800157-

Q1

F2800155-

Q1

F2800153- F2800156- F2800154- F2800152-

Q1 Q1 Q1 Q1

32 引脚QFN RHB⁽⁶⁾

(1) 一个类型变化代表一个外设模块中的主要功能特性差异。在一个外设类型内，器件之间会有细微差异，但不会影响模块的基本功能性。

(2) 从采样保持窗口开始到下一次转换的采样保持窗口开始之间的时间。

(3) 对于采用多个封装的器件，较小封装中列出的外设数量会减少，因为较小封装中的可用器件引脚较少。与器件型号内提供的最大封装相

比，器件内部存在的外设数量并未减少。有关确定哪些外设实例可以在较小封装中的引脚上访问，请参阅节5。

(4) “Q1”是指适用于汽车应用的AEC-Q100 认证。

(5) 请参阅内部振荡器一节，了解INTOSC 精度值

(6) 32 RHB 是功能安全质量管理型封装

4.1 相关产品

TMS320F2803x 实时微控制器

F2803x 系列增加了引脚数和闪存大小选项。F2803x 系列还引入了并行控制律加速器(CLA) 选项。

TMS320F2807x 实时微控制器

F2807x 系列提供出色的性能以及最大引脚数、闪存大小和外设选项。F2807x 系列包括新一代加速器、ePWM 外

设和模拟技术。

TMS320F28004x 实时微控制器

F28004x 系列是F2807x 系列的精简版，具有最新一代的增强性能。

TMS320F2838x 实时微控制器

F2838x 系列提供更高的性能、更多的引脚数、更大的闪存大小、更多的外设以及各种连接选项。F2838x 系列包

括新一代加速器、ePWM 外设和模拟技术。

TMS320F28002x 实时微控制器

F28002x 系列是F28004x 系列的精简版，具有最新一代的增强性能。

TMS320F28003x 实时微控制器

F28003x 系列基于 F28002x 系列，提供更高的频率、更多的存储器和更多的外设选项。此系列引入了 F2838x 系

列的CAN-FD 和安全特性。

TMS320F280013x 实时微控制器

F280013x 是与F280015x 类似的器件系列，适合工业应用。

8

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5 引脚配置和功能

5.1 引脚图

图5-1 显示了80 引脚PN Low-Profile Quad Flatpack (LQFP) 上的引脚分配。图5-2 显示了64 引脚PM LQFP 上

的引脚分配。图 5-3 显示了 48 引脚 PHP PowerPAD™ Thermally Enhanced Thin Quad Flatpack (HTQFP) 上的

引脚分配。图5-4 显示了32 引脚RHB Very-thin Quad Flatpack No-lead (VQFN) 上的引脚分配。

GPIO30

GPIO31

1

60

59

58

57

56

55

54

53

52

51

50

49

48

47

46

45

44

43

42

41

GPIO3

2

GPIO4

GPIO29

3

GPIO8

A16/C16,GPIO28

XRSn

4

GPIO42

VREGENZ

VSS

5

GPIO46

6

VDDIO

7

GPIO43

VDD

8

VSS

9

VDDIO

A6,GPIO228

C6,GPIO226

A3/C5,GPIO242

A2/C9,GPIO224

A15/C7

10

11

12

13

14

15

16

17

18

19

20

GPIO19,X1

GPIO18,X2

GPIO32

GPIO35/TDI

TMS

C4/A14

GPIO37/TDO

TCK

A11/C0

A5/C2

GPIO27

GPIO26

GPIO25

GPIO24

A1

A0/C15/CMP1_DACL

VREFHI

Not to scale

A. GPIO 终端上仅显示GPIO 功能。有关完整的多路复用信号名称，请参阅节5.2。

图5-1. 80 引脚PN Low-Profile Quad Flatpack（顶视图）

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GPIO29

A16/C16,GPIO28

XRSn

1

48

47

46

45

44

43

42

41

40

39

38

37

36

35

34

33

GPIO4

GPIO8

2

3

VREGENZ

VSS

VDD

4

VSS

5

VDD

A6,GPIO228

C6,GPIO226

A3/C5,GPIO242

A2/C9,GPIO224

A15/C7

6

VDDIO

7

GPIO19,X1

GPIO18,X2

GPIO32

GPIO35/TDI

TMS

8

9

10

11

12

13

14

15

16

C4/A14

A11/C0

GPIO37/TDO

TCK

A5/C2

A1

GPIO24

GPIO17

GPIO16

A0/C15/CMP1_DACL

VREFHI

Not to scale

A. GPIO 终端上仅显示GPIO 功能。有关完整的多路复用信号名称，请参阅节5.2。

图5-2. 64 引脚PM Low-Profile Quad Flatpack（顶视图）

10

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GPIO29

A16/C16,GPIO28

XRSn

1

36

35

34

33

32

31

30

29

28

27

26

25

VDD

2

VDDIO

3

GPIO19,X1

GPIO18,X2

GPIO32

GPIO35/TDI

TMS

A6,C6,GPIO226,GPIO228

A3/C5,GPIO242

A2/C9,GPIO224

A15/C7,C4/A14

A11/C0

4

5

6

VSS

7

8

GPIO37/TDO

TCK

A5/C2

9

A1

10

11

12

GPIO24

GPIO16

GPIO33

A0/C15/CMP1_DACL

VREFHI

Not to scale

A. GPIO 终端上仅显示GPIO 功能。有关完整的多路复用信号名称，请参阅节5.2。

图5-3. 48 引脚PHP PowerPAD™ Thermally Enhanced Thin Quad Flatpack（顶视图）

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11

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XRSn

A6,C6,GPIO226,GPIO228

A3/C5,GPIO242

1

2

3

4

5

6

7

8

24

23

22

21

20

19

18

17

VDD

VDDIO

GPIO19,X1

GPIO18,X2

GPIO32

A2/C9,GPIO224

VSS

A15/C7,C4/A14

A11/C0,A5/C2

GPIO35/TDI

TMS

A0/C15/CMP1_DACL,A1

A12/C1,A7/C3

GPIO37/TDO

Not to scale

A. GPIO 终端上仅显示GPIO 功能。有关完整的多路复用信号名称，请参阅节5.2。

图5-4. 32 引脚RHB Very Thin Quad Flatpack No Lead（顶视图）

12

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5.2 引脚属性

表5-1. 引脚属性

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

模拟

A0

I

ADC-A 输入0

C15

ADC-C 输入15

CMP1_DACL

CMP3_HP2

CMP3_LP2

AIO231

A1

CMPSS-1 低电平DAC 输出

CMPSS-3 高电平比较器正输入2

CMPSS-3 低电平比较器正输入2

用于数字输入231 的模拟引脚

ADC-A 输入1

19

18

15

14

11

10

7

0，4，8，12

CMP1_HP4

CMP1_LP4

AIO232

A2

CMPSS-1 高电平比较器正输入4

CMPSS-1 低电平比较器正输入4

用于数字输入232 的模拟引脚

ADC-A 输入2

C9

ADC-C 输入9

CMP1_HP0

CMP1_LP0

CMPSS-1 高电平比较器正输入0

CMPSS-1 低电平比较器正输入0

13

9

6

4

通用输入/输出224。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO224

I/O

A3

I

ADC-A 输入3

C5

ADC-C 输入5

CMP3_HN0

CMP3_HP3

CMP3_LN0

CMP3_LP3

CMPSS-3 高电平比较器负输入0

CMPSS-3 高电平比较器正输入3

CMPSS-3 低电平比较器负输入0

CMPSS-3 低电平比较器正输入3

12

8

5

3

通用输入/输出242。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO242

I/O

A4

I

ADC-A 输入4

C14

ADC-C 输入14

CMP2_HP0

CMP2_LP0

CMP4_HN0

CMP4_HP3

CMP4_LN0

CMP4_LP3

AIO225

CMPSS-2 高电平比较器正输入0

CMPSS-2 低电平比较器正输入0

CMPSS-4 高电平比较器负输入0

CMPSS-4 高电平比较器正输入3

CMPSS-4 低电平比较器负输入0

CMPSS-4 低电平比较器正输入3

用于数字输入225 的模拟引脚

ADC-A 输入5

27

23

19

12

0，4，8，12

A5

C2

ADC-C 输入2

CMP3_HN1

CMP3_HP1

CMP3_LN1

CMP3_LP1

AIO244

CMPSS-3 高电平比较器负输入1

CMPSS-3 高电平比较器正输入1

CMPSS-3 低电平比较器负输入1

CMPSS-3 低电平比较器正输入1

用于数字输入244 的模拟引脚

17

13

9

6

0，4，8，12

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13

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表5-1. 引脚属性(continued)

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

A6

I

ADC-A 输入6

CMP1_HP2

CMP1_LP2

CMPSS-1 高电平比较器正输入2

CMPSS-1 低电平比较器正输入2

10

6

4

2

通用输入/输出228。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO228

I/O

A7

I

ADC-A 输入7

C3

ADC-C 输入3

CMP4_HN1

CMP4_HP1

CMP4_LN1

CMP4_LP1

AIO245

CMPSS-4 高电平比较器负输入1

CMPSS-4 高电平比较器正输入1

CMPSS-4 低电平比较器负输入1

CMPSS-4 低电平比较器正输入1

用于数字输入245 的模拟引脚

ADC-A 输入8

23

19

15

8

0，4，8，12

A8

C11

ADC-C 输入11

CMP2_HP4

CMP2_LP4

CMP4_HP4

CMP4_LP4

AIO241

CMPSS-2 高电平比较器正输入4

CMPSS-2 低电平比较器正输入4

CMPSS-4 高电平比较器正输入4

CMPSS-4 低电平比较器正输入4

用于数字输入241 的模拟引脚

ADC-A 输入10

24

29

16

20

25

12

16

21

8

9

13

6

0，4，8，12

A10

C10

ADC-C 输入10

CMP2_HN0

CMP2_HP3

CMP2_LN0

CMP2_LP3

CMPSS-2 高电平比较器负输入0

CMPSS-2 高电平比较器正输入3

CMPSS-2 低电平比较器负输入0

CMPSS-2 低电平比较器正输入3

通用输入/输出230。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO230

I/O

A11

I

ADC-A 输入11

C0

ADC-C 输入0

CMP1_HN1

CMP1_HP1

CMP1_LN1

CMP1_LP1

AIO237

CMPSS-1 高电平比较器负输入1

CMPSS-1 高电平比较器正输入1

CMPSS-1 低电平比较器负输入1

CMPSS-1 低电平比较器正输入1

用于数字输入237 的模拟引脚

0，4，8，12

14

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表5-1. 引脚属性(continued)

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

A12

I

ADC-A 输入12

C1

ADC-C 输入1

CMP2_HN1

CMP2_HP1

CMP2_LN1

CMP2_LP1

CMP4_HP2

CMP4_LP2

AIO238

CMPSS-2 高电平比较器负输入1

CMPSS-2 高电平比较器正输入1

CMPSS-2 低电平比较器负输入1

CMPSS-2 低电平比较器正输入1

CMPSS-4 高电平比较器正输入2

CMPSS-4 低电平比较器正输入2

用于数字输入238 的模拟引脚

ADC-A 输入15

22

18

14

8

I

0，4，8，12

A15

C7

ADC-C 输入7

CMP1_HN0

CMP1_HP3

CMP1_LN0

CMP1_LP3

AIO233

CMPSS-1 高电平比较器负输入0

CMPSS-1 高电平比较器正输入3

CMPSS-1 低电平比较器负输入0

CMPSS-1 低电平比较器正输入3

用于数字输入233 的模拟引脚

ADC-A 输入16

14

10

7

5

0，4，8，12

A16

C16

ADC-C 输入16

4

2

32

通用输入/输出28。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO28

I/O

A17

C17

I

ADC-A 输入17

ADC-C 输入17

33

34

35

36

27

28

29

30

22

通用输入/输出20。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO20

I/O

A18

C18

I

ADC-A 输入18

ADC-C 输入18

通用输入/输出21。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO21

I/O

A19

C19

I

ADC-A 输入19

ADC-C 输入19

23

24

通用输入/输出13。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO13

I/O

A20

C20

I

ADC-A 输入20

ADC-C 输入20

通用输入/输出12。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO12

I/O

A14

I

ADC-A 输入14

C4

ADC-C 输入4

CMP3_HP4

CMP3_LP4

AIO239

15

11

7

5

CMPSS-3 高电平比较器正输入4

CMPSS-3 低电平比较器正输入4

用于数字输入239 的模拟引脚

0，4，8，12

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15

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表5-1. 引脚属性(continued)

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

C6

I

ADC-C 输入6

CMP3_HP0

CMP3_LP0

CMPSS-3 高电平比较器正输入0

CMPSS-3 低电平比较器正输入0

11

7

4

2

通用输入/输出226。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO226

I/O

A9

I

ADC-A 输入9

C8

ADC-C 输入8

CMP2_HP2

CMP2_LP2

CMP4_HP0

CMP4_LP0

CMPSS-2 高电平比较器正输入2

CMPSS-2 低电平比较器正输入2

CMPSS-4 高电平比较器正输入0

CMPSS-4 低电平比较器正输入0

28

24

20

13

通用输入/输出227。该引脚还具有数字多路复用

器功能（此表的“GPIO”部分对这些功能进行

了介绍）。

GPIO227

I/O

ADC 高基准电压。在外部基准模式下，从外部

驱动这个引脚上的高基准电压。在内部基准模式

下，电压由器件驱动到该引脚。在任一模式下，

在此引脚上放置至少一个2.2µF 电容器。此电容

器应放置在VREFHI 和VREFLO 引脚之间尽可

能靠近器件的位置。在32 QFN 封装上，

VREFHI 在内部连接至VDDA。

VREFHI

VREFLO

20

21

16

17

12

13

I

ADC 低基准电压

GPIO

GPIO0

0，4，8，12

I/O

O

通用输入/输出0

EPWM1_A

CANA_RX

OUTPUTXBAR7

SCIA_RX

1

ePWM-1 输出A

2

I

CAN-A 接收

3

O

输出X-BAR 输出7

SCI-A 接收数据

5

I

63

52

42

28

I2CA_SDA

SPIA_STE

MCAN_RX

EQEP1_INDEX

EPWM3_A

GPIO1

6

I/OD

I/O

I

I2C-A 开漏双向数据

SPI-A 从器件发送使能(STE)

CAN/CAN FD 接收

eQEP-1 索引

7

10

13

I/O

O

15

ePWM-3 输出A

0，4，8，12

I/O

O

通用输入/输出1

EPWM1_B

SCIA_TX

1

5

ePWM-1 输出B

O

SCI-A 发送数据

I2CA_SCL

SPIA_SOMI

EQEP1_STROBE

MCAN_TX

EPWM3_B

6

I/OD

I/O

O

I2C-A 开漏双向时钟

SPI-A 从器件输出，主器件输入(SOMI)

eQEP-1 选通

62

51

41

27

7

9

10

15

CAN/CAN FD 发送

ePWM-3 输出B

O

16

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表5-1. 引脚属性(continued)

引脚类

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

型

I/O

O

GPIO2

0，4，8，12

通用输入/输出2

EPWM2_A

OUTPUTXBAR1

PMBUSA_SDA

SPIA_SIMO

SCIA_TX

1

ePWM-2 输出A

5

O

输出X-BAR 输出1

PMBus-A 开漏双向数据

SPI-A 从器件输入，主器件输出(SIMO)

SCI-A 发送数据

6

I/OD

7

61

60

59

50

49

48

40

39

38

I/O

O

9

I2CB_SDA

CANA_TX

EPWM4_A

GPIO3

11

I/OD

O

I2C-B 开漏双向数据

CAN-A 发送

14

15

O

ePWM-4 输出A

0，4，8，12

I/O

O

通用输入/输出3

EPWM2_B

OUTPUTXBAR2

PMBUSA_SCL

SPIA_CLK

SCIA_RX

1

ePWM-2 输出B

O

2、5

输出X-BAR 输出2

PMBus-A 开漏双向时钟

SPI-A 时钟

6

I/OD

I/O

I

7

26

9

SCI-A 接收数据

I2CB_SCL

CANA_RX

EPWM4_B

GPIO4

11

I/OD

I

I2C-B 开漏双向时钟

CAN-A 接收

14

15

O

ePWM-4 输出B

0，4，8，12

I/O

O

通用输入/输出4

EPWM3_A

I2CA_SCL

MCAN_TX

OUTPUTXBAR3

CANA_TX

EQEP2_STROBE

SPIA_SOMI

EPWM1_A

GPIO5

1

ePWM-3 输出A

2

I/OD

O

I2C-A 开漏双向时钟

CAN/CAN FD 发送

输出X-BAR 输出3

CAN-A 发送

3

5

O

6

O

9

I/O

O

eQEP-2 选通

14

SPI-A 从器件输出，主器件输入(SOMI)

ePWM-1 输出A

15

0，4，8，12

I/O

O

通用输入/输出5

EPWM3_B

I2CA_SDA

OUTPUTXBAR3

MCAN_RX

CANA_RX

SPIA_STE

SCIA_RX

1

ePWM-3 输出B

2

I/OD

O

I2C-A 开漏双向数据

输出X-BAR 输出3

CAN/CAN FD 接收

CAN-A 接收

3

5

74

61

47

30

I

6

I

7

I/O

I

SPI-A 从器件发送使能(STE)

SCI-A 接收数据

11

EPWM1_B

GPIO6

15

O

ePWM-1 输出B

0，4，8，12

I/O

O

通用输入/输出6

EPWM4_A

OUTPUTXBAR4

SYNCOUT

EQEP1_A

1

2

ePWM-4 输出A

O

输出X-BAR 输出4

外部ePWM 同步脉冲

eQEP-1 输入A

80

64

48

3

O

5

I

EPWM2_A

15

O

ePWM-2 输出A

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表5-1. 引脚属性(continued)

引脚类

80 PN 64 PM 48 PHP 32 RHB

信号名称

GPIO7

多路复用器位置

说明

型

I/O

O

0，4，8，12

通用输入/输出7

ePWM-4 输出B

ePWM-2 输出A

输出X-BAR 输出5

eQEP-1 输入B

EPWM4_B

EPWM2_A

OUTPUTXBAR5

EQEP1_B

SPIA_SIMO

SCIA_TX

1

2

O

3

O

5

68

57

43

29

I

I/O

O

7

SPI-A 从器件输入，主器件输出(SIMO)

SCI-A 发送数据

11

CANA_TX

EPWM2_B

GPIO8

14

O

CAN-A 发送

15

O

ePWM-2 输出B

0，4，8，12

I/O

O

通用输入/输出8

EPWM5_A

ADCSOCAO

EQEP1_STROBE

SCIA_TX

1

ePWM-5 输出A

3

O

外部ADC 的ADC 转换启动A

eQEP-1 选通

5

58

75

76

47

62

63

I/O

O

6

SCI-A 发送数据

SPIA_SIMO

I2CA_SCL

GPIO9

7

I/O

I/OD

I/O

O

SPI-A 从器件输入，主器件输出(SIMO)

I2C-A 开漏双向时钟

通用输入/输出9

9

0，4，8，12

EPWM5_B

SCIB_TX

1

ePWM-5 输出B

2

O

SCI-B 发送数据

OUTPUTXBAR6

EQEP1_INDEX

SCIA_RX

3

O

输出X-BAR 输出6

eQEP-1 索引

5

I/O

I

6

SCI-A 接收数据

SPIA_CLK

I2CB_SCL

GPIO10

7

I/O

I/OD

I/O

O

SPI-A 时钟

14

I2C-B 开漏双向时钟

通用输入/输出10

0，4，8，12

EPWM6_A

ADCSOCBO

EQEP1_A

SCIB_TX

1

ePWM-6 输出A

3

O

外部ADC 的ADC 转换启动B

eQEP-1 输入A

5

I

6

O

SCI-B 发送数据

SPIA_SOMI

I2CA_SDA

GPIO11

7

I/O

I/OD

I/O

O

SPI-A 从器件输出，主器件输入(SOMI)

I2C-A 开漏双向数据

通用输入/输出11

9

0，4，8，12

EPWM6_B

CANA_RX

OUTPUTXBAR7

EQEP1_B

SCIB_RX

1

2

ePWM-6 输出B

I

CAN-A 接收

3

O

输出X-BAR 输出7

eQEP-1 输入B

5

37

31

14

I

6

I

SCI-B 接收数据

SPIA_STE

EQEP2_A

SPIA_SIMO

7

I/O

I

SPI-A 从器件发送使能(STE)

eQEP-2 输入A

11

13

I/O

SPI-A 从器件输入，主器件输出(SIMO)

18

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表5-1. 引脚属性(continued)

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

通用输入/输出12。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO12

0，4，8，12

I/O

EPWM7_A

1

3

O

I

ePWM-7 输出A

MCAN_RX

CAN/CAN FD 接收

eQEP-1 选通

EQEP1_STROBE

SCIB_TX

5

I/O

36

30

24

6

O

I/O

I

SCI-B 发送数据

PMBUSA_CTL

SPIA_CLK

7

PMBus-A 控制信号- 从器件输入/主器件输出

SPI-A 时钟

11

13

CANA_RX

CAN-A 接收

通用输入/输出13。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO13

0，4，8，12

I/O

EPWM7_B

1

O

ePWM-7 输出B

MCAN_TX

3

CAN/CAN FD 发送

eQEP-1 索引

EQEP1_INDEX

SCIB_RX

5

I/O

I

35

29

23

6

SCI-B 接收数据

PMBUSA_ALERT

SPIA_SOMI

CANA_TX

7

I/OD

I/O

O

PMBus-A 开漏双向警报信号

SPI-A 从器件输出，主器件输入(SOMI)

CAN-A 发送

11

13

GPIO14

0，4，8，12

I/O

O

通用输入/输出14

SCIB_TX

2

SCI-B 发送数据

I2CB_SDA

5

I/OD

O

I2C-B 开漏双向数据

输出X-BAR 输出3

PMBus-A 开漏双向数据

eQEP-2 输入A

OUTPUTXBAR3

PMBUSA_SDA

EQEP2_A

6

79

7

I/OD

I

10

EPWM3_A

13

O

ePWM-3 输出A

GPIO15

0，4，8，12

I/O

I

通用输入/输出15

SCIB_RX

2

SCI-B 接收数据

I2CB_SCL

5

I/OD

O

I2C-B 开漏双向时钟

输出X-BAR 输出4

PMBus-A 开漏双向时钟

eQEP-2 输入B

OUTPUTXBAR4

PMBUSA_SCL

EQEP2_B

6

78

7

I/OD

I

10

EPWM3_B

13

O

ePWM-3 输出B

GPIO16

0，4，8，12

I/O

O

通用输入/输出16

SPIA_SIMO

OUTPUTXBAR7

EPWM5_A

1

3

SPI-A 从器件输入，主器件输出(SIMO)

输出X-BAR 输出7

ePWM-5 输出A

5

O

SCIA_TX

6

O

SCI-A 发送数据

39

33

26

EQEP1_STROBE

PMBUSA_SCL

9

I/O

I/OD

eQEP-1 选通

10

PMBus-A 开漏双向时钟

外部时钟输出。此引脚从器件中输出所选时钟信

号的分频版本。

XCLKOUT

EQEP2_B

11

13

O

I

eQEP-2 输入B

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表5-1. 引脚属性(continued)

引脚类

80 PN 64 PM 48 PHP 32 RHB

信号名称

GPIO17

多路复用器位置

说明

型

I/O

O

0，4，8，12

通用输入/输出17

SPIA_SOMI

OUTPUTXBAR8

EPWM5_B

SCIA_RX

1

SPI-A 从器件输出，主器件输入(SOMI)

输出X-BAR 输出8

ePWM-5 输出B

3

5

O

6

40

34

I

I/O

I/OD

O

SCI-A 接收数据

EQEP1_INDEX

PMBUSA_SDA

CANA_TX

9

eQEP-1 索引

10

PMBus-A 开漏双向数据

CAN-A 发送

11

EPWM6_A

GPIO18

14

O

ePWM-6 输出A

0，4，8，12

I/O

O

通用输入/输出18

SPIA_CLK

SCIB_TX

1

2

SPI-A 时钟

SCI-B 发送数据

CANA_RX

3

I

CAN-A 接收

EPWM6_A

I2CA_SCL

5

O

ePWM-6 输出A

50

41

33

21

6

I/OD

I

I2C-A 开漏双向时钟

eQEP-2 输入A

EQEP2_A

9

PMBUSA_CTL

10

I/O

PMBus-A 控制信号- 从器件输入/主器件输出

外部时钟输出。此引脚从器件中输出所选时钟信

号的分频版本。

XCLKOUT

11

O

X2

ALT

I/O

I

晶体振荡器输出。

通用输入/输出19

GPIO19

0，4，8，12

SPIA_STE

SCIB_RX

CANA_TX

EPWM6_B

I2CA_SDA

EQEP2_B

PMBUSA_ALERT

1

2

SPI-A 从器件发送使能(STE)

SCI-B 接收数据

3

O

CAN-A 发送

5

O

ePWM-6 输出B

6

I/OD

I

I2C-A 开漏双向数据

eQEP-2 输入B

9

51

42

34

22

10

I/OD

PMBus-A 开漏双向警报信号

晶体振荡器或单端时钟输入。器件初始化软件必

须在启用晶体振荡器之前配置该引脚。为了使用

此振荡器，必须将一个石英晶体电路连接至X1

和X2。此引脚也可用于馈入单端3.3V 电平时

钟。

X1

ALT

I/O

用于内部振荡器的外部电阻。这可用于提高时钟

精度。

ExtR

ALT2

I

通用输入/输出20。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO20

0，4，8，12

I/O

EQEP1_A

CANA_TX

SPIA_SIMO

MCAN_TX

I2CA_SCL

SCIC_TX

1

3

I

O

eQEP-1 输入A

CAN-A 发送

33

27

22

6

I/O

O

SPI-A 从器件输入，主器件输出(SIMO)

CAN/CAN FD 发送

I2C-A 开漏双向时钟

SCI-C 发送数据

9

11

15

I/OD

O

20

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表5-1. 引脚属性(continued)

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

通用输入/输出21。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO21

0，4，8，12

I/O

EQEP1_B

1

I

eQEP-1 输入B

CANA_RX

3

CAN-A 接收

34

28

SPIA_SOMI

MCAN_RX

I2CA_SDA

SCIC_RX

6

I/O

I

SPI-A 从器件输出，主器件输入(SOMI)

CAN/CAN FD 接收

I2C-A 开漏双向数据

SCI-C 接收数据

9

11

I/OD

I

15

GPIO22

0，4，8，12

I/O

O

通用输入/输出22

EQEP1_STROBE

SCIB_TX

1

eQEP-1 选通

3

67

65

56

54

SCI-B 发送数据

LINA_TX

9

O

LIN-A 发送

EPWM4_A

GPIO23

14

O

ePWM-4 输出A

0，4，8，12

I/O

I

通用输入/输出23

EQEP1_INDEX

SCIB_RX

1

eQEP-1 索引

3

SCI-B 接收数据

LINA_RX

9

I

LIN-A 接收

EPWM4_B

GPIO24

14

O

ePWM-4 输出B

0，4，8，12

I/O

O

通用输入/输出24

OUTPUTXBAR1

EQEP2_A

1

输出X-BAR 输出1

eQEP-2 输入A

2

I

SPIA_STE

3

I/O

O

SPI-A 从器件发送使能(STE)

ePWM-4 输出A

41

35

27

15

EPWM4_A

SPIA_SIMO

PMBUSA_SCL

SCIA_TX

5

6

I/O

I/OD

O

SPI-A 从器件输入，主器件输出(SIMO)

PMBus-A 开漏双向时钟

SCI-A 发送数据

10

11

ERRORSTS

GPIO25

13

O

错误状态输出。该信号需要一个外部下拉电阻。

通用输入/输出25

0，4，8，12

I/O

O

OUTPUTXBAR2

EQEP2_B

1

输出X-BAR 输出2

eQEP-2 输入B

2

I

42

EQEP1_A

5

I

eQEP-1 输入A

PMBUSA_SDA

SCIA_RX

10

I/OD

I

PMBus-A 开漏双向数据

SCI-A 接收数据

11

GPIO26

0，4，8，12

I/O

O

通用输入/输出26

OUTPUTXBAR3

EQEP2_INDEX

PMBUSA_CTL

I2CA_SDA

GPIO27

1, 5

输出X-BAR 输出3

eQEP-2 索引

2

43

44

I/O

I/OD

I/O

O

10

PMBus-A 控制信号- 从器件输入/主器件输出

I2C-A 开漏双向数据

通用输入/输出27

11

0，4，8，12

OUTPUTXBAR4

EQEP2_STROBE

PMBUSA_ALERT

I2CA_SCL

1, 5

2

输出X-BAR 输出4

eQEP-2 选通

I/O

I/OD

10

11

PMBus-A 开漏双向警报信号

I2C-A 开漏双向时钟

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21

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表5-1. 引脚属性(continued)

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

GPIO28

多路复用器位置

说明

通用输入/输出28。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

0，4，8，12

I/O

SCIA_RX

1

I

SCI-A 接收数据

EPWM7_A

OUTPUTXBAR5

EQEP1_A

3

O

I

ePWM-7 输出A

5

输出X-BAR 输出5

eQEP-1 输入A

6

4

2

32

EQEP2_STROBE

LINA_TX

9

I/O

O

eQEP-2 选通

10

LIN-A 发送

SPIA_CLK

11

I/O

O

SPI-A 时钟

ERRORSTS

I2CB_SDA

GPIO29

13

错误状态输出。该信号需要一个外部下拉电阻。

I2C-B 开漏双向数据

通用输入/输出29

SCI-A 发送数据

14

I/OD

I/O

O

0，4，8，12

SCIA_TX

1

EPWM7_B

OUTPUTXBAR6

EQEP1_B

3

O

ePWM-7 输出B

5

O

输出X-BAR 输出6

eQEP-1 输入B

6

I

3

1

31

EQEP2_INDEX

LINA_RX

9

I/O

I

eQEP-2 索引

10

LIN-A 接收

SPIA_STE

11

I/O

O

SPI-A 从器件发送使能(STE)

错误状态输出。该信号需要一个外部下拉电阻。

I2C-B 开漏双向时钟

通用输入/输出30

CAN-A 接收

ERRORSTS

I2CB_SCL

13

14

I/OD

I/O

I

GPIO30

0，4，8，12

CANA_RX

1

OUTPUTXBAR7

EQEP1_STROBE

MCAN_RX

EPWM1_A

GPIO31

5

O

输出X-BAR 输出7

eQEP-1 选通

1

6

I/O

I

10

CAN/CAN FD 接收

ePWM-1 输出A

11

O

0，4，8，12

I/O

O

通用输入/输出31

CAN-A 发送

CANA_TX

1

OUTPUTXBAR8

EQEP1_INDEX

MCAN_TX

5

O

输出X-BAR 输出8

eQEP-1 索引

2

6

I/O

O

10

CAN/CAN FD 发送

ePWM-1 输出B

EPWM1_B

GPIO32

11

O

0，4，8，12

I/O

I/OD

I/O

O

通用输入/输出32

I2C-A 开漏双向数据

eQEP-1 索引

I2CA_SDA

EQEP1_INDEX

SPIA_CLK

1

2

3

SPI-A 时钟

EPWM4_B

LINA_TX

5

49

40

32

20

ePWM-4 输出B

6

O

LIN-A 发送

CANA_TX

10

11

13

O

CAN-A 发送

PMBUSA_SDA

ADCSOCBO

I/OD

O

PMBus-A 开漏双向数据

外部ADC 的ADC 转换启动B

22

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表5-1. 引脚属性(continued)

引脚类

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

型

I/O

I/OD

O

GPIO33

0，4，8，12

通用输入/输出33

I2CA_SCL

OUTPUTXBAR4

LINA_RX

1

I2C-A 开漏双向时钟

输出X-BAR 输出4

LIN-A 接收

5

6

38

77

32

25

I

CANA_RX

EQEP2_B

10

CAN-A 接收

11

I

eQEP-2 输入B

ADCSOCAO

GPIO34

13

O

外部ADC 的ADC 转换启动A

通用输入/输出34

0，4，8，12

I/O

O

OUTPUTXBAR1

PMBUSA_SDA

I2CB_SDA

GPIO35

1

输出X-BAR 输出1

PMBus-A 开漏双向数据

I2C-B 开漏双向数据

通用输入/输出35

6

I/OD

I/O

I

14

0，4，8，12

SCIA_RX

1

2

SCI-A 接收数据

SPIA_SOMI

I2CA_SDA

CANA_RX

PMBUSA_SCL

LINA_RX

I/O

I/OD

I

SPI-A 从器件输出，主器件输入(SOMI)

I2C-A 开漏双向数据

CAN-A 接收

3

5

6

I/OD

I

PMBus-A 开漏双向时钟

LIN-A 接收

7

48

39

31

19

EQEP1_A

9

I

eQEP-1 输入A

PMBUSA_CTL

EPWM5_B

10

11

I/O

O

PMBus-A 控制信号- 从器件输入/主器件输出

ePWM-5 输出B

JTAG 测试数据输入(TDI) - TDI 是引脚的默认多

路复用器选择。默认情况下，内部上拉电阻处于

禁用状态。如果将该引脚用作JTAG TDI，则应

启用内部上拉电阻或在电路板上添加外部上拉电

阻，以避免输入悬空。

TDI

15

I

GPIO37

0，4，8，12

I/O

O

通用输入/输出37

输出X-BAR 输出2

SPI-A 从器件发送使能(STE)

I2C-A 开漏双向时钟

SCI-A 发送数据

OUTPUTXBAR2

SPIA_STE

I2CA_SCL

SCIA_TX

1

2

I/O

I/OD

O

3

5

CANA_TX

6

O

CAN-A 发送

LINA_TX

7

O

LIN-A 发送

46

37

29

17

EQEP1_B

9

I

eQEP-1 输入B

PMBUSA_ALERT

EPWM5_A

10

11

I/OD

O

PMBus-A 开漏双向警报信号

ePWM-5 输出A

JTAG 测试数据输出(TDO) - TDO 是引脚的默认

多路复用器选择。默认情况下，内部上拉电阻处

于禁用状态。当没有JTAG 活动时，TDO 功能

将处于三态条件，使这个引脚悬空；内部上拉电

阻应该被启用或者在电路板上增加一个外部上拉

电阻来避免GPIO 输入悬空。

TDO

15

O

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23

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表5-1. 引脚属性(continued)

引脚类

80 PN 64 PM 48 PHP 32 RHB

信号名称

GPIO39

多路复用器位置

说明

型

I/O

I

0，4，8，12

通用输入/输出39

CAN/CAN FD 接收

eQEP-2 索引

MCAN_RX

6

EQEP2_INDEX

SYNCOUT

9

I/O

O

13

外部ePWM 同步脉冲

eQEP-1 索引

EQEP1_INDEX

GPIO40

14

I/O

0，4，8，12

I/O

O

通用输入/输出40

ePWM-2 输出B

EPWM2_B

5

PMBUSA_SDA

SCIB_TX

6

64

66

53

55

I/OD

O

PMBus-A 开漏双向数据

SCI-B 发送数据

eQEP-1 输入A

9

EQEP1_A

10

I

GPIO41

0，4，8，12

I/O

O

通用输入/输出41

ePWM-7 输出A

ePWM-2 输出A

PMBus-A 开漏双向时钟

SCI-B 接收数据

eQEP-1 输入B

EPWM7_A

1

EPWM2_A

5

O

PMBUSA_SCL

SCIB_RX

6

I/OD

I

9

EQEP1_B

10

I

GPIO42

0，4，8，12

I/O

I

通用输入/输出42

LIN-A 接收

LINA_RX

2

OUTPUTXBAR5

PMBUSA_CTL

I2CA_SDA

3

O

输出X-BAR 输出5

5

57

I/O

I/OD

I

PMBus-A 控制信号- 从器件输入/主器件输出

I2C-A 开漏双向数据

SCI-C 接收数据

6

SCIC_RX

7

EQEP1_STROBE

GPIO43

10

I/O

O

eQEP-1 选通

0，4，8，12

通用输入/输出43

OUTPUTXBAR6

PMBUSA_ALERT

I2CA_SCL

3

输出X-BAR 输出6

I/OD

O

5、9

PMBus-A 开漏双向警报信号

I2C-A 开漏双向时钟

SCI-C 发送数据

54

69

6

SCIC_TX

7

EQEP1_INDEX

GPIO44

10

I/O

O

eQEP-1 索引

0，4，8，12

通用输入/输出44

OUTPUTXBAR7

EQEP1_A

3

输出X-BAR 输出7

5

44

I

eQEP-1 输入A

PMBUSA_SDA

PMBUSA_CTL

GPIO45

6

I/OD

I/O

O

PMBus-A 开漏双向数据

PMBus-A 控制信号- 从器件输入/主器件输出

通用输入/输出45

9

0，4，8，12

OUTPUTXBAR8

PMBUSA_ALERT

GPIO46

3

73

6

输出X-BAR 输出8

9

I/OD

I/O

O

PMBus-A 开漏双向警报信号

通用输入/输出46

0，4，8，12

LINA_TX

3

5

9

LIN-A 发送

MCAN_TX

O

CAN/CAN FD 发送

PMBUSA_SDA

I/OD

PMBus-A 开漏双向数据

24

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表5-1. 引脚属性(continued)

引脚类

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

型

I/O

O

GPIO48

0，4，8，12

通用输入/输出48

输出X-BAR 输出3

CAN-A 发送

OUTPUTXBAR3

CANA_TX

MCAN_TX

SCIA_TX

1

3

O

31

5

O

CAN/CAN FD 发送

SCI-A 发送数据

PMBus-A 开漏双向数据

通用输入/输出49

输出X-BAR 输出4

CAN-A 接收

6

O

I/OD

I/O

O

PMBUSA_SDA

GPIO49

9

0，4，8，12

OUTPUTXBAR4

CANA_RX

MCAN_RX

SCIA_RX

1

3

5

6

9

I

32

I

CAN/CAN FD 接收

SCI-A 接收数据

LIN-A 接收

I

LINA_RX

通用输入/输出224。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO224

0，4，8，12

I/O

OUTPUTXBAR3

SPIA_SIMO

EPWM1_A

CANA_TX

5

6

O

输出X-BAR 输出3

SPI-A 从器件输入，主器件输出(SIMO)

ePWM-1 输出A

I/O

13

9

6

4

9

O

I

10

11

14

CAN-A 发送

EQEP1_A

eQEP-1 输入A

SCIC_TX

O

SCI-C 发送数据

通用输入/输出226。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO226

0，4，8，12

I/O

LINA_RX

3

5

I

O

LIN-A 接收

EPWM6_A

SPIA_CLK

EPWM1_B

EQEP1_STROBE

SCIC_RX

ePWM-6 输出A

SPI-A 时钟

11

7

4

2

6

I/O

O

9

ePWM-1 输出B

eQEP-1 选通

SCI-C 接收数据

11

14

I/O

I

通用输入/输出227。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO227

0，4，8，12

I/O

I2CB_SCL

1

3

5

6

I/OD

O

I2C-B 开漏双向时钟

ePWM-3 输出A

28

24

20

13

EPWM3_A

OUTPUTXBAR1

EPWM2_B

O

输出X-BAR 输出1

ePWM-2 输出B

O

通用输入/输出228。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO228

0，4，8，12

I/O

ADCSOCAO

CANA_TX

SPIA_SOMI

EPWM2_B

EQEP1_B

3

5

O

I/O

O

I

外部ADC 的ADC 转换启动A

CAN-A 发送

10

6

4

2

6

SPI-A 从器件输出，主器件输入(SOMI)

ePWM-2 输出B

9

11

eQEP-1 输入B

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25

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表5-1. 引脚属性(continued)

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

GPIO230

多路复用器位置

说明

通用输入/输出230。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

0，4，8，12

I/O

I2CB_SDA

EPWM3_B

CANA_RX

EPWM2_A

I2CA_SDA

PMBUSA_SCL

1

3

5

6

7

9

I/OD

O

I2C-B 开漏双向数据

ePWM-3 输出B

29

25

21

13

I

CAN-A 接收

O

ePWM-2 输出A

I/OD

I2C-A 开漏双向数据

PMBus-A 开漏双向时钟

通用输入/输出242。该引脚还具有模拟功能（此

表的“模拟”部分对这些功能进行了介绍）。

GPIO242

0，4，8，12

I/O

OUTPUTXBAR2

SPIA_STE

5

6

O

I/O

O

输出X-BAR 输出2

SPI-A 从器件发送使能(STE)

ePWM-4 输出A

12

8

5

3

EPWM4_A

9

CANA_RX

10

11

I

CAN-A 接收

EQEP1_INDEX

I/O

eQEP-1 索引

测试、JTAG 和复位

TCK

TMS

45

47

36

38

28

16

I

带有内部上拉电阻的JTAG 测试时钟。

带有内部上拉电阻的JTAG 测试模式选择

(TMS)。此串行控制输入在TCK 上升沿上的

TAP 控制器中计时。该器件没有TRSTn 引脚。

在电路板上应放置一个外部上拉电阻（推荐

2.2kΩ）以将TMS 引脚连接至VDDIO，从而在

正常运行期间将JTAG 保持在复位状态。

30

18

I/O

器件复位（输入）和看门狗复位（输出）。在上

电条件下，此引脚由器件驱动为低电平。外部电

路也可能会驱动此引脚以使器件复位生效。发生

看门狗复位时，此引脚也由MCU 驱动为低电

平。在看门狗复位期间，XRSn 引脚在512 个

OSCCLK 周期的看门狗复位持续时间内被驱动

为低电平。XRSn 和VDDIO 之间应放置一个

2.2kΩ至10kΩ的电阻。如果在XRSn 和VSS

之间放置一个电容器进行噪声滤除，则该电容器

的容值应为100nF 或更小。当看门狗复位生效

时，这些值允许看门狗在512 个OSCCLK 周期

内正确地将XRSn 引脚驱动至VOL。该引脚是

具有内部上拉电阻的开漏输出。如果此引脚由外

部器件驱动，则应使用开漏器件进行驱动。

XRSn

5

3

1

I/OD

电源和接地

24

8、

53、 44、

71

4、

1.2V 数字逻辑电源引脚。有关用法的详细信

息，请参阅“电源管理模块(PMM)”一节。

VDD

36、45

59

3.3V 模拟电源引脚。在每个引脚上放置一个最

小值为2.2µF 的去耦电容器。在32 QFN 封装

上，VREFHI 在内部连接至VDDA。有关用法的

详细信息，请参阅“电源管理模块(PMM)”一

节。

VDDA

26

22

18

11

7、

52、

72

3.3V 数字I/O 电源引脚。有关用法的详细信息，

请参阅“电源管理模块(PMM)”一节。

43、

60

VDDIO

23

25

35、46

具有内部下拉电阻的内部稳压器使能。将低电平

连接到VSS 以启用内部VREG。将高电平连接

到VDDIO 以使用外部电源。

VREGENZ

56

46

37

I

26

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表5-1. 引脚属性(continued)

引脚类

型

80 PN 64 PM 48 PHP 32 RHB

信号名称

多路复用器位置

说明

9、

5、

数字接地。对于QFN 封装，必须将位于封装底

部的接地焊盘焊接到PCB 的接地平面。

30、 26、

55、 45、

VSS

PAD

17

PAD

10

70

58

VSSA

25

21

模拟接地

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27

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5.3 信号说明

5.3.1 模拟信号

表5-2. 模拟信号

引脚类

80 PN

64 PM

48 PHP

32 RHB

信号名称

型

说明

A0

A1

I

19

18

13

12

27

17

10

23

24

28

29

16

22

15

14

4

15

14

9

11

10

6

7

ADC-A 输入0

ADC-A 输入1

ADC-A 输入2

ADC-A 输入3

ADC-A 输入4

ADC-A 输入5

ADC-A 输入6

ADC-A 输入7

ADC-A 输入8

ADC-A 输入9

ADC-A 输入10

ADC-A 输入11

ADC-A 输入12

ADC-A 输入14

ADC-A 输入15

ADC-A 输入16

ADC-A 输入17

ADC-A 输入18

ADC-A 输入19

ADC-A 输入20

A2

4

A3

8

5

3

A4

23

13

6

19

9

12

6

A5

A6

4

2

A7

19

20

24

25

12

18

11

10

2

15

16

20

21

8

A8

9

A9

13

6

A10

A11

A12

14

7

8

A14

5

A15

7

5

A16

2

32

A17

33

34

35

36

27

19

18

14

16

22

15

24

17

23

16

22

17

23

15

12

11

14

28

27

28

29

30

23

15

14

10

12

18

11

20

13

19

12

18

13

19

11

8

22

A18

A19

23

24

19

11

10

7

A20

AIO225

AIO231

AIO232

AIO233

AIO237

AIO238

AIO239

AIO241

AIO244

AIO245

C0

12

7

用于数字输入225 的模拟引脚

用于数字输入231 的模拟引脚

用于数字输入232 的模拟引脚

用于数字输入233 的模拟引脚

用于数字输入237 的模拟引脚

用于数字输入238 的模拟引脚

用于数字输入239 的模拟引脚

用于数字输入241 的模拟引脚

用于数字输入244 的模拟引脚

用于数字输入245 的模拟引脚

ADC-C 输入0

7

5

8

6

14

7

8

5

16

9

6

15

8

6

C1

14

9

8

ADC-C 输入1

C2

6

ADC-C 输入2

C3

15

7

8

ADC-C 输入3

C4

5

ADC-C 输入4

C5

5

3

ADC-C 输入5

C6

7

4

2

ADC-C 输入6

C7

10

24

7

5

ADC-C 输入7

C8

20

13

ADC-C 输入8

28

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表5-2. 模拟信号(continued)

引脚类

型

80 PN

64 PM

48 PHP

32 RHB

信号名称

说明

C9

I

13

29

24

27

19

4

9

6

4

13

9

ADC-C 输入9

ADC-C 输入10

ADC-C 输入11

ADC-C 输入14

ADC-C 输入15

ADC-C 输入16

ADC-C 输入17

ADC-C 输入18

ADC-C 输入19

ADC-C 输入20

C10

25

20

23

15

2

21

16

19

11

2

C11

C14

12

7

C15

C16

32

C17

33

34

35

36

27

28

29

30

15

10

12

9

22

C18

C19

23

24

11

7

C20

CMP1_DACL

CMP1_HN0

CMP1_HN1

CMP1_HP0

CMP1_HP1

CMP1_HP2

CMP1_HP3

CMP1_HP4

CMP1_LN0

CMP1_LN1

CMP1_LP0

CMP1_LP1

CMP1_LP2

CMP1_LP3

CMP1_LP4

CMP2_HN0

CMP2_HN1

CMP2_HP0

CMP2_HP1

CMP2_HP2

CMP2_HP3

CMP2_HP4

CMP2_LN0

CMP2_LN1

CMP2_LP0

CMP2_LP1

CMP2_LP2

CMP2_LP3

CMP2_LP4

CMP3_HN0

CMP3_HN1

CMP3_HP0

19

14

16

13

16

10

14

18

14

16

13

16

10

14

18

29

22

27

22

28

29

24

29

22

27

22

28

29

24

12

17

11

7

5

CMPSS-1 低电平DAC 输出

CMPSS-1 高电平比较器负输入0

CMPSS-1 高电平比较器负输入1

CMPSS-1 高电平比较器正输入0

CMPSS-1 高电平比较器正输入1

CMPSS-1 高电平比较器正输入2

CMPSS-1 高电平比较器正输入3

CMPSS-1 高电平比较器正输入4

CMPSS-1 低电平比较器负输入0

CMPSS-1 低电平比较器负输入1

CMPSS-1 低电平比较器正输入0

CMPSS-1 低电平比较器正输入1

CMPSS-1 低电平比较器正输入2

CMPSS-1 低电平比较器正输入3

CMPSS-1 低电平比较器正输入4

CMPSS-2 高电平比较器负输入0

CMPSS-2 高电平比较器负输入1

CMPSS-2 高电平比较器正输入0

CMPSS-2 高电平比较器正输入1

CMPSS-2 高电平比较器正输入2

CMPSS-2 高电平比较器正输入3

CMPSS-2 高电平比较器正输入4

CMPSS-2 低电平比较器负输入0

CMPSS-2 低电平比较器负输入1

CMPSS-2 低电平比较器正输入0

CMPSS-2 低电平比较器正输入1

CMPSS-2 低电平比较器正输入2

CMPSS-2 低电平比较器正输入3

CMPSS-2 低电平比较器正输入4

CMPSS-3 高电平比较器负输入0

CMPSS-3 高电平比较器负输入1

CMPSS-3 高电平比较器正输入0

8

6

4

12

6

8

6

4

2

10

14

10

12

9

7

5

10

7

5

8

6

4

12

6

8

6

4

2

10

14

25

18

23

18

24

25

20

25

18

23

18

24

25

20

8

7

5

10

21

14

19

14

20

21

16

21

14

19

14

20

21

16

5

7

13

8

12

8

13

9

13

8

12

8

13

9

3

13

7

9

6

4

2

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29

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32 RHB

表5-2. 模拟信号(continued)

引脚类

80 PN

64 PM

48 PHP

信号名称

型

说明

CMP3_HP1

CMP3_HP2

CMP3_HP3

CMP3_HP4

CMP3_LN0

CMP3_LN1

CMP3_LP0

CMP3_LP1

CMP3_LP2

CMP3_LP3

CMP3_LP4

CMP4_HN0

CMP4_HN1

CMP4_HP0

CMP4_HP1

CMP4_HP2

CMP4_HP3

CMP4_HP4

CMP4_LN0

CMP4_LN1

CMP4_LP0

CMP4_LP1

CMP4_LP2

CMP4_LP3

CMP4_LP4

I

17

19

12

15

12

17

11

17

19

12

15

27

23

28

23

22

27

24

27

23

28

23

22

27

24

13

15

8

9

11

5

6

7

CMPSS-3 高电平比较器正输入1

CMPSS-3 高电平比较器正输入2

CMPSS-3 高电平比较器正输入3

CMPSS-3 高电平比较器正输入4

CMPSS-3 低电平比较器负输入0

CMPSS-3 低电平比较器负输入1

CMPSS-3 低电平比较器正输入0

CMPSS-3 低电平比较器正输入1

CMPSS-3 低电平比较器正输入2

CMPSS-3 低电平比较器正输入3

CMPSS-3 低电平比较器正输入4

CMPSS-4 高电平比较器负输入0

CMPSS-4 高电平比较器负输入1

CMPSS-4 高电平比较器正输入0

CMPSS-4 高电平比较器正输入1

CMPSS-4 高电平比较器正输入2

CMPSS-4 高电平比较器正输入3

CMPSS-4 高电平比较器正输入4

CMPSS-4 低电平比较器负输入0

CMPSS-4 低电平比较器负输入1

CMPSS-4 低电平比较器正输入0

CMPSS-4 低电平比较器正输入1

CMPSS-4 低电平比较器正输入2

CMPSS-4 低电平比较器正输入3

CMPSS-4 低电平比较器正输入4

3

11

8

7

5

3

13

7

9

6

4

2

13

15

8

9

6

11

5

7

3

11

23

19

24

19

18

23

20

23

19

24

19

18

23

20

7

5

19

15

20

15

14

19

16

19

15

20

15

14

19

16

12

8

13

8

12

9

12

8

13

8

12

9

ADC 高基准电压。在外部基准模式下，

从外部驱动这个引脚上的高基准电压。在

内部基准模式下，电压由器件驱动到该引

脚。在任一模式下，在此引脚上放置至少

一个2.2µF 电容器。此电容器应放置在

VREFHI 和VREFLO 引脚之间尽可能靠

近器件的位置。在32 QFN 封装上，

VREFHI 在内部连接至VDDA。

VREFHI

VREFLO

I

20

21

16

17

12

13

ADC 低基准电压

30

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5.3.2 数字信号

表5-3. 数字信号

引脚类

型

GPIO

80 PN

64 PM

48 PHP

32 RHB

信号名称

说明

ADCSOCAO

ADCSOCBO

O

2

外部ADC 的ADC 转换启动A

外部ADC 的ADC 转换启动B

8、33、228

10、32

10、38、58

49、76

6、32、47

40、63

4、25

32

20

3、13、

14、19、

21、26、

28、30

0、3、5、11、12、

18、21、30、33、

35、49、230、242 48、50、60、63、74 41、49、52、61

1、12、29、32、

34、36、37、38、

8、25、28、30、 5、21、24、

CANA_RX

CANA_TX

I

CAN-A 接收

CAN-A 发送

31、32、39、

25、31、33、

39、42、47

4、6、22、

23、29、32、

34、38、40、

43

2、4、7、13、17、

19、20、31、32、

37、48、224、228 49、51、59、61、68 42、48、50、57

2、10、13、31、

33、35、40、46、

6、9、27、29、

34、37、40、

2、4、17、

20、22、29

O

EPWM1_A

EPWM1_B

O

ePWM-1 输出A

ePWM-1 输出B

0、4、30、224

1、5、31、226

1、13、59、63

2、11、62、74

9、48、52

7、51、61

6、38、42

4、41、47

4、28

2、27、30

25、50、55、

57、64

21、40、43、

EPWM2_A

EPWM2_B

O

ePWM-2 输出A

ePWM-2 输出B

2、6、7、41、230 29、61、66、68、80

3、7、40、227、228 10、28、60、64、68

13、29

48

2、13、

26、29

6、24、49、53、

4、20、39、43

57

EPWM3_A

EPWM3_B

O

ePWM-3 输出A

ePWM-3 输出B

0、4、14、227

1、5、15、230

28、59、63、79

29、62、74、78

24、48、52

25、51、61

20、38、42

21、41、47

13、28

13、27、30

8、35、50、56、

EPWM4_A

O

ePWM-4 输出A

2、6、22、24、242 12、41、61、67、80

5、27、40、48

3、15

64

EPWM4_B

EPWM5_A

EPWM5_B

EPWM6_A

EPWM6_B

EPWM7_A

EPWM7_B

O

ePWM-4 输出B

ePWM-5 输出A

ePWM-5 输出B

ePWM-6 输出A

ePWM-6 输出B

ePWM-7 输出A

ePWM-7 输出B

3、7、23、32

8、16、37

9、17、35

10、17、18、226

11、19

49、60、65、68

39、46、58

40、48、75

11、40、50、76

37、51

40、49、54、57

33、37、47

34、39、62

7、34、41、63

31、42

32、39、43

26、29

31

20、26、29

17

19

4、33

34

2、21

14、22

32

12、28、41

13、29

4、36、66

3、35

2、30、55

1、29

2、24

1、23

31

6、10、20、25、

28、35、40、44、

224

4、13、33、42、

48、64、69、76、80

2、9、27、39、

53、63、64

2、6、22、

31、44、48

EQEP1_A

EQEP1_B

I

eQEP-1 输入A

eQEP-1 输入B

eQEP-1 索引

eQEP-1 选通

4、19、32

7、11、21、29、

37、41、228

3、10、34、37、

46、66、68

1、6、28、31、

37、55、57

2、14、

17、29、31

I

1、4、29、43

0、9、13、17、23、

31、32、39、43、

242

2、12、35、40、

49、54、63、65、75

8、29、34、40、

52、54、62

EQEP1_INDEX

EQEP1_STROBE

I/O

5、23、32、42 3、20、28

1、8、12、16、22、

30、42、226

1、11、36、39、

57、58、62、67

7、30、33、47、

51、56

4、24、26、41

2、27

EQEP2_A

EQEP2_B

EQEP2_INDEX

EQEP2_STROBE

ERRORSTS

ExtR

I

eQEP-2 输入A

eQEP-2 输入B

eQEP-2 索引

eQEP-2 选通

11、14、18、24

37、41、50、79

31、35、41

32、33、42

1

27、33

25、26、34

1

14、15、21

I

22

31

32

15、16、19、25、33 38、39、42、51、78

I/O

O

26、29、39

3、43

4、27、28

4、44、59

2、48

1、2、35

42

2、38

24、28、29

3、4、41

51

1、2、27

15、31、32

错误状态输出。该信号需要一个外部下拉电阻。

用于内部振荡器的外部电阻。这可用于提高时钟精度。

通用输入/输出0

I

19

0

34

42

41

40

39

38

47

48

43

22

28

27

GPIO0

I/O

63

52

GPIO1

1

62

51

通用输入/输出1

GPIO2

2

61

50

通用输入/输出2

GPIO3

3

60

49

26

30

29

通用输入/输出3

GPIO4

4

59

48

通用输入/输出4

GPIO5

5

74

61

通用输入/输出5

GPIO6

6

80

64

通用输入/输出6

GPIO7

7

68

57

通用输入/输出7

GPIO8

8

58

47

通用输入/输出8

GPIO9

9

75

62

通用输入/输出9

GPIO10

GPIO11

10

11

76

63

通用输入/输出10

37

31

14

通用输入/输出11

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31

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表5-3. 数字信号(continued)

引脚类

型

GPIO

80 PN

64 PM

48 PHP

32 RHB

信号名称

说明

GPIO12

GPIO13

GPIO14

GPIO15

GPIO16

GPIO17

GPIO18

GPIO19

GPIO20

GPIO21

GPIO22

GPIO23

GPIO24

GPIO25

GPIO26

GPIO27

GPIO28

GPIO29

GPIO30

GPIO31

GPIO32

GPIO33

GPIO34

GPIO35

GPIO37

GPIO39

GPIO40

GPIO41

GPIO42

GPIO43

GPIO44

GPIO45

GPIO46

GPIO48

GPIO49

GPIO224

GPIO226

GPIO227

GPIO228

GPIO230

GPIO242

I/O

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

32

33

34

35

37

39

40

41

42

43

44

45

46

48

49

224

226

227

228

230

242

36

35

79

78

39

40

50

51

33

34

67

65

41

42

43

44

4

30

29

24

23

通用输入/输出12

通用输入/输出13

通用输入/输出14

通用输入/输出15

通用输入/输出16

通用输入/输出17

通用输入/输出18

通用输入/输出19

通用输入/输出20

通用输入/输出21

通用输入/输出22

通用输入/输出23

通用输入/输出24

通用输入/输出25

通用输入/输出26

通用输入/输出27

通用输入/输出28

通用输入/输出29

通用输入/输出30

通用输入/输出31

通用输入/输出32

通用输入/输出33

通用输入/输出34

通用输入/输出35

通用输入/输出37

通用输入/输出39

通用输入/输出40

通用输入/输出41

通用输入/输出42

通用输入/输出43

通用输入/输出44

通用输入/输出45

通用输入/输出46

通用输入/输出48

通用输入/输出49

通用输入/输出224

通用输入/输出226

通用输入/输出227

通用输入/输出228

通用输入/输出230

通用输入/输出242

I/O

33

34

41

42

27

28

56

54

35

26

33

34

22

21

22

27

15

2

1

2

1

32

31

3

1

2

49

38

77

48

46

40

32

25

20

39

37

31

29

19

17

64

66

57

54

69

73

6

53

55

44

31

32

13

11

28

10

29

12

9

6

4

2

7

24

20

4

13

2

6

25

21

5

13

3

8

1、4、8、18、20、

27、33、37、43

33、38、44、46、

50、54、58、59、62 41、47、48、51

27、32、37、

22、25、29、

33、38、41

I2CA_SCL

I2CA_SDA

I/OD

I2C-A 开漏双向时钟

I2C-A 开漏双向数据

17、21、27

29、34、43、48、

49、51、57、63、

74、76

25、28、39、

40、42、52、

61、63

13、19、

20、22、

28、30

0、5、10、19、21、

26、32、35、42、

230

21、31、32、

34、42、47

I2CB_SCL

I2CB_SDA

I/OD

I2C-B 开漏双向时钟

I2C-B 开漏双向数据

3、9、15、29、227 3、28、60、75、78

2、14、28、34、230 4、29、61、77、79

1、24、49、62

2、25、50

1、20、39

2、21、40

13、26、31

13、32

23、29、33、35、

42、49、226

3、11、32、38、

48、57、65

1、7、32、39、

LINA_RX

LINA_TX

I

O

I

LIN-A 接收

1、4、25、31 2、19、31

54

LIN-A 发送

22、28、32、37、46 4、6、46、49、67

2、37、40、56

28、30、52、61

2、29、32

17、20、32

28、30

0、5、12、21、30、

39、49

1、32、34、36、

63、74

MCAN_RX

CAN/CAN FD 接收

24、42、47

32

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表5-3. 数字信号(continued)

引脚类

型

GPIO

80 PN

64 PM

48 PHP

32 RHB

信号名称

说明

1、4、13、20、31、 2、6、31、33、35、

22、23、38、

MCAN_TX

O

27

CAN/CAN FD 发送

27、29、48、51

41

46、48

59、62

OUTPUTXBAR1

OUTPUTXBAR2

O

输出X-BAR 输出1

输出X-BAR 输出2

2、24、34、227

3、25、37、242

28、41、61、77

12、42、46、60

24、35、50

8、37、49

20、27、40

5、29、39

13、15

3、17、26

13、31、43、59、

74、79

4、5、14、26、48、

OUTPUTXBAR3

O

输出X-BAR 输出3

9、48、61

6、38、47

4、30

224

OUTPUTXBAR4

OUTPUTXBAR5

OUTPUTXBAR6

OUTPUTXBAR7

OUTPUTXBAR8

O

输出X-BAR 输出4

输出X-BAR 输出5

输出X-BAR 输出6

输出X-BAR 输出7

输出X-BAR 输出8

6、15、27、33、49 32、38、44、78、80

32、64

2、57

25、48

2、43

7、28、42

9、29、43

4、57、68

3、54、75

29、32

31

1

1、62

0、11、16、30、44 1、37、39、63、69

31、33、52

34

26、42、44

14、28

17、31、45

2、40、73

13、19、27、37、

43、45

35、44、46、51、

54、73

PMBUSA_ALERT

PMBUSA_CTL

PMBUSA_SCL

I/OD

I/O

PMBus-A 开漏双向警报信号

29、37、42

30、39、41

23、29、34

17、22

19、21

12、18、26、35、

42、44

36、43、48、50、

57、69

24、31、33、

PMBus-A 控制信号- 从器件输入/主器件输出

PMBus-A 开漏双向时钟

44

3、15、16、24、

35、41、230

29、39、41、48、

60、66、78

25、33、35、

39、49、55

21、26、27、

31、39

13、15、

19、26

I/OD

2、14、17、25、

32、34、40、44、

46、48

6、31、40、42、

49、61、64、69、

77、79

PMBUSA_SDA

SCIA_RX

I/OD

20

PMBus-A 开漏双向数据

SCI-A 接收数据

34、40、50、53

32、40、44

0、3、5、9、17、

25、28、35、49

4、32、40、42、

48、60、63、74、75

2、34、39、49、 2、31、39、

52、61、62

19、26、

28、30、32

I

42、47

1、26、27、

29、40、41、

43

1、2、7、8、16、

24、29、37、48

3、31、39、41、

46、58、61、62、68 47、50、51、57

1、33、35、37、

15、17、

27、29、31

SCIA_TX

O

SCI-A 发送数据

11、13、15、19、

23、41

35、37、51、65、

66、78

29、31、42、

54、55

SCIB_RX

SCIB_TX

I

SCI-B 接收数据

SCI-B 发送数据

23、34

24、33

14、22

9、10、12、14、

18、22、40

36、50、64、67、

75、76、79

30、41、53、

56、62、63

O

21

SCIC_RX

SCIC_TX

I

4

2

4

SCI-C 接收数据

SCI-C 发送数据

21、42、226

20、43、224

11、34、57

13、33、54

7、28

9、27

O

6、22

3、9、12、18、28、

32、226

4、11、36、49、

50、60、75

2、7、30、40、

41、49、62

2、4、24、

32、33、39

2、20、

21、26、32

SPIA_CLK

SPIA_SIMO

SPIA_SOMI

I/O

SPI-A 时钟

2、7、8、11、16、

20、24、224

13、33、37、39、 9、27、31、33、 6、22、26、

41、58、61、68 35、47、50、57 27、40、43

4、14、

15、29

SPI-A 从器件输入，主器件输出(SIMO)

SPI-A 从器件输出，主器件输入(SOMI)

1、4、10、13、17、 10、34、35、40、 6、28、29、34、 4、23、31、

2、19、27

21、35、228

48、59、62、76

39、48、51、63

38、41

3、14、

15、17、

22、28、

30、31

1、5、27、

29、34、42、

47

0、5、11、19、24、

29、37、242

3、12、37、41、

46、51、63、74

1、8、31、35、

37、42、52、61

SPIA_STE

SYNCOUT

TDI

I/O

O

I

SPI-A 从器件发送使能(STE)

外部ePWM 同步脉冲

80

48

64

39

48

31

6、39

JTAG 测试数据输入(TDI) - TDI 是引脚的默认多路复用

器选择。默认情况下，内部上拉电阻处于禁用状态。如

果将该引脚用作JTAG TDI，则应启用内部上拉电阻或

在电路板上添加外部上拉电阻，以避免输入悬空。

35

19

17

22

JTAG 测试数据输出(TDO) - TDO 是引脚的默认多路复

用器选择。默认情况下，内部上拉电阻处于禁用状态。

当没有JTAG 活动时，TDO 功能将处于三态条件，使

这个引脚悬空；内部上拉电阻应该被启用或者在电路板

上增加一个外部上拉电阻来避免GPIO 输入悬空。

TDO

X1

O

37

19

46

51

37

42

29

34

晶体振荡器或单端时钟输入。器件初始化软件必须在启

用晶体振荡器之前配置该引脚。为了使用此振荡器，必

须将一个石英晶体电路连接至X1 和X2。此引脚也可

用于馈入单端3.3V 电平时钟。

I/O

X2

I/O

O

18

50

41

33

21

晶体振荡器输出。

外部时钟输出。此引脚从器件中输出所选时钟信号的分

频版本。

XCLKOUT

16、18

39、50

33、41

26、33

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33

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5.3.3 电源和接地

表5-4. 电源和接地

32

RHB

引脚类

型

80 PN

64 PM

48 PHP

信号名称

说明

1.2V 数字逻辑电源引脚。有关用法的详

VDD

24

细信息，请参阅“电源管理模块

(PMM)”一节。

8、53、71

4、44、59

36、45

3.3V 模拟电源引脚。在每个引脚上放置

一个最小值为2.2µF 的去耦电容器。在

32 QFN 封装上，VREFHI 在内部连接至

VDDA。有关用法的详细信息，请参阅

“电源管理模块(PMM)”一节。

VDDA

26

22

18

11

3.3V 数字I/O 电源引脚。有关用法的详

细信息，请参阅“电源管理模块

(PMM)”一节。

VDDIO

23

25

7、52、72

43、60

35、46

具有内部下拉电阻的内部稳压器使能。将

低电平连接到VSS 以启用内部VREG。

将高电平连接到VDDIO 以使用外部电

源。

VREGENZ

I

56

46

37

数字接地。对于QFN 封装，必须将位于

封装底部的接地焊盘焊接到PCB 的接地

平面。

VSS

PAD

17

PAD

10

9、30、55、70

5、26、45、58

VSSA

25

21

模拟接地

34

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5.3.4 测试、JTAG 和复位

表5-5. 测试、JTAG 和复位

引脚类

80 PN

64 PM

48 PHP

32 RHB

信号名称

型

说明

TCK

I

45

36

28

16

带有内部上拉电阻的JTAG 测试时钟。

带有内部上拉电阻的JTAG 测试模式选择

(TMS)。此串行控制输入在TCK 上升沿

上的TAP 控制器中计时。该器件没有

TRSTn 引脚。在电路板上应放置一个外

部上拉电阻（推荐2.2kΩ）以将TMS 引

脚连接至VDDIO，从而在正常运行期间

将JTAG 保持在复位状态。

TMS

I/O

47

38

30

18

器件复位（输入）和看门狗复位（输

出）。在上电条件下，此引脚由器件驱动

为低电平。外部电路也可能会驱动此引脚

以使器件复位生效。发生看门狗复位时，

此引脚也由MCU 驱动为低电平。在看门

狗复位期间，XRSn 引脚在512 个

OSCCLK 周期的看门狗复位持续时间内

被驱动为低电平。XRSn 和VDDIO 之间

应放置一个2.2kΩ至10kΩ的电阻。如

果在XRSn 和VSS 之间放置一个电容器

进行噪声滤除，则该电容器的容值应为

100nF 或更小。当看门狗复位生效时，这

些值允许看门狗在512 个OSCCLK 周期

内正确地将XRSn 引脚驱动至VOL。该

引脚是具有内部上拉电阻的开漏输出。如

果此引脚由外部器件驱动，则应使用开漏

器件进行驱动。

XRSn

I/OD

5

3

1

5.4 引脚复用

5.4.1 GPIO 多路复用引脚

节5.4.1.1 列出了GPIO 多路复用引脚。

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35

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5.4.2 ADC 引脚上的数字输入(AIO)

端口 H 上的 GPIO 与模拟引脚进行多路复用。这也称为 AIO。这些引脚只能在输入模式下工作。默认情况下，这

些引脚将用作模拟引脚，并且 GPIO 处于高阻抗状态。GPHAMSEL 寄存器用于配置这些引脚的数字或模拟操

作。

备注

如果将具有尖锐边缘（高 dv/dt）的数字信号连接到 AIO，则相邻的模拟信号可能会发生串扰。因此，

如果相邻通道用于模拟功能，用户应限制连接到AIO 的信号的边沿速率。

5.4.3 ADC 引脚上的数字输入和输出(AGPIO)

该器件上的某些 GPIO 与模拟引脚进行多路复用。这些也称为 AGPIO。与 AIO 不同，AGPIO 具有完整的输入和

输出能力。

默认情况下，AGPIO 未连接，必须进行配置。表5-7 显示了如何配置AGPIO。

表5-7. AGPIO 配置

引脚连接到：

AGPIOCTRLA.GPIOy

GPAxMSEL.GPIOy

（默认值= 0）

（默认值= 1）

ADC

GPIOy

0

1

0

1

0

1

-

(1)

是

(1)

-

是

-

是

(1) 默认情况下，没有信号连接到AGPIO 引脚。必须选择表中的其他行之一来实现引脚功能。

备注

如果将具有尖锐边缘（高 dv/dt）的数字信号连接到 AGPIO，则相邻的模拟信号可能会发生串扰。因

此，如果相邻通道用于模拟功能，用户应限制连接到AGPIO 的信号的边沿速率。

5.4.4 GPIO 输入X-BAR

输入 X-BAR 用于将信号从 GPIO 路由到许多不同的 IP 块，例如 ADC、eCAP、ePWM 和外部中断（请参阅图

5-5）。表5-8 列出了输入X-BAR 目标。有关配置输入X-BAR 的详细信息，请参阅TMS320F280015x 实时微控

制器技术参考手册的“交叉开关(X-BAR)”一章。

38

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图5-5. 输入X-BAR

表5-8. 输入X-BAR 目标

1

2

3

4

5

6

7

8

9

10

是

11

是

12

是

13

是

14

是

15

16

输入

ECAP

是

EPWM X-BAR

输出X-BAR

是

CPU XINT

XINT1 XINT2

XINT3

XINT4 XINT5

TZ1、 TZ2、 TZ3、

TRIP1 TRIP2 TRIP3

TRIP6

EPWM 跳闸

ADCEX

TSOC

ADC 转换启动

EXTSY EXTSY

NCIN1 NCIN2

EPWM/ECAP 同

步

CLK CLK

DCCx

EPG

CLK1 CLK0

1

EPG1 EPG1 EPG1 EPG1

IN1 IN2 IN3 IN4

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5.4.5 GPIO 输出X-BAR 和ePWM X-BAR

输出 X-BAR 有 8 个输出可以在 GPIO 多路复用器上选择作为 OUTPUTXBARx。ePWM X-BAR 有 8 个输出与

ePWM 的TRIPx 输入相连。输出X-BAR 和ePWM X-BAR 的源如图5-6 所示。

CTRIPOUTH

CTRIPOUTL

(Output X-BAR only)

CMPSSx

CTRIPH

CTRIPL

(ePWM X-BAR only)

ePWM and eCAP

EXTSYNCOUT

Sync Chain

TRIP4

TRIP5

ADCSOCA0

Select Circuit

ADCSOCA0

All

ePWM

Modules

TRIP7

TRIP8

TRIP9

TRIP10

TRIP11

TRIP12

EPWM

X-BAR

ADCSOCB0

Select Circuit

ADCSOCB0

ECAPxOUT

eCAPx

ADCx

eQEPx

EVT1

EVT2

EVT3

EVT4

OUTPUTXBAR1

OUTPUTXBAR2

OUTPUTXBAR3

OUTPUTXBAR4

OUTPUTXBAR5

OUTPUTXBAR6

OUTPUTXBAR7

OUTPUTXBAR8

Output

X-BAR

GPIO

Mux

INPUT1-6

INPUT7-14

(ePWM X-BAR only)

Input X-BAR

EPGx

EPGOUT

X-BAR Flags

(shared)

图5-6. 输出X-BAR 和ePWM X-BAR 源

40

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5.5 带有内部上拉和下拉的引脚

器件上的某些引脚具有内部上拉或下拉。表5-9 列出了拉动方向及其活动时间。默认情况下，GPIO 引脚的上拉被

禁用，可以通过软件启用。为了避免任何悬空的未键合输入，引导 ROM 将在特定封装中对未键合的 GPIO 引脚

启用内部上拉。表5-9 中提到的带有上拉和下拉的其他引脚始终处于打开状态且无法被禁用。

表5-9. 带有内部上拉和下拉的引脚

复位

(XRSn = 0)

引脚

器件引导

应用

禁用上拉⁽¹⁾

GPIOx

禁用上拉

应用定义

GPIO35/TDI

GPIO37/TDO

TCK

禁用上拉

上拉有效

TMS

XRSn

上拉有效

其他引脚（包括AIO）

上拉或下拉未存在

(1) 给定封装中未绑定的引脚将具有由引导ROM 启用内部上拉。

5.6 未使用引脚的连接

对于不需要使用器件所有功能的应用，表 5-10 列出了对任何未使用引脚的可接受条件。当表 5-10 中列出了多个

选项时，任何选项都可接受。表5-10 中未列的引脚需按照节5 中所述进行连接。

表5-10. 未使用引脚的连接

信号名称

可接受的做法

模拟

VREFHI

VREFLO

连接至VDDA（仅在应用中未使用ADC 时适用）

绑定到VSSA

• 无连接

• 绑定到VSSA

• 通过电阻器连接到VSSA

模拟输入引脚

• 无连接

模拟输入引脚（与GPIO 共用）

• 通过电阻器连接到VSSA

数字

• 无连接（启用内部上拉的输入模式）

• 无连接（禁用内部上拉的输出模式）

GPIOx

• 上拉或下拉电阻器（任意值电阻器，输入模式，禁用内部上拉）

选择TDI 多路复用器选项（默认）时，GPIO 处于输入模式。

• 启用内部上拉电阻

GPIO35/TDI

• 外部上拉电阻

当TDO 复用选项被选中时（默认），GPIO 只在JTAG 活动期间处于输出模式；否则，它处于三态条

件。必须对该引脚进行偏置，以避免在输入缓冲器上产生额外电流。

GPIO37/TDO

• 启用内部上拉电阻

• 外部上拉电阻

• 无连接

TCK

TMS

• 上拉电阻器

上拉电阻器

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表5-10. 未使用引脚的连接(continued)

可接受的做法

信号名称

关闭XTAL 和：

• 输入模式，启用内部上拉电阻

• 输入模式，使用外部上拉或下拉电阻

• 输出模式，禁用内部上拉电阻

GPIO19/X1

GPIO18/X2

关闭XTAL 和：

• 输入模式，启用内部上拉电阻

• 输入模式，使用外部上拉或下拉电阻

• 输出模式，禁用内部上拉电阻

电源和接地

VDD

所有VDD 引脚必须按照节5.3 所述进行连接。不应使用引脚来偏置任何外部电路。

如果未使用专用模拟电源，则连接到VDDIO。

所有VDDIO 引脚必须按照节5.3 所述进行连接。

所有VSS 引脚必须连接到电路板接地。

VDDA

VDDIO

VSS

VSSA

如果未使用模拟接地，则连接到VSS。

42

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6 规格

6.1 绝对最大额定值

在建议运行条件下测得（除非另有说明）^{(1) (2)}

最小值

最大值

单位

-0.3

1.5

VDD 以VSS 为基准

-0.3

4.6

V

VDDIO 以VSS 为基准

VDDA 以VSSA 为基准

V_IN(3.3V)

电源电压

V

输入电压

输出电压

V_O

数字/模拟输入（每引脚），I_IK（V_IN< VSS/VSSA 或V_IN> VDDIO/

VDDA）⁽⁴⁾

-20

20

mA

输入钳位电流

所有输入的总计，I_IKTOTAL

（V_IN< VSS/VSSA 或V_IN> VDDIO/VDDA）

-20

-40

20

155

150

mA

°C

数字输出（每引脚），I_OUT

输出电流

工作结温

贮存温度⁽³⁾

T_J

T_stg

°C

–65

(1) 超出绝对最大额定值运行可能会对器件造成永久损坏。绝对最大额定值并不表示器件在这些条件下或在建议运行条件以外的任何其他条

件下能够正常运行。如果超出建议工作条件但在绝对最大额定值范围内使用，器件可能不会完全正常运行，这可能影响器件的可靠性、

功能和性能，并缩短器件寿命。

(2) 除非另有说明，否则所有电压值均以VSS 为基准。

(3) 长期高温贮存或在最大温度条件下超期使用可能会导致器件总体使用寿命缩短。有关更多信息，请参阅“半导体和IC 封装热指标”应用

报告。

(4) 每个引脚的连续钳位电流为±2mA。请勿在此条件下连续工作，因为V_DDIO/V_DDA电压可能会在内部上升并影响其他电气规格。

6.2 ESD 等级- 商用

值

单位

采用80 引脚PN 封装的F2800157、F2800155

人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准⁽¹⁾

±2000

±500

±750

充电器件模型(CDM)，符合

ANSI/ESDA/JEDEC JS-002 标准

所有引脚

V_(ESD）

V

静电放电(ESD)

80 引脚PN 上的转角引脚：

1、20、21、40、41、60、61、

80

(2)

采用64 引脚PM 封装的F2800157、F2800155

人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准⁽¹⁾

±2000

±500

±750

充电器件模型(CDM)，符合

ANSI/ESDA/JEDEC JS-002 标准

所有引脚

V_(ESD）

V

静电放电(ESD)

64 引脚PM 上的转角引脚：

1、16、17、32、33、48、49、

64

(2)

采用48 引脚PHP 封装的F2800157、F2800155

人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准⁽¹⁾

±2000

±500

±750

充电器件模型(CDM)，符合

所有引脚

V_(ESD）

静电放电(ESD)

ANSI/ESDA/JEDEC JS-002 标准

48 引脚PHP 上的边角引脚：

1、12、13、24、25、36、37、

48

(2)

(1) JEDEC 文档JEP155 指出：500V HBM 时能够在标准ESD 控制流程下安全生产。

(2) JEDEC 文件JEP157 指出：250V CDM 可实现在标准ESD 控制流程下安全生产。

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6.3 ESD 等级- 汽车

值

单位

采用80 引脚PN 封装的F2800157-Q1、F2800156-Q1、F2800155-Q1、F2800154-Q1

±2000

人体放电模型(HBM)，符合AEC 所有引脚

Q100-002⁽¹⁾

±500

±750

充电器件模型(CDM)，

符合AEC Q100-011

所有引脚

V_(ESD)

V

静电放电

80 引脚PN 上的转角引脚：

1、20、21、40、41、60、61、

80

采用64 引脚PM 封装的F2800157-Q1、F2800156-Q1、F2800155-Q1、F2800154-Q1

±2000

人体放电模型(HBM)，符合AEC 所有引脚

Q100-002⁽¹⁾

±500

±750

充电器件模型(CDM)，

符合AEC Q100-011

所有引脚

V_(ESD)

V

静电放电

64 引脚PM 上的转角引脚：

1、16、17、32、33、48、49、

64

采用48 引脚PHP 封装的F2800157-Q1、F2800156-Q1（1 级）、F2800155-Q1、F2800154-Q1、F2800153-Q1、F2800152-Q1

±2000

人体放电模型(HBM)，符合AEC 所有引脚

Q100-002⁽¹⁾

±500

±750

充电器件模型(CDM)，

符合AEC Q100-011

所有引脚

V_(ESD)

V

静电放电

48 引脚PHP 上的转角引脚：

1、12、13、24、25、36、37、

48

采用32 引脚RHB 封装的F2800157-Q1、F2800156-Q1、F2800155-Q1、F2800154-Q1、F2800153-Q1、F2800152-Q1

±2000

人体放电模型(HBM)，符合AEC 所有引脚

Q100-002⁽¹⁾

±500

±750

V_(ESD)

V

充电器件模型(CDM)，

符合AEC Q100-011

所有引脚

静电放电

32 引脚RHB 上的转角引脚：

1、8、9、16、17、24、25、32

(1) AEC Q100-002 指示应当按照ANSI/ESDA/JEDEC JS-001 规范执行HBM 应力测试。

6.4 建议工作条件

最小值

标称值

最大值

单位

(2)

启用内部BOR⁽³⁾

禁用内部BOR

V_BOR-VDDIO(MAX) + V_BOR-GB

3.3

3.63

V

器件电源电压，VDDIO 和VDDA

2.8

3.3

1.2

0

3.63

1.32

1.14

V

器件电源电压，VDD

器件接地，VSS

0

模拟接地，VSSA

VDDIO、VDD、VDDA 相对于VSS 的

电源电压斜升速率。⁽⁴⁾

SR_SUPPLY

VDDIO + 0.3

VDDA + 0.3

140

V

VSS –0.3

VSSA –0.3

-40

数字输入电压

模拟输入电压

V_IN

(1)

°C

结温，T_J

-40

125

自然通风温度，T_A

(1) 在T_J= 105°C 以上的温度下长时间运行将缩短器件的使用寿命。要了解更多信息，请参阅计算嵌入式处理器的有效使用寿命。

(2) 请参阅电源管理模块(PMM) 部分。

(3) 默认情况下会启用内部BOR。

(4) 请参阅电源管理模块运行条件表。

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6.5 功耗摘要

本小节中列出的电流值仅代表给定的测试条件下的值，而不是可能的绝对最大值。应用中的实际器件电流将随应

用代码和引脚配置的不同而变化。节6.5.1 和节6.5.2 列出了系统电流消耗值。

6.5.1 系统电流消耗- 启用VREG - 内部电源

在建议的工作条件下测得（除非另有说明）

典型值：V_nom

参数

测试条件

最小值典型值最大值

单位

工作模式

mA

这是典型重负载应用中电流的 30℃

估算值。实际电流会因系统活

动、I/O 电气负载和开关频率

待定

85℃

I_DDIO

运行期间的VDDIO 电流消耗

而异。这包括启用内部Vreg 125℃

时的内核电源电流。

150℃

- CPU 从RAM 运行

30℃

- 闪存加电

- X1/X2 晶振加电

85℃

- PLL 被启用，SYSCLK=最

大器件频率

125℃

I_DDA

运行期间的VDDA 电流消耗

- 模拟模块加电

- 输出在没有直流负载的情况

下是静态

mA

150℃

待定

- 输入是静态高电平或低电平

空闲模式

mA

30℃

待定

- CPU 处于空闲模式

- 闪存断电

- PLL 被启用，SYSCLK=最

大器件频率，CPUCLK 被选

通

- X1/X2 晶振被加电

- 模拟模块被断电

- 输出在没有直流负载的情况

下是静态

85℃

器件处于空闲模式时的VDDIO 电

流消耗

I_DDIO

125℃

150℃

30℃

85℃

器件处于空闲模式时的VDDA 电

流消耗

I_DDA

125℃

150℃

- 输入为静态高电平或低电平

待机模式（PLL 启用）

mA

30℃

待定

- CPU 处于待机模式

- 闪存断电

- PLL 被启用，SYSCLK 和

CPUCLK 会选通

- X1/X2 晶振断电

- 模拟模块断电

- 输出在没有直流负载的情况

下是静态

- 输入为静态高电平或低电平

85℃

器件处于待机模式时的VDDIO 电

流消耗

I_DDIO

125℃

150℃

30℃

85℃

器件处于待机模式时的VDDA 电

流消耗

I_DDA

125℃

150℃

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6.5.1 系统电流消耗- 启用VREG - 内部电源(continued)

在建议的工作条件下测得（除非另有说明）

典型值：V_nom

参数

测试条件

最小值典型值最大值

单位

待机模式（PLL 禁用）

mA

30℃

待定

- CPU 处于待机模式

- 闪存断电

- PLL 被禁用，SYSCLK 和

CPUCLK 会选通

- X1/X2 晶振断电

- 模拟模块断电

- 输出在没有直流负载的情况

下是静态

- 输入为静态高电平或低电平

85℃

器件处于待机模式时的VDDIO 电

流消耗

I_DDIO

125℃

150℃

30℃

85℃

器件处于待机模式时的VDDA 电

流消耗

I_DDA

125℃

150℃

停机模式

mA

30℃

待定

- CPU 处于停机模式

- 闪存被断电

- PLL 被禁用，SYSCLK 和

CPUCLK 被选通

- X1/X2 晶振被断电

- 模拟模块被断电

- 输出在没有直流负载的情况

下是静态

85℃

器件处于停机模式时的VDDIO 电

流消耗

I_DDIO

125℃

150℃

30℃

85℃

器件处于停机模式时的VDDA 电

流消耗

I_DDA

125℃

150℃

- 输入为静态高电平或低电平

闪存擦除/编程

mA

- CPU 从RAM 运行

- 闪存进行连续编程/擦除操作

- PLL 被启用，SYSCLK 为

100MHz。

- 外设时钟被关闭。

- X1/X2 晶振加电

- 模拟器件断电

- 输出在没有直流负载的情况

下是静态

30℃

待定

85℃

擦除/编程周期期间的VDDIO 电流

I_DDIO

消耗⁽¹⁾

125℃

150℃

30℃

85℃

擦除/编程周期期间的VDDA 电流

消耗

I_DDA

125℃

- 输入为静态高电平或低电平

mA

150℃

待定

复位模式

mA

30℃

待定

85℃

复位处于活动状态时的VDDIO 电

I_DDIO

流消耗⁽²⁾

125℃

150℃

30℃

85℃

复位处于活动状态时的VDDA 电

流消耗⁽²⁾

I_DDA

125℃

150℃

(1) 闪存编程期间的欠压事件可能会损坏闪存数据并永久锁定器件。使用备用电源（例如USB 编程器）的编程环境必须能够为器件和其他系

统组件提供额定电流，并留有足够的裕度以避免电源欠压情况。

(2) 这是复位处于活动状态时的电流消耗，即XRSn 为低电平。

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6.5.2 系统电流消耗- 禁用VREG - 外部电源

在建议的工作条件下测得（除非另有说明）

典型值：V_nom

参数

测试条件

最小值典型值最大值

单位

工作模式

mA

30℃

待定

这是典型重负载应用中电流的

估算值。实际电流会因系统活

动、I/O 电气负载和开关频率

而异。这包括启用内部Vreg

时的内核电源电流。

- CPU 从RAM 运行

- 闪存加电

- X1/X2 晶振加电

- PLL 被启用，SYSCLK=最

大器件频率

85℃

I_DD

运行期间的VDD 电流消耗

运行期间的VDDIO 电流消耗

运行期间的VDDA 电流消耗

125℃

150℃

30℃

85℃

I_DDIO

125℃

150℃

30℃

- 模拟模块加电

- 输出在没有直流负载的情况

下是静态

85℃

I_DDA

- 输入是静态高电平或低电平

125℃

150℃

空闲模式

mA

30℃

待定

85℃

器件处于空闲模式时的VDD 电流

消耗

I_DD

125℃

150℃

30℃

- CPU 处于空闲模式

- 闪存断电

- PLL 被启用，SYSCLK=最

大器件频率，CPUCLK 被选

通

- X1/X2 晶振被加电

- 模拟模块被断电

- 输出在没有直流负载的情况

下是静态

85℃

器件处于空闲模式时的VDDIO 电

流消耗

I_DDIO

125℃

150℃

30℃

- 输入为静态高电平或低电平

85℃

器件处于空闲模式时的VDDA 电

流消耗

I_DDA

125℃

150℃

待机模式（PLL 启用）

mA

30℃

待定

85℃

器件处于待机模式时的VDD 电流

消耗

I_DD

125℃

150℃

30℃

- CPU 处于待机模式

- 闪存断电

- PLL 被启用，SYSCLK 和

CPUCLK 会选通

- X1/X2 晶振断电

- 模拟模块断电

- 输出在没有直流负载的情况

下是静态

- 输入为静态高电平或低电平

85℃

器件处于待机模式时的VDDIO 电

流消耗

I_DDIO

125℃

150℃

30℃

85℃

器件处于待机模式时的VDDA 电

流消耗

I_DDA

125℃

150℃

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6.5.2 系统电流消耗- 禁用VREG - 外部电源(continued)

在建议的工作条件下测得（除非另有说明）

典型值：V_nom

参数

测试条件

最小值典型值最大值

单位

待机模式（PLL 禁用）

mA

30℃

待定

85℃

器件处于待机模式时的VDD 电流

消耗

I_DD

125℃

150℃

30℃

- CPU 处于待机模式

- 闪存断电

- PLL 被禁用，SYSCLK 和

CPUCLK 会选通

- X1/X2 晶振断电

- 模拟模块断电

- 输出在没有直流负载的情况

下是静态

- 输入为静态高电平或低电平

85℃

器件处于待机模式时的VDDIO 电

流消耗

I_DDIO

125℃

150℃

30℃

85℃

器件处于待机模式时的VDDA 电

流消耗

I_DDA

125℃

150℃

停机模式

mA

30℃

待定

85℃

器件处于停机模式时的VDD 电流

消耗

I_DD

125℃

150℃

30℃

- CPU 处于停机模式

- 闪存被断电

- PLL 被禁用，SYSCLK 和

CPUCLK 被选通

- X1/X2 晶振被断电

- 模拟模块被断电

- 输出在没有直流负载的情况

下是静态

85℃

器件处于停机模式时的VDDIO 电

流消耗

I_DDIO

125℃

150℃

30℃

- 输入为静态高电平或低电平

85℃

器件处于停机模式时的VDDA 电

流消耗

I_DDA

125℃

150℃

闪存擦除/编程

mA

30℃

待定

85℃

擦除/编程周期期间的VDD 流耗⁽¹⁾

I_DD

- CPU 从RAM 运行

- 闪存进行连续编程/擦除操作

- PLL 被启用，SYSCLK 为

100MHz。

- 外设时钟被关闭。

- X1/X2 晶振加电

- 模拟器件断电

- 输出在没有直流负载的情况

下是静态

125℃

150℃

30℃

85℃

擦除/编程周期期间的VDDIO 电流

消耗⁽¹⁾

I_DDIO

125℃

150℃

- 输入为静态高电平或低电平 30℃

85℃

擦除/编程周期期间的VDDA 电流

消耗

I_DDA

125℃

150℃

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6.5.2 系统电流消耗- 禁用VREG - 外部电源(continued)

在建议的工作条件下测得（除非另有说明）

典型值：V_nom

参数

测试条件

最小值典型值最大值

单位

复位模式

mA

30℃

待定

85℃

复位处于活动状态时的VDD 电流

I_DD

消耗⁽²⁾

125℃

150℃

30℃

85℃

复位处于活动状态时的VDDIO 电

流消耗⁽²⁾

I_DDIO

125℃

150℃

30℃

85℃

复位处于活动状态时的VDDA 电

流消耗⁽²⁾

I_DDA

125℃

150℃

(1) 闪存编程期间的欠压事件可能会损坏闪存数据并永久锁定器件。使用备用电源（例如USB 编程器）的编程环境必须能够为器件和其他系

统组件提供额定电流，并留有足够的裕度以避免电源欠压情况。

(2) 这是复位处于活动状态时的电流消耗，即XRSn 为低电平。

6.5.3 工作模式测试说明

节6.5.1、节6.5.2 和节6.5.4.1 列出了器件工作模式下的电流消耗值。工作模式下将估算应用可能遇到的流耗。这

些测量的测试条件具有以下属性：

• 从RAM 执行代码。

• 闪存被读取，并保持激活状态。

• I/O 引脚不驱动任何外部元件。

• 所有外设都启用了时钟。

• 所有CPU 都在积极执行代码。

• 所有模拟外设均已通电。ADC 和DAC 会定期转换。

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6.5.4 减少电流消耗

F280015x 器件提供了一些减少器件电流消耗的方法：

• 在应用的空闲期间，可以进入两种低功耗模式中的任何一种：空闲或待机。

• 如果代码从RAM 中运行，闪存模块可能会断电。

• 禁用假定具有输出功能的引脚上的上拉电阻。

• 每个外设都有一个单独的时钟使能位(PCLKCRx)。通过关闭给定应用中未使用的任何外设的时钟，可以减少

电流消耗。节6.5.4.1 列出了通过使用PCLKCRx 寄存器禁用时钟可以实现的典型电流降低。

• 为了在LPM 模式下实现更低的VDDA 电流消耗，请参阅TMS320F280015x 实时微控制器技术参考手册中的

“模数转换器(ADC)”一章，以确保每个模块也断电。

6.5.4.1 每个禁用外设的典型电流降低

对于具有多个实例的外设，所引用的电流是针对所有模块的。

外设

I

_DDIO电流减少(mA)

ADC⁽¹⁾

0.62

0.26

0.42

0.08

1.24

1.32

0.06

0.28

0.88

0.94

0.1

CMPSS_LITE⁽¹⁾

CMPSS⁽¹⁾

CPU 计时器

MCAN (CAN FD)

DCAN

DCC

eCAP

EPG

ePWM

HRPWM

eQEP

LIN

0.34

0.18

0.3

SCI

I2C

PMBUS

SPI

0.24

0.12

(1) 此电流代表了每个模块的数字部分汲取的电流。

50

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6.6 电气特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值典型值

最大值单位

数字和模拟IO

I_OH= I_OHMIN

I_OH=-100μA

I_OL=I_OL最大值

I_OL= 100µA

VDDIO * 0.8

V_OH

V

高电平输出电压

低电平输出电压

VDDIO –0.2

0.4

V

V_OL

0.2

I_OH

I_OL

-4

mA

所有输出引脚的高电平输出源电流

所有输出引脚的低电平输出灌电流

所有输出引脚的高电平输出阻抗

所有输出引脚的低电平输出阻抗

高电平输入电压

4

96

84

mA

R_OH

R_OL

V_IH

V_IL

VOH=VDDS-0.4V

VOL=0.4V

50

48

65

60

Ω

V

2.0

0.8

低电平输入电压

125

输入迟滞(AIO)

V_HYSTERESIS

mV

输入迟滞(GPIO)

VDDIO = 3.3V

V_IN= VDDIO

I_PULLDOWN

I_PULLUP

120

160

µA

输入电流

带有下拉的引脚

VDDIO = 3.3V

V_IN= 0V

启用上拉的数字输入⁽¹⁾

R_PULLDOWN

R_PULLUP

27

26

31

30

37

38

kΩ

弱下拉电阻

弱上拉电阻

上拉和输出被禁用

0V ≤V_IN≤VDDIO

0.1

数字输入

模拟引脚

I_LEAK

µA

pF

引脚漏电流

输入电容

模拟驱动器禁用

0V ≤V_IN≤VDDA

2

数字输入

C_I

模拟引脚⁽²⁾

VREG 和BOR

VREG、POR、

BOR⁽³⁾

(1) 有关带有上拉或下拉的引脚列表，请参阅“带有内部上拉和下拉的引脚”表。

(2) 模拟引脚是单独指定的；请参阅“ADC 输入模型”部分中的“每通道寄生电容”表

(3) 请参阅电源管理模块(PMM) 部分。

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6.7 PN 封装的热阻特性

°C/W⁽¹⁾

17.7

结至外壳热阻，顶部

RΘ_JC

结至外壳热阻，底部

不适用

36.5

56.7

0.8

RΘ_JB

结至电路板热阻

结至大气热阻

结至封装顶部

结至电路板

RΘ_JA（高k PCB）

Psi _JT

Psi _JB

36

(1) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘ_JC] 值除外），将随环境和应用的变化而更

改。有关更多信息，请参阅以下EIA/JEDEC 标准：

•

JESD51-2, Integrated Circuits Thermal Test Method Environmental Conditions - Natural Convection (Still Air)

JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages

JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages

JESD51-9, Test Boards for Area Array Surface Mount Package Thermal Measurements

6.8 PM 封装的热阻特性

°C/W⁽¹⁾

20.3

结至外壳热阻，顶部

结至外壳热阻，底部

RΘ_JC

不适用

36.4

59.8

0.9

RΘ_JB

结至电路板热阻

结至大气热阻

结至封装顶部

结至电路板

RΘ_JA（高k PCB）

Psi _JT

Psi _JB

36

(1) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘ_JC] 值除外），将随环境和应用的变化而更

改。有关更多信息，请参阅以下EIA/JEDEC 标准：

•

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6.9 PHP 封装的热阻特性

°C/W⁽¹⁾

17.1

2.2

结至外壳热阻，顶部

结至外壳热阻，底部

RΘ_JC

12.3

29.5

0.2

RΘ_JB

结至电路板热阻

结至大气热阻

结至封装顶部

结至电路板

RΘ_JA（高k PCB）

Psi _JT

Psi _JB

12.3

(1) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘ_JC] 值除外），将随环境和应用的变化而更

改。有关更多信息，请参阅以下EIA/JEDEC 标准：

•

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6.10 RHB 封装的热阻特性

°C/W⁽¹⁾

20.7

2.3

结至外壳热阻，顶部

RΘ_JC

结至外壳热阻，底部

11.3

31.2

0.2

RΘ_JB

结至电路板热阻

结至大气热阻

结至封装顶部

结至电路板

RΘ_JA（高k PCB）

Psi _JT

Psi _JB

11.2

(1) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘ_JC] 值除外），将随环境和应用的变化而更

改。有关更多信息，请参阅以下EIA/JEDEC 标准：

•

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6.11 散热设计注意事项

根据最终应用设计和运行情况，I_DD和 I_DDIO电流可能有所不同。最终产品中超过建议最大功率耗散的系统可能需

要额外的散热增强措施。环境温度 (T_A) 随最终应用和产品设计的不同而不同。影响可靠性和功能性的关键参数是

结温T_J，而不是环境温度。因此，应该注意将T_J保持在指定限值内。应该测量T_case以评估工作结温T_J。通常在

封装顶部表面的中心测量T_case。热应用报告半导体和IC 封装热指标有助于理解热指标和相关定义。

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6.12 系统

6.12.1 电源管理模块(PMM)

6.12.1.1 引言

电源管理模块(PMM) 可以处理运行器件时所需的所有电源管理功能。

6.12.1.2 概述

在图6-1 中给出了PMM 的框图。可以看出，PMM 包含多个子组件，这些子组件将在后续章节中进行介绍。

MCU

To Rest of Chip

PMM

I/O

POR

CPU Reset

Release

RISE

DELAY

(80us)

I/O

BOR

Internal

All

RISE

DELAY

(40us)

Monitors

Release

Signal

EN

VMONCTL.bit.BORLVMONDIS

VDD

POR

EN

1.2v LDO

VREG

Internal

External

Internal

External

C_VDDIO

C_VDD

图6-1. PMM 方框图

6.12.1.2.1 电源轨监视器

PMM 在电源轨上有电压监视器，一旦电压在上电期间超过设定的阈值，XRSn 信号便会释放为高电平。如果任何

电压降至编程的电平以下，这些电压监视器还可以使 XRSn 信号跳闸为低电平。后续各节将介绍各种电压监视

器。

备注

启动后，并非所有电压监视器都支持在应用中运行器件。在不支持电压监视器的情况下，如果器件在应

用运行过程中需要监视电源电压，则建议使用外部监控器。

三个电压监视器（I/O POR、I/O BOR、VDD POR）都必须在器件开始运行（即 XRSn 变为高电平）之前释放各

自的输出。但是，如果任何电压监视器跳闸，XRSn 将被驱动为低电平。当任何电压监视器跳闸时，I/O 保持高阻

抗。

54

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6.12.1.2.1.1 I/O POR（上电复位）监视器

I/O POR 监视器会监控 VDDIO 电源轨。在上电期间，这是第一个在 VDDIO 上释放的监视器（即第一个要解除跳

闸的监视器）。

6.12.1.2.1.2 I/O BOR（欠压复位）监视器

I/O BOR 监视器还会监控 VDDIO 电源轨。在上电期间，这是第二个在 VDDIO 上释放的监视器（即第二个要解除

跳闸的监视器）。与I/O POR 相比，该监视器具有更严格的容差。

只要电压降至低于建议工作电压，都会导致 I/O BOR 跳闸并复位器件，但可以通过将

VMONCTL.bit.BORLVMONDIS 设置为 1 来禁用该功能。只有在器件完全启动后，才能禁用 I/O BOR。如果 I/O

BOR 被禁用，I/O POR 将在电压下降时复位器件。

备注

I/O POR 跳闸的电平远低于VDDIO 的最小建议电压，因此不应用于器件监控。

图6-2 所示为I/O BOR 的工作区域。

3.63 V

+10%

Recommended

System Voltage

Regulator Range

3.3 V

0%

VDDIO

Operating

Range

3.1 V

3.0 V

–6.1%

–9.1%

V_BOR-GB

BOR Guard Band

V_BOR-VDDIO

Internal BOR Threshold

–14.8%

–15.1%

2.81 V

2.80 V

图6-2. I/O BOR 工作区域

6.12.1.2.1.3 VDD POR（上电复位）监视器

VDD POR 监视器可监控 VDD 电源轨。在上电期间，一旦电压超过 VDD 上编程的跳闸电平，该监视器就会释放

（即解除跳闸）。

备注

VDD POR 编程为低于 VDD 最小建议电压的水平，因此，如果应用中需要 VDD 监控，不应该依赖

VDD POR 来进行此监控。

6.12.1.2.2 外部监控器使用情况

VDDIO 监控：I/O BOR 支持应用使用，因此无需外部监控器来监控I/O 电源轨。

VDD 监控：VDD POR 不支持应用使用。如果应用需要VDD 监控，则应使用外部监控器监控VDD 电源轨。

备注

不支持将外部监控器与内部 VREG 一起使用。如果应用需要 VDD 监控，则必须使用具有 VREGENZ

引脚的封装从外部为VDD 供电。

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6.12.1.2.3 延迟块

电压监控器路径中的延迟块协同工作，以延迟电压监控器和 XRSn 之间的释放时间。当XRSn 在外部VREG 模式

下释放时，这些延迟可确保电压稳定。延迟块仅在上电期间（即，当VDDIO 和VDD 斜升时）有效。

延迟块有助于实现电源管理模块电气数据和时序中所指定的电源轨最小压摆率。

备注

方框图中指定的延迟数字是典型值。

6.12.1.2.4 内部1.2V LDO 稳压器(VREG)

内部 VREG 由 VDDIO 电源轨供电，并可以生成为 VDD 引脚供电所需的 1.2V 电压。启用它的方法是将

VREGENZ 引脚绑定为低电平。虽然有了内部VREG 后便不再需要为VDD 使用外部电源，但VDD 引脚上仍需要

去耦电容器以确保VREG 稳定性和避免瞬变。详细信息，请参阅VDD 去耦。

6.12.1.2.5 VREGENZ

VREGENZ（VREG 禁用）引脚可控制内部 VREG 的状态。要启用内部 VREG，VREGENZ 引脚应连接至低电

平。对于从外部为 VDD 供电（外部 VREG）的应用，应通过将 VREGENZ 引脚连接至高电平来禁用内部

VREG。

备注

并非所有器件封装都具有 VREGENZ 引脚输出。对于没有 VREGENZ 的封装，不支持外部 VREG 模

式。

6.12.1.3 外部元件

6.12.1.3.1 去耦电容器

VDDIO 和VDD 需要去耦电容器才能正常运行。后续章节将概述这些要求。

6.12.1.3.1.1 VDDIO 去耦

应在 VDDIO 上放置最小的去耦电容值。请参阅 C_VDDIO参数（位于电源管理模块电气数据和时序中）。实际使用

的去耦电容值取决于驱动VDDIO 的电源。可接受以下任一配置：

• 配置1：根据C_VDDIO参数在每个VDDIO 引脚上放置一个去耦电容器。

• 配置2：安装等效于C_VDDIO* VDDIO 引脚的单个去耦电容器。

备注

将去耦电容器（一个或多个）靠近器件引脚放置至关重要。

6.12.1.3.1.2 VDD 去耦

应在VDD 上放置最小的去耦电容值。请参阅C_VDDTOTAL 参数（位于电源管理模块电气数据和时序中）。

在外部VREG 模式下，实际使用的去耦电容值取决于驱动VDD 的电源。

可接受以下任一配置：

• 配置1：对VDD 引脚上的C_VDDTOTAL 值执行除法运算。

• 配置2：安装一个容值为C_VDDTOTAL 的去耦电容器。

备注

将去耦电容器（一个或多个）靠近器件引脚放置至关重要。

6.12.1.4 电源时序

6.12.1.4.1 电源引脚联动

强烈建议将所有3.3V 电源轨连接在一起并由单个电源供电。该列表包括：

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• VDDIO

• VDDA

此外，任何电源引脚都不应悬空。

在外部VREG 模式下，VDD 引脚应连接在一起并由单个电源供电。

在内部VREG 模式下，将VDD 引脚连接在一起是可选操作，只要每个VDD 引脚上都有一个电容器即可。请参阅

VDD 去耦，了解VDD 去耦配置。

器件上的模拟模块具有相当高的 PSRR；因此，在大多数情况下，VDDA 上的噪声必须超过电源轨的建议工作条

件之后，模拟模块才会出现性能下降。因此，单独为 VDDA 供电带来的好处通常微乎其微。然而，为了改善噪

声，一种可接受的做法是在VDDIO 和VDDA 之间放置一个π型滤波器。

备注

每个电源轨的所有电源引脚在内部连接在一起。例如，所有VDDIO 引脚在内部连接在一起，所有VDD

引脚在内部连接在一起，以此类推。

6.12.1.4.2 信号引脚电源序列

在为器件供电之前，不得对任何数字引脚施加比VDDIO 高0.3V 以上的电压或比VSS 低0.3V 以上的电压，也不

得对任何模拟引脚（包括 VREFHI）施加比 VDDA 高 0.3V 以上的电压或比 VSSA 低 0.3V 以上的电压。简单地

说，只应在XRSn 变为高电平后驱动信号引脚，且前提是所有3.3V 电源轨连接在一起。即使VDDIO 和VDDA 未

连接在一起，仍需要进行此时序控制。

CAUTION

如果违反上述序列，则可能会发生器件故障，甚至可能造成损坏，因为电流将流经器件中的意外寄生

路径。

6.12.1.4.3 电源引脚电源序列

6.12.1.4.3.1 外部VREG/VDD 模式序列

图6-3 显示了外部VREG 模式的电源时序控制要求。所有参数的值可在电源管理模块电气数据和时序中找到。

VDDIO

(A)

(B)

V_BOR-VDDIO-UP

VDD

V_BOR-VDDIO-DN

VDD

Internal

Internal All

Monitors Release

Signal^(D)

All Monitors Release

Signal^(C)

XRSn

SR_VDDIO-UP

SR_VDD-UP

SR_VDDIO-DN

SR_VDD-DN

(B)

(A)

V_POR-VDDIO

V_POR-VDD-DN

V_POR-VDD-UP

V_POR-VDDIO

V

_DDIO- V_DD

Delay

V_{DDIO-MON-TOT-DELAY}

V_{XRSn-PU-DELAY}

V_{XRSn-PD-DELAY}

A. 该跳闸点是XRSn 释放之前的跳闸点。请参阅“电源管理模块特性”表。

B. 该跳闸点是XRSn 释放之后的跳闸点。请参阅“电源管理模块特性”表。

C. 上电期间，所有监控器释放信号在所有POR 和BOR 监控器释放后变为高电平。请参阅PMM 方框图。

D. 在断电期间，如果任何POR 或BOR 监视器跳闸，所有监视器释放信号都会变为低电平。请参阅PMM 方框图。

图6-3. 外部VREG 上电序列

• 在上电期间：

1. VDDIO（即3.3V 电源轨）应首先以指定的最小压摆率出现。

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2. VDD（即1.2V 电源轨）应其次以指定的最小压摆率出现。

3. 还指定了VDDIO 电源轨和VDD 电源轨出现时间之间的时间差。

4. 在V_{DDIO-MON-TOT-DELAY}和V_{XRSN-PD-DELAY}指定的时间之后，XRSn 将被释放，并且器件会启动启动序列。

5. I/O BOR 监视器在上电和断电期间具有不同的释放点。

6. 在上电期间，VDDIO 和VDD 电源轨都必须在XRSn 释放之前启动。

• 在掉电期间：

1. 对VDDIO 和VDD 中哪个应先断电没有要求；但是，有最小压摆率规格。

2. I/O BOR 监视器在上电和断电期间具有不同的释放点。

3. 在断电期间跳闸的任何POR 或BOR 监视器都会导致XRSn 在V_{XRSN-PD-DELAY}之后变为低电平。

备注

所有监控器释放信号是一个内部信号。

备注

如果有一个驱动 XRSn 的外部电路（例如，主管），在所有内部和外部源释放 XRSn 引脚之前，启动

序列不会启动。

6.12.1.4.3.2 内部VREG/VDD 模式序列

图 6-4 显示了内部 VREG 模式的电源时序控制要求。所有所示参数的值均可在电源管理模块电气数据和时序中找

到。

VDDIO

(A)

(B)

V_BOR-VDDIO-UP

V_BOR-VDDIO-DN

Internal

Internal All

Monitors Release

Signal^(D)

All Monitors Release

Signal^(C)

XRSn

SR_VDDIO-UP

SR_VDDIO-DN

V_POR-VDDIO

V_{DDIO-MON-TOT-DELAY}

V_{XRSn-PU-DELAY}

V_{XRSn-PD-DELAY}

A. 该跳闸点是XRSn 释放之前的跳闸点。请参阅“电源管理模块特性”表。

B. 该跳闸点是XRSn 释放之后的跳闸点。请参阅“电源管理模块特性”表。

C. 上电期间，所有监视器释放信号在所有POR 和BOR 监控器释放后变为高电平。请参阅PMM 方框图。

D. 在断电期间，如果任何POR 或BOR 监视器跳闸，所有监视器释放信号都会变为低电平。请参阅PMM 方框图。

图6-4. 内部VREG 上电序列

• 在上电期间：

1. VDDIO（即3.3V 电源轨）应提供指定的最小压摆率。

2. 在释放I/O 监视器（I/O POR 和I/O BOR）后，内部VREG 将上电。

3. 在V_{DDIO-MON-TOT-DELAY}和V_{XRSN-PU-DELAY}指定的时间过后，XRSn 将被释放，并且器件的启动序列将开

始。

4. I/O BOR 监视器在上电和断电期间具有不同的释放点。

• 在断电期间：

1. 在断电期间对VDDIO 的唯一要求是压摆率。

2. I/O BOR 监视器在上电和断电期间具有不同的释放点。

3. I/O BOR 跳闸将导致XRSn 在V_{XRSN-PD-DELAY}之后变为低电平，并使内部VREG 断电。

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备注

所有监视器释放信号是一个内部信号。

如果有一个驱动 XRSn 的外部电路（例如，监控器），在所有内部和外部源释放 XRSn 引脚之前，启

动序列不会开始。

6.12.1.4.3.3 电源时序摘要和违规影响

电源轨的可接受上电序列汇总如下。此处的“上电”表示相关电源轨已达到建议的最低工作电压。

CAUTION

不可接受的序列会导致可靠性问题并可能导致损坏。

为简单起见，建议将所有3.3V 电源轨连接在一起，并按照电源引脚电源序列中的说明进行操作。

表6-1. 外部VREG 序列摘要

电源轨上电顺序

情形

可接受

VDDIO

VDDA

VDD

A

B

C

D

E

F

1

2

3

1

2

3

1

3

2

1

2

3

2

3

1

2

1

是

-

G

H

是

-

表6-2. 内部VREG 序列摘要

电源轨上电顺序

情形

可接受

VDDIO

VDDA

A

B

C

1

2

1

2

1

是

-

是

备注

应当仅在VDDA 达到建议的最低工作电压后才为器件上的模拟模块供电。

6.12.1.4.3.4 电源压摆率

VDDIO 有最低压摆率要求。如果不满足最低压摆率要求，XRSn 可能会切换几次，直到 VDDIO 越过 I/O BOR 区

域。

备注

XRSn 上的切换操作对器件没有不利影响，因为只有当 XRSn 稳定为高电平时才会开始引导。但是，如

果使用器件的XRSn 来选通其他IC 的复位信号，则应满足压摆率要求以防止这种切换。

VDD 在外部 VREG 模式下具有最低压摆率要求。如果不满足最低压摆率要求，器件可能会在 VDD 达到最低工作

电压之前解除复位并开始引导，这可能导致器件无法正常工作。

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备注

如果无法满足最低压摆率要求，必须在 VDD 上使用监控器来保持 XRSn 为低电平，直到 VDD 超过最

低工作电压，以此确保器件正常工作。

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6.12.1.5 电源管理模块电气数据和时序

6.12.1.5.1 电源管理模块运行条件

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

通用

(1) (2)

每个引脚的VDDIO 电容⁽⁷⁾

每个引脚的VDDA 电容⁽⁷⁾

C_VDDIO

0.1

2.2

uF

(1) (2)

C_VDDA

3.3V 电源轨（VDDIO、

VDDA）的电源电压斜升速率

(3)

SR_VDD33

20

100

mV/us

V

V_BOR-VDDIO-GB

0.1

10

VDDIO 欠压复位电压保护带

总VDD 电容⁽⁷⁾

(5)

外部VREG

C

_VDD总计⁽¹⁾

uF

mV/us

us

(4)

1.2V 电源轨(VDD) 的电源电

压斜升速率

(3)

SR_VDD12

10

0

100

V_DDIO- V_DD

VDDIO 和VDD 之间的斜坡延

迟

延迟⁽⁶⁾

内部VREG

C

_VDD总计⁽¹⁾

总VDD 电容⁽⁷⁾

10

uF

(4)

(1) 还应使用大容量电容器。去耦电容的确切值取决于为这些引脚供电的系统电压调节解决方案。

(2) 建议将3.3V 电压轨（VDDIO、VDDA）连接在一起并由单电源供电。

(3) 请参阅电源压摆率一节。电源斜坡速率高于最大值会触发片上ESD 保护。

(4) 请参阅电源管理模块(PMM) 一节，了解总去耦电容的可能配置。

(5) TI 建议使用V_BOR-VDDIO-GB，避免由于正常电源噪声或3.3V VDDIO 系统稳压器上的负载瞬态事件而导致BOR-VDDIO 复位。要防止在

器件正常运行期间激活BOR-VDDIO，良好的系统稳压器设计和去耦电容（符合系统稳压器规格）非常重要。V_BOR-VDDIO-GB的值是一个

系统级设计注意事项；此处列出的电压是许多应用的典型值。

(6) 3.3V 电源轨斜升时和1.2V 电源轨斜升时之间的延迟。请参阅VREG 序列摘要表，了解允许的电源斜坡序列。

(7) 最大电容器容差应为20%。

6.12.1.5.2 电源管理模块特征

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

1.248

350

单位

V

V_VREG

1.152

1.2

内部稳压器输出

内部稳压器上电时间

V_VREG-PU

us

V_VREG-INRUSH

650

2.3

2.7

mA

V

内部稳压器浪涌电流

(5)

V_POR-VDDIO

VDDIO 上电复位电压

XRSn 释放之前和之后

XRSn 释放之前

V_BOR-VDDIO-UP

斜升时的VDDIO 欠压复位电

压

V

(1)

V_BOR-VDDIO-

斜降时的VDDIO 欠压复位电

压

2.81

3.0

V

XRSn 释放之后

(1)

DOWN

V_POR-VDD-UP

1

斜升时的VDD 上电复位电压 XRSn 释放之前

斜降时的VDD 上电复位电压 XRSn 释放之后

(2)

V_POR-VDD-

V

(2)

DOWN

V_XRSn-PU-

上电期间电源斜升后的XRSn

释放延迟

40

2

us

(3)

DELAY

V_XRSn-PD-

断电期间电源斜降后的XRSn

跳闸延迟

(4)

DELAY

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6.12.1.5.2 电源管理模块特征(continued)

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

V_DDIO-MON-

VDDIO 监视器（POR、

BOR）路径中的总延迟

80

us

TOT-DELAY

VDD POR 事件之后的XRSn

释放延迟

40

us

VDDIO BOR 事件之后的

XRSn 释放延迟

V_XRSn-MON-

电源处于工作范围内

RELEASE-DELAY

VDDIO POR 事件之后的

XRSn 释放延迟

120

(1) 请参阅电源电压图。

(2) _POR-VDD明显低于推荐的工作条件。如果需要监视VDD，则需要一个外部监控器。

V

(3) 电源在越过相应电源轨的最低建议运行条件后被视为完全斜升。在该延迟生效之前，需要释放所有POR 和BOR 监视器。RC 网络延迟

将与该延迟相加。

(4) 断电时，任何跳闸的POR 或BOR 监视器都会立即使XRSn 跳闸。该延迟是任何POR、BOR 监视器跳闸和XRSn 变为低电平之间的

时间。该延迟是变量，取决于电源的斜降速率。RC 网络延迟将与该延迟相加。

(5) 这是内部VREG 导通时在VDDIO 电源轨上汲取的瞬态电流。因此，当VREG 导通时，VDDIO 电源轨上可能会出现一些压降，这可能

导致VREG 逐步斜升。这不会对器件产生不利影响，但如果需要，可以通过在VDDIO 上使用足够的去耦电容器或选择能够提供此瞬态

电流的LDO 或直流/直流稳压器来降低影响。

电源电压

3.63 V

+10%

Recommended

System Voltage

Regulator Range

3.3 V

0%

VDDIO

Operating

Range

3.1 V

3.0 V

–6.1%

–9.1%

V_BOR-GB

BOR Guard Band

V_BOR-VDDIO

Internal BOR Threshold

–14.8%

–15.1%

2.81 V

2.80 V

图6-5. 电源电压

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6.12.2 复位时序

XRSn 是器件复位引脚。它用作输入和漏极开路输出。该器件内置上电复位 (POR) 和欠压复位 (BOR) 监控器。在

上电期间，监控器电路会将 XRSn 引脚保持为低电平。有关更多详细信息，请参阅“电源管理模块 (PMM)”部

分。看门狗或NMI 看门狗复位也会驱动引脚至低电平。外部开漏电路可以驱动该引脚，从而使器件复位生效。

应在 XRSn 和 VDDIO 之间放置一个阻值为 2.2kΩ 至 10kΩ 的电阻。应在 XRSn 和 VSS 之间放置一个电容器进

行噪声滤除；电容应为 100nF 或更小。当看门狗复位生效时，这些值允许看门狗在 512 个 OSCCLK 周期内正确

地将XRSn 引脚驱动至V_OL。图6-6 显示了推荐的复位电路。

VDDIO

2.2 kW to 10 kW

Optional open-drain

Reset source

XRSn

£100 nF

图6-6. 复位电路

6.12.2.1 复位源

“复位信号”表总结了各种复位信号及其对器件的影响。

表6-3. 复位信号

IOs

复位源

CPU 内核复位

（C28x、FPU、

TMU）

外设

复位

JTAG/调试逻辑复

位

XRS 输出

POR

是

否

高阻态

是

-

BOR

XRS 引脚

WDRS

NMIWDRS

是

否

是

否

SYSRS（调试器复位）

SCCRESET

SIMRESET。XRS

SIMRESET。CPU1RS

参数t_h(boot-mode)必须考虑从这些来源启动的复位。

请参阅TMS320F280015x 实时微控制器技术参考手册中“系统控制”一章的“复位”部分。

CAUTION

有些复位源由器件内部驱动。其中一些源会将 XRSn 驱动为低电平，用于禁用驱动引导引脚的任何其

他器件。SCCRESET 和调试器复位源不会驱动 XRSn；因此，用于引导模式的引脚不应由系统中的

其他器件主动驱动。引导配置规定可更改OTP 中的引导引脚。

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6.12.2.2 复位电气数据和时序

6.12.2.2.1 复位- XRSn - 时序要求

最小值

最大值

单位

t_{h（引导模式）}

t_w(RSL2)

1.5

ms

引导模式引脚的保持时间

3.2

µs

脉冲持续时间，热复位时XRSn 处于低电平

6.12.2.2.2 复位- XRSn - 开关特性

在建议运行条件下测得（除非另有说明）

参数

最小值

典型值

最大值

单位

t_w(RSL1)

t_w(WDRS)

t_boot-flash

100

µs

脉冲持续时间，XRSn 在电源稳定后由器件驱动为低电平

脉冲持续时间，由看门狗生成的复位脉冲

512t_c(OSCCLK)

周期

1.2

ms

在闪存中第一次取指令之前的引导ROM 执行时间

6.12.2.2.3 复位时序图

V_DDIOV_DDA

(3.3V)

V_DD(1.2V)

t_w(RSL1)

XRSn^(A)

t_boot-flash

Boot ROM

CPU

Execution

Phase

User code

(B)

t_h(boot-mode)

GPIO pins as input

Boot-ROM execution starts

User code dependent

Boot-Mode

Pins

Peripheral/GPIO function

Based on boot code

GPIO pins as input (pullups are disabled)

User code dependent

I/O Pins

A. XRSn 引脚可以由监控器或外部上拉电阻从外部驱动，请参阅“引脚属性”表。片上监控器将保持该引脚为低电平，直到电源处于有效范

围内。

B. 从任何源（参阅“复位源”部分）复位后，引导ROM 代码将对引导模式引脚进行采样。基于引导模式引脚的状态，引导代码分支到目的

内存或者引导代码功能。如果引导ROM 代码在上电条件后（在调试程序环境中）执行，则引导代码执行时间基于当前的SYSCLK 速

度。SYSCLK 将基于用户环境，可以启用或不启用PLL 。

图6-7. 上电复位

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t_w(RSL2)

XRSn

User code

Boot ROM

CPU

Execution

Phase

User code

Boot ROM execution starts

(initiated by any reset source)

(A)

t_h(boot-mode)

Boot-Mode

Pins

Peripheral/GPIO function

GPIO Pins as Input

Peripheral/GPIO function

User-Code Execution Starts

I/O Pins

GPIO Pins as Input (Pullups are Disabled)

User-Code Dependent

A. 从任何源（参阅“复位源”部分）复位后，引导ROM 代码将对引导模式引脚进行采样。基于引导模式引脚的状态，引导代码分支到目的

内存或者引导代码功能。如果引导ROM 代码在上电条件后（在调试程序环境中）执行，则引导代码执行时间基于当前的SYSCLK 速

度。SYSCLK 将基于用户环境，可以启用或不启用PLL 。

图6-8. 热复位

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6.12.3 时钟规格

6.12.3.1 时钟源

表6-4. 可能的基准时钟源

说明

时钟源

INTOSC1

INTOSC2⁽¹⁾

X1 (XTAL)

内部振荡器1。

10MHz 内部振荡器。

内部振荡器2。

10MHz 内部振荡器。

X1 和X2 引脚之间连接的外部晶体或谐振器，或连接到X1 引脚的单端时钟。

(1) 复位时，内部振荡器2 (INTOSC2) 为PLL (OSCCLK) 的默认时钟源。

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SYSCLKDIVSEL

PLLSYSCLK

NMIWD

Watchdog

Timer

SYS

Divider

PLLRAWCLK

SYSPLL

FPU

TMU

INTOSC1

INTOSC2

X1 (XTAL)

CPUCLK

OSCCLK

SYSPLLCLKEN

OSCCLKSRCSEL

CPU

ePIE

GPIO

Boot ROM

DCSM

SYSCLK

Mx RAMs

Lx RAMs

SYSCLK

System Control

WD

FLASH

XINT

CPUTIMERs

ECAP

EQEP

EPWM

HRCAL

PMBUS

LIN

I2C

ADC

CMPSS

CMPSS_LITE

CAN

One per SYSCLK peripheral

PCLKCRx

PERx.SYSCLK

MCAN

DCC

EPG

One per LSPCLK peripheral

PCLKCRx

LOSPCP

PERx.LSPCLK

SCI

SPI

LSPCLK

LSP

Divider

CLKSRCCTL2.CANxBCLKSEL

PERx.SYSCLK

CAN Bit Clock

CLKSRCCTL2.MCANxBCLKSEL

CPUSYSCLK

AUXCLKIN

PLLRAWCLK

MCAN Bit Clock

/

AUXCLKDIVSEL.MCANCLKDIV

图6-9. 计时系统

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SYSPLL

OSCCLK

INTCLK

VCOCLK

PLLRAWCLK

÷

(REFDIV+1)

÷

(ODIV+1)

VCO

÷

IMULT

图6-10. 系统PLL

在图6-10 中，

IMULT

f_OSCCLK

REFDIV +1

=

ì

f_PLLRAWCLK

ODIV +1

(

)

(

)

68

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6.12.3.2 时钟频率、要求和特性

本节提供了输入时钟的频率和时序要求、PLL 锁定时间、内部时钟的频率以及输出时钟的频率和开关特性。

6.12.3.2.1 输入时钟频率和时序要求，PLL 锁定时间

6.12.3.2.1.1 输入时钟频率

最小值

最大值

单位

f_(XTAL)

f_(X1)

10

20

MHz

频率，X1/X2，来自外部晶体或谐振器

频率，X1，来自外部振荡器

10

25

MHz

6.12.3.2.1.2 XTAL 振荡器特征

在建议运行条件下测得（除非另有说明）

参数

最小值

-0.3

典型值

最大值

0.3 * VDDIO

VDDIO + 0.3

单位

X1 V_IL

X1 V_IH

V

有效低电平输入电压

有效高电平输入电压

0.7 * VDDIO

6.12.3.2.1.3 使用外部时钟源（非晶体）时的X1 输入电平特性

在建议运行条件下测得（除非另有说明）

参数

最小值

最大值

单位

X1 V_IL

X1 V_IH

-0.3

0.3 * VDDIO

V

有效低电平输入电压（缓冲器）

有效高电平输入电压（缓冲器）

0.7 * VDDIO

VDDIO + 0.3

V

6.12.3.2.1.4 X1 时序要求

最小值

最大值

单位

t_f(X1)

6

ns

下降时间，X1

t_r(X1)

ns

上升时间，X1

t_w(X1L)

t_w(X1H)

45%

55%

脉冲持续时间，X1 低电平占t_c(X1)的百分比

脉冲持续时间，X1 高电平占t_c(X1)的百分比

6.12.3.2.1.5 AUXCLKIN 时序要求

最小值

最大值

单位

t_f(AUXI)

6

ns

下降时间，AUXCLKIN

t_r(AUXI)

t_w(AUXL)

t_w(AUXH)

6

55%

ns

上升时间，AUXCLKIN

45%

脉冲持续时间，AUXCLKIN 低电平占t_c(XCI)的百分比

脉冲持续时间，AUXCLKIN 高电平占t_c(XCI)的百分比

6.12.3.2.1.6 APLL 特性

在建议运行条件下测得（除非另有说明）

参数

最小值

典型值

最大值

单位

PLL 锁定时间

SYS PLL 锁定时间⁽¹⁾

5µs + (1024 * (REFDIV + 1) * t_c(OSCCLK)

)

us

(1) 此处的PLL 锁定时间定义了PLL 启用(SYSPLLCTL1[PLLENA]=1) 后PLL 锁定所需的典型时间。此处未考虑使用双路钟比较器(DCC)

验证PLL 时钟的额外时间。TI 建议使用C2000Ware 的最新示例软件来初始化PLL。对于系统PLL，请参阅InitSysPll() 或

SysCtl_setClock()。

6.12.3.2.1.7 XCLKOUT 开关特性- 旁路或启用PLL

在建议运行条件下测得（除非另有说明）

参数⁽¹⁾

最小值

最大值

单位

t_f(XCO)

6

ns

下降时间，XCLKOUT

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6.12.3.2.1.7 XCLKOUT 开关特性- 旁路或启用PLL (continued)

在建议运行条件下测得（除非另有说明）

参数⁽¹⁾

最小值

最大值

单位

ns

t_r(XCO)

6

H + 2⁽²⁾

50

上升时间，XCLKOUT

脉冲持续时间，XCLKOUT 低电平

脉冲持续时间，XCLKOUT 高电平

频率，XCLKOUT

H –2⁽²⁾

t_w(XCOL)

t_w(XCOH)

f_(XCO)

ns

MHz

(1) 假定这些参数有6pF 的负载。

(2) H = 0.5t_c(XCO)

6.12.3.2.1.8 内部时钟频率

最小值

标称值

最大值

单位

f_(SYSCLK)

t_c(SYSCLK)

f_(INTCLK)

f_(VCOCLK)

f_(PLLRAWCLK)

f_(PLL)

2

120

MHz

频率，器件（系统）时钟

10

2

500

20

ns

周期，器件（系统）时钟

MHz

ns

频率，系统PLL 输入VCO（在REFDIV 之后）

频率，系统PLL VCO（在ODIV 之前）

频率，系统PLL 输出（在SYSCLK 分频器之前）

频率，PLLSYSCLK

220

6

600

240

120

2

频率，PLL 跛行频率⁽¹⁾

f_{(PLL_LIMP)}

f_(LSP)

45/(ODIV+1)

2

120

500

频率，LSPCLK

t_c(LSPCLK)

f_(OSCCLK)

f_(EPWM)

10

周期，LSPCLK

MHz

频率，OSCCLK（INTOSC1、INTOSC2、XTAL 或X1）

频率，EPWMCLK

参阅各自的时钟

120

f_(HRPWM)

60

频率，HRPWMCLK

(1) OSCCLK 无效时的PLL 输出频率（OSCCLK 丢失导致PLL 变为跛行模式）。

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6.12.3.3 输入时钟和PLL

除了内部0 引脚振荡器外，还支持三种类型的外部时钟源：

• 单端3.3V 外部时钟。时钟信号应连接到X1（如图6-11 所示），且XTALCR.SE 位设置为1。

• 外部晶体。如图6-12 所示，晶体应连接在X1 和X2 之间，其负载电容器连接至VSS。

• 外部谐振器。如图6-13 所示，谐振器应连接在X1 和X2 之间，且其接地端连接至VSS。

Microcontroller

GPIO19

X1

GPIO18

X2

GPIO18*

X2

GPIO19

X1

VSS

* Available as a

GPIO when X1 is

used as a clock

+3.3 V

VDD

Out

3.3-V Oscillator

Gnd

图6-12. 外部晶体

图6-11. 单端3.3V 外部时钟

Microcontroller

GPIO18

X2

GPIO19

X1

VSS

图6-13. 外部谐振器

6.12.3.4 XTAL 振荡器

6.12.3.4.1 引言

该器件中的晶体振荡器是一种嵌入式电振荡器，当与兼容的石英晶体（或陶瓷谐振器）配对使用时，可生成器件

所需的系统时钟。

6.12.3.4.2 概述

以下几节将介绍电振荡器和晶体的元件。

6.12.3.4.2.1 电子振荡器

该器件中的电子振荡器是皮尔斯振荡器。它是一个正反馈逆变器电路，需要一个调优电路才能振荡。当这个振荡

器与一个兼容的晶体配对时，会形成振荡电路。该振荡电路在晶体的基频处振荡。在该器件上，由于分流电容器

(C0) 和所需的负载电容器 (CL)，振荡器被设计成在并联谐振模式下运行。图 6-14 所示为电子振荡器和振荡电路

的元件。

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To Rest of Chip

MCU

XTAL Oscillator

Buffer

0

1

Comp

XCLKOUT

Circuit

[XTAL On]

Rbias

Pierce Inverter

Internal

External

Internal

External

Rd

Crystal

C_L1

C_L2

GND

图6-14. 电子振荡器方框图

6.12.3.4.2.1.1 运行模式

此器件中的电振荡器有两种工作模式：晶体模式和单端模式。

6.12.3.4.2.1.1.1 晶体的工作模式

在晶体工作模式下，必须将带有负载电容器的石英晶体连接到X1 和X2。

当 [XTAL On] = 1 时，会启用此工作模式，这是通过设置 XTALCR.OSCOFF = 0 和 XTALCR.SE = 0 来实现的。

反馈环路有一个内部偏置电阻器，因此不应使用外部偏置电阻器。添加外部偏置电阻器会产生与内部 Rbias 并联

的电阻，从而移动工作偏置点并可能导致波形削波、占空比超出规格以及有效负电阻降低。

在此工作模式下，X1 上的结果时钟通过比较器 (Comp) 传递到芯片的其余部分。X1 上的时钟需要满足比较器的

VIH 和VIL。有关比较器的VIH 和VIL 要求，请参阅XTAL 振荡器特性表。

6.12.3.4.2.1.1.2 单端工作模式

在单端工作模式下，一个时钟信号连接至X1，而X2 悬空。在此模式下不应使用石英晶体。

当[XTAL On] = 0 时会启用此模式，这可通过设置XTALCR.OSCOFF = 1 和XTALCR.SE = 1 来实现。

在此工作模式下，X1 上的时钟通过一个缓冲器 (Buffer) 传递到芯片的其余部分。有关缓冲器的输入要求，请参阅

使用外部时钟源（非晶体）时的X1 输入电平特征表。

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6.12.3.4.2.1.2 XCLKOUT 上的XTAL 输出

通过配置 CLKSRCCTL3.XCLKOUTSEL 和 XCLKOUTDIVSEL.XCLKOUTDIV 寄存器，可以将馈入芯片其余部分

的电振荡器输出引出到 XCLKOUT 上以供观察。如需查看输出 XCLKOUT 的 GPIO 的列表，请参阅“GPIO 多路

复用引脚”表。

6.12.3.4.2.2 石英晶体

石英晶体可以由 LCR（电感-电容-电阻）电路进行电气表示。然而，与 LCR 电路不同，晶体由于低动态电阻而具

有非常高的Q 值，并且阻尼也非常低。晶体元件如图6-15 所示，并在下文中有相应说明。

Quartz Crystal

Internal

External

Cm

Rm

C0

CL

Lm

图6-15. 晶体电气表示

Cm（动态电容）：表示晶体的弹性。

Rm（动态电阻）：表示晶体内的电阻损耗。这不是晶体的ESR，但可以根据其他晶体元件的值进行近似计算。

Lm（动态电感）：表示晶体的振动质量。

C0（并联电容）：由两个晶体电极和杂散封装电容形成的电容。

CL（负载电容）：这是晶体在其电极处看到的有效电容。它位于晶体外部。晶体数据表中指明的频率ppm 通常与

CL 参数相关联。

请注意，大多数晶体制造商将 CL 指定为晶体引脚上的有效电容，而一些晶体制造商将 CL 指定为仅其中一个晶体

引脚上的电容。请与晶体制造商核实CL 的指定值，以便在计算中使用正确的值。

根据图6-14，CL1 和CL2 是串联的；因此，要找到晶体看到的等效总电容，必须应用电容串联公式：如果CL1 =

CL2，只需计算[CL1]/2 即可。

建议将杂散PCB 电容与该值相加。合理的估算值为3pF 至5pF，但实际值将取决于相关的PCB。

请注意，电振荡器和晶体都需要负载电容。所选的值必须同时满足电振荡器和晶振的要求。

CL 对晶体的影响是频率牵引。如果有效负载电容低于目标值，晶体频率将增加，反之亦然。然而，频率牵引的影

响通常非常小，通常会导致与标称频率相差不到10ppm。

6.12.3.4.2.3 GPIO 工作模式

在此器件上，X1 和 X2 分别可用作 GPIO19 和 GPIO18，具体取决于 XTAL 的工作模式。请参阅

TMS320F280015x 实时微控制器技术参考手册的“外部振荡器(XTAL)”部分。

6.12.3.4.3 正常运行

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6.12.3.4.3.1 ESR –有效串联电阻

有效串联电阻是晶体在谐振时提供给电子振荡器的电阻负载。ESR 越高，Q 越低，晶体启动或保持振荡的可能性

就越小。ESR 和晶体元件之间的关系如下所示。

2

C0

CL

ESR = Rm * 1 +

(1)

请注意，ESR 与晶体的动态电阻不同，但如果有效负载电容远高于分流电容、则可以按此近似计算。

6.12.3.4.3.2 Rneg - 负电阻

负电阻是电振荡器向晶体呈现的阻抗。这是电振荡器为了克服振荡期间产生的损耗而必须为晶体提供的能量。

Rneg 描述了一个提供而不是消耗能量的电路，也可以看作是电路的总体增益。

为确保晶体在所有条件下都能启动，普遍接受的做法是让 Rneg > 3 倍ESR 至5 倍ESR。请注意，启动晶体所需

的能量略大于维持振荡所需的能量；因此，如果能够确保在启动时满足负电阻要求，则维持振荡将不是问题。

图6-16 和图6-17 所示为该器件的负电阻与晶体元件之间的差异。从图中可以看出，晶体并联电容 (C0) 和有效负

载电容 (CL) 对电振荡器的负电阻有极大影响。请注意，这些是典型图；因此，请参阅表6-5 了解设计中需要注意

的最小值和最大值。

6.12.3.4.3.3 启动时间

在选择晶体电路的元件时，启动时间是一个重要的考虑因素。如Rneg - 负电阻一节所述，为了在所有条件下实现

可靠启动，建议晶体的Rneg > 3 倍ESR 至5 倍ESR。

晶体 ESR 和阻尼电阻 (Rd) 会极大地影响启动时间。这两个值越高，晶体启动所需的时间就越长。较长的启动时

间通常表明晶体和元件未正确匹配。

如需了解典型的启动时间，请参阅晶体振荡器规格。请注意，此处指定的数字是仅供参考的典型数字。实际启动

时间在很大程度上取决于所涉及的晶体和外部元件。

6.12.3.4.3.3.1 X1/X2 前提条件

在该器件上，X1/X2 上的 GPIO19/18 备选功能可用于在需要时缩短晶体的启动时间。此功能是通过将负载电容器

CL1 和 CL2 预调节到 XTAL 开启前的已知状态来实现的。有关详细信息，请参阅 TMS320F280015x 实时微控制

器技术参考手册。

6.12.3.4.3.4 DL –驱动电平

驱动电平是指电子振荡器提供以及晶体耗散的功率。晶体制造商数据表中指定的最大驱动电平通常是晶体在不损

坏或显著缩短使用寿命的情况下可以耗散的最大驱动电平。另一方面，电子振荡器指定的驱动电平是它可以提供

的最大功率。电子振荡器提供的实际功率不一定是最大功率，具体取决于晶体和电路板元件。

如果电子振荡器的实际驱动电平超过晶体的最大驱动电平规格，则应安装阻尼电阻器 (Rd) 以限制电流并降低晶体

的功率耗散。请注意，Rd 会降低电路增益；因此，应评估要使用的实际值，以确保满足启动和持续振荡的所有其

他条件。

6.12.3.4.4 如何选择晶体

请参考晶体振荡器规格：

1. 选择一个晶体频率（例如，20MHz）。

2. 确认晶体的ESR <=50Ω，符合20MHz 的规格。

3. 确认晶体制造商的负载电容要求位于6pF 和12pF 之间，符合20MHz 的规格。

• 如前所述，CL1 和CL2 是串联的；因此，如果CL1 = CL2，则有效负载电容CL = [CL1]/2。

• 在此基础上加上电路板寄生效应会得到CL = [CL1]/2 + 杂散电容

4. 确认晶体的最大驱动电平>= 1mW。如果不满足此要求，则可以使用阻尼电阻Rd。请参阅DL - 驱动电平，了

解使用Rd 时要考虑的其他要点。

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6.12.3.4.5 测试

建议用户让晶体制造商使用其电路板对晶体进行完整表征，以确保晶体始终启动并保持振荡。

下面简要概述了可执行的一些测量：

由于晶体电路对电容非常敏感，建议不要将示波器探针连接到 X1 和 X2。如果必须使用示波器探针来监测

X1/X2，则应使用电容小于1pF 的有源探针。

频率

1. 在XCLKOUT 上引出XTAL。

2. 测量该频率作为晶体频率。

负电阻

1. 在XCLKOUT 上引出XTAL。

2. 在负载电容器之间放置一个与晶体串联的电位器。

3. 增加电位器的电阻，直到XCLKOUT 上的时钟停止。

4. 该电阻加上晶体的实际ESR 就是电振荡器的负电阻。

启动时间

1. 关闭XTAL。

2. 在XCLKOUT 上引出XTAL。

3. 开启XTAL 并测量XCLKOUT 上的时钟保持在45% 和55% 占空比范围内所需的时间。

6.12.3.4.6 常见问题和调试提示

晶体无法启动

• 浏览如何选择晶体部分，确保没有违规。

晶体需要很长时间才能启动

• 如果安装了阻尼电阻Rd，则其过高。

• 如果未安装阻尼电阻，则晶体ESR 过高或由于高负载电容而导致总电路增益过低。

6.12.3.4.7 晶体振荡器规格

6.12.3.4.7.1 晶体振荡器参数

最小值

最大值

单位

pF

12

24

7

CL1、CL2

负载电容

C0

pF

晶振并联电容

6.12.3.4.7.2 晶振等效串联电阻(ESR) 要求

对于晶振等效串联电阻(ESR) 需求表：

1. 晶振并联电容(C0) 应小于或等于7pF。

2. ESR = 负电阻/3

表6-5. 晶振等效串联电阻(ESR) 要求

最大ESR (Ω)

(CL1 = CL2 = 12pF)

最大ESR (Ω)

(CL1 = CL2 = 24pF)

晶体频率(MHz)

10

12

14

16

18

20

55

50

45

110

95

90

75

65

50

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Negative Resistance vs. 10MHz Crystal

3000

2500

2000

1500

1000

500

C0 (pF)

1

3

5

7

9

0

2

4

6

8

10

12

14

16

Effective CL (pF)

图6-16. 10MHz 时的负电阻变化

Negative Resistance vs. 20MHz Crystal

1600

1400

1200

1000

800

600

400

200

0

C0 (pF)

1

3

5

7

9

2

4

6

8

10

12

14

16

Effective CL (pF)

图6-17. 20MHz 时的负电阻变化

6.12.3.4.7.3 晶体振荡器电气特性

在推荐的工作条件下（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

ESR 最大值= 110Ω

CL1 = CL2 = 24pF

C0 = 7pF

f = 10MHz

启动时间⁽¹⁾

4

ms

ESR 最大值= 50Ω

CL1 = CL2 = 24pF

C0 = 7pF

f = 20 MHz

2

ms

1

mW

晶振驱动电平(DL)

(1) 启动时间取决于晶体和振荡电路元件。TI 建议晶体供应商使用所选晶体来表征应用。

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6.12.3.5 内部振荡器

为了减少电路板生产成本和缩短应用开发时间，所有 F280015x 器件都包含两个独立的内部振荡器，称为

INTOSC1 和INTOSC2。默认情况下，INTOSC2 设置为系统参考时钟 (OSCCLK) 源，INTOSC1 设置为备用时钟

源。

如果应用需要更严格的 SCI 波特率匹配，则可以使用 C2000Ware 中提供的 SCI 波特率调优示例

(baud_tune_via_uart)。

6.12.3.5.1 INTOSC 特性

在建议运行条件下测得（除非另有说明）

典型

值

参数

部件

封装后缀

测试条件

最小值

最大值单位

9.82 (-1.8%)

9.86 (-1.4%)

9.9 (-1.0%)

10 10.1 (1.0%)

-40°C 至125°C

-30°C 至90°C

-10°C 至85°C

F2800157、

F2800155

PN（非Q1）

频率，INTOSC1 和

f_INTOSC

MHz

%

INTOSC2⁽¹⁾

RHB、PHP、

PM、PN (Q1)

9.7 (-3.0%)

10 10.3 (3.0%)

Q1 器件

-40°C 至125°C

f_INTOSC-

±0.1

30°C，标称VDD

室温下的频率稳定性

启动和趋稳时间

全部

STABILITY

t_INTOSC-ST

20 µs

(1) 由于回流焊的热应力和机械应力，INTOSC 频率可能会发生偏移。回流焊后烘烤可以使器件恢复到原始数据表性能。

6.12.3.5.2 带有外部精密电阻的INTOSC2 –ExtR

为获得更高的精度，可将一个外部精密电阻与INTOSC2 搭配使用。

所需的外部元件包括：

• EXTR 引脚和VSS 之间的100kΩ精密电阻器

• 用于噪声滤波的10nF 电容器

• 用于低噪声电源和负载瞬态的20μF VDDIO 电容最小值

下面提供了这些所需外部组件的示例说明。

VDDIO

ExtR Pin

10 nF

100 k

VSS

Place close to device and

avoid noise coupling

图6-18. ExtR 示例原理图

在EXTR 模式下，振荡器频率误差与EXTR 电阻器的精度成正比。

VDDIO 电源的质量直接影响 EXTR INTOSC 性能。必须谨慎确定 VDDIO 电容值和电路设计，以便提供尽可能干

净的电源，避免抖动、噪声和其他性能问题。

在EXTR 引脚上放置一个电阻可防止将该引脚用作GPIO 或X1。

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下表提供了EXTR 规格值：

表6-6. ExtR 规格

测试条件

参数

最小值典型值最大值单位

f_{INTOSC2-ExtR-ERR-PERC}

-0.7

0

10

+0.7

%

理想的0% 误差100kΩExtR 电阻器

切换至ExtR 模式

f_INTOSC2-ExtR

f_{ExtR-SETTLING}

ExtR 电阻(R_ExtR

ExtR 去耦电容(C_ExtR

VDDIO 去耦电容(C_VDDIO

9.93

10.07 MHz

1

ms

kΩ

nF

100

10

)

20

)

μF

下表提供了在给定电阻器参数的情况下确定INTOSC2 总误差的计算示例。

表6-7. 样本总误差计算

参数

值

单位

0.70

%

INTOSC2 理想频率变化

ExtR 电阻容差

R_TOLERANCE

R_TEMPCO

T_{OPERATING_POINT}

T_AMBIENT

%

ppm/°C

°C

ExtR 电阻器温度系数

工作温度

°C

ExtR 数据表环境温度

[(0.70/100) + (R_TOLERANCE/100) + ((R_TEMPCO/1E6) *

abs(T_{OPERATING_POINT}-T_AMBIENT))]*100

%

总频率误差

下面提供了使用上述计算的示例值。

表6-8. 总误差示例值

参数

INTOSC2 理想频率变化

ExtR 电阻容差

值

单位

0.70

%

0.10

%

ppm/ °C

°C

25

ExtR 电阻器温度系数

工作温度

90

25

°C

ExtR 数据表环境温度

总频率误差计算

((0.70/100) + (0.10/100) + ((25/1E6) * abs(90-25)))*100

0.96

%

总频率误差计算

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为获得理想性能，请遵循以下电路板布局布线指南。

• ExtR 迹线应尽可能短

• ExtR 应布放到最近的VSS 引脚

• 将ExtR (R_ExtR) 和C_ExtR与C2000 器件放在同一侧，并仅在同一层布线

• 任何相邻的GPIO 引脚（例如GPIO18、X2）都可以使用另一侧和不同的层进行布线，以便减少相邻的GPIO

耦合

• VSS 连接必须同时连接到VSS 平面并直接连接到C2000 器件VSS 引脚

• 建议在ExtR 迹线周围布放VSS 防护迹线，如下面的布局示例所示

• 在ExtR 和C_EXTR下方的层中填充VSS 或VDDIO 平面，避免在相邻的层中布置信号布线

图6-19. ExtR PCB 布局示例

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6.12.4 闪存参数

表 6-9 列出了不同时钟源和频率下所需的最低闪存等待状态。等待状态是寄存器 FRDCNTL[RWAIT] 中设置的

值。

表6-9. 不同时钟源和频率下所需的最低闪存等待状态

等待状态

(FRDCNTL[RWAIT]⁽¹⁾

CPUCLK (MHz)

)

2

1

80 < CPUCLK ≤120

0 < CPUCLK ≤80

(1) 所需的最小FRDCNTL[RWAIT] 为1，不支持RWAIT=0。

F280015x 器件具有经改进的 128 位预取缓冲器，可在不同等待状态下提供更高的闪存代码执行效率。图6-20 和

图 6-21 展示了该系列器件与采用 64 位预取缓冲器的上一代器件在不同等待状态设置下的典型效率比较情况。使

用预取缓冲器时的等待状态执行效率将取决于应用软件中存在的分支数量。此处提供了线性代码和 if-then-else 代

码的两个示例。

100%

90%

80%

70%

60%

50%

40%

30%

100%

95%

90%

85%

80%

75%

70%

65%

60%

55%

Flash with 64-Bit Prefetch

Flash with 128-Bit Prefetch

Flash with 64-Bit Prefetch

Flash with 128-Bit Prefetch

0

1

2

3

4

5

0

1

2

3

4

5

Wait State

D005

D006

图6-20. 具有大量32 位浮点数学指令的应用程序代码

图6-21. 具有16 位If-Else 指令的应用程序代码

备注

主阵列闪存编程必须与64 位地址边界对齐，并且每个64 位字在每个写/擦除周期只能编程一次。

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6.12.4.1 闪存参数

参数

最小值

典型值

待定

最大值

待定

单位

µs

128 数据位+ 16 ECC 位

2KB（扇区）

64KB

µs

编程时间⁽¹⁾

128KB

µs

256KB

ms

2KB（扇区）

64KB

擦除时间^{(2) (3)}（< 25 个周期）

擦除时间^{(2) (3)}（1000 个周期）

擦除时间^{(2) (3)}（2000 个周期）

128KB

256KB

2KB（扇区）

64KB

128KB

256KB

2KB（扇区）

64KB

128KB

256KB

2KB（扇区）

64KB

擦除时间^{(2) (3)}（20K 个周期）

每个扇区的N_wec写入/擦除周期

128KB

256KB

周期

年

整个闪存（整合所有扇区）的N_wec写入/擦除周期

_retention数据保持持续时间(T_J= 85^oC)

20

t

(1) 编程时间是最大器件频率下的值。编程时间包括闪存状态机的开销，但不包括将以下内容传输到RAM 的时间：

•使用闪存API 对闪存进行编程的代码

•闪存API 本身

•要编程的闪存数据

换言之，此表中显示的时间是指器件RAM 中的所有必需代码/数据都变为可用状态并准备好进行编程之后的

相应时间。所用JTAG 调试探头的速度对传输时间有显著影响。

编程时间的计算以在指定的工作频率下一次编程144 位为基础。编程时间包含CPU

对编程的验证。写入/擦除(W/E) 循环不会缩短编程时间，但会缩短擦除时间。

擦除时间包括由CPU 对编程的验证，不涉及任何数据传输。

(2) 擦除时间包含CPU 对擦除的验证。

(3) 当器件从TI 出货时，片上闪存存储器处于一个被擦除状态。这样，当首次编辑器件时，在编程前无需擦除闪存存储器。然而，对于所有

随后的编程操作，需要执行擦除操作。

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6.12.5 仿真/JTAG

JTAG（IEEE 标准 1149.1-1990 标准测试访问端口和边界扫描架构）端口有四个专用引脚：TMS、TDI、TDO 和

TCK。cJTAG（针对简化引脚和增强功能测试访问端口以及边界扫描架构的IEEE 标准1149.7-2009）端口，是一

个只需要两个引脚（TMS 和 TCK）的紧凑型 JTAG 接口，此接口可实现多路复用为传统 GPIO35 (TDI) 和

GPIO37 (TDO) 引脚的其他器件功能。

通常情况下，当 MCU 目标和 JTAG 接头之间的距离小于 6 英寸 (15.24cm)，并且 JTAG 链上没有其他器件时，

JTAG 信号上不需要缓冲器。否则，每个信号都应被缓冲。此外，对于大多数 10MHz 下的 JTAG 调试探针操作，

JTAG 信号上不需要串联电阻器。但是，如果需要高仿真速度（35MHz 左右），则应在每个 JTAG 信号上串联

22Ω电阻。

JTAG 调试探针头的 PD（电源检测）引脚应连接到电路板 3.3V 电源。接头 GND 引脚应连接至电路板接地。

TDIS（电缆断开感应）也应连接至电路板接地。JTAG 时钟应从接头TCK 输出引脚环回到接头的RTCK 输入引脚

（以通过 JTAG 调试探针检测时钟连续性）。此 MCU 不支持 14 引脚和 20 引脚仿真接头上的 EMU0 和 EMU1

信号。这些信号应始终通过一对2.2kΩ至4.7kΩ（取决于调试器端口的驱动强度）的板载上拉电阻在仿真接头处

上拉。通常使用2.2kΩ的阻值。

接头引脚 RESET 是JTAG 调试探针接头的开漏输出，通过JTAG 调试探针命令使电路板元件复位（仅通过20 引

脚接头可用）。图6-22 显示了如何将14 引脚JTAG 接头连接到MCU 的JTAG 端口信号图6-23 显示了如何连接

到20 引脚JTAG 接头。20 引脚JTAG 接头引脚EMU2、EMU3 和EMU4 未使用，应接地。

有关硬件断点和观察点的更多信息，请参阅CCS 中C2000 器件的硬件断点和观察点。

有关JTAG 仿真的更多信息，请参阅XDS 目标连接指南。

备注

JTAG 测试数据输入 (TDI) 是引脚的默认多路复用器选择。默认情况下，内部上拉处于禁用状态。如果

此引脚被用作 JTAG TDI，应该启用内部上拉电阻器或在电路板上增加一个外部上拉电阻器来避免悬空

输入。在cJTAG 选项中，此引脚可用作GPIO。

JTAG 测试数据输出 (TDO) 是引脚的默认多路复用器选择。默认情况下，内部上拉处于禁用状态。当没

有 JTAG 活动时，TDO 函数将处于三态条件，使此引脚悬空。应启用内部上拉或在电路板上添加外部

上拉，以避免GPIO 输入悬空。在cJTAG 选项中，此引脚可用作GPIO。

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Distance between the header and the target

should be less than 6 inches (15.24 cm).

3.3 V

4.7 kΩ

2

1

TMS

TRST

3.3 V

10 kΩ

3.3 V

10 kΩ

TDI^(A)

TDI

PD

TDIS

GND

3

4

MCU

100 Ω

5

7

6

3.3 V

KEY

TDO^(A)

TDO

GND

8

9

10

RTCK

TCK

GND

11

13

12

14

TCK

4.7 kΩ

3.3 V

A. cJTAG 选项不需要TDI 和TDO 连接，这些引脚可用作GPIO。

EMU0

EMU1

3.3 V

图6-22. 连接到14 引脚JTAG 接头

Distance between the header and the target

should be less than 6 inches (15.24 cm).

3.3 V

4.7 kΩ

3.3 V

10 kΩ

3.3 V

10 kΩ

2

1

TMS

TRST

TDI^(A)

TDI

TDIS

KEY

GND

3

5

4

MCU

100 Ω

6

3.3V

PD

TDO^(A)

TDO

GND

EMU1

GND

EMU3

GND

7

8

9

10

12

14

16

18

20

RTCK

TCK

11

13

15

17

19

TCK

Ω

4.7 kΩ

4.7 k

3.3 V

EMU0

RESET

EMU2

EMU4

3.3 V

Open

Drain

A low pulse from the JTAG debug probe

can be tied with other reset sources

to reset the board.

GND

A. cJTAG 选项不需要TDI 和TDO 连接，这些引脚可用作GPIO。

图6-23. 连接到20 引脚JTAG 接头

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6.12.5.1 JTAG 电气数据和时序

6.12.5.1.1 JTAG 时序要求

编号

最小值

最大值

单位

1

t_c(TCK)

66.66

ns

周期时间，TCK

1a

1b

t_w(TCKH)

26.66

ns

脉冲持续时间，TCK 高电平（t_c的40%）

脉冲持续时间，TCK 低电平（t_c的40%）

TDI 有效至TCK 高电平的输入设置时间

TMS 有效至TCK 高电平的输入设置时间

从TCK 高电平至TDI 有效的输入保持时间

从TCK 高电平至TMS 有效的输入保持时间

t_w(TCKL)

26.66

t_su(TDI-TCKH)

t_su(TMS-TCKH)

t_h(TCKH-TDI)

t_h(TCKH-TMS)

7

3

4

ns

6.12.5.1.2 JTAG 开关特征

在推荐的工作条件下（除非另有说明）

编号

参数

最小值

最大值

单位

2

t_d(TCKL-TDO)

6

20

ns

TCK 低电平到TDO 有效的延迟时间

6.12.5.1.3 JTAG 时序图

1

1a

1b

TCK

TDO

2

3

4

TDI/TMS

图6-24. JTAG 时序

84

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6.12.5.2 cJTAG 电气数据和时序

6.12.5.2.1 cJTAG 时序要求

编号

最小值

最大值

单位

1

t_c(TCK)

100

ns

周期时间，TCK

1a

1b

t_w(TCKH)

40

7

ns

脉冲持续时间，TCK 高电平（t_c的40%）

脉冲持续时间，TCK 低电平（t_c的40%）

TMS 有效至TCK 高电平的输入设置时间

输入设置时间，TMS 有效至TCK 低电平

从TCK 高电平至TMS 有效的输入保持时间

输入保持时间，从TCK 低电平至TMS 有效

t_w(TCKL)

t_su(TMS-TCKH)

t_su(TMS-TCKL)

t_h(TCKH-TMS)

t_h(TCKL-TMS)

3

4

7

2

6.12.5.2.2 cJTAG 开关特性

在建议运行条件下测得（除非另有说明）

编号

参数

最小值

最大值

单位

2

5

t_d(TCKL-TMS)

6

20

ns

延迟时间，TCK 低电平到TMS 有效的时间

延迟时间，TCK 高电平到TMS 禁用的时间

t_{dis(TCKH-TMS)}

20

ns

6.12.5.2.3 cJTAG 时序图

1

1a

1b

2

3

4

5

TCK

TMS

TMS Input

TMS Output

TMS Input

图6-25. cJTAG 时序

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6.12.6 GPIO 电气数据和时序

外设信号与通用输入/输出(GPIO) 信号多路复用。复位时，GPIO 引脚配置为输入。对于特定的输入，用户还能选

择输入限定周期的数量来滤除不必要的噪声干扰。

GPIO 模块包含输出 X-BAR，其允许将各种内部信号路由到 GPIO 多路复用器位置中的 GPIO 上，并表示为

OUTPUTXBARx。GPIO 模块还包含输入 X-BAR，用于将来自任何 GPIO 输入的信号路由到不同的 IP 块，例如

ADC、eCAP、ePWM 和外部中断。有关更多详细信息，请参阅 TMS320F280015x 实时微控制器技术参考手册

中的“X-BAR”一章。

6.12.6.1 GPIO - 输出时序

6.12.6.1.1 通用输出开关特征

在推荐的工作条件下（除非另有说明）

参数

上升时间，GPIO 从低电平切换至高电平

下降时间，GPIO 从高电平切换至低电平

切换频率，GPIO 引脚

最小值

最大值

单位

t_r(GPO)

t_f(GPO)

t_fGPO

6⁽¹⁾

ns

所有GPIO

6⁽¹⁾

50

ns

MHz

(1) 上升时间和下降时间随负载而变化。这些值假定负载为6pF。

6.12.6.1.2 通用输出时序图

GPIO

t_r(GPO)

t_f(GPO)

图6-26. 通用输出时序

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6.12.6.2 GPIO - 输入时序

6.12.6.2.1 通用输入时序要求

最小值

最大值

单位

周期

QUALPRD=0

1t_c(SYSCLK)

t_w(SP)

采样周期

2t_c(SYSCLK)*QUALPRD

t_w(SP)*(n⁽¹⁾-1)

QUALPRD≠0

t_w(IQSW)

输入限定符采样窗口

脉冲持续时间，GPIO 低电平/高电平

2t_c(SYSCLK)

同步模式

(2)

t_w(GPI)

t_w(IQSW)+ t_w(SP)+ 1t_c(SYSCLK)

带输入限定符

(1) “n”代表由GPxQSELn 寄存器定义的合格样片的数量。

(2) 对于t_w(GPI)，对低电平有效信号在V_IL至V_IL之间测量脉宽，而高电平有效信号，在V_IH至V_IH之间测量脉宽。

6.12.6.2.2 采样模式

(A)

GPIO Signal

GPxQSELn = 1,0 (6 samples)

1

0

1

0

1

t_w(SP)

Sampling Period determined

by GPxCTRL[QUALPRD]^(B)

t_w(IQSW)

(SYSCLK cycle * 2 * QUALPRD) * 5^(C)

Sampling Window

SYSCLK

QUALPRD = 1

(SYSCLK/2)

(D)

Output From

Qualifier

A. 输入限定符将忽略此短时脉冲波干扰。QUALPRD 位字段指定了限定采样周期。该位字段可以在00 至0xFF 之间变化。如果

QUALPRD=00，那么采样周期为1 个SYSCLK 周期。对于任何其他的“n”值，限定采样周期为2n SYSCLK 周期（也就是说，在每2n

个SYSCLK 周期上，GPIO 引脚将被采样）。

B. 通过GPxCTRL 寄存器选择的限定周期会应用于包含8 个GPIO 引脚的组。

C. 此限定块可取3 个或者6 个样片。GPxQSELn 寄存器选择使用哪种采样模式。

D. 在所示的示例中，为了使限定器检测到变化，输入应该在10 个SYSCLK 周期或者更长周期内保持稳定。换句话说，输入应该在(5 ×

QUALPRD × 2) 个SYSCLK 周期内保持稳定。这将确保有5 个采样周期用于检测。由于外部信号是异步驱动的，因此13 SYSCLK 宽的

脉冲确保了可靠的识别。

图6-27. 采样模式

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6.12.6.3 输入信号的采样窗口宽度

下述小节总结了各种输入限定符配置下的输入信号的采样窗口宽度。

采样频率表明相对于SYSCLK 对信号进行采样的频率。

如果QUALPRD ≠0，采样频率= SYSCLK/(2 × QUALPRD)

如果QUALPRD=0，则采样频率= SYSCLK

如果QUALPRD≠0，则采样周期= SYSCLK 周期× 2 × QUALPRD

在上面的等式中，SYSCLK 周期表示SYSCLK 的时间周期。

如果QUALPRD=0，则采样周期= SYSCLK 周期

在给定的采样窗口中，采取输入信号的 3 个或者 6 个样片来确定信号的有效性。这是由写入到 GPxQSELn 寄存

器的值确定的。

情况1：

使用3 个样片进行限定

如果QUALPRD≠0，则采样窗口宽度=（SYSCLK 周期x 2 x QUALPRD）× 2

如果QUALPRD=0，则采样窗口宽度=（SYSCLK 周期）x 2

情况2：

使用6 个样片进行限定

如果QUALPRD≠0，则采样窗口宽度=（SYSCLK 周期x 2 x QUALPRD）× 5

如果QUALPRD=0，则采样窗口宽度=（SYSCLK 周期）x 5

SYSCLK

GPIOxn

t_w(GPI)

图6-28. 通用输入时序

88

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6.12.7 中断

C28x CPU 有 14 条外设中断线路，其中两条（INT13 和 INT14）分别直接连接到 CPU 计时器 1 和 2。其余 12

条通过增强型外设中断扩展 (ePIE) 模块连接到外设中断信号。ePIE 将多达 16 个外设中断多路复用到每条 CPU

中断线路中。它还会扩展矢量表以允许每个中断都有自己的ISR。这使得CPU 能够支持大量外设。

中断路径分为三级：外设、ePIE 和 CPU。每一级都有其自身的使能和标志寄存器。该系统允许 CPU 处理一个中

断并让其他中断挂起，在软件中实施嵌套中断并确定其优先级，以及在某些关键任务期间禁用中断。

图6-29 所示为该器件的中断架构。

TINT0

TIMER0

LPMINT

WDINT

LPM Logic

WD

WAKEINT

NMI module

NMI

CPU

INPUTXBAR4

XINT1 Control

INPUTXBAR5

INPUTXBAR6

INPUTXBAR13

INPUTXBAR14

XINT2 Control

XINT3 Control

XINT4 Control

XINT5 Control

GPIO0

to

GPIOx

ePIE

INT1

to

INT12

Input

X-BAR

TIMER1

TIMER2

INT13

INT14

Peripherals

See ePIE Table

图6-29. 器件中断架构

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6.12.7.1 外部中断(XINT) 电气数据和时序

有关输入限定符参数的说明，请参阅“通用输入时序要求”表。

6.12.7.1.1 外部中断时序要求

最小值

2t_c(SYSCLK)

最大值

单位

周期

同步

t_w(INT)

脉冲持续时间，INT 输入低电平/高电平

t_w(IQSW)+ t_w(SP)+ 1t_c(SYSCLK)

带限定符

6.12.7.1.2 外部中断开关特性

在建议运行条件下测得（除非另有说明）

参数

最小值

最大值

单位

周期

延时时间，INT 低电平/高电平到中断矢量获取⁽¹⁾

t_d(INT)

t_w(IQSW)+ 14t_c(SYSCLK)

t_w(IQSW)+ t_w(SP)+ 14t_c(SYSCLK)

(1) 这是假设ISR 是在单周期存储器中。

6.12.7.1.3 外部中断时序

t_w(INT)

XINT1, XINT2, XINT3,

XINT4, XINT5

t_d(INT)

Address bus

(internal)

Interrupt Vector

图6-30. 外部中断时序

90

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6.12.8 低功率模式

该器件具有停机、空闲和待机三种时钟门控低功耗模式。

有关所有低功耗模式的更多详细信息以及进入和退出过程，请参阅TMS320F280015x 实时微控制器技术参考手册

的“低功耗模式”部分。

6.12.8.1 时钟门控低功耗模式

该器件上的空闲和停机模式与其他 C28x 器件上的类似。表 6-10 描述了进入任何一种时钟门控低功耗模式时对系

统的影响。

表6-10. 时钟门控低功耗模式对器件的影响

模块/

时钟域

HALT

IDLE（闲置）

待机

SYSCLK

CPUCLK

运行

门控

运行

门控

连接到PERx.SYSCLK 的模

块的时钟

WDCLK

PLL

运行

供电

运行

供电

如果CLKSRCCTL1.WDHALTI = 0，则进行门控

软件必须在进入HALT 之前关闭PLL。

如果CLKSRCCTL1.WDHALTI = 0，则断电

供电

INTOSC1

INTOSC2

闪存⁽¹⁾

XTAL⁽²⁾

供电

(1) 在任何LPM 下，闪存模块不会由硬件断电。如果应用需要，可使用软件将其断电。要了解更多信息，请参阅TMS320F280015x 实时

微控制器技术参考手册中“系统控制”一章的“闪存和OTP 存储器”部分。

(2) 在任何LPM 下，XTAL 不会由硬件断电。它可以通过软件将XTALCR.OSCOFF 位设置为1 来断电。如果不需要XTAL，可以在应用期

间的任何时间完成此操作。

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6.12.8.2 低功耗模式唤醒时序

有关输入限定符参数的说明，请参阅“通用输入时序要求”表。

6.12.8.2.1 空闲模式时序要求

最小值最大值

单位

周期

2t_c(SYSCLK)

无输入限定符

t_w(WAKE)

脉冲持续时间，外部唤醒信号

2t_c(SYSCLK)+ t_w(IQSW)

带输入限定符

6.12.8.2.2 空闲模式开关特性

在推荐的运行条件下测得（除非另有说明）

参数

测试条件

无输入限定符

最小值

最大值单位

40t_c(SYSCLK)

40t_c(SYSCLK)+ t_w(WAKE)

周期

延迟时间，外部唤醒信号到程序执行重新开

t_d(WAKE-IDLE)

来自闪存（活动状态）

来自RAM

始的时间⁽¹⁾

带输入限定符

无输入限定符

带输入限定符

25t_c(SYSCLK)

延迟时间，外部唤醒信号到程序执行重新开

t_d(WAKE-IDLE)

始的时间⁽¹⁾

25t_c(SYSCLK)+ t_w(WAKE)

(1) 这个时间是在IDLE 指令之后立即开始指令执行的时间。ISR（由唤醒信号触发）的执行涉及额外延迟。

6.12.8.2.3 空闲进入和退出时序图

t_d(WAKE-IDLE)

Address/Data

(internal)

XCLKOUT

t_w(WAKE)

WAKE^(A)

A. WAKE 可以是任何启用的中断、WDINT 或XRSn。IDLE 指令执行后，在唤醒信号生效前需要5 个OSCCLK 周期（最少）的延迟。

图6-31. 空闲进入和退出时序图

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6.12.8.2.4 待机模式时序要求

最小值最大值

3t_c(OSCCLK)

单位

周期

QUALSTDBY = 0 | 2t_c(OSCCLK)

QUALSTDBY > 0 |

脉冲持续时间，外部唤醒信

号

t_w(WAKE-INT)

(2 + QUALSTDBY) * t_c(OSCCLK)

(1)

(2 + QUALSTDBY)t_c(OSCCLK)

(1) QUALSTDBY 是LPMCR 寄存器中的一个6 位字段。

6.12.8.2.5 待机模式开关特征

在推荐的工作条件下（除非另有说明）

参数

测试条件

最小值

最大值单位

IDLE 指令被执行到XCLKOUT 停止的延迟时

间

t_d(IDLE-XCOS)

16t_c(INTOSC1)

周期

从闪存唤醒

（闪存模块处于活动

状态）

延迟时间，外部唤醒信号到程序执行重新开始

t_d(WAKE-STBY)

175t_c(SYSCLK)+ t_w(WAKE-INT)

的时间⁽¹⁾

延迟时间，外部唤醒信号到程序执行重新开始

t_d(WAKE-STBY)

3t_c(OSC)+ 15t_c(SYSCLK)+ t_w(WAKE-INT)

从RAM 唤醒

的时间⁽¹⁾

(1) 这个时间是在IDLE 指令之后立即开始指令执行的时间。ISR（由唤醒信号触发）的执行涉及额外延迟。

6.12.8.2.6 待机模式进入和退出时序图

(C)

(F)

(A)

(B)

(D)(E)

(G)

Device

Status

STANDBY

Normal Execution

Flushing Pipeline

Wake-up

Signal

t_w(WAKE-INT)

t_d(WAKE-STBY)

OSCCLK

XCLKOUT

t_d(IDLE-XCOS)

A. 执行空闲指令将器件置于待机模式。

B. LPM 块响应待机信号，SYSCLK 在关闭之前最多保持16 个INTOSC1 时钟周期。此延迟使CPU 流水线和其他待处理的操作能够正确刷

新。

C. 外设的时钟被关闭。然而，PLL 和看门狗并未关闭。此器件现在处于待机模式。IDLE 指令执行后，在唤醒信号生效前需要5 个OSCCLK

周期（最小值）的延迟。

D. 外部唤醒信号被驱动为有效。

E. 馈送到GPIO 引脚的唤醒信号必须符合最小脉冲宽度要求。此外，此信号不能有毛刺。如果噪声信号馈送到GPIO 引脚，器件的唤醒行为

将是不确定的并且在随后的唤醒脉冲中器件可能不会退出低功耗模式。

F. 在延迟周期后，退出待机模式。

G. 正常执行重新开始。器件将响应中断（如果启用）。

图6-32. 待机模式进入和退出时序图

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6.12.8.2.7 停机模式时序要求

最小值

最大值

单位

周期

脉冲持续时间，GPIO 唤醒信号⁽¹⁾

脉冲持续时间，XRS 唤醒信号⁽¹⁾

t_w(WAKE-GPIO)

t_oscst+ 2t_c(OSCCLK)

t_w(WAKE-XRS)

t_oscst+ 8t_c(OSCCLK)

(1) 对于将X1/X2 用于OSCCLK 的应用，用户必须表征其特定的振荡器启动时间，因为它取决于器件外部的电路/布局。要了解更多信息，

请参阅晶体振荡器(XTAL) 部分。对于使用INTOSC1 或INTOSC2 作为OSCCLK 的应用，请参阅“内部振荡器”部分，了解t_oscst。振

荡器启动时间不适用于在X1 引脚上使用单端晶振的应用，因为它由器件外部供电。

6.12.8.2.8 停机模式开关特征

在推荐的工作条件下（除非另有说明）

参数

最小值

最大值

单位

周期

t_d(IDLE-XCOS)

16t_c(INTOSC1)

IDLE 指令被执行到XCLKOUT 停止的延迟时间

延迟时间，外部唤醒信号结束到CPU1 程序执行重新开

始的时间

t_d(WAKE-HALT)

周期

75t_c(OSCCLK)

从闪存唤醒- 闪存模块处于活动状态

从RAM 唤醒

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6.12.8.2.9 停机模式进入和退出时序图

(C)

(F)

(A)

(B)

(D)(E)

HALT

(G)

Device

Status

HALT

Flushing Pipeline

Normal

Execution

GPIOn

t_d(WAKE-HALT)

t_w(WAKE-GPIO)

OSCCLK

Oscillator Start-up Time

XCLKOUT

t_d(IDLE-XCOS)

A. 执行IDLE 指令以将器件置于停机模式。

B. LPM 块响应HALT 信号，SYSCLK 在关闭之前最多保持16 个INTOSC1 时钟周期。此延迟使CPU 流水线和其他待处理的操作能够正确

刷新。

C. 到外设的时钟被关闭并且PLL 被关断。如果一个石英晶振或者陶瓷谐振器被用作时钟源，内部振荡器也被关断。器件现在处于停机模

式，并且功耗非常低。可以在停机模式中保持内部振荡器（INTOSC1 和INTOSC2）以及看门狗处于活动中。为实现这一点，需要向

CLKSRCCTL1.WDHALTI 写入1。IDLE 指令执行后，在唤醒信号生效前需要5 个OSCCLK 周期（最少）的延迟。

D. 当GPIOn 引脚（用于使器件脱离HALT 模式）被驱动为低电平时，振荡器被打开并且振荡器唤醒序列被启动。只有当振荡器稳定时，

GPIO 才应被驱动为高电平。这使得在PLL 锁序列期间提供洁净的时钟信号。由于GPIO 引脚的下降沿会以异步方式开始唤醒过程，因

此在进入停机模式之前和在此模式期间，应该注意保持低噪声环境。

E. 馈送到GPIO 引脚的唤醒信号必须符合最小脉冲宽度要求。此外，此信号不能有毛刺。如果噪声信号馈送到GPIO 引脚，器件的唤醒行为

将是不确定的并且在随后的唤醒脉冲中器件可能不会退出低功耗模式。

F. 当内核的CLKIN 已启用时，器件将在一些延迟后响应中断（如果已启用）。现在退出停机模式。

G. 恢复正常运行。

H. 用户必须在停机唤醒时重新锁定PLL，以确保稳定的PLL 锁定。

图6-33. 停机模式进入和退出时序图

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6.13 模拟外设

本节介绍了模拟子系统模块。

该器件上的模拟模块包括模数转换器 (ADC)、温度传感器、比较器子系统 (CMPSS) 和 Lite 比较器子系统型号

(CMPSS)。

模拟子系统具有以下特性：

• 灵活的电压基准

– ADC 以VREFHI 和VSSA 引脚为基准

• VREFHI 引脚电压可由外部驱动或由内部带隙电压基准生成。

• 内部电压基准范围可选为0V 至3.3V 或0V 至2.5V

– 比较器DAC 以VDDA 和VSSA 为基准

• 灵活地使用引脚

– 比较器子系统输入和数字输入(AIO)/输出(AGPIO) 与ADC 输入进行多路复用

– 低比较器DAC (CMPx_DACL) 可选择性输出到多路复用ADC 引脚供外部使用（不包括使用CMPSS 比较

功能，仅在某些CMPSS 实例中可用）

– 所有ADC 上的V_REFLO的内部连接用于失调电压自我校准

图 6-34 显示了所有封装的模拟子系统方框图。图 6-35 显示了模拟组连接。节 6.13.1 列出了模拟引脚和内部连

接。节6.13.2 列出了模拟信号的说明。

NOTE: VREFHI internally ed to VDDA on 32-pin package

(48/64/80-pin) VREFHI

(48/64/80-pin) VREFLO

Comparator Subsystem 1

Digital

Filter

CMP1_HP

CMP1_HN

NOTE: VREFLO internally ed to VSSA on 32-pin package

CTRIP1H

VDDA

CTRIPOUT1H

Reference Circuit

ANAREFSEL

CMP1_DACL

DAC12

Misc. Analog

CTRIP1L

Digital

Filter

CMP1_LN

CMP1_LP

CTRIPOUT1L

Temp Sensor

(C12)

Vref

REFLO

CMPSS_LITE 2

CMP2_HP

CMP2_HN

CTRIP2H

Digital

Filter

VDDA

CTRIPOUT2H

HPMXSEL4/

HPMXSEL2/

HPMXSEL0/

/LPMXSEL4/

/LPMXSEL2/

/LPMXSEL0/

A1

A6

A2/C9

A11/C0

A15/C7

REFHI

DAC12

ADC Inputs

A0 to A20

CTRIP2L

Digital

Filter

HPMXSEL1/HNMXSEL1/LPMXSEL1/LNMXSEL1

HPMXSEL3/HNMXSEL0/LPMXSEL3/LNMXSEL0

ADC-A

12-bits

CMP2_LN

CMP2_LP

CTRIPOUT2L

AGPIO

AIO

CMPSS1 Input MUX

CMPSS_LITE 3

REFLO

CMP3_HP

CMP3_HN

CTRIP3H

Digital

Filter

HPMXSEL3/HNMXSEL0/LPMXSEL3/LNMXSEL0

A10/C10

VDDA

CTRIPOUT3H

HPMXSEL2/

HPMXSEL0/

/LPMXSEL2/

/LPMXSEL0/

A9/C8

A4/C14

A12/C1

A8/C11

DAC12

HPMXSEL1/HNMXSEL1/LPMXSEL1/LNMXSEL1

HPMXSEL4/ /LPMXSEL4/

CTRIP3L

Digital

Filter

AGPIO

AIO

CMP3_LN

CMP3_LP

CTRIPOUT3L

CMPSS_LITE2 Input MUX

CMPSS_LITE 4

HPMXSEL0/

/LPMXSEL0/

C6

A3/C5

A14/C4

A5/C2

CMP4_HP

CMP4_HN

HPMXSEL3/HNMXSEL0/LPMXSEL3/LNMXSEL0

CTRIP4H

Digital

Filter

HPMXSEL4/

HPMXSEL1/HNMXSEL1/LPMXSEL1/LNMXSEL1

HPMXSEL2/ /LPMXSEL2/

/LPMXSEL4/

VDDA

CTRIPOUT4H

A0/C15/CMP1_DACL

DAC12

AGPIO

AIO

CTRIP4L

REFHI

Digital

Filter

CMP4_LN

CMP4_LP

CMPSS_LITE3 Input MUX

ADC Inputs

C0 to C20

CTRIPOUT4L

ADC-C

12-bits

HPMXSEL0/

/LPMXSEL0/

HPMXSEL3/HNMXSEL0/LPMXSEL3/LNMXSEL0

HPMXSEL2/

HPMXSEL4/

/LPMXSEL2/

/LPMXSEL4/

REFLO

HPMXSEL1/HNMXSEL1/LPMXSEL1/LNMXSEL1

A7/C3

AGPIO

AIO

CMPSS

Inputs

CMPSS_LITE4 Input MUX

A16/C16

(48/64/80-pin) A17/C17

(64/80-pin) A18/C18

(48/64/80-pin) A19/C19

(48/64/80-pin) A20/C20

AGPIO

图6-34. 模拟子系统方框图

96

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CMPSSx/CMPSSx_LITE

Input MUX

CMPxHPMX

CMPx_HP0

0

1

CMPx_HP1

CMPx_HP2

CMPx_HP3

CMPx_HP4

2

3

CMPx_HP

4

CMPxHNMX

CMPxLNMX

CMPx_HN0

CMPx_HN1

0

1

CMPx_HN

CMPx_LN

CMPx_LN0

CMPx_LN1

0

1

CMPxLPMX

CMPx_LP0

CMPx_LP1

CMPx_LP2

CMPx_LP3

CMPx_LP4

0

1

2

3

CMPx_LP

4

Gx_ADCA

AIO or AGPIO

Gx_ADCC

AIO or AGPIO

注意：AIO 仅支持数字输入模式。

图6-35. 模拟组连接

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6.13.2 模拟信号说明

表6-12. 模拟信号说明

信号名称

说明

AIOx

ADC 引脚上的数字输入

ADC A 输入

ADC C 输入

Ax

Cx

CMPx_HNy

CMPx_HPy

CMPx_LNy

CMPx_LPy

比较器子系统高电平比较器负输入

比较器子系统高电平比较器正输入

比较器子系统低电平比较器负输入

比较器子系统低电平比较器正输入

CMPx_DACL

来自较低CMPSS DAC 的DAC 输出（可连接到外部引脚）

温度传感器

内部温度传感器

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6.13.3 模数转换器(ADC)

此处描述的 ADC 模块是分辨率为 12 位的逐次逼近 (SAR) 型 ADC。本节将转换器的模拟电路称为“内核”，包

括通道选择 MUX、采样保持 (S/H) 电路、逐次逼近电路、电压基准电路和其他模拟支持电路。转换器的数字电路

被称为“包装器”，包括用于可编程转换的逻辑、结果寄存器、模拟电路接口、外设总线接口、后处理电路以及

其他片上模块接口。

每个 ADC 模块都包含一个采样保持 (S/H) 电路。ADC 模块被设计成在同一个芯片上重复多次，从而实现多个

ADC 的同步采样或独立运行。ADC 包装器基于转换启动 (SOC)（请参阅TMS320F280015x 实时微控制器技术参

考手册中“模数转换器(ADC)”一章的“SOC 工作原理部分）。

每个ADC 具有以下特性：

• 分辨率：12 位

• 由VREFHI/VREFLO 设定的比例式外部基准

• 2.5V 或3.3V 的可选内部基准电压

• 单端信号指示

• 多达21 个通道的输入多路复用器

• 16 个可配置SOC

• 16 个可单独寻址的结果寄存器

• 多个触发源

– S/W：软件立即启动

– 所有ePWM：ADCSOC A 或B

– GPIO XINT2

– CPU 计时器0/1/2

– ADCINT1/2

• 四个灵活的PIE 中断

• 突发模式触发选项

• 四个后处理块，每块具有：

– 饱和偏移量校准

– 设定点计算的误差

– 具有中断和ePWM 跳变功能的高电平、低电平和过零比较

– 触发至采样延迟采集

备注

并非每个通道都可以从所有ADC 输出引脚。请参阅“引脚配置和功能”部分以确定哪些通道可用。

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ADC 内核和ADC 包装器的方框图如图6-36 所示。

Analog-to-Digital Core

Analog-to-Digital Wrapper Logic

Input Circuit

CHSEL

SOCx (0-15)

[15:0]

SOC Arbitration

& Control

ACQPS

CHSEL

ADCIN0

ADCIN1

ADCIN2

ADCIN3

ADCIN4

ADCIN5

ADCIN6

ADCIN7

ADCIN8

ADCIN9

ADCIN10

ADCIN11

ADCIN12

...

0

1

2

3

4

5

6

7

8

ADCSOC

ADCCOUNTER

TRIGGER[15:0]

x₁

x₂

V_IN

+

D_OUT

u₁

V_IN-

9

10

11

12

...

19

20

SOC Delay

Timestamp

Trigger

Timestamp

Converter

S/H Circuit

ADCIN19

ADCIN20

RESULT

-

+

ADCPPBxOFFCAL

saturate

+

ADCPPBxOFFREF

-

ADCPPBxRESULT

ADCEVT

NOTE: VREFHI internally tied to VDDA on 32-pin package

VREFHI

Event

Logic

CONFIG

ADCEVTINT

Bandgap

Reference Circuit

1.65-V Output

(3.3-V Range)

or

1

Post Processing Block (1-4)

Interrupt Block (1-4)

0

2.5-V Output

(2.5-V Range)

ADCINT1-4

VREFLO

NOTE: VREFLO internally tied to VSSA

on 32-pin package

Analog System Control

ANAREFSEL

ANAREFx2PSSEL

Reference Voltage Levels

图6-36. ADC 模块方框图

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6.13.3.1 ADC 可配置性

一些 ADC 配置由 SOC 单独控制，而其他配置则由每个 ADC 模块全局控制。表 6-13 汇总了基本的 ADC 选项及

其可配置性级别。

表6-13. ADC 选项和配置级别

选项

时钟

可配置性

每模块⁽¹⁾

不可配置（仅限12 位分辨率）

不可配置（仅限单端信号模式）

视模块而定（外部或内部）⁽²⁾

按照SOC⁽¹⁾

分辨率

信号模式

基准电压源

触发源

按照SOC

转换后的通道

采集窗口持续时间

EOC 位置

突发模式

按照SOC⁽¹⁾

每模块

每模块⁽¹⁾

(1) 将这些值以不同方式写入不同的ADC 模块可能会导致ADC 异步工作。有关ADC 何时同步或异步工

作的指导，请参阅TMS320F280015x 实时微控制器技术参考手册中“模数转换器(ADC)”一章的

“确保同步工作”部分。

(2) 较低引脚数的封装可能会在多个ADC 之间共享一个VREFHI 引脚。在这种情况下，共享基准引脚的

ADC 必须对其基准模式进行相同配置。

6.13.3.1.1 信号模式

ADC 支持单端信号模式。以VREFLO 为基准通过单个引脚(ADCINx) 对转换器的输入电压进行采样。

Pin Voltage

VREFHI

ADCINx

ADC

VREFHI/2

VREFLO

(VSSA)

Digital Output

2ⁿ- 1

ADC Vin

0

图6-37. 单端信号模式

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6.13.3.2 ADC 电气数据和时序

备注

工作过程中，ADC 输入应保持低于 VDDA + 0.3V。如果ADC 输入超过此电平，器件内部的 V_REF可能

会受到干扰，这可能会影响使用相同V_REF的其他ADC 输入的结果。

备注

VREFHI 引脚必须保持低于 VDDA + 0.3V，以确保正常工作。如果 VREFHI 引脚超过此电平，可能会

激活阻塞电路，并且VREFHI 的内部值可能会在内部浮动至0V，从而导致ADC 转换不正确。

6.13.3.2.1 ADC 运行条件

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

F2800157、F2800155、

F2800153

5

60

MHz

ADCCLK（源自PERx.SYSCLK）

F2800156、F2800154、

F2800152

5

50

4

120MHz SYSCLK

F2800157、F2800155、

F2800153

引脚和AIO

120MHz SYSCLK

F2800157、F2800155、

F2800153

3.75

3.45

3.33

每秒百万次

采样

(MSPS)

引脚和AGPIO

采样率

100MHz SYSCLK

F2800156、F2800154、

F2800152

引脚和AIO

100MHz SYSCLK

F2800156、F2800154、

F2800152

引脚和AGPIO

75

90

R_s为50Ω或更小，引脚与AIO

采样窗口持续时间（由ACQPS 和PERx.SYSCLK

设置）⁽¹⁾

ns

R_s为50Ω或更小，引脚与

AGPIO

VREFHI

2.4

VDDA

V

2.5 或3.0

1.65

外部基准

内部基准电压= 3.3V 范围

内部基准电压= 2.5V 范围

封装= 32QFN

VREFHI⁽²⁾

2.5

VREFHI

VDDA

VSSA

VDDA

3.3

VREFLO

VSSA

VREFHI - VREFLO

2.4

0

内部基准电压= 3.3V 范围

内部基准电压= 2.5V 范围

外部基准

0

VREFLO

0

2.5

V

转换范围

VREFHI

VDDA⁽³⁾

封装= 32QFN

(1) 采样窗口还必须至少达到1 个ADCCLK 周期的长度，才能确保ADC 正确运行。

(2) 在内部基准模式下，基准电压由器件从VREFHI 引脚驱动。在此模式下，用户不应将电压驱动到引脚中。

(3) 在32QFN 封装中，VREFHI 在内部连接至VDDA，而VREFLO 在内部连接至VSSA。32QFN 封装不支持内部基准模式。

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6.13.3.2.2 ADC 特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

通用

120MHz SYSCLK

10.1

11 ADCCLK

ADCCLK 转换周期

500

µs

外部基准模式

内部基准模式

5000

上电时间

在2.5V 和3.3V 范围之间切换时采用内部基准模

式。

5000

µs

VREFHI 输入电流⁽¹⁾

内部基准电容值⁽²⁾

外部基准电容值⁽²⁾

直流特性

130

µA

µF

2.2

45

5

–45

-5

内部基准电压

外部基准

LSB

增益误差

±3

±2

2

5

LSB

–5

偏移量误差

通道间增益误差⁽⁴⁾

通道间偏移量误差⁽⁴⁾

ADC 间增益误差⁽⁵⁾

ADC 间偏移量误差⁽⁵⁾

DNL 误差

2

4

所有ADC 的VREFHI 和VREFLO 都相同

2

±0.5

±1.0

1

2

1

>–1

-2

INL 误差

-1

ADC 间隔离

VREFHI = 2.5V，同步ADC

交流特性

68.8

60.1

VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自X1

SNR⁽³⁾

dB

VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自

INTOSC

THD⁽³⁾

VREFHI = 2.5V，fin = 100kHz

-80.6

79.2

68.5

dB

SFDR⁽³⁾

VREFHI = 2.5V，fin = 100kHz

VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自X1

SINAD⁽³⁾

dB

VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自

INTOSC

60.0

11.0

VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自

X1，单个ADC

VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自

X1，同步ADC

ENOB⁽³⁾

位

VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自

X1，异步ADC

不支持

60

VDD = 1.2V 直流+ 100mV

直流至正弦（1kHz 时）

VDD = 1.2V 直流+ 100mV

直流至正弦（300kHz 时）

57

PSRR

dB

VDDA = 3.3V 直流+ 200mV

直流至正弦（1kHz 时）

60

VDDA = 3.3V 直流+ 200mV

正弦（900kHz 时）

57

(1) 当ADC 输入大于VDDA 时，VREFHI 上的负载电流会增加。这会导致转换不准确。

(2) 最好使用封装尺寸为0805 或更小的陶瓷电容器。可接受高达±20% 的容差。

(3) 作为减少电容耦合和串扰的最佳实践的一部分，与ADC 输入和VREFHI 引脚相邻的引脚上的IO 活动已尽可能减少。

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(4) 同一ADC 模块的所有通道之间的差异。

(5) 与其他ADC 模块相比的最坏情况变化。

6.13.3.2.3 ADC 输入模型

表6-14 和图6-38 给出了ADC 输入特性。

表6-14. 编辑模型参数

基准模式

说明

值

请参阅表6-15, 表6-16、表6-17 和表

C_p

寄生输入电容

采样开关电阻

全部

6-18

外部基准，2.5V 内部基准

3.3V 内部基准

500Ω

860Ω

12.5pF

7.5pF

50Ω

R_on

外部基准，2.5V 内部基准

3.3V 内部基准

C_h

R_s

采样电容器

标称源阻抗

全部

ADC

ADCINx

R_s

Switch

C_p

R_on

AC

C_h

VREFLO

图6-38. 输入模型

应将此输入模型与实际信号源阻抗配合使用，以确定采集窗口持续时间。要了解更多信息，请参阅

TMS320F280015x 实时微控制器技术参考手册中“模数转换器(ADC)”一章的“选择采集窗口持续时间”部分。

有关改进ADC 输入电路的建议，请参阅C2000 MCU 的ADC 输入电路评估应用报告。

表6-15. 80 引脚PN LQFP 的每通道寄生电容

C_p(pF)

ADC 通道

比较器已禁用

比较器已启用

A0/C15/CMP1_DACL

A1

7.7

1.6

1.5

1.8

2.4

2

10.2

4.1

4

A2/C9

A3/C5

4.3

4.9

4.5

3.9

4.4

4.7

4.8

4.5

4.9

5.7

4.9

5.5

4.9

5.2

A4/C14

A5/C2

A6

1.4

1.9

2.2

2.3

2

A7/C3

A8/C11

A9/C8

A10/C10

A11/C0

2.4

3.2

2.4

3

A12/C1

A14/C4/ADCINCAL

A15/C7

A16/C16

A17/C17

A18/C18

2.4

2.7

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表6-15. 80 引脚PN LQFP 的每通道寄生电容(continued)

C_p(pF)

ADC 通道

比较器已禁用

比较器已启用

A19/C19

A20/C20

C6

2.7

1.7

5.2

4.2

表6-16. 64 引脚PM LQFP 的每通道寄生电容

C_p(pF)

ADC 通道

比较器已禁用

比较器已启用

10.2

4.1

A0/C15/CMP1_DACL

A1

7.7

1.6

1.5

1.8

2.4

2

A2/C9

4

A3/C5

4.3

A4/C14

A5/C2

4.9

4.5

A6

1.4

1.9

2.2

2.3

2

3.9

A7/C3

4.4

A8/C11

4.7

A9/C8

4.8

A10/C10

A11/C0

4.5

2.4

3.2

2.4

3

4.9

A12/C1

A14/C4/ADCINCAL

A15/C7

A16/C16

A17/C17

A18/C18

A19/C19

A20/C20

C6

5.7

4.9

5.5

2.4

2.7

1.7

4.9

5.2

4.2

表6-17. 48 引脚PHP HTQFP 的每通道寄生电容

C_p(pF)

ADC 通道

比较器已禁用

比较器已启用

A0/C15/CMP1_DACL

A1

7.7

1.6

1.5

1.8

2.4

2

10.2

4.1

4

A2/C9

A3/C5

4.3

4.9

4.5

8.1

4.4

4.7

4.8

4.5

4.9

5.7

A4/C14

A5/C2

A6/C6

3.1

1.9

2.2

2.3

2

A7/C3

A8/C11

A9/C8

A10/C10

A11/C0

A12/C1

2.4

3.2

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表6-17. 48 引脚PHP HTQFP 的每通道寄生电容(continued)

C_p(pF)

ADC 通道

比较器已禁用

比较器已启用

A14/A15/C4/C7/ADCINCAL

A16/C16

5.4

2.4

2.7

10.4

4.9

5.2

A19/C19

A20/C20

表6-18. 32 引脚RHB VQFN 的每通道寄生电容

C_p(pF)

ADC 通道

比较器已禁用

比较器已启用

A0/A1/C15/CMP1_DACL

A2/C9

9.3

1.5

1.8

2.4

4.4

3.1

5.1

2.2

4.3

5.4

2.4

14.3

4

A3/C5

4.3

4.9

9.4

8.1

10.1

4.7

9.3

10.4

4.9

A4/C14

A5/C2/A11/C0

A6/C6

A7/C3/A12/C1

A8/C11

A9/C8/A10/C10

A14/A15/C4/C7/ADCINCAL

A16/C16

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6.13.3.2.4 ADC 时序图

图6-39 显示了在下列假设下两个SOC 的ADC 转换时序：

• SOC0 和SOC1 配置为使用相同的触发器。

• 触发发生时，没有其他SOC 正在转换或挂起。

• 轮循指针处于使SOC0 首先转换的状态。

• ADCINTSEL 配置为在SOC0 的转换结束时设置一个ADCINT 标志（该标志是否传播到CPU 以引起中断由

PIE 模块中的配置决定）。

表6-19 列出了ADC 时序参数的说明。表6-20 列出了ADC 时序。

Sample n

Input on SOC0.CHSEL

Input on SOC1.CHSEL

Sample n+1

ADC S+H

SOC0

SOC1

SYSCLK

ADCCLK

ADCTRIG

ADCSOCFLG.SOC0

ADCSOCFLG.SOC1

ADCRESULT0

Sample n

(old data)

ADCRESULT1

Sample n+1

ADCINTFLG.ADCINTx

t_SH

t_LAT

t_EOC

t_INT

图6-39. ADC 时序

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表6-19. ADC 时序参数

参数

说明

S+H 窗口的持续时间。

在该窗口结束时，S+H 电容器上的值则变为待转换成数字值的电压。持续时间由(ACQPS + 1) 个SYSCLK 周期

计算得出。ACQPS 可以为每个SOC 单独配置，因此对于不同的SOC，t_SH不一定相同。

t_SH

注意：无论器件时钟设置如何，S+H 电容器上的值都将在S+H 窗口结束前大约5ns 时被采集。

从S+H 窗口结束到ADC 结果锁存到ADCRESULTx 寄存器的时间。

t_LAT

如果在此时间之前读取ADCRESULTx 寄存器，将返回之前的转换结果。

t_EOC

从S+H 窗口结束到下一个ADC 转换的S+H 窗口可以开始的时间。后续采样可以在锁存转换结果之前开始。

从S+H 窗口结束到设置ADCINT 标志（如果已配置）的时间。

如果设置了ADCCTL1 寄存器中的INTPULSEPOS 位，t_INT将与锁存到结果寄存器中的转换结果相一致。

t_INT

如果INTPULSEPOS 位为0，t_INT将与S+H 窗口的结束相一致。如果t_INT触发读取ADC 结果寄存器（通过触

发读取结果的ISR 来间接读取），必须注意确保读取发生在结果锁存之后（否则，将读取之前的结果）。

如果INTPULSEPOS 位为0，并且ADCINTCYCLE 寄存器中的OFFSET 域不为0，则在设置ADCINT 标志之

前会有OFFSET SYSCLK 周期的延迟。此延迟可用于在采样准备就绪时进入ISR。

110

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表6-20. 12 位模式下的ADC 时序

ADCCLK 预分频

SYSCLK 周期

ADCCTL2

预分频

t_INT

(Late)

t_EOC

t_LAT

预分频比

(Early)⁽¹⁾

0

2

1

2

3

4

5

6

7

8

11

21

31

41

51

61

71

81

13

23

34

44

55

65

76

86

0

11

21

31

41

51

61

71

81

4

6

8

10

12

14

(1) 默认情况下，如果INTPULSEPOS 为0，则t_INT在S+H 窗口后的一个SYSCLK 周期内发生。这可以通过写入ADCINTCYCLE 寄存器

的OFFSET 域来改变。

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6.13.4 温度传感器

6.13.4.1 温度传感器电气数据和时序

温度传感器可用于测量器件结温。温度传感器通过与 ADC 的内部连接进行采样，并通过 TI 提供的软件转换为温

度。在对温度传感器进行采样时，ADC 必须满足“温度传感器特性”表中的采集时间要求。

6.13.4.1.1 温度传感器特征

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

T_acc

t_startup

t_acq

±15

°C

温度精度

外部基准

启动时间

（TSNSCTL[ENABLE] 至采

样温度传感器）

500

µs

ns

450

ADC 采集时间

112

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6.13.5 比较器子系统(CMPSS)

比较器子系统(CMPSS) 由模拟比较器和支持电路组成，这些电路对于峰值电流模式控制、开关模式电源、功率因

数校正、电压跳闸监控等电源应用非常有用。

该器件包含两种型号的 CMPSS 模块：CMPSS 和 CMPSS_LITE。这些模块共用一个通用架构，但是某些特性只

有完整CMPSS 型号支持，而CMPSS_LITE 型号并不支持。

比较器子系统基于多个模块构建而成。每个子系统包含两个比较器、两个基准 12 位DAC（CMPSS_LITE 实例是

9.5 位有效基准 DAC）和两个数字滤波器。该子系统还包括两个斜坡发生器（仅限完整的 CMPSS 模块；

CMPSS_LITE 实例并不支持）。比较器在每个模块中用“H”或“L”表示，其中“H”代表高电平，“L”代表

低电平。每个比较器都会生成一个数字输出，指示正输入上的电压是否大于负输入上的电压。比较器的正输入由

一个外部引脚驱动（有关适用于 CMPSS 的多路复用器选项，请参阅 TMS320F280015x 实时微控制器技术参考

手册的模拟子系统一章。负输入可由外部引脚或可编程基准 12 位 DAC 驱动。每个比较器输出都会通过一个可

编程的数字滤波器，该滤波器可以去除伪跳变信号。如果不需要滤波，也可以使用未滤波的输出。两个斜坡发生

器电路可用于控制该子系统中高电平和低电平比较器的基准 12 位 DAC 值（仅限完整 CMPSS 模块；

CMPSS_LITE 实例并不支持）。

每个CMPSS 包含：

• 两个模拟比较器

• 两个可编程基准12 位DAC（CMPSS_LITE 实例上为9.5 位有效DAC）

• 双斜坡发生器（仅限完整CMPSS；CMPSS_LITE 实例上没有）

• 两个数字滤波器，最大滤波器时钟预分频= 2²⁴

• 能够将各个子模块与EPWMSYNCPER 同步

• 能够通过EPWMBLANK 扩展清除信号

• 能够将输出与SYSCLK 同步

• 能够锁存硬件

• 能够反转输出

• 可选择在输入端使用迟滞

• 可选择通过外部信号或基准DAC 驱动比较器的负输入

• 可选择在外部引脚上使用低电平比较器DAC 输出CMPx_DACL（仅限部分实例，不能与比较功能同时使用）

6.13.5.1 CMPSS 模块型号

该器件包含两种不同型号的 CMPSS 模块：CMPSS（完整模块）和 CMPSS_LITE（功能简化且性能降低）。表

6-21 中总结了这两种型号在特性上的差异。

表6-21. CMPSS 和CMPSS_LITE 特性比较

CMPSS

CMPSS_LITE

特性

高电平和低电平比较器

是

双12 位基准DAC

DAC 斜坡生成

外部引脚上提供低DAC 输出

数字滤波器

是

是（9.5 位有效）

是

否

是

是（某些情况）

是

性能

完整性能（请参阅CMPSS 比较器电气特性

表）

性能有所降低（请参阅CMPSS_LITE 比较器

电气特性表）

6.13.5.2 CMPx_DACL

一些 CMPSS 模块实例支持缓冲到引脚的 DAC 输出。CMPSS 模块的此 CMPx_DACL 输出使用指定 CMPSS 模

块的低侧DAC。当使用来自CMPSS 实例的DAC 输出时，该实例的所有其他CMPSS 模块功能都不可用。

有关特定器件可用的CMPx_DACL 实例，请参阅模拟引脚和内部连接表的DAC 列。

有关DAC 输出功能，请参阅CMPx_DACL 的缓冲输出电气特性部分。

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6.13.5.3 CMPSS 连接图

Comparator Subsystem1

CMP1_HP

CTRIP1H

CTRIP1L

CTRIP2H

CTRIP2L

CTRIP1H

Digital

CMP1_HN

Filter

VDDA

CTRIPOUT1H

CMP1_DACL

DAC12

Digital

Filter

CTRIP1L

CTRIPOUT1L

CMP1_LN

CMP1_LP

ePWM X- BAR

ePWMs

CMPSS_LITE 2

VDDA

CMP2_HP

CMP2_HN

CTRIP2H

Digital

Filter

CTRIPOUT2H

DAC12

CTRIP4H

CTRIP4L

Digital

Filter

CTRIP2L

CMP2_LN

CMP2_LP

CTRIPOUT2L

CTRIPOUT1H

CTRIPOUT1L

CTRIPOUT2H

CTRIPOUT2L

CMPSS_LITE 4

VDDA

CMP4_HP

CMP4_HN

CTRIP4H

Digital

Filter

CTRIPOUT4H

Output X- BAR

GPIO Mux

DAC12

Digital

Filter

CTRIP4L

CTRIPOUT4L

CMP4_LN

CMP4_LP

CTRIPOUT4H

CTRIPOUT4L

图6-40. CMPSS 连接

6.13.5.4 方框图

CMPSS 的方框图如图6-41 所示。CMPSS_LITE 的方框图如图6-42 所示。

• CTRIPx（x=“H”或“L”）信号连接到ePWM X-BAR，用于ePWM 跳变响应。有关ePWM X-BAR 多路复

用器配置的更多详细信息，请参阅TMS320F280015x 实时微控制器技术参考手册的增强型脉宽调制器

(ePWM) 一章。

• CTRIPxOUTx（x=“H”或“L”）信号连接到输出X-BAR，用于外部信号。有关输出X-BAR 多路复用器配置

的更多详细信息，请参阅TMS320F280015x 实时微控制器技术参考手册的通用输入/输出(GPIO) 一章。

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COMPCTL[CTRIPHSEL]

To LPM Wakeup

COMPSTS[COMPHSTS]

ASYNCH

COMPCTL[COMPHINV]

0

1

2

3

CTRIPH

To EPWM X-BAR

>

SYSCLK

COMPDACHCTL[SWLOADSEL]

SYSCLK

SYNCH

CMPx_HP

EPWMSYNCPER_H

+

COMPSTS[COMPHSTS]

Q

D

0

COMPSTS[COMPLSTS]

CTRIPOUTH

To OUTPUT X-BAR

0

COMPH

0

1

0

DACHVALS

2

1|0

12-bit

DACH

Digital

Filter

COMPDACHCTL2[XTRIGCFG]

DACHVALA

^RQ

D

1

D

0

1

S

R

_

1

.

COMPCTL[CTRIPOUTHSEL]

TRIGSYNCH

Ramp Generator(H)

COMPDACHCTL[RAMPSOURCE]

CMPx_HN

EN

Q

R

.

OR

EXT_FILTIN_H

1

n

0

1

COMPCTL[COMPHSOURCE]

COMPSTS[COMPHLATCH]

CTRIPHFILCTL[FILTINSEL]

COMPSTSCLR[HSYNCCLREN]

COMPDACHCTL[DACSOURCE]

OR

EPWM1SYNCPER

EPWM2SYNCPER

EPWM3SYNCPER

COMPCTL[ASYNCHEN]

0

1

2

0

COMPSTSCLR[HLATCHCLR]

EPWMSYNCPER_H

EPWMBLANK_H

1

...

EPWMnSYNCPER

AND

…

n-1

COMPDACHCTL[BLANKEN]

COMPSTSCLR[LSYNCCLREN]

COMPSTSCLR[LLATCHCLR]

OR

EPWMSYNCPER_L

COMPCTL[ASYNCLEN]

COMPDACLCTL[RAMPSOURCE]

COMPDACHCTL[BLANKSOURCE]

0

1

COMPDACLCTL[BLANKEN]

0

1

EPWMBLANK_L

COMPSTS[COMPLLATCH]

COMPDACHCTL[SWLOADSEL]

SYSCLK

CTRIPLFILCTL[FILTINSEL]

0

EPWM1BLANK

EPWM2BLANK

EPWM3BLANK

CMPx_LP

>

0

1

2

…

n-1

OR

+

Q

R

S

Q

D

0

1

COMPL

0

1

COMPCTL[CTRIPLSEL]

12-bit

DACL

Digital

Filter

R

DACLVALS

0

_RQ

0

D

...

EPWMnBLANK

_

1

.

D

3

2

1

0

CTRIPL

To EPWM X-BAR

COMPSTS[COMPLSTS]

SYNCL

CMPx_LN

1

DACLVALA

.

EXT_FILTIN_L

EN

CTRIPOUTL

To OUTPUT X-BAR

COMPDACLCTL[BLANKSOURCE]

Ramp Generator(L)

TRIGSYNCL

COMPDACHCTL2[XTRIGCFG]

n

SYSCLK

COMPCTL[COMPLINV]

ASYNCL

1

COMPCTL[COMPLSOURCE]

To LPM Wakeup

0

1

COMPCTL[CTRIPOUTLSEL]

COMPDACLCTL[DACSOURCE]

CMPx_DACL

Bu er

To Pin

>>1

Note: Enabling the DACL to a pin

disables all other func onality:

DACH, both COMP, the Ramp

Generator, and the digital lters.

Enable

1

2|0

CMPxDACOUTEN

(from Analog Subsystem)

COMPSTS[COMPHSTS]

EPWMSYNCPER_L

COMPSTS[COMPLSTS]

图6-41. CMPSS 模块方框图

COMPCTL[CTRIPHSEL]

To LPM Wakeup

ASYNCH

COMPCTL[COMPHINV]

0

CTRIPH

To EPWM X-BAR

>

SYSCLK

COMPDACHCTL[SWLOADSEL]

0

SYSCLK

SYNCH

CMPx_HP

+

1

2

3

COMPSTS[COMPHSTS]

Q

D

CTRIPOUTH

To OUTPUT X-BAR

COMPH

12-bit

0

1

Digital

Filter

DACHVALA

^RQ

D

1

DACHVALS

D

0

DACH⁽¹⁾

S

R

_

1

.

COMPCTL[CTRIPOUTHSEL]

CMPx_HN

1

EN

Q

R

.

OR

EXT_FILTIN_H

n

0

1

COMPCTL[COMPHSOURCE]

COMPSTS[COMPHLATCH]

COMPDACHCTL[RAMPSOURCE]

CTRIPHFILCTL[FILTINSEL]

OR

COMPSTSCLR[HSYNCCLREN]

EPWM1SYNCPER

COMPCTL[ASYNCHEN]

0

EPWM2SYNCPER

COMPSTSCLR[HLATCHCLR]

EPWMSYNCPER_H

EPWMBLANK_H

1

EPWM3SYNCPER

2

1

...

AND

…

COMPDACHCTL[BLANKEN]

EPWMSYNCPER_L

EPWMnSYNCPER

n-1

COMPSTSCLR[LSYNCCLREN]

COMPSTSCLR[LLATCHCLR]

OR

0

1

COMPCTL[ASYNCLEN]

COMPDACLCTL[BLANKEN]

EPWMBLANK_L

COMPDACLCTL[RAMPSOURCE]

COMPDACHCTL[BLANKSOURCE]

AND

0

1

COMPSTS[COMPLLATCH]

COMPDACHCTL[SWLOADSEL]

CTRIPLFILCTL[FILTINSEL]

0

EPWM1BLANK

EPWM2BLANK

EPWM3BLANK

CMPx_LP

>

0

1

2

…

n-1

SYSCLK

OR

+

Q

R

S

Q

D

0

1

COMPL

0

1

COMPCTL[CTRIPLSEL]

12-bit

Digital

Filter

R

DACLVALA

DACL⁽¹⁾

_RQ

D

0

...

EPWMnBLANK

_

1

.

DACLVALS

D

3

2

1

0

CTRIPL

To EPWM X-BAR

COMPSTS[COMPLSTS]

SYNCL

CMPx_LN

1

.

EXT_FILTIN_L

EN

CTRIPOUTL

To OUTPUT X-BAR

n

SYSCLK

COMPCTL[COMPLINV]

ASYNCL

COMPDACLCTL[BLANKSOURCE]

COMPCTL[COMPLSOURCE]

To LPM Wakeup

COMPCTL[CTRIPOUTLSEL]

(1) CMPSS_LITE Reference DAC is 9.5-bit effective

图6-42. CMPSS_LITE 模块方框图

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6.13.5.5 CMPSS 电气数据和时序

6.13.5.5.1 CMPSS 比较器电气特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

TPU

500

µs

上电时间

0

-20

4

VDDA

20

V

比较器输入(CMPINxx) 范围

mV

低共模，反相输入设置为50mV

以输入为基准的偏移量误差

1x

12

24

36

48

21

26

30

46

20

2x

17

25

30

33

迟滞⁽¹⁾

LSB

3x

50

4x

67

60

阶跃响应

ns

响应时间（从CMPINx 输入更改到ePWM X-BAR

输出或X-BAR 输出的延迟）

斜坡响应(1.65V/µs)

斜坡响应(8.25mV/µs)

高达250kHz

ns

dB

PSRR

电源抑制比

CMRR

40

共模抑制比

(1) CMPSS DAC 用作确定应用多少迟滞的基准。因此，迟滞将随CMPSS DAC 基准电压而变化。迟滞适用于所有比较器输入源配置。

6.13.5.5.2 CMPSS_LITE 比较器电气特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

TPU

500

µs

上电时间

带隙未启用

0

VDDA

20

V

比较器输入(CMPINxx) 范围

通过AIO/AGPIO，输入共模=

VDDA 的5% 至95%

-20

mV

以输入为基准的偏移量误差

1x

2

8

10

20

30

41

52

64

77

21

26

30

46

19

34

2x

3x

15

20

26

32

38

51

迟滞⁽¹⁾

4x

70

mV

88

5 次

6x

109

131

40

7x

阶跃响应

响应时间（从CMPINx 输入更改到ePWM X-BAR

输出或X-BAR 输出的延迟）

斜坡响应(1.65V/µs)

斜坡响应(8.25mV/µs)

高达250kHz

ns

PSRR

dB

电源抑制比

CMRR

40

共模抑制比

(1) 迟滞适用于所有比较器输入源配置。

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CMPSS 比较器以输入为基准的偏移量和迟滞

Input Referred Offset

CTRIPx

Logic Level

CTRIPx = 1

CTRIPx = 0

COMPINxP

Voltage

0

CMPINxN or

DACxVAL

图6-43. CMPSS 比较器以输入为基准的偏移量

Hysteresis

CTRIPx

Logic Level

CTRIPx = 1

CTRIPx = 0

COMPINxP

Voltage

0

CMPINxN or

DACxVAL

图6-44. CMPSS 比较器迟滞

6.13.5.5.3 CMPSS DAC 静态电气特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

0

VDDA

V

CMPSS DAC 输出范围

静态偏移量误差⁽¹⁾

静态增益误差⁽¹⁾

静态DNL

内部基准

25

2

mV

FSR 百分比

LSB

–25

-2

4

>–1

–16

已更正端点

16

1

LSB

静态INL

µs

满量程输出变化后稳定到1LSB

趋稳时间

12

分辨率

位

由同一CMPSS 模块内的比较器跳闸或

CMPSS DAC 代码更改引起的误差

CMPSS DAC 输出干扰⁽²⁾

CMPSS DAC 干扰时间⁽²⁾

–100

100

200

LSB

ns

(1) 包含以比较器输入为基准的误差。

(2) 在比较器跳闸后的一段时间内，CMPSS DAC 输出可能会出现干扰误差。

6.13.5.5.4 CMPSS_LITE DAC 静态电气特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

0

VDDA

V

CMPSS DAC 输出范围

静态偏移量误差⁽¹⁾

静态增益误差⁽¹⁾

静态DNL

–25

-0.5

-5

25

0.5

5

mV

FSR 百分比

LSB（12 位）

mV

已更正端点

7

静态INL

–7

35

1

静态TUE（总体未调整误差）

趋稳时间

µs

满量程输出变化后稳定到1LSB

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6.13.5.5.4 CMPSS_LITE DAC 静态电气特性(continued)

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值

典型值

最大值

单位

位

12

分辨率

(1) 包含以比较器输入为基准的误差。

6.13.5.5.5 CMPSS 示意图

Offset Error

图6-45. CMPSS DAC 静态偏移量

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Ideal Gain

Actual Gain

Actual Linear Range

图6-46. CMPSS DAC 静态增益

Linearity Error

图6-47. CMPSS DAC 静态线性

6.13.5.5.6 CMPx_DACL 缓冲输出的运行条件

在建议运行条件下测得（除非另有说明）⁽¹⁾

参数

测试条件

最小值

典型值

最大值

单位

kΩ

pF

电阻负载⁽²⁾

R_L

C_L

5

100

容性负载

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在建议运行条件下测得（除非另有说明）⁽¹⁾

参数

测试条件

最小值

典型值

最大值

VDDA –0.3

VDDA –0.6

VDDA

单位

0.3

V

R_L= 5kΩ

有效输出电压范围⁽³⁾

V_OUT

0.6

2.4

V

R_L= 1kΩ

基准电压⁽⁴⁾

2.5 或3.0

VREFHI

(1) 典型值是在VREFHI = 3.3V 和VREFLO = 0V 时测得的，除非另外注明。在VREFHI = 2.5V 和VREFLO = 0V 条件下对最小值和最大

值进行测试或表征。

(2) DAC 可以驱动最小1kΩ的阻性负载，但输出范围会受到限制。

(3) 这是DAC 的线性输出范围。DAC 可以产生此范围以外的电压，但由于缓冲器的原因，输出电压将不呈线性。

(4) 为了获得卓越PSRR 性能，VREFHI 应小于VDDA。

6.13.5.5.7 CMPx_DACL 缓冲输出的电气特性

在建议运行条件下测得（除非另有说明）⁽¹⁾

参数

测试条件

最小值

典型值

12

最大值

单位

通用

分辨率⁽⁴⁾

负载调整率

毛刺脉冲能量

位

-1

1

mV/V

V-ns

1.5

在0.3V 至3V 切换后稳定到

2LSB

2

µs

电压输出稳定时间满量程

在0.3V 至0.75V 切换后稳定

到2LSB

1.6

电压输出稳定时间第1/4 满量程

2.8

4.5

328

500

V/µs

ns

从0.3V 到3V 转换的压摆率

5kΩ负载

电压输出压摆率

负载瞬态的稳定时间

TPU

µs

上电时间

带隙未启用

直流特性

偏移量

Gain

100

1.5

2

mV

–100

–1.5

-2

偏移量误差

增益误差⁽²⁾

微分非线性⁽⁴⁾

积分非线性

FSR 百分比

LSB（12 位）

DNL

已更正端点

INL

7

–7

交流特性

从100Hz 到100kHz 的积分

噪声

600

µVrms

输出噪声

800

64

10kHz 时的噪声密度

1kHz，200KSPS

nVrms/√Hz

SNR

dB

信噪比

THD

-64.2

66

总谐波失真

SFDR

SINAD

无杂散动态范围

信噪比和失真比

61.7

70

直流

电源抑制比⁽³⁾

PSRR

100kHz

30

(1) 典型值是在VREFHI = 3.3V 和VREFLO = 0V 时测得的，除非另外注明。在VREFHI = 2.5V 和VREFLO = 0V 条件下对最小值和最大

值进行测试或表征。

(2) 增益误差是在线性输出范围内计算得出。

(3) VREFHI = 3.2V，VDDA = 3.3V DC + 100mV 正弦。

(4) 11 位有效（单调响应）。

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6.14 控制外设

6.14.1 增强型脉宽调制器(ePWM)

ePWM 外设是控制商业和工业设备中的许多电力电子系统的关键元件。通过从具有独立资源（这些独立资源可以

一起运行形成一个系统）的较小模块构建外设，ePWM 4 类模块能够以最小的 CPU 开销生成复杂的脉冲宽度波

形。ePWM 4 类模块的一些亮点包括复杂波形生成、死区生成、灵活的同步方案、高级跳变区功能和全局寄存器

重载功能。

借助该器件上的 ePWM 和 eCAP 同步方案，可灵活地划分 ePWM 和 eCAP 模块，并可在这些模块内进行局部同

步。

图6-48 展示了ePWM 模块。图6-49 显示了ePWM 跳变输入连接。

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Time-Base (TB)

TBPRD Shadow (24)

ePWM

SYNC

Scheme

EXTSYNCIN

EXTSYNCOUT

TBPRDHR (8)

TBPRD Active (24)

CTR=PRD

EPWMxSYNCI

TBCTL[PHSEN]

TBCTL[SWFSYNC]

DCAEVT1/sync^(A)

DCBEVT1/sync^(A)

Counter

Up/Down

(16 bit)

CTR=ZERO

CTR_Dir

TBCTR

Active (16)

CTR=PRD

EPWMx_INT

CTR=ZERO

TBPHSHR (8)

EPWMxSOCA

EPWMxSOCB

CTR=PRD or ZERO

CTR=CMPA

16

8

On-chip

ADC

Event

Trigger

And

Interrupt

(ET)

Phase

TBPHS Active (24)

CTR=CMPB

Control

CTR=CMPC

CTR=CMPD

CTR_Dir

DCAEVT1.soc^(A)

DCBEVT1.soc^(A)

ADCSOCOUTSELECT

Counter Compare (CC)

Action

Qualifier

(AQ)

CTR=CMPA

CMPAHR (8)

Select and pulse stretch

for external ADC

16

HiRes PWM (HRPWM)

CMPAHR (8)

EPWMA

ADCSOCAO

ADCSOCBO

CMPA Active (24)

CMPA Shadow (24)

ePWMxA

Trip

Zone

(TZ)

Dead

Band

(DB)

PWM

Chopper

(DB)

CTR=CMPB

CMPBHR (8)

16

CMPB Active (16)

EPWMB

ePWMxB

CMPB Shadow (16)

CMPBHR (8)

CTR=CMPC

EPWMx_TZ_INT

TZ1 to TZ3

TBCNT (16)

CMPC[15-0]

CTR=ZERO

DCAEVT1.inter

DCBEVT1.inter

DCAEVT2.inter

EMUSTOP

16

CLOCKFAIL

CMPC Active (16)

EQEPxERR

DCBEVT2.inter

DCAEVT1.force^(A)

DCBEVT1.force^(A)

DCAEVT2.force^(A)

CMPC Shadow (16)

TBCNT (16)

CTR=CMPD

DCBEVT2.force^(A)

CMPD[15-0]

16

CMPD Active (16)

CMPD Shadow (16)

A. 这些事件由ePWM 数字比较(DC) 子模块根据TRIPIN 输入电平生成。

图6-48. ePWM 子模块和关键内部信号互连

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GPIO0

GPIOx

Async/

Sync/

Sync+Filter

Input X-Bar

Other Sources

16:127

0:15

eCAPx

INPUT[1:16]

XINT1

XINT2

XINT3

XINT4

XINT5

ADC

Wrapper(s)

PIE

ePWM

eCAP

Sync Mux

EXTSYNCIN1

EXTSYNCIN2

TZ1

TZ2

TZ3

EPWMINT

TZINT

TRIP1

TRIP2

TRIP3

TRIP6

EPWMx.EPWMCLK

PCLKCR2[EPWMx]

TBCLKSYNC

PCLKCR0[TBCLKSYNC]

TRIP4

TRIP5

TRIP7

TRIP8

TRIP9

TRIP10

TRIP11

TRIP12

INPUT[1:14]

CMPSSx.TRIPH

CMPSSx.TRIPHORL

CMPSSx.TRIPL

ADCx.EVT1-4

ECAPx.OUT

All

ePWM

Modules

ePWM

X-Bar

ADCSOCAO Select

ADCSOCBO Select

EXTSYNCOUT

ADCSOCxO

SOCA

SOCB

ADC

Wrapper(s)

Reserved

ECCERR

TRIP13

TRIP14

TRIP15

TZ4

TZ5

TZ6

PIEVECTERROR

EQEPERR

CLKFAIL

EMUSTOP

EPWMSYNCPER

Blanking Window

CMPSS

图6-49. ePWM 跳变输入连接

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6.14.1.1 控制外设同步

借助该器件上的 ePWM 和 eCAP 同步方案，可灵活地划分 ePWM 和 eCAP 模块，并可在这些模块内进行局部同

步。图6-50 展示了同步方案。

TBCTL

SWFSYNC

CTR=ZERO

CTR=CMPB

CTR=CMPC

CTR=CMPD

CLR

DCAEVT1.sync

One Shot

Latch

DCBEVT1.sync

0

Set

Q

EPWMSYNCOUTEN

1

SWEN

ZEROEN

0

1

CMPBEN

EPWMxSYNCOUT

1

0

OR

CMPCEN

CMPDEN

DCARVT1EN

DCBEVT1EN

TBCTL2[SELFCLRTRREM]

Clear

Register

Disable

0

EPWM1SYNCOUT

|

EPWMxSYNCOUT

ECAP1SYNCOUT

HRPCTL[PWMSYNCSELX]

CTR=CMPC UP

EPWMxSYNCIN

|

CTR=CMPC DOWN

CTR=CMPD UP

ECAPySYNCOUT

Other Sources

EPWMxSYNCPER

CTR=CMPD DOWN

HRPCTL[PWMSYNCSEL]

CTR=PRD

CMPSS

DAC

EPWMSYNCINSEL

Note: SYNCO and SYNCOUT are used interchangeably

CTR=ZERO

图6-50. 同步链架构

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6.14.1.2 ePWM 电气数据和时序

有关输入限定符参数的说明，请参阅“通用输入时序要求”表。

6.14.1.2.1 ePWM 时序要求

最小值

2t_c(EPWMCLK)

最大值

单位

周期

异步

t_w(SYNCIN)

2t_c(EPWMCLK)

同步输入脉冲宽度

同步

1t_c(EPWMCLK)+ t_w(IQSW)

带输入限定符

6.14.1.2.2 ePWM 开关特性

在建议运行条件下测得（除非另有说明）

参数⁽¹⁾

脉冲持续时间，PWMx 输出高电平/低电平

同步输出脉冲宽度

最小值最大值

单位

t_w(PWM)

20

ns

t_w(SYNCOUT)

8t_c(SYSCLK)

周期

延迟时间，跳变输入激活到PWM 强制高电平

延迟时间，跳变输入激活到PWM 强制低电平

延迟时间，跳变输入激活到PWM 高阻态

t_d(TZ-PWM)

25

ns

(1) 引脚上20pF 负载。

6.14.1.2.3 跳闸区输入时序

有关输入限定符参数的说明，请参阅“通用输入时序要求”表。

6.14.1.2.3.1 跳闸区域输入时序要求

最小值最大值单位

1t_c(EPWMCLK)

异步

周期

t_w(TZ)

2t_c(EPWMCLK)

脉冲持续时间，TZx 输入低电平

同步

1t_c(EPWMCLK)+ t_w(IQSW)

带输入限定符

6.14.1.2.3.2 PWM 高阻态特征时序图

EPWMCLK

t_w(TZ)

TZ^(A)

t_d(TZ-PWM)

PWM^(B)

A. TZ：TZ1、TZ2、TZ3、TRIP1 至TRIP12

B. PWM 是指器件内的所有PWM 引脚。TZ 置于高电平后PWM 引脚的状态取决于PWM 恢复软件。

图6-51. PWM 高阻态特征

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6.14.2 高分辨率脉宽调制器(HRPWM)

通过使用专用的校准延迟线路，HRPWM 在单个模块和简化的校准系统内结合了多条延迟线路。对于每个 ePWM

模块，都有两个HR 输出：

• 通道A 上的HR 占空比和死区控制

• 通道B 上的HR 占空比和死区控制

HRPWM 模块提供 PWM 分辨率（时间粒度），此分辨率明显优于使用传统数字 PWM 方法所能达到的分辨率。

HRPWM 模块的关键点为：

• 大大扩展了传统导出数字PWM 的时间分辨率能力

• 此功能可用于单边沿（占空比和相移控制）以及双边沿控制，以实现频率/周期调制。

• 通过对ePWM 模块的比较A、B、相位、周期和死区寄存器的扩展来控制更加精细的时间粒度控制或边沿定

位。

6.14.2.1 HRPWM 电气数据和时序

6.14.2.1.1 高分辨率PWM 特征

参数

最小值典型值最大值单位

150 310 ps

微边沿定位(MEP) 步长⁽¹⁾

(1) MEP 步长在高温和V_DD上的电压最小时最大。MEP 步长将随温度的升高和电压的下降而增加，并随温度的下降和电压的升高而减小。

使用HRPWM 特性的应用应该使用MEP 比例因子优化器(SFO) 估计软件功能。有关在最终应用中使用SFO 功能的详细信息，请参阅

TI 软件库。SFO 功能有助于在HRPWM 运行时动态估计每个SYSCLK 周期的MEP 步数。

6.14.3 外部ADC 转换启动电气数据和时序

6.14.3.1 外部ADC 转换启动开关特性

在建议运行条件下测得（除非另有说明）

参数

最小值

最大值

单位

周期

t_w(ADCSOCL)

32t_c(SYSCLK)

脉冲持续时间，ADCSOCxO 低电平

6.14.3.2 ADCSOCAO 或ADCSOCBO 时序图

t_w(ADCSOCL)

ADCSOCAO

or

ADCSOCBO

图6-52. ADCSOCAO 或者ADCSOCBO 时序

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6.14.4 增强型捕获(eCAP)

eCAP 模块可用于外部事件的准确计时非常重要的系统中。该器件上的为2 类。

eCAP 的应用包含：

• 旋转机械的速度测量（例如，通过霍尔传感器感应齿状链轮）

• 位置传感器脉冲之间的持续时间测量

• 脉冲序列信号的周期和占空比测量

• 解码来自占空比编码电流/电压传感器的电流或电压振幅

eCAP 模块包括以下特性：

• 4 事件时间戳寄存器（每个32 位）

• 边缘极性选择，最多选择四个序列时间戳采集事件

• 对4 个事件中的任何一个事件进行中断

• 单次采集多达4 个事件时间戳

• 在四深循环缓冲器中连续模式采集时间戳

• 绝对时间戳采集

• 差分(Δ) 模式时间戳采集

• 所有上述资源都专用于单个输入引脚

• 当未用于采集模式时，eCAP 模块可配置为单通道PWM 输出(APWM)。

1 类eCAP 的捕捉功能通过0 类eCAP 得到增强，增加了以下特性：

• 事件过滤器复位位

– 向ECCTL2[CTRFILTRESET] 写入1 将清零事件滤波器、模计数器和任何挂起的中断标志。复位该位对于

初始化和调试很有用。

• 模数计数器状态位。

– 模数计数器(ECCTL2[MODCTRSTS]) 指示接下来将加载哪个捕捉寄存器。在0 类eCAP 中，无法知道模

数计数器的当前状态。

• 输入多路复用器

– ECCTL0[INPUTSEL] 选择128 个输入信号之一。

• EALLOW 保护

– EALLOW 保护已添加到关键寄存器。为了维持与0 类eCAP 的软件兼容性，请配置

DEV_CFG_REGS.ECAPTYPE 以使这些寄存器不受保护。

2 类eCAP 的捕捉功能通过1 类eCAP 得到增强，增加了以下特性：

• ECAPxSYNCINSEL 寄存器

– 为每个eCAP 添加了ECAPSxYNCINSEL 寄存器以选择外部SYNCIN。每个eCAP 可以有一个单独的

SYNCIN 信号。

eCAP 输入通过输入 X-BAR 连接到任何 GPIO 输入。APWM 输出通过 GPIO 多路复用器中的输出 X-BAR 到

OUTPUTx 位置连接到GPIO 引脚。

eCAP 模块由PERx.SYSCLK 计时。

PCLKCR3 寄存器中的时钟使能位 (ECAP1–ECAP3) 可单独关闭 eCAP 模块（以实现低功耗运行）。复位时，

ECAP1ENCLK 设置为低电平，表明外设时钟已关闭。

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6.14.4.1 eCAP 方框图

ECCTL2 [ SYNCI_EN, SYNCOSEL, SWSYNC]

ECCTL2[CAP/APWM]

APWM Mode

CTRPHS

(phase register−32 bit)

ECAPxSYNCIN

OVF

RST

CTR_OVF

CTR [0−31]

PRD [0−31]

CMP [0−31]

TSCTR

ECAPxSYNCOUT

PWM

Compare

Logic

Output

X-Bar

(counter−32 bit)

Delta−Mode

32

CTR=PRD

CTR=CMP

CTR [0−31]

PRD [0−31]

32

ECCTL1 [ CAPLDEN, CTRRSTx]

HRCTRL[HRE]

32

LD1

CAP1

Polarity

Select

LD

(APRD Active)

APRD

32

shadow

CMP [0−31]

32

HRCTRL[HRE]

32

HRCTRL[HRE]

32

CAP2

Polarity

Select

LD2

LD

Other

Sources

(ACMP Active)

[127:16]

Event

Prescale

Event

32

ACMP

16

qualifier

Input

shadow

LD

ECCTL1[PRESCALE]

[15:0]

HRCTRL[HRE]

32

X-Bar

32

Polarity

Select

LD3

LD4

CAP3

(APRD Shadow)

HRCTRL[HRE]

32

CAP4

Polarity

Select

LD

(ACMP Shadow)

Edge Polarity Select

ECCTL1[CAPxPOL]

4

ECCTL2[CTRFILTRESET]

Interrupt

Continuous /

Oneshot

Trigger

and

MODCNTRSTS

CTR_OVF

CTR=PRD

CTR=CMP

Capture Control

Flag

Control

ECAPx

(to ePIE)

ECCTL2 [ REARM, CONT_ONESHT, STOP_WRAP]

Registers: ECEINT, ECFLG, ECCLR, ECFRC

Capture Pulse

HR Input

SYSCLK

HRCLK

HR Submodule

ECAPx_HRCAL

(to ePIE)

图6-53. eCAP 方框图

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6.14.4.2 eCAP 同步

通过选择一个公共的 SYNCIN 源，eCAP 模块可以互相同步。eCAP 的 SYNCIN 源可以是软件同步输入或外部同

步输入。外部同步输入信号可来自 EPWM、eCAP 或 X-Bar。如图 6-54 所示，SYNC 信号由 ECAPx 的

ECAPxSYNCINSEL[SEL] 位中的选择定义。

ECAPx

Disable

0x0

0x1

ECAPxSYNCIN

EPWMxSYNCOUT

ECAPxSYNCIN

Signals

ECCTL2[SWSYNC]

CTR=PRD

Disable

EXTSYNCOUT

ECAPxSYNCOUT

(EPWM, ECAP,

INPUTXBAR, …)

Disable

SYNCSELECT[SYNCOUT]

0xn

ECCTL2[SYNCOSEL]

ECAPSYNCINSEL[SEL]

图6-54. eCAP 同步方案

6.14.4.3 eCAP 电气数据和时序

6.14.4.3.1 eCAP 时序要求

最小值

2t_c(SYSCLK)

标称值

最大值

单位

异步

t_w(CAP)

2t_c(SYSCLK)

ns

采集输入脉冲宽度

同步

1t_c(SYSCLK)+ t_{w_(IQSW)}

带输入限定符

6.14.4.3.2 eCAP 开关特性

在建议运行条件下测得（除非另有说明）

参数

最小值

典型值

最大值

单位

t_w(APWM)

20

ns

脉冲持续时间，APWMx 输出高电平/低电平

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6.14.5 增强型正交编码器脉冲(eQEP)

该器件上的 eQEP 模块为 2 类。eQEP 直接与线性或旋转增量编码器相连，以便从高性能运动和位置控制系统中

使用的旋转机器中获得位置、方向和速度信息。

该eQEP 外设包含以下主要功能单元（请参阅图6-55）：

• 针对每个引脚的可编程输入鉴定（GPIO MUX 的一部分）

• 正交解码器单元(QDU)

• 用于位置测量的位置计数器和控制单元(PCCU)

• 用于低速测量的正交边沿捕捉单元(QCAP)

• 用于速度/频率测量的单位时基(UTIME)

• 用于检测失速的看门狗计时器(QWDOG)

• 正交模式适配器(QMA)

System

control registers

To CPU

EQEPxENCLK

SYSCLK

QCPRD

Enhanced QEP (eQEP) peripheral

QCAPCTL

16

QCTMR

16

Quadrature

capture unit

(QCAP)

QCTMRLAT

QCPRDLAT

QUTMR

QUPRD

QWDTMR

QWDPRD

Registers

used by

multiple units

32

16

QDECCTL

16

QEPCTL

QEPSTS

QFLG

UTOUT

UTIME

QWDOG

EQEPx_A

EQEPx_B

EQEPxAIN

EQEPxBIN

WDTOUT

QMA

EQEPxINT

QCLK

QDIR

QI

PIE

EQEPxIIN

Quadrature

decoder

(QDU)

32

GPIO

MUX

EQEPx_INDEX

EQEPxIOUT

EQEPxIOE

Position counter/

control unit

(PCCU)

QS

QPOSLAT

PHE

QPOSSLAT

QPOSILAT

PCSOUT

EQEPxSIN

EQEPx_STROBE

EQEPxSOUT

EQEPxSOE

32

16

QEINT

QPOSCNT

QPOSINIT

QPOSMAX

QPOSCMP

QFRC

QCLR

QPOSCTL

图6-55. eQEP 方框图

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6.14.5.1 eQEP 电气数据和时序

有关输入限定符参数的说明，请参阅“通用输入时序要求”表。

6.14.5.1.1 eQEP 时序要求

最小值

最大值

单位

周期

同步⁽¹⁾

2t_c(SYSCLK)

t_w(QEPP)

QEP 输入周期

2[1t_c(SYSCLK)+ t_w(IQSW)

]

与输入限定符同步

同步⁽¹⁾

2t_c(SYSCLK)

2t_c(SYSCLK)+ t_w(IQSW)

2t_c(SYSCLK)

t_w(INDEXH)

t_w(INDEXL)

t_w(STROBH)

t_w(STROBL)

QEP 索引输入高电平时间

QEP 索引输入低电平时间

QEP 选通高电平时间

QEP 选通输入低电平时间

周期

与输入限定符同步

同步⁽¹⁾

2t_c(SYSCLK)+ t_w(IQSW)

2t_c(SYSCLK)

2t_c(SYSCLK)+ t_w(IQSW)

2t_c(SYSCLK)

与输入限定符同步

同步⁽¹⁾

与输入限定符同步

同步⁽¹⁾

2t_c(SYSCLK)+ t_w(IQSW)

与输入限定符同步

(1) GPIO GPxQSELn 异步模式不得用于eQEP 模块输入引脚。

6.14.5.1.2 eQEP 开关特性

在建议运行条件下测得（除非另有说明）

参数

最小值

最大值

单位

周期

t_d(CNTR)xin

5t_c(SYSCLK)

延迟时间，外部时钟到计数器增量

t_{d(PCS-OUT)QEP}

7t_c(SYSCLK)

延迟时间，QEP 输入边沿到位置比较同步输出

个周期

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6.15 通信外设

6.15.1 控制器局域网(CAN)

备注

CAN 模块使用称为DCAN 的IP。本文档交替使用名称CAN 和DCAN 来引用此外设。

CAN 模块实现下列特性：

• 符合ISO11898-1（Bosch^®CAN 协议规范2.0 A 和B）

• 最高1Mbps 的比特率

• 多个时钟源

• 32 个消息对象（邮箱），每个对象具有以下属性：

– 可配置为接收或者发送

– 可配置标准（11 位）或扩展（29 位）标识符

– 支持可编程标识符接收掩码

– 支持数据和远程帧

– 保留0 到8 个字节的数据

– 奇偶校验配置和数据RAM

• 每个消息对象的单独标识符掩码

• 消息对象的可编程FIFO 模式

• 用于自检操作的可编程环回模式

• 调试支持的挂起模式

• 软件模块复位

• 由一个可编程32 位计时器实现在总线关闭状态后自动开启总线

• 2 条中断线路

备注

对于100MHz 的CAN 位时钟，最小比特率可以为3.90625Kbps。

备注

片上振荡器的精度可在“INTOSC 特性”表中找到。根据相关参数（如 CAN 位时序设置、比特率、总

线长度和传播延迟），此振荡器的精度可能不符合 CAN 协议的要求。在这种情况下，必须使用外部时

钟源。

图6-56 显示了CAN 功能方框图。

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CAN_H

CAN_L

CAN Bus

3.3V CAN Transceiver

External connections

Device

CANx RX pin

CANx TX pin

CAN

CAN Core

Message RAM

Message Handler

Message

RAM

Interface

Register and Message

Object Access (IFx)

32

Message

Objects

(Mailboxes)

Test Modes

Only

Module Interface

CANINT0 CANINT1

(to ePIE)

CPU Bus

图6-56. CAN 方框图

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6.15.2 模块化控制器局域网(MCAN)

控制器局域网(CAN) 是一种串行通信协议，用于有效地为具有高可靠性的分布式实时控制提供支持。CAN 具有较

高的抗电气干扰能力，并且能够检测各种类型的错误。在CAN 中，许多较短的信息会广播到整个网络，从而在系

统的每个节点中提供数据一致性。

MCAN 模块支持经典 CAN 和 CAN FD（具有灵活数据速率的 CAN）协议。CAN FD 特性可实现更高的吞吐量和

增加每个数据帧的有效负载。经典 CAN 和 CAN FD 器件可以在同一网络上共存而不会发生任何冲突，前提是经

典 CAN 器件使用部分网络收发器，其中该收发器可以检测和忽略 CAN FD，而不产生总线错误。MCAN 模块符

合ISO 11898-1:2015 标准。

备注

CAN FD 特性的可用性取决于器件的器件型号。要了解更多信息，请参阅器件数据表。

Device

MCANSS

Uncorrectable ECC

NMI

PIE

Correctable ECC

Configurable Interrupts (2 lines)

Counter Overflow and Clock Stop/

Wakeup

mcanss_tx

mcanss_rx

CPU BUS

SYSCLK

Peripheral Clock

Bit Timing Clock

Clock disable/

enable

MCAN Bit Clock

Wakeup

Clock Stop and Wakeup

RESET

Reset

图6-57. MCAN 模块概述

MCAN 模块实现下列特性：

• 符合CAN 协议2.0A、B 和ISO 11898-1:2015 标准

• 完全支持CAN FD（最多64 个数据字节）

• 支持AUTOSAR 和SAE J1939

• 多达32 个专用发送缓冲器

• 可配置发送FIFO，最多32 个元件

• 可配置的发送队列，最多32 个元件

• 可配置发送事件FIFO，最多32 个元件

• 多达64 个专用接收缓冲器

• 两个可配置的接收FIFO，每个FIFO 最多64 个元件

• 多达128 个滤波器元件

• 用于自检的环回模式

• 可屏蔽中断（两条可配置的中断线路、可纠正的ECC、计数器溢出和时钟停止/唤醒）

• 不可屏蔽中断（不可纠正的ECC）

• 两个时钟域（CAN 时钟/主机时钟）

• 消息RAM 的ECC 检查

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• 支持时钟停止和唤醒

• 时间戳计数器

不支持的特性：

• 主机总线防火墙

• 时钟校准

• 通过CAN 进行调试

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6.15.3 内部集成电路(I2C)

I2C 模块具有以下特性：

• 符合NXP Semiconductor I²C 总线规范（版本2.1）：

– 支持8 位格式传输

– 7 位和10 位寻址模式

– 常规调用

– START 字节模式

– 支持多个主发送器和从接收器

– 支持多个从发送器和主接收器

– 组合主器件发送/接收和接收/发送模式

– 数据传输速率从10kbps 到高达400Kbps（快速模式）

• 支持与以下兼容的电压阈值：

– SMBus 2.0 及更低版本

– PMBus 1.2 及更低版本

• 一个16 字节接收FIFO 和一个16 字节发送FIFO

• 支持两个ePIE 中断

– I2Cx 中断- 可以配置以下任何条件来生成I2Cx 中断：

• 发送就绪

• 接收就绪

• 寄存器访问就绪

• 无确认

• 仲裁丢失

• 检测到停止条件

• 被寻址为从器件

– I2Cx_FIFO 中断：

• 发送FIFO 中断

• 接收FIFO 中断

• 模块启用和禁用能力

• 自由数据格式模式

图6-58 显示了I2C 外设模块如何在器件内连接。

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I2C module

I2CXSR

I2CDXR

TX FIFO

RX FIFO

FIFO Interrupt

to CPU/PIE

SDA

Peripheral bus

I2CRSR

I2CDRR

Control/status

registers

CPU

Clock

synchronizer

SCL

Prescaler

Noise filters

Arbitrator

Interrupt to

CPU/PIE

I2C INT

图6-58. I2C 外设模块接口

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6.15.3.1 I2C 电气数据和时序

备注

为了满足所有的I2C 协议时序规范，I2C 模块时钟必须配置为7MHz 至12MHz 范围内的值。

6.15.3.1.1 I2C 时序要求

编号

标准模式

T0

最小值

最大值

单位

f_mod

7

4.0

0

12

MHz

µs

ns

µs

ns

pF

I2C 模块频率

T1

T2

T3

T4

T5

T6

T7

T8

T9

T10

T11

t_{h(SDA-SCL)START}

t_{su(SCL-SDA)START}

t_h(SCL-DAT)

t_su(DAT-SCL)

t_r(SDA)

保持时间，启动条件，SDA 下降后SCL 下降延迟

设置时间，重复启动，SDA 下降延迟之前SCL 上升

保持时间，SCL 下降后的数据

设置时间，SCL 上升前的数据

上升时间，SDA

250

1000

300

t_r(SCL)

上升时间，SCL

t_f(SDA)

下降时间，SDA

t_f(SCL)

300

下降时间，SCL

t_{su(SCL-SDA)STOP}

t_w(SP)

4.0

0

设置时间，停止条件，SDA 上升延迟之前SCL 上升

将由滤波器抑制的尖峰脉冲持续时间

每条总线上的电容负载

50

C_b

400

快速模式

T0

f_mod

7

0.6

0

12

MHz

µs

ns

µs

ns

pF

I2C 模块频率

T1

T2

T3

T4

T5

T6

T7

T8

T9

T10

T11

t_{h(SDA-SCL)START}

t_{su(SCL-SDA)START}

t_h(SCL-DAT)

t_su(DAT-SCL)

t_r(SDA)

保持时间，启动条件，SDA 下降后SCL 下降延迟

设置时间，重复启动，SDA 下降延迟之前SCL 上升

保持时间，SCL 下降后的数据

设置时间，SCL 上升前的数据

上升时间，SDA

100

20

300

t_r(SCL)

20

上升时间，SCL

t_f(SDA)

11.4

0.6

0

下降时间，SDA

t_f(SCL)

下降时间，SCL

t_{su(SCL-SDA)STOP}

t_w(SP)

设置时间，停止条件，SDA 上升延迟之前SCL 上升

将由滤波器抑制的尖峰脉冲持续时间

每条总线上的电容负载

50

C_b

400

6.15.3.1.2 I2C 开关特征

在推荐的工作条件下（除非另有说明）

编号

标准模式

S1

参数

测试条件

最小值

最大值单位

f_SCL

0

10

100

kHz

µs

SCL 时钟频率

S2

S3

S4

S5

S6

S7

T_SCL

SCL 时钟周期

t_w(SCLL)

t_w(SCLH)

t_BUF

4.7

4.0

4.7

脉冲持续时间，SCL 时钟低电平

脉冲持续时间，SCL 时钟高电平

停止和启动条件之间的总线空闲时间

有效时间，SCL 下降后的数据

有效时间，SCL 下降后的确认

t_v(SCL-DAT)

t_v(SCL-ACK)

3.45

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6.15.3.1.2 I2C 开关特征(continued)

在推荐的工作条件下（除非另有说明）

编号

参数

测试条件

最小值

最大值单位

S8

I_I

0.1 V_bus< V_i< 0.9 V_bus

-10

10

µA

引脚上的输入电流

快速模式

S1

f_SCL

0

2.5

1.3

0.6

1.3

400

kHz

µs

µA

SCL 时钟频率

S2

S3

S4

S5

S6

S7

S8

T_SCL

SCL 时钟周期

t_w(SCLL)

t_w(SCLH)

t_BUF

脉冲持续时间，SCL 时钟低电平

脉冲持续时间，SCL 时钟高电平

停止和启动条件之间的总线空闲时间

有效时间，SCL 下降后的数据

有效时间，SCL 下降后的确认

引脚上的输入电流

t_v(SCL-DAT)

t_v(SCL-ACK)

I_I

0.9

10

0.1 V_bus< V_i< 0.9 V_bus

-10

6.15.3.1.3 I2C 时序图

STOP

START

SDA

SCL

ACK

Contd...

S7

S6

T10

T5

T7

S3

S4

9^th

clock

T6

T8

S2

Repeated

START

STOP

S5

SDA

ACK

T2

T9

T1

SCL

9^th

clock

图6-59. I2C 时序图

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6.15.4 电源管理总线(PMBus) 接口

PMBus 模块具有以下特性：

• 符合SMI Forum PMBus 规范（第I 部分v1.0 和第II 部分v1.1）

• 支持与以下兼容的电压阈值：

– PMBus 1.2 及更低版本

– SMBus 2.0 及更低版本

• 支持主模式和从模式

• 支持I2C 模式

• 支持两种速度：

– 标准模式：高达100 kHz

– 快速模式：400kHz

• 数据包错误检查

• 控制和警报信号

• 时钟高电平和低电平超时

• 四字节发送和接收缓冲器

• 一个可屏蔽中断，可由以下几个条件生成：

– 接收数据就绪

– 发送缓冲器为空

– 接收到从器件地址

– 消息结束

– 警报输入被置为有效

– 时钟低超时

– 时钟高电平超时

– 总线空闲

PCLKCR20

SYSCLK

PMBCTRL

Div

ALERT

CTL

Bit clock

Other registers

GPIO Mux

CPU

PIE

PMBTXBUF

SCL

Shift register

PMBRXBUF

SDA

PMBUSA_INT

PMBus Module

图6-60. PMBus 方框图

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6.15.4.1 PMBus 电气数据和时序

6.15.4.1.1 PMBus 电气特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值典型值最大值

单位

V

V_IL

V_IH

V_OL

I_OL

0.8

有效低电平输入电压

有效高电平输入电压

低电平输出电压

2.1

VDDIO

0.4

V

在I_pullup= 4mA 时

4

0

mA

V_OL≤0.4V

低电平输出电流

必须由输入滤波器进行抑制的尖峰脉冲

宽度

t_SP

50

ns

I_i

0.1Vbus < Vi < 0.9Vbus

-10

10

µA

pF

每个引脚上的输入漏电流

每个引脚上的电容

C_i

6.15.4.1.2 PMBus 快速模式开关特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值典型值最大值

单位

kHz

µs

f_SCL

t_BUF

10

400

SCL 时钟频率

1.3

停止和启动条件之间的总线空闲时间

启动条件保持时间- SDA 下降至SCL

下降延迟

t_HD;STA

t_SU;STA

t_SU;STO

0.6

µs

重复启动设置时间- SCL 上升至SDA

下降延迟

停止条件设置时间- SCL 上升至SDA

上升延迟

t_HD;DAT

t_SU;DAT

t_Timeout

t_LOW

300

100

25

ns

SCL 下降后的数据保持时间

SCL 上升前的数据设置时间

时钟低超时

35

ms

µs

ms

ns

1.3

0.6

SCL 时钟的低电平周期

t_HIGH

50

25

SCL 时钟的高电平周期

t_LOW;SEXT

t_LOW;MEXT

t_r

累计时钟低电平延长时间（从器件）

累计时钟低电平延长时间（主器件）

SDA 和SCL 的上升时间

SDA 和SCL 的下降时间

从启动到停止

在每个字节内

5%至95%

10

20

300

t_f

ns

95%至5%

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6.15.4.1.3 PMBus 标准模式开关特性

在建议运行条件下测得（除非另有说明）

参数

测试条件

最小值典型值最大值

单位

kHz

µs

f_SCL

t_BUF

10

100

SCL 时钟频率

4.7

停止和启动条件之间的总线空闲时间

启动条件保持时间- SDA 下降至SCL

下降延迟

t_HD;STA

t_SU;STA

t_SU;STO

4

4.7

4

µs

重复启动设置时间- SCL 上升至SDA

下降延迟

停止条件设置时间- SCL 上升至SDA

上升延迟

t_HD;DAT

t_SU;DAT

t_Timeout

t_LOW

300

250

25

ns

SCL 下降后的数据保持时间

SCL 上升前的数据设置时间

时钟低超时

35

ms

µs

ms

ns

4.7

4

SCL 时钟的低电平周期

t_HIGH

50

25

SCL 时钟的高电平周期

t_LOW;SEXT

t_LOW;MEXT

t_r

累计时钟低电平延长时间（从器件）

累计时钟低电平延长时间（主器件）

SDA 和SCL 的上升时间

SDA 和SCL 的下降时间

从启动到停止

在每个字节内

10

1000

300

t_f

ns

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6.15.5 串行通信接口(SCI)

SCI 是一种双线制异步串行端口，通常称为 UART。SCI 模块支持 CPU 与其他异步外设之间使用标准非归零码

(NRZ) 格式的数字通信

SCI 发送器和接收器都有一个用于减少服务开销的 16 级深度 FIFO，且具有各自独立的使能位和中断位。两者都

能独立进行半双工通信，或同时进行全双工通信。为了指定数据完整性，SCI 检查接收到的数据是否存在中断检

测、奇偶校验、超限和成帧错误。比特率通过16 位波特选择寄存器可编程为不同的速度。

SCI 模块的特性包括：

• 两个外部引脚：

– SCITXD：SCI 发送-输出引脚

– SCIRXD：SCI 接收-输入引脚

– 波特率可编程为64K 不同速率

• 数据字格式

– 1 个起始位

– 数据字长度可在1 至8 位之间编程

– 可选偶数/奇数/无奇偶校验位

– 1 个或2 个停止位

• 四个错误检测标志：奇偶、超载、组帧、和中断检测

• 两种唤醒多处理器模式：空闲线和地址位

• 半双工或全双工操作

• 双缓冲接收和发送功能

• 发送器和接收器操作可通过带有状态标志的中断驱动或轮询算法来完成。

– 发送器：TXRDY 标志（发送器缓冲寄存器已准备好接收另一个字符）和TX EMPTY 标志（发送器移位寄

存器为空）

– 接收器：RXRDY 标志（接收器缓冲寄存器已准备好接收另一个字符）、BRKDT 标志（发生了中断条件）

和RX ERROR 标志（监测四个中断条件）

• 发送器和接收器中断的独立使能位（BRKDT 除外）

• NRZ 格式

• 自动波特检测硬件逻辑

• 16 级发送和接收FIFO

备注

此模块中的所有寄存器均为 8 位寄存器。当寄存器被访问时，寄存器数据位于低位字节（位 7-0），高

位字节（位15-8）读取为零。对高字节进行写入无效。

图6-61 显示了SCI 模块方框图。

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TXSHF

Register

SCITXD

8

TXENA

SCICTL1.1

Frame

Format and Mode

Parity

Even/Odd

TXEMPTY

SCICTL2.6

0

1

SCICCR.6

8

Enable

TX FIFO_0

TX FIFO_1

TXINT

SCICCR.5

To CPU

TX Interrupt

Logic

TX FIFO Interrupts

8

TX FIFO_N

TXINTENA

SCICTL2.0

TXRDY

8

1

0

TXWAKE

SCICTL2.7

SCICTL1.3

SCI TX Interrupt Select Logic

Auto Baud Detect Logic

8

WUT

Transmit Data

Buffer Register

SCITXBUF.7-0

RXENA

Baud Rate

MSB/LSB

Registers

SCICTL1.0

LSPCLK

RXSHF

Register

SCIRXD

SCIHBAUD.15-8

SCILBAUD.7-0

RXWAKE

8

SCIRXST.1

0

1

8

SCIFFENA

SCIFFTX.14

RX FIFO_0

RX FIFO_1

RXINT

To CPU

8

RX FIFO Interrupts

RX Interrupt

Logic

RX FIFO_N

RXFFOVF

8

1

SCIFFRX.15

0

RXBKINTENA

SCICTL2.1

RXRDY

SCIRXST.6

RXENA

BRKDT

RXERRINTENA

SCICTL1.6

SCICTL1.0

SCIRXST.5

SCI RX Interrupt Select Logic

8

SCIRXST.5-2

BRKDT FE OE PE

RXERROR

Receive Data

Buffer Register

SCIRXBUF.7-0

SCIRXST.7

图6-61. SCI 方框图

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6.15.6 串行外设接口(SPI)

串行外设接口 (SPI) 是一种高速同步串行输入和输出(I/O) 端口，其允许以编程的位传输速率将编程长度（1 至16

位）的串行位流移入和移出器件。SPI 通常用于MCU 控制器与外部外设或另一控制器之间的通信。典型应用包括

外部 I/O 或者通过诸如移位寄存器、显示驱动器和模数转换器 (ADC) 等器件进行外设扩展。SPI 的主/从工作模式

支持多器件通信。该端口支持16 级接收和发送FIFO，以减少CPU 服务开销。

SPI 模块的特性包括：

• SPISOMI：SPI 从器件输出/主器件输入引脚

• SPISIMO：SPI 从器件输入/主器件输出引脚

• SPISTE：SPI 从器件发送使能引脚

• SPICLK：SPI 串行时钟引脚

• 两种工作模式：主器件和从属器件

• 波特率：125 个不同的可编程速率。可采用的最大波特率受限于SPI 引脚上使用的I/O 缓冲器的最大速度。

• 数据字长度：1 至16 数据位

• 四种计时方案（由时钟极性和时钟相位的位控制）包含：

– 无相位延迟的下降沿：SPICLK 高电平有效。SPI 在SPICLK 信号的下降沿上发送数据，在SPICLK 信号的

上升沿上接收数据。

– 有相位延迟的下降沿：SPICLK 高电平有效。SPI 在SPICLK 信号下降沿提前半个周期发送数据，在

SPICLK 信号的下降沿上接收数据。

– 无相位延迟的上升沿：SPICLK 低电平无效。SPI 在SPICLK 信号的上升沿上发送数据，在SPICLK 信号的

下降沿上接收数据。

– 有相位延迟的上升沿：SPICLK 低电平无效。SPI 在SPICLK 信号上升沿的半个周期之前发送数据，而在

SPICLK 信号的上升沿上接收数据。

• 同时接收和发送操作（可在软件中禁用发送功能）

• 发送器和接收器操作通过中断驱动或轮询算法完成

• 16 级发送/接收FIFO

• 高速模式

• 延迟的发送控制

• 3 线SPI 模式

• 在带有两个SPI 模块的器件上实现数字音频接口接收模式的SPISTE 反转

图6-62 所示为SPI CPU 接口。

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PCLKCR8

Low-Speed

Prescaler

CPU

LSPCLK

SYSCLK

Bit Clock

SYSRS

SPISIMO

SPISOMI

SPICLK

SPISTE

SPI

GPIO MUX

SPIINT

PIE

SPITXINT

图6-62. SPI CPU 接口

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6.15.6.1 SPI 主模式时序

下一节介绍了 SPI 主模式时序。有关高速模式下 SPI 的更多信息，请参阅 TMS320F280015x 实时微控制器技术

参考手册的“串行外设接口(SPI)”一章。

备注

SPI 高速模式的所有时序参数都假设SPICLK、SPISIMO 和SPISOMI 上的负载电容为5pF。

6.15.6.1.1 SPI 主模式时序要求

(BRR + 1) ⁽¹⁾

编号

最小值

最大值单位

高速模式

8

9

t_su(SOMI)M

t_h(SOMI)M

1

ns

SPICLK 之前SPISOMI 有效的设置时间

SPICLK 之后SPISOMI 有效的保持时间

偶数，奇数

6.5

正常模式

8

9

t_su(SOMI)M

t_h(SOMI)M

15

0

ns

SPICLK 之前SPISOMI 有效的设置时间

SPICLK 之后SPISOMI 有效的保持时间

偶数，奇数

(1) 当(SPIBRR + 1) 为偶数或SPIBRR 为0 或2 时，(BRR + 1) 条件为偶数。当(SPIBRR + 1) 为奇数且SPIBRR 大于3 时，(BRR + 1)

条件为奇数。

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6.15.6.1.2 SPI 主模式开关特性- 时钟相位0

在推荐的工作条件下（除非另有说明）

(BRR + 1)⁽³⁾

参数^{(1) (2)}

编号

最小值

最大值单位

通用

4t_c(LSPCLK)

5t_c(LSPCLK)

128t_c(LSPCLK)

偶数

奇数

偶数

1

2

t_c(SPC)M

ns

周期时间，SPICLK

127t_c(LSPCLK)

0.5t_c(SPC)M+ 1

0.5t_c(SPC)M–1

t_w(SPC1)M

脉冲持续时间，SPICLK，第一个脉冲

0.5t_c(SPC)M

+

0.5t_c(SPC)M+ 0.5t_c(LSPCLK)–1

0.5t_c(SPC)M–1

奇数

偶数

奇数

0.5t_c(LSPCLK)+ 1

0.5t_c(SPC)M+ 1

3

t_w(SPC2)M

t_d(SPC)M

t_v(STE)M

ns

脉冲持续时间，SPICLK，第二个脉冲

0.5t_c(SPC)M

–

0.5t_c(SPC)M–0.5t_c(LSPCLK)–1

0.5t_c(LSPCLK)+ 1

1.5t_c(SPC)M

–

Even

1.5t_c(SPC)M–3t_c(SYSCLK)–3

3t_c(SYSCLK)+ 3

延迟时间，SPISTE 有效至SPICLK 的

时间

23

24

1.5t_c(SPC)M

–

1.5t_c(SPC)M–4t_c(SYSCLK)–3

0.5t_c(SPC)M–3

奇数

偶数

奇数

4t_c(SYSCLK)+ 3

0.5t_c(SPC)M+3

有效时间，SPICLK 至SPISTE 无效的

时间

0.5t_c(SPC)M

–

0.5t_c(SPC)M–0.5t_c(LSPCLK)–3

0.5t_c(LSPCLK)+ 3

高速模式

延迟时间，SPICLK 至SPISIMO 有效

的时间

4

5

t_d(SIMO)M

1

ns

偶数，奇数

0.5t_c(SPC)M–3

偶数

奇数

有效时间，SPICLK 之后SPISIMO 有

效的时间

t_v(SIMO)M

0.5t_c(SPC)M–0.5t_c(LSPCLK)–3

正常模式

延迟时间，SPICLK 至SPISIMO 有效

的时间

4

5

t_d(SIMO)M

2

ns

偶数，奇数

0.5t_c(SPC)M–3

偶数

奇数

有效时间，SPICLK 之后SPISIMO 有

效的时间

t_v(SIMO)M

0.5tc(SPC)M –0.5tc(LSPCLK) –3

(1) 高速模式下引脚上的负载为10pF。

(2) 正常模式下引脚上的负载为20pF。

(3) 当(SPIBRR + 1) 为偶数或SPIBRR 为0 或2 时，(BRR + 1) 条件为偶数。当(SPIBRR + 1) 为奇数且SPIBRR 大于3 时，(BRR + 1)

条件为奇数。

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6.15.6.1.3 SPI 主模式开关特性- 时钟相位1

在推荐的工作条件下（除非另有说明）

参数^{(1) (2)}

(BRR + 1)

编号

最小值

最大值单位

通用

4t_c(LSPCLK)

5t_c(LSPCLK)

128t_c(LSPCLK)

偶数

1

t_c(SPC)M

ns

周期时间，SPICLK

127t_c(LSPCLK)

奇数

偶数

0.5t_c(SPC)M+ 1

0.5t_c(SPC)M–1

2

t_w(SPCH)M

脉冲持续时间，SPICLK，第一个脉冲

0.5t_c(SPC)M

–

0.5t_c(SPC)M–0.5t_c(LSPCLK)–1

0.5t_c(SPC)M–1

奇数

偶数

奇数

0.5t_c(LSPCLK)+ 1

0.5t_c(SPC)M+ 1

3

t_w(SPC2)M

ns

脉冲持续时间，SPICLK，第二个脉冲

0.5t_c(SPC)M

+

0.5t_c(SPC)M+ 0.5t_c(LSPCLK)–1

0.5t_c(LSPCLK)+ 1

延迟时间，SPISTE 有效至SPICLK 的

时间

2t_c(SPC)M–

3t_c(SYSCLK)+ 3

23

24

t_d(SPC)M

ns

偶数，奇数

2t_c(SPC)M–3t_c(SYSCLK)–3

-3

3

偶数

奇数

延迟时间，SPICLK 至SPISTE 无效的

时间

t_d(STE)M

高速模式

0.5t_c(SPC)M–2

0.5t_c(SPC)M+ 0.5t_c(LSPCLK)–2

0.5t_c(SPC)M–3

偶数

奇数

偶数

奇数

延迟时间，SPISIMO 有效至SPICLK

的时间

4

5

t_d(SIMO)M

ns

有效时间，SPICLK 之后SPISIMO 有

效的时间

t_v(SIMO)M

0.5t_c(SPC)M–0.5t_c(LSPCLK)–3

正常模式

0.5t_c(SPC)M–2

0.5t_c(SPC)M+ 0.5t_c(LSPCLK)–2

0.5t_c(SPC)M–3

偶数

奇数

偶数

奇数

延迟时间，SPISIMO 有效至SPICLK

的时间

4

5

t_d(SIMO)M

ns

有效时间，SPICLK 之后SPISIMO 有

效的时间

t_v(SIMO)M

0.5t_c(SPC)M–0.5t_c(LSPCLK)–3

(1) 高速模式下引脚上的负载为10pF。

(2) 正常模式下引脚上的负载为20pF。

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6.15.6.1.4 SPI 主模式时序图

1

SPICLK

(clock polarity = 0)

2

3

SPICLK

(clock polarity = 1)

4

5

SPISIMO

Master Out Data Is Valid

8

9

Master In Data

Must Be Valid

SPISOMI

SPISTE^(A)

24

23

A. 除了在FIFO 和非FIFO 模式下的背对背传输字之间的情况外，在字的尾端，SPISTE 将变为停止状态。

图6-63. SPI 主模式外部时序（时钟相位= 0）

1

SPICLK

(clock polarity = 0)

2

3

SPICLK

(clock polarity = 1)

4

5

SPISIMO

Master Out Data Is Valid

8

9

Master In Data Must

Be Valid

SPISOMI

SPISTE^(A)

24

23

A. 除了在FIFO 和非FIFO 模式下的背对背传输字之间的情况外，在字的尾端，SPISTE 将变为停止状态。

图6-64. SPI 主模式外部时序（时钟相位= 1）

150 Submit Document Feedback

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6.15.6.2 SPI 从模式时序

下一节介绍了 SPI 从模式时序。有关高速模式下 SPI 的更多信息，请参阅 TMS320F280015x 实时微控制器技术

参考手册的“串行外设接口(SPI)”一章。

6.15.6.2.1 SPI 从模式时序要求

编号

12

最小值

最大值单位

t_c(SPC)S

4t_c(SYSCLK)

ns

周期时间，SPICLK

13

14

19

20

t_w(SPC1)S

t_w(SPC2)S

t_su(SIMO)S

t_h(SIMO)S

ns

脉冲持续时间，SPICLK，第一个脉冲

脉冲持续时间，SPICLK，第二个脉冲

SPICLK 之前SPISIMO 有效的设置时间

SPICLK 之后SPISIMO 有效的保持时间

2t_c(SYSCLK)–1

1.5t_c(SYSCLK)

SPICLK 之前SPISTE 有效的设置时间（时

钟相位= 0）

2t_c(SYSCLK)+ 15

ns

25

26

t_su(STE)S

SPICLK 之前SPISTE 有效的设置时间（时

钟相位= 1）

2t_c(SYSCLK)+ 15

1.5t_c(SYSCLK)

ns

t_h(STE)S

SPICLK 之后SPISTE 无效的保持时间

6.15.6.2.2 SPI 从模式开关特性

在推荐的工作条件下（除非另有说明）

参数⁽¹⁾

编号

最小值

最大值单位

延迟时间，SPICLK 至SPISOMI 有效的时

间

15

16

t_d(SOMI)S

t_v(SOMI)S

12.5

ns

有效时间，SPICLK 之后SPISOMI 有效的

时间

0

(1) 引脚上20pF 负载。

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6.15.6.2.3 SPI 从模式时序图

12

SPICLK

(clock polarity = 0)

13

14

SPICLK

(clock polarity = 1)

15

16

SPISOMI

SPISOMI Data Is Valid

19

20

SPISIMO Data

Must Be Valid

SPISIMO

SPISTE

25

26

图6-65. SPI 从模式外部时序（时钟相位= 0）

12

SPICLK

(clock polarity = 0)

13

14

SPICLK

(clock polarity = 1)

15

SPISOMI

SPISOMI Data Is Valid

Data Valid

16

19

20

SPISIMO Data

Must Be Valid

SPISIMO

SPISTE

26

25

图6-66. SPI 从模式外部时序（时钟相位= 1）

152 Submit Document Feedback

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6.15.7 本地互连网络(LIN)

此器件包含一个本地互连网络 (LIN) 模块。LIN 模块遵循 LIN 规范包修订版 2.1 定义的 LIN 2.1 标准。LIN 是一种

低成本串行接口，专为CAN 协议实施成本太高的应用而设计，例如用于汽车应用中车内照明或车窗控制等舒适功

能的小型子网。

LIN 标准基于 SCI (UART) 串行数据连接格式。该接口的通信概念是在任何网络节点之间实现具有消息标识的单

主/多从式多播传输。

LIN 模块可以编程作为一个 SCI 或作为一个 LIN 运行，因为此模块的内核为 SCI。SCI 的硬件特性得到增强以实

现LIN 兼容性。SCI 模块是一个通用异步收发器(UART)，可实现标准的非归零格式。

虽然LIN 和SCI 的寄存器是通用的，但是寄存器说明中有相应注释指出不同模式下的寄存器/位用法。因此，为该

模块编写的代码无法直接移植到独立SCI 模块，反之亦然。

LIN 模块具有以下特性：

• 与LIN 1.3、2.0 和2.1 协议兼容

• 波特率最高可配置为20kbps（根据LIN 2.1 协议）

• 两个外部引脚：LINRX 和LINTX

• 多缓冲接收和发送单元

• 针对信息过滤的识别掩码

• 自动主器件头文件生成

– 可编程同步中断域

– 同步域

– 标识符域

• 从器件自动同步

– 同步中断检测

– 可选波特率更新

– 同步验证

• 使用7 个分数位支持2³¹个可编程传输速率

• 从收发器在LINRX 主级别上唤醒

• 自动唤醒支持

– 唤醒信号生成

– 唤醒信号超期时间

• 自动总线闲置检测

• 错误检测

– 位错误

– 总线错误

– 无响应错误

– 校验和错误

– 同步域错误

– 奇偶校验错误

• 两个中断线路带有以下项目的优先级编码：

– 接收

– 发送

– ID、错误和状态

• 支持LIN 2.0 校验和

• 增强型同步器有限状态机(FSM) 支持帧处理

• 增强对扩展帧的处理能力

• 增强型波特率发生器

• 更新唤醒/进入睡眠模式

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READ DATA BUS

WRITE DATA BUS

ADDRESS BUS

CHECKSUM

CALCULATOR

INTERFACE

ID PARTY

CHECKER

BIT

MONITOR

TXRX ERROR

DETECTOR (TED)

TIME-OUT

CONTROL

COUNTER

COMPARE

LINRX/

SCIRX

LINTX/

SCITX

MASK

FILTER

8 RECEIVE

BUFFERS

FSM

8 TRANSMIT

BUFFERS

SYNCHRONIZER

图6-67. LIN 方框图

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7 详细说明

7.1 概述

TMS320F280015x (F280015x) 是经过成本优化的 C2000^™实时微控制器系列的可扩展、超低延迟器件，旨在提

高电力电子产品的效率。

这些应用包括：

• HVAC 压缩机模块

• 前灯

• 直流/直流转换器

• 逆变器和电机控制

• 车载充电器(OBC) 和无线充电器

• 泵

• 工业电机驱动

• 电机控制

• 数字电源

• 感应和信号调理

TMS320F280015x 采用32 位锁步双C28x CPU，使得该器件无需过多的软件开销即可实现ASIL B 功能安全器件

评级。实时控制子系统基于TI 的32 位C28x DSP 内核，可针对从片上闪存或SRAM 运行的浮点或定点代码提供

120 MHz 的信号处理性能。三角函数加速器 (TMU) 和 VCRC（循环冗余校验）扩展指令集进一步增强了 C28x

CPU 的性能，从而加快了实时控制系统关键常用算法的速度。

F280015x 支持高达256KB (128KW) 的闪存。高达36KB (18KW) 的片上SRAM 也可用于补充闪存。

高性能模拟块集成在 F280015x 实时微控制器 (MCU) 上，并与处理单元和 PWM 单元紧密耦合，从而提供出色的

实时信号链性能。14 个 PWM 通道可控制从三相逆变器到功率因数校正的各种功率级，以及其他先进的多级电源

拓扑。

各种业界通用通信端口（如PMBUS、SPI、SCI、LIN、I2C、CAN 和CAN FD）不仅支持连接，还提供了多个引

脚复用选项，可实现出色的信号布局。

是否想详细了解 C2000 MCU 适用于实时控制系统的特性？查看使用 C2000™ 实时微控制器的基本开发指南，并

访问C2000 实时微控制器页面。

C2000™ 实时控制微控制器(MCU) 入门指南涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要

的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。

准备好开始了吗？查看TMDSCNCD2800157 评估板并下载C2000Ware。

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7.2 功能方框图

功能方框图展示了CPU 系统及关联的外设。

Dual C28x CPUs in

Lockstep

Boot ROM

Secure Memories

shown in Red

Secure ROM

FPU32

TMU

VCRC

Flash Bank0

128 Sectors

128 KW (256 KB)

CPU Timers

DCC

DCSM

ePIE

M0-M1 RAM

2 KW (4 KB)

LS0-LS1 RAM

16 KW (32 KB)

Crystal Oscillator

INTOSC1, INTOSC2

PLL

PF8

PF1

PF3

PF4

PF2

PF7

PF9

Result

2x 12-Bit ADC

Data

52x GPIO

(GPIO,

AGPIO, AIO)

1x LIN

14x ePWM Chan.

(84 Hi-Res Capable)

1x SPI

1x CAN

3x SCI

2x I2C

XINT

1x PMBUS

1x MCAN

3x eCAP

(1 HRCAP Capable)

NMI

Watchdog

Input XBAR

Output XBAR

ePWM XBAR

2x eQEP

(CW/CCW Support)

1x CMPSS

(Ramp Gen. DAC)

Windowed

Watchdog

3x CMPSS_LITE

(Static DAC)

图7-1. 功能方框图

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7.3 存储器

7.3.1 内存映射

“存储器映射”表描述了存储器映射。请参阅 TMS320F280015x 实时微控制器技术参考手册中“系统控制”一

章的“存储器控制器模块”一节。

表7-1. 内存映射

ECC/ 奇偶校验

存储器

大小

起始地址

结束地址

访问保护

安全

M0 RAM

1K x 16

256 x 16

8K x 16

1.5K x 16

0x0000 0000

0x0000 0400

0x0000 0D00

0x0000 8000

0x0000 A000

0x0007 1000

0x0000 03FF

0x0000 07FF

0x0000 0DFF

0x0000 9FFF

0x0000 BFFF

0x0007 15FF

ECC

-

是

-

M1 RAM

PieVectTable

LS0 RAM

LS1 RAM

TI OTP⁽¹⁾

奇偶校验

ECC

是

-

是

是⁽²⁾

1K x 16

128K x 16

7K x 16

0x0007 8000

0x0008 0000

0x003F 4000

0x003F 5C00

0x003F 8000

0x0007 83FF

0x0009 FFFF

0x003F 5BFF

0x003F 7FFF

0x003F FFFF

ECC

-

用户OTP

闪存

ECC

是

-

安全ROM

CPU STL ROM

引导ROM

奇偶校验

9K x 16

32K x 16

-

饼图向量获取错误（引导ROM 的一

部分）

1 x 16

0x003F FFBE

0x003F FFC0

0x003F FFBF

0x003F FFFF

-

奇偶校验

64 x 16

默认向量（引导ROM 的一部分）

(1) TI OTP 仅供TI 内部使用。

(2) 只有一部分是安全的。

7.3.1.1 专用RAM (Mx RAM)

此器件有两个专用 RAM 块：M0 和 M1。M0 和 M1 存储器是与 CPU 紧密耦合的小型存储器块。只有 CPU 能够

访问这些存储器。任何其他主器件都无法访问这些存储器。

所有专用RAM 都具有ECC 功能。

7.3.1.2 本地共享RAM (LSx RAM)

本地共享RAM (LSx RAM) 是安全存储器，具有奇偶校验。这些存储器专用于CPU。

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7.3.2 闪存存储器映射

在F280015x 器件上，提供了一个闪存组(256KB [128KW])。对闪存进行编程的代码应在RAM 之外执行，在进行

擦除或编程操作时，不应以任何形式存取闪存存储体。

表7-2. 闪存存储器映射

地址

ECC 地址

START

器件型号

扇区

START

END

尺寸

OTP 扇区

TI OTP 组0（不安

全）

1520 x 16

16 x 16

0x0007 1000

0x0007 15F0

0x0007 8000

0x0007 15EF

0x0007 15FF

0x0007 83FF

128 x 16

0x0107 0200

0x0107 02BE

0x0107 1000

0x0107 02BD

0x0107 02BF

0x0107 107F

TI OTP 组0（安全）

全部

用户可配置的DCSM

OTP 组0

1K x 16

组0 扇区

1K x 16

0x0008 0000

0x0008 0400

0x0008 0800

0x0008 0C00

0x0008 1000

0x0008 1400

0x0008 1800

0x0008 1C00

0x0008 2000

0x0008 2400

0x0008 2800

0x0008 2C00

0x0008 3000

0x0008 3400

0x0008 3800

0x0008 3C00

0x0008 4000

0x0008 4400

0x0008 4800

0x0008 4C00

0x0008 5000

0x0008 5400

0x0008 5800

0x0008 5C00

0x0008 6000

0x0008 6400

0x0008 6800

0x0008 6C00

0x0008 7000

0x0008 7400

0x0008 7800

0x0008 7C00

0x0008 03FF

0x0008 07FF

0x0008 0BFF

0x0008 0FFF

0x0008 13FF

0x0008 17FF

0x0008 1BFF

0x0008 1FFF

0x0008 23FF

0x0008 27FF

0x0008 2BFF

0x0008 2FFF

0x0008 33FF

0x0008 37FF

0x0008 3BFF

0x0008 3FFF

0x0008 43FF

0x0008 47FF

0x0008 4BFF

0x0008 4FFF

0x0008 53FF

0x0008 57FF

0x0008 5BFF

0x0008 5FFF

0x0008 63FF

0x0008 67FF

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扇区0

扇区1

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扇区30

扇区31

全部

158 Submit Document Feedback

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www.ti.com.cn

ZHCSRN5 –JANUARY 2023

表7-2. 闪存存储器映射(continued)

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扇区32

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扇区34

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扇区63

1K x 16

128 x 16

F2800157-Q1，

F2800157，

F2800156-Q1，

F2800155-Q1，

F2800155，

F2800154-Q1

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ZHCSRN5 –JANUARY 2023

www.ti.com.cn

表7-2. 闪存存储器映射(continued)

地址

ECC 地址

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器件型号

扇区

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尺寸

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1K x 16

128 x 16

F2800157-Q1，

F2800157，

F2800156-Q1

160 Submit Document Feedback

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表7-2. 闪存存储器映射(continued)

地址

ECC 地址

器件型号

扇区

START

END

START

END

尺寸

1K x 16

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0x0108 3FFF

扇区96

1K x 16

128 x 16

扇区97

扇区98

扇区99

扇区100

扇区101

扇区102

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扇区127

F2800157-Q1，

F2800157，

F2800156-Q1

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7.3.3 外设寄存器内存映射

表7-3. 外设寄存器内存映射

位字段名称

DriverLib 名称

基址

受流水线保护

实例

结构

外设帧0 (PF0)

M0_RAM_BASE

M1_RAM_BASE

-

0x0000_0000

0x0000_0400

0x0000_0B00

0x0000_0B40

0x0000_0C00

0x0000_0C08

0x0000_0C10

0x0000_0CE0

0x0000_0D00

0x0000_8000

0x0000_A000

0x0007_1140

0x0007_8000

0x0007_8200

-

AdcaResultRegs

AdccResultRegs

CpuTimer0Regs

CpuTimer1Regs

CpuTimer2Regs

PieCtrlRegs

PieVectTable

-

ADC_RESULT_REGS

CPUTIMER_REGS

PIE_CTRL_REGS

PIE_VECT_TABLE

-

ADCARESULT_BASE

ADCCRESULT_BASE

CPUTIMER0_BASE

CPUTIMER1_BASE

CPUTIMER2_BASE

PIECTRL_BASE

PIEVECTTABLE_BASE

LS0_RAM_BASE

-

LS1_RAM_BASE

UidRegs

UID_REGS

UID_BASE

DcsmZ1OtpRegs

DcsmZ2OtpRegs

DCSM_Z1_OTP

DCSM_Z2_OTP

DCSM_Z1OTP_BASE

DCSM_Z2OTP_BASE

外设帧1 (PF1)

EPwm1Regs

EPwm2Regs

EPwm3Regs

EPwm4Regs

EPwm5Regs

EPwm6Regs

EPwm7Regs

EQep1Regs

EPWM_REGS

EQEP_REGS

EPWM1_BASE

EPWM2_BASE

EPWM3_BASE

EPWM4_BASE

EPWM5_BASE

EPWM6_BASE

EPWM7_BASE

EQEP1_BASE

0x0000_4000

0x0000_4100

0x0000_4200

0x0000_4300

0x0000_4400

0x0000_4500

0x0000_4600

0x0000_5100

0x0000_5140

0x0000_5200

0x0000_5240

0x0000_5280

0x0000_5500

0x0000_5540

0x0000_5580

0x0000_55C0

是

EQep2Regs

EQEP_REGS

EQEP2_BASE

ECap1Regs

ECAP_REGS

ECAP1_BASE

ECap2Regs

ECAP_REGS

ECAP2_BASE

ECap3Regs

ECAP_REGS

ECAP3_BASE

Cmpss1Regs

CmpssLite2Regs

CmpssLite3Regs

CmpssLite4Regs

CMPSS_REGS

CMPSS_LITE_REGS

CMPSS1_BASE

CMPSSLITE2_BASE

CMPSSLITE3_BASE

CMPSSLITE4_BASE

外设帧2 (PF2)

SpiaRegs

SPI_REGS

SPIA_BASE

0x0000_6100

0x0000_6400

是

PmbusaRegs

PMBUS_REGS

PMBUSA_BASE

外设帧3 (PF3)

AdcaRegs

AdccRegs

ADC_REGS

ADCA_BASE

ADCC_BASE

0x0000_7400

0x0000_7500

是

外设帧4 (PF4)

InputXbarRegs

XbarRegs

INPUT_XBAR_REGS

XBAR_REGS

INPUTXBAR_BASE

XBAR_BASE

0x0000_7900

0x0000_7920

0x0000_7940

0x0000_7A00

0x0000_7A80

0x0000_7C00

0x0000_7F00

0x0000_7F80

是

SyncSocRegs

EPwmXbarRegs

OutputXbarRegs

GpioCtrlRegs

SYNC_SOC_REGS

EPWM_XBAR_REGS

OUTPUT_XBAR_REGS

GPIO_CTRL_REGS

GPIO_DATA_REGS

GPIO_DATA_READ_REGS

SYNCSOC_BASE

EPWMXBAR_BASE

OUTPUTXBAR_BASE

GPIOCTRL_BASE

GPIODATA_BASE

GPIODATAREAD_BASE

GpioDataRegs

GpioDataReadRegs

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表7-3. 外设寄存器内存映射(continued)

位字段名称

DriverLib 名称

基址

受流水线保护

实例

结构

DevCfgRegs

DEV_CFG_REGS

DEVCFG_BASE

CLKCFG_BASE

0x0005_D000

0x0005_D200

0x0005_D300

0x0005_D400

0x0005_D700

是

ClkCfgRegs

CLK_CFG_REGS

CPU_SYS_REGS

CpuSysRegs

CPUSYS_BASE

SysStatusRegs

AnalogSubsysRegs

SYS_STATUS_REGS

SYSSTAT_BASE

ANALOG_SUBSYS_REGS

ANALOGSUBSYS_BASE

外设帧6 (PF6)

Epg1Regs

EPG_REGS

EPG_MUX_REGS

EPG1_BASE

EPG1MUX_BASE

DCSM_Z1_BASE

DCSM_Z2_BASE

DCSMCOMMON_BASE

MEMCFG_BASE

ACCESSPROTECTION_BASE

MEMORYERROR_BASE

TESTERROR_BASE

FLASH0CTRL_BASE

FLASH0ECC_BASE

外设帧7 (PF7)

0x0005_EC00

0x0005_ECD0

0x0005_F000

0x0005_F080

0x0005_F0C0

0x0005_F400

0x0005_F500

0x0005_F540

0x0005_F590

0x0005_F800

0x0005_FB00

是

Epg1MuxRegs

DcsmZ1Regs

DCSM_Z1_REGS

DcsmZ2Regs

DCSM_Z2_REGS

DcsmCommonRegs

MemCfgRegs

DCSM_COMMON_REGS

MEM_CFG_REGS

AccessProtectionRegs

MemoryErrorRegs

TestErrorRegs

Flash0CtrlRegs

Flash0EccRegs

ACCESS_PROTECTION_REGS

MEMORY_ERROR_REGS

TEST_ERROR_REGS

FLASH_CTRL_REGS

FLASH_ECC_REGS

CanaRegs

-

CAN_REGS

-

CANA_BASE

0x0004_8000

0x0004_9000

0x0004_C000

0x0005_8000

0x0005_C400

0x0005_C600

0x0005_C800

0x0005_E200

0x0005_E700

是

CANA_MSG_RAM_BASE

LCM_CPU1_BASE

MCANA_DRIVER_BASE

MCANASS_BASE

MCANA_BASE

LCMCPU1Regs

-

LCM_REGS

-

McanaSsRegs

McanaRegs

McanaErrorRegs

MpostRegs

Dcc0Regs

MCANSS_REGS

MCAN_REGS

MCAN_ERROR_REGS

MPOST_REGS

DCC_REGS

MCANA_ERROR_BASE

MPOST_BASE

DCC0_BASE

外设帧8 (PF8)

LinaRegs

LIN_REGS

LINA_BASE

0x0000_6A00

是

外设帧9 (PF9)

WdRegs

WD_REGS

NMI_INTRUPT_REGS

XINT_REGS

SCI_REGS

WD_BASE

0x0000_7000

0x0000_7060

0x0000_7070

0x0000_7200

0x0000_7210

0x0000_7220

0x0000_7300

0x0000_7340

是

NmiIntruptRegs

XintRegs

NMI_BASE

XINT_BASE

SciaRegs

ScibRegs

ScicRegs

I2caRegs

I2cbRegs

SCIA_BASE

SCI_REGS

SCIB_BASE

SCI_REGS

SCIC_BASE

I2C_REGS

I2CA_BASE

I2C_REGS

I2CB_BASE

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7.4 标识

表7-4 列出了器件标识寄存器。有关这些器件标识寄存器的其他信息，请参阅TMS320F280015x 实时微控制器技

术参考手册。

表7-4. 器件标识寄存器

大小(x16)

名称

地址

说明

位

选项

14-13

INSTASPIN

1 = InstaSPIN-FOC

2 = 无

3 = 无

10-8

PIN_COUNT

2 = 64 引脚(QFP)

3 = 80 引脚(QFP)

4 = 48 引脚(QFP)

5 = 32 引脚(QFN)

7 = 48 引脚(QFN)

PARTIDL

0x0005 D008

2

8 = 64 引脚（QFP，具有

VREGENZ）

7-6

QUAL

0 = 工程样片(TMX)

1 = 试点生产(TMP)

2 = 完全合格(TMS)

器件型号标识号

TMS320F2800157

TMS320F2800156

TMS320F2800155

TMS320F2800154

TMS320F2800153

TMS320F2800152

0x07FF 0500

0x07FE 0500

0x07FD 0500

0x07FC 0500

0x07FB 0500

0x07FA 0500

PARTIDH

0x0005 D00A

0x0005 D00C

2

器件修订版本号

修订版0

0x0000 0001

0x0000 0002

REVID

修订版A

唯一标识号。此编号在具有相同PARTIDH 的每个单独器件上是

不同的。此唯一编号可以用作应用中的序列号。此编号仅存在于

TMS 器件上。

UID_UNIQUE0

UID_UNIQUE1

0x0007 114A

0x0007 114C

2

唯一标识号。此编号在具有相同PARTIDH 的每个单独器件上是

不同的。此唯一编号可以用作应用中的序列号。此编号仅存在于

TMS 器件上。

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7.5 C28x 处理器

CPU 是 32 位定点处理器。该器件借鉴了数字信号处理的最佳特性；精简指令集计算 (RISC)；以及微控制器架

构、固件和工具集。

CPU 的特性包含修改后的 Harvard 架构和循环寻址。RISC 特性是单周期指令执行、寄存器到寄存器操作和修改

后的 Harvard 架构。微控制器特性包含通过直观的指令集、字节打包和解包以及位操作来实现易用性。CPU 修改

后的 Harvard 架构使指令和数据获取能够并行执行。CPU 可以读取指令和数据，同时写入数据以在整个流水线中

保持单周期指令操作。CPU 通过六条独立的地址/数据总线完成此操作。

有关CPU 架构和指令集的更多信息，请参阅TMS320C28x CPU 和指令集参考指南。

7.5.1 浮点单元(FPU)

C28x 加浮点 (C28x+FPU) 处理器通过增加支持 IEEE 单精度浮点运算的寄存器和指令来扩展 C28x 定点 CPU 的

功能。

具有C28x+FPU 的器件包含标准C28x 寄存器集以及一组额外的浮点单元寄存器。额外的浮点单元寄存器如下：

• 八个浮点结果寄存器，RnH（其中n=0–7）

• 浮点状态寄存器(STF)

• 重复块寄存器(RB)

除 RB 寄存器外，所有浮点寄存器都采用影子化技术。这种影子化可用于高优先级中断，以实现浮点寄存器的快

速上下文保存和恢复。

有关C28x 浮点单元(FPU) 的更多信息，请参阅TMS320C28x 扩展指令集技术参考手册。

7.5.2 三角法数学单元(TMU)

三角函数加速器 (TMU) 通过增加指令和利用可加速执行常见三角函数和表 7-5 中所列算术运算的现有 FPU 指令

来扩展C28x+FPU 的功能。

表7-5. TMU 支持的指令

C 等效运算

指令

流水线周期

MPY2PIF32 RaH,RbH

2/3

5

a = b * 2π

DIV2PIF32 RaH,RbH

DIVF32 RaH,RbH,RcH

SQRTF32 RaH,RbH

a = b / 2π

a = b/c

a = sqrt(b)

5

SINPUF32 RaH,RbH

COSPUF32 RaH,RbH

ATANPUF32 RaH,RbH

QUADF32 RaH,RbH,RcH,RdH

4

a = sin(b*2π)

a = cos(b*2π)

a = atan(b)/2π

用于协助计算ATANPU2 的运算

4

5

对现有指令、流水线或内存总线架构均未做任何更改。所有 TMU 指令都使用现有的 FPU 寄存器集（R0H 至

R7H）来执行运算。

更多信息，请参阅TMS320C28x 扩展指令集技术参考手册。

7.5.3 VCRC 单元

循环冗余校验 (CRC) 算法提供了一种简单的方法来验证大型数据块、通信数据包或代码段上的数据完整性。

C28x+VCRC 可执行 8 位、16 位、24 位和 32 位CRC。例如，VCRC 可以在 10 个周期内计算出块长度为10 字

节的CRC。CRC 结果寄存器包含当前CRC,每次执行CRC 指令时,该CRC 都会更新。

以下是VCRC 的CRC 计算逻辑使用的CRC 多项式：

• CRC8 多项式= 0x07

• CRC16 多项式1 = 0x8005

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• CRC16 多项式2 = 0x1021

• CRC24 多项式= 0x5d6dcb

• CRC32 多项式1 = 0x04c11db7

• CRC32 多项式2 = 0x1edc6f41

该模块可以在单个周期内为一个字节的数据计算CRC。CRC8、CRC16、CRC24 和CRC32 的CRC 计算是按字

节完成的（而不是计算 C28x 内核读取的完整 16 位或 32 位数据），以便与各种标准规定的按字节计算要求保持

一致。

VCRC 单元还允许用户提供任何多项式的大小 (1b-32b) 和值，来满足自定义 CRC 要求。使用自定义多项式时，

CRC 执行时间会增加到三个周期。

有关循环冗余校验(VCRC) 指令集的更多信息，请参阅TMS320C28x 扩展指令集技术参考手册。

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7.6 器件引导模式

本节介绍了默认引导模式以及该器件支持的所有可用引导模式。引导 ROM 使用引导模式选择、通用输入/输出

(GPIO) 引脚来确定引导模式配置。

表 7-6 显示了可供默认引导模式选择引脚选择的引导模式选项。用户可以选择对器件进行编程，以自定义引导表

中可选的引导模式以及使用的引导模式选择引脚GPIO。

所有支持的外设引导模式都使用外设模块（SCIA、SPIA、I2CA、CANA 等）的第一个实例。凡是本章提到的这

些引导模式（例如 SCI 引导）时，实际均指第一个模块实例，如 SCIA 端口上的 SCI 引导。这同样适用于其他外

设引导。

请参阅复位(XRSn) 开关特性表和t_boot-flash（在闪存中第一次取指令之前的引导ROM 执行时间）的复位时序图。

表7-6. 器件默认引导模式

GPIO24

（默认引导模式选择引脚1）

GPIO32

（默认引导模式选择引脚0）

引导模式

0

1

0

1

0

1

并行IO

SCI/等待引导⁽¹⁾

CAN

闪存

(1) 只要SCI 在SCI 自动波特率锁定过程中继续等待“A”或“a”，SCI 引导模式就可用作等待引导模式。

表7-7 列出了器件上可能支持的引导模式。默认引导模式引脚为GPIO24（引导模式引脚1）和GPIO32（引导模

式引脚0）。如果用户在这些引脚上也使用外设，则可选择为引导模式引脚设置弱上拉，因此上拉可能会过驱动。

在此器件上，客户可以通过对用户可配置的双代码安全模块(DCSM) OTP 位置进行编程来更改出厂默认的引导模

式引脚。

表7-7. 所有可用的引导模式

引导模式

引导模式编号

0

1

并行

SCI/等待

CAN

2

3

闪存

等待

4

5

RAM

SPI

6

7

I2C

8

CAN FD

10

安全闪存

备注

所有支持的外设引导模式都使用外设模块（SCIA、SPIA、I2CA、CANA 等）的第一个实例。凡是本节

提到的这些引导模式（例如 SCI 引导）时，实际均指第一个模块实例，如 SCIA 端口上的 SCI 引导。

这同样适用于其他外设引导。

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7.6.1 器件引导配置

本节详细介绍了可用的引导配置以及如何对其进行配置。该器件支持 0 引导模式选择引脚到 3 个引导模式选择引

脚，以及1 种配置的引导模式到8 种配置的引导模式。

要更改器件并将其从默认设置配置为适合应用程序的自定义设置，请遵从以下过程：

1. 确定您希望应用程序能够引导的所有各种方式。（例如：用于主应用程序的闪存引导的主要引导选项、用于固

件更新的CAN 引导的次级引导选项、用于调试的SCI 引导的三级引导选项等）

2. 根据所需引导模式的数量，确定需要多少个引导模式选择引脚(BMSP) 来在所选的引导模式之间进行选择。

（例如：需要2 个BMSP 来在3 个引导模式选项之间进行选择）

3. 将所需的BMSP 分配到物理GPIO 引脚。（例如，BMSP0 到GPIO10，BMSP1 到GPIO51，BMSP2 保留

为默认禁用状态。）有关执行这些配置的所有详细信息，请参阅节7.6.1.1。

4. 将确定的引导模式定义分配给自定义引导表中与BMSP 的解码值相关的索引。例如，BOOTDEF0=引导至闪

存，BOOTDEF1=CAN 引导，BOOTDEF2=SCI 引导；所有其他BOOTDEFx 保留为默认值/无。有关如何设

置和配置自定义引导模式表的所有详细信息，请参阅节7.6.1.2。

此外，TMS320F280015x 实时微控制器技术参考手册的“引导模式示例用例”一节提供了有关如何配置 BMSP

和自定义引导表的示例用例。

备注

CAN 引导模式打开XTAL。在使用CAN 引导模式之前，请确保在应用中安装了XTAL。

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7.6.1.1 配置引导模式引脚

本节介绍了用户如何通过在用户可配置双区域安全模块 (DCSM) OTP 中对 BOOTPIN-CONFIG 位置（请参阅表

7-8）进行编程来自定义引导模式选择引脚。DCSM OTP 中的位置是 Z1-OTP-BOOTPIN-CONFIG 或 Z2-OTP-

BOOTPIN-CONFIG。调试时，EMU-BOOTPIN-CONFIG 是 Z1-OTP-BOOTPIN-CONFIG/Z2-OTP-BOOTPIN-

CONFIG 的仿真等效，可进行编程，从而在不写入OTP 的情况下使用不同的引导模式进行实验。可根据需要对器

件进行编程，以使用0、1、2 或3 个引导模式选择引脚。

备注

使用 Z2-OTP-BOOTPIN-CONFIG 时，在此位置编程的配置将优先于 Z1-OTP-BOOTPIN-CONFIG 中

的配置。建议先使用 Z1-OTP-BOOTPIN-CONFIG，然后如果需要更改 OTP 配置，请改为使用 Z2-

OTP-BOOTPIN-CONFIG。

表7-8. BOOTPIN-CONFIG 位字段

位

名称

说明

将0x5A 写入这8 位以指示该寄存器中的位有效

请参阅BMSP0 说明，BMSP2 除外

31:24

密钥

23:16

15:8

引导模式选择引脚2 (BMSP2)

引导模式选择引脚1 (BMSP1)

请参阅BMSP0 说明，BMSP1 除外

设置为在引导期间使用的GPIO 引脚（最多255）：

- 0x0 = GPIO0

- 0x01 = GPIO1

7:0

引导模式选择引脚0 (BMSP0)

- 等等

写入0xFF 会禁用BMSP0，此引脚不再用于选择引导模式。

备注

GPIO 224 到253 是模拟引脚，但如果软件会写入 GPIOHAMSEL 寄存器位，则可以在这些引脚上进行

数字输入。

以下GPIO 不能用作BMSP。如果选择用于特定的 BMSP，引导ROM 将自动为 BMSP0 和BMSP1 选

择出厂默认GPIO。BMSP2 的出厂默认值为0xFF，这会禁用BMSP。

• GPIO 36、38、39、47、50-223、225、229、230-241、243（在任何封装上均不可用）

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表7-9. 独立引导模式选择引脚解码

BOOTPIN_CONFIG

键

BMSP0

BMSP1

不用考虑

0xFF

BMSP2

不用考虑

0xFF

实现的引导模式

!= 0x5A

由出厂默认BMSP 定义的引导

不用考虑

引导模式0 的引导表中定义的引导

（禁用所有BMSP）

0xFF

有效GPIO

0xFF

由BMSP0 值定义的引导

（禁用BMSP1 和BMSP2）

0xFF

有效GPIO

0xFF

由BMSP1 值定义的引导

（禁用BMSP0 和BMSP2）

由BMSP2 值定义的引导

（禁用BMSP0 和BMSP1）

0xFF

有效GPIO

0xFF

由BMSP0 和BMSP1 的值定义的引导

（禁用BMSP2）

有效GPIO

0xFF

= 0x5A

由BMSP0 和BMSP2 的值定义的引导

（禁用BMSP1）

有效GPIO

由BMSP1 和BMSP2 的值定义的引导

（禁用BMSP0）

0xFF

有效GPIO

GPIO 无效

由BMSP0、BMSP1 和BMSP2 的值定义的引导

BMSP0 被复位为出厂默认BMSP0 GPIO

由BMSP0、BMSP1 和BMSP2 的值定义的引导

BMSP1 被复位为出厂默认BMSP1 GPIO

由BMSP0、BMSP1 和BMSP2 的值定义的引导

有效GPIO

GPIO 无效

有效GPIO

GPIO 无效

BMSP2 被复位为出厂默认状态，处于禁用状态

由BMSP0 和BMSP1 的值定义的引导

备注

解码引导模式时，BMSP0 是引导表索引值的最低有效位，BMSP2 是最高有效位。建议在禁用 BMSP

时，先禁用 BMSP2。例如，在仅使用 BMSP2（禁用 BMSP1 和 BMSP0）的实例中，只能选择引导表

索引0 和4。在仅使用BMSP0 的实例中，可选引导表索引0 和1。

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7.6.1.2 配置引导模式表选项

本节介绍了如何为器件配置引导定义表 BOOTDEF 以及相关的引导选项。64 位位置位于 Z1-OTP-BOOTDEF-

LOW 和Z1-OTP-BOOTDEF-HIGH 位置的用户可配置DCSM OTP 中。调试时，EMU-BOOTDEF-LOW 和EMU-

BOOTDEF-HIGH 是 Z1-OTP-BOOTDEF-LOW 和 Z1-OTP-BOOTDEF-HIGH 的仿真等效，并且可以进行编程，

以便在不写入 OTP 的情况下使用不同的引导模式选项进行实验。引导定义表的自定义范围取决于正在使用多少引

导模式选择引脚 (BMSP)。例如，0 个BMSP 等于1 个表条目、1 个BMSP 等于2 个表条目、2 个BMSP 等于4

个表条目，而3 个BMSP 等于 8 个表条目。有关如何设置 BOOTPIN_CONFIG 和BOOTDEF 值的示例，请参阅

TMS320F280015x 实时微控制器技术参考手册。

备注

配置 Z2-OTP-BOOTPIN-CONFIG 时，将使用 Z2-OTP-BOOTDEF-LOW 和 Z2-OTP-BOOTDEF-HIGH

位置，而不是Z1-OTP-BOOTDEF-LOW 和Z1-OTP-BOOTDEF-HIGH 位置。有关BOOTPIN_CONFIG

用法的更多详细信息，请参阅节7.6.1.1。

表7-10. BOOTDEF 位字段

名称

BOOTDEF 名称

字节位置

说明

为引导表的索引0 设置引导模式。

例如，不同的引导模式及其选项可以包括使用不同

GPIO 来实现特定引导加载程序或使用不同闪存入口

点地址的引导模式。任何不支持的引导模式都会导

致器件进入等待引导或引导至闪存。

BOOT_DEF0

7:0

BOOT_DEF0 模式/选项

有关表中要设置的有效BOOTDEF 值，请参阅

GPIO 分配。

BOOT_DEF1

BOOT_DEF2

BOOT_DEF3

BOOT_DEF4

BOOT_DEF5

BOOT_DEF6

BOOT_DEF7

15:8

BOOT_DEF1 模式/选项

BOOT_DEF2 模式/选项

BOOT_DEF3 模式/选项

BOOT_DEF4 模式/选项

BOOT_DEF5 模式/选项

BOOT_DEF6 模式/选项

BOOT_DEF7 模式/选项

23:16

31:24

39:32

47:40

55:48

63:56

请参阅BOOT_DEF0 说明

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7.6.2 GPIO 分配

本节详细介绍了用于在位于 Z1-OTP-BOOTDEF-LOW/ Z2-OTP-BOOTDEF-LOW 和 Z1-OTP-BOOTDEF-HIGH/

Z2-OTP-BOOTDEF-HIGH 的BOOT_DEF 存储器位置中设置引导模式的GPIO 和引导选项值。请参阅配置引导模

式表选项，了解如何配置 BOOT_DEF。选择引导模式选项时，请确认所用特定器件封装的引脚多路复用器选项中

提供了必要的引脚。

表7-11. SCI 引导选项

SCITXDA GPIO

GPIO29

GPIO1

SCIRXDA GPIO

GPIO28

GPIO0

BOOTDEF 值

选项

0x01

0（默认值）

1

2

3

4

0x21

0x41

GPIO8

GPIO9

0x61

GPIO7

GPIO3

0x81

GPIO16

GPIO3

表7-12. CAN 引导选项

CANTXA GPIO

CANRXA GPIO

GPIO5

BOOTDEF 值

选项

0x02

GPIO7

0（默认值）

1

2

3

0x22

GPIO32

GPIO33

0x42

GPIO2

GPIO3

0x62

GPIO13

GPIO12

备注

F280013x 和 F280015x CANTXA GPIO 选项 0（默认）选择不同。所有其他 CAN 引导选项 GPIO 选

择是相同的。有关详细信息，请参阅特定器件数据表。

表7-13. CAN FD 引导选项

MCANTXA GPIO

MCANRXA GPIO

GPIO5

BOOTDEF 值

选项

0x08

GPIO4

0（默认值）

1

0x28

GPIO1

GPIO0

2

0x48

GPIO13

GPIO4

GPIO12

GPIO5

0x68

3（DEBUG-发送测试）

4（DEBUG-发送测试）

5（DEBUG-发送测试）

0x88

GPIO1

GPIO0

0xA8

GPIO13

GPIO12

表7-14. I2C 引导选项

SDAA GPIO

SCLA GPIO

GPIO1

BOOTDEF 值

选项

0

1

2

0x07

GPIO0

0x27

GPIO32

GPIO5

GPIO33

GPIO4

0x47

表7-15. RAM 引导选项

RAM 入口点

（地址）

BOOTDEF 值

选项

0

0x05

0x0000 0000

表7-16. 闪存引导选项

闪存入口点

（地址）

BOOTDEF 值

选项

闪存扇区

0x03

0x0008 0000

0（默认值）

组0 扇区0

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表7-16. 闪存引导选项(continued)

闪存入口点

BOOTDEF 值

（地址）

选项

闪存扇区

1

2

3

4

6

0x23

0x43

0x63

0x83

0xA3

0x0008 8000

组0 扇区32

组0 扇区63 末尾

组0 扇区64

0x0008 FFF0

0x0009 0000

0x0009 8000

0x0009 FFF0

组0 扇区96

组0 扇区127 末尾

表7-17. 安全闪存启动选项

闪存入口点

（地址）

BOOTDEF 值

选项

闪存扇区

0x0A

0x2A

0x4A

0x6A

0x8A

0x0008 0000

0x0008 8000

0x0008 FFF0

0x0009 0000

0x0009 8000

0（默认值）

组0 扇区0

组0 扇区32

1

2

3

4

组0 扇区63 末尾

组0 扇区64

组0 扇区96

表7-18. 等待引导选项

BOOTDEF 值

选项

看门狗

被启用

禁用

0

1

0x04

0x24

表7-19. SPI 引导选项

SPISIMOA

SPISOMIA

SPICLKA

SPISTEA

GPIO5

BOOTDEF 值

0x06

选项

0

1

2

3

GPIO7

GPIO1

GPIO3

GPIO9

GPIO12

0x26

GPIO16

GPIO8

GPIO0

0x46

GPIO10

GPIO13

GPIO11

GPIO29

0x66

GPIO16

表7-20. 并行引导选项

D0-D7 GPIO

D0 - GPIO0

D1 - GPIO1

D2 - GPIO3

D3 - GPIO4

D4 - GPIO5

D5 - GPIO7

D6 - GPIO28

D7 - GPIO29

D0 - GPIO0

D1 - GPIO1

D2 - GPIO2

D3 - GPIO3

D4 - GPIO4

D5 - GPIO5

D6 - GPIO6

D7 - GPIO7

BOOTDEF 值

0x00

28x(DSP) 控制GPIO

主机控制GPIO

选项

GPIO224

GPIO242

0（默认值）

1

0x20

GPIO12

GPIO13

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表7-20. 并行引导选项(continued)

D0-D7 GPIO

D0 - GPIO0

D1 - GPIO1

D2 - GPIO2

D3 - GPIO3

D4 - GPIO4

D5 - GPIO5

D6 - GPIO6

D7 - GPIO7

BOOTDEF 值

28x(DSP) 控制GPIO

主机控制GPIO

GPIO29

选项

2

0x40

GPIO16

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7.7 双代码安全模块

双代码安全模块 (DCSM) 防止对片上安全内存进行访问。术语“安全”意味着阻止对安全存储器和资源的访问。

术语“不安全”是指允许访问；例如，通过Code Composer Studio^™(CCS) 等调试工具。

代码安全机制为两个区域，即区域 1 (Z1) 和区域 2 (Z2)，提供保护。这两个区域的安全实现是相同的。每个区域

都有自身的专用安全资源（OTP 存储器和安全ROM）和分配的安全资源（LSx RAM 和闪存扇区）。

每个区域的安全性都由自身的 128 位密码（CSM 密码）确保。每个区域的密码根据区域专用链接指针存储在

OTP 存储器位置中。可以更改链接指针值，以在OTP 中编程一组不同的安全设置（包括密码）。

Code Security Module Disclaimer

本器件所包含的代码安全模块 (CSM) 旨在对存储在相关存储器中的数据进行密码保护，并且由德州仪

器(TI) 根据其标准条款和条件保证以符合TI 发布的适用于本器件的保修期规范。

然而，TI 不保证或承诺 CSM 不会受到损坏或破坏，也不保证或承诺存储在相关存储器中的数据不能通

过其他方式访问。此外，除上述内容外，TI 也未对本器件的 CSM 或运行做任何保证或表示，包括对适

销性或特定用途适用性的任何暗示保证。

在任何情况下，TI 对以任何方法使用 CSM 或本器件产生的任何必然、特殊、间接、偶然或惩罚性损害

概不负责，无论 TI 是否已告知上述损害。排除的损害包括但不限于数据丢失、信誉损失、使用损失、

业务中断或其他经济损失。

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7.8 看门狗

该看门狗模块与之前的 TMS320C2000 器件上的模块相同，但针对计数器的软件复位之间的时间提供了一个可选

的下限。默认情况下会禁用此窗口倒计时，因此该看门狗完全向后兼容。

看门狗生成复位或中断。看门狗使用可选分频器通过内部振荡器计时。

图7-2 显示了看门狗模块内的各种功能块。

WDCR.WDPRECLKDIV

WDCR.WDPS

WDCR.WDDIS

WDCNTR

WDCLK

(INTOSC1)

Overflow

1-count

delay

8-bit

Watchdog

Counter

WDCLK

Divider

Watchdog

Prescaler

SYSRSn

Clear

Count

WDWCR.MIN

WDKEY (7:0)

Watchdog

Window

Detector

Out of Window

Good Key

Watchdog

Key Detector

55 + AA

WDCR(WDCHK(2:0))

Bad Key

WDRSTn

WDINTn

Generate

512-WDCLK

Output Pulse

1

0

1

Watchdog Time-out

SCSR.WDENINT

图7-2. 窗口看门狗

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7.9 C28x 计时器

CPU 计时器 0，1，和 2 是完全一样的 32 位计时器，具有可预设定周期和 16 位时钟预分频。此计时器具有 32

位递减计数寄存器，该寄存器在计数器达到 0 时生成一中断。计数器以 CPU 时钟速度除以预分频值设置形式递

减。当计数器达到0 时，则自动重新加载32 位周期值。

CPU 计时器 0 用于普通用途并连接至 PIE 块。CPU 计时器 1 也用于普通用途，并连接至 CPU 的 INT13。CPU

计时器 2 为 TI-RTOS 保留。该计时器连接至 CPU 的 INT14。如果未使用 TI-RTOS ，CPU 计时器 2 也可用于普

通用途。

CPU 计时器2 可由下列任一器件计时：

• SYSCLK（默认）

• 内部振荡器1 (INTOSC1)

• 内部振荡器2 (INTOSC2)

• X1 (XTAL)

7.10 双路时钟比较器(DCC)

DCC 模块用于根据第二个时钟评估和监测时钟输入，第二个时钟可以是更准确和可靠的版本。该仪器用于检测时

钟源或时钟结构中的故障，从而增强系统的安全性指标。

7.10.1 特性

DCC 具有以下特性：

• 允许应用确保两个时钟信号的频率之间保持固定的比率。

• 支持根据参考时钟周期数定义可编程公差窗口。

• 支持连续监视，而无需应用干预。

• 支持单序列模式进行点测量。

• 允许为每个计数器选择一个时钟源，从而产生几种特定的用例。

7.10.2 DCCx 时钟源中断的映射

表7-21. DCCx 时钟源0 表

DCCxCLKSRC0[3:0]

时钟名称

XTAL/X1

0x0

0x1

0x2

0x4

0x5

0x8

0xC

INTOSC1

INTOSC2

TCK

CPU1.SYSCLK

AUXCLKIN

INPUT XBAR（输入xbar 的输出16）

其它

保留

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表7-22. DCCx 时钟源1 表

DCCxCLKSRC1[4:0]

时钟名称

PLLRAWCLK

INTOSC1

0x0

0x2

0x3

0x6

0x9

0xA

0xB

0xC

0xD

0xE

0xF

其它

INTOSC2

CPU1.SYSCLK

输入XBAR（输入xbar 的输出15）

AUXCLKIN

EPWMCLK

LSPCLK

ADCCLK

WDCLK

CAN0BITCLK

保留

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8 应用、实现和布局

8.1 应用和实施

备注

以下应用部分中的信息不属于TI 器件规格的范围，TI 不担保其准确性和完整性。TI 的客户应负责确定

器件是否适用于其应用。客户应验证并测试其设计，以确保系统功能。

“F2800x C2000™ 实时 MCU 系列的硬件设计指南”应用手册是使用 C2000 器件的硬件开发人员的基本指南，

有助于简化设计过程，同时降低设计故障的可能性。论述的主要主题包括：电源要求、通用输入/输出 (GPIO) 连

接、模拟输入和ADC、时钟生成和要求以及JTAG 调试等。

8.2 器件主要特性

表8-1. 器件主要特性

模块

特性

系统优势

监控

TI 的32 位锁步双C28x 内核使得该器件无需太多的软件开销即可达到

ASIL B 功能安全器件等级。

为从片上闪存或SRAM 运行的浮点或定点代码提供120 MHz 的信号处

高达120MIPS

理性能。

C28x：120MIPS

闪存：高达256KB

RAM：高达36KB

FPU32：原生硬件支持IEEE-754 单精度浮点运算

实时控制CPU

TMU：使用加速器加快三角函数和算术运算执行速度，从而提高控制应

用的计算速度（例如PLL 和DQ 变换）。有助于实现更快的控制环路，

从而提高效率和优化元件尺寸。

32 位浮点单元(FPU32)

三角法数学单元(TMU)

CRC 引擎和指令(VCRC)

特殊指令支持非线性PID 控制算法

VCRC：提供了一种简单的方法来验证大型数据块、通信数据包或代码

段上的数据完整性。

毫米波和AVDS

ADC 对全部三相电流和直流总线进行精准并行采样，且具有零抖动。

ADC 后处理- 片上硬件将降低ADC ISR 复杂度并缩短电流环路周期。

多达2 个ADC 模块

4MSPS

模数转换器(ADC)

（12 位）

增加ADC 数量在多相应用中很有用。提供更高的有效MSPS（过采

样）和典型ENOB 以实现更好的控制环路性能。

高达21 通道

CMPSS

系统保护无误报：

1 个窗口比较器

双12 位DAC

DAC 斜坡生成

比较器子系统(CMPSS) 模块适用于峰值电流模式控制、开关模式电

源、功率因数校正和电压跳闸监控等应用。

外部引脚上提供低DAC 输出

数字滤波器

借助模拟比较器子系统提供的消隐窗口和滤波功能，PWM 跳闸触发和消

除不必要噪声变得非常容易。

60ns 跳闸检测时间

斜率补偿

比较器子系统

(CMPSS)

提供更出色的控制精度。无需进一步的CPU 配置即可通过比较器、12

位DAC (CMPSS) 和9.5 位有效基准DAC (CMPSS_LITE) 来控制

PWM。

CMPSS_LITE

3 个窗口比较器

双9.5 位有效基准DAC

数字滤波器

使用同一引脚实现保护和控制。

40ns 跳闸检测时间

斜率补偿

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表8-1. 器件主要特性(continued)

模块

特性

系统优势

用于与线性或旋转增量编码器进行直接连接，以便获得高性能运动和位

置控制系统中使用的旋转机器的位置、方向和速度信息。另外，也可以

在其他应用中用于对来自外部器件（例如传感器）的输入脉冲进行计

数。

增强型正交编码器

脉冲(eQEP)

2 个eQEP 模块

3 个eCAP 模块

eCAP 的应用包含：

测量事件之间经过的时间（最多4 个带时间戳

的事件）。

旋转机械的速度测量（例如，通过霍尔传感器感应齿状链轮）

位置传感器脉冲之间的持续时间测量

增强型捕获(eCAP)

通过输入X-BAR 连接到任何GPIO。

当未用于采集模式时，eCAP 模块可配置为单

通道PWM 输出(APWM)。

脉冲序列信号的周期和占空比测量

对来自占空比编码电流/电压传感器的电流或电压幅度进行解码

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表8-1. 器件主要特性(continued)

模块

特性

系统优势

驱动

灵活的PWM 波形生成功能，具有出色的电源拓扑覆盖范围。

多达14 个ePWM 通道

影子化死区本身和影子化动作限定器可实现自适应PWM 生成和保护，

从而提高控制精度并降低功率损耗。

能够生成具有死区的高侧/低侧PWM

支持谷底开关（能够在谷点切换PWM 输出）

以及消隐窗口等特性

可改善功率因数(PF) 和总谐波失真(THD)，这在功率因数校正(PFC) 应

用中尤为重要。可提高轻载效率。

对于变频和多相直流/直流应用至关重要，有助于实现高频控制环路

(>2MHz)。

一次性和全局重新加载功能

能够在高频下控制交错式LLC 拓扑

提供逐周期保护并在故障条件下完全关闭PWM。有助于实现多相PFC

或直流/直流控制。

针对逐周期(CBC) 跳闸事件和一次性跳闸

(OST) 跳闸事件进行独立PWM 操作

增强型脉宽调制

(ePWM)

在SYNC 时加载（支持在发生SYNC 事件时

的“影子到活动”加载）

支持变频应用（允许在功率转换中进行LLC 控制）。

无需软件干预即可关闭PWM（无ISR 延迟）

在出现故障时提供快速保护

有助于利用峰值电流模式控制(PCMC) 相移全桥(PSFB) 直流/直流转换

器轻松实现死区，无需占用大量CPU 资源（即使发生基于比较器、跳闸

或同步输入事件的触发事件时也是如此）。

延迟跳闸功能

通过向PWM 信号上升沿(RED) 和下降沿(FED) 添加可编程延迟，防止

高侧和低侧栅极同时导通。

死区发生器(DB) 子模块

每个ePWM 模块都能与其他ePWM 模块或其他外设同步。可使PWM

边沿与特定事件完全保持同步。

灵活的PWM 相位关系和计时器同步

支持采用特定采样窗口实现灵活的ADC 调度，与功率器件切换保持同

步。

4 个具有高分辨率功能(150ps) 的通道

为占空比、周期、死区以及相位偏移提供

150ps 的步长，精度提高99%

有利于精确控制并实现性能更佳的高频功率转换。

高分辨率脉宽调制

(HRPWM)

实现更干净的波形并避免输出端产生振荡/限制周期。

CONNECTIVITY

串行外设接口(SPI) 1 个高速SPI 端口

支持30 MHz

串行通信接口(SCI) 3 个SCI (UART) 模块

与控制器连接

提供一种低成本解决方案，无需控制器局域网(CAN) 的带宽和容错能

力。

本地互连网络(LIN) 1 个LIN

控制器局域网

1 个DCAN 模块

(CAN/DCAN)

能够兼容经典CAN 模块

CAN FD（灵活数据速率）是经典CAN 协议的增强版本。CAN FD 有助

于动态切换到数据段的更高比特率(>1Mbps)，并允许最多64 个字节，

而经典CAN 只允许8 个字节。这是在无需更改物理层的情况下实现

的。因此与传统CAN 相比，该协议具有更高带宽增益。使用CAN-FD

的系统受益于更快的现场闪存更新。

控制器局域网

1 个CAN FD/MCAN 模块

(CAN FD/MCAN)

内部集成电路(I2C) 2 个I2C 模块

与外部EEPROM、传感器或控制器连接

1 个PMBus 模块

电源管理总线

(PMBus)

符合SMI Forum PMBus 规范（第I 部分v1.0

基于硬件的无缝主机通信

和第II 部分v1.1）

其他系统特性

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表8-1. 器件主要特性(continued)

模块

特性

系统优势

DCSM：防止对专有代码进行复制和逆向工程

看门狗：如果CPU 陷入无休止的执行循环，则会产生复位

寄存器受写保护：

双区域代码安全模块(DCSM)

看门狗

针对系统配置寄存器进行锁定保护

防止虚假CPU 写入

寄存器受写保护

安全增强功能

丢失时钟检测逻辑(MCD)

纠错码(ECC) 和奇偶校验

双路时钟比较器(DCC)

MCD：自动时钟故障检测

ECC 和奇偶校验：single-bit 纠错和double-bit 错误检测

DCC：用于检测时钟源故障

可灵活连接各种配置中的器件输入、输出和内

部资源。

增强硬件设计的通用性：

输入X-BAR：将信号从任何GPIO 路由到芯片内的多个IP 块

输出XBAR：将内部信号路由到指定的GPIO 引脚上

ePWM X-BAR：将内部信号从各种IP 块路由到ePWM

交叉开关(XBAR)

•输入X-BAR

•输出X-BAR

•ePWM X-BAR

8.3 应用信息

8.3.1 典型应用

典型应用一节将详细介绍该器件的一些应用。如需查看更详细的应用列表，请参阅本数据表的应用一节。

8.3.1.1 车载充电器(OBC)

在OBC 和高压直流/直流充电器(HV DCDC) 市场中，主要采用的两种架构是模块化设计和整体式设计。模块化方

法在制造和售后服务方面提供了灵活性，而整体式方法旨在将多个功能集成到单个外壳中以实现紧凑的外形。

F280015x 面向模块化控制架构和成本敏感型解决方案，这种架构和解决方案所需的控制器性能不高

(≤120MIPS)，并且控制器的元件功能安全等级为ASIL B (D)。

车载充电器包含两个功率级：PFC（交流/直流）电源转换器和后续的直流/直流电源转换器。每个功率级均由单个

MCU 控制。

OBC 充电设计要求如下：

• 高性能快速数字控制环路，可实现高效的功率变换并提高功率密度。

• 通过高带宽和快速响应电流检测，在过流情况下实现精确控制和快速关断。

• 安全高效地控制和保护电源开关[绝缘栅双极晶体管/碳化硅(IGBT/SiC)]。

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8.3.1.1.1 系统方框图

V_BUS

V_OUT

1A

2A

3A

4A

+

1B

2B

3B

4B

I_RES

I_OUT

1A

1B

2A

2B

PWM1

CPU

32 bit

C28x

DSP core

Lock-Step

120 MHz

PWM2

PWM3

PWM4

3V3

3A

3B

4A

4B

3V3

LDO

VREG

Voltage

1V2

Supervisor

Window WDT

V_OUT

I_RES

I_OUT

Comms

SPI

ADC

Vref

GPIO

UART

CAN FD

Host

图8-1. OBC - 直流/直流

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V_BUS

V_ACL

1A

2A

3A

95~275

VAC

F

I

L

T

E

R

+

I_PFC

V_ACN

1B

2B

3B

1A

PWM1

PWM2

PWM3

CPU

1B

2A

2B

3A

3B

32 bit

C28x

DSP core

Lock-Step

120 MHz

Aux.

DC/DC

LV

3V3

Battery

3V3

LDO

VREG

1V2

V_ACL

V_ACN

Voltage

Supervisor

Window WDT

Comms

SPI

LIN

CAN FD

ADC

Vref

V_BUS

I_PFC

GPIO

CAN FD and

LIN

Transceiver

图8-2. 单相图腾柱

8.3.1.1.2 OBC 资源

参考设计和相关培训视频

C2000 数字电源培训系列视频

此培训系列介绍了数字电源控制的基础知识以及如何在C2000™ 微控制器上实施数字电源控制。

C2000™ MCU - 电动汽车(EV) 培训视频（视频）

此C2000™ MCU 视频集介绍了电动汽车(EV) 的英语和中文专项培训。

PMP22650 基于GaN 的6.6kW 双向车载充电器参考设计

PMP22650 参考设计是 6.6kW 双向车载充电器。该设计采用两相图腾柱PFC 和带有同步整流功能的全桥CLLLC

转换器。CLLLC 采用频率和相位调制在所需的调节范围内调节输出。该设计采用TMS320F28388D 微控制器内的

单个处理内核来控制PFC 和CLLLC。使用配有Rogowski 线圈电流传感器的相同微控制器来实现同步整流。通过

高速GaN 开关(LMG3522) 实现高密度。PFC 的工作频率为120kHz，而CLLLC 在200kHz 至800kHz 的可变频

率范围内运行。峰值系统效率为 96.5%，该数值在 3.8kW/L 开放式框架功率密度下实现。虽然该设计是针对

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6.6kW 输出功率进行计算，但也可以将此设计作为基础，设计出额定功率为 7.xkW（如7.2kW 至7.4kW）、工作

输入电压为240V 并配有32A 断路器的OBC。

TIDUEG2C TIDM-02002 针对HEV/EV 车载充电器的双向CLLLC 谐振双有源电桥(DAB) 参考设计

具有双向功率流功能和软开关特性的 CLLLC 谐振 DAB 是混合动力电动汽车/电动汽车 (HEV/EV) 车载充电器和能

量存储应用的理想候选器件。此设计演示了在闭合电压和闭合电流环路模式中使用 C2000™ MCU 控制此电源拓

扑。采用此设计的硬件和软件可帮助您缩短产品上市时间。

TIDUEG3A TIDM-1022 谷底开关升压功率因数校正(PFC) 参考设计

该参考设计说明了一种数字控制方法，可显著提高升压功率因数校正 (PFC) 转换器性能，例如难以满足效率和总

谐波失真 (THD) 标准的轻负载条件下的效率和THD。这是通过 F280049 微控制器 (MCU) 的集成数字控制功能实

现的。此设计支持不同负载和瞬时输入电压条件下的切相、谷底开关、谷底跳跃和零电压开关 (ZVS)。可供此参

考设计使用的软件可缩短上市时间。

8.3.1.2 汽车泵

基于所需的动力总成类型，汽车发动机管理系统通常需要使用油液或燃油控制泵。根据系统类型和负载不同，这

些执行器可用于开环或闭环系统，并提供精确控制。

无论是内燃机、电动还是混合动力(ICE/EV/HEV) 车辆，所有车辆都需要各种类型的泵（例如燃油泵；冷却液泵或

水泵；以及机油泵）。尽管每个泵的用途不同，但泵的功能是相同的：将油液、燃油或机油从一个位置移到另一

个位置。以燃油泵为例，泵将燃油从燃油箱输送到发动机室供发动机使用。根据功能，泵可以是变速泵或定速

泵。

车辆蓄电池提供运行燃油泵所需的电流。电子控制单元 (ECU) 调节汽油的输出压力和体积，并计量从燃油箱输入

的燃油。ECU 可帮助汽车节约燃油，从而提高经济性和功率。

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8.3.1.2.1 系统方框图

Vdc

LV Battery

+

1A

2A

Va

3A

Vb

+

Motor

Vc

Ic

1B

2B

Ia

3B

Ib

1A

PWM1

CPU

1B

2A

2B

3A

3B

32 bit

DSP core

Lock-Step

120 MHz

C28x

PWM2

PWM3

LV

Battery

3V3

PSU

VREG

1V2

Voltage

Supervisor

Window WDT

Ia

Ib

Ic

Comms

SPI

LIN

CAN FD

ADC

Vref

Va

Vb

Vc

GPIO

CAN FD and

LIN

Transceiver

Vdc

图8-3. 汽车泵

8.3.1.2.2 汽车泵技术资源

参考设计和相关培训视频

C2000™ MCU - 电动汽车(EV) 培训视频（视频）

此C2000™ MCU 视频集介绍了电动汽车(EV) 的英语和中文专项培训。

C2000™ MCU - 电机控制（视频）

此视频集提供有关电机控制、InstaSPIN^™软件、DesignDRIVE 软件和MathWorks^®的信息。

TIDA-00281 汽车类48V 1kW 电机驱动参考设计

TIDA-00281 是适用于 48V 汽车应用的三相无刷直流 (BLDC) 电机驱动器。该板旨在驱动 1kW 范围内的电机，可

应对高达 30A 的电流。此设计采用了与 C2000 LaunchPad^™开发套件结合使用的模拟电路，无需霍尔效应传感

器或正交编码器提供位置反馈即可旋转三相BLDC 电机。

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8.3.1.3 正温度系数(PTC) 加热器

电动汽车车厢的加热可能具有挑战性，因为与传统内燃机车辆相比，可用的废热是有限的。所以，有必要为纯电

动汽车(BEV) 和混合动力电动车 (HEV) 提供高压车厢加热器。作为暖通空调 (HVAC) 系统的一部分，PTC 车厢加

热器可以提高来自鼓风机的气流的温度。

在混合动力汽车/电动汽车中，由于尺寸限制或不使用内燃机，需要引入两个附加组件，这些组件在 HVAC 系统中

起着关键作用：

• 无刷直流(BLDC) 电机是一种代替发动机使空调压缩机旋转的直流电机。

• 正温度系数(PTC) 加热器或热泵代替发动机对冷却液进行加热。

汽车内部加热器模块设计需要：

• 有效减少隔离型元件数。

• 降低电磁干扰(EMI)，以优化系统性能。

8.3.1.3.1 系统方框图

Vdc

HV Battery

+

Temp

PTC

Load

PTC

Load

PTC

Load

Sensor

PTC

Load

+

Temp

1A

Vc

1B

7A

7B

I_1A

I_1B

I_7A

I_7B

1A

1B

2A

2B

3A

3B

PWM1

PWM2

CPU

32 bit

C28x

DSP core

Aux.

DC/DC

Lock-Step

120 MHz

LV

Battery

3V3

LDO

7A

7B

PWM7

VREG

1V2

Voltage

Supervisor

Window WDT

I_1, … 7A

I_1, … 7B

Temp

Comms

SPI

ADC

Vref

GPIO

LIN

CAN FD and

LIN

Transceiver

Vdc

CAN FD

图8-4. PTC

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8.3.1.3.2 PTC 资源

参考设计和相关培训视频

C2000™ MCU - 电动汽车(EV) 培训视频（视频）

此C2000™ MCU 视频集介绍了电动汽车(EV) 的英语和中文专项培训。

C2000™ MCU - 电机控制（视频）

此视频集提供有关电机控制、InstaSPIN™ 软件、DesignDRIVE 软件和MathWorks® 的信息。

如何为混合动力汽车/电动汽车设计加热和冷却系统

在本白皮书中，我们将介绍 48V、400V 或800V 混合动力汽车和电动汽车中的新型加热和冷却控制模块。其中，

您将通过示例和系统图了解这些模块中独特的子系统，最后我们将通过回顾这些子系统的功能解决方案来帮助您

开始规划自己的实施方案。

TIDA-01418 适用于HVAC 压缩机的汽车高电压高功率电机驱动器参考设计

该无刷直流 (BLDC) 电机参考设计通过使用后跟分立式绝缘栅双极晶体管(IGBT) 半桥的 UCC27712-Q1 高侧和低

侧栅极驱动器来控制汽车 HVAC（暖通空调）压缩机。该参考设计使用了 TI 的 InstaSPIN 软件，其中包含三相电

机控制算法。设计人员可通过在Piccolo 微控制器(MCU) 的只读存储器(ROM) 中使用专门的库来启用该算法，该

算法还为无传感器（速度和扭矩）电机控制应用的设计人员提供了专家级工具。

8.3.1.4 汽车HVAC 压缩机

在车辆中，传统 HVAC 压缩机的用途是冷却车厢。在混合动力汽车和电动汽车（HEV 和 EV）中，压缩机系统不

仅要冷却车厢，还要冷却为车辆提供动力的电池。

在混合动力汽车/电动汽车中，由于尺寸限制或不使用内燃机，需要引入两个附加组件，这些组件在 HVAC 系统中

起着关键作用：

• 无刷直流(BLDC) 电机是一种代替发动机使空调压缩机旋转的直流电机。

• 正温度系数(PTC) 加热器或热泵代替发动机对冷却液进行加热。

汽车HVAC 压缩机模块设计需要：

• 有效减少隔离型元件数。

• 降低EMI，以优化系统性能。

• 全面诊断，识别故障。

• 即使在低速下也能实现高效率和无传感器的扭矩控制。

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8.3.1.4.1 系统方框图

Vdc

HV Battery

+

1A

2A

Va

3A

+

Motor

Vb

Vc

Ic

1B

2B

Ia

3B

Ib

1A

1B

2A

2B

3A

3B

PWM1

PWM2

PWM3

CPU

32 bit

C28x

DSP core

Lock-Step

120 MHz

Aux.

DC/DC

LV

Battery

3V3

LDO

VREG

1V2

Voltage

Supervisor

Window WDT

Ia

Ib

Ic

Comms

SPI

LIN

CAN FD

ADC

Vref

Va

Vb

Vc

GPIO

CAN FD and

LIN

Transceiver

Vdc

图8-5. 汽车HVAC 压缩机

8.3.1.4.2 汽车HVAC 压缩机资源

参考设计和相关培训视频

C2000™ MCU - 电动汽车(EV) 培训视频（视频）

此C2000™ MCU 视频集介绍了电动汽车(EV) 的英语和中文专项培训。

C2000™ MCU - 电机控制（视频）

此视频集提供有关电机控制、InstaSPIN™ 软件、DesignDRIVE 软件和MathWorks® 的信息。

如何为混合动力汽车/电动汽车设计加热和冷却系统

在本白皮书中，我们将介绍 48V、400V 或800V 混合动力汽车和电动汽车中的新型加热和冷却控制模块。其中，

您将通过示例和系统图了解这些模块中独特的子系统，最后我们将通过回顾这些子系统的功能解决方案来帮助您

开始规划自己的实施方案。

在混合动力汽车和电动汽车HVAC 压缩机应用中实现可靠的实时控制

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8.3.1.5 单相在线交互式不间断电源(UPS)

在线交互式 UPS 使直流/交流逆变器保持在线状态，在正常情况下有可用的交流电源时会为电池充电。当交流电

源中断时，UPS 通过电池产生交流电源。

对于这种类型的 UPS，交流电源逆变器始终连接到 UPS 的输出端。当输入交流电源处于正常状态时，UPS 的逆

变器会反向工作（交流/直流模式），为电池充电。一旦输入电源出现故障，转换开关将打开，电源将从电池流向

UPS 输出端。此机制如下图所示。当交流电源处于可用状态时，转换开关S1 和S2 连接到“Line_ON”位置。当

出现电源故障时，S1 和S2 处于“Line_OFF”位置。

在线交互式 UPS 系统比在线双转换技术的成本更低，并可以保护关键负载免受电源故障、电源骤降、电源浪涌、

欠压和过压的影响。但是，这种类型的UPS 不能防止电气线路噪声、频率变化、开关瞬态和谐波失真。

8.3.1.5.1 系统方框图

V+

Q1

Vbat

Q3

C1

2A

1A

Ibat

Line_OFF

Io

Is

Line_OFF

S2

Lo

Lb

Vo

S1

Line_ON

Cb

C2

Q2

Q4

RL

Co

2B

1B

V-

Neutral

1A

1B

2A

PWM1

PWM2

Aux.

DC/DC

C28x

3V3

DC bus

2B

3V3

Is

V+

V-

Vbat

Ibat

Vo

ADC

Comms

SPI

LIN

CAN

Io

CAN &

LIN

Transceiver

GPIO

图8-6. 单相在线交互式UPS

8.3.1.5.2 单相在线交互式UPS 资源

参考设计和相关培训视频

TIDM-02002 适用于混合动力汽车/电动汽车车载充电器的CLLLC 谐振双有源电桥（视频）

具有双向功率流功能和软开关特性的 CLLLC 谐振 DAB 是混合动力电动汽车/电动汽车 (HEV/EV) 车载充电器和能

量存储应用的理想候选器件。此设计演示了在闭合电压和闭合电流环路模式中使用 C2000™ MCU 控制此电源拓

扑。采用此设计的硬件和软件可帮助您缩短产品上市时间。

PMP23069 功率密度大于180W/in³ 的3.6kW 单相图腾柱无桥PFC 参考设计

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此参考设计是一款基于 GaN 的3.6kW 单相连续导通模式 (CCM) 图腾柱功率因数校正 (PFC) 转换器，旨在实现更

高的功率密度。此功率级之后是一个小型升压转换器，这有助于缩小大容量电容器的尺寸。LMG3522 采用 GaN

功率级顶部冷却封装，具有集成驱动器和保护功能，可实现更高的效率、缩小低电源尺寸和降低复杂性。

F28004x 或F28002x C2000™ 控制器可用于所有高级控制，包括快速继电器控制、交流压降事件期间的小幅升压

运行、反向电流流动保护以及 PFC 和通用控制器之间的通信。PFC 在 65kHz 的开关频率下运行，可实现 98.7%

的峰值效率。

TIDUEG2C TIDM-02002 针对HEV/EV 车载充电器的双向CLLLC 谐振双有源电桥(DAB) 参考设计

具有双向功率流功能和软开关特性的 CLLLC 谐振 DAB 是混合动力电动汽车/电动汽车 (HEV/EV) 车载充电器和能

量存储应用的理想候选器件。此设计演示了在闭合电压和闭合电流环路模式中使用 C2000™ MCU 控制此电源拓

扑。采用此设计的硬件和软件可帮助您缩短产品上市时间。

TIDUAI7 TIDM-BIDIR-400-12：双向400V/12V 直流/直流转换器参考设计

此双向 400V-12V 直流/直流转换器参考设计是基于微控制器的隔离式双向直流/直流转换器实施方案。具有同步整

流功能的相移全桥 (PSFB) 在降压模式下控制从 400V 总线/电池到 12V 电池的能流，而推挽级在升压模式下控制

从低压电池到高压总线/电池的反向能流。此实施方案使用位于低压 (LV) 侧的德州仪器 (TI) 32 位微控制器

TMS320F28035 来实现对双向能流的闭环控制。这一数字控制器系统可以实施先进的控制策略，在不同条件下对

功率级进行优化控制，还提供系统级智能，从而在工作模式与PWM 开关模式之间进行安全无缝过渡。

TIDM-1000 基于Vienna 整流器且采用C2000 MCU 的三相功率因数校正参考设计

高功率三相功率因数校正应用（例如非车载电动汽车充电和通信电源整流器）中使用了 Vienna 整流器电源拓扑。

此设计说明了如何使用C2000 MCU 控制Vienna 整流器。

8.3.1.6 交流驱动器功率级模块

交流驱动器功率级模块是一种可将固定频率和电压转换为可调频率和交流电压源的电子器件。此器件可以控制交

流电机的速度、扭矩和方向。交流驱动器功率级模块在工业机械中广泛用于将电能转换为机械能（例如，输送

带、电梯、起重机、风扇、泵和压缩机）。交流驱动器功率级模块通常需要在标量电压或频率控制中或有传感器/

无传感器 FOC 运行过程中进行精确的电流和电压检测以实现速度和扭矩控制，以及针对短路和击穿提供强大的过

流保护。

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8.3.1.6.1 系统方框图

V_DC

DC bus

1A

1B

2A

2B

3A

V_a1

Filter

&

Rectifier

Bridge

ACIM or

PMSM

165~265

VAC

V_b1

V_c1

3B

Drum

3 phase voltage sensing

are only necessary for

FAST algorithm

I_a1

I_b1

I_c1

DC bus

1A

4A

4B

5A

5B

6A

PWM-1

PWM-2

PWM-3

PWM-4

PWM-5

PWM-6

XBAR

CPU

32 bit FPU

1B

2A

2B

3A

3B

4A

4B

5A

5B

6A

6B

V_a2

ACIM or

PMSM

V_b2

V_c2

I_a1

I_b1

I_c1

6B

Drum/Pump

V_a1

ADCA

I_a2

I_b2

I_c2

3 phase voltage sensing

are only necessary for

FAST algorithm

V_b1

V_c1

V_DC

T_mtr1

T_inv1

I_a2

I_b2

I_c2

LDO or

DC/DC

Aux. DC/DC

+3.3 V

+15 V

V_a2

V_b2

ADCC

V_c2

DC bus

T_mtr2

FO1

FO2

T_inv2

CMPSS1

CMPSS2

CMPSS3

CMPSS4

OSC & PLL

Relay for Power

Relay for Inlet

Relay for Outlet

Relay for Heating

GPIO

SCIA

System Control Unit

Debugger Host

SCIB

I2C

EEPROM

+3.3 V

图8-7. 使用三分流器电流检测的具有双电机控制的典型洗衣机和烘干机

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V_DC

DC bus

1A

1B

2A

3A

V_a1

V_b1

V_c1

Filter

&

Rectifier

Bridge

PM1

165~265

VAC

3B

2B

Drum

3 phase voltage sensing

are only necessary for

FAST algorithm

I_dclink1

DC bus

F280013x

1A

4A

4B

5A

6A

PWM-1

PWM-2

PWM-3

PWM-4

PWM-5

PWM-6

XBAR

CPU

32 bit FPU

1B

2A

2B

3A

3B

4A

4B

5A

5B

6A

6B

V_a2

PM2

V_b2

V_c2

I_dclink1

6B

5B

Drum/Pump

V_a1

V_b1

V_c1

V_DC

T_mtr1

T_inv1

ADCA

3 phase voltage sensing

are only necessary for

FAST algorithm

I_dclink2

LDO or

DC/DC

I_dclink2

V_a2

V_b2

V_c2

Aux. DC/DC

+3.3 V

+15 V

ADCC

T_mtr2

T_inv2

DC bus

FO1

FO2

CMPSS1

CMPSS2

Relay for Power

Relay for Valves

GPIO

SCIA

System Control Unit

Debugger Host

CMPSS3/4

OSC & PLL

SCIB

I2C

+3.3 V

EEPROM(option)

图8-8. 使用单分流器电流检测的具有双电机控制的典型洗衣机和烘干机

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V_DC

DC bus

1A

1B

2A

2B

3A

V_a1

Filter

&

Rectifier

Bridge

PM1

165~265

VAC

V_b1

V_c1

3B

Drum

3 phase voltage sensing

are only necessary for

FAST algorithm

I_dclink1

F280013x

LDO or

DC/DC

+3.3 V

1A

1B

2A

2B

3A

3B

Aux. DC/DC

PWM-1

PWM-2

CPU

32 bit FPU

DC bus

+15 V

I_dclink1

V_a1

V_b1

V_c1

PWM-3

XBAR

ADCA

ADCC

FO1

V_DC

T_mtr1

T_inv1

Relay for Power

Relay for Valves

GPIO

SCIA

System Control Unit

Debugger Host

CMPSS1

CMPSS2/3/4

OSC & PLL

SCIB

I2C

EEPROM(option)

+3.3 V

图8-9. 使用单分流器电流检测的具有单电机控制的典型洗衣机和烘干机

8.3.1.6.2 交流驱动器功率级模块资源

参考设计和相关培训视频

C2000™ MCU - 电机控制（视频）

此视频集提供有关电机控制、InstaSPIN™ 软件、DesignDRIVE 软件和MathWorks® 的信息。

TIDM-02010：具有数字交错式PFC、适用于HVAC 的双电机控制参考设计

TIDM-02010 参考设计是一款适用于 HVAC 应用变频空调室外机控制器的 1.5kW 双电机驱动和功率因数校正

(PFC) 控制参考设计。此参考设计展示了一种对压缩机和风扇电机驱动器以及数字交错式升压 PFC 实现无传感器

三相 PMSM 矢量控制的方法，可通过单个 C2000™ 微控制器满足新的效率标准。此参考设计提供的硬件和软件

已经过测试，而且可随时使用，有助于加快开发，从而缩短产品上市时间。本参考设计包括硬件设计文件和软件

代码。

通用电机控制工程和实验用户指南

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通用电机控制实验提供了使用 C2000 MCU 进行电机驱动控制的示例。此实验是包含不同无传感器（FAST^™、

eSMO、InstaSPIN™-BLDC）和有传感器（增量编码器、霍尔）电机控制技术（FOC、梯形）的构建示例的单个

工程。此实验中的系统功能和调试接口可用于各种三相逆变器电机评估套件或客户自己的洗衣机、烘干机或冰箱

应用电路板。此实验的示例代码包含在MotorControl 软件开发套件(SDK) 中。MotorControl SDK (MC SDK) 包含

一套紧密相关的软件基础架构、工具和文档，旨在尽可能缩短基于 C2000 MCU 的电机控制系统开发时间，适用

于各种三相电机控制应用。

变速空调(HVAC) 参考设计演示（视频）

此视频介绍了适用于搭载单个 C2000 MCU 的 HVAC 应用设计并采用交错式 PFC 的双电机控制解决方案。此演

示中还介绍了在该参考设计上实现的测试结果。

8.3.1.7 服务器或电信电源单元(PSU)

服务器或电信电源单元(PSU) 包含功率因数校正 (PFC) 级和直流/直流转换器级。通常使用图腾柱 PFC 作为PFC

级。对于直流/直流级，LLC 和相移全桥(PSFB) 是两种常用的拓扑。通常，当前服务器PSU 基于双芯片架构，如

图8-10 所示。电信PSU 更有可能采用单芯片架构，如图8-11 所示。

PFC 级从交流电源汲取与交流电压同相的正弦波电流，并在其输出端保持稳定的直流总线电压（VDC，通常为

+400V）。该输出电压施加到直流/直流级的输入端，可将其转换为隔离式低输出电压Vout（服务器为 12V/48V，

电信为48V）。

8.3.1.7.1 系统方框图

Dc bus

V_BUS

V_OUT

GaN

2A

GaN

3A

Si

V_ACL

4A

5A

1A

95~275

VAC

F

I

+

L

T

E

R

I_PFC

GaN

2B

GaN

3B

Si

V_ACN

4B

5B

6B

6A

1B

I_RES

I_OUT

4A

4B

1A

1B

2A

Aux.

Isolated

DC/DC

PWM1

PWM2

PWM3

PWM4

PWM1

PWM2

PWM3

PWM4

Aux.

DC/DC

C28x

3V3

C28x

5A

5B

DC bus

2B

3A

3B

3V3

I/O

3V3

6A

6B

V_ACL

V_OUT

V_ACN

V_BUS

I_RES

I_OUT

Comms

ADC

I_PFC

SPI

GPIO

UART

FSI

UART

FSI

GPIO

Host

图8-10. 典型的服务器PSU 架构

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Dc bus

V_BUS

V_OUT

GaN

3A

Si

2A

4A

5A

95~275

VAC

F

I

+

L

T

E

R

GaN

3B

Si

4B

5B

6B

2B

6A

I_RES

I_OUT

V_OUT

V_ACL

V_ACN

V_BUS

AMC1311

C28x

ADC

I_PFC

I_RES

I_OUT

Aux.

DC/DC

3V3

DC bus

1A

1B

2A

PWM1

PWM2

PWM3

PWM4

PWM5

3V3

2B

3A

3B

4A

4B

I/On

Comms

5A

5B

I2C

PMB us

SPI

UART

CAN

6A

6B

PWM6

Host

图8-11. 典型的电信PSU 架构

8.3.1.7.2 服务器或电信PSU 资源

参考设计和相关培训视频

TIDM-1007 高效GaN CCM 图腾柱无桥功率因数校正(PFC) 参考设计

交错式连续导通模式 (CCM) 图腾柱 (TTPL) 无桥功率因数校正 (PFC) 采用高带隙 GaN 器件，由于具有电源效率

高和尺寸小的特点，因此是极具吸引力的电源拓扑。此设计说明了使用 C2000 MCU 和 LMG3410 GaN FET 模块

来控制此功率级的方法。为了提高效率，采用了自适应死区时间和切相方法。非线性电压补偿器旨在减少瞬态期

间的过冲和下冲。此设计选择基于软件锁相环(SPLL) 的方案来精确地驱动图腾柱电桥。采用此设计的硬件和软件

可帮助您缩短产品上市时间。

TIDM-1007 交错式CCM 图腾柱PFC 参考设计（视频）

此视频介绍了使用 C2000 微控制器控制图腾柱 PFC 所需的硬件要素、控制要素和软件设计。此演示中还介绍了

在该参考设计上实现的测试结果。

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TIDA-010203 采用C2000 和GaN 的4kW 单相图腾柱PFC 参考设计

此参考设计是一款具有 F280049/F280025 控制卡和 LMG342x EVM 板的 4kW CCM 图腾柱 PFC。此设计展示了

一个强大的 PFC 解决方案，它通过将控制器接地置于 MOSFET 桥臂的中间来避免隔离式电流检测。得益于非隔

离特性，可以通过高速放大器 OPA607 来实现交流电流检测，从而帮助实现可靠的过流保护。在此设计中，效

率、热感图像、交流压降、雷电浪涌和 EMI CE 均进行了充分的验证。此参考设计具有完整的测试数据，显示了

采用C2000 和GaN 的图腾柱PFC 具有更高的成熟度，并且是高效产品PFC 级设计的良好研究平台。

采用GaN 和C2000™ 实时控制MCU 的高效PFC 级（视频）

GaN 功率FET 和C2000™ MCU 支持图腾柱功率因数校正(PFC) 拓扑，可消除桥式整流器的功率损耗。

TIDM-02000 使用C2000™ 实时MCU 的峰值电流模式控制相移全桥参考设计

该设计采用数字化峰值电流模式控制型 (PCMC) 相移全桥 (PSFB) 直流/直流转换器，可将 400V 直流输入转换为

稳定的 12V 直流输出。该设计的亮点是：基于 4 类 PWM 和内部斜坡补偿的全新 PCMC 波形生成，以及简单的

PCMC 实现。采用来自C2000 实时微控制器系列的TMS320F280049C MCU。

TIDA-010062 1kW、80 Plus Titanium、GaN CCM 图腾柱无桥PFC 和半桥LLC 参考设计

此参考设计是一种数字控制的紧凑型 1kW 交流/直流电源设计，适用于服务器电源单元 (PSU) 和通信电源整流器

应用。该高效设计支持两个主要功率级，包括一个前端连续导通模式 (CCM) 图腾柱无桥功率因数校正 (PFC) 级。

PFC 级采用带有集成驱动器的 LMG341x GaN FET，可在较宽的负载范围内实现更高的效率，并且符合 80 Plus

Titanium 要求。此设计还支持半桥 LLC 隔离式直流/直流级，以便在 1kW 功率下获得 +12V 直流输出。两个控制

卡使用C2000™ 入门级性能MCU 来控制两个功率级。

TIDM-1001 使用C2000™ MCU 的两相交错式LLC 谐振转换器参考设计

谐振转换器是常用的直流/直流转换器，通常用于服务器、电信、汽车、工业和其他电源应用。这些转换器性能

（效率、功率密度等）高，且不断提高各种行业标准要求和功率密度目标，是中高级电源应用的理想之选。

此参考设计实现了 500W 的数控式两相交错 LLC 谐振转换器。该系统由单个 C2000™ 微控制器 (MCU)

TMS320F280025C 控制，还可在所有工作模式下生成适合所有电源电子开关器件的PWM 波形。此设计通过利用

创新的电流共享技术，可准确地实现相间均流。

有关详细信息，请参阅商用网络和服务器PSU。

F2800x C2000™ 实时MCU 系列的硬件设计指南

这是使用 C2000 器件的硬件开发人员的基本指南，有助于简化设计过程，同时降低设计故障的可能性。论述的主

要主题包括：电源要求、通用输入/输出(GPIO) 连接、模拟输入和ADC、时钟生成和要求以及JTAG 调试等。

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9 器件和文档支持

TI 提供大量的开发工具。下面列出了用于评估器件性能、生成代码和开发解决方案的工具和软件。

9.1 入门和后续步骤

C2000™ 实时控制微控制器(MCU) 入门指南涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要

的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。

9.2 器件命名规则

为了标示产品开发周期所处的阶段，TI 为所有 DSP 器件和支持工具的器件型号分配了前缀。每个 DSP 商用产品

系列成员都具有以下三个前缀之一：TMX、TMP 或 TMS（例如，TMS320F2800155）。德州仪器 (TI) 为其支持

工具推荐使用三种可能的前缀指示符中的两个：TMDX 和 TMDS。这些前缀代表了产品开发的发展阶段，即从工

程原型（TMX 和TMDX）直到完全合格的生产器件和工具（TMS 和TMDS）。

Device development evolutionary flow:

TMX Experimental device that is not necessarily representative of the final device's electrical specifications and

may not use production assembly flow.

TMP Prototype device that is not necessarily the final silicon die and may not necessarily meet final electrical

specifications.

TMS Production version of the silicon die that is fully qualified.

Support tool development evolutionary flow:

TMDX Development-support product that has not yet completed Texas Instruments internal qualification testing.

TMDS Fully-qualified development-support product.

TMX and TMP devices and TMDX development-support tools are shipped against the following disclaimer:

"Developmental product is intended for internal evaluation purposes."

Production devices and TMDS development-support tools have been characterized fully, and the quality and

reliability of the device have been demonstrated fully. TI's standard warranty applies.

Predictions show that prototype devices (X or P) have a greater failure rate than the standard production

devices. Texas Instruments recommends that these devices not be used in any production system because their

expected end-use failure rate still is undefined. Only qualified production devices are to be used.

TI 器件的命名规则还包括一个带有器件系列名称的后缀。该后缀包含封装类型（例如 PN）和温度范围（例如

Q）。

如需 TMS320F280015x 器件 PN、PM、PHP 和 RHB 封装类型的可订购器件型号，请参阅本文档的“封装选项

附录”，浏览ti.com，或联系您的TI 销售代表。

有关芯片上器件命名规则标记的其他说明，请参阅TMS320F280015x 实时MCU 器件勘误表。

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Generic Part Number:

Orderable Part Number:

TMS

X

320

F

2800155

-Q1

Q1

Q

PN

R

PREFIX^(A)

AUTOMOTIVE AEC-Q100 QUALIFICATION

TMX (X) = experimental device

TMS (blank) = qualified device

(blank) = Not AEC-Q100 qualified

Q1 = AEC-Q100 Grade 1 qualification

DEVICE FAMILY

SHIPPING OPTIONS

320 = TMS320 MCU Family

(blank) = Tray

R = Tape and Reel

TECHNOLOGY

F = Flash

PACKAGE TYPE

PN = 80-pin Low-Profile Quad Flatpack (LQFP)

PM = 64-pin LQFP

DEVICE

PHP = 48-pin PowerPAD™ Thermally Enhanced Thin Quad Flatpack (HTQFP)

RHB = 32-pin Very Thin Quad Flatpack No-Lead (VQFN)

2800157 2800156

2800155 2800154

2800153 2800152

TEMPERATURE RANGE

S = –40°C to 125°C (T_A)

Q = –40°C to 125°C (T_A)

A. 可订购器件型号使用前缀X。

图9-1. 器件命名规则

9.3 标识

图9-2、图9-3、图9-4、图9-5 和图9-6 展示了封装编号法。表9-1 列出了器件修订版本代码。

$$ = Wafer Fab Code (one or two characters)

# = Silicon Revision Code

YM = 2-digit Year/Month Code

LLLL = Assembly Lot Code

XF28

00157SPN

$$#-YMLLLLS

S = Assembly Site Code per QSS 005-120

G4 = ECAT

G4

Pin 1

图9-2. PN 封装的封装编号法

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$$ = Wafer Fab Code (one or two characters)

# = Silicon Revision Code

YM = 2-digit Year/Month Code

LLLL = Assembly Lot Code

XF28

00157QPNQ

$$#-YMLLLLS

S = Assembly Site Code per QSS 005-120

G4 = ECAT

G4

Pin 1

图9-3. PN 封装的封装编号法（通过AEC-Q100 1 级认证）

$$ = Wafer Fab Code (one or two characters)

# = Silicon Revision Code

YM = 2-digit Year/Month Code

LLLL = Assembly Lot Code

XF28

00157QPMQ

$$#-YMLLLLS

S = Assembly Site Code per QSS 005-120

G4 = ECAT

G4

Pin 1

图9-4. PM 封装的封装编号法（通过AEC-Q100 1 级认证）

$$ = Wafer Fab Code (one or two characters)

# = Silicon Revision Code

YM = 2-digit Year/Month Code

TI XF2800

157QPHPQ

YMLLLLS

LLLL = Assembly Lot Code

S = Assembly Site Code per QSS 005-120

$$# G4

G4 = ECAT

Pin 1

图9-5. PHP 封装的封装编号法（通过AEC-Q100 1 级认证）

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# = Silicon Revision Code

YM = 2-digit Year/Month Code

LLLL = Assembly Lot Code

XF28001

57QRHBQ

TI YMS#

LLLL G4

S = Assembly Site Code per QSS 005-120

G4 = ECAT

Pin 1

图9-6. RHB 封装的封装编号法（通过AEC-Q100 1 级认证）

表9-1. 版本标识

REVID⁽¹⁾

地址：0x5D00C

器件修订版本代码

器件修订版本

备注

0

0x0000 0001

0x0000 0002

该器件修订版本以TMX 形式提供。

该器件修订版本的代码为TMX。

空白

A

(1) 器件修订版本ID

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9.4 工具与软件

TI 提供大量的开发工具。下面是部分用于评估器件性能、生成代码和开发解决方案的工具和软件。若要查看

C2000™ 实时控制MCU 的所有可用工具和软件，请访问C2000 实时控制MCU - 设计和开发页面。

开发工具

TI Resource Explorer

要增强您的体验，请务必查看TI Resource Explorer 以浏览应用的示例、库和文档。

软件工具

用于C2000 MCU 的C2000Ware

用于 C2000™ MCU 的 C2000Ware 是一系列紧密相关的软件和文档，旨在尽可能缩短软件开发时间。它包括特

定于器件的驱动程序、库和外设示例。

DigitalPower SDK

DigitalPower SDK 包含一套紧密相关的软件基础架构、工具和文档，旨在尽可能缩短基于 C2000 MCU 的数字电

源系统的开发时间，可适用于各种交流/直流、直流/直流和直流/交流电源应用。该软件包含可运行于 C2000 数字

电源评估模块 (EVM) 的固件和适用于太阳能、电信、服务器、电动汽车充电器和工业电力输送应用的 TI Designs

(TID)。DigitalPower SDK 包含数字电源应用在开发和评估等各阶段所需的所有资源。

MotorControl SDK

MotorControl SDK 包含一系列紧密相关的软件架构、工具和文档，旨在尽可能缩短基于 C2000 MCU 的电机控制

系统开发时间，适用于各种三相电机控制应用。软件包含可运行于 C2000 电机控制评估模块 (EVM) 的固件和适

用于工业驱动和其他电机控制的 TI Designs (TID)。MotorControl SDK 包含高性能电机控制应用在开发和评估等

各阶段所需的所有资源。

Code Composer Studio^™集成开发环境(IDE)

Code Composer Studio 是一款适用于TI 微控制器和处理器的集成开发环境(IDE)。它包含一整套用于开发和调试

嵌入式应用的工具。Code Composer Studio 可在 Windows^®、Linux^®和 macOS^®桌面上下载。此外，可以通过

访问 https://dev.ti.com，在云中使用它。Code Composer Studio 包含用于优化的 C/C++ 编译器、源代码编辑

器、项目构建环境、调试器、性能分析器以及很多其他功能。直观的 IDE 将引导您完成应用开发流程的每个步骤

熟悉的工具和界面让您能够比以前更快地上手。Code Composer Studio 的桌面版本将 Eclipse 软件框架的优势与

TI 先进的功能相结合，提供了一种功能丰富的优异开发环境。基于云的 Code Composer Studio 利用 Theia 应用

程序框架，无需下载和安装大量软件即可在云中进行开发。

SysConfig 系统配置工具

SysConfig 是一个全面的图形实用程序集合，用于配置引脚、外设、无线电、子系统和其他组件。SysConfig 可助

您直观地管理、发现和解决冲突，以便您有更多时间创建差异化应用。该工具的输出包括 C 头文件和代码文件，

这些文件可与软件开发套件 (SDK) 示例配合使用，或用于配置自定义软件。SysConfig 工具会自动选择满足输入

要求的 pinmux 设置。SysConfig 工具作为独立安装程序集成在 CCS 中，也可以通过 dev.ti.com 云工具门户使

用。有关SysConfig 系统配置工具的更多信息，请访问系统配置工具页面。

C2000 第三方搜索工具

TI 与多家公司携手推出适用于 TI C2000 器件的各种解决方案和服务。这些公司可使用 C2000 器件加速量产流

程。下载此搜索工具，快速浏览第三方详细信息，并寻找合适的第三方来满足您的需求。

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UniFlash 独立闪存工具

UniFlash 是一款独立工具，用于通过GUI、命令行或脚本接口对片上闪存存储器进行编程。

模型

您可以从产品的“设计与开发”页面下载各种模型。这些模型包括 I/O 缓冲器信息规范 (IBIS) 模型和边界扫描描

述语言 (BSDL) 模型。若要查看所有可用模型，请访问每个器件的“设计与开发”页面的“设计工具与仿真”部

分。

培训

为帮助设计工程师充分利用C2000 微控制器的特性和性能，TI 开发了各种培训资源。通过利用在线培训资料和可

下载的实际操作技术讲座，可方便地获得关于 C2000 微控制器系列的全方位的实际知识。这些培训资源旨在简化

学习过程，同时缩短开发时间并加快产品上市速度。有关各种培训资源的更多信息，请访问 C2000™ 实时控制

MCU - 支持和培训站点。

9.5 文档支持

To receive notification of documentation updates, navigate to the device product folder on ti.com. Click on

Subscribe to updates to register and receive a weekly digest of any product information that has changed. For

change details, review the revision history included in any revised document.

下面列出了介绍处理器、相关外设以及其他配套技术资料的最新文档。

勘误

TMS320F280015x 实时MCU 器件勘误表介绍了有关器件的已知公告，并给出了权变措施。

技术参考手册

TMS320F280015x 实时微控制器技术参考手册详述了 F280015x 实时微控制器中每个外设和子系统的集成、环

境、功能说明和编程模型。

CPU 用户指南

TMS320C28x CPU 和指令集参考指南介绍了 TMS320C28x 定点数字信号处理器 (DSP) 的中央处理器 (CPU) 和

汇编语言指令。此参考指南还介绍了这些DSP 上可用的仿真特性。

TMS320C28x 扩展指令集技术参考手册介绍了TMU、VCU-II 和FPU 加速器的架构、流水线和指令集。

外设指南

C2000 实时控制外设参考指南介绍了28x DSP 的外设参考指南。

工具指南

TMS320C28x 汇编语言工具 v22.6.0.LTS 用户指南介绍了用于 TMS320C28x 器件的汇编语言工具（用于开发汇

编语言代码的汇编器和其他工具）、汇编器指令、宏、通用目标文件格式和符号调试指令。

TMS320C28x 优化 C/C++ 编译器 v22.6.0.LTS 用户指南介绍了 TMS320C28x C/C++ 编译器。此编译器接受

ANSI 标准C/C++ 源代码，并为TMS320C28x 器件生成TMS320 DSP 汇编语言源代码。

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应用报告

SMT 和封装应用手册网站列出了有关 TI Surface Mount Technology (SMT) 的文档以及涵盖各种封装相关主题的

应用手册。

半导体包装方法介绍了向最终用户发货时对半导体器件使用的包装方法。

计算嵌入式处理器的有效使用寿命介绍了如何计算 TI 嵌入式处理器 (EP) 在电子系统中运行时的有效使用寿命。

本文档的目标读者为希望确定TI EP 的可靠性是否符合终端系统可靠性要求的总工程师。

IBIS（I/O 缓冲器信息规范）建模简介讨论了 IBIS 的各个方面，包括其历史、优势、兼容性、模型生成流程、输

入/输出结构建模中的数据要求以及未来趋势。

C2000™ 微控制器的串行闪存编程介绍了使用闪存内核和ROM 加载程序对器件进行串行编程。

使用 C2000™ 实时微控制器的基本开发指南更深入探究了使与实时控制系统相关的C2000 微控制器 (MCU) 脱颖

而出的器件。

9.6 支持资源

TI E2E^™支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解

答或提出自己的问题可获得所需的快速设计帮助。

链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅

TI 的《使用条款》。

9.7 商标

PowerPAD^™, C2000^™, Code Composer Studio^™, InstaSPIN^™, LaunchPad^™, FAST^™, and TI E2E^™are

trademarks of Texas Instruments.

Bosch^®is a registered trademark of Robert Bosch GmbH Corporation.

MathWorks^®is a registered trademark of The MathWorks, Inc.

Windows^®is a registered trademark of Microsoft Corporation.

Linux^®is a registered trademark of Linus Torvalds.

macOS^®is a registered trademark of Apple Inc.

所有商标均为其各自所有者的财产。

9.8 静电放电警告

静电放电(ESD) 会损坏这个集成电路。德州仪器(TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理

和安装程序，可能会损坏集成电路。

ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参

数更改都可能会导致器件与其发布的规格不相符。

9.9 术语表

TI 术语表

本术语表列出并解释了术语、首字母缩略词和定义。

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10 机械、封装和可订购信息

下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，且

不会对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。

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卷带包装信息

REEL DIMENSIONS

TAPE DIMENSIONS

K0

P1

W

B0

Reel

Diameter

Cavity

A0

A0 Dimension designed to accommodate the component width

B0 Dimension designed to accommodate the component length

K0 Dimension designed to accommodate the component thickness

Overall width of the carrier tape

W

P1 Pitch between successive cavity centers

Reel Width (W1)

QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE

Sprocket Holes

Q1 Q2

Q3 Q4

Q1 Q2

Q3 Q4

User Direction of Feed

Pocket Quadrants

所有尺寸均为标称值。

卷带

宽度W1

(mm)

卷带

A0

(mm)

B0

(mm)

K0

(mm)

P1

(mm)

W

(mm)

Pin1

象限

封装

SPQ

5000

1000

直径(mm)

330.0

器件

类型

VQFN

HTQFP

LQFP

封装图

RHB

PHP

PM

引脚

32

48

64

80

F2800157QRHBRQ1

F2800156QRHBRQ1

F2800155QRHBRQ1

F2800154QRHBRQ1

F2800153QRHBRQ1

F2800152QRHBRQ1

F2800157SPHPR

12.4

16.4

24.4

5.3

1.1

1.5

2.1

2.0

8.0

12.0

16.0

24.0

Q2

5.3

8.0

5.3

8.0

5.3

8.0

5.3

8.0

9.6

12.0

16.0

24.0

F2800157QPHPRQ1

F2800156QPHPRQ1

F2800155QPHPRQ1

F2800154QPHPRQ1

F2800153QPHPRQ1

F2800152QPHPRQ1

F2800157SPMR

9.6

13.0

16.0

13.0

16.0

F2800157QPMRQ1

F2800156QPMRQ1

F2800155QPMRQ1

F2800154QPMRQ1

F2800157SPNR

LQFP

PM

LQFP

PM

LQFP

PM

LQFP

PM

LQFP

PN

F2800157QPNRQ1

F2800156QPNRQ1

F2800155QPNRQ1

F2800154QPNRQ1

LQFP

PN

LQFP

PN

LQFP

PN

LQFP

PN

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TAPE AND REEL BOX DIMENSIONS

Width (mm)

H

W

L

所有尺寸均为标称值。

SPQ

5000

1000

长度(mm)

367.0

336.6

367.0

宽度(mm)

367.0

336.6

367.0

高度(mm)

35.0

31.8

41.3

55.0

器件

F2800157QRHBRQ1

F2800156QRHBRQ1

F2800155QRHBRQ1

F2800154QRHBRQ1

F2800153QRHBRQ1

F2800152QRHBRQ1

F2800157SPHPR

封装类型

VQFN

HTQFP

LQFP

封装图

RHB

PHP

PM

引脚

32

48

64

80

F2800157QPHPRQ1

F2800156QPHPRQ1

F2800155QPHPRQ1

F2800154QPHPRQ1

F2800153QPHPRQ1

F2800152QPHPRQ1

F2800157SPMR

F2800157QPMRQ1

F2800156QPMRQ1

F2800155QPMRQ1

F2800154QPMRQ1

F2800157SPNR

LQFP

PM

LQFP

PM

LQFP

PM

LQFP

PM

LQFP

PN

F2800157QPNRQ1

F2800156QPNRQ1

F2800155QPNRQ1

F2800154QPNRQ1

LQFP

PN

LQFP

PN

LQFP

PN

LQFP

PN

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托盘

L - Outer tray length without tabs

KO -

Outer

tray

height

W -

Outer

tray

width

Text

P1 - Tray unit pocket pitch

CW - Measurement for tray edge (Y direction) to corner pocket center

CL - Measurement for tray edge (X direction) to corner pocket center

Chamfer on Tray corner indicates Pin 1 orientation of packed units.

所有尺寸均为标称值。

CL

最高温度

（摄氏度）

器件阵列矩

阵

SPQ

L (mm)

W (mm)

P1 (mm)

CW (mm)

K0 (μm)

器件

封装类型

封装名称

引脚

(mm)

11.1

13.1

14.3

F2800157SPHP

F2800157QPHPQ1

F2800156QPHPQ1

F2800155SPHP

F2800157SPM

HTQFP

LQFP

PHP

PM

PN

48

64

80

250

160

119

10 x 25

8 x 20

7 x 17

150

315

135.9

7620

12.2

15.2

17.9

11.25

13

F2800157QPMQ1

F2800156QPMQ1

F2800155SPM

13

F2800157SPN

13.95

F2800157QPNQ1

F2800156QPNQ1

F2800155SPN

PN

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Product Folder Links: TMS320F2800157-Q1 TMS320F2800157

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邮寄地址：Texas Instruments, Post Office Box 655303, Dallas, Texas 75265


型号：	XF2800157QPMQ1
厂家：	TEXAS INSTRUMENTS
描述：	具有 HRPWM、CAN-FD、锁步 ASIL B、0 级和 1 级、120MHz 频率、256KB 闪存的汽车级 C2000™ 32 位 MCU \| PM \| 64 \| -40 to 125 闪存
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XF2800157QPMQ1 [TI]

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XF2B-2145-31A