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TLC1514 , TLC1518
5 V , 10位, 400 KSPS , 4/8通道,低功耗,
串行模拟数字转换器具有自动关机
SLAS252 - 1999年12月
D
D
D
D
D
D
D
最大吞吐量400 KSPS
内置的参考和8× FIFO
微分/积分非线性误差:
±0.5
LSB(最大值)
信号与噪声和失真比:
59分贝,女
i
= 12千赫
无杂散动态范围72 dB时,
f
i
= 12千赫
SPI / DSP兼容的串行接口用
SCLK高达20MHz
单电源5 VDC
DW或PW包装
( TOP VIEW )
D
D
D
D
D
D
模拟量输入范围为0 V至电源电压
与500 kHz的带宽
硬件控制,可编程
采样周期
低工作电流(4 mA的5.5 V
外部参考, 6毫安在5.5 V ,内部参考)
掉电:软件/硬件
掉电模式( 1
µA
马克斯, EXT REF ) ,
自动省电模式( 5
µA,
EXT REF )
可编程自动通道扫描
引脚兼容的12位升级型号
( TLC2554 , TLC2558 )
D组或PW包装
( TOP VIEW )
SDO
SDI
SCLK
EOC / ( INT )
V
CC
A0
A1
A2
A3
A4
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
CS
REFP
REFM
FS
PWDN
GND
CSTART
A7
A6
A5
SDO
SDI
SCLK
EOC / ( INT )
V
CC
A0
A1
A2
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
CS
REFP
REFM
FS
PWDN
GND
CSTART
A3
描述
在TLC1518与TLC1514是一个家庭的高性能, 10位,低功耗, 1.4
µs,
CMOS特区
模拟 - 数字转换器( ADC ),它由5 V单电源供电。这些器件具有三个
数字输入和一个3态输出[片选( CS ) ,串行输入输出时钟( SCLK ) ,串行数据输入( SDI ) ,和
串行数据输出( SDO) ] ,提供了一个直接的4线接口,最流行的主机的串行端口
微处理器( SPI接口) 。当与DSP接口,一个帧同步信号( FS)的信号被用于指示所述
启动串行数据帧。
除了高速的A / D转换器和通用的控制能力,这些设备有一个片上的模拟
多路复用器,可以选择任何模拟输入或三个内部自测试电压之一。采样和保持
函数的第四个SCLK边缘(正常采样)之后自动启动,或者可以通过一个特殊的控制
销, CSTART ,延长采样期间(扩展采样) 。正常取样周期也可以是
编程为短( 12个SCLK ) ,长( 24个SCLK ),以适应更快的SCLK操作受欢迎
其中高性能的信号处理器。在TLC1518和TLC1514被设计为具有非常低的操作
功耗。节电功能的软件/硬件/自动断电进一步增强
模式和可编程的转换速度。该转换器采用外部SCLK作为源
转换时钟。有一个4 - V内部基准电压可与可选的外部基准也可以使用
以达到最大的灵活性。
请注意,一个重要的通知有关可用性,标准保修,并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
©
1999年,德州仪器
邮政信箱655303
达拉斯,德克萨斯州75265
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功能框图
VCC
REFP
REFM
1518
A0
A1
A2
A3
A4
A5
A6
A7
1514
A0
X
A1
X
A2
X
A3
X
SDI
4V
参考
FIFO
10位
×
8
低功耗
10-BIT
SAR ADC
转变
时钟
CFR
M
U
X
SDO
类似物
MUX
S / H
命令
解码
CMR ( 4个MSB )
SCLK
CS
FS
CSTART
PWDN
控制逻辑
EOC / ( INT )
GND
可选项
包装设备
TA
- 40 ° C至85°C
20-TSSOP
( PW )
TLC1518IPW
20-SOIC
( DW )
TLC1518IDW
16-SOIC
(D)
TLC1514ID
16-TSSOP
( PW )
TLC1514IPW
2
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终端功能
终奌站
名字
A0
A1
A2
A3
A0
A1
A2
A3
A4
A5
A6
A7
TLC1514
6
7
8
9
TLC1518
6
7
8
9
10
11
12
13
20
I
模拟信号输入。模拟输入被加到这些端子,并且在内部
复用。驱动源阻抗应小于或等于1千欧。
对于源阻抗大于1 kΩ的,使用异步转换启动信号CSTART
( CSTART低电平时间控制采样周期)或程序较长采样周期增加
采样时间。
I / O
描述
CS
16
I
片选。在CS输入高电平到低电平的跳变复位内部4位计数器,使SDI ,
并删除最大设定时间内从三态SDO 。 SDI是一个建立时间内禁用
后的4位计数器计数到16(时钟沿)或由低到高的CS的过渡为准
首先发生。后CS的上升沿,SDO是三态。
CS可以用来在FS销时的专用串行端口被使用。
此终端控制从所选多路复用信道的模拟输入的采样的开始。
从高至低跳变启动模拟输入信号进行采样。由低到高的转变提出了
S / H在保持模式,启动转换。该输入是独立于SCLK和工作时
CS为高电平(无效) 。 CSTART的低时间控制的采样周期的持续时间
转换器(扩展采样) 。
配合这个终端VCC如果不使用。
转换结束或中断主处理器。
[编程为EOC ] :
这个输出会从高至低逻辑电平处的所述端
采样周期并保持低电平直到转换完成和数据准备转移。
EOC采用的是转换模式仅00 。
[编程为INT] :
该引脚也可以被编程为一个中断输出信号的
主处理器。 INT的下降沿表示数据已准备好输出。下面CS ↓或
FS ↑清除INT 。 INT的下降沿使SDO返回三态,即使CS仍然有效。
CSTART
10
14
I
EOC / ( INT )
4
4
O
FS
13
17
I
DSP帧同步输入。指示或缩小该装置的串行数据帧的开始的。如果FS
仍然很低,在CS的下降沿, SDI未启用之前,积极财政司司长提出。一
在FS输入高电平到低电平的跳变复位内部4位计数器,使SDI内
最大安装时间。 SDI是一个建立时间内禁用后4位计数器计数到16 (时钟
边)或由低到高的CS过渡先发生者为准。 SDO是三态的第16位之后
被提出。
配合这个终端VCC如果不使用。
接地回路的内部电路。除非另有说明,所有的电压测量值相
对于GND 。
模拟和参考电路断电时,该引脚为逻辑0 。该设备可以
通过主动CS或CSTART重新启动后,该引脚被拉回逻辑之一。
输入串行时钟。这个终端装置接收来自主处理器的串行SCLK 。 SCLK用于
到时钟输入的SDI到输入寄存器。它也可以用来作为转换时钟的源。
串行数据输入。输入数据被呈现的MSB ( D15 )的第一。第4位的最高位,
D( 15-12 )被解码为16命令中的一个(12只用于TLC1514 ) 。所有尾随空白
用零填充。该配置写命令需要额外的12位数据。
当FS的不使用(FS = 1 )时,第一MSB( D15 )是CS的下降沿之后,预期和是
中移动在SCLK的上升沿( CS ↓后)。
当FS时(典型的有来自DSP的积极FS )的第一个MSB ( D15 )后,预计
FS下降的边缘,并移入在SCLK的下降沿。
GND
PWDN
SCLK
SDI
11
12
3
2
15
16
3
2
I
I
I
I
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终端功能(续)
终奌站
名字
SDO
TLC1514
1
TLC1518
1
O
三态串行输出的A / D转换结果。 SDO保持在高阻抗状态
当CS为高电平,后CS下降沿,直到MSB ( D15 )呈现。输出
格式是MSB ( D15 )第一。
当FS的不使用(FS = 1 ,在CS的下降沿) ,最高位( D15 )被呈现给SDO
销的CS下降沿之后,和连续的数据可在SCLK的上升沿。
当FS时( FS = 0 CS下降沿) ,该MSB ( D15 )的后向SDO
被检测到的CS和FS = 0的下降沿。连续数据可在SCLK的下降沿。
(这一般是用于从一个DSP的有源FS )。
对于转换和FIFO读周期中,前10位是从以前的转换结果
(数据),其次是6不用管它。从SDO为CFR第4位读周期应该被忽略。
该寄存器的内容是,在过去12位。 SDO是第16位后, 3表示。
REFM
REFP
14
15
18
19
I
I
外部基准输入或内部参考脱钩。
外部基准输入或内部参考脱钩。 10 (并联电容器
µF
和0.1
µF
之间REFP和REFM )的最大输入电压范围由差确定
施加到该端子上的电压和所述REFM终端,当外部参考值之间
被使用。
正电源电压
I / O
描述
VCC
5
5
I
详细说明
模拟输入和内部测试电压
4/8个模拟输入和三个内部测试输入由根据模拟多路选择
输入的命令。输入多路复用器是一个突破前先型,以减少输入到输入噪声注入
从产生的信道切换。
伪差分/单端输入
所有模拟输入可被编程为单端或伪差分模式。伪差分模式
通过设置CFR.D7启用 - 1.只有三个模拟输入通道(或七个通道的TLC1518 )是
可用于TLC1514因为一个输入端( A 1为TLC1514或A2为TLC1518 )被用作负输入端时
伪差分模式下被使用。负输入引脚最多可以有0.2 V的纹波。这通常用于
地面的噪声抑制。
& QUOT ;
变流器
在TLC1514 / 18采用利用电荷再分配DAC的10位逐次逼近型ADC 。图1
示出的DAC的简化版本。
采样电容器取得在采样周期上Ain的信号。当转换过程
开始时, SAR控制逻辑和电荷再分配DAC用于加减固定金额收费的
从采样电容,以使所述比较器到平衡状态。当比较器
均衡,在转换完成并产生ADC输出代码。
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收费
再分配
DAC
艾因
_
+
控制
逻辑
ADC CODE
REFM
逐次逼近系统图1.简化模型
串行接口
输入数据格式
最高位
D15–D12
命令
D11–D0
配置数据字段
最低位
输入的数据是二进制的。所有尾随空白,可以用零填充。
输出数据格式阅读CFR
最高位
D15–D12
不在乎
D11–D0
登记内容
最低位
输出数据格式转换/读FIFO
最高位
D15–D6
转换结果
D5–D0
不在乎
最低位
输出数据格式为二进制(单极性直接二进制)或二进制补码。
二进制
零标度代码= 000H , Vcode = VREFM
满量程码=至3FFh , Vcode = VREFP - 1 LSB
二进制补码
负满量程码= 200H , Vcode = VREFM
满量程码= 1FFh的, Vcode = VREFP - 1 LSB
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    5 V , 10位, 400 KSPS , 4/8通道,低功耗,串行模拟数字转换器具有自动关机

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