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TLV2541IDR 2.7 V至5.5 V ,低功耗, 12位,二百分之一百四十○ KSPS ,串行模拟数字转换器具有自功率谱DOWN (2.7-V TO 5.5-V, LOW-POWER, 12-BIT, 140/200 KSPS, SERIAL ANALOG-TO-DIGITAL CONVERTERS WITH AUTOPOWER DOWN)
.型号:   TLV2541IDR
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描述: 2.7 V至5.5 V ,低功耗, 12位,二百分之一百四十○ KSPS ,串行模拟数字转换器具有自功率谱DOWN
2.7-V TO 5.5-V, LOW-POWER, 12-BIT, 140/200 KSPS, SERIAL ANALOG-TO-DIGITAL CONVERTERS WITH AUTOPOWER DOWN
文件大小 :   1123 K    
页数 : 30 页
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品牌   TI [ TEXAS INSTRUMENTS ]
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100%
TLV2541 , TLV2542 , TLV2545
2.7 V至5.5 V ,低功耗, 12位,二百分之一百四十○ KSPS ,
串行模拟数字转换器具有自功率谱DOWN
SLAS245E
-march
2000
经修订的2010年4月
使用CS作为FS输入(续)
SCLK和转换速度
SCLK的输入频率的范围可以从100千赫到20兆赫的最大值。 ADC转换使用
独立的内部振荡器具有4MHz的最低频率。转换周期需要14个内部振荡器
时钟来完成。这导致了一个3.5微秒的转换时间。对于一个20兆赫的SCLK ,最小总周期时间
16倍( 1 / 20M ) + 14× ( 1 / 4M ) + 1 SCLK = 4.35 :由下式给出
μs.
额外的SCLK加到占
所需的CS和/或FS的时候了。这些时间指定的最小周期时间为积极CS或FS信号。
若有违反,可转换终止,无效的下一个数据输出周期。表1给出了最大的SCLK
频率为给定的电源电压和工作模式。
通过引脚控制1 ( CS , SPI接口)
所有器件均在此模式下操作兼容。一个CS下降沿启动周期( TLV2541的FS输入
被连接到V
DD
) 。 CS保持低电平为整个循环时间(样品+转换+ 1 SCLK) ,然后可以被释放。
注意:
重要提示:一个SCLK是必需的,只要CS为高电平。
通过引脚控制1 ( CS , DSP接口)
所有的设备都与该操作模式兼容。来自DSP的FS信号直接连接到所述
ADC的CS输入。在CS输入的下降沿启动周期。 (对于TLV2541 , FS的输入可以是
连接到V
DD
虽然较好的性能可以当使用FS输入控制来实现。参考下
一节。 ) CS输入必须维持在较低水平,整个周期时间(采样+转换+ 1 SCLK) ,然后可以
被释放。
注意:
重要提示:一个SCLK是必需的,只要CS为高电平。这应该是无关紧要的,
由于SCLK通常总是存在与DSP接口连接时。
通过引脚1和7 (CS和FS或仅FS , DSP接口)控制
唯一的TLV2541是与该操作模式兼容。 CS输入到ADC可以通过控制
通用的DSP I / O引脚。来自DSP的FS信号直接连接到的FS的输入
ADC。在CS的下降沿,如果使用的话,释放MSB上的SDO输出。当CS不使用时,上升的FS
缘释放的MSB。在FS输入下降沿同时SCLK为高电平启动周期。 CS和
FS输入应保持低的整个循环时间(样品+转换+ 1 SCLK) ,然后可以被释放。
参考电压
外部基准电压源通过V应用
REF
。适用于该引脚的电压等级确定的上限
模拟量输入,产生一个满量程读数。 V的值
REF
与模拟输入电压不应超过
正电源或低于GND时,用指定的绝对最大额定值是一致的。数字输出
是在满刻度,当输入信号等于或高于V更高
REF
并在零,当输入信号等于
到或低于GND 。
断电和上电
自功率下被内置到这些设备,以减少功率消耗。实际节电
依赖于循环和电源(负载)的去耦/存储电容器之间的无效时间。
掉电生效后立即转换完成。
这是足够快的速度提供一些
以节省功耗超过1 SCLK无效时间周期之间。
该器件的功率下降到5
μA
在0.5
μs.
为了实现最低的掉电电流
(深断电)
1
μA
需要2毫秒不活动时间
周期之间。在断电状态启动时转换结束。这些器件唤醒
立即
在CS的下一个下降沿或FS的上升沿。
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邮政信箱1443休斯敦,得克萨斯州77251-1443
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