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WV3EG265M72EFSU-D4 [WEDC]

1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA; 1GB - 2x64Mx72 DDR SDRAM ，无缓冲， PLL ， FBGA
WV3EG265M72EFSU-D4
型号： WV3EG265M72EFSU-D4
厂家： WHITE ELECTRONIC DESIGNS CORPORATION    WHITE ELECTRONIC DESIGNS CORPORATION
描述：

1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
1GB - 2x64Mx72 DDR SDRAM ，无缓冲， PLL ， FBGA

动态存储器 双倍数据速率
文件： 总11页 (文件大小：171K)
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WV3EG265M72EFSU-D4  
White Electronic Designs  
ADVANCED*  
1GB – 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA  
FEATURES  
DESCRIPTION  
ꢀ
Unbuffered 200-pin (SO-DIMM), small-outline, dual-  
The WV3EG265M72EFSU is a 2x64Mx72 Double Data  
Rate SDRAM memory module based on 512Mb DDR  
SDRAM components. The module consists of eighteen  
64Mx8 DDR SDRAMs in FBGA packages mounted on a  
200 pin FR4 substrate.  
in-line module  
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
Fast data transfer rate: PC-2100, and PC-2700  
Clock speeds of 133MHz, and 166MHz  
Supports ECC error detection and correction  
VCC = VCCQ = +2.5V 0.2V(133 and 166MHz)  
* This product is under development, is not qualified or characterized and is subject to  
change or cancellation without notice.  
Bi-directional data strobes (DQS)  
Differential clock inputs (CK & CK#)  
Programmable Read Latency: DDR 266 (2, 2.5  
clock), DDR333 (2.5 clock)  
ꢀ
ꢀ
ꢀ
ꢀ
Programmable Burst Length (2, 4, 8)  
Programmable Burst type (sequential & interleave)  
Edge aligned data output, center aligned data input  
Auto and self refresh, 7.8µs refresh interval  
(8K/64ms refresh)  
ꢀ
ꢀ
ꢀ
ꢀ
ꢀ
Serial presence detect (SPD) with EEPROM  
Dual Rank  
Leaded & lead-free/RoHS compliant  
Gold edge contacts  
JEDEC standard 200 pin, small-outline, SO-DIMM  
package  
•
PCB height option:  
31.75 mm (1.25”)  
NOTE: Consult factory for availability of:  
• RoHS compliant products  
• Vendor source control options  
• Industrial temperature option  
OPERATING FREQUENCIES  
DDR333@CL=2.5  
166MHz  
2.5-3-3  
DDR266@CL=2  
133MHz  
2-2-2  
DDR266@CL=2.5  
133MHz  
Clock Speed  
CL-tRCD-tRP  
2.5-3-3  
May 2006  
Rev. 0  
1
White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com  
WV3EG265M72EFSU-D4  
White Electronic Designs  
ADVANCED  
PIN CONFIGURATION  
PIN NAMES  
PIN# SYMBOL PIN# SYMBOL PIN# SYMBOL PIN# SYMBOL  
Symbol  
A0-A12  
BA0, BA1  
DQ0-DQ63  
CB0-CB7  
DQS0-DQS8  
CK0, CK0#  
CKE0-CKE1  
CS0#-CS1#  
RAS#  
CAS#  
WE#  
DM0-DM8  
VCC  
VSS  
Description  
Address input  
Bank Address  
Data Input/Output  
Check Bits  
1
VREF  
VREF  
VSS  
51  
52  
53  
54  
55  
56  
57  
58  
59  
60  
61  
62  
63  
64  
65  
66  
67  
68  
69  
70  
71  
72  
73  
74  
75  
76  
77  
78  
79  
80  
81  
82  
83  
84  
85  
86  
87  
88  
89  
90  
91  
92  
93  
94  
95  
96  
97  
98  
99  
100  
VSS  
VSS  
101  
102  
103  
104  
105  
106  
107  
108  
109  
110  
111  
112  
113  
114  
115  
116  
117  
118  
119  
120  
121  
122  
123  
124  
125  
126  
127  
128  
129  
130  
131  
132  
133  
134  
135  
136  
137  
138  
139  
140  
141  
142  
143  
144  
145  
146  
147  
148  
149  
150  
A9  
A8  
151  
152  
153  
154  
155  
156  
157  
158  
159  
160  
161  
162  
163  
164  
165  
166  
167  
168  
169  
170  
171  
172  
173  
174  
175  
176  
177  
178  
179  
180  
181  
182  
183  
184  
185  
186  
187  
188  
189  
190  
191  
192  
193  
194  
195  
196  
197  
198  
199  
200  
DQ42  
DQ46  
DQ43  
DQ47  
VCC  
2
3
DQ19  
DQ23  
DQ24  
DQ28  
VCC  
VSS  
VSS  
4
VSS  
5
DQ0  
DQ4  
DQ1  
DQ5  
VCC  
A7  
Data Strobe  
Clock Input  
6
A6  
VCC  
7
A5  
VCC  
8
VCC  
A4  
NC  
Clock Enable Input  
Chip Select Input  
Row Address Strobe  
Column Address Input  
Write Enable  
Data Write Mask  
Power Supply  
Ground  
9
DQ25  
DQ29  
DQS3  
DM3  
VSS  
A3  
VSS  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
29  
30  
31  
32  
33  
34  
35  
36  
37  
38  
39  
40  
41  
42  
43  
44  
45  
46  
47  
48  
49  
50  
VCC  
A2  
NC  
DQS0  
DM0  
DQ2  
DQ6  
VSS  
A1  
VSS  
A0  
VSS  
VCC  
DQ48  
DQ52  
DQ49  
DQ53  
VCC  
VSS  
VCC  
DQ26  
DQ30  
DQ27  
DQ31  
VCC  
A10  
BA1  
BA0  
RAS#  
WE#  
CAS#  
CS0#  
CS1#  
NC  
VSS  
DQ3  
DQ7  
DQ8  
DQ12  
VCC  
VREF  
SSTL_2 reference voltage  
VCC  
Serial EEPROM Positive Power  
VCCSPD  
SDA  
DQS6  
DM6  
DQ50  
DQ54  
VSS  
Supply  
VCC  
Input/Output: Serial Presence-  
Detect Data  
Serial Clock  
Presence Detect Address Input  
No Connect  
CB0  
CB4  
CB1  
CB5  
VSS  
VCC  
SCL  
SA0-SA2  
NC  
DQ9  
DQ13  
DQS1  
DM1  
VSS  
NC  
VSS  
VSS  
DQ51  
DQ55  
DQ56  
DQ60  
VCC  
VSS  
VSS  
DQS8  
DM8  
CB2  
CB6  
VCC  
DQ32  
DQ36  
DQ33  
DQ37  
VCC  
VSS  
DQ10  
DQ14  
DQ11  
DQ15  
VCC  
VCC  
DQ57  
DQ61  
DQS7  
DM7  
VSS  
VCC  
VCC  
CB3  
CB7  
NC  
DQS4  
DM4  
DQ34  
DQ38  
VSS  
VCC  
CK0  
VCC  
CK0#  
VSS  
VSS  
VSS  
NC  
VSS  
VSS  
DQ58  
DQ62  
DQ59  
DQ63  
VCC  
VSS  
VSS  
NC  
DQ35  
DQ39  
DQ40  
DQ44  
VCC  
VSS  
DQ16  
DQ20  
DQ17  
DQ21  
VCC  
NC  
VCC  
VCC  
SDA  
SA0  
SCL  
SA1  
VCCSPD  
SA2  
VCC  
VCC  
VCC  
CKE1  
CKE0  
NC  
DQ41  
DQ45  
DQS5  
DM5  
VSS  
VCC  
DQS2  
DM2  
DQ18  
DQ22  
NC  
A12  
NC  
NC  
A11  
VSS  
May 2006  
Rev. 0  
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White Electronic Designs Corporation • (602) 437-1520 • www.wedc.com  
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White Electronic Designs  
ADVANCED  
FUNCTIONAL BLOCK DIAGRAM  
CS1#  
CS0#  
DQS0  
DM0  
DQS4  
DM4  
DM CS# DQS  
DM CS# DQS  
DM CS# DQS  
DM CS# DQS  
DQ  
DQ0  
DQ1  
DQ2  
DQ3  
DQ4  
DQ5  
DQ6  
DQ7  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ32  
DQ33  
DQ34  
DQ35  
DQ36  
DQ37  
DQ38  
DQ39  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQS5  
DM5  
DQS1  
DM1  
DM CS# DQS  
DM CS# DQS  
DM CS# DQS  
DM CS# DQS  
DQ8  
DQ40  
DQ41  
DQ42  
DQ43  
DQ44  
DQ45  
DQ46  
DQ47  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ9  
DQ10  
DQ11  
DQ12  
DQ13  
DQ14  
DQ15  
DQS2  
DM2  
DQS6  
DM6  
DM CS# DQS  
DM CS# DQS  
DM CS# DQS  
DM CS# DQS  
DQ16  
DQ17  
DQ18  
DQ19  
DQ20  
DQ21  
DQ22  
DQ23  
DQ48  
DQ49  
DQ50  
DQ51  
DQ52  
DQ53  
DQ54  
DQ55  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQS7  
DM7  
DQS3  
DM3  
DM CS# DQS  
DM CS# DQ  
DM CS# DQS  
DM CS# DQS  
DQ24  
DQ25  
DQ26  
DQ27  
DQ28  
DQ29  
DQ30  
DQ31  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ56  
DQ57  
DQ58  
DQ59  
DQ60  
DQ61  
DQ62  
DQ63  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQS8  
DM8  
DM CS# DQS  
DM CS# DQS  
DDR2 SDRAM X 2  
DDR2 SDRAM X 2  
DDR2 SDRAM X 2  
DDR2 SDRAM X 2  
DDR2 SDRAM X 2  
DDR2 SDRAM X 2  
DDR2 SDRAM X 2  
DDR2 SDRAM X 2  
DDR2 SDRAM X 2  
CB0  
CB1  
CB2  
CB3  
CB4  
CB5  
CB6  
CB7  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
DQ  
120  
CK0  
CK0#  
PLL  
BA0, BA1: DDR SDRAMs  
A0-A12: DDR SDRAMs  
RAS#: DDR SDRAMs  
CAS#: DDR SDRAMs  
CKE0: DDR SDRAMs  
CKE1: DDR SDRAMs  
WE#: DDR SDRAMs  
BA0, BA1  
A0-A12  
RAS#  
CAS#  
CKE0  
CKE1  
WE#  
V
CCSPD  
SPD/EEPROM  
DDR SDRAMs  
DDR SDRAMs  
DDR SDRAMs  
SERIAL PD  
SCL  
WP  
V
CC  
SDA  
A0 A1 A2  
VREF  
SA0 SA1 SA2  
V
SS  
NOTE: All resistor values are 22 Ω 5ꢀ unless otherwise specified.  
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DC ELECTRICAL CHARACTERISTICS  
PARAMETER/CONDITION  
SYMBOL  
VCC  
VCCQ  
VREF  
VTT  
VIH(DC)  
VIL(DC)  
VIN(DC)  
VID(DC)  
VIX(DC)  
MIN  
2.3  
2.3  
MAX  
2.7  
2.7  
0.51 × VCC  
VREF + 0.04  
VCC + 0.30  
VREF - 0.15  
VREF + 0.30  
VREF + 0.60  
VREF - 0.60  
UNITS  
Notes  
Supply Voltage DRR266/DDR333 (nominal VCC 2.5V)  
I/O Supply Voltage DRR266/DDR333 (nominal VCC 2.5V  
I/O Reference Voltage  
I/O Termination Voltage  
Input Logic High Voltage  
V
V
V
V
V
V
V
V
V
0.49 × VCC  
VREF - 0.04  
VREF + 0.15  
-0.3  
1
2
Input Logic Low Voltage  
Input voltage level, CK and CK#  
Input differential voltage, CK and CK#  
Input crossing point voltage, CK and CK#  
-0.3  
0.3  
0.3  
3
Addr CAS#,  
-36  
36  
µA  
RAS#, WE#  
CS#, CKE  
CK, CK#  
DM  
-18  
-10  
-4  
-10  
-16.8  
16.8  
-9  
18  
10  
4
µA  
µA  
µA  
µA  
mA  
mA  
mA  
mA  
Input leakage current  
II  
Output leakage current  
IOZ  
IOH  
IOL  
IOH  
IOL  
10  
Output high current (normal strength) VOUT = v +0.84V  
Output high current (normal strength) VOUT = VTT - 0.84V  
Output high current (half strength) VOUT = VTT - 0.45V  
Output high current (half strength) VOUT = VTT - 0.45V  
Notes:  
9
1
V
REF is expected to equal to 0.5*VCCQ of the transmitting device and to track variations in the DC level of the same. Peak-to-peak noise on VREF may not exceed +/-2 percent of the  
DC value.  
2.  
3.  
V
TT is not applied directly to the device. VTT is a system supply for signal termination resistors, is expected to be set equal to VREF and must track variations in the DC level of VREF  
ID is the magnitude of the difference between the input level on CK and the input level of CK#.  
.
V
ABSOLUTE MAXIMUM RATINGS  
Symbol  
VIN, VOUT  
VCC, VCCQ  
VREF  
Parameter  
Value  
-0.5 ~ 3.6  
-1.0 ~ 3.6  
-1.0 ~ 3.6  
-55 ~ +150  
0 ~ 70  
Units  
V
Voltage on VCC pin relative to VSS  
Voltage on VCC & VCCQ supply relative to VSS  
Voltage of VREF supply relative to VSS  
Storage Temperature  
V
V
TSTG  
°C  
°C  
W
TA  
Operating temperature  
PD  
Power dissipation  
18  
IOS  
Short circuit output current  
50  
mA  
Notes:  
Permanent device damage may occur if ABSOLUTE MAXIMUM RATINGS are exceed.  
Functional ioeration should be restricted to recommended operation conditions.  
Exposing to higher than recommended voltage for extended periods of time could affect device reliability.  
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AC OPERATING CONDITIONS  
Parameter  
Symbol  
Min  
Max  
Unit  
AC Input High (Logic 1) Voltage  
VIH(AC)  
VREF + 0.31  
-
V
AC Input High (Logic 0) Voltage  
Input Differential Voltafe, CK and CK# inputs  
Input Crossing Point Voltage, CK and CK# input  
VIL(AC)  
VID(AC)  
VIX(AC)  
-
VREF - 0.31  
VCC + 0.6  
0.5*VCC + 0.2  
V
V
V
0.7  
0.5*VCC - 0.2  
INPUT/OUTPUT CAPACITANCE  
TA=25°C, f=100MHz  
Parameter  
Symbol  
CIN1  
CIN2  
CIN3  
CIN4  
Min  
31  
17.5  
17.5  
6
Max  
49  
26.5  
26.5  
7.5  
13  
Unit  
Input capacitance (A0~A12, BA0~BA1, RAS#, CAS#, WE#)  
Input capacitance (CKE0, CKE1)  
Input capacitance (CS0# - CS1#)  
Input capacitance (CLK0, CLK0#)  
Input capacitance (DM0~DM8)  
pF  
pF  
pF  
pF  
pF  
pF  
CIN5  
11  
11  
Input capacitance (DQ0~DQ63), (CB0~CB7)  
COUT  
1
13  
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ADVANCED  
ICC SPECIFICATIONS AND CONDITIONS  
VCC, VCCQ = +2.5V 0.2V  
MAX  
SYM  
PARAMETER/CONDITION  
UNITS  
DDR333  
DDR266  
@CL=2  
DDR266  
@CL=2.5  
@CL=2.5  
ICC0*  
OPERATING CURRENT: One device bank; Active-Precharge; tRC = tRC (MIN); tCK = tCK (MIN);  
DQ, DM and DQS inputs changing once per clock cycle; Address and control inputs changing  
once every two clock cycles  
1,270  
1,180  
1,180  
mA  
ICC1*  
OPERATING CURRENT: One device bank; Active-Read-Precharge; Burst = 4; tRC = tRC (MIN);  
tCK = tCK (MIN); IOUT = 0mA; Address and control inputs changing once per clock cycle  
1,540  
370  
1,450  
370  
1,450  
370  
mA  
mA  
mA  
ICC2P** PRECHARGE POWER-DOWN STANDBY CURRENT: All device banks idle; Power-down  
mode; tCK = tCK (MIN); CKE = (LOW)  
ICC2F** IDLE STANDBY CURRENT: CS# = HIGH; All device banks are idle; tCK = tCK (MIN); CKE =  
HIGH; Address and other control inputs changing once per clock cycle. VIN = VREF for DQ,  
DQS, and DM  
820  
820  
820  
ICC3P** ACTIVE POWER-DOWN STANDBY CURRENT: One device bank active; Power-down mode;  
tCK = tCK (MIN); CKE = LOW  
820  
820  
820  
mA  
mA  
ICC3N** ACTIVE STANDBY CURRENT: CS# = HIGH; CKE = HIGH; One device bank active; tRC = tRAS  
(MAX); tCK = tCK (MIN); DQ, DM and DQS inputs changing twice per clock cycle; Address and  
other control inputs changing once per clock cycle  
1,090  
1,090  
1,090  
ICC4R* OPERATING CURRENT: Burst = 2; Reads; Continuous burst; One device bank active;  
Address and control inputs changing once per clock cycle; tCK = tCK (MIN); IOUT = 0mA  
1,585  
1,675  
1,450  
1,495  
1,450  
1,495  
mA  
mA  
ICC4W* OPERATING CURRENT: Burst = 2; Writes; Continuous burst; One device bank active;  
Address and control inputs changing once per clock cycle; tCK = tCK (MIN); DQ, DM, and DQS  
inputs changing twice per clock cycle  
ICC5**  
ICC6**  
ICC7*  
AUTO REFRESH BURST CURRENT:  
tREFC = tRFC (MIN)  
3,970  
370  
3,790  
370  
3,790  
370  
mA  
mA  
mA  
SELF REFRESH CURRENT: CKE ≤ 0.2V  
OPERATING CURRENT: Four device bank interleaving READs (Burst = 4) with auto  
precharge, tRC = minimum tRC allowed; tCK = tCK (MIN); Address and control inputs change only  
during Active READ, or WRITE commands  
3,565  
3,250  
3,250  
Note: ICC specification is based on SAMSUNG components. Other DRAM Manufacturers specification may be different.  
*: Value calculated as one module rank in this operating condition, and all other module ranks in ICC2P (CKE LOW) mode.  
**: Value calculated reflects all module ranks in this operating condition.  
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ADVANCED  
DDR SDRAM COMPONENT ELECTRICAL CHARACTERISTICS AND RECOMMENDED AC  
OPERATING CONDITIONS  
VCC = VCCQ = +2.5V 0.2V  
AC CHARACTERISTICS  
PARAMETER  
Row cycle time  
335  
262  
265  
UNITS  
SYMBOL  
tRC  
MIN  
60  
MAX  
MIN  
65  
MAX  
MIN  
65  
MAX  
tCK  
ps  
ps  
tCK  
ns  
ns  
ns  
ns  
ns  
ns  
tCK  
tCK  
ns  
ns  
ns  
tCK  
tCK  
tCK  
ns  
tCK  
tCK  
tCK  
tCK  
tCK  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Refresh row cycle time  
Row active  
72  
42  
18  
18  
12  
15  
1
6
7.5  
0.45  
0.45  
-0.6  
-0.7  
75  
45  
20  
20  
15  
15  
1
7.5  
7.5  
0.45  
0.45  
-0.75  
-0.75  
75  
45  
20  
20  
15  
15  
1
7.5  
10  
0.45  
0.45  
-0.75  
-0.75  
tRFC  
70K  
120K  
120K  
tRAS  
RAS# to CAS# delay  
Row precharge time  
Row active to row active delay  
Write recovery time  
Last data in to READ command  
tRCD  
tRP  
tRRD  
tWR  
tWTR  
tCK (2.5)  
tCK (2)  
tCH  
tCL  
tDQSCK  
tAC  
CL = 2.5  
CL =2  
12  
12  
12  
12  
12  
12  
Clock cycle time  
Clock high level width  
Clock low level width  
DQS-out access time from CK/CK#  
Output data access time from CK/CK#  
Data stobe edge to output data edge  
Read preamble  
Read postamble  
CK to vaild DQS-in  
DQS-in setup time  
DQS-in hold time  
0.55  
0.55  
+0.6  
+0.7  
0.45  
1.1  
0.55  
0.55  
+0.75  
+0.75  
0.5  
1.1  
0.6  
1.25  
0.55  
0.55  
+0.75  
+0.75  
0.5  
1.1  
0.6  
1.25  
tDQSQ  
tRPRE  
tRPST  
tDQSS  
tWPRES  
tWPRE  
tDSS  
tDHS  
tDQHS  
TDQSL  
tISF  
0.9  
0.4  
0.75  
0
0.25  
0.2  
0.2  
0.35  
0.35  
0.75  
0.75  
0.8  
0.9  
0.4  
0.75  
0
0.25  
0.2  
0.2  
0.35  
0.35  
0.9  
0.9  
1.0  
0.9  
0.4  
0.75  
0
0.25  
0.2  
0.2  
0.35  
0.35  
0.9  
0.9  
1.0  
0.6  
1.25  
DQS falling edge to CK rising-setup time  
DQS falling edge to CK rising-hold time  
DQS-in high level width  
DQS-in low level width  
Address and control input setup time (fast)  
Address and control input hold time (fast)  
Address and control input setup time (slow)  
Address and control input hold time (slow)  
Data-out high impedance time from CK/CK#  
Data-out low impedance time to CK/CK#  
Mode register set cycle  
DQ & DM setup time to DQS  
DQ & DM hold time to DQS  
Control & address input pulse width  
DQ & DM input pulse width  
tIHF  
tISS  
0.8  
1.0  
1.0  
tIHS  
-0.70  
-0.70  
12  
0.45  
0.45  
2.2  
+0.70  
+0.70  
-0.75  
-0.75  
15  
0.5  
0.5  
2.2  
1.75  
75  
+0.75  
+0.75  
-0.75  
-0.75  
15  
0.5  
0.5  
2.2  
1.75  
75  
+0.75  
+0.75  
tHZ  
tLZ  
tMRD  
tDS  
tDH  
tIPW  
1.75  
75  
tDIPW  
tXSNR  
Exit self refresh to non-read command  
* AC specification is based on SAMSUNG components. Other DRAM manufactures specification may be different.  
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ADVANCED  
DDR SDRAM COMPONENT ELECTRICAL CHARACTERISTICS AND RECOMMENDED  
AC OPERATING CONDITIONS (Continued)  
VCC = VCCQ = +2.5V 0.2V  
AC CHARACTERISTICS  
335  
262  
265  
UNITS  
PARAMETER  
SYMBOL  
tXSRD  
tREFI  
MIN  
MAX  
MIN  
MAX  
MIN  
MAX  
Exit self regresh to read command  
Refresh interval time  
200  
200  
200  
tCK  
µs  
ns  
7.8  
7.8  
7.8  
Output DQS vaild window  
tQH  
tHP-tQHS  
tHP-tQHS  
tHP-tQHS  
tCLmin or  
tCHmin  
tCLmin or  
tCHmin  
tCLmin or  
tCHmin  
Clock half period  
tHP  
ns  
Data hold skew factor  
tQHS  
tWPST  
tRAP  
0.55  
0.6  
0.75  
0.6  
0.75  
0.6  
ns  
ns  
ns  
DQS write postamble  
0.4  
18  
0.4  
20  
0.4  
20  
Active Read with auto precharge command  
tWR/tCK  
+
tWR/tCK  
+
tWR/tCK  
+
Auto precharge Write recovery + Precharge time  
tRAL  
tCK  
tRP/tCK  
tRP/tCK  
tRP/tCK  
* AC specification is based on SAMSUNG components. Other DRAM manufactures specification may be different.  
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ADVANCED  
ORDERING INFORMATION FOR D4  
Part Number  
Speed  
CAS Latency  
tRCD  
3
tRP  
3
Height*  
WV3EG265M72EFSU335D4xxx  
WV3EG265M72EFSU262D4xxx  
WV3EG265M72EFSU265D4xxx  
166MHz/333Mbps  
133MHz/266Mbps  
133MHz/266Mbps  
2.5  
2
31.75 (1.25") MAX  
31.75 (1.25") MAX  
31.75 (1.25") MAX  
2
2
2.5  
3
3
NOTES:  
• Consult Factory for availability of RoHS compliant products. (G = RoHS Compliant)  
• Vendor specific part numbers are used to provide memory components source control. The place holder for this is shown as lower case “x” in the part numbers above and is to be  
replaced with the respective vendors code. Consult factory for qualified sourcing options. (M = Micron, S = Samsung & consult factory for others)  
• Consult factory for availability of industrial temperature (-40°C to 85°C) option  
200-PIN DDR SO-DIMM DIMENSIONS  
FRONT VIEW  
3.80 (0.150 )  
MAX  
67.75 (2.667)  
67.45 (2.656)  
4.10 (0.161) 2X  
3.90 (0.154)  
31.90 (1.256)  
31.60 (1.244)  
1.80 (0.071)  
(2X)  
20.00 (0.787)  
TYP  
6.00 (0.236)  
2.55 (1.00)  
1.10 (0.043)  
0.90 (0.035)  
2.15 (0.085  
1.00 (0.039)  
TYP  
PIN 1  
0.45 (0.018)  
TYP  
0.60 (0.024)  
TYP  
PIN 199  
63.60 (2.504)  
TYP  
BACK VIEW  
PIN 200  
PIN 2  
4.2 (0.165) TYP  
47.40 (1.866) TYP  
11.40 (0.449) TYP  
* ALL DIMENSIONS ARE IN MILLIMETERS AND (INCHES)  
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White Electronic Designs  
ADVANCED  
PART NUMBERING GUIDE  
WV 3 E G 2 65M 72 E F S U xxx D4 x x x  
WEDC  
MEMORY (SDRAM)  
DDR  
GOLD  
DUAL RANK  
DEPTH (x64 “5”indicates with PLL)  
BUS WIDTH  
COMPONENT WIDTH x8  
FBGA  
2.5V  
UNBUFFERED  
SPEED (Mb/s)  
PACKAGE 200 PIN  
INDUSTRIAL TEMP OPTION  
(For commercial leave "blank"  
for industrial add "I")  
COMPONENT VENDOR NAME  
(M = MICRON)  
(S = SAMSUNG)  
(N = NANYA)  
G = RoHS COMPLIANT  
(Add “G” for RoHS,leave  
“blank” for leaded)  
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10  
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White Electronic Designs  
ADVANCED  
Document Title  
1GB – 2x64Mx72 DDR SDRAM, UNBUFFERED, with PLL, FBGA  
DRAM DIE OPTIONS:  
• SAMSUNG: C-Die  
• MICRON: T27Z: D-Die, will move to T37Z:F Q2’06  
• NANYA: B-Die  
Revision History  
Rev #  
History  
Release Date Status  
Rev 0  
Created  
May 2006  
Advanced  
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Rev. 0  
11  
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相关型号：

WV3EG265M72EFSU262D4IM

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC

WV3EG265M72EFSU262D4IMG

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC

WV3EG265M72EFSU262D4IN

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC

WV3EG265M72EFSU262D4ING

 DDR DRAM Module, 128MX72, 0.75ns, CMOS, ROHS COMPLIANT, SODIMM-200
MICROSEMI

WV3EG265M72EFSU262D4ING

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC

WV3EG265M72EFSU262D4IS

 DDR DRAM Module, 128MX72, 0.75ns, CMOS, SODIMM-200
MICROSEMI

WV3EG265M72EFSU262D4IS

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC

WV3EG265M72EFSU262D4ISG

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC

WV3EG265M72EFSU262D4M

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC

WV3EG265M72EFSU262D4MG

 DDR DRAM Module, 128MX72, 0.75ns, CMOS, ROHS COMPLIANT, SODIMM-200
MICROSEMI

WV3EG265M72EFSU262D4MG

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC

WV3EG265M72EFSU262D4N

 1GB - 2x64Mx72 DDR SDRAM, UNBUFFERED, PLL, FBGA
WEDC
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