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R
Spartan-3系列FPGA系列
数据表
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DS099 2008年6月25日
产品speci fi cation
本文件包含的所有四个模块的斯巴达
®
-3 FPGA的数据表。
模块1 :
Spartan-3系列FPGA系列:介绍
和订购信息
DS099-1 ( V2.4 ) 2008年6月25日
介绍
特点
结构概述
数组的大小和资源
用户I / O表
订购信息
模块三:
Spartan-3系列FPGA系列: DC和
开关特性
DS099-3 ( V2.4 ) 2008年6月25日
DC电气特性
- 绝对最大额定值
- 电源电压规格
- 推荐工作条件
- 直流特性
开关特性
- I / O时序
- 内部逻辑时序
- DCM时序
- 配置和JTAG时序
模块二:
Spartan-3系列FPGA系列:功能
描述
DS099-2 ( V2.4 ) 2008年6月25日
输入/输出模块(IOB )
- IOB概述
- 的SelectIO ™接口I / O标准
可配置逻辑块(CLB )
块RAM
专用乘法器
数字时钟管理器( DCM )
时钟网络
CON组fi guration
模块四:
Spartan-3系列FPGA系列:引脚
说明
DS099-4 ( V2.4 ) 2008年6月25日
引脚说明
- 引脚的行为时配置
包装概览
接脚分布表
- 足迹
重要注意事项:
每个模块都有自己的版本历史的结束。使用PDF "Bookmarks" ,导航更方便
本卷。
© 2003-2008 Xilinx公司保留所有权利。所有Xilinx商标,注册商标,专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更,恕不另行通知。
DS099 2008年6月25日
产品speci fi cation
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DS099 2008年6月25日
产品speci fi cation
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10
Spartan-3系列FPGA系列:
简介和订购
信息
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DS099-1 ( V2.4 ) 2008年6月25日
0
产品speci fi cation
介绍
斯巴达
®
-3系列现场可编程门阵列
是专门设计来满足高容量的需求,
成本敏感的消费电子应用。该
八口之家提供的密度范围从5万到
500万个系统门,如图
表1中。
在Spartan-3系列是建立在早先的成功
的Spartan- IIE系列通过增加逻辑量
资源,内部RAM的容量,总数
的I / O ,以及性能的总体水平,以及通过
提高时钟管理功能。众多
从增强了Virtex获得
®
-II平台技
术。这些Spartan-3系列的FPGA的增强,结合
先进的工艺技术,实现了更多的功能
和每美元的带宽比以前可能,设定
在可编程逻辑行业廷的新标准。
因为他们的成本非常低, Spartan-3系列FPGA中的
非常适用于广泛的消费电子产品
应用,包括宽带接入,家庭网络 -
荷兰国际集团,显示器/投影和数字电视设备。
在Spartan-3系列是一个更好的选择,以掩盖亲
编程的ASIC。 FPGA的避免了初期成本高,在
漫长的开发周期,以及固有的僵化
传统的ASIC。此外, FPGA的可编程许可证
设计升级,在现场没有更换硬件
必要时,是不可能用的ASIC。
Spartan-3系列FPGA是在几个第一平台
WITHIN THE
Spartan-3系列FPGA中。
特点
低成本,高容量高性能的逻辑解决方案,
面向消费者的应用
-
密度高达74880个逻辑单元
的SelectIO ™接口的信令
-
多达633 I / O引脚
-
每次我622 Mb / s的数据传输率/ O
-
18单端信号标准
-
8差分I / O标准,包括LVDS , RSDS
-
终止数控阻抗
-
信号摆幅范围为1.14V至3.465V
-
双倍数据速率( DDR )支持
-
DDR , DDR2 SDRAM支持
高达333 Mbps的
逻辑资源
-
丰富的逻辑单元与移位寄存器功能
-
宽,速度快多路复用器
-
快速先行进位逻辑
-
专用18× 18乘法器
-
JTAG逻辑与IEEE 1149.1 / 1532兼容
SelectRAM ™分层存储
-
截至1872 Kbits的总块RAM的
-
高达520千位共分布式RAM
数字时钟管理器(最多四个DCM的)
-
时钟偏移消除
-
频率合成
-
高分辨率的相移
八个全局时钟线和丰富的路由
通过全力支持
赛灵思ISE
®
WebPACK中™
软件开发系统
的MicroBlaze ™
的PicoBlaze ™
处理器,
PCI
®
,
PCI
表达
®
PIPE端点,
及其他
IP内核
无铅封装选项
汽车
Spartan-3系列XA系列
变种
表1:
的Spartan-3系列FPGA的属性摘要
当量
逻辑
细胞
1
CLB阵列
(一CLB =四片)
个CLB
设备
系统
分布
RAM位
(K=1024)
块RAM
(K=1024)
专用
DCM的
最大
用户I / O
最大
迪FF erential
I / O对
XC3S50
2
XC3S200
2
XC3S400
2
XC3S1000
2
XC3S1500
XC3S2000
XC3S4000
XC3S5000
50K
200K
400K
1M
1.5M
2M
4M
5M
1,728
4,320
8,064
17,280
29,952
46,080
62,208
74,880
16
24
32
48
64
80
96
104
12
20
28
40
52
64
72
80
192
480
896
1,920
3,328
5,120
6,912
8,320
12K
30K
56K
120K
208K
320K
432K
520K
72K
216K
288K
432K
576K
720K
1,728K
1,872K
4
12
16
24
32
40
96
104
2
4
4
4
4
4
4
4
124
173
264
391
487
565
633
633
56
76
116
175
221
270
300
300
注意事项:
1.逻辑单元= 4输入查找表( LUT ),加上一个'D'触发器。 "Equivalent逻辑Cells"等于"Total CLBs" ×8逻辑单元/ CLB X 1.125有效性。
2.这些器件采用Xilinx汽车版本中所描述
DS314 :
Spartan-3系列汽车XA FPGA系列。
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产品speci fi cation
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Spartan-3系列FPGA系列:介绍和订购信息
R
结构概述
在Spartan-3系列架构由五个丰达
心理可编程功能要素:
可配置逻辑块(CLB )包含基于RAM的
查找表(LUT )来实现逻辑和存储
元件可被用作触发器或锁存器。
个CLB可以被编程以执行多种
逻辑功能以及存储数据。
输入/输出块( IOB的)控制数据流
在I / O引脚和的内部逻辑之间
装置。每个IOB支持双向数据流加
三态运行。第二十六条不同的信号标准,
包括八个高性能差分标准,
可如图
表2中。
双倍数据速率
( DDR )寄存器都包括在内。数字控制
阻抗( DCI )功能提供自动片
端接,简化了电路板设计。
块RAM提供数据存储在18 - Kbit的形式
双端口块。
乘法器模块接受两个18位的二进制数为
输入和计算产品。
数字时钟管理器( DCM)模块提供
自校准,用于分配完全数字化的解决方案,
延迟,倍频,分频和相移时钟
信号。
这些元素组成,如图
图1 。
环形
的IOB的包围个CLB的常规数组。该XC3S50
具有的RAM块的单个列嵌入到数组中。
这些设备包括从XC3S200到XC3S2000
有块RAM的两列。该XC3S4000和
XC3S5000器件有四个内存列。每列
是由若干个18 - Kbit的RAM块;每个块是
用专用的乘数相关联。在DCM中的位置
tioned在外部RAM块的列的端部。
在Spartan-3系列拥有丰富的痕迹网
交换机互连所有五个功能元件
其中发射信号。每个功能单元
具有相关联的开关矩阵,其允许多个CON-
nections到路由。
DS099-1_01_032703
注意事项:
在XC3S4000和XC3S5000 1.两个额外的块RAM列
设备被用虚线示出。该XC3S50只有块RAM
在最左边列中。
图1:
Spartan-3系列架构
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产品speci fi cation
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Spartan-3系列FPGA系列:介绍和订购信息
存储配置推荐内存
数据是低成本的Xilinx Platform闪存PROM的家庭,
其包括的XCF00S PROM的串行结构
和较高的密度XCF00P PROM的用于并行或串行
配置。
CON组fi guration
Spartan-3系列FPGA是通过加载配置编程
数据转化为强大的,可重复编程,静态CMOS的配置
灰锁存器(覆铜板) ,它们共同控制所有功能
元素和布线资源。之前,在电
FPGA中的配置数据被存储在外部的一个PROM或
其它一些非挥发性介质打开或关闭主板。
接通电源后,配置数据被写入到
FPGA采用以下五种不同的模式:主并行,
从并行,串行主,从串和边界
扫描(JTAG) 。主从并行模式下使用
8位宽SelectMAP端口。
标准
类别
单端
GTL
GTL技术
I / O功能
的Spartan-3器件中的SelectIO功能支持18赎罪
作为上市GLE端标准和8个不同的标准
表2中。
许多标准的支持DCI功能,
使用集成的终端,以消除不必要的信号
反思..
V
CCO
(V)
不适用
表2:
支持的Spartan-3系列信号标准
描述
终止
PLUS
HSTL
高速收发器逻辑
1.5
I
III
1.8
I
II
III
LVCMOS
低电压CMOS
1.2
1.5
1.8
2.5
3.3
LVTTL
PCI
SSTL
低压晶体管 - 晶体管逻辑
外围组件互连
低压CMOS逻辑器件
3.3
3.0
1.8
不适用
不适用
不适用
不适用
不适用
不适用
33兆赫
(1)
N / A ( ± 6.7毫安)
N / A ( ± 13.4毫安)
2.5
I
II
迪FF erential
LDT
( ULVDS )
LVDS
闪电数据传输(超传输™ )
逻辑
低电压差分信号
2.5
不适用
标准
公共汽车
扩展模式
LVPECL
RSDS
HSTL
SSTL
低电压正射极耦合逻辑
降低摆幅差分信号
差分高速收发器逻辑
差分低压CMOS逻辑器件
2.5
2.5
1.8
2.5
不适用
不适用
II
II
LDT_25
LVDS_25
BLVDS_25
LVDSEXT_25
LVPECL_25
RSDS_25
DIFF_HSTL_II_18
DIFF_SSTL2_II
No
是的
No
是的
No
No
是的
是的
符号
( IOSTANDARD )
GTL
GTLP
HSTL_I
HSTL_III
HSTL_I_18
HSTL_II_18
HSTL_III_18
LVCMOS12
LVCMOS15
LVCMOS18
LVCMOS25
LVCMOS33
LVTTL
PCI33_3
SSTL18_I
SSTL18_II
SSTL2_I
SSTL2_II
DCI
选项
是的
是的
是的
是的
是的
是的
是的
No
是的
是的
是的
是的
No
No
是的
No
是的
是的
注意事项:
1. 66 MHz的PCI不支持赛灵思IP核,虽然PCI66_3是可用的I / O标准。
DS099-1 ( V2.4 ) 2008年6月25日
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