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R
XC4000XLA / XV现场可编程
门阵列
0
0*
DS015 ( V1.3 ) 1999年10月18日
产品speci fi cation
XC4000XLA / XV系列特性
注意:
XC4000XLA设备改进版本
XC4000XL设备。该XC4000XV设备具有
相同的功能, XLA设备,包含更多的接口
连接资源,延长门能力50万
系统门。该XC4000XV器件需要一个单独的
2.5V电源的内部逻辑,但仍维持5V的I / O
通过一个单独的3.3VI / O电源的兼容性。为
关于XC4000XLA / XV器件的更多信息
架构,请参考XC4000E / X系列FPGA一般
和功能说明。
•系统功能的现场可编程门阵列
- 选择-RAM
TM
内存:芯片超高速RAM与
- 同步写入选项
- 双口RAM选项
- 灵活的函数发生器和丰富的IP- FL FL OPS
- 专用高速进位逻辑
- 内部三态总线能力
- 全球八低偏移时钟或信号分配
•灵活的阵列架构
•低功耗分段路由体系结构
•面向系统的特点
- IEEE 1149.1兼容的边界扫描
- 独立可编程输出摆率
- 可编程的输入上拉或下拉电阻
- 无限的可重编程
•回读功能
- 程序VERI网络阳离子和内部节点可观测
表1: XC4000XLA系列现场可编程门阵列
*
电气特性
• XLA器件需要3.0 - 3.6 V( VCC )
• XV器件需要2.3〜 2.7 V ( VCCINT )
3.0 - 3.6 V( VCCIO )
• 5.0 V TTL兼容的I / O
• 3.3 V LVTTL , LVCMOS兼容的I / O
• 5.0 V和3.0 V PCI兼容的I / O
• 12毫安或24 mA电流吸收能力
•在所有的上电顺序安全
• XLA消耗40 %,功耗低于XL
• XV功耗为65 %,功耗低于XL
•可选的输入钳位到VCC ( XLA )或VCCIO ( XV )
附加功能
•足迹兼容XC4000XL的FPGA - 下
具有改进的性能和更低的功耗成本
•先进的技术 - 5层金属, 0.25
µm
CMOS
过程( XV )或0.35
µm
CMOS工艺( XLA )
•最高的性能 - 系统erformance超越
100兆赫
•高容量 - 高达50万系统门和
270000同步SRAM位
•低功耗 - 3.3 V / 2.5 V技术以及分段
路由架构
•安全和易于使用 - 可接至任意组合
3.3 V和5.0 V TTL兼容设备
6
设备
XC4013XLA
XC4020XLA
XC4028XLA
XC4036XLA
XC4044XLA
XC4052XLA
XC4062XLA
XC4085XLA
XC40110XV
XC40150XV
XC40200XV
XC40250XV
逻辑
细胞
1,368
1,862
2,432
3,078
3,800
4,598
5,472
7,448
9,728
12,312
16,758
20,102
最大的逻辑最大。内存
典型
门范围
(无RAM ) (无逻辑) (逻辑和RAM ) *
13,000
18,432
10,000 - 30,000
20,000
28,000
36,000
44,000
52,000
62,000
85,000
110,000
150,000
200,000
250,000
25,088
32,768
41,472
51,200
61,952
73,728
100,352
131,072
165,888
225,792
270,848
13,000 - 40,000
18,000 - 50,000
22,000 - 65,000
27,000 - 80,000
33,000 - 100,000
40,000 - 130,000
55,000 - 180,000
75,000 - 235,000
100,000 - 300,000
130,000 - 400,000
180,000 - 500,000
CLB
矩阵
24 x 24
28 x 28
32 x 32
36 x 36
40 x 40
44 x 44
48 x 48
56 x 56
64 x 64
72 x 72
84 x 84
92 x 92
个CLB
576
784
1,024
1,296
1,600
1,936
2,304
3,136
4,096
5,184
7,056
8,464
of
倒装FL OPS
1,536
2,016
2,560
3,168
3,840
4,576
5,376
7,168
9,216
11,520
15,456
18,400
需要
马克斯。
CON连接gur-
用户I / O通报BULLETIN位
192
393,632
224
256
288
320
352
384
448
448
448
448
448
521,880
668,184
832,528
1,014,928
1,215,368
1,433,864
1,924,992
2,686,136
3,373,448
4,551,056
5,433,888
*
栅范围最大值假定用作RAM的CLB 20-30 %
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XC4000XLA / XV现场可编程门阵列
第十五器件还包含额外的路由
在8进制长度分段布线形式的资源
通道在垂直和水平方向每行和列中。
概述
XC4000系列高性能,高容量的现场亲
可编程门阵列(FPGA )提供的好处科幻TS
定制CMOS VLSI ,同时避免初始投资成本,长期
开发周期,和一个常规的固有风险
掩蔽门阵列。
网络连接的结果fteen多年的FPGA设计经验,
回馈客户成千上万,这些FPGA的COM
茎建筑的多功能性,提高速度,丰富的
布线资源,以及新的,复杂的软件来
实现复杂的全自动化的实现,
高密度,高性能的设计。
XLA / XV和XL系列的区别
FPGA的XC4000XLA / XV系列在逻辑上是identi-
CAL为XC4000EX和XC4000XL的FPGA ,但I / O,
CON组fi guration逻辑, JTAG功能和性能
已得到增强。此外,他们还提供:
改进的性能
XLA / XV器件好处科幻吨,从预先处理
技术和在互连电容的减少
它通过更提高了XL的设备性能
大于30%。
低功耗
XLA / XV器件降低功耗的要求
相比相当于XL设备。
较短的布线延迟
对XLA / XV器件更小的芯片直接减少
时钟延迟和高扇出信号的延迟。该
减少时钟延时使得改进的引脚对引脚I / O
特定连接的阳离子。
降低成本
XLA / XV器件成本直接相关的管芯尺寸
并已减少显着与那
相当于XL设备。
快速模式CON组fi guration
快速模式CON组fi guration可在XLA和
XV设备。
图1 :赛灵思的横截面0.25微米, 5层
金属XC4000XV FPGA 。
可见的特点是网络已经层层
金属,钨塞通孔和沟槽隔离。该
最低的层的上方的小间隙是0.25微米
多晶硅MOSFET栅极。每个优异平面性
金属层是由于使用了“化学 - 机械的
抛光“或CMP 。实际上,每个层是接地扁平的前
一个新的图层添加。
IOB增强
12/24 mA输出驱动器
FPGA的XLA / XV系列允许个别的IOB到
被骗子科幻gured为高驱动输出。每个输出可
CON连接gured就有24 mA驱动强度,而不是
12毫安标准默认实力。
VCC钳位二极管
XLA和XV FPGA具有可选的钳位二极管
从每个输出到VCC ( VCCIO为XV)连接。
当启用时,他们用镊子振铃瞬态回
3.3V电源轨。这种夹紧作用,需要在
3.3V PCI应用。 VCC钳位是一个全球性的选择
影响所有的I / O引脚。如果启用, TTL I / O兼容性
维持,但全5.0伏I / O宽容的牺牲网络土木工程署。
增强的ESD保护
一种改进的ESD结构允许XV设备安全
通过严格的5V PCI ( 4.2.1.3 ),振铃检测。这
测试通过55施加11V脉冲每个IOB为11纳秒
欧姆的电阻。
全3.3V和5.0V的PCI合规
加12/24 mA驱动的,可选的3.3V钳位
和改进的ESD提供完全符合任一
3.3V或5.0V PCI特定连接的阳离子。
技术优势
XC4000XLA / XV FPGA采用5层金属硅技
术,以提高性能,同时降低设备成本和
力。此外, IOB增强功能提供完整的PCI
合规性和JTAG功能扩展。
低功耗内部逻辑
XC4000XV FPGA整合了XLA的所有功能
设备,但要求对一间独立的2.5V电源
最终逻辑。 I / O焊盘仍然采用3.3V电源驱动。
在2.5V逻辑电源被命名为VCCINT和3.3 V IO
电源被命名为VCCIO 。
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XC4000XLA / XV现场可编程门阵列
三态注册
XC4000XLA / XV器件均包含一个可选的寄存器
控制三态使能在IOBs.The使用
三态控制寄存器,可以显着提高
输出启用和禁用时间。
表2 : K系数和相对功率。
动力
动力
相对要相对要
XL
XLA
1.00
1.65
0.60
1.00
0.35
0.58
FastCLK时钟缓冲器
该XLA / XV器件具有FastCLK时钟缓冲器。
两个FastCLK缓冲区可用在每个右侧和
模具的左边缘。每个FastCLK缓冲器可以提供一个
快速时钟信号(通常< 1.5纳秒时钟延迟),以所有
含缓冲器中的IOB八分圆内的IOB 。在为快
CLK缓冲器能够通过使用BUFFCLK的被实例化
符号。 (除了FastCLK缓冲剂,全球预
BUFGE时钟缓冲器#1,# 2,# 5和# 6也可以提供
快速时钟信号(通常是< 1.5 ns的时钟延迟)的IOB上
管芯的顶部和底部。
FPGA系列
XC4000XL
XC4000XLA
XC4000XV
K系数
28
17
13
XLA / XV的逻辑性能
XC4000XLA / XV器件具有速度快30 %的设备速度
比XL设备和稳定的性能实现
在所有的家庭成员。
表3
说明perfor-
曼斯的XLA设备。有关的imple-细节
这些基准的心理状态是指XBRF15 “速度
指标高性能FPGA “ 。
表3 : XLA / XV预计基准性能
注册 - 注册
基准
加法器
2级联加法器
4级联加法器
SIZE
8-Bit
16-Bit
32-Bit
16-Bit
16-Bit
1级
2级
4级
6级
1个CLB
4个CLB
16个CLB
64个CLB
128个CLB
8位16
8位256
最大
频率
172兆赫
144兆赫
108兆赫
94兆赫
57兆赫
314兆赫
193兆赫
108兆赫
75兆赫
325兆赫
260兆赫
185兆赫
108兆赫
81兆赫
172兆赫
172兆赫
XLA / XV电源要求
XC4000XLA设备要求每个CLB​​减少40 %的功率比
相当于XL设备。 XC4000XV设备需要42 %
每个CLB​​更少的功率比同等XLA设备和65 %
比XL设备的代表K系数的功率少
下面家庭中可以找到
表2中。
K系数
预测装置电流典型用户设计,是
基于网络灌装的FPGA与活跃的16位计数器和
测量器件电流在1 MHz 。该技术是
在XBRF14 “估算的一种简单方法说明
功率XC4000XL / EX / E FPGA的“ 。预测装置
使用K系数功率( P)使用下面的公式:
P = V * K * N * F;其中:
P =设备电源
V =电源电压
K =设备K系数
积极寄存器N =数量
F =频率以MHz为单位
6
级联4LUTs
互联
(曼哈顿距离)
双端口RAM
(流水线)
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XC4000XLA / XV现场可编程门阵列
BUFGE ( I, O)
- 全球早期缓冲区
BUFGLS ( I, O) -
全球低偏移缓冲器
BUFFCLK ( I, O)
- 该FastCLK缓冲区
ILFFX ( D, GF , CE ,C , Q)
- 在快速捕获锁
万家乐
查找I / O单元
- 这是必要的,以连接这些
为了选择元件到一个特定的I / O垫
缓冲或者快速捕捉锁存器将被使用。
限制加载时钟
- 由于输入保持
要求是内部时钟延迟的函数,它可以是
要沿着限制BUFGE到IOB的路由
管芯的顶部和底部,以获得子纳秒时钟延迟。
BUFGE 1
BUFGE 6
使用快速I / O CLKS
有与快速实施相关的几个问题
I / O时钟通过使用多个FastCLK和BUFGE时钟
缓冲区的I / O传输,并为BUFGLS时钟缓冲器
内部逻辑。
降低时钟到淘汰期
- 当传输数据
从BUFGLS时钟寄存器的IOB输出寄存器
该时钟具有快速I / O时钟,总量
时间可用于传送减小。
在IOB输入使用快速捕捉锁存器 -
有必要
与快速I / O时钟边沿捕获的数据传输
延迟BUFGLS时钟没有错误。使用快速的
在IOB的捕捉锁存器提供了这种功能。
驱动多个时钟输入
- 由于每个FastCLK输入
只能达到IOB中的一个八分圆它通常会neces-
萨利驱动多个FastCLK和BUFGE输入焊盘与
在系统时钟的一个副本。赛灵思建议系
它使用多个FastCLK和BUFGE输入缓冲器统
使用“零延迟”时钟缓冲器,如赛普拉斯
CY2308能够驱动多达8个输入引脚。这些器件包含一个
锁相环消除时钟延迟,并指定较少
超过250PS的输出抖动。
PCB布局
- 建议的布局是将锁相环
在PCB的相反侧的FPGA的下方。所有8
时钟线应该是等长的。这项安排
允许所有的时钟线,以小于2厘米的长度
通常省去了时钟终止。
推进FPGA的时钟 -
一个附加的优点,以
使用PLL -配备时钟缓冲器是,它可以促进
FPGA提供时钟相对于系统时钟通过掺入
附加板延迟反馈路径中。约
6英寸的迹线长度是必要的延迟信号
1纳秒。
推进FPGA的时钟直接降低输入保持
要求和改善时钟到输出延迟。 FPGA时钟
不应被推进超过保证微型
妈妈输出保持时间(减去任何相关的时钟抖动)
或者可以输出系统时钟更改之前的状态
边缘。对于XLA和XV的FPGA输出保持时间
特定网络版的最低时钟到输出延迟表中
在各个家庭电器特定网络连接的阳离子部分。
建议的最大时钟提前等于这个
值减去任何时钟抖动。
实例I / O元素 -
根据不同的设计
的环境中,可能需要实例化的高速I / O
元素。他们发现,在这些库为:
FCLK 1
FCLK 4
FCLK 2
BUFGLS 2
BUFGE 2
FCLK 3
BUFGE 5
图2 : FastCLK , BUFGE和BUFGLS的位置
在XC4000XLA / XV FPGA的时钟缓冲器
系统时钟
PLL
时钟
O0
卜FF器
O1
O2
O3
O4
O5
FB
O6
REF
O7
BUFGE
1
BUFGE
2
BUFGE
5
BUFGE
6
FCLK1
FCLK2
FCLK3
FCLK4
XC4000XLA
XC4000XV
图3 :图XC4000XLA的/ XV FPGA
连接到PLL时钟缓冲器驱动4 BUFGE和
4 FastCLK时钟缓冲器。
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DS015 ( V1.3 ) 1999年10月18日 - 产品speci fi cation
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XC4000XLA / XV现场可编程门阵列
JTAG增强
XC4000XLA / XV器件改善了JTAG功能
并在以下几个方面的表现:
IDCODE
- 在JTAG IDCODE寄存器的现
支持。未来所有的赛灵思FPGA将支持
IDCODE寄存器。通过使用IDCODE ,器件
连接到JTAG端口可以被确定。该
使用IDCODE的实现选择性CON组fi guration
取决于找到的FPGA中。该寄存器IDCODE
有以下二进制格式:
vvvv的: FFFF : FFFA : AAAA : AAAA : CCCC : CCCC : CCC1
其中:
C =公司代码;
A =在CLB中的数组维数;
F =家庭法;
V =芯片版本号
家族码= 01 XLA ;
= 02 SpartanXL ;
= 03的Virtex ;
= 07的XV 。
赛灵思公司代码= 49 (十六进制)
表4 :分配给XC4000XLA / XV的FPGA IDCODEs
FPGA
XC4013XLA
XC4020XLA
XC4028XLA
XC4036XLA
XC4044XLA
XC4052XLA
XC4062XLA
XC4085XLA
XC40110XV
XC40150XV
XC40200XV
XC40250XV
IDCODE
0x00218093
0x0021c093
0x00220093
0x00224093
0x00228093
0x0022c093
0x00230093
0x00238093
0x00e40093
0x00e48093
0x00e54093
0x00e5c093
绕道FF -
绕道FF和IOB是莫迪网络版提供
仅在旁路旁路IP- FL佛罗里达州运DRCLOCK
和EXTEST和SAMPLE / PRELOAD的IOB中
注册。
XV和XLA系列的差异
在XC4000XV系列FPGA的高密度
通过使用先进的0.25微米芯片实现技
术。 2.5伏电源( VCCINT )是必要的亲
韦迪要求的0.25微米减少电源电压
内部逻辑,但维持TTL兼容3.3V的
电源( VCCIO )是所必需的I / O。
为了适应XV器件的高栅极电容,
附加的互连已被添加。这些差异
详述如下。
VCCINT ( 2.5伏)电源引脚
FPGA的XV系列需要一个2.5V电源
内部逻辑,被命名为VCCINT 。引脚
分配给VCCINT电源被命名了引脚
引导的XC4000XV FPGA和在
表5页
162.
VCCIO ( 3.3伏)电源引脚
无论是十五和XLA FPGA采用一个3.3V电源
来驱动I / O引脚。在I / O电源被命名为VCCIO
在十五家。
八路长度互连通道
该XC40110XV , XC40150XV , XC40200XV和
XC40250XV已增强的路由。八路由
八进制长度的信道已经被添加到每个CLB
在垂直和水平尺寸。
6
XLA到XL的插槽兼容
该XC4000XLA设备一般可以在
然而,在同一个软件包等同XL设备,
为XC4085XLA可用的软件包的范围已
扩展到包括更小的封装,如HQ240 。
XV-到-XL / XLA插座兼容性
XC4000XV设备在网络连接已经可用封装选项,
引脚网格PG599和球栅BG560 , BG432 , BG352和
和四核FL atpack HQ240 。与该异常的
VCCINT电源引脚, XC4000XV FPGA是兼容的
与XL和XLA这些封装设备,如果以下
需要遵循的准则:
•奠定了PCB的XV引脚排列。
•当安装了XL或XLA设备断开
VCCINT ( 2.5 V )供电。对于PG599 ,应该VCCINT
被连接到3.3V。对于BG560 , BG432和BG352
和HQ240封装, VCCINT电压源
应悬空。未使用的I / O引脚的
连接到VCCINT XL / XLA设备将被拉高
到3.3V 。必须小心,以确保这些引脚
当XL / XLA设备工作不被驱动。
•当安装了XC4000XV的VCCINT引脚必须
CON组fi guration国家
- 该CON组fi guration状态
可用于JTAG控制器。
CON连接gure关闭
- JTAG端口可以预防的
从侦察网络guring的FPGA
TCK启动
- TCK现在可以用于时钟
启动块除了其他用户时钟。
CCLK释抑
- 改变了要求边界
扫描精读连接gure或EXTEST被前发出
发布INIT引脚和CCLK循环。
补发CON连接gure
- 边界扫描精读连接gure
可以补发从一个未连接的nished尝试恢复
精读连接gure设备。
DS015 ( V1.3 ) 1999年10月18日 - 产品speci fi cation
6-161
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0 XILINX

XC40150XV-8BG432C

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