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XC40150XV XC4000XLA / XV现场可编程门阵列 (XC4000XLA/XV Field Programmable Gate Arrays)
.型号:   XC40150XV
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描述: XC4000XLA / XV现场可编程门阵列
XC4000XLA/XV Field Programmable Gate Arrays
文件大小 :   141 K    
页数 : 14 页
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品牌   XILINX [ XILINX, INC ]
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100%
R
XC4000XLA / XV现场可编程门阵列
BUFGE ( I, O)
- 全球早期缓冲区
BUFGLS ( I, O) -
全球低偏移缓冲器
BUFFCLK ( I, O)
- 该FastCLK缓冲区
ILFFX ( D, GF , CE ,C , Q)
- 在快速捕获锁
万家乐
查找I / O单元
- 这是必要的,以连接这些
为了选择元件到一个特定的I / O垫
缓冲或者快速捕捉锁存器将被使用。
限制加载时钟
- 由于输入保持
要求是内部时钟延迟的函数,它可以是
要沿着限制BUFGE到IOB的路由
管芯的顶部和底部,以获得子纳秒时钟延迟。
BUFGE 1
BUFGE 6
使用快速I / O CLKS
有与快速实施相关的几个问题
I / O时钟通过使用多个FastCLK和BUFGE时钟
缓冲区的I / O传输,并为BUFGLS时钟缓冲器
内部逻辑。
降低时钟到淘汰期
- 当传输数据
从BUFGLS时钟寄存器的IOB输出寄存器
该时钟具有快速I / O时钟,总量
时间可用于传送减小。
在IOB输入使用快速捕捉锁存器 -
有必要
与快速I / O时钟边沿捕获的数据传输
延迟BUFGLS时钟没有错误。使用快速的
在IOB的捕捉锁存器提供了这种功能。
驱动多个时钟输入
- 由于每个FastCLK输入
只能达到IOB中的一个八分圆它通常会neces-
萨利驱动多个FastCLK和BUFGE输入焊盘与
在系统时钟的一个副本。赛灵思建议系
它使用多个FastCLK和BUFGE输入缓冲器统
使用“零延迟”时钟缓冲器,如赛普拉斯
CY2308能够驱动多达8个输入引脚。这些器件包含一个
锁相环消除时钟延迟,并指定较少
超过250PS的输出抖动。
PCB布局
- 建议的布局是将锁相环
在PCB的相反侧的FPGA的下方。所有8
时钟线应该是等长的。这项安排
允许所有的时钟线,以小于2厘米的长度
通常省去了时钟终止。
推进FPGA的时钟 -
一个附加的优点,以
使用PLL -配备时钟缓冲器是,它可以促进
FPGA提供时钟相对于系统时钟通过掺入
附加板延迟反馈路径中。约
6英寸的迹线长度是必要的延迟信号
1纳秒。
推进FPGA的时钟直接降低输入保持
要求和改善时钟到输出延迟。 FPGA时钟
不应被推进超过保证微型
妈妈输出保持时间(减去任何相关的时钟抖动)
或者可以输出系统时钟更改之前的状态
边缘。对于XLA和XV的FPGA输出保持时间
特定网络版的最低时钟到输出延迟表中
在各个家庭电器特定网络连接的阳离子部分。
建议的最大时钟提前等于这个
值减去任何时钟抖动。
实例I / O元素 -
根据不同的设计
的环境中,可能需要实例化的高速I / O
元素。他们发现,在这些库为:
FCLK 1
FCLK 4
FCLK 2
BUFGLS 2
BUFGE 2
FCLK 3
BUFGE 5
图2 : FastCLK , BUFGE和BUFGLS的位置
在XC4000XLA / XV FPGA的时钟缓冲器
系统时钟
PLL
时钟
O0
卜FF器
O1
O2
O3
O4
O5
FB
O6
REF
O7
BUFGE
1
BUFGE
2
BUFGE
5
BUFGE
6
FCLK1
FCLK2
FCLK3
FCLK4
XC4000XLA
XC4000XV
图3 :图XC4000XLA的/ XV FPGA
连接到PLL时钟缓冲器驱动4 BUFGE和
4 FastCLK时钟缓冲器。
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DS015 ( V1.3 ) 1999年10月18日 - 产品speci fi cation
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