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XCV50E Platform Flash在系统可编程配置PROM (Platform Flash In-System Programmable Configuration PROMS)
.型号:   XCV50E
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描述: Platform Flash在系统可编程配置PROM
Platform Flash In-System Programmable Configuration PROMS
文件大小 :   579 K    
页数 : 46 页
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品牌   XILINX [ XILINX, INC ]
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100%
R
Platform Flash在系统可编程配置PROM
一个32 - Mbit的PROM包含四个8 - Mbit的记忆
块,并因此可以存储多达四个独立
设计修订: 1个32 - Mbit的设计修改,二
16 - Mbit的设计修改, 3个8 - Mbit的设计修改,
4个8兆比特的设计修改,等等。
因为8兆位的最小尺寸要求的
每一个版本,一个16兆PROM只能存储
多达两个独立的设计修改:一个16兆位
的设计修改,一个8兆位的设计修改,或者两个
8 - Mbit的设计修改。
一个8 - Mbit的PROM只能存储一个8 - Mbit的
设计修改。
当FPGA拉高忙,表示它已准备好
以获得额外的配置数据,将PROM
开始推动新的数据到配置界面。
减压
在8/16/32兆位XCFxxP平台的Flash PROM中包括
内置的数据解压缩兼容赛灵思先进
压缩技术。压缩的Flash平台
PROM文件从目标FPGA位流生成(S )
用IMPACT软件。只有从串行和从
SelectMAP (平行)配置模式支持
使用XCFxxP PROM时, FPGA配置
编程了压缩的比特流。压缩
率将取决于几个因素而变化,包括
目标器件系列和目标设计的内容。
在PROM中启用了压缩选项
编程序列。 PROM的解压
驱动时钟的数据到之前所存储的数据
FPGA的配置界面。如果是减压
使能,则平台Flash时钟输出引脚
(CLKOUT )必须被用来作为时钟信号为
配置界面,驾驶的目标FPGA的
配置时钟输入引脚( CCLK ) 。无论是PROM的
CLK输入管脚或内部振荡器必须被选择为
源CLKOUT 。任何目标FPGA连接到
PROM必须为从工作在配置链中,
在配置模式设置为从串行模式或
从动SelectMAP (并行)模式。
如果解压启用时, CLKOUT信号
成为一个受控时钟输出具有减小的最大
频率。当解压缩后的数据还没有准备好时,
CLKOUT引脚被置于高阻抗状态,必须拉
高外部提供一个已知状态。
在繁忙的输入将自动被禁用时,
解压缩功能。
更大的设计修改,可以拆分成几个级联
PROM中。例如,两个32 - Mbit的PROM中,最多可存储
四个独立的设计修改:一个64兆的设计修改,
两个32 - Mbit的设计修改, 3个16兆的设计修改,
4个16兆位的设计修改,等等。当级联
一个16兆位存储器PROM和一个8兆比特的PROM中,有24兆位
的可用空间,并因此最多三个独立的设计
修正可以存储: 1个24兆的设计修改,二
8 - Mbit的设计修改,或者3个8 Mbit的设计修改。
SEE
对于如何将一些基本的例子
多个版本可以存储。设计改版
分区的文件生成过程中自动处理
的影响。
在PROM文件的创建,每一个设计版本是
分配一个版本号:
版本0 = '00'
修订1 = “01”
修订2 = ' 10 '
修订3 = ' 11'
用一组编程平台快擦写存储器​​后
设计修改,特定的设计修改可以是
销或使用:使用外部REV_SEL [0 1 ]中选择
内部可编程设计的版本控制位。该
EN_EXT_SEL引脚确定的外部引脚或内部
位用于选择的设计修改。当
EN_EXT_SEL是低,设计修改的选择被控制
由外部版本选择引脚REV_SEL [1:0 ] 。当
EN_EXT_SEL是高,设计修改的选择是
通过内部的可编程版本选择控制
控制位。在上电时,设计修改的选择
输入端(引脚或控制位)在内部取样。后
电时,设计修改的选择输入被采样
以下任何事件发生时,再次:
在CE的上升沿
在OE / RESET的下降沿(当CE为低电平)
CF上的上升沿(当CE为低)
当通过使用JTAG发起重配置
CONFIG指令。
设计修订
设计修订允许用户创建最多四个
在一个PROM独特的设计修改或跨存储
多个级联的PROM 。支持设计修订
为8/16/32兆XCFxxP平台的Flash PROM的两
串行和并行模式。设计修订可用于
与压缩的PROM文件,并且还当CLKOUT
功能被启用。随着PROM编程文件
修改信息文件( .cfi )的使用所创建的
的iMPACT软件。该
.cfi
文件要求,使设计
修改编程的影响。
一个设计版本是由从1到
n
8-Mbit
存储器块。如果一个单一的设计修改包含以下
大于8兆比特的数据,然后将剩余的空间被填充
与所有的人。较大的设计修改可以跨越几个
8兆位存储器块,并且保留在最后的任何空间
8兆位内存块被填充为全1。
从所选择的设计修改的数据然后
介绍了FPGA的配置界面。
DS123 ( V2.9 ) 2006年5月9日
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