MAX34334CSE 第1页-第5页 PDF中文翻译页面详情预览
0
R
QPro XQ18V04军事4Mbit的ISP
配置闪存PROM
0
5
DS125 ( V1.0 ) 2003年12月16日
先期产品技术说明
特点
工作温度范围: -55 ° C至+ 125°C
低功耗的先进CMOS工艺的FLASH内存
细胞免疫静态单粒子翻转
在系统可编程3.3V PROM中的
赛灵思FPGA的配置
-
20,000编程/擦除周期耐力
IEEE 1149.1边界扫描( JTAG )支持
级联存储较长或多个比特流
双配置方式
-
-
串行慢/快配置(高达20 MHz )
平行(高达160 Mbps的频率为20 MHz )
描述
赛灵思推出QPro ™ XQ18V04军用级的4Mbit
系统内可编程闪存配置PROM (见
图1)。
该XQ18V04是3.3V可擦写的PROM
提供了用于存储大Xil-一个可靠的非易失性方法
在系统中使用INX的FPGA配置比特流的
要求工作在整个军用温度范围。
当FPGA在主串模式下,它会产生一个
配置时钟驱动PROM 。一个简短的访问
上升CCLK时间后,数据可在PROM
数据(D0 )引脚,其连接到FPGA ð
IN
引脚。该
FPGA中产生的时钟脉冲的适当数量
完成配置。当FPGA在从动
串行模式下, PROM和FPGA的时钟由
外部时钟。
当FPGA在SelectMAP模式(从站) ,外部
振荡器将生成的配置时钟驱动
将PROM和FPGA 。上升CCLK边缘,经过数据
可在PROM的数据( D0 - D7 )引脚。该数据将
被读入FPGA上的下一个上升沿
CCLK 。看
网络连接gure 3 。
多个设备可以通过使用总裁输出级联
用于驱动以下设备的CE输入。时钟
输入和所有PROM的数据输出在这条产业链的
相互关联的。该XQ18V04是兼容的,可以是
级联其它配置PROM如
XQR1701L和XQR17V16一次性可编程config-
uration PROM中。
CLK CE
OE /复位
5V容限I / O引脚接受5V , 3.3V , 2.5V和信号
3.3V或2.5V输出能力
可在塑料包装VQ44只
使用Xilinx Alliance系列™和设计支持
赛灵思基础系列™软件包
标准FPGA的JTAG命令启动
CON组fi guration
TCK
TMS
TDI
TDO
控制
JTAG
接口
数据
内存
地址
数据
串行
or
并行
接口
7
首席执行官
D0数据
(串行或并行
[快递/ SelectMAP ]模式)
D[1:7]
快速模式和
SelectMAP接口
CF
DS026_01_021000
图1:
XQ18V04系列框图
© 2001年至2003年的Xilinx , Inc.保留所有权利。所有Xilinx商标,注册商标,专利和网站上列出的
http://www.xilinx.com/legal.htm 。
所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更,恕不另行通知。
DS125 ( V1.0 ) 2003年12月16日
先期产品技术说明
www.xilinx.com
1-800-255-7778
1
QPro XQ18V04军事4Mbit的ISP配置闪存PROM
R
Xilinx FPGA和PROM的兼容
表1:
FPGA配置存储需求
设备
XQV300
XQV600
XQV1000
XQ2V1000
XQ2V3000
XQ2V6000
CON组fi guration
1,751,808
3,607,968
6,127,744
3,752,736
9,594,656
19,759,904
XQ18V04
PROM的
1
1
2
1
3
5
当工作PROM串行悬空
模式。
快递/ SelectMAP模式类似于从串行
模式。数据逐个从PROM一个字节
每CCLK的而不是一个比特每CCLK周期。看
FPGA数据表的特殊配置
要求。
发起FPGA配置
该XQ18V04器件集成了引脚名为CF是
控制通过JTAG CONFIG指令。 Execut-
荷兰国际集团通过JTAG的CONFIG指令脉冲CF低
300到500纳秒,这将重置FPGA ,并开始CON-
成形。
在CF引脚必须连接到上的PROGRAM引脚
FPGA ( S)才能使用此功能。
赛灵思影响™软件还可以发出一个JTAG CON-
图命令通过启动FPGA配置
"Load FPGA"设置。
容量
表2:
PROM存储容量
设备
XQ18V04
CON组fi guration位
4,194,304
选择配置模式
该XQ18V04容纳串行和并行的方法
的结构。配置模式可选
通过在XQ18V04设备中的用户控制寄存器。这
控制寄存器是通过JTAG访问,并使用设置
在"Parallel mode"设置在赛灵思的iMPACT软件。
串行输出是默认的编程模式。
连接配置PROM
当配置连接FPGA器件
PROM (见
图3):
PROM的(多个)的数据输出(多个)驱动器为D
IN
领先的FPGA器件的输入。
主FPGA CCLK输出驱动CLK输入(S )
在主串并掌握PROM (S )的
SelectMAP模式。
一个PROM的CEO输出驱动器的输入端CE
在菊花链旁边的PROM (如果有的话) 。
所有PROM的OE / RESET输入是最好的驱动
领先的FPGA器件的INIT输出。这
连接可确保PROM的地址计数器
任何复位(重)配置开始前,甚至
当用V发起一个重新配置
CC
毛刺。
PROM的CE输入可以驱动从DONE引脚。
第一(或唯一)的PROM的CE的输入可以被驱动
由第一FPGA器件的DONE输出,提供
做完不会永久接地。 CE也可以
绑永久低,但这种保存数据
输出活跃,导致了不必要的电源
电流20 mA最大。
D1- D7保持在高阻抗状态,并且可以是
级联配置PROM
对于配置为一个串行菊花链或多个FPGA
单个FPGA需要在一个较大的配置存储器
串行或SelectMAP配置模式,级联的PROM
提供额外的内存(请参阅
图2)。
多种
XQ18V04设备可以通过使用总裁输出级联
放来驱动下游设备的CE输入。该
时钟输入端和所有XQ18V04数据输出
链中的设备相互连接。之后的最后一位
从第一PROM中被读取时,在下一个时钟信号输出到
PROM声称其CEO产量低和驱动它的数据线
到一个高阻抗状态。第二PROM识别
在低层次上的CE输入和启用其数据输出。
SEE
网络连接gure 3 。
配置完成后,所有的地址计数器后
如果PROM的OE / RESET引脚级联PROM的复位
变低。
2
www.xilinx.com
1-800-255-7778
DS125 ( V1.0 ) 2003年12月16日
先期产品技术说明
R
QPro XQ18V04军事4Mbit的ISP配置闪存PROM
VCC
VCCO
VCC
VCCO
VCC
4.7K
VCC
DIN
模式引脚*
DOUT
VCC
DIN
模式引脚*
VCC
VCCO
D0
VCC
VCCO
D0
赛灵思
FPGA
VCC
赛灵思
FPGA
SLAVE
串行
XQ18V04
级联
舞会
1
2
3
4
TDI
TMS
TCK
CLK
CE
首席执行官
OE /复位
CF
GND
TDO
GND
TDI
TMS
TCK
XQ18V04
第一次
舞会
CLK
CE
首席执行官
OE /复位
CF
TDO
串行
J1
TDI
TMS
TCK
TDO
**
CCLK
DONE
INIT
节目
TDI
TMS
TCK
TDO
CCLK
DONE
INIT
节目
TDI
TMS
TCK
TDO
*对于模式的引脚连接,请参考相应的FPGA数据手册。
**电阻值为300欧姆的Virtex和Virtex - E器件和4.7K欧姆的所有其他人。
DS026_08_120103
图2:
JTAG链在主串模式下配置设备
DS125 ( V1.0 ) 2003年12月16日
先期产品技术说明
www.xilinx.com
1-800-255-7778
3
QPro XQ18V04军事4Mbit的ISP配置闪存PROM
R
DOUT
可选
菊花链式
用的FPGA
不同
CON连接gurations
VCC
4.7K
VCC
可选
奴隶的FPGA
具有相同
CON连接gurations
VCCO
VCC
FPGA
模式*
**
VCC VCCO
数据
第一次
CLK
舞会
首席执行官
CE
OE /复位
CF
DIN
CCLK
DONE
INIT
节目
(低将地址指针复位)
数据
CLK
CE
OE /复位
CF
级联
舞会
*对于模式的引脚连接,请参考相应的FPGA数据手册。
**
电阻值为300欧姆的Virtex和Virtex - E器件和4.7K欧姆,所有其他
.
主串行模式
I / O *
I / O *
模式***
CS
1K
1K
V
CC
外部振荡器
3.3V
4.7K
XQ18V04
CLK
8
D[0:7]
CE
OE /复位
首席执行官
CF
V
CC
V
CCO
V
CC
V
CCO
VIRTEX
选择MAP
NC
CCLK
PROGRAM D [ 0 : 7 ]
DONE
INIT
**
* CS和WRITE必须拉低用作I / O。示出一个选项。
**
电阻值为300欧姆的Virtex和Virtex - E器件和4.7K欧姆的所有其他人。
***对于模式的引脚连接,请参考相应的FPGA数据手册。
的Virtex选择地图模式
要附加
可选
菊花链式
器件
V
CC
V
CC
4.7K
V
CC
V
CCO
D[0:7]
首席执行官
XQ18V04
CE
CF
程序中完成
INIT
CCLK
8
4.7K
V
CC
V
CCO
V
CC
M0
CS1
M1
DOUT
M0
CS1
M1
XQ4000XL
DOUT
可选
菊花链式
XQ4000XL
D[0:7]
D[0:7]
程序中完成
INIT
CCLK
要附加
可选
菊花链式
器件
OE /复位
CLK
外部振荡器
XQ4000XL快速模式
DS082_05_120103
图3:
(一)主串行模式(B )的Virtex SelectMAP模式( C) XQ4000XL快速模式
(虚线表示可选的连接)
4
www.xilinx.com
1-800-255-7778
DS125 ( V1.0 ) 2003年12月16日
先期产品技术说明
R
QPro XQ18V04军事4Mbit的ISP配置闪存PROM
国家无论OE输入的状态。 JTAG管脚
TMS,TDI和TDO可以是一个高阻抗状态或
高。看
表3中。
可承受5V的I / O
所述的I / O上的每个可再编程的PROM完全5V的容
erant甚至通过核心供电为3.3V 。这
允许5V CMOS信号直接连接到PROM中
输入而不损坏。此外, 3.3V的V
CC
动力
供应可在应用之前或之后5V的信号被施加
到I / O操作。在混合5V / 3.3V / 2.5V系统中,用户标签,
核心供电(V
CC
),并且输出电源
(V
CCO
)可以具有以任何顺序施加的功率。这使得
在PROM设备不受电源排序
问题。
客户控制位
该XQ18V04 PROM中具有不同的访问控制位
由客户。这些可以被设置后,该阵列已
使用“跳过用户阵”中的Xilinx的iMPACT编程软
洁具。 iMPACT软件中可以设置这些位使能
可选的JTAG读取的安全,并行配置模式,或
CF - >D4引脚功能。
重置激活
上电时, OE / RESET保持低电平,直到XQ18V04是
活性(1毫秒) ,并且能够接收后提供数据
CCLK脉冲从FPGA 。 OE / RESET连接到
外部电阻拉OE / RESET HIGH释放
FPGA INIT并允许配置开始。 OE / RESET
保持为低,直到XQ18V04电压达到operat-
荷兰国际集团的电压范围。如果电源低于2.0V时,
PROM将重置。 OE / RESET极性是不是可编
BLE 。看
图4
对电的需求。
3.6V
推荐工作范围
3.0V
推荐
V
CCINT
上升
时间
待机模式
该PROM进入低功耗待机模式,只要CE
被置为高电平。输出保持在高阻抗
表3:
真值表的PROM控制输入
控制输入
OE /复位
CE
内部地址
0V
0毫秒1毫秒
时间(ms)
50ms
ds026_10_102303
图4:
V
CCINT
上电的要求
输出
数据
活跃
高-Z
高-Z
高-Z
高-Z
首席执行官
I
CC
活跃
减少
活跃
待机
待机
如果地址< TC
(1)
:增量
如果地址> TC
(1)
:不改
保持复位
保持复位
保持复位
注意事项:
1, TC =终端数=最高地址值。 TC + 1 = 0地址。
DS125 ( V1.0 ) 2003年12月16日
先期产品技术说明
www.xilinx.com
1-800-255-7778
5
相关元器件产品Datasheet PDF文档

XQ2V1000_1

QPro Virtex-II 1.5V Platform FPGAs
暂无信息
53 XILINX

XQ2V1000-4BG575M

QPro Virtex-II 1.5V Military QML Platform FPGAs
32 XILINX

XQ2V1000-4BG575N

QPro Virtex-II 1.5V Military QML Platform FPGAs
105 XILINX

XQ2V1000-4BG575N

QPro Virtex-II 1.5V Platform FPGAs
暂无信息
60 XILINX

XQ2V1000-4BG728M

QPro Virtex-II 1.5V Military QML Platform FPGAs
29 XILINX

XQ2V1000-4BG728N

QPro Virtex-II 1.5V Military QML Platform FPGAs
24 XILINX