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JANTX1N747AUR  JANTX1N747AUR-1  JANTX1N746URTR-1  CAT24WC65LATE13D  CAT24WC65WATE13B  JANTX1N747BTR  CAT24WC65LETE13D  JANTX1N750BURTR-1  JANTX1N750AURTR  CAT24WC65PATE13D  
PLL205-01 主板时钟发生器为AMD - K7 (Motherboard Clock Generator for AMD - K7)
.型号:   PLL205-01
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描述: 主板时钟发生器为AMD - K7
Motherboard Clock Generator for AMD - K7
文件大小 :   103 K    
页数 : 12 页
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100%
PLL205-01
主板时钟发生器为AMD - K7
引脚说明
名字
VDD0
VDD1
VDD2
VDD3
VDD4
GND
XIN
XOUT
REF0//CPU_STOP
1
6
14
19,30,36,42
27
3,9,16,22,
33,39,45,47
4
5
2
TYPE
P
P
P
P
P
P
I
O
B
电源为PLL内核。
描述
电源为REF0 , REF1和晶体振荡器。
电源的PCI ( 0 : 5 ) 。
电源的SDRAM ( 0:12 ) 。
电源为24_48MHz和48MHz的。
地面上。
14.318MHz晶振输入具有内部载荷帽( 36pF )和反馈
电阻从XOUT 。
14.318MHz晶振输出。它具有内置的负载上限( 36pF ) 。
复用引脚通过MODE信号控制。当CPU_STOP低时,它
将停止CPUT ( 0 : 1 ) , CPUC0和SDRAM ( 0:11 )输出。在输出
模式下,该引脚会产生缓冲的参考时钟输出。
在上电时,模式功能将被激活。当MODE为低,引脚
图2是输入CPU_STOP 。当高, 2脚为输出REF0 。后
锁存输入数据时,该引脚将产生PCI总线时钟。
上电时,该引脚为输入引脚,并确定CPU时钟
频率。输入采样结束后,该引脚会产生输出时钟。 FS3
有内部上拉(默认高点) 。
上电时,该引脚将选择的24MHz (高时)或48MHz的(当
低)的pin25输出。输入采样结束后,该引脚为PCI输出。它有
内部上拉电阻。
PCI时钟输出。
缓冲输入引脚:提供给该输入引脚上的信号进行缓冲,以13
SDRAM输出。
SDRAM时钟输出,扇出缓冲器输出从SDRAMIN引脚。
PCI5/MODE
7
B
PCI0/FS3
8
B
PCI1/SEL24_48
PCI ( 2:4)
SDRAMIN
SDRAM ( 0:11 )
SDATA
SCLK
24_48MHz/FS1,
24MHz/FS0
SDRAM12
PD #
CPUT (0: 1)
CPUC0
REF1/FS2
10
11,12,13
15
17,18,20,21,28,
29,31,32,34,35,
37,38
23
24
25,26
40
41
43,46
44
48
B
O
I
O
B
I
B
O
I
O
O
B
串行数据输入,串行接口端口。
在上电时,这些引脚的输入引脚和将确定CPU时钟
频率。 FS0 , FS1具有内部上拉(默认为高) 。
当CPU_STOP低,该引脚仍是自由运行。当电源
向下低,这SDRAM将被停止。
低时,它会停止所有的时钟输出。它具有内部上拉电阻。
的差分对的漏极开路CPU输出“真”的时钟。
的差分对的漏极开路CPU输出“互补”的时钟。
上电时锁存输入数据后缓冲的参考时钟输出。
转00年3月7日第2页
47745弗里蒙特大道,弗里蒙特,加利福尼亚州94538电话:( 510 ) 492-0990传真:( 510 ) 492-0991
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