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XCR3320-10TQ144C  ( )
.型号:   XCR3320-10TQ144C
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100%
应用说明
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R
XCR3320 : 320宏单元的SRAM
CPLD
0
14*
DS033 ( V1.1 ) 2000年2月10日
产品speci fi cation
NIQUE也是什么让赛灵思能够提供一个真正的CPLD架构设计师用手工
tecture在一个高密度的设备。
赛灵思XCR3320设备使用其专利XPLA2
(扩展可编程逻辑阵列)架构。这
建筑结合了PAL-的最佳功能和
聚乳酸类逻辑结构,以提供高速度和灵活
逻辑分配导致的卓越能力,使
设计有固定引脚的变化。该XPLA2架构
从80宏蜂窝快速模块是构成
通过互连阵列连接在一起。在每个
快速的模块是各20个宏单元4逻辑块。
每个逻辑块包含PAL结构有四个德迪
cated乘积项为每个宏蜂窝。此外,每个
逻辑块在解放军struc- 32个产品条款
TURE ,可以通过一个完全可编程的或共享
数组中任意20个宏单元中。这种组合艾菲
ciently整个逻辑块,分配逻辑,
增加器件密度,并允许设计变更
无需重新定义了引脚或更改系统时序
ING 。该XCR3320提供了引脚对引脚传输延迟
通过快速模块的PAL阵列7.5纳秒;并且如果
PLA阵列的情况下,一个额外的1.5纳秒被添加到
延时,不管有多少解放军产品条款的使用。如果
快速模块之间的互连阵列的情况下,有
是2.0纳秒的第二固定延迟。这意味着最坏
案例引脚对引脚传播中的快速模块延迟
7.5 + 1.5 = 9.0纳秒,并且从任何引脚上的延迟,以任何其他
整个芯片的引脚是7.5 + 2.0 = 9.5纳秒如果只
PAL阵列被使用,和7.5 + 1.5 + 2.0 = 11.0纳秒,如果聚乳酸
阵列被使用。
每个宏单元还具有一个2输入异或门与
在一个输入和解放军专用PAL产品条款
乘积项上的另一个输入。这个正在申请专利的Ver-
satile XOR结构允许非常有效的逻辑optimiza-
化相比,只有竞争XOR结构
1乘积项作为第二输入到异或门。该
多功能的异或允许一个8位的XOR功能,方案需要
mented中只有20项产品,相比65产品
条款传统的异或方式。
该XCR3320是基于SRAM的,这意味着它是CON-
从上电时外部电源想通。见CON组
该数据表的详细信息的成形部分。
该器件支持全规格的JTAG (IEEE
1149.1 ),通过业界标准的JTAG接口。它可以
还通过JTAG端口,这是非常被构造
有用的原型。见章节
“设备的配置
化通过JTAG “第29页
了解更多信息。
特点
320 SRAM宏单元CPLD的基础
小于1.0秒的配置时间
IEEE 1149.1标准的JTAG测试功能
- 五针JTAG接口
- IEEE 1149.1 TAP控制器
在系统配置
3.3V器件具有5V容限I / O
创新XPLA2架构整合极端
柔韧性和高的速度
八同步时钟网络的可编程
极性在每个宏蜂窝
多达32个异步时钟支持复杂
超频需求
创新XOR结构,在每个宏单元提供
优秀的逻辑还原能力
逻辑扩展到36项产品在单一
MACROCELL
先进的0.35μ工艺的SRAM
采用工业标准设计输入和验证
和Xilinx CAE工具
控制期限结构提供之任何条款或
产品条款中的每个逻辑块:
- 三态缓冲器控制
- 异步宏单元寄存器复位/预置
全球三态引脚便于nails"测试"bed
在不牺牲逻辑资源
可编程斜率控制
小外形封装,高I / O数
可在商用和工业温度
范围
描述
该XCR3320设备是了CoolRunner ™的成员
家庭的高密度SRAM为基础的CPLD器件(复亲
赛灵思可编程逻辑器件) 。该设备的COM
bines高速和确定性引脚对引脚与时间
高密度。该XCR3320采用专利的快速零
它结合了高速功率( FZP ™ )设计技术
和低功耗为首次在CPLD 。 FZP允许
在XCR3320有真正的引脚对引脚进行时序7.5 ns的延迟,
和100的待机电流
µA
无需`涡轮
位“或其他省电方案。通过更换conven-
tional检测放大器的方法实现产品
术语(由于双极已被使用的一种技术
时代)与纯CMOS门电路级联链两
待机功耗和动态功耗被极大地降低
相对于其他的CPLD。该FZP设计技
DS033 ( V1.1 ) 2000年2月10日
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