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MC9S08AC60CFJE  MC68HC908JK8CDW  MC68HC908JB16JDW  ANALOG  MC9S08DZ48CLF  MC9S08SE8CWL  MCHC908JK3ECPE  MC908JL8CDWE  MC9S08AC32CFJE  MC9S08AC16CFGE  
XCR3384XLSERIES 384宏单元CPLD (384 Macrocell CPLD )
.型号:   XCR3384XLSERIES
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描述: 384宏单元CPLD
384 Macrocell CPLD
文件大小 :   103 K    
页数 : 12 页
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品牌   ETC [ ETC ]
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R
XCR3384XL : 384宏单元CPLD
0
14
DS024 ( V1.4 ) 2002年1月8日
先期产品技术说明
特点
功耗最低的384宏单元CPLD
7.5 ns的引脚对引脚的逻辑延迟
系统频率高达127 MHz的
384个宏单元与9000可用门
可在小型封装
- 144引脚TQFP ( 118个用户I / O)
- 208引脚PQFP ( 172个用户I / O)
- 256球FBGA ( 212个用户I / O)
- 324球FBGA ( 220个用户I / O)
优化3.3V系统
- 超低功耗运行
- 5V容限I / O引脚3.3V内核电源
- 先进的0.35微米五层金属EEPROM
过程
- 快速零功率™ ( FZP ) CMOS设计
技术
先进的系统功能
- 在系统编程
- 输入寄存器
- 可预测的时序模型
- 多达23个时钟提供每个功能块
- 在设计变更优秀销固定
- 完整的IEEE标准1149.1边界扫描( JTAG )
- 四个全局时钟
- 每个功能块八乘积项控制项
快速ISP编程时间
端口使能引脚额外的I / O
2.7V至3.6V的电源电压为工业级电压
范围
每路输出可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表( DS012 )的
体系结构描述
描述
该XCR3384XL是针对一个3.3V , 384宏单元CPLD
需要前沿编程功率敏感的设计
的可编程逻辑解决方案。共有24个功能块提供
9000可用门。引脚至引脚传输延时
7.5纳秒为127 MHz的最大系统频率。
TotalCMOS设计技术快速
零功率
Xilinx提供了TotalCMOS CPLD ,无论是在工艺技
学和设计技术。赛灵思采用的级联
CMOS门电路来实现产品的总和,而不是
传统意义上的放大器的方法。此CMOS门imple-
心理状态使赛灵思能够提供的CPLD是兼具高
高性能和低功耗,打破了范例,来
具有低功耗,必须具有低的表现。请参阅
显示我
CC
与频率我们
XCR3384XL TotalCMOS CPLD (采取24个数据
可复位的上/下, 16位计数器在3.3V , 25 ° C) 。
140
120
100
典型的ICC (MA )
80
60
40
20
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0
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频率(MHz)
DS024_01_112700
图1:
XCR3384XL典型I
CC
在主场迎战频率
V
CC
= 3.3V ,25°C
表1:
典型的我
CC
在主场迎战V频率
CC
= 3.3V ,25°C
频率(MHz)
典型的我
CC
(MA )
0
待定
1
待定
10
待定
20
待定
40
待定
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待定
100
待定
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待定
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待定
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DS024 ( V1.4 ) 2002年1月8日
先期产品技术说明
1-800-255-7778
1
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