三星：工艺小型化仅 10 - 15% 改善，DTCO成破局新方法

在当今半导体产业蓬勃发展的大背景下，2025 年 10 月 26 日，三星在半导体领域有了新的发声。三星指出，工艺小型化本身只能带来 10 - 15% 的改善，迫切需要探索新的方法。

DTCO（设计与工艺集成优化）作为一种新兴的方法，能够更好地利用新工艺，显著提高芯片的性能和可靠性。以三星的 2nm GAA 工艺为例，相较于其较老制造工艺，在性能和效率上有着显著的提升。然而，三星的晶圆代工副总裁表示，缩小节点尺寸所带来的益处有限，因此有必要探索其他替代方案。

DTCO 不仅仅是一个单纯的技术概念，更是产业协同的生动体现。它涉及 IC 设计厂商、EDA 工具厂商、半导体设备供应商以及晶圆代工厂等各方面的协同工作。这种协同优化的目标是让设计、工艺和设备实现更好的配合，从而达到更高的性能、更低的成本和更高的良品率。在这个协同过程中，EDA 工具厂商需要与 IC 设计和晶圆厂保持三方多向合作，为 DTCO 提供所需的工具支持。

三星电子代工厂副总裁申钟信在首尔三星洞举行的第八届半导体产学研交流研讨会上提到，该行业已经积极转向 DTCO。“现在，工艺微型化本身只能带来 10% 至 15% 的性能提升。随着工艺性能提升逐渐达到极限，业界开始高度关注 DTCO 技术。在 7 纳米工艺中，整体性能提升中约有 10% 是由 DTCO 带来的。我们预计在 3 纳米及以下工艺中，这一比例将大幅上升至 50%。三星和台积电都设有专门的 DTCO 团队，并致力于同时进行设计和工艺改进。”

除了 DTCO，三星还在积极探索其他替代方案。根据 The Elec 的说法，在 DTCO 中，工程师们会审查现有的工艺限制，同时根据设计师的要求探索替代方案，就像特斯拉修改电池放置方式以提高效率一样。从 N 节点到 M 节点时，性能提升约为 15%，面积减少也约为 15%。与人工智能领域性能每几个月就翻倍不同，在半导体处理领域，即使是 1 - 2% 的差异也至关重要，甚至可能成为工艺选择的标准。

此外，三星正在利用人工智能，试图自动创建新的电池结构，以实现更小的面积并降低功耗。三星电子代工厂高管表示，DTCO将进一步扩展到开发系统过程协同优化（SPCO）和系统设计过程协同优化（SDTCO），这将进一步完善这一流程。

据报道，三星已经完成了其第二代 2nm GAA 工艺的基本设计，而其第三迭代版本 SF2P + 预计将在两年内实现。这家韩国代工厂可能已经深入探索了 DTCO 技术，以开发其 2nm GAA 工艺的改进版本，这或许也是它推迟 1.4nm 节点研发、转而致力于提升当前工艺水平的原因，而非与台积电正面竞争。

DTCO只是半导体行业在后摩尔时代进行系统级优化的一个缩影。为了提升芯片性能和算力，整个行业都在积极探索各种优化途径，包括：

●存储器优化：提高存储器带宽和容量，减少数据访问延迟。

●芯片架构优化：采用更先进的架构设计，提高并行处理能力和能效。

●先进封装技术：通过Chiplet、2.5D/3D封装等技术，实现芯片间的高速互连和异构集成。

当然，EUV光刻等线宽微缩技术仍然非常重要，但系统级优化已成为提高芯片性能的主流趋势。通过识别系统瓶颈并各个击破，半导体行业可以实现整体性能的显著提升。

展望未来，随着 DTCO 等技术的不断发展，芯片设计和制造的界限将越来越模糊。未来的芯片设计将更注重与制造工艺的协同优化，以实现性能、功耗和成本的最佳平衡。同时，系统级优化也将成为芯片技术发展的重要方向，包括 IC 设计思维的转变（从单纯追求晶体管密度转向更全面的系统级性能优化）、System Scaling（通过软硬件协同设计，实现系统级的性能扩展）、芯片系统重构（利用先进封装技术，构建更灵活、可扩展的芯片系统）。