CY7C1354CV25-167AXC [CYPRESS]

9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture; 9兆位( 256K ×36 / 512K ×18 )流水线SRAM与NOBL -TM架构
CY7C1354CV25-167AXC
元器件型号: CY7C1354CV25-167AXC
生产厂家: CYPRESS SEMICONDUCTOR    CYPRESS SEMICONDUCTOR
描述和应用:

9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
9兆位( 256K ×36 / 512K ×18 )流水线SRAM与NOBL -TM架构

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型号参数:CY7C1354CV25-167AXC参数
是否无铅 不含铅
是否Rohs认证 符合
生命周期Obsolete
包装说明QFP, QFP100,.63X.87
Reach Compliance Codecompliant
风险等级5.84
Base Number Matches1
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PRELIMINARY
CY7C1354CV25
CY7C1356CV25
9-Mbit (256K x 36/512K x 18) Pipelined SRAM
with NoBL™ Architecture
Features
• Pin-compatible with and functionally equivalent to
ZBT™
• Supports 225-MHz bus operations with zero wait states
— Available speed grades are 225, 200, and 167 MHz
• Internally self-timed output buffer control to eliminate
the need to use asynchronous OE
• Fully registered (inputs and outputs) for pipelined
operation
• Byte Write capability
• Single 2.5V power supply
• Fast clock-to-output times
— 2.8 ns (for 225-MHz device)
— 3.2ns (for 200-MHz device)
— 3.5 ns (for 167-MHz device)
• Clock Enable (CEN) pin to suspend operation
• Synchronous self-timed writes
• Available in lead-free 100 TQFP, 119 BGA, and 165 fBGA
packages
• IEEE 1149.1 JTAG Boundary Scan
Burst capability–linear or interleaved burst order
• “ZZ” Sleep Mode option and Stop Clock option
Functional Description
The CY7C1354CV25 and CY7C1356CV25 are 2.5V, 256K x
36 and 512K x 18 Synchronous pipelined burst SRAMs with
No Bus Latency™ (NoBL™) logic, respectively. They are
designed to support unlimited true back-to-back Read/Write
operations with no wait states. The CY7C1354CV25 and
CY7C1356CV25 are equipped with the advanced (NoBL) logic
required to enable consecutive Read/Write operations with
data being transferred on every clock cycle. This feature
dramatically improves the throughput of data in systems that
require frequent Write/Read transitions. The CY7C1354CV25
and CY7C1356CV25 are pin-compatible with and functionally
equivalent to ZBT devices.
All synchronous inputs pass through input registers controlled
by the rising edge of the clock. All data outputs pass through
output registers controlled by the rising edge of the clock. The
clock input is qualified by the Clock Enable (CEN) signal,
which when deasserted suspends operation and extends the
previous clock cycle.
Write operations are controlled by the Byte Write Selects
(BW
a
–BW
d
for CY7C1354CV25 and BW
a
–BW
b
for
CY7C1356CV25) and a Write Enable (WE) input. All writes are
conducted with on-chip synchronous self-timed write circuitry.
Three synchronous Chip Enables (CE
1
, CE
2
, CE
3
) and an
asynchronous Output Enable (OE) provide for easy bank
selection and output three-state control. In order to avoid bus
contention, the output drivers are synchronously three-stated
during the data portion of a write sequence.
Logic Block Diagram–CY7C1354CV25 (256K x 36)
A0, A1, A
MODE
CLK
CEN
ADDRESS
REGISTER 0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
LOGIC
ADV/LD
C
WRITE ADDRESS
REGISTER 1
WRITE ADDRESS
REGISTER 2
C
ADV/LD
BW
a
BW
b
BW
c
BW
d
WE
WRITE REGISTRY
AND DATA COHERENCY
CONTROL LOGIC
WRITE
DRIVERS
MEMORY
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
DQs
DQP
a
DQP
b
DQP
c
DQP
d
E
INPUT
REGISTER 1
E
INPUT
REGISTER 0
E
OE
CE1
CE2
CE3
ZZ
READ LOGIC
SLEEP
CONTROL
Cypress Semiconductor Corporation
Document #: 38-05537 Rev. *B
3901 North First Street
San Jose
,
CA 95134
408-943-2600
Revised November 1, 2004
PRELIMINARY
Logic Block Diagram–CY7C1356CV25 (512K x 18)
A0, A1, A
MODE
CLK
CEN
C
WRITE ADDRESS
REGISTER 1
CY7C1354CV25
CY7C1356CV25
ADDRESS
REGISTER 0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
LOGIC
ADV/LD
C
WRITE ADDRESS
REGISTER 2
ADV/LD
BW
a
BW
b
WE
WRITE REGISTRY
AND DATA COHERENCY
CONTROL LOGIC
WRITE
DRIVERS
MEMORY
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
DQs
DQP
a
DQP
b
E
E
INPUT
REGISTER 1
E
INPUT
REGISTER 0
E
OE
CE1
CE2
CE3
ZZ
READ LOGIC
Sleep
Control
Selection Guide
CY7C1354CV25-225
CY7C1356CV25-225
2.8
250
35
CY7C1354CV25-200
CY7C1356CV25-200
3.2
220
35
CY7C1354CV25-167
CY7C1356CV25-167
3.5
180
35
Unit
ns
mA
mA
Maximum Access Time
Maximum Operating Current
Maximum CMOS Standby Current
Shaded areas contain advance information.Please contact your local Cypress sales representative for availability of these parts.
Note:
1. For best–practices recommendations, please refer to the Cypress application note
System Design Guidelines
on www.cypress.com.
Document #: 38-05537 Rev. *B
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PRELIMINARY
Pin Configurations
100-pin TQFP Packages
A
A
CE
1
CE
2
BWd
BWc
BWb
BWa
CE
3
V
DD
V
SS
CLK
WE
CEN
OE
ADV/LD
E(18)
A
CY7C1354CV25
CY7C1356CV25
A
A
CE
1
CE
2
NC
NC
BWb
BWa
CE
3
V
DD
V
SS
CLK
WE
CEN
OE
ADV/LD
E(18)
A
NC
DQPb
NC
DQb
NC
DQb
V
DDQ
V
DDQ
V
SS
V
SS
NC
DQb
DQb
NC
DQb
DQb
DQb
DQb
V
SS
V
SS
V
DDQ
V
DDQ
DQb
DQb
DQb
DQb
NC
V
SS
V
DD
NC
V
DD
NC
V
SS
ZZ
DQb
DQa
DQa
DQb
V
DDQ
V
DDQ
V
SS
V
SS
DQa
DQb
DQa
DQb
DQa DQPb
NC
DQa
V
SS
V
SS
V
DDQ
V
DDQ
NC
DQa
DQa
NC
DQPa
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
A
A
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
DQPc
DQc
DQc
V
DDQ
V
SS
DQc
DQc
DQc
DQc
V
SS
V
DDQ
DQc
DQc
NC
V
DD
NC
V
SS
DQd
DQd
V
DDQ
V
SS
DQd
DQd
DQd
DQd
V
SS
V
DDQ
DQd
DQd
DQPd
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
100
99
98
97
96
95
94
93
92
91
90
89
88
87
86
85
84
83
82
81
A
A
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
A
NC
NC
V
DDQ
V
SS
NC
DQPa
DQa
DQa
V
SS
V
DDQ
DQa
DQa
V
SS
NC
V
DD
ZZ
DQa
DQa
V
DDQ
V
SS
DQa
DQa
NC
NC
V
SS
V
DDQ
NC
NC
NC
CY7C1354CV25
(256K × 36)
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
CY7C1356CV25
(512K × 18)
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
MODE
A
A
A
A
A
1
A
0
E(288)
E(144)
V
SS
V
DD
E(36)
A
A
A
A
A
A
A
MODE
A
A
A
A
A
1
A
0
E(72)
E(288)
E(144)
E(72)
V
SS
V
DD
Document #: 38-05537 Rev. *B
E(36)
A
A
A
A
A
A
A
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
Page 3 of 25
PRELIMINARY
Pin Configurations
(continued)
119-ball BGA Pinout
CY7C1354CV25 (256K × 36) – 14 × 22 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
c
DQ
c
V
DDQ
DQ
c
DQ
c
V
DDQ
DQ
d
DQ
d
V
DDQ
DQ
d
DQ
d
NC
NC
V
DDQ
CY7C1354CV25
CY7C1356CV25
2
A
CE
2
A
DQP
c
DQ
c
DQ
c
DQ
c
DQ
c
V
DD
DQ
d
DQ
d
DQ
d
DQ
d
DQP
d
A
E(72)
TMS
3
A
A
A
V
SS
V
SS
V
SS
BW
c
V
SS
NC
V
SS
BW
d
V
SS
V
SS
V
SS
MODE
A
TDI
4
E(18)
ADV/LD
V
DD
NC
CE
1
OE
A
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
A
TCK
5
A
A
A
V
SS
V
SS
V
SS
BW
b
V
SS
NC
V
SS
BW
a
V
SS
V
SS
V
SS
NC
A
TDO
6
A
CE
3
A
DQP
b
DQ
b
DQ
b
DQ
b
DQ
b
V
DD
DQ
a
DQ
a
DQ
a
DQ
a
DQP
a
A
E(36)
NC
7
V
DDQ
NC
NC
DQ
b
DQ
b
V
DDQ
DQ
b
DQ
b
V
DDQ
DQ
a
DQ
a
V
DDQ
DQ
a
DQ
a
NC
ZZ
V
DDQ
CY7C1356CV25 (512K x 18)–14 x 22 BGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
DDQ
NC
NC
DQ
b
NC
V
DDQ
NC
DQ
b
V
DDQ
NC
DQ
b
V
DDQ
DQ
b
NC
NC
E(72)
V
DDQ
2
A
CE
2
A
NC
DQ
b
NC
DQ
b
NC
V
DD
DQ
b
NC
DQ
b
NC
DQP
b
A
A
TMS
3
A
A
A
V
SS
V
SS
V
SS
BW
b
V
SS
NC
V
SS
V
SS
V
SS
V
SS
V
SS
MODE
A
TDI
4
E(18)
ADV/LD
V
DD
NC
CE
1
OE
A
WE
V
DD
CLK
NC
CEN
A1
A0
V
DD
E(36)
TCK
5
A
A
A
V
SS
V
SS
V
SS
V
SS
V
SS
NC
V
SS
BW
a
V
SS
V
SS
V
SS
NC
A
TDO
6
A
CE
3
A
DQP
a
NC
DQ
a
NC
DQ
a
V
DD
NC
DQ
a
NC
DQ
a
NC
A
A
NC
7
V
DDQ
NC
NC
NC
DQ
a
V
DDQ
DQ
a
NC
V
DDQ
DQ
a
NC
V
DDQ
NC
DQ
a
NC
ZZ
V
DDQ
Document #: 38-05537 Rev. *B
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PRELIMINARY
Pin Configurations
(continued)
165-Ball fBGA Pinout
CY7C1354CV25
CY7C1356CV25
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
E(288)
NC
DQP
c
DQ
c
DQ
c
DQ
c
DQ
c
NC
DQ
d
DQ
d
DQ
d
DQ
d
DQP
d
NC
MODE
2
A
A
NC
DQ
c
DQ
c
DQ
c
DQ
c
NC
DQ
d
DQ
d
DQ
d
DQ
d
NC
E(72)
E(36)
CY7C1354CV25 (256K × 36) – 13 × 15 fBGA
3
4
5
6
7
8
CE
1
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
BW
c
BW
d
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
9
A
E(18)
10
A
A
11
NC
E(144)
DQP
b
DQ
b
DQ
b
DQ
b
DQ
b
ZZ
DQ
a
DQ
a
DQ
a
DQ
a
DQP
a
NC
A
BW
b
BW
a
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
CE
3
CLK
CEN
WE
ADV/LD
OE
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1
A0
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
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V
DD
V
DD
V
SS
A
V
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V
DDQ
V
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V
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V
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NC
NC
DQ
b
DQ
b
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b
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b
NC
DQ
a
DQ
a
DQ
a
DQ
a
NC
A
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
A
A
CY7C1356CV25 (512K × 18) – 13 × 15 fBGA
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
E(288)
NC
NC
NC
NC
NC
NC
NC
DQ
b
DQ
b
DQ
b
DQ
b
DQP
b
NC
MODE
2
A
A
NC
DQ
b
DQ
b
DQ
b
DQ
b
NC
NC
NC
NC
NC
NC
E(72)
E(36)
3
CE
1
CE2
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
4
BW
b
NC
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
A
5
NC
BW
a
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDI
TMS
6
CE
3
CLK
7
CEN
WE
V
SS
8
ADV/LD
9
A
E(18)
10
A
A
11
A
E(144)
DQP
a
DQ
a
DQ
a
DQ
a
DQ
a
ZZ
NC
NC
NC
NC
NC
NC
A
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
A1
A0
OE
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
NC
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
NC
TDO
TCK
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
DD
V
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V
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V
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A
NC
NC
NC
NC
NC
NC
DQ
a
DQ
a
DQ
a
DQ
a
NC
A
A
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
A
A
A
A
Document #: 38-05537 Rev. *B
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相关元器件产品Datasheet PDF文档

CY7C1354CV25-167AXI

9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
32 CYPRESS

CY7C1354CV25-167AXI

9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
15 CYPRESS

CY7C1354CV25-167BGC

9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
12 CYPRESS

CY7C1354CV25-167BGC

9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
26 CYPRESS

CY7C1354CV25-167BGI

9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
28 CYPRESS

CY7C1354CV25-167BGI

9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
16 CYPRESS
    CY7C1354CV25-167AXC
    描述和应用

    9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
    9兆位( 256K ×36 / 512K ×18 )流水线SRAM与NOBL -TM架构

    静态存储器
    总25页 (338K) CYPRESS SEMICONDUCTOR
    CYPRESS SEMICONDUCTOR
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