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CY7C1354CV25-167AXC 9兆位( 256K ×36 / 512K ×18 )流水线SRAM与NOBL -TM架构 (9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture)
.型号:   CY7C1354CV25-167AXC
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描述: 9兆位( 256K ×36 / 512K ×18 )流水线SRAM与NOBL -TM架构
9-Mbit ( 256K x 36/512K x 18 ) Pipelined SRAM with NoBL-TM Architecture
文件大小 :   338 K    
页数 : 25 页
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品牌   CYPRESS [ CYPRESS SEMICONDUCTOR ]
购买 :   
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100%
初步
CY7C1354CV25
CY7C1356CV25
9兆位( 256K ×36 / 512K ×18 )流水线式SRAM
与NOBL ™架构
特点
•与引脚兼容和功能上等同于
ZBT ™
•支持225 - MHz的零等待状态的总线操作
- 可用的速度等级是225 , 200 ,和167 MHz的
•内部自定时输出缓冲控制,以消除
需要使用异步OE
•完全注册(输入和输出)的流水线
手术
•字节写能力
•单2.5V电源
•快速时钟到输出时间
- 2.8纳秒( 225 - MHz器件)
- 3.2ns ( 200 - MHz器件)
- 3.5纳秒( 167 - MHz器件)
•时钟使能( CEN )引脚停业
•同步自定时写
•提供无铅100 TQFP , 119 BGA和165 FBGA
套餐
• IEEE 1149.1 JTAG边界扫描
连拍能力直线或交错突发订单
• “ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1354CV25和CY7C1356CV25是2.5V , 256K X
36和512K ×18同步流水线突发SRAM的使用
无总线延迟™ ( NoBL )逻辑上。他们是
设计为支持无限真背到背读/写
操作无等待状态。该CY7C1354CV25和
CY7C1356CV25都配备了先进的( NOBL )逻辑
需要启用连续读/写操作与
数据被传送在每个时钟周期。此功能
极大地提高了数据吞吐量的系统中那
需要频繁写入/读取转换。该CY7C1354CV25
和CY7C1356CV25是引脚兼容和功能
相当于ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能( CEN )信号的资格,
其中,当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
( BW
a
-BW
d
对于CY7C1354CV25和BW
a
-BW
b
CY7C1356CV25 )和写使能(WE )输入端。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用( CE
1
,CE
2
,CE
3
)和一个
异步输出使能( OE )为方便银行
选择和输出三态控制。为了避免总线
争时,输出驱动器同步三态
在写过程的数据部分。
逻辑框图, CY7C1354CV25 ( 256K ×36 )
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
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文件编号: 38-05537牧师* B
3901北一街
圣荷西
,
CA 95134
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