DS90CF364AMTD [NSC]
+3.3V LVDS Receiver 24-Bit Flat Panel Display (FPD) LinkΑ65 MHz, +3.3V LVDS Receiver 18-Bit Flat Panel Display (FPD) LinkΑ65 MHz; + 3.3V LVDS接收器24位平板显示器（ FPD ） LinkΑ65兆赫， + 3.3V LVDS接收器18位平板显示器（ FPD ） LinkΑ65兆赫
| 型号： | DS90CF364AMTD |
| 厂家： | 
National Semiconductor |
| 描述： | +3.3V LVDS Receiver 24-Bit Flat Panel Display (FPD) LinkΑ65 MHz, +3.3V LVDS Receiver 18-Bit Flat Panel Display (FPD) LinkΑ65 MHz |
| 文件： | 总17页 (文件大小：196K) |
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2000 年 11 月
DS90CF384A/DS90CF364A
＋ 3.3V LVDSレシーバ 24-Bit Flat Panel Display (FPD) Link-65MHz
＋ 3.3V LVDSレシーバ 18-Bit Flat Panel Display (FPD) Link-65MHz
概要
特長
レシーバ DS90CF384A は、4 ペアの LVDS データ・ストリーム
( 最大スループット 1.8Gbps、バンド幅 227MB/sec) を 28 ビット
の CMOS/TTL パラレル・データ (RGB24ビットおよび HSYNC、
VSYNC、DE、CNTLの4ビット)に変 換します 。また DS90CF364A
は、3ペアの LVDSデータ・ストリーム ( 最大スループット1.3Gbps、
バンド幅 170MB/sec)を 21ビットの CMOS/TTL パラレル・デー
タ (RGB18 ビットおよび HSYNC、VSYNC、DE の 3 ビット) に
変 換します。どちらのレシーバも、出 力は立ち下 がりエッジ・ス
トローブです。この立ち下がりエッジ・ストローブのレシーバは、
立ち上がりエッジ・ストローブもしくは 立 ち 下 がりエッジ・ストロー
ブのトランスミッタ(DS90C383A/DS90C363A)と変換回路なしで
接続可能です。
■ クロック周波数 20 ～ 65MHz に対応
■ 50％デューティ・サイクル のレシーバ ・クロック出 力
■ 高性能セットアップ / ホールド・タイム (RxOUTPUT)
■ 65MHzグレイスケール表示においてレシーバの消費電力
142mW 以下 (typ)
■ パワーダウン・モ ードにおいてレシーバの消費電力 200μW 以
下 (max)
■ ESD 耐圧 7kV 以上 ( 人体モデル )、700V 以上 (EIAJ)
■ VGA、SVGA、XGA そしてデュアル・ピクセル SXGA の高
解像度をサポート
■ PLL は外付け部品不要
■ TIA/EIA-644 LVDS 標準準拠
■ 高密度実装を可能にする 56 ピンまたは 48 ピン TSSOP パッ
ケージ
■ DS90CF384A は 64ピン、 0.8mmピッチ の FBGA パッケージ
でも供 給
DS90CF384A/DS90CF364A は前世代のレシーバから機能が強
化され、レシーバ出力端でのデータ有効時間が長くなりました。
DS90CF384A は、ボール数 64、ピッチ 間 隔 0.8mm の FBGA(Fine
Pitch Ball Grid Array) パッケージでも供給されます。このパッケー
ジを使 用 すると、56ピン TSSOP パッケージに比べてプリント基 板
の実装面積にして 44％小さくなります 。
このチップセットはバス幅が広く高速な TTL インタフェースで問 題
となっている EMI やケーブルサイズの解決に理想的です。
ブロック図
DS90CF384A
DS90CF364A
Order Number DS90CF384AMTD or DS90CF384ASLC
See NS Package Number MTD56 or SLC64A
Order Number DS90CF364AMTD
See NS Package Number MTD48
TRI-STATE®
はナショナル セミコンダクター社の登録商標です。
Printed in Japan NSJ 8/2001
© National Semiconductor Corporation
1
絶対最大定格 (Note 1)
本データシートには軍用・航空宇宙用の規格は記載されていません。
関連する電気的信頼性試験方法の規格を参照下さい。
SLC (FBGA) パッケージ :
DS90CF384A
2.0W
＊周囲温度＋ 25 ℃を超える場 合は、
DS90CF384AMTD
電源電圧 (V
)
－ 0.3V ～＋ 4V
－ 0.3V ～ V ＋ 0.3V
CC
12.4mW/ ℃
15mW/ ℃
CMOS/TTL 入力電圧
CMOS/TTL 出力電圧
LVDSレシーバ入力電圧
PN 接合温度
CC
DS90CF364AMTD
－ 0.3V ～ V ＋ 0.3V
CC
DS90CF384ASLC
を減じてください 。
10.2mW/℃
－ 0.3V ～ V ＋ 0.3V
CC
＋ 150℃
－ 65℃～＋ 150℃
＋ 260℃
ESD 耐圧
保存温度範囲
(HBM、1.5 kΩ、100 pF)
(EIAJ、0Ω、200 pF)
＞ 7kV
許容リード温度 ( ハンダ付け 4 秒 )
ハンダ・リフロー温 度 (FBGA で 20 秒 )
＞ 700V
＋ 220℃
最大パッケージ許容損失 ( ＋ 25 ℃のとき)
MTD56(TSSOP) パッケージ :
DS90CF384A
推奨動作条件
最小値 標準値 最大値 単位
1.61W
1.89W
電源電圧 (V
)
3.0
－ 10
0
3.3
3.6
＋ 70
2.4
V
℃
V
MTD48(TSSOP) パッケージ :
DS90CF364A
CC
動作周囲温度 (T
)
＋ 25
A
レシーバ入力電圧範囲
電源ノイズ 電 圧 (V
)
100
mV
PP
CC
電気的特性
特記のない限り、推奨動作電源電圧および動作温度範囲に対して適用。
Symbol Parameter Conditions
CMOS/TTL DC SPECIFICATIONS (For PowerDown Pin)
Min
Typ
Max Units
V
V
V
High Level Input Voltage
Low Level Input Voltage
Input Clamp Voltage
Input Current
2.0
V
V
V
IH
IL
CC
GND
0.8
I
＝－ 18 mA
CL
－ 0.79 － 1.5
＋ 1.8 ＋ 10
0
V
CL
I
V
V
＝ 0.4V, 2.5V or V
＝ GND
μA
μA
IN
IN
IN
CC
－ 10
CMOS/TTL DC SPECIFICATIONS
V
V
High Level Output Voltage
Low Level Output Voltage
Output Short Circuit Current
I
I
＝－ 0.4 mA
＝ 2 mA
2.7
3.3
V
V
OH
OL
OH
OL
0.06
0.3
I
V
＝ 0V
－ 60 － 120
mA
OS
OUT
LVDS RECEIVER DC SPECIFICATIONS
V
V
Differential Input High Threshold
Differential Input Low Threshold
Input Current
V
＝＋ 1.2V
＋ 100
mV
mV
μA
μA
TH
TL
IN
CM
－ 100
I
V
V
＝＋ 2.4V, V ＝ 3.6V
± 10
± 10
IN
IN
CC
＝ 0V, V ＝ 3.6V
CC
RECEIVER SUPPLY CURRENT
ICCRW Receiver Supply Current
Worst Case
C ＝ 8 pF,
f ＝ 32.5 MHz
f ＝ 37.5 MHz
49
53
81
65
70
mA
mA
mA
L
Worst Case Pattern,
DS90CF384A (Figure 1, f ＝ 65 MHz
105
4)
ICCRW Receiver Supply Current
Worst Case
C ＝ 8 pF,
f ＝ 32.5 MHz
f ＝ 37.5 MHz
49
53
78
55
60
90
mA
mA
mA
L
Worst Case Pattern,
DS90CF364A (Figure 1, f ＝ 65 MHz
4)
ICCRG Receiver Supply Current,
16 Grayscale
C ＝ 8 pF,
f ＝ 32.5 MHz
f ＝ 37.5 MHz
f ＝ 65 MHz
28
30
43
10
45
47
60
55
mA
mA
mA
μA
L
16 Grayscale Pattern,
(Figure 2, 3, 4)
ICCRZ
Receiver Supply Current
Power Down
Power Down ＝ Low
Receiver Outputs Stay Low during
Power Down Mode
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2
電気的特性 ( つづき)
Note 1: 「絶対最大定格」とは、この範囲を超えるとデバイスの安全性が保証されないリミット値をいい、これらのリミット値でデバイスが動作することを意味するも
のではありません。電気的特性の表にデバイスの実動作条件を記載しています。
(Typ)
V
3.3V
＝
CC
T
25
Note 2: 代表値
は全て
、および A ＝＋ ℃で得られる最も標準的な数値です。
V
V
Note 3: デバイス端子に流れ込む電流は正、デバイス端子から流れ出る電流は負と定義されます。 ODとΔ OD 以外、全ての電圧値はグラウンド端子を基準と
します 。
レシーバ・スイッチング特 性
特記のない限り、推奨動作電源電圧および動作温度範囲に対して適用。
Symbol
CLHT
Parameter
CMOS/TTL Low-to-High Transition Time (Figure 4)
CMOS/TTL High-to-Low Transition Time (Figure 4)
Receiver Input Strobe Position for Bit 0 (Figure 11, 12) f ＝ 65 MHz
Receiver Input Strobe Position for Bit 1
Min
Typ
2
Max
5
Units
ns
CHLT
1.8
1.1
3.3
5.5
7.7
9.9
12.1
14.3
5
ns
RSPos0
RSPos1
RSPos2
RSPos3
RSPos4
RSPos5
RSPos6
RSKM
RCOP
0.7
2.9
5.1
7.3
9.5
11.7
13.9
400
15
1.4
3.6
5.8
8.0
10.2
12.4
14.6
ns
ns
Receiver Input Strobe Position for Bit 2
ns
Receiver Input Strobe Position for Bit 3
ns
Receiver Input Strobe Position for Bit 4
ns
Receiver Input Strobe Position for Bit 5
ns
Receiver Input Strobe Position for Bit 6
ns
RxIN Skew Margin (Note 4) (Figure 13)
RxCLK OUT Period (Figure 5)
f ＝ 65 MHz
f ＝ 65 MHz
ps
T
50
9.0
9.0
ns
RCOH
RCOL
RxCLK OUT High Time (Figure 5)
RxCLK OUT Low Time (Figure 5)
RxOUT Setup to RxCLK OUT (Figure 5)
RxOUT Hold to RxCLK OUT (Figure 5)
5.0
5.0
4.5
4.0
3.5
7.6
6.3
7.3
6.3
5.0
ns
ns
RSRC
ns
RHRC
RCCD
RPLLS
RPDD
ns
RxCLK IN to RxCLK OUT Delay 25 ℃ , V ＝ 3.3V (Figure 6)
7.5
10
1
ns
CC
Receiver Phase Lock Loop Set (Figure 7)
Receiver Power Down Delay (Figure 10)
ms
μs
DS90C383A
Note 4: レシーバ・スキュー・マージンはレシーバ入 力でのサンプリングに必 要な有効データ範 囲と定 義されます 。このマージンは
のトランスミッタ・パル
(TPPos min max) / ( RSPos)
ス・ポジション
と
とレシーバの入力セットアップ ホールド・タイム 内 部 のデータ・サンプリング 枠－
により導き出されています 。 別
RSKM
LVDS
ISI(
)
ケーブルのタイプと長さにより異なります 。
のトランスミッタが使われる場合の
は異なります。このマージンは
以下 により減 少します 。
配線スキュー、符号間干渉
(250ps
)
とクロック・ジッタ
ACタイミング図
FIGURE 1. “Worst Case” Test Pattern
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3
ACタ
イミン
グ
図
( つづき)
FIGURE 2. “16 Grayscale” Test Pattern (DS90CF384A)(Notes 5, 6, 7, 8)
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4
ACタ
イミン
グ
図
( つづき)
FIGURE 3. “16 Grayscale” Test Pattern (DS90CF364A)(Notes 5, 6, 7, 8)
LVDS I/O TTL I/O
Note 5: ワースト・ケース・パターンはデバイスのデジタル回路、
と
が最もトグルするように考えられています 。
ディスプレイの 代 表 的 パターンにおけるデ バイスの 消 費 電 力を算 定 するためのものです 。 この パターンは の縦ストライプ
のグループがディスプレイに 並 ぶように信号を近似しています。
Figure 1 Figure 3
16
LCD
階調テスト・パターンは
16
Note 6:
(TxCLK IN/RxCLK OUT)
。
Note 7:
、
ともに立ち下がりエッジ・ストローブの場 合です
Note 8: 推奨ピンアサインですが、独自のアサインにする事も可 能です 。
FIGURE 4. DS90CF384A/DS90CF364A (Receiver) CMOS/TTL Output Load and Transition Times
FIGURE 5. DS90CF384A/DS90CF364A (Receiver) Setup/Hold and High/Low Times
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5
ACタ
イ
ミング
図
( つづき)
FIGURE 6. DS90CF384A/DS90CF364A (Receiver) Clock In to Clock Out Delay
FIGURE 7. DS90CF384A/DS90CF364A (Receiver) Phase Lock Loop Set Time
FIGURE 8. 28 Parallel TTL Data Inputs Mapped to LVDS Outputs - DS90CF384A
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6
ACタ
イミン
グ
図
( つづき)
FIGURE 9. 21 Parallel TTL Data Inputs Mapped to LVDS Outputs - DS90CF364A
FIGURE 10. DS90CF384A/DS90CF364A (Receiver) Power Down Delay
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7
ACタ
イミン
グ
図
( つづき)
FIGURE 11. DS90CF384A (Receiver) LVDS Input Strobe Position
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8
ACタ
イミン
グ
図
( つづき)
FIGURE 12. DS90CF364A (Receiver) LVDS Input Strobe Position
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9
ACタ
イミン
グ
図
( つづき)
C
/
(
)
Rspos(
)min max
と
─ セットアップ ホールド・タイム 内部のデータ・サンプリング枠
は
レシーバ入力ストローブ・ポジション
) (Note 9) ISI (
符号間干渉
により定 義されます。
Tppos
(min max)
と
─トランスミッタ出 力 パルス・ポジション
RSKM
(
)
(
2
) (Note 10)
≧ケーブル・スキュー タイプと長さによって異なります ＋ソース・クロック・ジッタ 連続する クロック間
＋
10 40ps/300mm
ケーブル・スキュー ─ 通常
～
、ケーブルにより異なります 。
250ps
以下にしてください 。
65MHz
Note 9:
動作時のジッタは
ISI
0
は内部配線長によって異なります 。通常は です。
Note 10:
FIGURE 13. Receiver LVDS Input Skew Margin
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10
DS90CF384A 端
子
説
明
─
56ピン
TSSOP パッケージ
─
24-Bit FPD Linkレ
シ
ー
バ
端子名
RxIN ＋
I/O
No.
説明
I
I
4
4
正の LVDS 差動データ入力
負の LVDS 差動データ入力
RxIN －
RxOUT
O
28
TTLレベルデータ出力。これには、6ビットの Red、6ビットの Green、6ビットの Blue、および
3ビットの制御信号 FPLINE、FPFRAME、DRDY(HSYNC、VSYNC、Data Enable) が含ま
れます。
RxCLK IN ＋
RxCLK IN －
RxCLK OUT
I
I
1
1
1
1
正の LVDS 差動クロック入 力
負の LVDS 差動クロック入 力
O
I
TTLレベルのクロック出力。 立ち下がりエッジがデータ取り込みに使用されます。
TTLレベル入力。入力に Low が入力されると、レシーバ出 力は Low になります 。
PWR DOWN
V
I
I
I
I
I
I
4
5
1
2
1
3
TTL 出力用の電源ピン
TTL 出力用のグラウンド・ピン
PLL 用の電源ピン
CC
GND
PLL V
CC
PLL GND
LVDS V
PLL 用のグラウンド・ピン
LVDS 入力用の電源ピン
LVDS 入力用のグラウンド・ピン
CC
LVDS GND
DS90CF364A 端子説明 ─ 48ピン TSSOP パッケージ ─ 18-Bit FPD-Linkレシーバ
端子名
RxIN ＋
I/O
I
No.
3
説明
正の LVDS 差動データ入力 (Note 11)
負の LVDS 差動データ入力 (Note 11)
RxIN －
I
3
RxOUT
O
21
TTLレベル・データ出力。これには、6ビットの Red、6ビットの Green、6ビットの Blue、およ
び 3ビットの制御信号 FPLINE、FPFRAME、DRDY(HSYNC、VSYNC、Data Enable) が含
まれます 。
RxCLK IN ＋
RxCLK IN －
RxCLK OUT
I
I
1
1
1
1
正の LVDS 差動クロック入 力
負の LVDS 差動クロック入 力
O
I
TTLレベルのクロック出力。立ち下がりエッジがデータ取り込 みに 使 用されます 。
TTLレベル入力。入力に Low が入力されると、レシーバ出 力は Low になります 。
PWR DOWN
V
I
I
I
I
I
I
4
5
1
2
1
3
TTL 出力用の電源ピン
TTL 出力用のグラウンド・ピン
PLL 用の電源ピン
CC
GND
PLL V
CC
PLL GND
LVDS V
PLL 用のグラウンド・ピン
LVDS 入力用の電源ピン
LVDS 入力用のグラウンド・ピン
CC
LVDS GND
Note 11: 本レシーバは、レシーバ入 力がオープンもしくは終端された状態でも安定したレシーバ出力を得るために、入力段にフェイルセーフのバイアス回路を備えて
HIGH
います 。これにより、 前 記 のようにオープンもしくは終端された状態でも、レシーバ入力は
になります 。したがって、もしクロック信号が有効であれば
になります 。もしクロック信 号がオープンもしくは終端されていたとすると、レシーバ出力は最後の有効な状態を保持します。
HIGH
すべてのデータ出力も
HIGH
なおクロック入 力がオープンもしくは終端されていると、クロック出 力は
になります。
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11
DS90CF384A 端
子
説
明
─
64ピン
FBGA パッケージ
─
FPD-Linkレ
シ
ー
バ
端子名
RxIN ＋
I/O
No.
4
説明
I
I
正の LVDS 差動データ入力
負の LVDS 差動データ入力
RxIN －
4
RxOUT
O
28 TTLレベル入力。これには、8ビットの Red、8ビットの Green、8ビットの Blue、および 4ビッ
トの制御信号 FPLINE、FPFRAME、DRDY(HSYNC、VSYNC、Data Enable、他 ) が含ま
れます。
RxCLK IN ＋
RxCLK IN －
RxCLK OUT
I
I
1
1
1
正の LVDS 差動クロック入 力
負の LVDS 差動クロック入 力
O
TTLレベルのクロック出力。立ち下がりエッジがデータ取り込みに使用されます。 FPSHIFT
OUTとも表 記されます 。
I
1
TTLレベル入力。入力に Low が入力されると、レシーバ出 力は、Low になります 。
PWR DOWN
V
I
I
I
I
I
I
4
5
1
2
1
3
6
TTL 出力用の電源ピン
TTL 出力用のグラウンド・ピン
PLL 用の電源ピン
CC
GND
PLL V
CC
PLL GND
LVDS V
PLL 用のグラウンド・ピン
LVDS 入力用の電源ピン
LVDS 入力用のグラウンド・ピン
未接続ピン
CC
LVDS GND
NC
DS90CF384A 端子説明 ─ 64ピン FBGA パッケージ ─ FPD-Linkレシーバ
By Pin
Pin Name
RxOUT17
VCC
By Pin Type
Pin
A1
A2
A3
A4
A5
A6
A7
A8
B1
B2
B3
B4
B5
B6
B7
B8
C1
C2
C3
C4
C5
C6
C7
C8
D1
D2
D3
Type
O
Pin
A4
B1
B6
D8
E3
E5
G3
G7
H5
F6
Pin Name
GND
Type
G
G
G
G
G
G
G
G
G
G
G
I
P
GND
RxOUT15
GND
O
GND
G
GND
RxOUT12
RxOUT8
RxOUT7
RxOUT6
GND
O
GND
O
LVDS GND
LVDS GND
LVDS GND
LVDS GND
PLL GND
PLL GND
PWR DWN
RxCLKIN －
RxCLKIN ＋
RxIN0 －
RxIN0 ＋
RxIN1 －
RxIN1 ＋
RxIN2 －
RxIN2 ＋
RxIN3 －
RxIN3 ＋
RxCLKOUT
RxOUT0
RxOUT1
RxOUT10
RxOUT11
O
O
G
NC
RxOUT16
RxOUT11
VCC
O
O
P
G8
E6
H6
H7
H2
H3
F4
I
GND
G
O
O
O
I
RxOUT5
RxOUT3
RxOUT21
NC
I
I
I
G4
G5
F5
I
RxOUT18
RxOUT14
RxOUT9
RxOUT4
NC
O
O
O
O
I
I
G6
H8
E7
E8
C8
D5
B4
I
I
O
O
O
O
O
RxOUT1
VCC
O
P
RxOUT20
RxOUT19
O
O
http://www.national.com
12
DS90CF384A 端
子
説
明
─
64ピン
FBGA パッケージ
─
FPD-Linkレ
シ
ー
バ
( つづき)
By Pin
By Pin Type
Pin Name
RxOUT12
RxOUT13
RxOUT14
RxOUT15
RxOUT16
RxOUT17
RxOUT18
RxOUT19
RxOUT2
RxOUT20
RxOUT21
RxOUT22
RxOUT23
RxOUT24
RxOUT25
RxOUT26
RxOUT27
RxOUT3
RxOUT4
RxOUT5
RxOUT6
RxOUT7
RxOUT8
RxOUT9
LVDS VCC
LVDS VCC
PLL VCC
VCC
Pin
D4
D5
D6
D7
D8
E1
E2
E3
E4
E5
E6
E7
E8
F1
Pin Name
RxOUT13
RxOUT10
VCC
Type
O
O
P
Pin
Type
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
O
P
A5
D4
C4
A3
B3
A1
C3
D3
D7
D2
C1
E1
F1
RxOUT2
GND
O
G
O
O
G
P
RxOUT22
RxOUT24
GND
LVDS VCC
LVDS GND
PWR DWN
RxCLKOUT
RxOUT0
RxOUT23
RxOUT26
NC
G
I
O
O
O
O
E2
G1
F2
F2
F3
F4
RxIN1 −
I
I
H1
B8
C6
B7
A8
A7
A6
C5
E4
H4
F7
F5
RxIN2 ＋
PLL GND
PLL VCC
NC
F6
G
P
F7
F8
G1
G2
G3
G4
G5
G6
G7
G8
H1
H2
H3
H4
H5
H6
H7
H8
RxOUT25
NC
O
LVDS GND
RxIN1 ＋
RxIN2 −
G
I
I
P
RxIN3 −
I
P
LVDS GND
PLL GND
RxOUT27
RxIN0 −
G
G
O
I
A2
B5
D1
D6
B2
C2
C7
F3
P
VCC
P
VCC
P
VCC
P
RxIN0 ＋
LVDS VCC
LVDS GND
RxCLKIN −
RxCLKIN ＋
RxIN3 ＋
I
NC
P
G
I
NC
NC
NC
I
F8
NC
I
G2
NC
G:
I :
O:
P:
グラウンド
入力
出力
電源
NC:
未接続
http://www.national.com
13
ピン配置図 (TSSOP パッケージ )
DS90CF384A
DS90CF364A
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14
外形寸法図 単位は millimeters
56-Lead Molded Thin Shrink Small Outline Package, JEDEC
Dimensions shown in millimeters only
Order Number DS90CF384AMTDNS
Package Number MTD56
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15
外形寸法図 単位は millimeters ( つづき)
48-Lead Molded Thin Shrink Small Outline Package, JEDEC
Dimensions shown in millimeters only
Order Number DS90CF364AMTD
NS Package Number MTD48
64 ball, 0.8mm Fine Pitch Ball Grid Array (FBGA) Package
Dimensions shown in millimeters only
Order Number DS90CF384ASLC
NS Package Number SLC64A
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16
生命維持装置への使用について
弊社の製品はナショナル セミコンダクター社の書面による許可なくしては、生命維持用の装置またはシステム内の重要な部品とし
て使用することはできません。
1. 生命維持用の装置またはシステムとは (a) 体内に外科的に使
用されることを意図されたもの、または (b) 生命を維持ある
いは支持するものをいい、ラベルにより表示される使用法に
従って適切に使用された場合に、これの不具合が使用者に身
体的障害を与えると予想されるものをいいます。
2. 重要な部品とは、生命維持にかかわる装置またはシステム内
のすべての部品をいい、これの不具合が生命維持用の装置ま
たはシステムの不具合の原因となりそれらの安全性や機能
に影響を及ぼすことが予想されるものをいいます。
ナショナル セミコンダクター ジャパン株式会社
本社／〒 135-0042 東京都江東区木場 2-17-16
TEL.(03)5639-7300
技術資料（日本語 / 英語）はホームページより入手可能です。
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フリーダイヤル
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0120-666-116
本資料に掲載されているすべての回路の使用に起因する第三者の特許権その他の権利侵害に関して、弊社ではその責を負いません。
また掲載内容は予告無く変更されることがありますのでご了承ください。
相关型号：
DS90CF364AMTDX/NOPB
+3.3V LVDS Receiver 18-Bit Flat Panel Display (FPD) Link - 65 MHz 48-TSSOP -10 to 70
TI
DS90CF364A_07
+3.3V LVDS Receiver 24-Bit Flat Panel Display (FPD) Link-65MHz, +3.3V LVDS Receiver 18-Bit Flat Panel Display (FPD) Link-65MHz
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DS90CF364MTD
+3.3V Programmable LVDS Transmitter 18-Bit Flat Panel Display (FPD) LinkΑ65 MHz, +3.3V LVDS Receiver 18-Bit Flat Panel Display (FPD) LinkΑ65 MHz
NSC
DS90CF364MTD/NOPB
3.3V Programmable LVDS Transmitter 18-Bit Flat Panel Display (FPD) Linkâ65 MHz, 3.3V LVDS Receiver 18-Bit Flat Panel Display (FPD) Linkâ65 MHz
TI
DS90CF364MTDX/NOPB
+3.3V LVDS Receiver 18-Bit Flat Panel Display (FPD) Link - 65 MHz 48-TSSOP -40 to 85
TI
DS90CF364MTDX/NOPB
IC QUAD LINE RECEIVER, PDSO48, LOW PROFILE, PLASTIC, TSSOP-48, Line Driver or Receiver
NSC
DS90CF366
+3.3V LVDS Receiver 24-Bit Flat Panel Display (FPD) Link?85 MHz, +3.3V LVDS Receiver 18-Bit Flat Panel Display (FPD) Link?85 MHz
NSC
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