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M374F3200DJ1-C50 [SAMSUNG]

EDO DRAM Module, 32MX72, 50ns, CMOS, DIMM-168;
M374F3200DJ1-C50
型号： M374F3200DJ1-C50
厂家： SAMSUNG    SAMSUNG
描述：

EDO DRAM Module, 32MX72, 50ns, CMOS, DIMM-168

动态存储器 内存集成电路
文件： 总20页 (文件大小：499K)
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M374F320(8)0DJ1-C  
DRAM MODULE  
M374F320(8)0DJ1-C EDO Mode without buffer  
32M x 72 DRAM DIMM with ECC Using 16Mx4, 4K & 8K Refresh, 3.3V  
GENERAL DESCRIPTION  
FEATURES  
• Part Identification  
Part number  
The Samsung M374F320(8)0DJ1-C is a 32Mx72bits Dynamic  
RAM high density memory module. The Samsung  
M374F320(8)0DJ1-C consists of thirty-six CMOS 16Mx4bits  
DRAMs in SOJ 400mil packages and one 1K/2K EEPROM for  
SPD in 8-pin SOP package mounted on a 168-pin glass-  
epoxy substrate. A 0.1 or 0.22uF decoupling capacitor is  
mounted on the printed circuit board for each DRAM. The  
M374F320(8)0DJ1-C is a Dual In-line Memory Module and is  
intended for mounting into 168 pin edge connector sockets.  
PK  
Re  
4K  
8K  
CBR ref.  
ROR ref.  
M374F3200DJ1-C  
M374F3280DJ1-C  
SOJ  
SOJ  
4K/64ms  
4K/64ms  
8K/64ms  
• New JEDEC standard proposal without buffer  
• Serial Presence Detect with EEPROM  
• Extended Data Out Mode Operation  
• CAS-before-RAS Refresh capability  
• RAS-only and Hidden refresh capability  
• LVTTL compatible inputs and outputs  
• Single +3.3V±0.3V power supply  
PERFORMANCE RANGE  
Speed  
-C50  
tRAC  
50ns  
60ns  
tCAC  
13ns  
15ns  
tRC  
tHPC  
20ns  
25ns  
84ns  
104ns  
• PCB : Height(1625mil), double sided component  
-C60  
PIN CONFIGURATIONS  
PIN NAMES  
Pin Front Pin Front Pin Front Pin Back Pin Back Pin Back  
Pin Name  
A0 - A11  
A0 - A12  
DQ0 - DQ63  
W0, W2  
OE0, OE2  
RAS0 - RAS3  
CAS0 - CAS7  
VCC  
Function  
1
2
3
4
5
6
7
8
9
VSS  
29 CAS1 57 DQ18 85  
DQ0 30 RAS0 58 DQ19 86 DQ32 114 RAS1 142 DQ51  
DQ1 31 OE0 59 87 DQ33 115 DU 143 VCC  
60 DQ20 88 DQ34 116 VSS 144 DQ52  
VSS  
113 CAS5 141 DQ50  
Address Input(4K ref.)  
Address Input(8K ref.)  
Data In/Out  
VCC  
DQ2 32  
DQ3 33  
VCC  
DQ4 35  
DQ5 36  
DQ6 37  
VSS  
A0  
Read/Write Enable  
Output Enable  
61  
62  
63  
64  
NC  
DU  
NC  
VSS  
89 DQ35 117  
90 VCC 118  
91 DQ36 119  
92 DQ37 120  
A1  
A3  
A5  
A7  
A9  
145 NC  
146 DU  
147 NC  
148 VSS  
149 DQ53  
34  
A2  
A4  
A6  
Row Address Strobe  
Column Address Strobe  
Power(+3.3V)  
A8  
65 DQ21 93 DQ38 121  
10 DQ7 38  
11 DQ8 39  
A10  
A12  
VCC  
VCC  
DU  
VSS  
66 DQ22 94 DQ39 122 A11 150 DQ54  
67 DQ23 95 DQ40 123 *A13 151 DQ55  
VSS  
Ground  
12  
VSS  
40  
68  
VSS  
96  
VSS  
124 VCC 152 VSS  
NC  
No Connection  
13 DQ9 41  
14 DQ10 42  
15 DQ11 43  
69 DQ24 97 DQ41 125 DU 153 DQ56  
70 DQ25 98 DQ42 126 DU 154 DQ57  
71 DQ26 99 DQ43 127 VSS 155 DQ58  
DU  
Don¢t use  
SDA  
Serial Address /Data I/O  
Serial Clock  
16 DQ12 44 OE2 72 DQ27 100 DQ44 128 DU 156 DQ59  
17 DQ13 45 RAS2 73 VCC 101 DQ45 129 RAS3 157 VCC  
18 46 CAS2 74 DQ28 102 VCC 130 CAS6 158 DQ60  
19 DQ14 47 CAS3 75 DQ29 103 DQ46 131 CAS7 159 DQ61  
SCL  
SA0 -SA2  
CB0 - CB7  
Address in EEPROM  
Check Bit  
VCC  
20 DQ15 48  
W2  
VCC  
NC  
76 DQ30 104 DQ47 132 DU 160 DQ62  
77 DQ31 105 CB4 133 VCC 161 DQ63  
* These pins are not used in this module.  
21  
22  
23  
24  
25  
26  
27  
CB0  
CB1  
VSS  
NC  
NC  
VCC  
W0  
49  
50  
51  
52  
53  
54  
78  
79  
80  
81  
VSS 106 CB5 134 NC 162 VSS  
NC 107 VSS 135 NC 163 NC  
NC  
CB2  
CB3  
VSS  
NC 108 NC  
NC 109 NC  
136 CB6 164 NC  
137 CB7 165 SA0  
82 SDA 110 VCC 138 VSS 166 SA1  
SCL 111 DU 139 DQ48 167 SA2  
VCC 112 CAS4 140 DQ49 168 VCC  
55 DQ16 83  
28 CAS0 56 DQ17 84  
NOTE : A12 is used for only M374F3280DJ1-C (8K ref.)  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
FUNCTIONAL BLOCK DIAGRAM  
RAS3  
W2  
OE2  
RAS0  
RAS1  
W0  
OE0  
RAS2  
A0-A11(A12)  
CAS4  
CAS0  
DQ32~35  
DQ36~39  
DQ0~3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
U9  
U27  
U28  
U0  
U18  
U19  
DQ4~7  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ0  
DQ1  
DQ2  
DQ3  
DQ1  
U1  
U10  
DQ2  
DQ3  
CAS5  
CAS1  
DQ8~11  
DQ0  
DQ40~43  
DQ44~45  
CB4~7  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ1  
DQ2  
U11  
U12  
U29  
U30  
U2  
U20  
U21  
DQ3  
DQ12~15  
DQ0  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ1  
DQ2  
DQ3  
U3  
CB0~3  
DQ0  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ1  
DQ2  
U13  
U31  
U4  
U22  
DQ3  
CAS6  
CAS2  
DQ46~51  
DQ52~55  
DQ16~19  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
U32  
U33  
U5  
U14  
U15  
U23  
U24  
DQ20~23  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
U6  
CAS7  
CAS3  
DQ56~59  
DQ60~63  
DQ24~27  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
U34  
U35  
U7  
U16  
U17  
U25  
U26  
DQ28~31  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ1  
DQ2  
DQ3  
DQ0  
DQ0  
DQ1  
DQ2  
DQ3  
DQ1  
U8  
DQ2  
DQ3  
NOTE : A12 is used for only M374F3280DJ1 (8K ref.)  
VCC  
Serial PD  
SCL  
SDA  
A0 A1 A2  
0.1 or 0.22uF Capacitor  
under each DRAM  
To all DRAMs  
SA0 SA1 SA2  
Vss  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
ABSOLUTE MAXIMUM RATINGS *  
Item  
Symbol  
Rating  
Unit  
Voltage on any pin relative VSS  
Voltage on VCC supply relative to VSS  
Storage Temperature  
VIN, VOUT  
VCC  
-0.5 to +4.6  
-0.5 to +4.6  
-55 to +150  
36  
V
V
Tstg  
°C  
W
Power Dissipation  
Pd  
Short Circuit Output Current  
IOS  
50  
mA  
* Permanent device damage may occur if ABSOLUTE MAXIMUM RATINGS are exceeded. Functional operation should be restricted to  
the conditions as detailed in the operational sections of this data sheet. Exposure to absolute maximum rating conditions for intended  
periods may affect device reliability.  
RECOMMENDED OPERATING CONDITIONS (Voltage referenced to VSS, TA = 0 to 70°C)  
Item  
Symbol  
Min  
Typ  
Max  
Unit  
3.0  
0
2.0  
3.6  
0
Supply Voltage  
Ground  
Input High Voltage  
Input Low Voltage  
VCC  
VSS  
VIH  
VIL  
3.3  
0
-
V
V
V
V
*1  
VCC+0.3  
0.8  
*2  
-
-0.3  
*1 : VCC+1.3V at pulse width£15ns which is measured at VCC.  
*2 : -1.3V at pulse width£15ns which is measured at VSS.  
DC AND OPERATING CHARACTERISTICS (Recommended operating conditions unless otherwise noted)  
M374F3280DJ1  
M374F3200DJ1  
Symbol  
Speed  
Unit  
Min  
Max  
Min  
Max  
-50  
-60  
1458  
1278  
-
-
1998  
1818  
mA  
mA  
-
-
ICC1  
ICC2  
ICC3  
Don¢t care  
-
36  
-
36  
mA  
-50  
-60  
-
-
1458  
1278  
-
-
1998  
1818  
mA  
mA  
-50  
-60  
-
-
1638  
1458  
-
-
1638  
1458  
mA  
mA  
ICC4  
ICC5  
ICC6  
Don¢t care  
-
18  
-
18  
mA  
-50  
-60  
-
-
1998  
1818  
-
-
1998  
1818  
mA  
mA  
II(L)  
IO(L)  
-10  
-10  
10  
10  
-10  
-10  
10  
10  
uA  
uA  
Don¢t care  
Don¢t care  
VOH  
VOL  
2.4  
-
-
2.4  
-
-
V
V
0.4  
0.4  
ICC1  
ICC2  
ICC3  
ICC4  
ICC5  
ICC6  
I(IL)  
: Operating Current * (RAS, CAS, Address cycling @tRC=min)  
: Standby Current (RAS=CAS=W=VIH)  
: RAS Only Refresh Current * (CAS=VIH, RAS cycling @tRC=min)  
: Extended Data Out Mode Current * (RAS=VIL, CAS cycling : tHPC=min)  
: Standby Current (RAS=CAS=W=VCC-0.2V)  
: CAS-Before-RAS Refresh Current * (RAS and CAS cycling @tRC=min)  
: Input Leakage Current (Any input 0£VIN£VCC+0.3V, all other pins not under test=0 V)  
: Output Leakage Current(Data Out is disabled, 0V£VOUT£VCC)  
I(OL)  
VOH : Output High Voltage Level (IOH = -2mA)  
: Output Low Voltage Level (IOL = 2mA)  
VOL  
* NOTE : ICC1, ICC3, ICC4 and ICC6 are dependent on output loading and cycle rates. Specified values are obtained with the output open.  
ICC is specified as an average current. In ICC1 and ICC3, address can be changed maximum once while RAS=VIL. In ICC4,  
address can be changed maximum once within one EDO mode cycle time, tHPC.  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
CAPACITANCE (TA = 25°C, VCC=3.3V, f = 1MHz)  
Item  
Symbol  
Min  
Max  
Unit  
Input capacitance[A0-A12]  
CIN1  
CIN2  
CIN3  
CIN4  
CDQ  
190  
136  
73  
pF  
pF  
pF  
pF  
pF  
-
-
-
-
-
Input capacitance[W0, W2, OE0, OE2]  
Input capacitance[RAS0 - RAS3]  
Input capacitance[CAS0 - CAS7]  
Input/Output capacitance[DQ0-DQ63, CB0-CB7]  
52  
27  
AC CHARACTERISTICS (0°C£TA£70°C, VCC=3.3V±0.3V. See notes 1,2.)  
Test condition : Vih/Vil=2.2/0.7V, Voh/Vol=2.0/0.8V, output loading CL=100pF  
-50  
-60  
Parameter  
Symbol  
Unit  
Note  
Min  
84  
Max  
Min  
104  
153  
Max  
Random read or write cycle time  
Read-modify-write cycle time  
Access time from RAS  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ms  
ns  
ns  
ns  
tRC  
128  
tRWC  
tRAC  
tCAC  
tAA  
50  
13  
25  
60  
15  
30  
3,4,9  
3,4,5  
3,9  
3
Access time from CAS  
Access time from column address  
CAS to output in Low-Z  
3
3
3
3
tCLZ  
tOLZ  
tCEZ  
tT  
OE to output in Low-Z  
3
Output buffer turn-off delay from CAS  
Transition time(rise and fall)  
RAS precharge time  
3
13  
50  
3
13  
50  
6,10  
2
1
1
30  
50  
8
40  
60  
10  
40  
10  
20  
15  
5
tRP  
RAS pulse width  
10K  
10K  
tRAS  
tRSH  
tCSH  
tCAS  
tRCD  
tRAD  
tCRP  
tASR  
tRAH  
tASC  
tCAH  
tRAL  
tRCS  
tRCH  
tRRH  
tWCH  
tWP  
RAS hold time  
CAS hold time  
38  
8
CAS pulse width  
10K  
37  
10K  
45  
RAS to CAS delay time  
17  
12  
5
4
9
RAS to column address delay time  
CAS to RAS precharge time  
Row address set-up time  
Row address hold time  
25  
30  
0
0
7
10  
0
Column address set-up time  
Column address hold time  
Column address to RAS lead time  
Read command set-up time  
Read command hold referenced to CAS  
Read command hold referenced to RAS  
Write command hold time  
Write command pulse width  
Write command to RAS lead time  
Write command to CAS lead time  
Data set-up time  
0
7
10  
30  
0
25  
0
0
0
8
8
0
0
7
10  
10  
10  
10  
0
7
8
tRWL  
tCWL  
tDS  
7
0
Data hold time  
7
10  
tDH  
Refresh period (4K & 8K Ref.)  
Write command set-up time  
CAS to W delay time  
64  
64  
tREF  
tWCS  
tCWD  
tRWD  
0
0
7
7
7
33  
70  
38  
84  
RAS to W delay time  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
AC CHARACTERISTICS (0°C£TA£70°C, VCC=3.3V±0.3V. See notes 1,2.)  
Test condition : Vih/Vil=2.2/0.7V, Voh/Vol=2.0/0.8V, output loading CL=100pF  
-50  
-60  
Parameter  
Symbol  
Unit  
Note  
Min  
45  
47  
5
Max  
Min  
53  
58  
5
Max  
Column address to W delay time  
CAS precharge to W delay time  
CAS setup time (CAS-before-RAS refresh)  
CAS hold time (CAS-before-RAS refresh)  
RAS to CAS precharge time  
Access time from CAS precharge  
Hyper page mode cycle time  
Hyper page mode read-modify write cycle time  
CAS precharge time (Hyper page cycle)  
RAS pulse width (Hyper page cycle)  
RAS hold time from CAS precharge  
OE access time  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
7
tAWD  
tCPWD  
tCSR  
tCHR  
tRPC  
tCPA  
tHPC  
tHPRWC  
tCP  
10  
5
10  
5
28  
35  
3
20  
67  
7
25  
73  
10  
60  
35  
11  
11  
50  
30  
200K  
13  
200K  
15  
tRASP  
tRHCP  
tOEA  
tOED  
tOEZ  
tOEH  
tDOH  
tREZ  
OE to data delay  
10  
3
13  
3
Output buffer turn off delay time from OE  
OE command hold time  
13  
13  
6
5
5
Output data hold time  
5
5
Output buffer turn off delay from RAS  
Output buffer turn off delay from W  
W to data delay  
3
13  
13  
3
13  
13  
6,10  
6
3
3
tWEZ  
tWED  
tOCH  
tCHO  
tOEP  
tWPE  
15  
5
15  
5
OE to CAS hold time  
CAS hold time to OE  
5
5
OE precharge time  
5
5
W pulse width (Hyper page cycle)  
5
5
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
NOTES  
An initial pause of 200us is required after power-up followed  
by any 8 RAS-only or CAS-before-RAS refresh cycles before  
proper device operation is achieved.  
1.  
8. Either tRCH or tRRH must be satisfied for a read cycle.  
Operation within the tRAD(max) limit insures that tRAC(max)  
can be met. tRAD(max) is specified as a reference point only.  
If tRAD is greater than the specified tRAD(max) limit, then  
access time is controlled exclusively by tAA.  
9.  
Input voltage levels are Vih/Vil. VIH(min) and VIL(max) are ref-  
erence levels for measuring timing of input signals. Transi-  
tion times are measured between VIH(min) and VIL(max) and  
are assumed to be 5ns for all inputs.  
2.  
10.  
11.  
If RAS goes to high before CAS high going, the open circuit  
condtion of the output is achieved by CAS high going. If CAS  
goes to high before RAS high going, the open circuit cond-  
tion of the output is achieved by RAS high going.  
3. Measured with a load equivalent to 1 TTL loads and 100pF.  
4.  
Operation within the tRCD(max) limit insures that tRAC(max)  
can be met. tRCD(max) is specified as a reference point only.  
If tRCD is greater than the specified tRCD(max) limit, then  
access time is controlled exclusively by tCAC.  
tASC³ 6ns.  
5. Assumes that tRCD³ tRCD(max).  
6.  
This parameter defines the time at which the output achieves  
the open circuit condition and is not referenced to VOH or  
VOL.  
tWCS, tRWD, tCWD and tAWD are non-restrictive operating  
parameter. They are inclueded in the data sheet as electrical  
characteristics only. If tWCS³ tWCS(min), the cycle is an early  
write cycle and the data out pin will remain high impedance  
for the duration of the cycle. If tCWD³ tCWD(min),  
tRWD³ tRWD(min) and tAWD³ tAWD(min), then the cycle is a  
read-write cycle and the data output will contain the data  
read from the selected address. If neither of the above conti-  
tions are satisfied, The condition of the data out is indeterni-  
mated.  
7.  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
READ CYCLE  
tRC  
tRAS  
tRP  
VIH -  
RAS  
VIL -  
tCSH  
tCRP  
tCRP  
tRCD  
tRSH  
VIH -  
tCAS  
CAS  
VIL -  
tRAD  
tRAL  
tASR  
tRAH  
tASC  
tRCS  
tCAH  
VIH -  
ROW  
ADDRESS  
COLUMN  
ADDRESS  
A
VIL -  
tRCH  
tRRH  
VIH -  
W
VIL -  
tWEZ  
tCEZ  
tAA  
tOEZ  
VIH -  
tOEA  
tOLZ  
OE  
VIL -  
tCAC  
tCLZ  
tREZ  
DATA-OUT  
tRAC  
VOH -  
DQ  
OPEN  
VOL -  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
WRITE CYCLE ( EARLY WRITE )  
NOTE : DOUT = OPEN  
tRC  
tRAS  
tRP  
VIH -  
RAS  
VIL -  
tCSH  
tCRP  
tCRP  
tRCD  
tRSH  
VIH -  
CAS  
VIL -  
tCAS  
tRAD  
tRAL  
tASR  
tRAH  
tASC  
tCAH  
VIH -  
VIL -  
COLUMN  
ADDRESS  
ROW  
ADDRESS  
A
tCWL  
tRWL  
tWCH  
tWCS  
VIH -  
VIL -  
tWP  
W
VIH -  
VIL -  
OE  
DQ  
tDS  
tDH  
DATA-IN  
VIH -  
VIL -  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
WRITE CYCLE ( OE CONTROLLED WRITE )  
NOTE : DOUT = OPEN  
tRC  
tRAS  
tRP  
VIH -  
RAS  
VIL -  
tCSH  
tCRP  
tCRP  
tRCD  
tRSH  
tCAS  
VIH -  
VIL -  
CAS  
tRAD  
tASC  
tRAL  
tASR  
tRAH  
tCAH  
COLUMN  
ADDRESS  
VIH -  
VIL -  
ROW  
ADDRESS  
A
tCWL  
tRWL  
VIH -  
VIL -  
tWP  
W
VIH -  
VIL -  
OE  
DQ  
tOEH  
tOED  
tDS  
tDH  
DATA-IN  
VIH -  
VIL -  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
READ - MODIFY - WRITE CYCLE  
tRWC  
tRAS  
tRP  
VIH -  
RAS  
VIL -  
tCRP  
tRCD  
tRSH  
VIH -  
CAS  
tCAS  
tCSH  
VIL -  
tRAD  
tRAH  
tASR  
tASC  
tCAH  
VIH -  
VIL -  
COLUMN  
ADDRESS  
ROW  
ADDR  
A
tAWD  
tCWD  
tRWL  
tCWL  
VIH -  
VIL -  
W
tWP  
tRWD  
tOEA  
VIH -  
VIL -  
OE  
tOLZ  
tCLZ  
tCAC  
tAA  
tOED  
tDS  
tDH  
tOEZ  
tRAC  
VI/OH -  
VI/OL -  
VALID  
DATA-OUT  
VALID  
DATA-IN  
DQ  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
HYPER PAGE READ CYCLE  
tRP  
tRASP  
VIH -  
RAS  
VIL -  
¡ó  
tCSH  
tRCD  
tRHCP  
tCAS  
tHPC  
tHPC  
tCAS  
tHPC  
tCAS  
tCRP  
tASR  
tCP  
tCP  
tCP  
tCAS  
VIH -  
VIL -  
CAS  
tRAD  
tRAH tASC  
tCAH  
tASC  
tCAH  
tASC  
tCAH  
tASC  
tCAH  
tREZ  
VIH -  
VIL -  
COLUMN  
ADDRESS  
COLUMN  
ADDR  
COLUMN  
ADDRESS  
ROW  
ADDR  
COLUMN  
ADDRESS  
A
tRRH  
tRCS  
tRCH  
VIH -  
VIL -  
tCPA  
tCAC  
tAA  
W
tCAC  
tCAC  
tAA  
tCPA  
tOCH  
tOEA  
tAA  
tCPA  
tCHO  
tOEP  
tAA  
tCAC  
VIH -  
VIL -  
tOEA  
OE  
DQ  
tOEP  
tOEZ  
tOEA  
tCAC  
tDOH  
tOEZ  
tOEZ  
tRAC  
VOH -  
VOL -  
VALID  
VALID  
DATA-OUT  
VALID  
DATA-OUT  
DATA-OUT  
tOLZ  
tCLZ  
VALID  
DATA-OUT  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
HYPER PAGE WRITE CYCLE ( EARLY WRITE )  
NOTE : DOUT = OPEN  
tRP  
tRASP  
VIH -  
VIL -  
tRHCP  
RAS  
¡ó  
tHPC  
tHPC  
tRSH  
tCRP  
tASR  
tRCD  
tCP  
tCP  
VIH -  
VIL -  
tCAS  
tCAS  
tCAS  
¡ó  
CAS  
tRAD  
tRAH  
tCSH  
tASC  
tCAH  
tASC  
tCAH  
tASC  
tCAH  
¡ó  
¡ó  
VIH -  
VIL -  
ROW  
ADDR.  
COLUMN  
ADDRESS  
COLUMN  
COLUMN  
ADDRESS  
A
ADDRESS  
tWCS  
tWCH  
tWP  
tWCS  
tWP  
tWCH  
tWCS  
tWCH  
tWP  
¡ó  
VIH -  
VIL -  
W
tCWL  
tCWL  
tCWL  
tRWL  
¡ó  
¡ó  
VIH -  
VIL -  
OE  
tDS  
tDH  
tDS  
tDH  
tDS  
tDH  
¡ó  
¡ó  
VIH -  
VIL -  
VALID  
DATA-IN  
VALID  
DATA-IN  
VALID  
DATA-IN  
DQ  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
HYPER PAGE READ-MODIFY-WRITE CYCLE  
tRP  
tRASP  
tCP  
VIH -  
VIL -  
tCSH  
tRSH  
RAS  
CAS  
tHPRWC  
tCAS  
tCRP  
tCRP  
tRCD  
VIH -  
VIL -  
tCAS  
tRAD  
tRAH  
tRAL  
tCAH  
tCAH  
tASR  
tASC  
tASC  
VIH -  
VIL -  
ROW  
ADDR  
COL.  
COL.  
ADDR  
A
W
ADDR  
tRWL  
tCWL  
tRCS  
tCWL  
VIH -  
VIL -  
tWP  
tWP  
tCWD  
tAWD  
tRWD  
tCWD  
tAWD  
tCPWD  
VIH -  
VIL -  
tOEA  
tOEA  
OE  
tOED  
tOED  
tCAC  
tCAC  
tDH  
tDH  
tAA  
tAA  
tOEZ  
tOEZ  
tDS  
tDS  
tRAC  
VI/OH -  
VI/OL -  
DQ  
tCLZ  
tCLZ  
VALID  
tOLZ  
tOLZ  
VALID  
DATA-OUT  
VALID  
DATA-OUT  
VALID  
DATA-IN  
DATA-IN  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
HYPER PAGE READ AND WRITE MIXED CYCLE  
tRP  
tRASP  
VIH -  
VIL -  
READ(tCAC)  
READ(tCPA)  
WRITE  
READ(tAA)  
RAS  
tHPC  
tHPC  
tHPC  
tCP  
tCP  
tCP  
VIH -  
VIL -  
tCAS  
tCAS  
tCAS  
tCAH  
tCAS  
tCAH  
CAS  
A
tRAD  
tRAH  
tASR  
tASC tCAH  
tASC  
tASC  
tCAH  
tASC  
VIH -  
VIL -  
COLUMN  
COL.  
ADDR  
COL.  
ADDR  
ROW  
ADDR  
COLUMN  
ADDRESS  
ADDRESS  
tRCS  
tRCH  
tRCS  
tRCH  
tWCH  
tRCH  
VIH -  
VIL -  
tWCS  
W
tWPE  
tCPA  
tCLZ  
tWED  
VIH -  
VIL -  
OE  
tDH  
tDS  
tOEA  
tCAC  
tAA  
tRAC  
tWEZ  
tREZ  
tAA  
tWEZ  
VI/OH -  
VI/OL -  
VALID  
DATA-OUT  
VALID  
VALID  
VALID  
DATA-OUT  
DQ  
DATA-IN  
DATA-OUT  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
RAS - ONLY REFRESH CYCLE*  
NOTE : W, OE, DIN = Don¢t care  
DOUT = OPEN  
tRC  
tRP  
VIH -  
tRAS  
RAS  
VIL -  
tRPC  
tCRP  
tCRP  
VIH -  
CAS  
VIL -  
tASR  
tRAH  
VIH -  
VIL -  
ROW  
ADDR  
A
CAS - BEFORE - RAS REFRESH CYCLE  
NOTE : OE , A = Don¢t care  
tRC  
tRP  
tRP  
tRAS  
VIH -  
RAS  
VIL -  
tRPC  
tRPC  
tCP  
tCSR  
VIH -  
tCHR  
CAS  
VIL -  
tWRP  
tWRH  
VIH -  
W
VIL -  
tCEZ  
VOH -  
DQ  
OPEN  
VOL -  
Don¢t care  
Undefined  
* In RAS-only refresh cycle of 64Mb A-die & B-die, when CAS signal transits from Low to High, the valid data may be cut off.  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
HIDDEN REFRESH CYCLE ( READ )  
tRC  
tRC  
tRP  
tRP  
tRAS  
tRAS  
VIH -  
RAS  
VIL -  
tCRP  
tRCD  
tRSH  
tCHR  
VIH -  
VIL -  
CAS  
tRAD  
tASR  
tRAH  
tASC  
tRCS  
tCAH  
COLUMN  
ADDRESS  
VIH -  
VIL -  
ROW  
ADDRESS  
A
W
tWRH  
tWRP  
tRRH  
VIH -  
VIL -  
tAA  
VIH -  
VIL -  
tOEA  
OE  
tCEZ  
tOLZ  
tCAC  
tREZ  
tWEZ  
tCLZ  
tRAC  
tOEZ  
DATA-OUT  
VOH -  
VOL -  
DQ  
OPEN  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
HIDDEN REFRESH CYCLE ( WRITE )  
NOTE : DOUT = OPEN  
tRC  
tRAS  
tRC  
tRP  
tRAS  
tRP  
VIH -  
RAS  
VIL -  
tCRP  
tRCD  
tRSH  
tCHR  
VIH -  
CAS  
VIL -  
tRAD  
tASR  
tRAH  
tASC  
tCAH  
VIH -  
VIL -  
ROW  
ADDRESS  
COLUMN  
ADDRESS  
A
W
tWRH  
tWRP  
tWCS  
tWCH  
VIH -  
VIL -  
tWP  
VIH -  
VIL -  
OE  
DQ  
tDS  
tDH  
DATA-IN  
VIH -  
VIL -  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
CAS-BEFORE-RAS REFRESH COUNTER TEST CYCLE  
tRP  
VIH -  
VIL -  
tRAS  
RAS  
CAS  
tCPT  
tRSH  
tCAS  
tCSR  
VIH -  
VIL -  
tCHR  
tRAL  
tASC  
tCAH  
VIH -  
VIL -  
COLUMN  
ADDRESS  
A
tRRH  
tRCH  
tAA  
tWRP  
tWRH  
tRCS  
READ CYCLE  
tCAC  
VIH -  
W
VIL -  
VIH -  
OE  
VIL -  
tWEZ  
tCEZ  
tREZ  
tOEA  
tOEZ  
tCLZ  
VOH -  
DQ  
DATA-OUT  
VOL -  
WRITE CYCLE  
tRWL  
tWRP  
tWRH  
tCWL  
VIH -  
W
tWCS  
tWCH  
tWP  
VIL -  
VIH -  
OE  
VIL -  
tDS  
tDH  
DATA-IN  
VIH -  
DQ  
VIL -  
READ-MODIFY-WRITE  
tAWD  
tCWL  
tRWL  
tWRP  
tWRH  
tRCS  
tCWD  
VIH -  
tWP  
W
tCAC  
tOEA  
VIL -  
tAA  
VIH -  
OE  
tOED  
tOEZ  
VIL -  
tDH  
tCLZ  
tDS  
VI/OH -  
DQ  
VI/OL -  
VALID  
DATA-OUT  
VALID  
DATA-IN  
Don¢t care  
NOTE : This timing diagram is applied to all devices besides 64M DRAM based modules.  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
CAS - BEFORE - RAS SELF REFRESH CYCLE  
NOTE : OE, A = Don¢t care  
tRP  
tRASS  
tRPS  
tRPC  
VIH -  
RAS  
VIL -  
tRPC  
tCHS  
tCP  
tCSR  
VIH -  
CAS  
VIL -  
tCEZ  
VOH -  
DQ  
OPEN  
VOL -  
VIH -  
W
VIL -  
tWRP  
tWRH  
TEST MODE IN CYCLE  
NOTE : OE , A = Don¢t care  
tRC  
tRP  
tRP  
tRAS  
VIH -  
RAS  
VIL -  
tRPC  
tCP  
tRPC  
tCSR  
tWTS  
VIH -  
VIL -  
tCHR  
CAS  
W
tWTH  
VIH -  
VIL -  
tCEZ  
VOH -  
VOL -  
DQ  
OPEN  
Don¢t care  
Undefined  
REV. 0.1 Oct. 2000  
M374F320(8)0DJ1-C  
DRAM MODULE  
PACKAGE DIMENSIONS  
Units : Inches (millimeters)  
6.000  
(152.400)  
5.250  
0.95  
(24.13)  
(133.350)  
0.054  
(1.372)  
0.118  
5.014  
(3.000)  
(127.350)  
R 0.079  
(R 2.000)  
0.157±0.004  
(4.000±0.100)  
B
C
A
.118DIA±.004  
(3.000DIA±.100)  
0.250  
(6.350)  
0.250  
(6.350)  
0.350  
1.450  
2.150  
(36.830)  
(54.61)  
(8.890)  
.450  
(11.430)  
4.550  
(115.57)  
( Front view )  
0.350Max  
(8.89Max)  
0.050±0.0039  
(1.270±0.10)  
( Back view )  
0.250  
0.250  
0.039±.002  
(1.000±.050)  
(6.350)  
(6.350)  
0.1230±.0050  
(3.125±.125)  
0.1230±.0050  
(3.125±.125)  
0.008±.0.006  
(0.200±.0.150)  
0.050  
(1.270)  
0.079±.0040  
(2.000±.100)  
0.079±.0040  
(2.000±.100)  
Detail A  
Detail B  
Detail C  
Tolerances : ±.005(.13) unless otherwise specified  
The used device is 16Mx4 DRAM with EDO mode, SOJ  
DRAM Part No. : M374F3280DJ1-K4E660412D-J  
M374F3200DJ1-K4E640412D-J  
REV. 0.1 Oct. 2000  

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 5- and 3.3-V Step-Down Synchronous Converters

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SI9135LG-T1

 SMBus Multi-Output Power-Supply Controller

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-
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SI9135LG-T1-E3

 SMBus Multi-Output Power-Supply Controller

Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
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SI9135_11

 SMBus Multi-Output Power-Supply Controller

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 Multi-Output Power-Supply Controller

Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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 Pin-Programmable Dual Controller - Portable PCs

Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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 Pin-Programmable Dual Controller - Portable PCs

Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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 Multi-Output, Sequence Selectable Power-Supply Controller for Mobile Applications

Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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 Multi-Output, Sequence Selectable Power-Supply Controller for Mobile Applications

Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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 Multi-Output, Sequence Selectable Power-Supply Controller for Mobile Applications

Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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 500-kHz Half-Bridge DC/DC Controller with Integrated Secondary Synchronous Rectification Drivers

Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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