ADS127L21 [TI]
具有可编程 IIR 和 FIR 滤波器的 24 位、512kSPS 宽带宽 Δ-Σ ADC;
| 型号： | ADS127L21 |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 具有可编程 IIR 和 FIR 滤波器的 24 位、512kSPS 宽带宽 Δ-Σ ADC |
| 文件： | 总118页 (文件大小：4429K) |
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ADS127L21
ZHCSPF7A –MARCH 2023 –REVISED JUNE 2023
ADS127L21 具有可编程滤波器的512kSPS、24 位宽带Δ-Σ ADC
1 特性
3 说明
• 可编程FIR 滤波器
• 可编程IIR 滤波器
• 宽带或低延迟滤波器模式
• 可编程数据速率：
ADS127L21 是一款具有可编程数字滤波器的24 位Δ-
Σ 模数转换器 (ADC)，使用宽带滤波器时数据速率高
达 512kSPS，使用低延迟滤波器时数据速率高达
1365kSPS。该器件具有出色的交流性能、直流精度和
低功耗。
– 宽带滤波器：512kSPS
– 低延迟滤波器：1.365MSPS
• 转换延迟（低延迟滤波器）：3µs
• 直流精度为以下值的交流精度：
可编程无限和有限脉冲响应（IIR 和 FIR）数字滤波器
支持自定义滤波器配置文件，例如 A 加权补偿和频率
陷波滤波器。宽带或低延迟滤波器选项可在一个器件中
优化交流信号性能或直流信号的数据吞吐量。
– 动态范围(200kSPS)：111.5dB（典型值）
– THD：-125dB（典型值）
– INL：FS 为0.4ppm（典型值）
– 温漂50nV/°C（典型值）
低漂移调制器可实现出色的直流精度和低带宽噪声，从
而提供出色的交流性能。电源可扩展架构提供四个速度
模式来优化数据速率、分辨率和功耗。信号和基准输入
缓冲器可降低驱动器负载，实现更高的精度。
– 增益漂移：0.5ppm/°C（典型值）
• 功率可扩展速度范围：
串行接口支持菊花链配置，可通过隔离栅减少信号线的
数量。SPI 输入数据和寄存器存储器内容通过循环冗余
校验(CRC) 进行验证，以增强运行可靠性。
– 最大速度：512kSPS，33mW（典型值）
– 高速：400kSPS，26mW（典型值）
– 中速：200kSPS，14mW（典型值）
– 低速：50kSPS，4.3mW（典型值）
• 输入范围：±VREF 或±2VREF
• 缓冲输入
小型 3mm × 3mm WQFN 封装专为空间有限的应用而
设计。该器件的额定工作温度范围为 –40°C 至
+125°C。
• 内部或外部时钟运行
• 功能安全型
封装信息
封装(1)
封装尺寸(2)
器件型号
ADS127L21
– 有助于进行功能安全系统设计的文档
RUK（WQFN，20） 3mm x 3mm
2 应用
(1) 请参阅数据表末尾的可订购产品附录。
(2) 封装尺寸（长× 宽）为标称值，并包括引脚（如适用）。
• 测试和测量：
– 数据采集(DAQ)
– 声音和动态应变计
• 工厂自动化和控制：
– 振动、状态监控
• 医疗：
– 多普勒超声波
• 电网基础设施：
– 电能质量分析仪
IOVDD
AVDD1 REFP REFN AVDD2
ADS127L21
DRDY
÷ 2
VCM
Control
Logic
START
RESET
Preset/Custom
FIR + IIR Filters
CS
AINP
AINN
SCLK
SDI
SPI
Interface
Modulator
Low-Latency
Sinc Filter
SDO/DRDY
Osc
Mux
CLK
DGND
AVSS
简化版方框图
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 引脚配置和功能................................................................. 3
6 规格................................................................................... 4
6.1 绝对最大额定值...........................................................4
6.2 ESD 等级.................................................................... 4
6.3 建议运行条件.............................................................. 5
6.4 热性能信息..................................................................5
6.5 电气特性......................................................................6
6.6 时序要求(1.65V ≤IOVDD ≤2V)............................15
6.7 开关特性(1.65V ≤IOVDD ≤2V)............................15
6.8 时序要求(2V ≤IOVDD ≤5.5V)..............................17
6.9 开关特性(2V < IOVDD ≤5.5V)............................... 17
6.10 时序图..................................................................... 18
6.11 典型特性..................................................................20
7 参数测量信息...................................................................33
7.1 偏移误差测量............................................................ 33
7.2 温漂测量....................................................................33
7.3 增益误差测量............................................................ 33
7.4 增益漂移测量............................................................ 33
7.5 NMRR 测量...............................................................33
7.6 CMRR 测量...............................................................33
7.7 PSRR 测量................................................................34
7.8 SNR 测量.................................................................. 35
7.9 INL 误差测量.............................................................35
7.10 THD 测量................................................................ 35
7.11 IMD Measurement...................................................36
7.12 SFDR 测量..............................................................36
7.13 噪声性能..................................................................37
8 详细说明.......................................................................... 43
8.1 概述...........................................................................43
8.2 功能方框图................................................................43
8.3 特性说明....................................................................43
8.4 器件功能模式............................................................ 64
8.5 编程...........................................................................70
8.6 寄存器....................................................................... 81
9 应用和实施.......................................................................97
9.1 应用信息....................................................................97
9.2 典型应用....................................................................98
9.3 电源相关建议.......................................................... 107
9.4 布局.........................................................................108
10 器件和文档支持............................................................110
10.1 文档支持................................................................110
10.2 接收文档更新通知................................................. 110
10.3 支持资源................................................................110
10.4 商标.......................................................................110
10.5 静电放电警告.........................................................110
10.6 术语表................................................................... 110
11 机械、封装和可订购信息............................................. 110
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
Changes from Revision * (March 2023) to Revision A (June 2023)
Page
• 将文档状态从预告信息 更改为量产数据 ............................................................................................................ 1
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5 引脚配置和功能
AINP
AINN
VCM
1
2
3
4
5
15
14
13
12
11
CAPD
DGND
IOVDD
CLK
Thermal Pad
REFP
REFN
DRDY
Not to scale
图5-1. RUK 封装、20 引脚WQFN （顶视图）
表5-1. 引脚功能
名称
引脚编号
类型
说明
负模拟输入；有关详细信息，请参阅模拟输入部分。
正模拟输入；有关详细信息，请参阅模拟输入部分。
正模拟电源1；有关详细信息，请参阅电源部分。
正模拟电源2； 电源有关详细信息、请参阅部分。
负模拟电源；有关详细信息，请参阅电源部分。
模拟稳压器输出电容器旁路。
AINN
AINP
2
模拟输入
模拟输入
模拟电源
模拟电源
模拟电源
模拟输出
模拟输出
数字输入
数字输入
接地
1
20
19
17
18
15
12
7
AVDD1
AVDD2
AVSS
CAPA
CAPD
CLK
数字稳压器输出电容器旁路。
时钟输入；有关详细信息，请参阅时钟运行部分。
芯片选择，低电平有效；有关详细信息，请参阅芯片选择部分。
数字接地。
CS
DGND
DRDY
IOVDD
REFN
REFP
RESET
SCLK
SDI
14
11
13
5
数据就绪，低电平有效；有关详细信息，请参阅数据就绪部分。
I/O 电源电压；有关详细信息，请参阅电源部分。
负基准输入；有关详细信息，请参阅基准电压部分。
正基准输入；有关详细信息，请参阅基准电压部分。
复位，低电平有效；有关详细信息，请参阅复位部分。
串行数据时钟；有关详细信息，请参阅串行时钟部分。
串行数据输入；有关详细信息，请参阅串行数据输入部分。
串行数据输出和数据就绪（可选）；有关详细信息，请参阅SDO/DRDY 部分。
转换开始；有关详细信息，请参阅同步部分。
共模电压输出；有关详细信息，请参阅VCM 输出电压部分。
散热电源板；连接到AVSS。
数字输出
数字电源
模拟输入
模拟输入
数字输入
数字输入
数字输入
数字输出
数字输入
模拟输出
—
4
6
9
8
SDO/DRDY
10
16
3
启动
VCM
Pad
散热焊盘
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6 规格
6.1 绝对最大额定值
在工作环境温度范围内（除非另有说明）(1)
最小值
–0.3
–0.3
–3
最大值
单位
6.5
6.5
AVDD1 至AVSS
AVDD2 至AVSS
0.3
V
AVSS 至DGND
电源电压
6.5
IOVDD 至DGND
–0.3
8.5
IOVDD 至AVSS
1.65
1.65
6.5
V
V
LDO 输出引脚
数字输入/输出电压
输入电流
CAPD、CAPA
DGND –0.3
DGND –0.3
DGND –0.3
-10
SDO/DRDY、DRDY、START
CS、SCLK、SDI、RESET、CLK
连续，除电源引脚外的任何引脚(2)
结温，TJ
10
mA
°C
150
150
温度
-65
贮存温度，Tstg
(1) 超出绝对最大额定值运行可能会对器件造成永久损坏。绝对最大额定值并不表示器件在这些条件下或在建议运行条件以外的任何其他条
件下能够正常运行。如果在“建议运行条件”之外但在“绝对最大额定值”范围内短暂运行，器件可能不会受到损坏，但可能不会完全
正常运行。这可能影响器件的可靠性、功能和性能，并缩短器件寿命。
(2) 模拟输入引脚AINP、AINN、REFP 和REFN 被二极管钳制至AVDD1 和AVSS。如果模拟输入电压超过AVDD1 + 0.3V 或AVSS –
0.3V，则将输入电流限制为10mA。数字输入引脚START 和数字输出引脚SDO/DRDY 和DRDY 被二极管钳制至IOVDD 和DGND。
数字输入引脚CS、SCLK、SDI、RESET 和CLK 被二极管钳制至DGND。如果数字输入电压超过IOVDD + 0.3V（对于受影响的引
脚）或超过DGND –0.3V，则将输入电流限制为10mA。
6.2 ESD 等级
值
单位
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
充电器件模型(CDM)，符合ANSI/ESDA/JEDEC JS-002 标准(2)
1500
V(ESD)
V
静电放电
1000
(1) JEDEC 文件JEP155 指出：500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文件JEP157 指出：250V CDM 可实现在标准ESD 控制流程下安全生产。
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6.3 建议运行条件
在工作环境温度范围内测得（除非另外注明）
最小值
标称值
最大值 单位
电源
4.5
4.5
5.5
最大速度模式
高速模式
5.5
V
5.5
AVDD1 至AVSS
3
中速模式
2.85
1.65
5.5
低速模式
模拟电源
V
AVDD1 至DGND
1.2
5.5
0
V/V
AVSS/AVDD1 与DGND 的绝对比值
AVDD2 至AVSS
1.74
–2.75
1.65
V
AVSS 至DGND
5.5
V
IOVDD 至DGND
数字电源
模拟输入
AVDD1 + 0.05
AVDD1 –0.1
VREF
AVSS –0.05
AVSS + 0.1
–VREF
预充电缓冲器关闭
预充电缓冲器打开
1 倍输入范围
VAINP
VAINN
,
V
V
绝对输入电压
差分输入电压
VIN = VAINP –VAINN
VIN
2 倍输入范围
–2∙VREF
2∙VREF
电压基准输入
0.5
1
2.5
2.75
低基准范围
高基准范围
差分基准电压
VREF = VREFP –VREFN
VREF
V
V
V
4.096
AVDD1 –AVSS
VREFN
VREFP
时钟信号
AVSS –0.05
负基准电压
AVDD1 + 0.05
预充电缓冲器关闭
预充电缓冲器打开
正向基准电压
AVDD1 –0.7
0.5
0.5
0.5
0.5
32.768
25.6
12.8
3.2
33.6
26.2
13.1
3.28
最大速度模式
高速模式
fCLK
MHz
频率
中速模式
低速模式
数字输入
DGND
IOVDD
V
输入电压
环境温度
温度范围
125
125
–45
工作中
规格
TA
°C
-40
6.4 热性能信息
ADS127L21
WQFN (RUK)
20 引脚
58.3
热指标(1)
单位
RθJA
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RθJC(top)
RθJB
39.9
结至外壳（顶部）热阻
结至电路板热阻
29.2
0.8
ψJT
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
29.1
ψJB
RθJC(bot)
25.9
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告。
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6.5 电气特性
最小值和最大值规格的适用条件为：TA = –40°C 至+125°C；典型值规格的条件为：TA = 25°C；所有规格的适用条件为：
AVDD1 = 5V、AVDD2 = 1.8V 至5V、AVSS = 0V、IOVDD = 1.8V、VIN = 0V、VCM = 2.5V、VREFP = 4.096V、VREFN = 0V、
高基准范围、1x 输入范围、所有速度模式、输入预充电缓冲器开启、基准预充电缓冲器开启（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
模拟输入、最大速度模式
125
60
±4
5
预充电缓冲器关闭
µA/V
µA
输入电流，
差分输入电压
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
预充电缓冲器关闭
nA/V/°C
nA/°C
µA/V
µA
输入电流漂移，
差分输入电压
2
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
5
6.5
3
预充电缓冲器关闭
输入电流，
共模输入电压
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
±4
模拟输入、最大速度模式
95
47
±3
3
预充电缓冲器关闭
µA/V
µA
输入电流，
差分输入电压
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
预充电缓冲器关闭
nA/V/°C
nA/°C
µA/V
µA
输入电流漂移，
差分输入电压
1.5
5
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
5
预充电缓冲器关闭
输入电流，
共模输入电压
2.5
±3
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
模拟输入、中速模式
47
25
预充电缓冲器关闭
µA/V
µA
输入电流，
差分输入电压
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
±1.5
2
预充电缓冲器关闭
nA/V/°C
nA/°C
µA/V
µA
输入电流漂移，
差分输入电压
1
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
5
2.5
1.3
±1.5
预充电缓冲器关闭
输入电流，
共模输入电压
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
模拟输入、低速模式
12
6
预充电缓冲器关闭
µA/V
µA
输入电流，
差分输入电压
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
±0.4
1
预充电缓冲器关闭
nA/V/°C
nA/°C
µA/V
µA
输入电流漂移，
差分输入电压
0.5
0.2
0.6
0.3
±0.4
预充电缓冲器关闭，2 倍输入范围
预充电缓冲器打开
预充电缓冲器关闭
输入电流，
共模输入电压
预充电缓冲器关闭、2 倍输入范围
预充电缓冲器打开
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6.5 电气特性(continued)
最小值和最大值规格的适用条件为：TA = –40°C 至+125°C；典型值规格的条件为：TA = 25°C；所有规格的适用条件为：
AVDD1 = 5V、AVDD2 = 1.8V 至5V、AVSS = 0V、IOVDD = 1.8V、VIN = 0V、VCM = 2.5V、VREFP = 4.096V、VREFN = 0V、
高基准范围、1x 输入范围、所有速度模式、输入预充电缓冲器开启、基准预充电缓冲器开启（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
直流性能
24
OSR ≥32
分辨率
噪声
位
有关详细信息，请参阅噪声性能一节
TA = 25°C ± 5°C
0.4
0.4
0.4
1.5
2.1
2.5
2.9
TA = 0°C 至70°C
TA = –40°C 至125°C
FSR 的
ppm 值
积分非线性(1)
INL
最大速度模式
TA = 25°C
-250
±30
50
250
200
µV
nV/°C
µV
偏移误差
温漂
0.5
1000 小时
失调电压长期漂移
FSR 的
ppm 值
TA = 25°C
-2500
±200
2500
1
增益误差
FSR/°C
的ppm 值
0.5
10
增益漂移
ppm
1000 小时
增益长期漂移
100
100
110
fIN = 50Hz (±1Hz)，fDATA = 50SPS，sinc4 滤波器
NMRR
CMRR
dB
常模抑制比
共模抑制比
fIN = 60Hz (±1Hz)，fDATA = 60SPS，sinc4 滤波器
130
115
95
在直流
高达10 kHz
dB
dB
直流时，2 倍输入范围
AVDD1，直流
AVDD2，直流
IOVDD，直流
100
115
115
120
130
130
PSRR
电源抑制比
交流性能，最大速度模式(fCLK = 32.768MHz)
4
8
512
1024
全宽带滤波器
FIR2 宽带滤波器
FIR1 宽带滤波器
低延迟滤波器
宽带滤波器
fDATA
kSPS
数据速率
16
2048
0.1024
109
1365.3
111.5
107.5
宽带滤波器，
VREF = 2.5V
宽带滤波器，
VREF = 2.5V，
108.5
2 倍输入范围
输入短接，
DR
dB
动态范围
OSR = 64，fDATA = 256kSPS
Sinc4 滤波器
112
114
Sinc4 滤波器，
VREF = 2.5V
110.5
Sinc4 滤波器，
VREF = 2.5V，
2 倍输入范围
111
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6.5 电气特性(continued)
最小值和最大值规格的适用条件为：TA = –40°C 至+125°C；典型值规格的条件为：TA = 25°C；所有规格的适用条件为：
AVDD1 = 5V、AVDD2 = 1.8V 至5V、AVSS = 0V、IOVDD = 1.8V、VIN = 0V、VCM = 2.5V、VREFP = 4.096V、VREFN = 0V、
高基准范围、1x 输入范围、所有速度模式、输入预充电缓冲器开启、基准预充电缓冲器开启（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
110
宽带滤波器
宽带滤波器，
106
107
VREF = 2.5V
宽带滤波器，
VREF = 2.5V，
2 倍输入范围
fIN = 1kHz，VIN = –
0.2dBFS，
OSR = 64，fDATA = 256kSPS
SNR
dB
信噪比
112
Sinc4 滤波器
Sinc4 滤波器，
VREF = 2.5V
108.5
Sinc4 滤波器
VREF = 2.5V，
2 倍输入范围
110
VREF = 2.5V
VREF = 4.096 V
二阶项
-119
–110
–125
–125
125
–108
fIN = 1kHz，VIN = –0.2dBFS
OSR = 64，fDATA = 256kSPS
THD
dB
总谐波失真
-103
fIN = 9.7kHz 和10.3kHz、
VIN = –6.5dBFS
IMD
dB
dB
互调失真
三阶项
SFDR
fIN = 1kHz、VIN = –0.2dBFS、OSR = 64
无杂散动态范围
交流性能，最大速度模式(fCLK = 25.6MHz)
3.125
6.25
12.5
0.08
109
400
800
全宽带滤波器
FIR2 宽带滤波器
FIR1 宽带滤波器
低延迟滤波器
宽带滤波器
fDATA
kSPS
数据速率
1600
1067
111.5
107.5
宽带滤波器，
VREF = 2.5V
宽带滤波器，
VREF = 2.5V，
108.5
2 倍输入范围
输入短接，
DR
dB
动态范围
OSR = 64，fDATA = 200kSPS
Sinc4 滤波器
112
114.5
110.5
Sinc4 滤波器，
VREF = 2.5V
Sinc4 滤波器，
VREF = 2.5V，
2 倍输入范围
111
110
106
宽带滤波器
宽带滤波器，
VREF = 2.5V
宽带滤波器，
VREF = 2.5V，
107
fIN = 1kHz、VIN = –
0.2dBFS、
2 倍输入范围
SNR
dB
信噪比
OSR = 64、fDATA = 200kSPS
Sinc4 滤波器
112
Sinc4 滤波器，
VREF = 2.5V
108.5
Sinc4 滤波器，
VREF = 2.5V，
2 倍输入范围
110
VREF = 2.5V
-113
-106
fIN = 1kHz、VIN = –
0.2dBFS、
OSR = 64、fDATA = 200kSPS
–125
–125
THD
IMD
dB
总谐波失真
互调失真
VREF = 4.096 V
dB
dB
–125
–125
二阶项
三阶项
fIN = 9.7kHz 和10.3kHz、
VIN = –6.5dBFS
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6.5 电气特性(continued)
最小值和最大值规格的适用条件为：TA = –40°C 至+125°C；典型值规格的条件为：TA = 25°C；所有规格的适用条件为：
AVDD1 = 5V、AVDD2 = 1.8V 至5V、AVSS = 0V、IOVDD = 1.8V、VIN = 0V、VCM = 2.5V、VREFP = 4.096V、VREFN = 0V、
高基准范围、1x 输入范围、所有速度模式、输入预充电缓冲器开启、基准预充电缓冲器开启（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
SFDR
125
dB
fIN = 1kHz、VIN = –0.2dBFS、OSR = 64
无杂散动态范围
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6.5 电气特性(continued)
最小值和最大值规格的适用条件为：TA = –40°C 至+125°C；典型值规格的条件为：TA = 25°C；所有规格的适用条件为：
AVDD1 = 5V、AVDD2 = 1.8V 至5V、AVSS = 0V、IOVDD = 1.8V、VIN = 0V、VCM = 2.5V、VREFP = 4.096V、VREFN = 0V、
高基准范围、1x 输入范围、所有速度模式、输入预充电缓冲器开启、基准预充电缓冲器开启（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
交流性能，最大速度模式(fCLK = 12.8MHz)
1.5625
3.125
6.25
200
400
全宽带滤波器
FIR2 宽带滤波器
FIR1 宽带滤波器
低延迟滤波器
fDATA
kSPS
数据速率
800
0.08
533.3
109
112
宽带滤波器
宽带滤波器，
VREF = 2.5V
107.5
宽带滤波器，
VREF = 2.5V
2 倍输入范围
108.5
输入短接，
OSR = 64，fDATA = 100kSPS
DR
dB
动态范围
112
114.5
110.5
Sinc4 滤波器
Sinc4 滤波器，
VREF = 2.5V
Sinc4 滤波器，
VREF = 2.5V，
2 倍输入范围
111
110
106
宽带滤波器
宽带滤波器，
VREF = 2.5V
宽带滤波器，
VREF = 2.5V，
2 倍输入范围
107
fIN = 1kHz、VIN = –
0.2dBFS、
OSR = 64、fDATA = 100kSPS
SNR
dB
信噪比
112
Sinc4 滤波器
Sinc4 滤波器，
VREF = 2.5V
108.5
Sinc4 滤波器，
VREF = 2.5V，
2 倍输入范围
110
VREF = 2.5V
-117
fIN = 1kHz、VIN = –
0.2dBFS、
OSR = 64、fDATA = 100kSPS
–125
–125
THD
dB
总谐波失真
VREF = 4.096 V
–115
–125
–125
125
二阶项
三阶项
fIN = 9.7kHz 和10.3kHz、
VIN = –6.5dBFS
IMD
dB
dB
互调失真
SFDR
fIN = 1kHz、VIN = –0.2dBFS、OSR = 64
无杂散动态范围
交流性能，最大速度模式(fCLK = 3.2MHz)
0.390625
0.78125
1.5625
0.01
50
100
全宽带滤波器
FIR2 宽带滤波器
FIR1 宽带滤波器
低延迟滤波器
fDATA
kSPS
数据速率
200
133.3
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6.5 电气特性(continued)
最小值和最大值规格的适用条件为：TA = –40°C 至+125°C；典型值规格的条件为：TA = 25°C；所有规格的适用条件为：
AVDD1 = 5V、AVDD2 = 1.8V 至5V、AVSS = 0V、IOVDD = 1.8V、VIN = 0V、VCM = 2.5V、VREFP = 4.096V、VREFN = 0V、
高基准范围、1x 输入范围、所有速度模式、输入预充电缓冲器开启、基准预充电缓冲器开启（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
109
112
宽带滤波器
宽带滤波器，
107.5
108.5
VREF = 2.5V
宽带滤波器，
VREF = 2.5V，
2 倍输入范围
输入短接，
OSR = 64，fDATA = 25kSPS
DR
dB
动态范围
112
114.5
110.5
Sinc4 滤波器
Sinc4 滤波器，
VREF = 2.5V
Sinc4 滤波器，
VREF = 2.5V，
2 倍输入范围
111.5
110
106
宽带滤波器
宽带滤波器，
VREF = 2.5V
宽带滤波器，
VREF = 2.5V，
2 倍输入范围
108
fIN = 1kHz、VIN = –
0.2dBFS、
OSR = 64、fDATA = 25kSPS
SNR
dB
信噪比
112
108
Sinc4 滤波器
Sinc4 滤波器，
VREF = 2.5V
Sinc4 滤波器，
VREF = 2.5V，
2 倍输入范围
110
VREF = 2.5V
fIN = 1kHz、VIN = –
0.2dBFS、
OSR = 64、fDATA = 25kSPS
–125
–125
–114
THD
dB
总谐波失真
VREF = 4.096 V
-113
dB
dB
dB
–125
–125
125
二阶项
三阶项
fIN = 9.7kHz 和10.3kHz、
VIN = -6.5dBFS
IMD
互调失真
SFDR
fIN = 1kHz、VIN = –0.2dBFS、OSR = 64
无杂散动态范围
默认FIR 滤波器
0.4 ∙ fDATA
0.4125 ∙ fDATA
0.4374 ∙ fDATA
在通带纹波的包络内
-0.1dB 频率
Hz
通带频率
-3dB 频率
-0.0004
0.0004
dB
Hz
dB
s
通带纹波
阻带频率
阻带衰减(1)
组延迟
0.5 · fDATA
106
阻带衰减
34 / fDATA
68 / fDATA
s
建立时间
总体抽取率
8
4096
可编程FIR3 滤波器
128
32
抽头数
系数分辨率
系数格式
十进制范围
抽取率
位
1.31
1 –1/231
-1
2
可编程IIR 滤波器
四个双二阶、直接形式1
实现
5
比例因子
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6.5 电气特性(continued)
最小值和最大值规格的适用条件为：TA = –40°C 至+125°C；典型值规格的条件为：TA = 25°C；所有规格的适用条件为：
AVDD1 = 5V、AVDD2 = 1.8V 至5V、AVSS = 0V、IOVDD = 1.8V、VIN = 0V、VCM = 2.5V、VREFP = 4.096V、VREFN = 0V、
高基准范围、1x 输入范围、所有速度模式、输入预充电缓冲器开启、基准预充电缓冲器开启（除非另有说明）
参数
系数分辨率
系数格式
测试条件
最小值
典型值
最大值
单位
32
位
2.30
2 –2/231
-2
十进制范围
抽取率
1
电压基准输入
225
190
130
80
±2
最大速度模式
高速模式
µA/V
µA
REFP 和REFN 输入电流
REFP 输入电流
REFP 预充电缓冲器关闭
中速模式
低速模式
REFP 预充电缓冲器打开
REFP 预充电缓冲器关闭
REFP 预充电缓冲器打开
10
10
10
10
5
最大速度模式
高速模式
REFP 和REFN
输入电流漂移
nA/℃
中速模式
低速模式
REFP 输入电流漂移
nA/℃
MHz
V
内部振荡器
25.4
25.6
25.8
1%
频率
VCM 输出电压
输出电压
(AVDD1 + AVSS) / 2
-1%
±0.1%
25
精度
µVRMS
ms
1kHz 带宽
电压噪声
启动时间
容性负载
电阻负载
短路电流限制
CL = 100nF
1
100
nF
2
kΩ
10
mA
数字输入/输出
VIL
VIH
0.3 IOVDD
V
V
逻辑低电平输入阈值
逻辑高电平输入阈值
输入迟滞
0.7 IOVDD
-1
150
20
mV
µA
1
不包括RESET 引脚
输入电流
RESET 引脚上拉电阻
kΩ
OUT_DRV = 0b，IOL = 2mA
OUT_DRV = 1b，IOL = 1mA
OUT_DRV = 0b，IOH = –2mA
OUT_DRV = 1b，IOH = –1mA
0.2 ∙ IOVDD
0.2 ∙ IOVDD
VOL
V
逻辑低电平输出电压
0.8 ∙ IOVDD
0.8 ∙ IOVDD
VOH
模拟电源电流
V
逻辑高电平输出电压
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6.5 电气特性(continued)
最小值和最大值规格的适用条件为：TA = –40°C 至+125°C；典型值规格的条件为：TA = 25°C；所有规格的适用条件为：
AVDD1 = 5V、AVDD2 = 1.8V 至5V、AVSS = 0V、IOVDD = 1.8V、VIN = 0V、VCM = 2.5V、VREFP = 4.096V、VREFN = 0V、
高基准范围、1x 输入范围、所有速度模式、输入预充电缓冲器开启、基准预充电缓冲器开启（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
2.1
2.2
最大速度模式
高速模式
中速模式
低速模式
待机模式
断电模式
1.7
1.8
mA
0.9
1.0
AVDD1 和AVSS 电流
（缓冲器关闭）
0.25
35
0.3
µA
5
1.75
1.35
0.7
2.3
1.9
1.0
0.3
1.95
1.6
1.0
0.5
最大速度模式
高速模式
IAVDD1
IAVSS
、
mA
输入预充电缓冲器
中速模式
0.2
低速模式
AVDD1 和AVSS 额外
电流（每个缓冲器功能）
1.8
最大速度模式
高速模式
1.5
mA
mA
mA
REFP 预充电缓冲器
0.9
中速模式
0.4
低速模式
0.1
4.5
3.5
2.2
0.85
60
VCM 缓冲器
最大速度模式
高速模式
4.9
3.8
2.5
中速模式
IAVDD2、
AVDD2 和AVSS 电流
IAVSS
0.95
低速模式
待机模式
µA
mA
mA
1
断电模式
数字电源电流
7.2
5.7
8.5
6.8
最大速度模式
高速模式
宽带滤波器，OSR = 32，
IIR 滤波器关闭
2.8
3.4
中速模式
0.75
1.1
0.9
低速模式
1.3
最大速度模式
高速模式
IOVDD 电流
0.85
0.45
0.15
10
1.0
宽带滤波器，OSR = 32
0.55
0.18
IIOVDD
中速模式
低速模式
外部时钟
µA
µA
待机模式
断电模式
40
内部振荡器
10
0.3
FIR/IIR 序列
IIR/FIR 序列
IIR 滤波器开启，OSR = 32，
高速模式
mA
IOVDD 额外电流
0.6
功率耗散
32.8
26
最大速度模式
高速模式
AVDD2 = 1.8V，
预充电缓冲器关闭，
IIR 和FIR 滤波器，OSR = 32
mW
mW
14
中速模式
4.3
20.6
16.3
9.3
3.1
低速模式
PD
功率耗散
最大速度模式
高速模式
AVDD2 = 1.8V，
预充电缓冲器关闭，
低延迟滤波器，OSR = 32
中速模式
低速模式
(1) 最佳拟合法
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(2) 由数字滤波器提供的阻带衰减。阻带内的输入频率与从fMOD /32 开始的斩波频率的倍数进行互调，从而导致阻带衰减超过106dB。有关
详细信息，请参见阻带衰减图。
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6.6 时序要求(1.65V ≤IOVDD ≤2V)
在工作环境温度范围内（除非另有说明）
最小值
最大值
单位
CLK 引脚
29.7
38.2
76.4
305
13.2
17
2000
2000
2000
2000
CLK 周期，最大速度模式
CLK 周期，高速模式
tc(CLK)
ns
CLK 周期，中速模式
CLK 周期，低速模式
脉冲持续时间，CLK 低电平，最大速度模式
脉冲持续时间，CLK 低电平，高速模式
tw(CLKL)
ns
ns
34
脉冲持续时间，CLK 低电平，中速模式
128
13.2
17
脉冲持续时间，CLK 低电平，低速模式
脉冲持续时间，CLK 高电平，最大速度模式
脉冲持续时间，CLK 高电平，高速模式
tw(CLKH)
34
脉冲持续时间，CLK 高电平，中速模式
128
脉冲持续时间，CLK 高电平，低速模式
SPI 串行接口
tc(SC)
25
10
10
10
4
ns
ns
SCLK 周期
1/(4 ∙ fDATA)
tw(SCL)
tw(SCH)
td(CSSC)
tsu(DI)
脉冲持续时间，SCLK 为低电平
ns
脉冲持续时间，SCLK 为高电平
ns
延时时间，CS 下降沿后的第一个SCLK 上升沿
建立时间，SCLK 下降沿前的SDI 有效
保持时间，SCLK 下降沿后的SDI 有效
延时时间，最后一个SCLK 下降沿后的CS 上升沿
脉冲持续时间，CS 为高电平
ns
th(DI)
6
ns
td(SCCS)
tw(CSH)
td(FF)
10
20
10
ns
ns
tCLK
滤波器系数读取/写入操作期间SPI 帧之间的延迟时间
复位引脚
tw(RSL)
4
tCLK
tCLK
脉冲持续时间，RESET 低电平
td(RSSC)
10000
延迟时间，在RESET 上升沿之后或在SPI 复位模式之后启动通信
START 引脚
tw(STL)
4
4
9
9
tCLK
tCLK
ns
脉冲持续时间，START 低电平
tw(STH)
脉冲持续时间，START 高电平
建立时间，CLK 上升沿前START 高电平(1)
保持时间，CLK 上升沿之后START 高电平(1)
tsu(STCLK)
th(STCLK)
ns
建立时间，在DRDY 下降沿之前的START 下降沿或STOP 位用于停止下一次转换（启动/停止
转换模式）
tsu(STDR)
8
tCLK
(1) 不要在CLK 上升沿的建立和保持时间之间施加START 上升沿。
6.7 开关特性(1.65V ≤IOVDD ≤2V)
在工作环境温度范围内，OUT_DRV = 0b、CLOAD= 20pF（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
SPI 串行接口
tw(DRH)
2
3
tCLK
ns
脉冲持续时间，DRDY 为高电平
tp(CSDO)
20
20
传播延迟时间，CS 下降沿至SDO/DRDY 驱动状态
传播延迟时间，CS 上升沿至SDO/DRDY 高阻抗状态
保持时间，SCLK 上升沿至SDO/DRDY 无效
传播延迟时间，SCLK 上升沿至有效SDO/DRDY
传播延迟时间，第8 个SCLK 下降沿至DRDY 返回高电平
tp(CSDOZ)
th(SCDO)
ns
ns
tp(SCDO)
23
5
ns
tp(SCDR)
tCLK
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在工作环境温度范围内，OUT_DRV = 0b、CLOAD= 20pF（除非另有说明）
参数
测试条件
最小值
典型值
最大值
50
单位
传播延迟时间，SDO/DRDY 从SDO 模式转换为DRDY 模式的读取
操作的最后一个SCLK 下降沿
tp(DODR)
ns
双功能SDO/DRDY 模式
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6.8 时序要求(2V ≤IOVDD ≤5.5V)
在工作环境温度范围内（除非另有说明）
最小值
最大值
单位
CLK 引脚
29.7
38.2
76.4
305
13.2
17
2000
2000
2000
2000
CLK 周期，最大速度模式
CLK 周期，高速模式
tc(CLK)
ns
CLK 周期，中速模式
CLK 周期，低速模式
脉冲持续时间，CLK 低电平，最大速度模式
脉冲持续时间，CLK 低电平，高速模式
tw(CLKL)
ns
ns
34
脉冲持续时间，CLK 低电平，中速模式
128
13.2
17
脉冲持续时间，CLK 低电平，低速模式
脉冲持续时间，CLK 高电平，最大速度模式
脉冲持续时间，CLK 高电平，高速模式
tw(CLKH)
34
脉冲持续时间，CLK 高电平，中速模式
128
脉冲持续时间，CLK 高电平，低速模式
SPI 串行接口
tc(SC)
19.5
8
ns
ns
SCLK 周期
1/(4 ∙ fDATA)
tw(SCL)
tw(SCH)
td(CSSC)
tsu(DI)
脉冲持续时间，SCLK 为低电平
8
ns
脉冲持续时间，SCLK 为高电平
10
4
ns
延时时间，CS 下降沿后的第一个SCLK 上升沿
建立时间，SCLK 下降沿前的SDI 有效
保持时间，SCLK 下降沿后的SDI 有效
延时时间，最后一个SCLK 下降沿后的CS 上升沿
脉冲持续时间，CS 为高电平
ns
th(DI)
6
ns
td(SCCS)
tw(CSH)
td(FF)
10
20
10
ns
ns
tCLK
滤波器系数读取/写入操作期间SPI 帧之间的延迟时间
复位引脚
tw(RSL)
4
tCLK
tCLK
脉冲持续时间，RESET 低电平
td(RSSC)
10000
延迟时间，在RESET 上升沿之后或在SPI 复位模式之后启动通信
START 引脚
tw(STL)
4
4
9
9
tCLK
tCLK
ns
脉冲持续时间，START 低电平
tw(STH)
脉冲持续时间，START 高电平
建立时间，CLK 上升沿前START 高电平(1)
保持时间，CLK 上升沿之后START 高电平(1)
tsu(STCLK)
th(STCLK)
ns
建立时间，在DRDY 下降沿之前的START 下降沿或STOP 位用于停止下一次转换（启动/停止
转换模式）
tsu(STDR)
8
tCLK
(1) 不要在CLK 上升沿的建立和保持时间之间施加START 上升沿。
6.9 开关特性(2V < IOVDD ≤5.5V)
在工作环境温度范围内、OUT_DRV = 0b、CLOAD = 20pF（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
SPI 串行接口
tw(DRH)
2
3
tCLK
ns
脉冲持续时间，DRDY 为高电平
tp(CSDO)
17
17
传播延迟时间，CS 下降沿至SDO/DRDY 驱动
传播延迟时间，CS 上升沿至SDO/DRDY 高阻抗状态
保持时间，SCLK 上升沿至SDO/DRDY 无效
传播延迟时间，SCLK 上升沿至有效SDO/DRDY
传播延迟时间，第8 个SCLK 下降沿至DRDY 返回高电平
tp(CSDOZ)
th(SCDO)
ns
ns
tp(SCDO)
19
5
ns
tp(SCDR)
tCLK
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在工作环境温度范围内、OUT_DRV = 0b、CLOAD = 20pF（除非另有说明）
参数
测试条件
最小值
典型值
最大值
50
单位
传播延迟时间，SDO/DRDY 从SDO 模式转换为DRDY 模式的读取
操作的最后一个SCLK 下降沿
tp(DODR)
ns
双功能SDO/DRDY 模式
6.10 时序图
tw(CLKH)
tc(CLK)
CLK
tw(CLKL)
图6-1. 时钟时序要求
tw(CSH)
CS
td(CSSC)
td(SCCS)
tc(SC)
tw(SCH)
SCLK
tsu(DI)
tw(SCL)
SDI
th(DI)
图6-2. 串行接口时序要求
tp(SCDR)
tp(DRH)
DRDY
CS
SCLK
tp(CSDO)
tp(DODR)
th(SCDO)
SDO
tp(SCDO)
tp(CSDOZ)
SDO
DRDY
DRDY
SDO
图6-3. 串行接口开关特性
td(FF)
RESET
SPI Frame
SPI Frame
tw(RSL)
td(RSSC)
图6-4. SPI 帧时序要求
SCLK
图6-5. RESET 引脚时序
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tw(STH)
START
tw(STL)
th(STCLK)
tsu(STCLK)
CLK
tsu(STDR)
DRDY
图6-6. START 引脚时序
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6.11 典型特性
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
0
0
0
30
60
90
120 150 180 210 240 270
Frequency (kHz)
0
10
20
30
40
50
60
70
80
90 100
Frequency (Hz)
宽带滤波器
0Hz–100Hz
图6-7. 最大速度模式，短接输入FFT
图6-8. 最大速度模式，短接输入FFT
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
20
40
60
80 100 120 140 160 180 200
Frequency (kHz)
0
10
20
30
40
50
60
70
80
90 100
Frequency (Hz)
宽带滤波器
0Hz–100Hz
图6-9. 高速模式，短接输入FFT
图6-10. 高速模式，短接输入FFT
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
10
20
30
40
50
60
70
80
90 100
0
5
10
15
20
25
30
35
40
45
50
Frequency (kHz)
Frequency (Hz)
宽带滤波器
0Hz–50Hz
图6-11. 中速模式，短接输入FFT
图6-12. 中速模式，短接输入FFT
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
0
2.5
5
7.5 10 12.5 15 17.5 20 22.5 25
Frequency (kHz)
0
1
2
3
4
5
6
7
8
9
10
Frequency (Hz)
宽带滤波器
0Hz–50Hz
图6-13. 低速模式，短接输入FFT
图6-14. 低速模式，短接输入FFT
0
-20
-40
-60
-80
-100
-120
-140
-160
-180
0
30
60
90
120 150 180 210 240 270
Frequency (kHz)
VREF = 2.5V，宽带滤波器，2 倍范围
图6-15. 最大速度模式，短接输入FFT
VREF = 2.5V，宽带滤波器，2 倍范围
图6-16. 高速模式，短接输入FFT
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
0
10
20
30
40
50
60
70
80
90 100
0
2.5
5
7.5 10 12.5 15 17.5 20 22.5 25
Frequency (kHz)
Frequency (kHz)
VREF = 2.5V，宽带滤波器，2 倍范围
图6-17. 中速模式，短接输入FFT
VREF = 2.5V，宽带滤波器，2 倍范围
图6-18. 低速模式，短接输入FFT
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
0
0
0
30
60
90
120 150 180 210 240 270
Frequency (kHz)
0
20
40
60
80 100 120 140 160 180 200
Frequency (kHz)
Sinc4 滤波器
Sinc4 滤波器
图6-19. 最大速度模式，短接输入FFT
图6-20. 高速模式，短接输入FFT
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
10
20
30
40
50
60
70
80
90 100
0
2.5
5
7.5 10 12.5 15 17.5 20 22.5 25
Frequency (kHz)
Frequency (kHz)
Sinc4 滤波器
Sinc4 滤波器
图6-21. 中速模式，短接输入FFT
图6-22. 低速模式，短接输入FFT
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
100
200
300
400
500
600
700
0
50 100 150 200 250 300 350 400 450 500 550
Frequency (kHz)
Frequency (kHz)
Sinc4 滤波器，OSR = 12
图6-23. 最大速度模式，短接输入FFT
Sinc4 滤波器，OSR = 12
图6-24. 高速模式，短接输入FFT
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
-180
0
40
80
120
160
200
240
280
0
10
20
30
40
50
60
70
Frequency (kHz)
Frequency (kHz)
Sinc4 滤波器，OSR = 12
Sinc4 滤波器，OSR = 12
图6-25. 中速模式，短接输入FFT
图6-26. 低速模式，短接输入FFT
12.5
10
7.5
5
12.5
10
7.5
5
2.5
0
2.5
0
Codes
Codes
262144 个样本
262144 个样本
图6-27. 最大速度模式代码分布图
图6-28. 高速模式代码分布图
12.5
10
7.5
5
12.5
10
7.5
5
2.5
0
2.5
0
Codes
Codes
262144 个样本
262144 个样本
图6-29. 中速模式代码分布图
图6-30. 低速模式代码分布图
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
80
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
70
60
50
40
30
20
10
0
Noise (V RMS)
宽带滤波器，OSR = 64，30 个单元
图6-31. 噪声性能分布图
Sinc4 滤波器，OSR = 64，30 个单元
图6-32. 噪声性能分布图
12.5
10
9
High-speed mode, low-reference range
Low-speed mode, low-reference range
High-speed mode, high-reference range
Low-speed mode, high-reference range
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
12
11.5
11
8
10.5
10
7
6
9.5
9
5
8.5
4
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
-40
-20
0
20
40
60
80
100
120
VREF (V)
Temperature (C)
宽带滤波器、OSR = 64
图6-33. 噪声性能与基准电压间的关系
图6-34. 噪声性能与温度间的关系
100
80
60
40
20
0
10
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
9
8
7
6
5
4
-40
-20
0
20
40
60
80
100
120
Temperature (C)
Dynamic Range (dB)
Sinc4 滤波器，OSR = 64
图6-35. 噪声性能与温度间的关系
宽带滤波器，OSR = 64，30 个单元
图6-36. 动态范围分布图
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
10
8
10
8
Max-speed mode, AINP
Max-speed mode, AINN
High-speed mode, AINP
High-speed mode, AINN
Mid-speed mode, AINP
Mid-speed mode, AINN
Low-speed mode, AINP
Low-speed mode, AINN
6
6
4
4
2
2
0
0
-2
-4
-6
-8
-10
-2
-4
-6
-8
-10
-5
-4
-3
-2
-1
0
1
2
3
4
5
-5
-4
-3
-2
-1
0
1
2
3
4
5
Differential Input Voltage (V)
Differential Input Voltage (V)
预充电缓冲器打开
预充电缓冲器打开
图6-37. 输入电流与差分电压间的关系
图6-38. 输入电流与差分电压间的关系
1000
800
500
400
300
200
100
0
Max-speed mode, AINP
Max-speed mode, AINN
High-speed mode, AINP
High-speed mode, AINN
Mid-speed mode, AINP
Mid-speed mode, AINN
Low-speed mode, AINP
Low-speed mode, AINN
600
400
200
0
-200
-400
-600
-800
-1000
-100
-200
-300
-400
-500
-5
-4
-3
-2
-1
0
1
2
3
4
5
-5
-4
-3
-2
-1
0
1
2
3
4
5
Differential Input Voltage (V)
Differential Input Voltage (V)
预充电缓冲器关闭
预充电缓冲器关闭
图6-39. 输入电流与差分电压间的关系
图6-40. 输入电流与差分电压间的关系
380
360
340
320
300
280
260
240
220
145
36
Max-speed mode, 1x range
Max-speed mode, 2x range
High-speed mode, 1x range
High-speed mode, 2x range
Mid-speed mode, 1x range
Mid-speed mode, 2x range
Low-speed mode, 1x range
Low-speed mode, 2x range
140
135
130
125
120
115
34
32
30
28
26
24
-40
-20
0
20
40
60
80
100
120
-40
-20
0
20
40
60
80
100
120
Temperature (°C)
Temperature (°C)
预充电缓冲器关闭，VIN = 满量程，VREF = 2.5V
图6-41. 输入电流与温度间的关系
预充电缓冲器关闭，VIN = 满量程，VREF = 2.5V
图6-42. 输入电流与温度间的关系
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
3
3
Max-speed mode, 1x range
Max-speed mode, 2x range
High-speed mode, 1x range
High-speed mode, 2x range
Mid-speed mode, 1x range
Mid-speed mode, 2x range
Low-speed mode, 1x range
Low-speed mode, 2x range
2
2
1
1
0
0
-1
-2
-3
-1
-2
-3
-40
-20
0
20
40
60
80
100
120
-40
-20
0
20
40
60
80
100
120
Temperature (°C)
Temperature (°C)
预充电缓冲器开启，VIN = 满量程，VREF = 2.5V
图6-43. 输入电流与温度间的关系
预充电缓冲器开启，VIN = 满量程，VREF = 2.5V
图6-44. 输入电流与温度间的关系
80
70
60
50
40
30
20
10
0
100
90
80
70
60
50
40
30
20
10
0
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
-200 -160 -120 -80 -40
0
40 80 120 160 200
-40
-20
0
20
40
60
80
100
120
Offset Error (V)
Temperature (°C)
30 个单元
图6-46. 偏移误差与温度间的关系
图6-45. 偏移量误差分布图
45
4
2
0
Max-speed mode
40
35
30
25
20
15
10
5
High-speed mode
Mid-speed mode
Low-speed mode
-2
0
-4
0
250
500
750
1000
Time (hours)
Gain Error (ppm of FS)
30 个单元，在t = 0 时校准的偏移
图6-47. 长期温漂
缓冲器打开，30 个单元
图6-48. 增益误差分布图
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
50
45
40
35
30
25
20
15
10
5
50
45
40
35
30
25
20
15
10
5
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
0
0
Gain Error (ppm of FS)
Gain Drift (ppm/C)
缓冲器关闭，30 个单元
图6-49. 增益误差分布图
预充电缓冲器打开，30 个单元
图6-50. 增益漂移分布图
55
50
45
40
35
30
25
20
15
10
5
25
20
15
10
5
Max-speed mode
High-speed mode
Low-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
0
-5
-10
-15
0
0
10
20
30
40
50
60
70
80
90 100
Gain Drift (ppm/C)
Clock Frequency (% of Nominal Clock Frequency)
预充电缓冲器关闭，30 个单元
图6-51. 增益漂移分布图
在标称时钟频率下校准的增益误差
图6-52. 增益误差与时钟频率间的关系
100
70
60
50
40
30
20
10
0
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
50
0
-50
-100
0
250
500
Time (hours)
750
1000
-136 -134 -132 -130 -128 -126 -124 -122 -120 -118 -116
THD (dBFS)
30 个单元，在t = 0 时校准增益
图6-53. 长期增益漂移
VREF = 2.5V，30 个单元
图6-54. THD 分布图
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
80
70
60
50
40
30
20
10
0
100
90
80
70
60
50
40
30
20
10
0
T = -40C
T = 25C
T = 125C
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
-145 -140 -135 -130 -125 -120 -115 -110 -105 -100
THD (dB)
THD (dB)
VREF = 4.096V，30 个单元
图6-55. THD 分布图
图6-56. THD 过热分布图
-100
-105
-110
-115
-120
-125
-130
-135
0
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
-20
-40
-60
-80
-100
-120
-140
-160
-180
Harmonic Distortion Terms
-10
-9
-8
-7
-6
-5
-4
-3
-2
-1
0
0
10
20
30
40
50
VIN (dBFS)
Frequency (kHz)
f1 = 9.7kHz，f2 = 10.3kHz，VIN = -6.5dBFS
图6-58. 互调失真FFT
图6-57. THD 与输入幅度间的关系
5
4
2
1.5
1
Max-speed mode, VREF = 4.096 V
Max-speed mode, VREF = 2.5 V
Max-speed mode, VREF = 2.5 V, 2x Range
High-speed mode, VREF = 4.096 V
High-speed mode, VREF = 2.5 V
High-speed mode, VREF = 2.5 V, 2x Range
3
2
0.5
0
1
0
-1
-2
-3
-4
-5
-0.5
-1
-1.5
-2
-100 -80 -60 -40 -20
0
20
40
60
80 100
-100 -80 -60 -40 -20
0
20
40
60
80 100
Input (% Full-Scale Range)
Input (% Full-Scale Range)
图6-59. INL 误差与输入电压间的关系
图6-60. INL 误差与输入电压间的关系
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
2
1.5
1
2
1.5
1
Mid-speed mode, VREF = 4.096 V
Mid-speed mode, VREF = 2.5 V
Mid-speed mode, VREF = 2.5 V, 2x Range
Low-speed mode, VREF = 4.096 V
Low-speed mode, VREF = 2.5 V
Low-speed mode, VREF = 2.5 V, 2x Range
0.5
0
0.5
0
-0.5
-1
-0.5
-1
-1.5
-2
-1.5
-2
-100 -80 -60 -40 -20
0
20
40
60
80 100
-100 -80 -60 -40 -20
0
20
40
60
80 100
Input (% Full-Scale Range)
Input (% Full-Scale Range)
图6-61. INL 误差与输入电压间的关系
图6-62. INL 误差与输入电压间的关系
30
25
20
15
10
5
80
70
60
50
40
30
20
10
0
T = -40C
T = 25C
T = 125C
0
INL (ppm of FS)
INL (ppm of FS)
30 个单元
30 个单元
图6-63. INL 分布图
图6-64. INL 过热分布图
30
25
20
15
10
5
150
140
130
120
110
100
90
0
-40
-20
0
20
40
60
80
100
120
CMRR (dB)
Temperature (C)
30 个单元
30 个单元
图6-65. 直流CMRR 分布图
图6-66. 直流CMRR 与温度间的关系
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
140
120
100
80
140
120
100
80
60
60
1x input range
2x input range
1x input range
2x input range
40
40
0.01
0.1
1
10
100
1000
10000
0.01
0.1
1
10
100
1000
10000
Common-Mode Input Frequency (kHz)
Common-Mode Input Frequency (kHz)
高速模式
低速模式
图6-67. CMRR 与频率之间的关系
图6-68. CMRR 与频率之间的关系
40
35
30
25
20
15
10
5
0.5
0.4
0.3
0.2
0.1
0
-0.1
-0.2
-0.3
-0.4
-0.5
0
-40
-20
0
20
40
60
80
100
120
Oscillator Frequency Error (%)
Temperature (C)
30 个单元
30 个单元
图6-69. 振荡器频率分布图
图6-70. 振荡器频率与温度之间的关系
30
25
20
15
10
5
0.5
0.4
0.3
0.2
0.1
0
-0.1
-0.2
-0.3
-0.4
-0.5
0
-40
-20
0
20
40
60
80
100
120
VCM Voltage Error (%)
Temperature (C)
30 个单元
30 个单元
图6-71. VCM 电压分布图
图6-72. VCM 电压与温度间的关系
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
1400
1200
1000
800
600
400
200
0
10
7.5
5
High-speed mode, low-reference range
High-speed mode, high-reference range
Low-speed mode, low-reference range
Low-speed mode, high-reference range
High-speed mode, low-reference range
High-speed mode, high-reference range
Low-speed mode, low-reference range
Low-speed mode, high-reference range
2.5
0
-2.5
-5
-7.5
-10
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
5.5
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
5.5
Reference Voltage (V)
Reference Voltage (V)
REFP 预充电缓冲器关闭
图6-73. REFP 输入电流与基准电压间的关系
REFP 预充电缓冲器打开
图6-74. REFP 输入电流与基准电压间的关系
50
150
140
130
120
110
100
AVDD1
IOVDD
AVDD2
AVDD1
IOVDD
AVDD2
40
30
20
10
0
-40
-20
0
20
40
60
80
100
120
PSRR (dB)
Temperature (C)
30 个单元
图6-76. 直流PSRR 与温度间的关系
图6-75. 直流PSRR 分布图
115
14
12
10
8
AVDD1
AVDD1 - AINP and AINN buffers on
AVDD1 - REFP buffer on
AVDD2
110
105
100
95
IOVDD - wideband filter
6
90
4
AVDD1
AVDD2
IOVDD
85
2
80
0
1
10
100
1000
-40
-20
0
20
40
60
80
100
120
Power-Supply Frequency (kHz)
Temperature (C)
最大速度模式
图6-77. PSRR 与电源频率间的关系
图6-78. 电源电流与温度间的关系
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6.11 典型特性(continued)
AVDD1 = 5V、AVDD2 = 1.8V、AVSS = 0V、IOVDD = 1.8V、VREF = 4.096V、高基准范围、高速模式、宽带滤波器、OSR =
32、1 倍输入范围、输入预充电缓冲器打开、基准预充电缓冲器关闭，且TA = 25°C（除非另有说明）
12
10
8
5
4
3
2
1
0
AVDD1
AVDD1
AVDD1 - AINP and AINN buffers on
AVDD1 - REFP buffer on
AVDD2
AVDD1 - AINP and AINN buffers on
AVDD1 - REFP buffer on
AVDD2
IOVDD - wideband filter
IOVDD - wideband filter
6
4
2
0
-40
-20
0
20
40
60
80
100
120
-40
-20
0
20
40
60
80
100
120
Temperature (C)
Temperature (C)
高速模式
中速模式
图6-79. 电源电流与温度间的关系
图6-80. 电源电流与温度间的关系
8
7
6
5
4
3
2
1
0
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
20
100
1000
5000
OSR
低速模式
宽带滤波器
图6-81. 电源电流与温度间的关系
图6-82. IOVDD 电流与过采样率间的关系
24
1.6
AVDD1
AVDD2
IOVDD
Max-speed mode
High-speed mode
Mid-speed mode
Low-speed mode
1.4
1.2
1
20
16
12
8
0.8
0.6
0.4
0.2
0
4
0
-40
-20
0
20
40
60
80
100
120
10
100
1000
5000
Temperature (C)
OSR
低延迟滤波器
图6-83. IOVDD 电流与过采样率间的关系
图6-84. 断电模式电源电流与温度间的关系
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7 参数测量信息
7.1 偏移误差测量
偏移误差是在 ADC 输入外部短接在一起的情况下测量的。输入共模电压固定为 AVDD1 和AVSS 电源电压范围的
1/2 Vs。在TA = 25°C 时指定的偏移误差。
7.2 温漂测量
温漂定义为额定温度范围内的多个点测得的失调电压变化。使用框方法 计算温漂，在最大和最小失调电压以及额
定温度范围内形成一个框。框方法指定温度误差的限值，但不指定受测器件的确切形状和斜率。
方程式1 表示使用框方法的温漂计算：
Offset Drift (nV/°C) = 109 · (VOFSMAX –VOFSMIN) / (TMAX –TMIN
)
(1)
其中：
• VOFSMAX 和VOFSMIN = 额定温度范围内的最大失调电压和最小失调电压
• TMAX 和TMIN = 最高温度和最低温度
7.3 增益误差测量
增益误差被定义为 ADC 传递函数的实际斜率和理想斜率之间的差值。通过在 FSR 的 –95% 和 95% 上施加直流
测试电压来测量增益误差。误差通过以下方式计算得出：从ADC 输出电压的差值（实际斜率）中减去直流测试电
压（理想斜率）的差值。斜率的差值除以理想斜率，再乘以 106，将误差转换为 FSR 的 ppm。ADC 基准电压产
生的误差不包括在增益误差测量范围内。增益误差是在 TA = 25°C 时指定的。方程式 2 表示增益误差的计算方
法：
Gain Error (ppm of FSR) = 106 · (ΔVOUT –ΔVIN) / ΔVIN
(2)
其中：
• ΔVOUT = 两个ADC 输出电压的差值
• ΔVIN = 两个输入测试电压的差值
7.4 增益漂移测量
增益漂移定义为在额定温度范围内的多个点测量的增益误差变化。使用框方法时，在额定温度范围内的最大和最
小增益误差范围内形成框。框方法指定温度误差的限值，但不指定受测器件的确切形状和斜率。方程式 3 表示使
用框方法的增益漂移。
Gain Drift (ppm/°C) = (GEMAX –GEMIN) / (TMAX –TMIN
)
(3)
其中：
• GEMAX 和GEMIN = 额定温度范围内的最大和最小增益误差
• TMAX 和TMIN = 最高温度和最低温度
7.5 NMRR 测量
正常模式抑制比 (NMRR) 指定ADC 在特定频率（通常以50Hz 和60Hz 输入频率表示）下抑制正常模式输入信号
的能力。正常模式抑制完全由数字滤波器的频率响应决定。在这种情况下，处于50Hz 和60Hz 的低延迟sinc3 和
sinc4 滤波器的频率响应中的零位在这些频率下提供了抑制作用。
7.6 CMRR 测量
共模抑制比 (CMRR) 指定 ADC 抑制共模输入信号的能力。CMRR 表示为直流和交流参数。为测量 CMRR (dc)，
在输入外部短接在一起的情况下施加三个等于 AVSS + 50mV、(AVDD1 + AVSS) / 2 和 AVDD1 – 50mV 的共模
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测试电压。记录的是 ADC 电压偏移量的最大变化与共模测试电压的变化。方程式 4 表示 CMRR (dc) 的计算方
法。
CMRR (dc) (dB) = 20 · log(ΔVCM / ΔVOS
)
(4)
其中：
• ΔVCM = 直流共模测试电压的变化
• ΔVOS = 相应电压偏移量的变化
为测量 CMRR (ac)，在 95% 满量程范围的各种测试频率下施加交流共模信号。快速傅里叶变换 (FFT) 图是在施
加共模信号的情况下根据ADC 数据计算得出的。如方程式5 所示，频谱中九个最大幅值杂散频率的乘方求和，并
与共模测试信号的幅值相关。
PSRR (ac) (dB) = 20 · log(VCM / VO)
(5)
其中：
• VCM (RMS) = 共模输入信号幅值
• VO (RMS) = 杂散频率的平方和根幅度= √(V0 2 + V1 2 + ...V8
2
)
7.7 PSRR 测量
电源抑制比(PSRR) 指定ADC 抑制电源干扰的能力。PSRR 表示为交流和直流参数。为了测量PSRR (dc)，电源
电压在最小、标称和最大额定电压范围内变化，输入端在外部短接在一起。记录ADC 失调电压的最大变化与电源
电压变化之间的关系。PSRR (dc) 的计算如方程式6 所示，即电源电压阶跃变化与失调电压变化之比。
PSRR (dc) (dB) = 20 · log(ΔVPS / ΔVOS
)
(6)
其中：
• ΔVPS = 电源电压的变化
• ΔVOS = 失调电压的变化
对于 PSRR (ac) 的测量，在不同的测试频率下，以 100mVPP (35mVRMS) 的信号调制电源电压。对经过电源电压
调制的 ADC 数据进行 FFT。如方程式 7 所示，频谱中九个最大幅值杂散频率的乘方求和，并与电源调制信号的
幅值相关。
PSRR (ac) (dB) = 20 · log(VPS / VO)
(7)
其中：
• VPS (RMS) = 100mV 交流电源调制信号
• VO (RMS) = 杂散频率的平方和根幅度= √(V0 2 + V1 2 + ...V8
2
)
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7.8 SNR 测量
信噪比 (SNR) 是在满量程交流输入信号条件下对噪声性能的衡量。对于 SNR 测量，使用一个 –0.2dBFS、1kHz
测试信号，其VCM 等于1/2 Vs 电压。如方程式 8 所示，SNR 是输入信号的 rms 值与从ADC 输出样本的 FFT 结
果得出的所有其他频率分量的平方和根之比。SNR 计算中不包括原始信号的直流和谐波。在由于非相干采样而使
用 FFT 窗口函数的测试用例中，计算 SNR 时移除了直流、原始信号和信号谐波附近的相邻频率间隔的频谱泄
漏。
SNR (dB) = 20 · log(VIN / en)
(8)
其中：
• VIN = 输入测试信号
• en = 除直流和信号谐波之外的频率分量的平方和根
7.9 INL 误差测量
积分非线性 (INL) 误差指定了 ADC 直流传递函数的线性度。通过沿根据 ADC 的斜率和偏移传递函数计算的直线
施加一系列直流测试电压，可以测得 INL。INL 是一组直流测试电压 [VIN(N)] 与相应的输出电压 [VOUT(N)] 之间的差
值。方程式9 表示计算INL 误差的终点方法。
INL (ppm of FSR) = maximum absolute value of INL test series [106 · (VIN(N) –VOUT(N)) / FSR]
(9)
其中：
• N = 直流测试电压的索引
• [VIN(N)] = 在FSR 的–95% 至95% 范围内的一组测试电压
• [VOUT (N)] = 一组相应的ADC 输出电压
• FSR（满量程范围）= 2 · VREF（1 倍输入范围）或4 · VREF（2 倍输入范围）
INL 最佳拟合方法 使用最小平方误差 (LSE) 计算来确定新的直线，从而更大程度地减小原始终点线之上和之下
INL 误差的和方根。
7.10 THD 测量
总谐波失真 (THD) 指定 ADC 与交流输入信号的动态线性关系。对于 THD 测量，施加一个 –0.2dBFS、1kHz 差
分输入信号，其 VCM 等于 1/2 Vs 电压。收集足够数量的数据点，以生成频率间隔宽度为 5Hz 或更低的 FFT 结
果。5Hz 间隔宽度可降低谐波区间中的噪声，从而实现一致的 THD 测量。如方程式10 所示，THD 的计算方法为
谐波的平方和根幅值与输入信号幅值之比。
THD (dB) = 20 · log(VH / VIN)
(10)
其中：
• VH = 谐波的平方和根：√(V2 2+V3 2+ ...Vn 2)，其中Vn = 第九次谐波电压
• VIN = 输入信号基波分量
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7.11 IMD Measurement
Intermodulation distortion (IMD) specifies the mixing effect of two input frequencies. Frequency mixing is caused
by ADC nonlinearity resulting in sum and difference frequencies not within the original signal. The IMD second-
order terms are (f1 + f2) and (f1 – f2), and the IMD third-order terms are (2f1 + f2), (2f1 –f2), (f1 + 2f2), and (f1 –
2f2). Test signals f1 = 9.7 kHz and f2 = 10.3 kHz are at –6.5 dBFS. As shown in 方程式 11, IMD2 and IMD3 are
specified as the ratio of the root-sum-square second-order and third-order terms to the sum of the original test
frequencies.
IMD2 (dB) = 20 · log(V2 / VIN)
IMD3 (dB) = 20 · log(V3 / VIN)
(11)
where:
• IMD2 = Second-order IMD
• IMD3 = Third-order IMD
• V2 = Root-sum-square of second-order terms
• V3 = Root-sum-square of third-order terms
• VIN = Sum amplitude of two test signals
7.12 SFDR 测量
无杂散动态范围(SFDR) 是单频交流输入的rms 值与ADC 频谱中最高杂散信号的比值。SFDR 测量包括原始信号
的谐波。对于 SFDR 测量，施加一个 –0.2dBFS、1kHz 输入信号，其 VCM 等于 1/2 Vs 电压。如方程式 12 所
示，SFDR 是输入信号的rms 值与单个最高杂散信号（包括原始信号的谐波）的比值。
SFDR (dB) = 20 · log(VIN / VSPUR
)
(12)
其中：
• VIN = 输入测试信号
• VSPUR = 单个最高杂散电平
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7.13 噪声性能
ADC 提供四种运行速度模式，从而在 ADC 分辨率、功耗和信号带宽之间作出权衡。这些模式是最大速度、高
速、中速和低速模式，器件功耗按降序排列。宽带滤波器在最大速度模式下提供高达512kSPS 的数据速率，在高
速模式下提供高达 400kSPS 的数据速率，在中速模式下提供高达 200kSPS 的数据速率，在低速模式下提供高达
50kSPS 的数据速率。也可以从中间FIR1 或FIR2 级的部分滤波器访问数据，从而减少滤波器时间延迟。
低延迟sinc4 滤波器在最大速度模式下提供高达1.365MSPS 的数据速率，在高速模式下提供高达 1.066MSPS 的
数据速率，在中速模式下提供高达533kSPS 的数据速率，在低速模式下提供高达133kSPS 的数据速率。
可编程过采样率 (OSR) 决定了输出数据速率和信号带宽，因而影响了总噪声性能。增大 OSR 可对调制器的更多
样本取平均值来产生一个转换结果，从而降低信号带宽和总噪声。
表7-1 至表7-5 汇总了滤波器的噪声性能。噪声性能是在1 倍输入范围和4.096V 基准电压下指定的。相比之下，
将基准电压降至 2.5V 会将动态范围减小 4dB（典型值）。与1 倍输入范围和 4.096V 基准电压相比，在2 倍输入
范围和2.5V 基准电压下运行时动态范围降低了3dB（典型值）。
噪声数据是将输入短接并偏置到 1/2 Vs 电压的情况下，转换数据的标准偏差 (rms)，并代表了在 TA = 25°C 下的
典型性能。使用至少进行 1,000 次连续转换或转换时间达到 10 秒（以先达到者为准）的数据来计算 RMS 噪声
(en)。由于噪声具有随机性质，所以重复的噪声测量会产生更高或更低的噪声结果。
方程式13 将RMS 噪声转换为动态范围。方程式14 将RMS 噪声转换为有效分辨率。
Dynamic Range (dB) = 20 · log10[FSR / (2 · √2 · en)]
(13)
(14)
Effective Resolution (bits) = log2(FSR / en)
其中：
• FSR = 2·VREF（1 倍输入范围）
• FSR = 4·VREF（2 倍输入范围）
• en = 噪声电压(RMS)
在评估ADC 噪声性能时，请考虑外部缓冲器和放大器噪声对总噪声性能的影响。通过选择输入多路复用器的输入
短路测试连接，对ADC 的噪声性能进行放大器隔离评估。
表7-1. 宽带滤波器噪声性能（VREF = 4.096V，1 倍输入范围）
fCLK
(MHz)
有效分辨率
（位）
数据速率
(kSPS)
噪声
(en，µVRMS
动态范围
(dB)
OSR
模式
)
32.768
25.6
12.8
3.2
512
400
200
50
11.1
10.9
10.6
10.4
7.64
7.50
7.30
7.14
5.34
5.25
5.07
4.97
3.79
3.72
3.58
3.53
108.3
108.5
108.7
108.9
111.6
111.7
112.0
112.2
114.7
114.8
115.1
115.3
117.7
117.8
118.2
118.3
19.5
19.5
19.6
19.6
20.0
20.1
20.1
20.1
20.5
20.6
20.6
20.7
21.0
21.1
21.1
21.1
最大速度
高速
32
中速
低速
32.768
25.6
12.8
3.2
256
200
100
25
最大速度
高速
64
中速
低速
32.768
25.6
12.8
3.2
128
100
50
最大速度
高速
128
256
中速
12.5
64
低速
32.768
25.6
12.8
3.2
最大速度
高速
50
25
中速
6.25
低速
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表7-1. 宽带滤波器噪声性能（VREF = 4.096V，1 倍输入范围） (continued)
fCLK
(MHz)
有效分辨率
数据速率
(kSPS)
噪声
(en，µVRMS
动态范围
(dB)
OSR
模式
)
（位）
21.5
21.5
21.6
21.7
22.1
22.1
22.1
22.2
22.5
22.5
22.6
22.6
23.0
23.0
23.1
23.1
32.768
25.6
12.8
3.2
32
25
2.71
2.67
2.54
2.47
1.88
1.87
1.82
1.76
1.34
1.32
1.29
1.25
0.96
0.95
0.93
0.89
120.6
120.7
121.2
121.4
123.8
123.8
124.0
124.3
126.7
126.8
127.0
127.3
129.6
129.7
129.9
130.3
最大速度
高速
512
12.5
中速
3.125
16
低速
32.768
25.6
12.8
3.2
最大速度
高速
12.5
1024
2048
4096
6.25
中速
1.5625
8
低速
32.768
25.6
12.8
3.2
最大速度
高速
6.25
3.125
0.78125
4
中速
低速
32.768
25.6
12.8
3.2
最大速度
高速
3.125
1.5625
0.390625
中速
低速
表7-2. Sinc3 和Sinc4 滤波器噪声性能（VREF = 4.096V，1 倍输入范围）
噪声
(en，µVRMS
动态范围
(dB)
有效分辨率（位）
fCLK
(MHz)
(1)
数据速率
(kSPS)
)
OSR
模式
SINC3
239
SINC 4
66.8
66.6
63.8
63.1
24.8
24.5
24.5
24.3
10.8
10.3
10.1
9.96
8.24
8.07
7.88
7.76
5.71
5.53
5.42
5.24
3.98
3.89
3.75
3.72
SINC3
SINC 4
92.7
SINC3
15.1
15.1
15.1
15.1
16.3
16.3
16.3
16.4
18.0
18.0
18.0
18.0
19.0
19.1
19.1
19.1
20.3
20.3
20.4
20.4
20.9
20.9
20.9
21.0
SINC 4
16.9
16.9
17.0
17.0
18.3
18.4
18.4
18.4
19.5
19.6
19.6
19.6
19.9
20.0
20.0
20.0
20.5
20.5
20.5
20.6
21.0
21.0
21.1
21.1
32.768
25.6
12.8
3.2
1365.3
1066.6
533.3
133.33
1024
800
81.7
81.8
最大速度
高速
235
92.8
12
235
81.8
93.1
中速
232
81.9
93.2
低速
32.768
25.6
12.8
3.2
99.9
99.6
98.9
96.0
31.1
31.0
30.8
30.7
15.2
15.0
14.8
14.7
6.20
6.15
5.98
5.78
4.21
4.16
4.10
3.99
89.2
101.3
101.5
101.5
101.5
108.6
108.9
109.2
109.3
110.9
111.1
111.3
111.4
114.1
114.4
114.6
114.9
117.2
117.4
117.8
117.8
最大速度
高速
89.3
16
24
400
89.3
中速
100
89.6
低速
32.768
25.6
12.8
3.2
682.67
533.3
266.67
66.67
512
99.4
最大速度
高速
99.4
99.5
中速
99.5
低速
32.768
25.6
12.8
3.2
105.6
105.7
105.8
105.9
113.4
113.5
113.7
114.0
116.8
116.9
117.0
117.2
最大速度
高速
400
32
200
中速
50
低速
32.768
25.6
12.8
3.2
256
最大速度
高速
200
64
100
中速
25
低速
32.768
25.6
12.8
3.2
128
最大速度
高速
100
128
50
中速
12.5
低速
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表7-2. Sinc3 和Sinc4 滤波器噪声性能（VREF = 4.096V，1 倍输入范围） (continued)
噪声
(en，µVRMS
动态范围
(dB)
有效分辨率（位）
fCLK
(MHz)
(1)
数据速率
(kSPS)
)
OSR
模式
SINC3
3.56
SINC 4
3.39
SINC3
SINC 4
118.6
120.4
120.5
120.6
120.9
121.3
121.4
121.5
121.9
123.3
123.5
123.8
124.8
124.3
124.4
124.8
124.9
126.3
126.3
126.7
126.9
127.3
127.4
127.7
127.9
129.2
129.3
129.7
129.8
130.3
130.6
130.5
130.7
132.2
132.2
132.6
133.0
133.3
133.3
133.6
137.0
138.2
SINC3
21.1
21.4
21.4
21.4
21.5
21.5
21.6
21.6
21.7
21.9
21.9
22.0
22.0
22.0
22.1
22.1
22.1
22.4
22.4
22.4
22.5
22.5
22.5
22.6
22.7
22.9
22.9
22.9
23.0
23.0
23.0
23.1
23.1
23.4
23.4
23.4
23.5
23.5
23.5
23.6
24.2
24.3
SINC 4
21.2
21.5
21.5
21.5
21.6
21.6
21.7
21.7
21.7
22.0
22.0
22.1
22.2
22.1
22.2
22.2
22.2
22.5
22.5
22.5
22.6
22.6
22.7
22.7
22.7
23.0
23.0
23.0
23.1
23.1
23.2
23.2
23.2
23.5
23.5
23.5
23.6
23.6
23.6
23.7
24.3
24.5
12.8
32.768
25.6
12.8
3.2
167
38.323
64
118.2
119.7
119.8
120.1
120.3
120.7
121.0
121.2
121.4
122.8
122.8
123.2
123.4
123.7
123.8
124.0
124.3
125.7
125.9
126.1
126.2
126.6
126.7
127.0
127.4
128.7
128.8
129.1
129.5
129.5
129.7
130.0
130.0
131.7
131.7
132.0
132.2
132.4
132.6
132.8
136.3
137.4
中速
最大速度
高速
2.99
2.78
50
2.95
2.74
256
333
25
2.87
2.69
中速
6.25
49.201
38.438
19.219
4.804
32
2.81
2.61
低速
32.768
25.6
12.8
3.2
2.67
2.50
最大速度
高速
2.59
2.46
2.53
2.43
中速
2.46
2.33
低速
32.768
25.6
12.8
3.2
2.11
1.98
最大速度
高速
25
2.09
1.93
512
12.5
3.125
24.564
19.19
9.595
2.39
16
2.01
1.88
中速
1.96
1.67
低速
32.768
25.6
12.8
3.2
1.90
1.77
最大速度
高速
1.86
1.75
667
1.82
1.67
中速
1.77
1.65
低速
32.768
25.6
12.8
3.2
1.50
1.41
最大速度
高速
12.5
6.25
1.56
12.291
9.602
4.801
1.2
1.47
1.40
1024
1333
2048
2667
1.43
1.34
中速
1.42
1.31
低速
32.768
25.6
12.8
3.2
1.36
1.25
最大速度
高速
1.34
1.23
1.29
1.19
中速
1.24
1.17
低速
32.768
25.6
12.8
3.2
8
1.06
1.00
最大速度
高速
6.25
3.125
0.78
6.143
4.799
2.4
1.05
0.995
0.952
0.935
0.890
0.858
0.867
0.844
0.710
0.709
0.681
0.649
0.630
0.626
0.604
0.60
1.02
中速
0.969
0.967
0.949
0.913
0.914
0.751
0.752
0.725
0.709
0.697
0.676
0.661
0.410
0.392
低速
32.768
25.6
12.8
3.2
最大速度
高速
中速
0.6
低速
32.768
25.6
12.8
3.2
4
最大速度
高速
3.125
1.563
0.39
3.072
2.4
4096
5333
中速
低速
32.768
25.6
3.2
最大速度
高速
0.3
低速
12.8
12.8
13333
16000
0.437
0.400
中速
0.356
中速
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表7-2. Sinc3 和Sinc4 滤波器噪声性能（VREF = 4.096V，1 倍输入范围） (continued)
噪声
(en，µVRMS
动态范围
(dB)
有效分辨率（位）
fCLK
(MHz)
(1)
数据速率
(kSPS)
)
OSR
模式
SINC3
0.335
0.330
0.316
0.309
0.306
0.290
0.251
0.233
0.238
0.186
0.245
0.243
0.232
0.243
SINC 4
0.320
0.311
0.290
0.303
0.294
0.275
0.274
0.208
0.202
0.250
0.207
0.243
0.242
0.177
SINC3
SINC 4
139.4
139.1
140.0
139.6
139.9
140.5
140.5
142.9
143.1
141.3
142.9
141.5
141.6
144.3
SINC3
24.5
24.6
24.7
24.7
24.7
24.8
25.0
25.1
25.0
25.4
25.0
25.0
25.1
25.0
SINC 4
24.6
24.7
24.8
24.7
24.7
24.8
24.8
25.2
25.3
25.0
25.2
25.0
25.0
25.5
32.768
25.6
3.2
0.614
0.480
0.06
138.7
138.9
139.2
139.4
139.5
140.0
141.2
141.9
141.7
143.8
141.5
141.5
141.9
141.5
最大速度
高速
26667
低速
32.768
25.6
3.2
0.512
0.4
最大速度
高速
32000
0.05
低速
12.8
12.8
32.768
25.6
3.2
48000
80000
0.133
0.08
中速
中速
0.17067
0.133
0.0167
0.102
0.08
最大速度
高速
96000
低速
32.768
25.6
3.2
最大速度
高速
160000
0.01
低速
(1) 由于24 位量化限制，高OSR 值会产生不同的噪声结果：4.096V/223 = 0.488μV/代码。
表7-3. Sinc3 + Sinc1 和Sinc4 + Sinc1 滤波器噪声性能（VREF = 4.096V，1 倍输入范围）
fCLK
(MHz)
数据速率
(SPS)
噪声
(en，µVRMS
动态范围
(dB)
OSR
有效分辨率（位）
模式
(1)
)
12.8
12.8
32.768
25.6
3.2
13333
16000
480
400
614
480
60
0.573
0.533
0.419
0.416
0.413
0.409
0.387
0.362
0.321
0.274
0.254
0.256
0.251
0.202
0.187
0.201
134.1
134.7
136.8
136.9
136.9
137.0
137.5
138.1
139.1
140.5
141.1
141.1
141.2
143.1
143.8
143.2
23.8
23.9
24.2
24.2
24.2
24.3
24.3
24.4
24.6
24.8
24.9
24.9
25.0
25.3
25.4
25.3
中速
中速
最大速度
高速
26656
32000
低速
32.768
25.6
3.2
512
400
50
最大速度
高速
低速
12.8
12.8
32.768
25.6
3.2
48000
80000
133
80
中速
中速
170.6
133
16.7
102.44
80
最大速度
高速
96000
低速
32.768
25.6
3.2
最大速度
高速
160000
10
低速
(1) 由于24 位量化限制，高OSR 值会产生不同的噪声结果：4.096V/223 = 0.488μV/代码。Sinc3 + sinc1 和sinc4 + sinc1 滤波器产生相同
的噪声性能。
表7-4. FIR1 滤波器噪声性能（VREF = 4.096V，1 倍输入范围）
fCLK
(MHz)
有效分辨率
（位）
数据速率
(kSPS)
噪声
(en，µVRMS
动态范围
(dB)
OSR
模式
)
32.768
25.6
12.8
3.2
2048
1600
800
641
648
662
681
73.1
73.0
72.8
72.6
13.6
13.6
13.6
13.6
最大速度
高速
8
中速
200
低速
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表7-4. FIR1 滤波器噪声性能（VREF = 4.096V，1 倍输入范围） (continued)
fCLK
(MHz)
有效分辨率
（位）
数据速率
(kSPS)
噪声
(en，µVRMS
动态范围
(dB)
OSR
模式
)
32.768
25.6
12.8
3.2
1024
800
400
100
512
400
200
50
93.0
94.8
99.9
105
89.9
89.7
16.4
16.4
16.3
16.2
19.5
19.5
19.6
19.6
20.1
20.1
20.1
20.2
20.6
20.6
20.7
20.7
21.1
21.1
21.2
21.2
21.6
21.6
21.7
22.6
22.0
22.0
22.2
23.1
最大速度
高速
16
89.2
中速
88.8
低速
32.768
25.6
12.8
3.2
11.0
10.8
10.5
10.3
7.44
7.30
7.09
6.93
5.20
5.10
4.93
4.82
3.69
3.63
3.48
3.39
2.64
2.62
2.47
1.27
1.94
1.90
1.76
0.886
108.4
108.6
108.8
109.0
111.8
112.0
112.2
112.4
114.9
115.1
115.4
115.6
117.9
118.0
118.4
118.6
120.8
120.9
121.4
127.1
123.5
123.6
124.3
130.3
最大速度
高速
32
64
中速
低速
32.768
25.6
12.8
3.2
256
200
100
25
最大速度
高速
中速
低速
32.768
25.6
12.8
3.2
128
100
50
最大速度
高速
128
256
512
1024
中速
12.5
64
低速
32.768
25.6
12.8
3.2
最大速度
高速
50
25
中速
6.25
32
低速
32.768
25.6
12.8
3.2
最大速度
高速
25
12.5
3.125
16
中速
低速
32.768
25.6
12.8
3.2
最大速度
高速
12.5
6.25
1.5625
中速
低速
表7-5. FIR2 滤波器性能（VREF = 4.096V，1 倍输入范围）
fCLK
(MHz)
有效分辨率
（位）
数据速率
(kSPS)
噪声
(en，µVRMS
动态范围
(dB)
OSR
模式
)
32.768
25.6
12.8
3.2
1024
800
400
100
512
400
200
50
51.0
51.0
50.3
50.0
11.6
11.4
11.1
10.9
7.85
7.69
7.47
7.33
95.1
95.1
17.3
17.3
17.3
17.3
19.4
19.5
19.5
19.5
20.0
20.0
21.1
21.1
最大速度
高速
16
95.2
中速
95.3
低速
32.768
25.6
12.8
3.2
108.0
108.1
108.3
108.5
111.3
111.5
111.8
111.9
最大速度
高速
32
64
中速
低速
32.768
25.6
12.8
3.2
256
200
100
25
最大速度
高速
中速
低速
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表7-5. FIR2 滤波器性能（VREF = 4.096V，1 倍输入范围） (continued)
fCLK
(MHz)
有效分辨率
数据速率
(kSPS)
噪声
(en，µVRMS
动态范围
(dB)
OSR
模式
)
（位）
20.5
20.5
20.6
20.6
21.0
21.0
21.1
21.1
21.5
21.5
21.6
22.2
22.0
22.0
22.1
22.6
22.4
22.4
23.1
23.1
32.768
25.6
12.8
3.2
128
100
50
5.47
5.36
5.18
5.07
3.86
3.80
3.66
3.58
2.79
2.73
2.59
1.76
2.01
1.99
1.83
1.26
1.51
1.48
0.928
0.927
114.5
114.7
114.9
115.1
117.5
117.6
118.0
118.2
120.3
120.5
121.0
124.3
123.2
123.3
124.0
127.2
125.6
125.8
129.9
129.9
最大速度
高速
128
中速
12.5
64
低速
32.768
25.6
12.8
3.2
最大速度
高速
50
256
512
25
中速
6.25
32
低速
32.768
25.6
12.8
3.2
最大速度
高速
25
12.5
3.125
16
中速
低速
32.768
25.6
12.8
3.2
最大速度
高速
12.5
6.25
1.5625
8
1024
2048
中速
低速
32.768
25.6
12.8
3.2
最大速度
高速
6.25
3.125
0.78125
中速
低速
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8 详细说明
8.1 概述
ADS127L21 是一款高性能24 位Δ-Σ模数转换器(ADC)，在宽带滤波器模式下数据速率高达512kSPS，在低延
迟滤波器模式下数据速率高达 1.365MHz。ADC 具有一个可编程数字滤波器，支持定制滤波器响应，将出色的直
流精度和交流精度结合在一起，可在分辨率、带宽和功耗之间实现最佳平衡。
功能方框图展示了ADS127L21 的特性。输入和正基准预充电缓冲器会增加输入阻抗，以减少系统误差。VCM 输
出提供1/2 Vs 电压来驱动外部输入驱动器级的共模电压。
Δ-Σ 调制器采用多位设计，根据差分基准 VREF =(VREFP –VREFN) 衡量差分输入信号 VIN = (VAINP –VAINN)。调
制器将量化噪声整形到带外频率范围，在此范围内通过数字滤波器去除噪声。信号频带内剩余的噪声是恒定密度
白噪声。数字滤波器对调制器数据进行抽取和滤除，以便提供高分辨率输出数据。
数字滤波器有两种工作模式：低延迟和宽带。低延迟模式包含可编程sinc3 或sinc4 滤波器，在级联模式下运行时
可选择使用sinc1 滤波器。低延迟滤波器可更大限度地减少直流信号测量的延迟时间。
宽带滤波器包含一个预设或可编程系数FIR 滤波器和四个串联运行的双二阶IIR 滤波器。IIR 滤波器可实现自定义
滤波器，如高通、带通、带阻、低通等。
可编程过采样率(OSR) 与四种速度模式相结合，可优化信号带宽、分辨率和功耗。
SPI 兼容串行接口用于配置器件和读取转换数据。该接口具有菊花链功能，可在多通道同步采样系统中实现简化
的 SPI 路由。集成的循环冗余校验 (CRC) 错误监控可提高系统级可靠性。DRDY 引脚指示转换数据何时就绪。
DRDY 功能可与SDO/DRDY 引脚结合使用，以减少SPI 线的数量。
该器件支持针对交流或直流信号应用的外部时钟运行，以及针对直流信号应用的内部振荡器。START 引脚同步数
字滤波器过程。RESET 引脚复位ADC。
电源电压AVDD1 为预充电缓冲器和输入采样开关供电。AVDD2 通过内部稳压器为调制器供电。电源电压IOVDD
是数字 I/O 电压，它还使用数字稳压器为数字内核供电。内部稳压器可在提供一致性能水平的同时更大限度地降
低功耗。
8.2 功能方框图
AVDD1
÷ 2
AVDD2
LDO
REFP REFN CAPA
IOVDD
CAPD
Digital core
voltage
LDO
Mux
VCM
ADS127L21
Osc
CLK
128-Tap
Programmable
FIR Filter
4× Biquad
IIR Filter
CS
AINP
AINN
SCLK
SDI
24-bit
Modulator
SPI
Interface
SDO/DRDY
Sinc3 or Sinc4
Filter
Sinc1
Filter
DRDY
Control
Logic
START
RESET
AVSS
DGND
8.3 特性说明
8.3.1 模拟输入（AINP、AINN）
ADC 的模拟输入为差分输入，输入定义为差分电压：VIN = VAINP – VAINN。为了获得出色性能，使用差分信号驱
动输入，共模电压以1/2 Vs（即(AVDD1 + AVSS) / 2）为中心。
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ADC 通过相应地配置 AVDD1 和 AVSS 电源，可接受单极或双极输入信号。图 8-1 展示了在单极电源配置下的差
分信号示例。当共模电压处于 1/2 Vs (AVDD1 / 2) 时，可提供对称输入电压余量。对于单极配置，使用 AVDD1 =
5V 和AVSS = 0V（请参阅降低AVDD1 运行规范）。
图 8-2 展示了双极配置下的差分信号示例。信号的共模电压 (VCM) 通常为 0V。对于双极配置，使用 AVDD1 =
2.5V 和AVSS = –2.5V。
AVDD1
AVDD1
AINP
AINP
VCM
VCM
AVDD1 / 2
0 V
AINN
AINN
AVSS
AVSS = 0 V
图8-1. 单极差分输入信号
图8-2. 双极差分输入信号
在双极或单极电源配置中，ADC 通过将 AINN 输入连接到 AVSS、地或1/2 Vs 来接受单端输入信号。但是，由于
AINN 现在是固定的，ADC 的电压范围受 AINP 的输入电压摆幅范围的限制（采用双极配置时为 ±2.5V，采用 5V
单极配置时为0V 至5V）。
图8-3 中显示的简化电路代表模拟输入结构。
MUX[1:0] bits 1,0 of MUX register (address = 05h)
00b = Normal polarity (default)
01b = Inverted polarity
10b = Offset test
11b = CMRR test
AINP_BUF bit 1 of CONFIG1 register (address = 06h)
0b = buffer OFF (default)
1b = buffer ON
AVDD1
S9
S7
S1
CIN
Simplified input
S2
AINP
AINN
sampling network
S10
S8
S3
S4
S5
AINN_BUF bit 0 of CONFIG1 register (address = 6h)
0b = buffer OFF (default)
AVSS
S
6
1b = buffer ON
AVDD1 + AVSS
2
图8-3. 模拟输入电路
在静电放电 (ESD) 受控环境中制造的二极管可保护 ADC 输入免受 ESD 事件的影响，ESD 事件在制造过程和印
刷电路板 (PCB) 组装过程中发生。如果输入被驱动至 AVSS – 0.3V 以下或 AVDD1 + 0.3V 以上，保护二极管可
以导通。在这些条件下，请使用外部钳位二极管和/或串联电阻器将输入电流限制为指定值。
输入多路复用器可提供正常或反向输入信号极性的选项。多路复用器还提供两种内部测试模式，有助于验证 ADC
性能。偏移量测试模式通过将ADC 输入短路来验证噪声和偏移量误差。生成的噪声和电压偏移量数据由用户进行
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评估。通过向 AINP 输入施加 CMRR 测试信号，可使用 CMRR 测试模式测试 CMRR 性能。生成的 CMRR 测试
数据也由用户进行评估。表8-1 展示了图8-3 的输入多路复用器电路的开关配置。
表8-1. 输入多路复用器配置
MUX[1:0] 位
00b
闭合开关
S1、S4
S2、S3
S5、S6
S1、S5
说明
正常极性输入(VIN = VAINP - VAINN
)
01b
反极性输入(VIN = VAINN - VAINP
)
10b
内部噪声和偏移量误差测试
11b
使用施加到AINP 的信号进行CMRR 测试
ADC 通过将电压存储在 CIN 电容器上，以调制器频率 (fMOD) 对输入电压进行采样。电容器在调制器的相反时钟相
位上放电，此时重复采样过程。鉴于CIN 的瞬时电荷需求，信号必须在调制器频率t = 1 / (2 · fMOD) 下的半个周期
内稳定。为了满足这一要求，外部驱动器带宽通常需要比原始信号频率大得多。当达到所需的 THD、SNR 和增益
误差性能时，即可确定驱动器的带宽足够。在中低速运行模式下，调制器频率降低，因此驱动器有更多的时间可
以稳定。
采样电容器所需的输入电荷被建模为峰值电流和流入 ADC 输入端的平均电流。如方程式 15 和方程式 16 所示，
平均输入电流由差分和绝对分量组成。
Input Current (Differential Input Voltage) = fMOD · CIN · 106 (μA/V)
(15)
其中：
• fMOD = fCLK / 2
• CIN = 7.4pF（1 倍输入范围），3.6pF（2 倍输入范围）
Input Current (Absolute Input Voltage) = fMOD · CCM · 106 (μA/V)
(16)
其中：
• fMOD = fCLK / 2
• CCM = 0.35pF（1 倍输入范围），0.17pF（2 倍输入范围）
对于fMOD = 12.8MHz（高速模式）、CIN = 7.4pF 且CCM = 0.35pF 时，差分电压产生的平均电流为95μA/V，绝
对电压产生的平均电流为 4.5μA/V。例如，如果 AINP = 4.5V 且 AINN = 0.5V，则 VIN = 4V。总 AINP 平均电流
为(4V · 95μA/V) + (4.5V · 4.5μA/V) = 400μA，总AINN 平均电流为 (–4V · 95μA/V) + (0.5V · 4.5μA/V) = –
378μA。
该器件集成了输入预充电缓冲器，可显著降低 CIN 电容器的电荷需求。当被启用时，缓冲器在采样阶段最初位于
电路内。当 CIN 接近满电荷时，缓冲器被旁路（图 8-3 的 S7 和 S8 处于向上位置）。然后，外部信号驱动器为电
容器提供精细充电。采样阶段完成时，调制器对采样电容器放电以完成一个转换周期。缓冲器可降低为 CIN 充电
所需的输入电流，从而提高了输入阻抗并放宽了外部驱动器要求。输入缓冲器由 CONFIG1 寄存器的 AINP_BUF
和AINN_BUF 位启用。如果AINN 接地或连接到低阻抗固定电位，则禁用AINN 缓冲器以降低功耗。
8.3.1.1 输入范围
ADC 有两个输入范围：1 倍和 2 倍，其中 1 倍范围由 VIN = ±VREF 定义，2 倍范围由 VIN = ±2 · VREF 定义。当使
用2.5V 或更低的基准电压时，2 倍输入范围将可用范围加倍。2 倍输入范围通常可在使用2.5V 基准时将 SNR 提
高 1dB，但也需要驱动 5V 电源轨的输入，以便实现全动态范围。通过使用 4.096V 或 5V 基准电压（将 ADC 编
程为高基准范围模式），可实现出色的动态范围（通常可提高 4dB）。选择高基准范围时，2 倍范围运行会在内
部强制进入 1 倍范围模式。要对输入范围进行编程，请参阅 CONFIG1 寄存器。表 8-2 总结了 ADC 输入范围选
项。
表8-2. ADC 输入范围
INP_RNG 位(1)
输入范围(V)
0
±VREF
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表8-2. ADC 输入范围(continued)
INP_RNG 位(1)
输入范围(V)
1
±2 · VREF
(1) 选择高基准范围时，输入范围强制为1 倍。
在某些情况下，完整的可用输入范围会受到电源电压的限制，无法进行测量。例如，在 2 倍范围模式下使用具有
2.5V 基准电压的3V AVDD1 电源时，输入范围会超过电源电压。
ADC 还提供将输入范围扩展到标准满量程范围以外的选项。在此模式下，输入范围扩展了 25%，以便在信号出现
削波之前提供信号余量。输出数据按比例调整，使正负满量程输出代码（7FFFFFh 和 800000h）处于 ±1.25 · k ·
VREF，其中k 是1 倍或2 倍输入范围选项。
由于调制器饱和，当信号超过标准满量程范围的 110% 时，SNR 性能会下降。STATUS1 寄存器的 MOD_FLAG
位用于指示调制器饱和。图 8-4 展示了在扩展范围内运行时的 SNR 性能。要对扩展范围模式进行编程，请参阅
CONFIG1 寄存器。
10
0
-10
-20
-30
-40
-50
-60
100
105
110
115
120
125
Input Amplitude (% of FS)
图8-4. 扩展范围SNR 性能
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8.3.2 基准电压（REFP、REFN）
运行需要基准电压。基准电压输入为差分电压，定义为：VREF = VREFP –VREFN，施加到REFP 和REFN 引脚。
有关基准电压工作范围的详细信息，请参阅基准电压范围部分。
如图 8-5 所示，基准输入具有与模拟输入相似的输入结构。ESD 二极管保护基准输入。为了防止这些二极管导
通，请确保基准引脚上的电压不得比 AVSS 低 0.3V 以上，也不得比 AVDD1 高 0.3V。如果可以满足这些条件，
请使用外部钳位二极管和/或串联电阻器，以便将输入电流限制为指定值。
REFP_BUF bit 2 of CONFIG1 register (address = 06h)
0b = buffer OFF (default)
AVDD1
1b = buffer ON
S2
S1
CREF
REFP
Simplified reference
sampling network
S3
REFN
AVSS
图8-5. 基准输入电路
基准电压由采样电容器CREF 采样。在非缓冲模式下，电流流经基准输入，为采样电容器充电。电流由一个直流分
量和一个交流分量组成，随调制器采样时钟的频率而变化。有关基准输入电流规格，请参阅电气特性表。
在采样阶段结束时 t = 1 / (2 · fMOD)，需要确保基准电压已经稳定，以便基本采样电容器可以充电。基准电压不完
全稳定会增加增益误差和增益误差漂移。在较低速度模式下运行会降低调制器采样时钟频率，因此让基准驱动器
有更多的时间稳定下来。
ADC 为REFP 输入提供了预充电缓冲器选项，以便减少采样电容器消耗的电荷。预充电缓冲器为基准采样电容器
CREF 提供粗略充电电流。在采样阶段的中途，对预充电缓冲器进行旁路（S1 处于向上位置，如图 8-5 所示），
此时外部驱动器向采样电容器提供细致充电电流。由于此缓冲器减少了采样电容器的电荷需求，因此基准输入阻
抗增加。
许多应用都会将 REFN 接地，因此在这些情况下不需要 REFN 的预充电缓冲器。对于 REFN 不是低阻抗源的应
用，请考虑缓冲REFN 输入。
8.3.2.1 基准电压范围
基准电压分为两个范围：低基准范围和高基准范围。必须对电压范围进行编程，以便匹配施加的基准电压（例如
2.5V 或 4.096V）。低基准工作范围为 0.5V 至2.75V，高基准工作范围为 1V 至 AVDD1–AVSS 电源电压。为了
在范围重叠的情况下（例如 2.5V）获得更好的噪声性能，请使用低基准范围。将 CONFIG1 寄存器的 REF_RNG
位编程到适当的基准电压。选择高基准范围时，输入范围在内部强制为1x 范围。
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8.3.3 时钟运行
图 8-6 展示了 ADC 时钟电路的方框图。ADC 由应用于 CLK 引脚的外部时钟信号或内部振荡器操作。可通过
CONFIG3 寄存器的 CLK_SEL 位实现时钟运行。时钟分频器的输出产生 ADC 系统时钟 (fCLK)。系统时钟进一步
被二分频以获得调制器时钟(fMOD)。
CLK
pin
1
0
Clock
Divider
fCLK
25.6 MHz
Internal Oscillator
fMOD
÷ 2
CLK_SEL
CLK_DIV[1:0]
bit 7 of CONFIG3 register
(address = 08h)
bits 6,5 of CONFIG3 register
(address = 08h)
0b = Internal oscillator (default)
1b = External clock
00b = No divider (default)
01b = Divide by 2
10b = Divide by 8
11b = Divide by 16
图8-6. 时钟方框图
如有必要，使用时钟分频器为所选速度模式编程适当的频率。表8-3 展示了最小OSR 设置下对应速度模式和相应
数据速率的标称时钟频率。2 分频或 16 分频的时钟分频因子强制所有速度模式的低延迟滤波器 OSR 值为中速模
式的值。有关速度模式的OSR 值列表，请参阅表8-30。
表8-3. ADC 时钟频率
最大额定数据速率(kSPS)
时钟运行(MHz)
速度模式
宽带滤波器
512
低延迟滤波器
1365.3
32.768
25.6
12.8
3.2
最大值
高
400
1066.6
200
533.3
中
50
133.333
低
8.3.3.1 内部振荡器
上电时和器件复位后，ADC 默认为内部振荡器模式（CLK_SEL 位 = 0b）。由于内部振荡器频率固定为
25.6MHz，因此在使用中低速模式时请使用时钟分频器。内部振荡器不可用于最大速度模式。由于内部振荡器的
时钟抖动，仅使用内部振荡器进行直流信号测量。测量交流信号时，不建议使用内部振荡器。
将时钟模式从外部时钟更改为内部振荡器时，在完成用于更改时钟模式的 SPI 寄存器写入命令后，将外部时钟保
持至少四个时钟周期。时钟模式发生更改后，ADC 在 150μs 的时间内忽略控制输入（START 和 RESET 引
脚），以便有时间让内部振荡器稳定下来。
8.3.3.2 外部时钟
对于外部时钟运行，请将CLK_SEL 位编程为1b。在对位进行编程之前，将时钟信号应用于CLK 引脚。时钟分频
器可对时钟频率进行分频。例如，25.6MHz 的时钟信号可以进行 8 分频，为低速模式生成 3.2MHz。时钟频率可
降至低于标称值，从而在OSR 值之间产生特定的数据速率。不过，当降低时钟频率时，转换噪声与标称时钟频率
相同。只有增加OSR 值或改变滤波器模式，才能降低转换噪声。
时钟抖动会在信号采样时产生时序变化，从而导致 SNR 性能下降。低抖动时钟对于满足数据表 SNR 性能至关重
要。例如，当信号频率为 200kHz 时，需要抖动小于 10ps (rms) 的外部时钟。对于较低的信号频率，时钟抖动要
求放宽了 –20dB/dec。例如，当 fIN = 20kHz 时，100ps 的时钟抖动是可以接受的。许多类型的 RC 振荡器会表
现出高水平的抖动，必须避免用于交流信号测量。请使用晶体或体声波型振荡器。避免时钟输入上出现振铃。放
置在时钟缓冲器输出端的串联电阻通常有助于减少振铃。
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8.3.4 调制器
调制器是开关电容器三阶架构，可在保持低功耗的同时实现出色的噪声和线性性能。与大多数由高振幅或带外信
号驱动的高阶调制器一样，它也可能会发生调制器饱和。饱和时，带内信号仍会转换，但本底噪声会增加。图8-7
展示了为避免调制器饱和而设定的振幅限制与频率关系图。带内信号的振幅限制为1dBFS。
5
0
-5
-10
-15
-20
-25
0.01
0.1
1
fIN/fMOD (Hz)
图8-7. 为避免调制器饱和而设置的振幅限制
调制器饱和由 STATUS1 寄存器的 MOD_FLAG 位来指示。在转换期间，锁存调制器饱和状态并在转换完成时刷
新。通过在 ADC 输入端使用抗混叠滤波器，可避免因带外信号而产生的调制器饱和。THS4551 抗混叠滤波器设
计部分展示了一个四阶抗混叠滤波器的示例，但如果输入振幅低于饱和限值，则低阶滤波器是可以接受的。
8.3.5 数字滤波器
数字滤波器对调制器的低分辨率数据执行低通滤波和抽取，以生成高分辨率、较低速的转换数据。过采样率
(OSR) 决定了滤波量和抽取，进而影响信号带宽、转换噪声和最终数据速率。输出数据速率定义为：fDATA
fMOD / OSR。
=
如图 8-8 所示，ADC 提供了两种滤波器模式：宽带和低延迟。滤波器在频率响应特性（宽带滤波器模式）或时域
特性（低延迟滤波器模式）之间进行优化。宽带滤波器具有 IIR 滤波器，用于仿真模拟型滤波器。宽带 FIR 和IIR
滤波器的系数可由用户进行编程。
Filter mode selection
FLTR_OSR[4:0]
bits 4:0 of FILTER1 register
(address = 09h)
Wideband
(FIR and IIR)
Modulator data
(fMOD
To offset and gain
calibration
)
Low-latency
(sinc)
图8-8. 数字滤波器图
8.3.5.1 宽带滤波器
宽带滤波器的通带、转换带和阻带特性使得该滤波器适用于交流信号测量。在最大速度模式运行中，宽带滤波器
支持 211kHz 的输入信号带宽。使用默认系数运行宽带滤波器（特性如规格 部分所述）或使用用户编程系数运行
宽带滤波器。宽带滤波器还包括一个IIR 滤波器，它包含四个用于对模拟滤波器进行数字滤波器仿真的双二阶。
图8-9 展示了宽带滤波器方框图。
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FIR_BANK
coefficients register
(address = 13h)
IIR_BANK
coefficients register
(address = 16h)
FLTR_OSR[4:0]
bits 4:0 of FILTER1 register
(address = 09h)
Sinc5
Decimation
x4 – x512
Sinc Comp.
FIR1
Decimation x2
Half-band
FIR2
Decimation x2
Programmable
FIR3
Decimation x2
Programmable
IIR
Decimation x1
To offset and gain
calibration
Modulator data
(fMOD
)
图8-9. 宽带滤波器图
8.3.5.1.1 宽带滤波器选项
宽带滤波器可提供级间旁路以及 FIR3-IIR 滤波器序列反转选项。图 8-10 展示了宽带滤波器选项。禁用滤波器级
会绕过滤波器功能和相关的抽取。例如，在禁用 FIR2、FIR3 和 IIR 滤波器级的情况下，FIR1 滤波器数据以 4 倍
正常数据速率输出。对滤波器选项的数量没有限制。但是，如果禁用了 FIR2，也必须以 16 为整体 OSR 禁用
FIR3 和IIR 滤波器。
IIR_DIS
FIR2_DIS
FIR3_DIS
bit 0 of FILTER2 register
(address = 0Ah)
bit 2 of FILTER2 register
(address = 0Ah)
bit 1 of FILTER2 register
(address = 0Ah)
0b = FIR2 enabled (default)
1b = FIR2 disabled
0b = FIR3 enabled (default)
1b = FIR3 disabled
0b = IIR3 enabled
1b = IIR3 disabled (default)
Sinc5
x4 – x512
FIR1
x2
FIR2
x2
FIR3
x2
IIR
x1
0
Modulator data
(fMOD
)
To offset and gain
calibration
IIR
x1
FIR3
x2
1
FLTR_SEQ
bit 3 of FILTER2 register
(address = 0Ah)
0b = FIR3 then IIR (default)
1b = IIR then FIR3
图8-10. 宽带滤波器选项
8.3.5.1.2 Sinc5 滤波器级
sinc5 滤波器通过求平均值和抽取对调制器数据进行预滤波。sinc5 滤波器的变量 OSR 决定最终数据速率的范
围。sinc5 滤波器 OSR 可通过 FILTER1 寄存器的 FLTR_OSR[4:0] 位在 4 至 512 范围内进行编程，从而产生
OSR 32 至4096 的最终范围。
8.3.5.1.3 FIR1 滤波器级
FIR1 滤波器级位于 sinc5 滤波器之后。FIR1 滤波器会限制和抽取数据，同时补偿 sinc5 滤波器滚降。FIR1 滤波
器的系数通过 2 分频抽取固定。通过禁用 FIR2、FIR3 和 IIR 滤波器，FIR1 滤波器数据直接路由给输出端。图
8-11 展示了FIR1 滤波器输出的频率响应。
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0
-20
-40
-60
-80
-100
-120
-140
-160
0
0.2 0.4 0.6 0.8
1
1.2 1.4 1.6 1.8
2
Normalized Frequency (fIN/fDATA
)
图8-11. FIR1 滤波器频率响应(OSR = 32)
有关FIR1 滤波器的噪声性能，请参阅表7-4。表8-4 列出了滤波器延迟时间值
表8-4. FIR1 滤波器延迟时间
OSR(1)
数据速率(kSPS)
2048
1600
800
延迟时间(2) (μs)
5.9
fCLK (MHz)
32.768
25.6
模式
最大速度
高速
7.5
8
12.8
15.0
中速
3.2
200
59.8
低速
32.768
25.6
1024
800
11.0
最大速度
高速
14.1
16
32
12.8
400
28.1
中速
3.2
100
112.3
21.3
低速
32.768
25.6
512
最大速度
高速
400
27.2
12.8
200
54.4
中速
3.2
50
217.2
41.8
低速
32.768
25.6
256
最大速度
高速
200
53.4
64
12.8
100
106.9
427.4
82.8
中速
3.2
25
低速
32.768
25.6
128
最大速度
高速
100
105.9
211.8
847.2
164.8
210.9
421.9
1687.3
328.9
420.9
841.9
3367.4
657.0
840.9
1681.9
6727.3
128
256
512
1024
12.8
50
中速
3.2
12.5
64
低速
32.768
25.6
最大速度
高速
50
12.8
25
中速
3.2
6.25
32
低速
32.768
25.6
最大速度
高速
25
12.8
12.5
3.125
16
中速
3.2
低速
32.768
25.6
最大速度
高速
12.5
6.25
1.5625
12.8
中速
3.2
低速
(1) FIR1 OSR 是FILTER1 寄存器的FILT_OSR[4:0] 设置除以4。
(2) 当启用模拟输入缓冲器后，延迟时间增加8 / fCLK (μs)。
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8.3.5.1.4 FIR2 滤波器级
FIR2 滤波器是一种中间级半带 低通滤波器，可通过 2 分频抽取来降低数据速率。通过禁用 FIR3 和 IIR 滤波器
级，FIR2 滤波器数据直接提供给输出。图8-12 展示了FIR2 滤波器输出的频率响应。
图8-12. FIR2 滤波器频率响应(OSR = 32)
表8-5 和表7-5 展示了FIR2 滤波器延迟时间和噪声性能。
表8-5. FIR2 滤波器延迟时间
OSR(1)
数据速率(kSPS)
1024
800
延迟时间(2) (μs)
19.8
fCLK (MHz)
32.768
25.6
模式
最大速度
高速
25.3
16
12.8
400
50.6
中速
3.2
100
202.3
38.9
低速
32.768
25.6
512
最大速度
高速
400
49.7
32
64
12.8
200
99.4
中速
3.2
50
397.2
76.9
低速
32.768
25.6
256
最大速度
高速
200
98.4
12.8
100
196.9
787.4
153.1
195.9
391.9
1567.5
305.5
390.9
781.8
3127.4
610.1
780.9
1561.8
6247.5
1219.5
1560.9
3121.8
12487
中速
3.2
25
低速
32.768
25.6
128
最大速度
高速
100
128
256
512
1024
12.8
50
中速
3.2
12.5
64
低速
32.768
25.6
最大速度
高速
50
12.8
25
中速
3.2
6.25
32
低速
32.768
25.6
最大速度
高速
25
12.8
12.5
3.125
16
中速
3.2
低速
32.768
25.6
最大速度
高速
12.5
6.25
1.5625
12.8
中速
3.2
低速
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表8-5. FIR2 滤波器延迟时间(continued)
OSR(1)
数据速率(kSPS)
延迟时间(2) (μs)
2438.3
fCLK (MHz)
32.768
25.6
模式
最大速度
高速
8
6.25
3120.9
2048
12.8
3.125
0.78125
6241.9
中速
3.2
24.968
低速
(1) FIR2 OSR 是FILTER1 寄存器的FILT_OSR[4:0] 设置除以2。
(2) 当启用模拟输入缓冲器后，延迟时间增加8 / fCLK (μs)。
8.3.5.1.5 FIR3 滤波器级
FIR3 滤波器由预设或可编程系数控制。可以从宽带滤波器路径旁路掉 FIR3 滤波器以及相关的 2 分频抽取。图
8-13 展示了FIR3 滤波器的结构。
-1
-1
-1
x(n)
Z
Z
Z
h127
h0
h1
y(n)
2
图8-13. FIR3 滤波器结构
FIR3 滤波器由 128 个抽头组成，使用固定 2 分频抽取来降低最终数据速率。这些系数是采用有符号 1.31 格式的
32 位整数值，MSB 作为符号位，表示 –1 (80000000h) 到 1 – 1/231 (7FFFFFFFh) 的十进制范围。通常，当通
带中的增益为0dB 时，这些系数的总和为1。如果使用较少的抽头，则用零值填充结束系数。
由于 ADC 使用 128 个抽头，第一次转换的延迟时间为 75 / fDATA + 16 / fCLK，而预设系数为 68 / fDATA
16 / fCLK。然而，滤波器的群延迟由滤波器系数的设计确定。
+
FLTR_OSR[4:0] 寄存器位对宽带滤波器的总体 OSR 和最终数据速率进行编程。将 FLTR_SEL[2:0] 寄存器位设置
为000b 会选择默认系数运算，设置为111b 会选择可编程系数运算。有关详细信息，请参阅FILTER1 寄存器。
FIR3 滤波器的可编程系数被写入 FIR_BANK 寄存器。该寄存器是单个地址（地址 13h），用于存储 512 字节的
128 系数值。要读取或写入这些系数，请对同一寄存器地址重复读取或写入操作。每次读取或写入操作完成后，
器件会自动递增指向下一个内部存储器位置的存储器指针。如表 8-6 所示，操作的第一个字节是第 127 个系数
(h127) 的 MSB，后跟 MSB-1、MSB-2 和 LSB 字节。下一个字节是第 126 个系数的 MSB，依此类推。读取/写入
操作的最后一个字节（字节512）是系数h0 的LSB。在对另一个地址进行读写操作期间，寄存器地址的任何变化
都会复位指向第一个存储器位置（h127 的 MSB）的系数指针。如果在写入操作期间发生 SPI CRC 错误，请清除
STATUS1 寄存器的SPI_ERR 位，从而在开始时重新启动系数读取或写入操作。
读取或写入滤波器系数时，各SPI 帧之间至少需要10 × tCLK 延迟。在写入滤波器系数后同步ADC。
表8-6. FIR3 系数上传字节序列（寄存器地址= 13h）
FIR3 系数
h127
字节序列
1、2、3、4
5、6、7、8
···
字节
MSB、MSB-1、MSB-2、LSB
MSB、MSB-1、MSB-2、LSB
···
h126
···
h0
509、510、511、512
MSB、MSB-1、MSB-2、LSB
8.3.5.1.6 FIR3 默认系数
无需提供自定义系数即可使用 FIR3 系数。默认系数由 FILTER1 寄存器的 FLTR_SEL[2:0] 位 = 000b 选择。默认
系数具有线性相位响应、低通带纹波、窄过渡带和高阻带衰减特性。
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图 8-14 至图 8-18 说明了默认的宽带滤波器频率响应。图 8-14 展示了通带纹波。图 8-15 展示了过渡带的频率响
应。
0.002
0.0015
0.001
0
-20
-40
0.0005
0
-60
-80
-0.0005
-0.001
-0.0015
-0.002
-100
-120
-140
-160
0
0.1
0.2 0.3
Normalized Frequency (fIN/fDATA
0.4
0.5
0.4
0.42
0.44
0.46
Normalized Frequency (fIN/fDATA
0.48
0.5
0.52
)
)
图8-14. 宽带滤波器通带纹波
图8-15. 宽带滤波器过渡带
图 8-16 展示了 OSR ≥64 时高达 fDATA 的滤波器响应。阻带从 fDATA / 2 开始，用以减少信号混叠。图 8-17 展示
了 fMOD 的滤波器。在阻带区中，信号频率在 fMOD / 32 处与斩波频率的倍数进行互调，从而产生一系列超过数字
滤波器所提供衰减的响应峰值。响应峰值的宽度是滤波器带宽的两倍。当ADC 输入由模拟抗混叠滤波器进行滤波
时，阻带衰减得到改善。有关ADC 输入端四阶抗混叠滤波器的详细信息，请参阅THS4551 抗混叠滤波器设计 部
分。
0
-20
0
-20
-40
-60
-40
-80
-60
-100
-120
-140
-160
-80
-100
0
0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
Normalized Frequency (fIN/fDATA
1
0
0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
1
)
Normalized Frequency (fin/fmod)
OSR = 32
OSR ≥64
图8-17. 宽带滤波器阻带衰减
图8-16. 宽带滤波器频率响应
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图8-18 展示了以fMOD 下的滤波器响应。如图所示，对于fMOD 的输入信号，滤波器响应重复。如果不被抗混叠滤
波器去除，fMOD 下的信号频率在通带中显示为混叠频率。
0
-20
-40
-60
-80
-100
-120
-140
-160
-1
-0.8 -0.6 -0.4 -0.2
0
0.2 0.4 0.6 0.8
1
Normalized Frequency (fIN/fDATA − fMOD
)
图8-18. fMOD 下的宽带滤波器频率响应
输入频率为fMOD 的倍数时，也会出现混叠。这些频段的定义如下：
Alias frequency bands: (N · fMOD) ± fBW
(17)
其中：
• N = 1、2、3 等
• fMOD = 调制器采样频率
• fBW = 滤波器带宽
滤波器的群延迟是输入信号显示在滤波器的输出端的传播时间。由于滤波器是线性相位设计，因此滤波器不会使
复杂输入信号的包络失真。群延迟（以时间单位表示）是恒定的，而频率等于34 / fDATA。施加阶跃输入后，68 个
数据周期之后会出现完全稳定的数据。图 8-19 展示了滤波器群延迟 (34 / fDATA) 和阶跃输入的稳定时间 (68 /
f
DATA)。
110
100
90
80
70
60
50
40
30
20
10
0
Final Value
Group Delay
Initial Value
-10
0
4
8
12 16 20 24 28 32 36 40 44 48 52 56 60 64 68
Data Periods (1\fDATA
)
图8-19. 宽带滤波器阶跃响应
当ADC 同步时，数字滤波器会重新启动。ADC 会抑制前68 个转换周期，直到滤波器完全稳定。同步后无需丢弃
数据。数据抑制的时间是表 8-7 的延迟时间 列中列出的转换延迟时间。所有数据速率都会产生 16 个 fCLK 周期的
开销时间。如果一个阶跃输入在没有同步的情况下随机施加到转换周期，那么接下来的 69 次转换是不稳定的数
据。对于所有数据速率，幅值响应的–0.1dB 频率为0.4125 × fDATA，–3dB 频率为0.4374 × fDATA
。
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表8-7. 宽带默认滤波器特性
延迟时间(1)
fCLK
–0.1dB 频率
–3dB 频率
数据速率
(kSPS)
OSR
模式
(MHz)
32.768
25.6
12.8
3.2
(kHz)
211.2
165
(kHz)
(µs)
512
400
223.9
174.96
87.48
21.87
112.0
87.48
43.74
10.94
55.99
43.74
21.87
5.468
28.00
21.87
10.93
2.734
14.00
10.935
5.467
1.367
7.998
5.467
2.734
0.6834
3.499
2.734
1.367
0.3417
1.750
1.367
0.6834
0.1709
135.5
173.4
最大速度
高速
32
200
82.5
346.9
中速
50
20.63
105.6
82.5
1387.8
270.4
低速
32.768
25.6
12.8
3.2
256
最大速度
高速
200
346.1
64
100
41.25
10.31
52.8
692.2
中速
25
2768.7
540.0
低速
32.768
25.6
12.8
3.2
128
最大速度
高速
100
41.25
20.63
5.1562
26.4
691.2
128
50
1382.3
5529.2
1079.2
1381.3
2762.6
11051
2157.6
2761.6
5523.3
22093
4314.2
5522.3
11045
44178
8627.8
11044
22087
88348
17254
22086
44172
176690
中速
12.5
64
低速
32.768
25.6
12.8
3.2
最大速度
高速
50
20.625
10.31
2.578
13.2
256
25
中速
6.25
32
低速
32.768
25.6
12.8
3.2
最大速度
高速
25
10.312
5.156
1.289
6.6
512
12.5
3.125
16
中速
低速
32.768
25.6
12.8
3.2
最大速度
高速
12.5
6.25
1.5625
8
5.156
2.578
0.645
3.3
1024
2048
4096
中速
低速
32.768
25.6
12.8
3.2
最大速度
高速
6.25
3.125
0.78125
4
2.578
1.289
0.322
1.65
中速
低速
32.768
25.6
12.8
3.2
最大速度
高速
3.125
1.5625
0.390625
1.289
0.645
0.161
中速
低速
(1) IIR 滤波器被绕过。当启用模拟输入缓冲器后，延迟时间增加8 / fCLK (μs)。
8.3.5.1.7 IIR 滤波器级
宽带滤波器具有 IIR 滤波器选项。如图 8-20 所示，IIR 滤波器由四个具有五个比例因子（g1 至 g5）的双二阶滤波
器组成。IIR 滤波器块由 FILTER2 寄存器的 IIR_DIS 位启用（默认禁用）。IIR 滤波器可以在 FIR3 滤波器之前或
之后运行。
x(n)
g1
g2
g3
g4
g5
H1(z)
H2(z)
H3(z)
H4(z)
y(n)
图8-20. IIR 滤波器方框图
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如图8-21 所示，双二阶滤波器段是以直接形式1 实现。方程式18 展示了双二阶传递函数。
y(n)
x(n)
b0
b1
b2
-1
-1
-1
Z
Z
Z
-a1
-a2
-1
Z
图8-21. IIR H(z)
b0 + b1z-1+ b2z-2
1 + a1z-1+ a2z-2
H(z) =
(18)
双二阶系数是采用 2.30 格式的 32 位有符号整数，MSB 作为符号位，表示 –2 (80000000h) 到 2 – 2/231
(7FFFFFFFh) 的十进制范围。系数将上传到 IIR_BANK 寄存器。该寄存器是单个地址（地址 16h），用于存储
IIR 系数的100 字节集，包括80 个系数字节和20 个比例因子字节。
要读取和写入这些系数，请对同一寄存器地址（地址 16h）执行顺序读取和写入操作。每次读取或写入操作后，
一个内部指针会自动递增到下一个存储器位置。如表 8-8 所示，操作的第一个字节是系数 g5 的 MSB，后跟
MSB-1、MSB-2 和LSB 字节；而后是 a42 的MSB，依此类推。系数a42 表示第四个双二阶 H4(z) 的a2 系数。最
后一个字节（字节100）是g1 的LSB。在读取或写入操作序列期间，对另一个寄存器的任何地址更改都会将指针
复位到第一个存储器位置。如果在写入操作期间发生 SPI CRC 错误，请清除 STATUS1 寄存器的 SPI_ERR 位，
从而将系数写入操作复位到开始。读取或写入滤波器系数时，各SPI 帧之间至少需要10 × tCLK 延迟。
在写入滤波器系数后同步ADC。
IIR 滤波器的默认配置是单位增益全通滤波器。即，g1 到 g5 = 1、bx0 = 1 且 bx1、bx2、ax1 和 ax2 = 0，其中 x 是
双二阶次数。
表8-8. IIR 系数上传字节序列（寄存器地址= 16h）
默认值
IIR 系数
字节序列
字节
十六进制
十进制
g5
a42
a41
b42
b41
b40
g4
40000000h
1.0
1、2、3、4
5、6、7、8
MSB、MSB-1、MSB-2、LSB
MSB、MSB-1、MSB-2、LSB
MSB、MSB-1、MSB-2、LSB
MSB、MSB-1、MSB-2、LSB
MSB、MSB-1、MSB-2、LSB
MSB、MSB-1、MSB-2、LSB
MSB、MSB-1、MSB-2、LSB
...
00000000h
00000000h
00000000h
00000000h
40000000h
40000000h
...
0
0
9、10、11、12
13、14、15、16
17、18、19、20
21、22、23、24
25、26、27、28
...
0
0
1.0
1.0
...
...
b10
g1
40000000h
40000000h
1.0
1.0
93、94、95、96
97、98、99、100
MSB、MSB-1、MSB-2、LSB
MSB、MSB-1、MSB-2、LSB
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8.3.5.1.7.1 IIR Filter Stability
An IIR filter designed for stable operation requires the pole radius of the polynomial H(z) denominator to be on or
within the unit circle (that is, the pole radius r must be ≤ 1). However, resulting from the finite resolution of the
ADS127L21 IIR filter, the IIR filter can exhibit artifacts such as dead-band effects at zero signal input and
rounding noise not contained in the original signal when the pole radius of H(z) is > 0.98. 图 8-22 shows the unit
circle in the z-plane and the IIR filter 0.98 pole radius.
Im
Unit Circle (r = 1)
r = 0.98
r
R
图8-22. Z-Plane
The pole radius of the H(z) prototype filter design is computing by √a2, where a2 is the coefficient of the 1 +
a1z–1 + a2z–2 polynomial in the H(z) denominator. The pole radius is reduced by decreasing the ratio of the
data rate to the filter frequency. Evaluate the suitability of the prototype IIR filter design by testing the filter in the
ADC.
8.3.5.2 低延迟滤波器(Sinc)
低延迟滤波器是一种级联积分梳状 (CIC) 拓扑，可在转换数据通过滤波器传播时更大限度地减少延迟。由于具有
特征 sinx/x (sinc) 频率响应，CIC 滤波器被称为 sinc 滤波器。延迟时间短于宽带滤波器，这使得 sinc 滤波器非常
适合用于快速采集直流信号或用在控制环路中。如图8-23 所示，该器件提供可编程 OSR 和若干个 sinc 滤波器配
置：sinc3、sinc4，后跟级联sinc1 级选项。Sinc 滤波器的配置允许在采集时间、噪声性能和线路周期抑制之间进
行权衡。
FLTR_OSR[4:0]
bits 4:0 of FILTER1 register
(address = 09h)
Sinc3 or Sinc4
x12 – x160k
Sinc1
x417– x5k
Modulator data
(fMOD
To offset and gain
calibration
)
FLTR_SEL[2:0]
bits 7:5 of FILTER1 register
(address = 09h)
000b = Sinc4 (default)
001b = Sinc3
图8-23. Sinc 滤波器方框图
方程式19 描述了sinc 滤波器频率响应的一般表达式。对于单级sinc 滤波器模式，不使用第二级。
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n
Aπf
fMOD
ABπf
fMOD
sin
sin
H(f)
=
πf
fMOD
Aπf
fMOD
Asin
Bsin
(19)
其中：
• n = 1 级（3 或4）的滤波器阶数
• A = Sinc3 或sinc4 级OSR
• B = Sinc1 级OSR
• f = 输入信号频率
• fMOD = fCLK / 2
延迟定义为从开始第一次转换到 DRDY 下降沿的时间，在此时间，完全稳定的数据可用。无需丢弃数据，因为
ADC 会抑制未稳定的数据。表8-9 和表8-12 给出了每个sinc 滤波器模式的详细延迟数据。
如果在主动转换时更改输入信号（未同步到 START 引脚或 START 位），则下一个转换数据将部分稳定。通过将
sinc 滤波器表中列出的延迟时间值舍入为下一整个转换周期数，可以得出完全稳定数据所需的转换数。
8.3.5.2.1 Sinc3 和Sinc4 滤波器
sinc 滤波器对高速调制器数据进行平均值计算和抽取、在降低的数据速率下生成高分辨率输出数据。增大OSR 值
会降低数据速率，同时降低因抽取和数据平均增加而产生的信号带宽和转换噪声。表8-9 列出了sinc3 和sinc4 滤
波器–3dB 频率和延迟时间。
表8-9. Sinc3 和Sinc4 滤波器特性
–3dB 频率(kHz)
延迟时间(1) (μs)
SINC3
fCLK
(MHz)
数据速率
(kSPS)
OSR
模式
SINC3
SINC 4
310.2
242.3
121.2
30.3
SINC 4
3.66
4.69
9.36
37.4
4.63
5.95
11.9
47.3
6.64
8.43
16.9
67.4
8.55
10.9
21.8
87.2
16.4
21.0
41.9
167
32.768
25.6
12.8
3.2
1365.3
1066.6
533.3
133.33
1024
800
357.0
278.9
139.5
34.9
2.97
3.73
7.46
29.8
3.66
4.67
9.33
37.4
5.12
6.57
13.1
52.3
6.59
8.42
16.9
67.3
12.4
16.0
31.8
127
最大速度
高速
12
中速
低速
32.768
25.6
12.8
3.2
267.8
209.2
104.6
26.2
232.7
181.8
90.9
最大速度
高速
16
24
32
64
400
中速
100
22.7
低速
32.768
25.6
12.8
3.2
682.67
533.3
266.67
66.67
512
178.5
139.5
69.7
155.1
121.2
60.6
最大速度
高速
中速
17.4
15.1
低速
32.768
25.6
12.8
3.2
133.9
104.6
52.3
116.3
90.9
最大速度
高速
400
200
45.4
中速
50
13.1
11.4
低速
32.768
25.6
12.8
3.2
256
66.9
58.2
最大速度
高速
200
52.3
45.4
100
26.2
22.7
中速
25
6.54
5.68
低速
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表8-9. Sinc3 和Sinc4 滤波器特性(continued)
–3dB 频率(kHz)
延迟时间(1) (μs)
fCLK
(MHz)
数据速率
(kSPS)
OSR
模式
SINC3
SINC 4
29.1
SINC3
24.2
31.0
61.9
247
SINC 4
32.0
41.0
81.9
327
32.768
25.6
12.8
3.2
128
100
33.5
26.2
最大速度
高速
22.7
128
167
256
50
13.1
11.4
中速
12.5
38.323
64
3.27
2.84
低速
12.8
32.768
25.6
12.8
3.2
10.0
8.71
80.2
47.6
60.9
121.9
487
106
中速
16.7
14.5
63.2
80.9
162
最大速度
高速
50
13.1
11.4
25
6.54
5.68
中速
6.25
49.201
38.438
19.219
4.804
32
1.63
1.42
648
低速
32.768
25.6
12.8
3.2
12.9
11.2
61.7
79.0
158
82.0
105
最大速度
高速
10.1
8.73
333
512
5.03
4.37
210
中速
1.26
1.09
631
840
低速
32.768
25.6
12.8
3.2
8.37
7.27
94.5
121
126
最大速度
高速
25
6.54
5.68
161
12.5
3.125
24.564
19.19
9.595
2.39
16
3.27
2.84
242
322
中速
0.817
6.42
0.710
5.58
967
1287
164
低速
32.768
25.6
12.8
3.2
123
最大速度
高速
5.02
4.36
157
209
667
2.51
2.18
314
419
中速
0.627
4.18
0.545
3.64
1258
188
1675
251
低速
32.768
25.6
12.8
3.2
最大速度
高速
12.5
6.25
1.5625
12.291
9.602
4.801
1.2
3.27
2.84
241
321
1024
1333
2048
2667
1.63
1.42
482
642
中速
0.409
3.21
0.355
2.79
1927
245
2567
326
低速
32.768
25.6
12.8
3.2
最大速度
高速
2.51
2.18
313
417
1.26
1.09
627
835
中速
0.314
2.09
0.273
1.82
2507
376
3340
501
低速
32.768
25.6
12.8
3.2
8
最大速度
高速
6.25
3.125
0.7813
6.143
4.799
2.4
1.63
1.42
481
641
0.817
0.204
1.61
0.710
0.178
1.40
962
1282
5127
652
中速
3847
489
低速
32.768
25.6
12.8
3.2
最大速度
高速
1.26
1.09
626
834
0.628
0.157
1.046
0.817
0.409
0.102
0.803
0.628
0.078
0.545
0.136
0.909
0.710
0.355
0.089
0.698
0.545
0.068
1252
5008
751
1669
6675
1001
1281
2562
10247
1303
1667
13340
中速
0.6
低速
32.768
25.6
12.8
3.2
4
最大速度
高速
3.125
1.563
0.391
3.072
2.4
961
4096
5333
1922
7687
977
中速
低速
32.768
25.6
3.2
最大速度
高速
1251
10006
0.3
低速
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表8-9. Sinc3 和Sinc4 滤波器特性(continued)
–3dB 频率(kHz)
延迟时间(1) (μs)
fCLK
(MHz)
数据速率
(kSPS)
OSR
模式
SINC3
SINC 4
0.109
SINC3
SINC 4
8335
12.8
12.8
32.768
25.6
3.2
13333
16000
0.480
0.400
0.614
0.480
0.06
0.126
0.105
6251
7501
中速
中速
0.0909
0.140
10002
6511
0.161
4884
最大速度
高速
26667
32000
0.126
0.109
6251
8334
0.0157
0.134
0.0136
0.116
50008
5860
66675
7813
低速
32.768
25.6
3.2
0.512
0.4
最大速度
高速
0.105
0.091
7501
10001
80007
30002
50002
23438
30001
240007
39063
50001
400004
0.05
0.0131
0.0349
0.0209
0.0446
0.0349
0.0044
0.0268
0.0209
0.0026
0.0114
0.0303
0.0182
0.0388
0.0303
0.0038
0.0233
0.0182
0.0023
60007
22502
37502
17579
22501
180007
29298
37501
300005
低速
12.8
12.8
32.768
25.6
3.2
48000
80000
0.133
0.08
中速
中速
0.17067
0.133
0.0166
0.102
0.08
最大速度
高速
96000
低速
32.768
25.6
3.2
最大速度
高速
160000
0.01
低速
(1) 当启用模拟输入缓冲器后，延迟时间增加8 / fCLK (μs)。
由于滤波过程中执行的数据平均减少，因此在 OSR 值≤ 24 时完整的 24 位输出数据会减少。表 8-10 汇总了
OSR 值≤24 时的输出分辨率。
表8-10. Sinc3 和Sinc4 数据分辨率
OSR
分辨率（位）
12
19
20.5
23
16
24
图 8-24 和图 8-25 展示了 sinc 滤波器频率响应。频率响应在 fDATA 及其整数倍处出现一系列响应零位。在零频率
时，滤波器具有零增益。图 8-25 展示了从 fMOD/2 频率开始频率响应出现的折叠。在接近 n·fMOD（n = 1、2、3
等）的输入频率下，滤波器不提供衰减。
0
0
Sinc3
Sinc4
-20
-40
-20
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-100
-120
-140
-160
0
4
8
12
16
20
Normalized Frequency (fIN/fDATA
24
)
28
32
0
1
2
3
4
Normalized Frequency (fIN/fDATA
)
图8-25. fMOD 的sinc4 频率响应 (OSR = 32)
图8-24. Sinc3 和Sinc4 频率响应
(OSR = 32)
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表8-11 展示了数据速率等于公共线路周期频率时滤波器的正常模式抑制。
表8-11. 正常模式抑制
2% 时钟变化
6% 时钟变化
OSR
fDATA (SPS)
模式
SINC3 滤波器
SINC4 滤波器
SINC3 滤波器
SINC4 滤波器
96000
32000
26667
32000
16.6
50
低速
低速
低速
高速
100dB
135 dB
72dB
95dB
60
400
8.3.5.2.2 Sinc3 + Sinc1 和Sinc4 + Sinc1 级联滤波器
对于选定的数据速率，sinc3 和 sinc4 滤波器提供了级联 sinc1 滤波器部分的选项。与单级 sinc3 或 sinc4 滤波器
相比，sinc1 滤波器的级联可在以相同数据速率运行时缩短延迟时间。但是，因为在数据速率频率下具有较宽的频
率抑制范围，sinc3 和sinc4 滤波器可更好地抑制50Hz 和60Hz 干扰信号。在级联模式下运行时，sinc3 或sinc4
级的 OSR 固定为 32 (OSR = A)，而 sinc1 级的抽取 (OSR = B) 决定了输出数据速率。级联滤波器的第一级可编
程为sinc3 或sinc4。表8-12 汇总了级联滤波器特性。
表8-12. Sinc3 + Sinc1 和Sinc4 + Sinc1 级联滤波器特性
延迟时间(μs)
fCLK
(MHz)
数据速率
(SPS)
OSR (A × B)(1)
–3dB 频率(Hz)
模式
SINC3 + SINC1
SINC4 + SINC1
2102
12.8
12.8
32.768
25.6
3.2
13334 (32 × 417)
16000 (32 × 500)
480
400
614
480
60
212
177
2097
2512
中速
中速
2517
271
1632
1634
最大速度
高速
26656 (32 × 833)
32000 (32 × 1000)
212
2089
2091
26.5
226
16708
1958 年
2506
16728
1960
低速
32.768
25.6
3.2
512
400
50
最大速度
高速
177
2509
22.1
58.9
35.4
75.4
58.9
7.37
45.3
35.4
4.42
20048
7512
20068
7517
低速
12.8
12.8
32.768
25.6
3.2
48000 (32 × 1500)
80000 (32 × 2500)
133
80
中速
12512
5864
12517
5866
中速
170.6
133.3
16.7
102.4
80
最大速度
高速
96000 (32 × 3000)
160000 (32 × 5000)
7506
7508
60048
9770
60068
9772
低速
32.768
25.6
3.2
最大速度
高速
12506
100047
12508
100067
10
低速
(1) A = 第一级sinc3 或sinc4 的OSR，B = sinc1 第二级的OSR。
图8-26 展示了sinc1 级联模式滤波器的频率响应，第一级处于sinc4 模式下，OSR = 26656 和32000，在低速模
式运行时表示 fDATA = 50SPS 和60SPS。频率响应中的零位在 n·fDATA 时发生，n = 1、2、3 等。在零频率时，滤
波器具有零增益。假设没有 ADC 时钟频率误差，正常模式抑制为 34dB（典型值），在零频率处，信号频率可以
在预期频率的±2% 范围内变化。
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0
-10
-20
-30
-40
-50
-60
-70
-80
Low speed mode, 60 SPS, OSR = 26656
Low speed mode, 50 SPS, OSR = 32000
0
50
100
150
200
250
300
Frequency (Hz)
图8-26. Sinc1 级联滤波器频率响应
8.3.6 电源
器件有三个模拟电源（AVDD1、AVSS 和AVDD2）和一个数字电源(IOVDD)。
8.3.6.1 AVDD1 和AVSS
AVDD1 和 AVSS 是为输入和电压基准预充电缓冲器和采样开关供电的模拟电源。ADC 可以配置为双极电源工作
（例如AVDD1 = 2.5V 和AVSS = –2.5V），或配置为单极电源工作（例如AVDD1 = 5V 和AVSS = DGND）。
8.3.6.2 AVDD2
AVDD2 是以 AVSS 为基准的模拟电源，用于为调制器内核供电。在单极电源工作中，将 AVDD2 连接到 AVDD1
以减少所需的电源电压数量，或将AVDD2 连接到较低的电源以降低器件功耗。
8.3.6.3 IOVDD
IOVDD 是器件的数字 I/O 电源电压。IOVDD 在内部调节至 1.35V，以便为数字内核供电。IOVDD 的电压电平与
模拟电源电压电平无关。
8.3.6.4 上电复位(POR)
ADC 使用电源监控器来检测上电和电源欠压事件。IOVDD 数字电源的上电或下电上电会导致器件复位。模拟电源
的上电或下电上电不会复位ADC。
图 8-27 展示了 IOVDD 的数字上电阈值和内部 CAPD 电压。当电压高于相应的阈值时，ADC 从复位状态释放。
DRDY 在 SPI 通信准备就绪时转换为高电平。如果 START 引脚为高电平，ADC 会立即开始转换，每次转换都会
使 DRDY 引脚进行脉冲操作。但是，只有在电源和基准电压稳定后，才会出现有效的转换数据。STATUS 寄存器
的POR_FLAG 位指示器件POR。写入1b 以清除该位，以便检测下一个POR 事件。
IOVDD – DGND
+
1.56 V typ.
–
VCAPD – DGND
1.35 V typ.
+
–
POR_FLAG latched
ALV_FLAG latched
DRDY
SPI Ready
图8-27. 数字电源阈值
图 8-28 展示了模拟电源的上电阈值。为四种模拟电源电压状况 (AVDD1 – AVSS)、(AVDD1 – DGND)、
(AVDD2 – AVSS) 和 (CAPA – AVSS) 使用四个监视器。在上电后所有电源和基准电压均稳定下来时，才能够获
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得有效的转换数据。当任何模拟电源电压降至低于相应阈值时，设置 STATUS 寄存器的 ALV_FLAG 位。写入 1b
来清除该位，以便检测下一个模拟电源低电压条件。对模拟电源进行下电上电不会复位 ADC。由于 IOVDD 电源
上的低电压会复位内部模拟LDO (CAPA)，因此在设置POR_FLAG 时会设置模拟低电压标志(ALV_FLAG)。
AVDD1 – AVSS
+
2.17 V typ.
–
AVDD1 – DGND
1.31 V typ.
+
–
AVDD2 – AVSS
1.38 V typ.
+
–
VCAPA – AVSS
1.21 V typ.
+
–
ALV_FLAG latched
图8-28. 模拟电源阈值
8.3.6.5 CAPA 和CAPD
CAPA 和 CAPD 是内部模拟和数字稳压器的输出电压。该稳压器用于降低电源电压，从而以更低的功耗运行内部
子电路。这些稳压器不用于驱动外部负载。CAPA 是模拟稳压器电压输出，由 AVDD2 供电。该输出电压为
1.6V，以AVSS 为基准。使用连接到AVSS 的1µF 电容器旁路CAPA。
CAPD 是数字稳压器电压输出，由IOVDD 供电。稳压器输出为 1.35V，以DGND 为基准。使用连接到 DGND 的
1µF 电容器旁路CAPD。
8.3.7 VCM 输出电压
VCM 输出是全差分放大器(FDA) 输出共模控制输入的偏置电压。偏置电压为 ADC 输入信号确立共模电压。VCM
电压调节至 AVDD1 - AVSS 电源的 1/2 Vs。对于许多类型的 FDA，如果 FDA 和 ADC 使用相同电源，在当共模
控制输入悬空时，会提供相同的共模电压。但是，如果 FDA 和 ADC 电源具有不同值，请使用 VCM 电压偏置
FDA 共模电压。如果未使用 VCM 电压，则使引脚保持未连接。通过CONFIG1 寄存器的 VCM 位来启用 VCM 输
出。
8.4 器件功能模式
8.4.1 速度模式
该ADC 提供电源可扩展速度模式，能够优化信号带宽、数据速率和功耗。对于速度模式之间的数据速率值重叠，
使用较高的OSR 值可以提高动态范围性能。最大速度模式可提供最高的数据速率和信号带宽，而低速模式可更大
限度地降低不需要大信号带宽的应用的功耗。用户必须根据速度模式调整ADC 时钟频率。有关时钟频率和时钟分
频器选项，请参阅时钟运行部分。通过CONFIG2 寄存器的SPED_MODE[1:0] 位来选择速度模式。
8.4.2 空闲模式
当转换被停止时，ADC 提供保持完全供电的空闲模式或者进入低功耗待机模式的选项。在空闲模式下，模拟电路
保持完全运行，包括对信号和电压基准输入的采样。只有数字滤波器处于非活动状态。当转换重新开始时，数字
滤波器开始转换过程。空闲模式（默认）通过CONFIG2 寄存器的STBY_MODE 位进行编程。
8.4.3 待机模式
当停止转换时，ADC 可选择低功耗待机模式。当由CONFIG2 寄存器的STBY_MODE 位启用后，待机模式功能
会自动启用。在待机期间，停止信号和基准电压的采样。当重新开始转换时，信号和基准电压的采样会恢复。当
退出待机模式时，第一次转换的延迟时间会增加24 个fCLK 周期。
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8.4.4 断电模式
通过设置 CONFIG2 寄存器的 PWEDN 位进入断电模式。在断电模式下，模拟和数字部分断电，除了需要一个小
偏置电流来维持 SPI 运行，通过清除 PWDN 位来退出断电模式。数字 LDO 还保持激活状态以保持用户寄存器设
置。在断电模式下，停止信号和电压基准的采样。通过向PWDN 位写入0b 或通过复位器件来退出断电模式。
8.4.5 复位
ADC 在上电时执行自动复位，也可通过 RESET 引脚或 SPI 操作手动复位。复位时，控制逻辑、数字滤波器和
SPI 重启以及用户寄存器复位为默认值。有关在复位后ADC 什么时候可用于运行的详细信息，请参阅图6-5。
8.4.5.1 RESET 引脚
RESET 引脚是低电平有效输入。通过将 RESET 置为低电平，然后再恢复为高电平，从而复位 ADC。因为
RESET 引脚有一个内部 20kΩ 上拉电阻器，如果不使用，则 RESET 可以保持未连接状态。RESET 引脚是施密
特触发输入，旨在降低噪声灵敏度。请参阅图6-5，了解RESET 引脚时序以及在复位后SPI 通信什么时候可用。
由于ADC 在上电时执行自动复位，因此无需手动复位。
8.4.5.2 通过SPI 寄存器写入进行复位
将 01011000b 写入 CONTROL 寄存器，通过 SPI 操作对器件复位。向此寄存器写入任何其他值不会导致复位。
在 4 线 SPI 模式下，在 CS 置为高电平时，复位在帧末尾生效。在 3 线 SPI 模式中，复位在寄存器写入操作的
SCLK 的最后一个下降沿上生效。3 线 SPI 模式中的复位要求 SPI 通信与主机同步。如果 SPI 同步丢失，请使用
通过 SPI 输入模式进行复位 部分中描述的模式来复位器件。通过检查 STATUS 寄存器的 POR_FLAG 来验证复
位。
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8.4.5.3 通过SPI 输入模式进行复位
器件提供一种通过长位模式输入进行复位的方法，该方法可以通过 SPI 操作来实现。输入模式不是常规命令格式
的一部分。CS 必须在整个位序列中保持低电平。有两种可复位 ADC 的输入模式：模式 1 和模式 2。模式 1 包含
至少1023 个连续的1，后跟一个0。当最终零移入时，器件在SCLK 的下降沿复位。此模式用于3 线或4 线SPI
模式。图8-29 展示了模式1 复位示例。
CS
1
1024
SCLK
SDI
Reset
图8-29. 复位模式1（3 线或4 线SPI 模式）
复位模式 2 仅与 4 线 SPI 模式搭配使用。若要复位，请输入至少 1024 个连续的 1（无末尾零值），然后将 CS
置为高电平，此时会发生复位。当器件以菊花链模式连接时，请使用模式2。图8-30 展示了模式2 复位示例。
CS
SCLK
SDI
Reset
1
1024
图8-30. 复位模式2（4 线SPI 模式）
8.4.6 同步
转换由START 引脚（或可选择通过SPI 操作）进行同步和控制。如果通过SPI 操作控制转换，则将START 引脚
保持在低电平，以避免与引脚发生竞争。向地址范围为 04h 到0Eh 的任何寄存器写入数据会导致正在进行的转换
重新启动，从而导致失去同步。在这种情况下，需要重新同步ADC。
ADC 有三种同步和控制转换的模式：同步、启动/停止和单次触发 模式，每个模式都有特定的功能差异。使用
CONFIG2 寄存器的 START_MODE[1:0] 位对所需的同步模式进行编程。只有启动/停止模式和单次触发模式可通
过SPI 操作进行控制。
同步ADC 后，第一次转换提供完全稳定的数据，但与正常数据周期相比会产生延迟（延迟时间）。需要考虑到数
字滤波器的完全稳定所需的延迟时间，该延迟时间取决于特定数据速率和滤波器模式（有关滤波器延迟的详细信
息，请参阅数字滤波器部分）。
8.4.6.1 同步控制模式
在同步控制模式下，无论 START 引脚是高电平还是低电平，ADC 都会连续转换。ADC 在 START 的上升沿同
步。同步后，第一个 DRDY 下降沿会延迟，以便计入滤波器稳定时间（延迟时间）。在此模式下，可将等于数据
速率倍数的单脉冲输入和连续时钟输入施加到START 引脚。
ADC 在 START 的上升沿同步。如果到下一个 START 上升沿的时间是转换周期的 n 倍，在 ±1/fCLK 时段内，则
ADC 不会重新同步（n = 1、2、3 等）。由于 ADC 转换周期已经与 START 信号周期同步，因此不会发生同步。
如果施加的 START 信号的周期不 是转换周期的 n 倍，则 ADC 会重新同步。由于数字滤波器存在传播延迟，
START 信号与 DRDY 输出之间存在相位差。图 8-31 展示了当 START 脉冲的周期不等于转换周期的 n 倍时与
START 信号的同步。
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START pin
DRDY
1/fDATA
latency
latency
图8-31. 同步控制模式
8.4.6.2 启动/停止控制模式
启动/停止控制模式是用于启动和停止转换的门控模式。通过将 START 引脚置为高电平，或如果通过 SPI 操作控
制转换，则将1b 写入CONTROL 寄存器的START 位来启动转换。
通过将 START 引脚置为低电平，或通过 SPI 操作将 1b 写入 STOP 位，转换会持续到停止。DRDY 在转换启动
时驱动为高电平，并在每个转换数据就绪时驱动为低电平。如果在转换过程中 START 被置为低电平或将 1b 写入
STOP 位，则正在进行的转换会运行至完成，然后停止。（有关详细的START 时序，请参阅图6-6）。
要重新启动正在进行的转换，请短暂地将 START 从低电平变为高电平，然后再恢复为低电平，或再次向 START
位写入 1b。图8-32 展示了 START 和DRDY 操作。如果在启用待机模式后停止了转换，则DRDY 在下降至低电
平三个时钟周期后恢复高电平，否则当未处于待机模式时，DRDY 会保持低电平，直至在转换数据读取期间在第
八个 SCLK 边沿强制拉至高电平。如果未读取数据，则 DRDY 会保持低电平，并在下一个 DRDY 下降沿之前生
成一个高电平的脉冲信号。
START bit = 1b
START bit = 1b
START pin
or
START/STOP bits
STOP bit = 1b
idle
1/fDATA
DRDY
latency
latency
(Idle mode)
standby
DRDY
(Standby mode)
图8-32. 启动/停止控制模式
8.4.6.3 单次触发控制模式
当 START 拉至高电平时，或者当 START 寄存器的 START 位设置为 1b 时通过 SPI 操作，单次触发控制模式启
动单次转换。DRDY 驱动为高电平以指示转换开始，并在转换完成后驱动为低电平。此时数据可用于回读。
将START 置为低电平或向 STOP 位写入1b 不会中断正在进行的转换。STOP 位不起作用。要重新启动转换，请
短暂地将 START 从低电平变为高电平，然后再恢复为低电平，或再次向 START 位写入 1b。图 8-33 展示了单次
触发控制模式运行。启用待机模式后，DRDY 在转换为低电平后需要等待三个时钟周期才能恢复为高电平，否则
DRDY 会保持低电平，直至在START 的下一个上升沿强制拉至高电平。
START bit = 1b
START bit = 1b
START pin
or
START bit
DRDY
(Idle mode)
latency
latency
idle
standby
DRDY
(Standby mode)
图8-33. 单次触发控制模式
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8.4.7 转换开始延迟时间
当 START 引脚或 START 位被置为有效时，提供可编程延迟时间来延迟第一个转换周期的启动。该延迟时间允许
外部元件（例如退出待机模式后的电压基准）稳定，或在通过外部多路复用器切换信号时产生额外的稳定时间。
在初始延迟时间之后，后续转换不会延迟。可编程延迟值会增加数字滤波器延迟时间值的时间。有关详细信息，
请参阅FILTER2 寄存器的DELAY[2:0] 位。
8.4.8 Calibration
ADS127L21 通过用户偏移和增益校准寄存器提供偏移和增益校准。如图 8-34 所示，在乘以 24 位增益校准值之
前，从转换数据中减去 24 位偏移校准值。输出数据四舍五入为最终分辨率（16 位或24 位），并在缩放操作后削
波为+FS 和–FS 代码值。
DATA bit 7 of CONFIG1 register
(register address = 06h)
0b = 24 bit
1b = 16 bit
VAINP
+
ADCA D C
Digital
Filter
Data clipped and
rounded to width
Final
Output
Σ
VAINN
-
1/400000h
OFFSET registers
(register addresses = 0Ch, 0Dh, 0Eh)
GAIN registers
(register addresses = 0Fh, 10h, 11h)
图8-34. 校准方框图
方程式20 表示如何校准转换数据：
Final Output Data = (Data –OFFSET) × GAIN / 400000h
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8.4.8.1 OFFSET2、OFFSET1、OFFSET0 校准寄存器（地址0Ch、0Dh、0Eh）
偏移校准值是一个24 位值，由三个以二进制补码格式编码的 8 位寄存器组成。从转换数据中减去偏移值。寄存器
0Ch 是最高有效字节，寄存器 0Dh 是中间字节，寄存器 0Eh 是最低有效字节。如果 ADC 编程为提供 16 位分辨
率，则最低有效偏移字节提供低于LSB 的偏移精度。表8-13 展示了示例偏移校准值。
表8-13. OFFSET 寄存器值
OFFSET 寄存器值
已应用偏移
000010h
-16 LSB
000001h
–1 LSB
1 LSB
FFFFFFh
FFFFF0h
16 LSB
8.4.8.2 GAIN2、GAIN1、GAIN0 校准寄存器（地址0Fh、10h、11h）
增益校准值是一个 24 位值，由三个采用直接二进制格式编码的 8 位寄存器组成，并在 400000h 时标准化为单位
增益。例如，要校正大于1 的增益误差，增益校准值小于400000h。寄存器0Fh 是最高有效字节，寄存器10h 是
中间字节，寄存器11h 是最低有效字节。表8-14 展示了增益校准值示例。
表8-14. GAIN 寄存器值
GAIN 寄存器值
应用的增益
433333h
1.05
1
400000h
3CCCCCh
0.95
8.4.8.3 校准过程
推荐的校准程序如下：
1. 分别将偏移和增益校准寄存器预设为000000h 和400000h。
2. 通过短接ADC 输入或短接系统级输入来执行偏移校准，以包含外部放大器级的失调电压误差。获取转换数据
并将数据的平均值写入偏移校准寄存器。对数据求平均值可降低转换噪声，从而提高校准精度。
3. 通过向ADC 输入或在系统级应用校准信号来执行增益校准，以包括外部缓冲级的增益误差。对于标准输入范
围模式，请选择小于满量程输入范围的校准电压，以避免削波输出代码。输出代码被削波会导致校准不准确。
例如，使用VREF = 4.096V 的3.9V 校准信号。在扩展范围模式下运行时，校准信号可以等于VREF 而不会导
致输出代码被削波。获取转换数据并对结果求平均值。根据方程式21 计算增益校准值。
Gain Calibration Value = (expected output code / actual output code) · 400000h
(21)
例如，使用4.096V 基准电压的3.9V 校准电压的预期输出代码为：(3.9V / 4.096V) · 7FFFFFh = 79E000h。
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8.5 编程
8.5.1 串行接口(SPI)
串行接口用于读取转换数据、配置器件寄存器和控制 ADC 转换。可选的 CRC 模式验证主机和 ADC 之间的无差
错数据传输。加载寄存器数据后，额外的CRC 验证寄存器映射内容。
串行接口包含四个信号：CS、SCLK、SDI 和SDO/DRDY。该接口在外设模式（被动）下运行，其中SCLK 由主
机驱动。该接口与 SPI 模式1（CPOL = 0 且CPHA = 1）兼容。在SPI 模式1 中，SCLK 在空闲状态下维持低电
平，在 SCLK 上升沿更新数据，在 SCLK 下降沿读取数据。该接口支持全双工操作，这意味着可以同时传送输入
数据和输出数据。该接口还支持多个ADC 的菊花链连接，以便简化SPI 连接。
8.5.1.1 片选(CS)
CS 是一个低电平有效输入，可实现接口通信。通信帧通过将 CS 置为低电平来启动，并通过将 CS 置为高电平来
结束。当CS 置为高电平时，器件通过解读输入数据的最后 16 位（CRC 模式下为24 位）来结束帧，而不考虑移
入的总位数。当 CS 为高电平时，SPI 接口复位，命令被阻止，SDO/DRDY 进入高阻抗状态。无论 CS 的状态如
何，DRDY 都是有效输出。将CS 连接至低电平以在3 线SPI 模式下运行接口。
8.5.1.2 串行时钟(SCLK)
SCLK 是串行时钟输入，用于将数据移入和移出ADC。输出数据在 SCLK 的上升沿更新，输入数据在 SCLK 的下
降沿锁存。SCLK 是一种施密特触发输入，旨在提高抗噪性能。尽管 SCLK 具有抗噪性，但应尽可能使 SCLK 保
持无噪声，以避免 SCLK 意外转换。避免 SCLK 输入上出现振铃和过冲。SCLK 驱动器上的串联端接电阻器通常
可减少振铃。
8.5.1.3 串行数据输入(SDI)
SDI 是串行接口数据输入。SDI 用于向器件输入数据。输入数据在 SCLK 的下降沿锁存。SDI 处于非活动状态时
可变为高电平或低电平。
8.5.1.4 串行数据输出/数据就绪(SDO/DRDY)
SDO/DRDY 是一个双功能输出引脚。可对此引脚进行编程，以便仅提供输出数据，或提供输出数据和数据就绪指
示。双功能模式可在单个引脚上多路复用输出数据和数据就绪操作。在 SCLK 的上升沿更新输出数据。当 CS 为
高电平时，SDO/DRDY 引脚处于高阻态。有关双功能操作的详细信息，请参阅SDO/DRDY 部分。FILTER3 寄存
器的DATA_MODE[1:0] 位对模式进行编程。
8.5.1.5 SPI 帧
通过串行接口进行通信基于帧的概念。帧包含移入或移出数据所需的规定数量SCLK。帧通过将CS 置为低电平来
启动，并通过将 CS 置为高电平来结束。当 CS 置为高电平时，器件会对输入数据的最后 16 位（或在 CRC 模式
下为24 位）进行解释，而不管移入器件的数据量是多少。在典型使用中，如果需要，通过用前导零填充帧来调整
输入帧的大小以匹配输出帧。但是，如果在全双工模式下不发送和接收数据，则输入数据帧的最小大小可以是 16
位（或在 CRC 模式下为 24 位）。如表 8-15 所示，输出帧大小取决于编程的数据分辨率（16 位或 24 位）以及
可选的 STATUS 标头和 CRC 字节。ADC 上电或复位后，默认输出帧大小为 24 位。在 3 线 SPI 模式下，输入帧
必须与输出帧的大小匹配才能使SPI 保持同步。
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表8-15. 输出帧大小
分辨率（位）
STATUS 字节
CRC 字节
帧大小（位）
24
24
24
24
16
16
16
16
24
32
32
40
16
24
24
32
否
否
是
是
否
否
是
是
否
是
否
是
否
是
否
是
8.5.1.6 全双工操作
串行接口支持全双工操作。全双工操作允许在一帧中同时发送和接收数据。例如，下一个寄存器的寄存器读取命
令可在输出之前寻址的寄存器数据的同时输入，这使读取寄存器时的吞吐量加倍。图8-36 中提供了全双工操作的
示例。
8.5.1.7 设备命令
命令用于读取和写入寄存器数据。表8-19 的寄存器映射包含一系列单字节寄存器，可通过读取和写入操作进行访
问。输入命令序列的最小帧长度为两个字节（CRC 模式下为三个字节）。如果需要，用前导零填充输入命令序列
以便与输出数据帧的长度相匹配。在 CRC 模式下，器件会对帧末尾处紧跟 CRC 字节前的两个字节进行解释。表
8-16 展示了ADS127L21 器件命令。
表8-16. SPI 命令
BYTE1
00h
BYTE2
00h
字节3（可选CRC 字节）
D7h
说明
无操作
40h + 地址[3:0]
80h + 地址[3:0]
字节1 和字节2 的CRC
字节1 和字节2 的CRC
读取寄存器命令
写入寄存器命令
不用考虑
寄存器数据
有一些扩展长度位模式不同于标准命令长度。这些模式会在三线 SPI 操作中复位 ADC 和 SPI 帧。通过 SPI 输入
模式进行复位和3 线SPI 模式部分介绍了这些模式。
8.5.1.7.1 无操作
无操作命令字节为 <00h 00h>。在不需要命令（例如读取转换数据）时使用这些字节。如果启用了 SPI CRC，则
需要 CRC 字节（字节 3），对于字节 <00h 00h>，始终为 D7h。SDI 可在数据回读期间保持低电平，但在 CRC
模式下会设置SPI_ERR 标志，从而阻止将来的寄存器写入操作。在需要寄存器写入操作之前，读取转换数据时会
忽略SPI_ERR 标志。此时，通过写入1b 来清除STATUS 寄存器的SPI_ERR 标志。
8.5.1.7.2 读取寄存器命令
读取寄存器命令读取寄存器数据。该命令遵循帧外协议，其中读取命令在一帧内发送，而ADC 在下一帧中响应寄
存器数据。命令的第一个字节是添加到 4 位寄存器地址的基本命令值 (40h)。第二个命令字节的值是任意的，但与
CRC 的第一个字节一起使用。对有效地址范围之外的寄存器的响应为00h。寄存器数据格式是最高有效位优先。
图 8-35 说明了使用 16 位输出帧大小读取寄存器数据的示例。帧 1 是命令帧，帧 2 是数据响应帧。通过将 CS 置
为高电平来分隔帧。数据响应帧在寄存器数据字节后填充00h，以便填充 16 位帧。如果需要，通过将 CS 置为高
电平来缩短数据字节后的数据响应帧。
如果在全双工模式下运行（例如，在寄存器读取命令的输入期间同时读取24 位转换数据），则向命令帧填充一个
前导 00h 值以匹配数据响应帧的长度。当配置多个寄存器时，全双工操作是可选的，通过在前一个寄存器的数据
响应帧期间输入下一个读取寄存器命令来使读取寄存器操作的吞吐量增加一倍。
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Frame 1
8
Frame 2
8
CS
16
16
SCLK
SDI
40h + Address[3:0]
Data (B)
Arbitrary
Data (B)
00h
00h
(A)
00h pad
SDO/DRDY
Reg data
A. 第一个SCLK 之前SDO/DRDY 的先前状态。
B. 数据是转换数据的16 位，或者如果是寄存器数据，则数据字段为寄存器数据字节+ 00h。
图8-35. 读取寄存器数据，最小16 位帧大小
图 8-36 展示了在全双工操作中使用最大 40 位帧大小的读取寄存器操作示例。在帧 1 中，转换数据的输出与读取
寄存器命令的输入同时进行（如果前一帧不是读取寄存器命令）。为了匹配输出数据帧的长度，输入命令用两个
无关字节填充。填充的输入字节不包括在 CRC-IN 代码计算中。帧 2 显示与前一个寄存器数据的输出同时进行的
下一个读取寄存器命令的输入。在寄存器数据后填充零，以将 CRC-OUT 放置在与转换数据输出帧相同的位置。
CRC-OUT 代码包括数据输出帧内的所有前面的字节。STATUS 标头的 SPI_ERR 位指示是否发生 SPI CRC 错误
以及是否接受读取寄存器命令。
Frame 1
CS
40
8
16
24
32
SCLK
SDI
CRC-IN (A)
40h + Address[3:0]
Data (C)
Arbitrary
Data (C)
don’t care
don’t care
Data (C)
CRC-OUT (A)
STATUS (B)
(D)
SDO/DRDY
Frame 2
CS
8
16
24
32
40
SCLK
CRC-IN (A)
40h + Address[3:0]
00h pad
SDI
don’t care
don’t care
Reg Data
Arbitrary
00h pad
CRC-OUT (A)
STATUS (B)
(D)
SDO/DRDY
A. 可选的CRC 字节。如果禁用了CRC，则帧会缩短一个字节。
B. 可选的STATUS 字节。如果禁用了STATUS，则帧会缩短一个字节。
C. 根据之前的操作，数据字段为转换数据或寄存器数据+ 两个00h 填充字节。
D. 第一个SCLK 之前SDO/DRDY 的先前状态。
图8-36. 读取寄存器数据，最大40 位帧大小
8.5.1.7.3 写入寄存器命令
写入寄存器命令写入寄存器数据。写入寄存器操作在单个帧中执行。命令的第一个字节是添加到 4 位寄存器地址
的基本值(80h)。命令的第二个字节是寄存器数据。写入有效地址范围之外的寄存器将被忽略。
图 8-37 展示了使用 16 位帧大小的寄存器写入操作示例。如果在全双工模式下运行（在寄存器写入命令的输入期
间同步读取 24 位转换数据），请在输入数据中包含一个或多个前导填充字节，以匹配输出帧的长度。当配置一系
列寄存器（忽略转换数据）时，使用最小16 位帧大小可提高吞吐量。
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CS
16
8
SCLK
SDI
80h + Address[3:0]
Data (B)
Reg data
Data (B)
(A)
SDO/DRDY
A. 第一个SCLK 之前SDO/DRDY 的先前状态。
B. 数据可以是转换数据，或者如果是寄存器数据，则该字段为寄存器数据字节+ 一个00h 填充字节。
图8-37. 写入寄存器数据，最小16 位帧大小
图 8-38 展示了使用最大 40 位帧大小的写入寄存器操作示例。图中还展示了全双工操作，以便同时显示命令的输
入和转换数据的输出。输入帧以两个无关 字节作为前缀，来匹配输出帧，从而传输所有转换数据字节。通过读回
寄存器数据或检查 STATUS 字节的 SPI_ERR 位是否存在输入字节 CRC 错误，验证写入操作是否成功。如果发
生输入 SPI CRC 错误，则设置 SPI_ERR，并阻止进一步的寄存器写入操作（STATUS 寄存器除外），直至通过
将1b 写入同一个SPI_ERR 位来复位。
CS
40
8
16
24
32
SCLK
SDI
CRC-IN (A)
80h + Address[3:0]
Data (C)
Reg data
Data (C)
don’t care
don’t care
Data (C)
CRC-OUT (A)
STATUS (B)
(D)
SDO/DRDY
A. 可选的CRC 字节。如果禁用了CRC，则帧会缩短一个字节。
B. 可选的STATUS 字节。如果禁用了STATUS，则帧会缩短一个字节。
C. 数据字段为24 位转换数据，或者如果在前一帧中发送了读取寄存器命令，则为寄存器数据字节+ 两个00h 填充字节。
D. 第一个SCLK 之前SDO/DRDY 的先前状态。
图8-38. 写入寄存器数据，最大40 位帧大小
8.5.1.8 读取转换数据
通过将 CS 置为低电平，并通过应用 SCLK 直接移出数据（不使用命令）来读取转换数据。对转换数据进行缓
冲，从而在下一个 DRDY 下降沿之前的一个 fMOD 时钟周期内读取数据。在下一个转换数据准备就绪前，可以多
次读取转换数据。如果在前一帧中发送了寄存器读取命令，则寄存器数据会替换转换数据。
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图8-39 展示了在禁用STATUS 和CRC 字节时读取24 位转换数据的示例。
(C)
DRDY
CS
8
16
24
SCLK
SDI
00h
00h
00h
LSB Data(B)
MID Data(B)
MSB Data(B)
(A)
SDO/DRDY
A. 在第一个SCLK 之前，当SDO_MODE = 0b 时，SDO/DRDY 是之前的状态。否则，SDO/DRDY 跟随DRDY。
B. 数据字段为两个字节（16 位分辨率）或三个字节（24 位分辨率）。
C. 在同步和启动/停止控制模式下，DRDY 在第八个SCLK 下降沿恢复高电平。在单次触发控制模式下，DRDY 保持低电平，直至启动新的
转换。
图8-39. 转换数据读取、短格式
图8-40 是长格式读取数据操作的示例，其中包括 STATUS 字节和CRC 字节。此示例还展示了当寄存器命令是输
入，同时转换数据是输出时，可选择使用全双工传输。如果不需要输入命令，则输入字节为 00h、00h 和 D7h。
输出CRC (CRC-OUT) 代码计算包括 STATUS 字节。如果在MSB 数据的第 8 个SCLK 之后停止转换数据回读，
则DRDY 恢复高电平，STATUS 字节的DRDY 位变为低电平，以便指示数据读取尝试。
(E)
DRDY
CS
40
8
16
24
32
SCLK
SDI
CRC-IN (A)
Command Byte 2
LSB Data (C)
Command Byte 1
MID Data (C)
don’t care
don’t care
CRC-OUT (A)
MSB Data (C)
STATUS (B)
(D)
SDO/DRDY
A. 可选的CRC 字节。如果禁用了CRC，则帧会缩短一个字节。
B. 可选的STATUS 标头。如果禁用了STATUS，则帧会缩短一个字节。
C. 数据是两个字节（16 位分辨率）或三个字节（24 位分辨率）。
D. 如果SDO_MODE 位= 0，则保持SDO/DRDY 的之前状态，直至SCLK 开始。否则，SDO/DRDY 跟随DRDY。
E. 在同步和启动/停止控制模式下，DRDY 在第16 个SCLK 下降沿（MS 数据字节的第8 位）恢复高电平。在单次触发控制模式下，DRDY
保持低电平，直至启动新的转换。
图8-40. 转换数据读取，长格式
正常运行时，转换数据就绪的读数与 DRDY 信号同步，但数据可以异步读取到 DRDY。但是，当在靠近 DRDY
下降沿的位置读取转换数据时，可能会不确定输出的是以前的数据还是新的数据。如果 SCLK 移位操作在 DRDY
下降沿之前至少一个fMOD 时钟周期开始，则提供旧数据。如果移位操作在DRDY 下降沿之后至少一个fMOD 时钟
周期开始，则输出新数据。STATUS 字节的DRDY 位指示数据是旧数据（以前读取的数据）还是新数据。
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8.5.1.8.1 转换数据
转换数据以二进制补码格式进行编码，MSB 在前（符号位），分辨率可编程为24 位或16 位。24 位或16 位分辨
率通过 CONFIG1 寄存器的 DATA 位进行编程。由于 16 位量化噪声，16 位数据的 SNR 限制为 98.1dB。表8-17
展示了24 位分辨率模式下标准和扩展输入范围的输出代码。当输入信号超过各自的正负满量程值时，转换数据削
平为正负满量程代码值。
表8-17. 24 位温度数据格式
24 位输出数据(2)
差分输入电压(V)(1)
标准范围
扩展范围
1.25 · k · VREF · (223 –1) / 223
k · VREF · (223 –1) / 223
k · VREF / 223
7FFFFFh
7FFFFFh
7FFFFFh
000001h
000000h
FFFFFFh
800000h
800000h
666666h
000001h
000000h
FFFFFFh
99999Ah
800000h
0
–k · VREF / 223
–k · VREF
–1.25 · k · VREF
(1) K = 1 倍或2 倍输入范围选项。
(2) 理想输出数据，不包括偏移和增益误差以及OSR 值小于32 时更低的分辨率。
8.5.1.8.2 数据就绪
有多种方法可用于确定转换数据何时准备好回读。
1. 硬件：监控DRDY 或SDO/DRDY 引脚
2. 软件：监控STATUS 字节的DRDY 位
3. 时钟计数：计算用于预测数据何时就绪的ADC 时钟数
8.5.1.8.2.1 DRDY
DRDY 是数据就绪输出信号。当转换开始或重新同步时，DRDY 驱动为高电平；而当转换数据就绪时，DRDY 驱
动为低电平。在转换数据读取期间，DRDY 在第8 个SCLK 处被驱动回高电平。此行为适用于同步和启动/停止控
制模式。在一次性控制模式下，DRDY 在转换数据读取期间保持低电平。如果将 ADC 编程为进入待机模式
（STBY_MODE 位 = 1b），DRDY 将在转换为低电平后三个 fCLK 周期驱动回高电平。如果未读取转换数据，
DRDY 会在下一个下降沿之前产生高脉冲。有关每个转换控制模式的DRDY 操作的详细信息，请参阅同步部分。
无论CS 为高电平还是低电平，DRDY 都是有源输出。
8.5.1.8.2.2 SDO/DRDY
SDO/DRDY 是一个双功能输出引脚，可通过编程自动将模式从数据就绪（不读取数据时）更改为数据输出模式
（读取数据时）。在此模式下，该引脚取代了 DRDY 引脚的功能，以节省 SPI I/O 线的数量。当编程为双功能模
式且 CS 处于低电平时，SDO/DRDY 会对 DRDY 引脚进行镜像，直至 SCLK 的第一个上升沿为止，此时引脚会
更改模式以提供数据输出。当数据读取操作完成时（SCLK 的第24 个下降沿，或者如果包括 CRC 和STATUS 字
节，则为第40 个下降沿），引脚恢复为镜像DRDY。DATA_MODE[1:0] 位= 01b 可对双功能模式进行编程。10b
设置也运行双模功能，但在 CS 为高电平时将 SDO/DRDY 保持为有效输出。图 8-41 说明了 SDO/DRDY 的运
行。
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(A)
DRDY
CS
8
16
24
SCLK
Previous Data
MID Data
MID Data
MID Data
LSB Data
LSB Data
LSB Data
MSB Data
MSB Data
MSB Data
SDO/DRDY
(DATA_MODE[1:0] = 00b)
DRDY
DRDY
DRDY
DRDY
SDO/DRDY
(DATA_MODE[1:0] = 01b)
SDO/DRDY
(DATA_MODE[1:0] = 10b)
A. 在同步和启动/停止控制模式下，DRDY 在第八个SCLK 下降沿（MSB 数据的第八位）恢复为高电平。在单次触发控制模式下，DRDY
保持低电平，直至启动新的转换。
图8-41. SDO/DRDY 和DRDY 功能
8.5.1.8.2.3 DRDY 位
确定数据就绪的软件方法是轮询 DRDY 位（STATUS 字节的位 0）。当 DRDY = 1b 时，数据是上一次数据读取
操作中的新数据，否则提供的数据是之前的数据。读取数据后，该位将保持清零状态，直到下一个转换数据就
绪。为了避免丢失数据，至少像输出数据速率一样轮询该位。
8.5.1.8.2.4 时钟计数
确定数据何时就绪的另一种方法是计算时钟周期。这种方法只有在使用外部时钟时才可行，因为内部时钟振荡器
无法观察到。同步或转换开始后，第一次转换的时钟周期数比正常转换数据周期大。第一次转换的时钟周期等于
延迟时间，如数字滤波器部分所列。
8.5.1.8.3 STATUS 字节
STATUS 是一个作为转换数据前缀的可选字节。有关 STATUS 字节字段说明，请参阅表 8-23。通过设置
CONFIG3 寄存器的 STATUS 位来启用 STATUS 字节。与转换数据一起发送的 STATUS 字节具有与 STATUS 寄
存器相同的内容。
8.5.1.9 菊花链运行
在使用多个 ADC 的同步采样系统中，菊花链串连接可减少主机控制器的 SPI I/O 数量。菊花链连接将一个器件的
SPI 输出连接到下一个器件的 SPI 输入，因此链式连接的器件对主机控制器显示为单个逻辑器件。菊花链运行无
需特殊编程，只需应用额外的移位时钟即可访问链中的所有器件。为了简化操作，对每个器件的 SPI 帧大小进行
编程（例如，当启用所有器件的CRC 选项时，从而产生32 位帧大小）。
图 8-42 展示了以菊花链配置连接的四个器件。ADS127L21 (1) 的 SDI 连接到主机 SPI 数据输出，ADS127L21
(4) 的 SDO/DRDY 连接到主机 SPI 数据输入。该链中的所有器件同时进行移位操作。每个 ADC 完成转换数据移
动后，SDI 的移入数据出现在 SDO/DRDY 中，以驱动链中下一个器件的 SDI。移位操作将继续，直至到达链中的
最后一个器件。当 CS 置为高电平时，SPI 帧结束，此时将解释移入每个器件的数据。SDO/DRDY 引脚必须编程
为仅数据输出模式。
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IOVDD
IOVDD
IOVDD
IOVDD
ADS127L21 (4)
ADS127L21 (3)
ADS127L21 (2)
ADS127L21 (1)
SPI Controller
Data Out
Chip Select
SCLK
SDO/DRDY SDI
SDO/DRDY SDI
SDO/DRDY SDI
SDO/DRDY SDI
CS
CS
CS
CS
SCLK
SCLK
SCLK
SCLK
Data In
图8-42. 菊花链连接
图8-43 展示了在器件上电后的初始通信时使用的每个器件的24 位帧大小。
CS
SDI
ADC #4 DATA ADC #3 DATA ADC #2 DATA ADC #1 DATA
(ADC #1)
SCLK
96 SCLK with 24-bit frames
图8-43. 24 位数据输入序列
为了输入数据，主机首先移入用于链中最后一个器件的数据。每个 ADC 的输入字节数的大小与输出帧大小相匹
配。默认帧大小为 24 位，因此最初每个 ADC 需要三个字节，方法是在两个命令字节前添加一个填充字节作为前
缀。首先是ADC (4) 的输入数据，然后是ADC (3) 的输入数据，依此类推。
图8-44 展示了图8-42 的菊花链写入寄存器操作的详细输入数据序列。显示了每个ADC 的40 位帧（24 位数据，
启用了STATUS 和CRC 字节）。每个ADC 的命令操作可能不同。读取寄存器操作需要第二个帧操作来读取寄存
器数据。
Daisy-chain frame
CS
160
40
48
152
8
16
24
32
SCLK
SDI
(Device #1)
80h + address[3:0] 4
Reg data 4
LSB data 4
CRC-IN 4 (A)
00h
CRC-IN 1
Reg data 1
LSB data 1
00h
00h
MID data 4
CRC-OUT 4 (A)
STATUS 4 (C)
SDO/DRDY
(Device #4)
(B)
CRC-OUT 1
STATUS 3
MSB data 4
A. 可选的CRC 字节。如果禁用了CRC，则各个帧会缩短一个字节。
B. 在应用SCLK 之前SDO/DRDY 的前一状态。
C. 可选的STATUS 字节。如果禁用STATUS，则各个帧将缩短一个字节。
图8-44. 菊花链连接中的寄存器数据写入
图 8-45 展示了从图 8-42 中提供的器件连接中读取转换数据的时钟序列。此示例说明了 32 位输出帧（24 位数
据，启用了CRC 字节）。ADC (4) 的输出数据排在第一位，然后是ADC (3) 的数据，依此类推。移出数据所需的
总时钟数由每帧位数乘以链中器件数得出。在此示例中，32 位输出帧× 四个器件得到128 个总时钟。
Daisy-chain frame
CS
40
120
128
8
16
24
32
SCLK
SDI
(Device #1)
D7h (A)
D7h
00h
00h
00h
00h
00h
SDO/DRDY
(Device #4)
(B)
LSB data 1
CRC-OUT 1
LSB data 4
CRC-OUT 4
MSB data 3
MID data 4
MSB data 4
A. 可选的CRC 字节。如果禁用了CRC，则各个帧会缩短一个字节。
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B. 在应用SCLK 之前SDO/DRDY 的前一状态。
图8-45. 菊花链连接中的转换数据读取
如方程式22 所示，以菊花链配置连接的器件数上限受SCLK 信号频率、数据速率和每帧位数的限制。由于来自每
个ADC 的数据也是串行读取的，因此同样的限制也适用于并行连接的SPI。
Maximum devices in a chain = ⌊fSCLK / (fDATA · bits per frame)⌋
(22)
例如，如果 fSCLK = 20MHz，fDATA = 100kSPS，并且使用了 32 位帧，则菊花链连接的器件的数量上限是：
⌊20MHz / (100kHz · 32)⌋ = 6。
8.5.1.10 3 线SPI 模式
ADC 可通过将CS 接地来选择3 线SPI 操作。通过在上电时或复位后将 CS 接地，可进入3 线模式。3 线SPI 模
式由STATUS 寄存器的7 (CS_MODE) 位来指示。当CS 置为高电平时，器件会变为4 线SPI 模式。
由于CS 不再在3 线模式下控制帧时序，因此ADC 会对SCLK 进行计数以确定帧的开始和结束。SCLK 位数必须
由主机控制并且必须与输出帧的大小相匹配。每帧的位数取决于器件配置。表8-15 中给出了输出帧的大小。由于
帧时序由SCLK 的数量决定，因此应避免SCLK 意外转换，例如在上电时发生的转换。
3 线SPI 模式和 4 线模式支持相同的指令格式和时钟，但3 线模式没有 CS 切换。除了可编程滤波器系数的读取/
写入操作（这种情况下，帧之间需要10 个fCLK 周期延迟）外，其余寄存器在帧之间没有等待时间。
8.5.1.10.1 3 线SPI 模式帧复位
在 3 线 SPI 模式下，意外的 SCLK 转换会导致帧错位，从而导致 SPI 同步丢失。如图 8-46 所示，通过发送 SPI
复位模式，可以重新同步 SPI。复位模式在第 64 个SCLK 出现，至少连续63 个1，后跟一个0。第65 个SCLK
启动一个新的 SPI 帧。或者，可以通过切换 RESET 或通过通过 SPI 输入模式进行复位 部分中所述的复位模式完
全复位ADC。
1
64
SCLK
SDI
SPI Reset
图8-46. 3 线模式SPI 复位模式
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8.5.1.11 SPI CRC
SPI 循环冗余校验 (CRC) 是一种 SPI 校验代码，用于检测与主机控制器之间的传输错误。主机将一个输入 CRC
字节与 ADC 上的输入数据一起传输，ADC 将一个 CRC 字节与 SDO/DRDY 上的输出数据一起传输。通过
CONFIG3 寄存器的SPI_CRC 位启用SPI CRC 错误检查。
主机通过对两个命令字节进行计算，生成 CRC 代码。填充到帧开头的任何输入字节都不包括在 CRC 计算中。
ADC 根据在两个输入命令字节上计算的内部代码来检查输入命令CRC 代码。如果CRC 代码不匹配，则不会执行
命令，并且会在 STATUS 字节中设置 SPI_ERR 位。除了 STATUS 寄存器，还阻止寄存器写入操作，以便可以通
过将 1b 写入 SPI_ERR 位来清除 SPI CRC 错误。除非在寄存器读取命令的 SPI 帧中检测到 SPI_CRC 错误，否
则不会阻止寄存器读取操作。
用于计算输出 CRC 代码的字节数取决于帧中传输的数据量。输出 CRC 代码之前的所有数据字节都用于 CRC 计
算。表8-18 展示了用于输出CRC 计算的字节数。
表8-18. 输出CRC 代码的字节计数
字节字段说明
字节计数
2
16 位转换数据
2
3
3
3
4
4
寄存器数据的一个字节+ 00h 填充字节
16 位转换数据+ STATUS 字节
24 位转换数据
寄存器数据的一个字节+ 两个00h 填充字节
24 位转换数据+ STATUS 字节
寄存器数据的一个字节+ 三个00h 填充字节
CRC 值是具有CRC 多项式的可变长度参数按位异或 (XOR) 运算的8 位或16 位余数。ADS127L21 根据CRC 功
能使用 8 位和 16 位 CRC 长度。8 位 CRC 用于 SPI、主程序存储器和 IIR 滤波器系数。8 位 CRC 基于 CRC-8-
ATM (HEC) 多项式：X8 + X2 + X1 + 1。多项式的九个系数为：1 00000111。
16 位 CRC 专门用于 128 FIR 滤波器系数。16 位 CRC 基于 CRC-16-IBM 多项式：X16 + X15 + X2 + 1。17 个系
数为1 10000000 00000101。
以下程序会计算CRC 值：
1. 通过在LSB 中附加0 来将初始数据值左移8 位（16 位CRC 为16 位），从而创建新的数据值。
2. 使用FFh（16 位CRC 为FFFFh）对步骤1 中新数据值的MSB 执行初始XOR 运算。
3. 将CRC 多项式的MSB 与数据的最左侧的逻辑1 对齐。
4. 未与CRC 多项式对齐的数据值位会移出并附加到新XOR 结果的右侧。将数据值与对齐的CRC 多项式进行
XOR 运算。XOR 运算会创建一个新的较短长度值。
5. 如果XOR 结果小于或等于8 位或16 位CRC 长度，该程序结束，生成8 位或16 位CRC 代码结果。否则，
使用当前XOR 结果在步骤3 继续进行XOR 运算。循环迭代次数取决于初始数据的值。
8.5.2 寄存器存储器CRC
CRC 用于检测用户寄存器存储器中的意外更改。寄存器存储器由三个具有相应 CRC 值的空间组成：主程序存储
器、FIR 滤波器系数存储器和 IIR 滤波器系数存储器。错误标志指示三个空间中的 CRC 错误（请参阅 STATUS2
寄存器）。这些标志进行“或”运算，以便设置 STATUS1 寄存器的全局寄存器映射 CRC 错误标志
(CRC_ERR)。通过设置CONFIG3 寄存器的REG_CRC 位可启用CRC 功能。
8.5.2.1 主程序存储器CRC
使用 SPI CRC 部分显示的 8 位 CRC 多项式在寄存器地址 00h 至 11h（不包括地址 02h、03h 和 04h，即
STATUS1、STATUS2 和 CONTROL 寄存器）之间的范围内计算主程序存储器 CRC。只要程序存储器发生更
改，就向 MAIN_CRC 寄存器写入 CRC 值。ADC 会将该值与内部计算进行比较。如果这些值不匹配，则设置
STATUS2 寄存器中的 M_CRC_ERR 位。此错误与其他 CRC 存储器错误进行“或”运算，并显示在 STATUS1
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寄存器的全局 CRC_ERR 中。如果设置了 M_CRC_ERR，请检查存储器内容并更新 CRC 值。让 ADC 延迟计算
内部 CRC，然后向该位写入 1b 以进行清除。通过设置 CONFIG3 寄存器的 REG_CRC 位可启用 CRC 错误检
测。
由于在器件生产期间可能会在无通知的情况下更改 REV_ID，因此计算 CRC 值时，请读取 REV_ID 寄存器的内
容。
8.5.2.2 FIR 滤波器系数CRC
FIR 滤波器系数 CRC 用于验证 FIR 系数存储器。FIR CRC 值是使用 128 个 32 位 FIR 系数（包括以零值结尾的
系数）计算得出的。16 位CRC 多项式用于FIR 存储器（有关详细信息，请参阅SPI CRC 部分）。FIR 系数加载
到 ADC 后，将 16 位 CRC 值写入两个八位 FIR CRC 寄存器（参阅 FIR_CRC1 和 FIR_CRC0 寄存器）。ADC
会将 CRC 值与内部计算进行比较。如果这些值不匹配，则设置 STATUS2 寄存器中的 F_CRC_ERR 位。该位与
其他 CRC 错误标志进行“或”运算，以设置 STATUS1 寄存器的全局 CRC_ERR 位。如果错误标志被置位，则
检查 FIR 系数内容并更新 CRC 值，然后禁用并重新启用 REG_CRC 位以清除该位。如果 FIR3 滤波器被
FILTER2 寄存器的FIR3_DIS 位禁用，则FIR 系数CRC 被禁用。
8.5.2.3 IIR 滤波器系数CRC
IIR 滤波器系数 CRC 会验证 IIR 系数存储器。IIR CRC 值是使用 8 位 CRC 多项式根据 25 个 32 位 IIR 系数计算
得出的；请参阅 SPI CRC 部分。将 IIR 系数加载到 ADC 后，将 8 位 CRC 值写入 IIR_CRC 寄存器。ADC 会将
CRC 值与内部计算进行比较。如果这些值不匹配，STATUS2 寄存器的 I_CRC_ERR 位将被置位，该位与其他
CRC 错误标志进行逻辑或运算，以设置 STATUS1 寄存器的全局 CRC_ERR 位。如果错误位被置位，则检查 IIR
系数内容并更新 CRC 值，然后禁用并重新启用 REG_CRC 位以清除该位。如果 IIR 滤波器也被 FILTER2 寄存器
的IIR_DIS 位禁用，则IIR 系数CRC 被禁用。
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8.6 寄存器
表8-19 展示了ADS127L21 寄存器映射。每次执行SPI 操作时，寄存器数据一次从一个寄存器字节读取或写入一
个寄存器字节。FIR_BANK 和IIR_BANK 寄存器使用单个地址来读取或写入滤波器系数。写入比CONTROL 寄存
器（地址 = 04h）更高的任何寄存器地址都会导致转换重新启动和同步丢失。如果转换停止（START 引脚为低电
平或写入STOP 位），则在寄存器写入后不会重新开始转换。
表8-19. ADS127L21 寄存器映射概述
位7
位6
位5
位4
位3
位2
位1
位0
地址
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
10h
11h
12h
13h
14h
15h
16h
17h
寄存器
DEV_ID
默认值
02h
DEV_ID[7:0]
REV_ID[7:0]
REV_ID
xxh
STATUS1
STATUS2
CONTROL
MUX
x1100xxxb
00h
CS_MODE
ALV_FLAG
POR_FLAG
SPI_ERR
CRC_ERR
ADC_ERR
MOD_FLAG
F_CRC_ERR
启动
DRDY
M_CRC_ERR
STOP
I_CRC_ERR
保留
00h
RESET[5:0]
保留
00h
MUX[1:0]
CONFIG1
CONFIG2
CONFIG3
FILTER1
FILTER2
FILTER3
OFFSET2
OFFSET1
OFFSET0
GAIN2
00h
EXT_RNG
REF_RNG
START_MODE[1:0]
OUT_DRV
INP_RNG
VCM
REFP_BUF
AINP_BUF
STBY_MODE
REG_CRC
AINN_BUF
PWDN
状态
数据
08h
SPEED_MODE[1:0]
保留
00h
CLK_SEL
CLK_DIV[1:0]
FLTR_SEL[2:0]
SPI_CRC
FLTR_OSR[4:0]
FIR2_DIS
保留
00h
01h
DELAY[2:0]
FLTR_SEQ
FIR3_DIS
IIR_DIS
保留
01h
DATA_MODE[1:0]
保留
00h
OFFSET[23:16]
00h
OFFSET[15:8]
OFFSET[7:0]
GAIN[23:16]
00h
40h
GAIN1
00h
GAIN[15:8]
GAIN0
00h
GAIN[7:0]
MAIN_CRC
FIR_BANK
FIR_CRC1
FIR_CRC0
IIR_BANK
IIR_CRC
00h
MAIN_CRC[7:0]
FIR_BANK[7:0]
FIR_CRC[15:8]
FIR_CRC[7:0]
IIR_BANK[7:0]
IIR_CRC[7:0]
xxh
xxh
xxh
xxh
xxh
表8-20 列出了寄存器的访问代码。
表8-20. 寄存器访问代码
说明
访问类型
读取
代码
R
只读
W
写入
只写入
读取和写入
R/W
-n
读取和写入
复位或默认值
复位后的值或默认值
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8.6.1 DEV_ID 寄存器（地址= 00h）[复位= 02h]
返回寄存器映射概述。
图8-47. DEV_ID 寄存器
7
6
5
4
3
2
1
0
DEV_ID[7:0]
R-02h
表8-21. DEV_ID 寄存器字段说明
位
字段
DEV_ID[7:0]
类型
复位
说明
7:0
R
02h
器件ID。
02h = ADS127L21
8.6.2 REV_ID 寄存器（地址= 01h）[复位= xxh]
返回寄存器映射概述。
图8-48. REV_ID 寄存器
7
6
5
4
3
2
1
0
REVID[7:0]
R-xxxxxxxxb
表8-22. REV_ID 寄存器字段说明
位
字段
REV_ID[7:0]
类型
复位
说明
7:0
R
xxxxxxxxb
裸片修订ID。
裸片修订ID 可在器件生产期间更改，恕不另行通知。
8.6.3 STATUS1 寄存器（地址= 02h）[复位= x1100xxxb]
返回寄存器映射概述。
图8-49. STATUS1 寄存器
7
6
5
4
3
2
1
0
CS_MODE
R-xb
ALV_FLAG
R/W-1b
POR_FLAG
R/W-1b
SPI_ERR
R/W-0b
CRC_ERR
R-0b
ADC_ERR
R-xb
MOD_FLAG
R-xb
DRDY
R-xb
表8-23. STATUS1 寄存器字段说明
位
字段
类型
复位
说明
7
CS_MODE
R
xb
CS 模式。
此位指示4 线或3 线SPI 模式。在上电时或复位后由CS 的状态来确
定模式。
0b = 4 线SPI 操作（CS 处于活动状态）
1b = 3 线SPI 操作（CS 连接至低电平）
6
ALV_FLAG
R/W
1b
模拟电源低电压标志。
此位指示在模拟电源上检测到低电压状况。写入1b 清除标志，以便
检测下一个低电压状况。
0b = 自上次清除标志以来未检测到低电压
1b = 检测到低电压
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表8-23. STATUS1 寄存器字段说明(continued)
位
字段
类型
复位
说明
5
POR_FLAG
R/W
1b
上电复位(POR) 标志。
此位指示由IOVDD 电源欠压或用户启动的复位所引起的器件上电复
位。写入1b 清除标志，以便检测下一个复位。
0b = 自上次清除标志起没有复位
1b = 发生器件复位
4
SPI_ERR
R/W
0b
SPI 通信CRC 错误。
此位指示SPI CRC 错误。如果设置此位，则会阻止寄存器写入操作，
但允许清除错误的STATUS 寄存器除外（写入1b 以清除错误）。寄
存器读取操作仍然有效。通过CONFIG4 寄存器的SPI_CRC 位启用
SPI CRC 错误检测。
0b = 无SPI CRC 错误
1b = SPI CRC 错误
3
CRC_ERR
R
0b
全局存储器CRC 错误。
此位是对主存储器、FIR 系数和IIR 系数CRC 错误进行逻辑或运算。
如果写入相关CRC 寄存器的值与ADC 计算不匹配，则会在
STATUS2 寄存器的I_CRC_ERR、F_CRC_ERR 和M_CRC_ERR
位设置各个错误位。当清除各个CRC 错误时，此标志自动清零。设
置CONFIG3 寄存器的REG_CRC 位以启用存储器CRC 错误检查。
0b = 无全局存储器CRC 错误
1b = 全局存储器CRC 错误
2
1
ADC_ERR
R
R
xb
xb
内部ADC 错误。
ADC_ERR 指示内部错误。执行下电上电或复位器件。
0b = 无ADC 错误
1b = ADC 错误
MOD_FLAG
调制器饱和标志。
此位指示转换周期中发生的调制器饱和。该标志在转换周期结束时有
效。
0b = 无调制器饱和
1b = 在转换周期中发生调制器饱和
0
DRDY
R
xb
数据就绪位。
当新的转换数据准备就绪时，该位置位。该位是DRDY 引脚的反向信
号。轮询此位代替DRDY 引脚以确定转换数据是新数据还是来自最后
一次读取操作的重复数据。在单次触发控制模式下，此位保持为1b，
直至开始新的转换。
0b = 数据不是新数据
1b = 数据是新数据
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8.6.4 STATUS2 寄存器（地址= 03h）[复位= 00h]
返回寄存器映射概述。
图8-50. STATUS2 寄存器
7
6
5
4
3
2
1
0
RESERVED
R-00000b
I_CRC_ERR
R-0b
F_CRC_ERR
R-0b
M_CRC_ERR
R/W-0b
表8-24. STATUS2 寄存器字段说明
位
字段
保留
类型
复位
说明
7:3
2
R
00000b
保留
I_CRC_ERR
F_CRC_ERR
M_CRC_ERR
R
0b
0b
0b
IIR 系数存储器CRC 错误。
如果写入IIR 存储器CRC 寄存器（寄存器地址17h）的值与内部计算
不匹配，则会将错误标记到此位和STATUS1 寄存器的全局
CRC_ERR 位。通过更正IIR_CRC 寄存器值并禁用和重新启用寄存
器CRC 校验（CONFIG3 寄存器的REG_CRC 位）来清除错误。设
置REG_CRC 位（CONFIG3 寄存器）以启用IIR 存储器错误检查。
0b = 无IIR 系数存储器CRC 错误
1b = IIR 系数存储器CRC 错误
1
R
FIR 系数存储器CRC 错误。
如果写入FIR 存储器CRC 寄存器（寄存器地址14h 和15h）的值与
内部计算不匹配，则会将错误标记到此位和STATUS1 寄存器的全局
CRC_ERR 位。通过更正FIR_CRC 寄存器值并禁用和重新启用寄存
器CRC 校验（CONFIG3 寄存器的REG_CRC 位）来清除错误。设
置REG_CRC 位（CONFIG3 寄存器）以启用寄存器组错误检查。
0b = 无FIR 系数存储器组CRC 错误
1b = FIR 系数存储器CRC 错误
0
R/W
主存储器CRC 错误。
如果写入主寄存器存储器CRC 寄存器（寄存器地址12h）的值与内
部计算不匹配，则会将错误标记到此位和STATUS1 寄存器的全局
CRC_ERR 位。通过更正MAIN_CRC 寄存器值，然后向此位写入1b
来清除错误。设置REG_CRC 位（CONFIG3 寄存器）以启用寄存器
组错误检查。
0b = 无主存储器CRC 错误
1b = 主存储器CRC 错误
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8.6.5 CONTROL 寄存器（地址= 04h）[复位= 00h]
返回寄存器映射概述。
图8-51. CONTROL 寄存器
7
6
5
4
3
2
1
0
RESET[5:0]
W-000000b
STOP
W-0b
启动
W-0b
表8-25. CONTROL 寄存器字段说明
位
字段
类型
复位
说明
7:2
RESET[5:0]
W
000000b
器件复位。
写入010110b 以复位ADC。在同一写入操作中，相邻的START 和
STOP 位必须设置为00b 以复位ADC。这些位始终读取000000b。
1
W
0b
启动
开始转换
通过写入1b 来启动或重新启动转换。在一次性控制模式下，启动一
次转换。在启动/停止控制模式下，转换开始并继续，直到被STOP 位
停止。在转换正在进行时向START 位写入1b 会重新启动转换。该位
在同步控制模式下无效。向START 和STOP 位写入1b 无效。
START 位为自清零，始终读取0b。
0b = 无操作
1b = 启动或重新启动转换
0
W
0b
停止
停止转换。
该位在当前转换完成后停止转换。该位在同步控制模式下无效。向
START 和STOP 写入1b 无效。STOP 为自清零，始终读取0b。
0b = 无操作
1b = 在当前转换完成后停止转换
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8.6.6 MUX 寄存器（地址= 05h）[复位= 00h]
返回寄存器映射概述。
图8-52. MUX 寄存器
7
6
5
4
3
2
1
0
RESERVED
R-000000b
MUX[1:0]
R/W-00b
表8-26. MUX 寄存器字段说明
位
字段
类型
复位
说明
7:2
1:0
R
000000b
00b
保留
保留
MUX[1:0]
读/写
输入多路复用器选择。
这些位选择模拟输入的极性并选择测试模式。有关详细信息，请参阅
模拟输入部分。
00b = 正常输入极性
01b = 反相输入极性
10b = 偏移和噪声测试：AINP 和AINN 断开，ADC 输入在内部短接
至(AVDD1 + AVSS)/2
11b = 共模测试：ADC 输入在内部短接并连接至AINP
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8.6.7 CONFIG1 寄存器（地址= 06h）[复位= 00h]
返回寄存器映射概述。
图8-53. CONFIG1 寄存器
7
6
5
4
3
2
1
0
EXT_RNG
R/W-0b
REF_RNG
R/W-0b
INP_RNG
R/W-0b
VCM
REFP_BUF
R/W-0b
AINP_BUF
R/W-0b
AINN_BUF
R/W-0b
数据
R/W-0b
R/W-0b
表8-27. CONFIG1 寄存器字段说明
位
字段
数据
类型
复位
说明
7
R/W
0b
数据分辨率选择。
该位会选择输出数据分辨率。
0b = 24 位分辨率
1b = 16 位分辨率
6
5
EXT_RNG
REF_RNG
R/W
R/W
0b
0b
扩展输入范围选择。
该位将输入范围扩展了25%。有关更多详细信息，请参阅输入范围部
分。
0b = 标准输入范围
1b = 25% 扩展输入范围
电压基准范围选择。
对该位进行编程可选择低基准电压范围或高基准电压范围，以便与施
加的基准电压一致。有关基准电压范围，请参阅建议运行条件表。当
选择高基准范围时，INP_RNG 位会在内部覆盖1 倍输入范围。
0b = 低基准范围
1b = 高基准范围
4
INP_RNG
R/W
0b
输入范围选择。
该位会选择1 倍或2 倍输入范围。有关更多详细信息，请参阅输入范
围部分。
0b = 1 倍输入范围
1b = 2 倍输入范围
3
2
1
0
VCM
R/W
R/W
R/W
R/W
0b
0b
0b
0b
VCM 输出使能。
该位会启用VCM 输出电压引脚。VCM 电压为(AVDD1 + AVSS) / 2。
0b = 禁用
1b = 启用
REFP_BUF
AINP_BUF
AINN_BUF
基准正缓冲器使能。
该位会启用REFP 基准输入预充电缓冲器。
0b = 禁用
1b = 启用
模拟输入正缓冲器使能。
该位会启用AINP 模拟输入预充电缓冲器。
0b = 禁用
1b = 启用
模拟输入负缓冲器使能。
该位会启用AINN 模拟输入预充电缓冲器。
0b = 禁用
1b = 启用
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8.6.8 CONFIG2 寄存器（地址= 07h）[复位= 08h]
返回寄存器映射概述。
图8-54. CONFIG2 寄存器
7
6
5
4
3
2
1
0
RESERVED
R-0b
START_MODE[1:0]
R/W-00b
SPEED_MODE[1:0]
R/W-10b
STBY_MODE
R/W-0b
PWDN
R/W-0b
表8-28. CONFIG2 寄存器字段说明
位
字段
保留
类型
复位
说明
7:6
5:4
R
00b
保留
START_MODE[1:0]
00b
读/写
START 模式选择。
这些位对START 引脚的模式进行编程。有关更多详细信息，请参阅
同步部分。
00b = 启动/停止控制模式
01b = 一次性控制模式
10b = 同步控制模式
11b = 被保留
3:2
SPEED_MODE[1:0]
10b
读/写
速度模式选择。
这些位对器件的速度模式进行编程。所列的ADC 时钟频率对应于模
式。
00b = 低速模式(fCLK = 3.2MHz)
01b = 中速模式(fCLK = 12.8MHz)
10b = 高速模式(fCLK = 25.6MHz)
11b = 最大速度模式（fCLK = 32.768MHz，仅外部）
1
0
STBY_MODE
R/W
R/W
0b
0b
待机模式选择。
当转换停止时，该位会启用自动待机模式。
0b = 空闲模式；当转换停止时，ADC 保持全功率。
1b = 待机模式；当转换停止时，ADC 断电。转换重新开始时退出待
机模式。
PWDN
断电模式选择。
该位使ADC 断电。除SPI 操作和数字LDO 外，所有功能均断电，以
保留用户寄存器设置。
0b = 正常运行
1b = 断电模式
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8.6.9 CONFIG3 寄存器（地址= 08h）[复位= 00h]
返回寄存器映射概述。
图8-55. CONFIG3 寄存器
7
6
5
4
3
2
1
0
CLK_SEL
R/W-0b
CLK_DIV[1:0]
R/W-00b
OUT_DRV
R/W-0b
SPI_CRC
R/W-0b
REG_CRC
R/W-0b
STATUS
R/W-0b
保留
R-0b
表8-29. CONFIG3 寄存器字段说明
位
字段
类型
复位
说明
7
CLK_SEL
R/W
0b
时钟选择。
选择内部或外部时钟运行。
0b = 内部振荡器运行
1b = 外部时钟运行
6:5
CLK_DIV[1:0]
00b
读/写
时钟分频器选择。
选择内部或外部时钟的时钟分频因子。通过选择2 分频和16 分频时
钟分频因子，可以强制中速模式的低延迟滤波器OSR 值为所有其他
速度模式的值。有关速度模式的OSR 值列表，请参阅FILTER1 寄存
器。
00b = fCLK / 1
01b = fCLK / 2
10b = fCLK / 8
11b = fCLK / 16
4
OUT_DRV
R/W
0b
数字输出驱动选择。
选择数字输出的驱动强度。
0b = 全驱动强度
1b = 半驱动强度
3
2
RESERVED
SPI_CRC
R
0b
0b
保留
R/W
SPI CRC 使能。
该位启用SPI CRC 错误检测。启用后，器件会验证CRC 输入字节并
将CRC 字节附加到输出数据。如果检测到输入SPI CRC 错误，则
STATUS 字节的SPI_ERR 位会置位。向SPI_ERR 位写入1b 以清除
错误。
0b = 禁用
1b = 启用
1
REG_CRC
R/W
0b
存储器CRC 使能。
该位会启用主要、IIR 系数和FIR 系数存储器CRC 错误检查。如果写
入相关CRC 值寄存器的值与ADC 计算不匹配，则会向STATUS2 寄
存器的I_CRC_ERR、F_CRC_ERR 和M_CRC_ERR 错误位报告各
个错误。如果任何CRC 错误位被置位，则将STATUS1 寄存器中的
全局CRC 错误位(CRC_ERR) 置位。更正CRC 值后，切换
REG_CRC 位以清除I_CRC_ERR 和F_CRC_ERR 标志。
0b = 禁用
1b = 启用
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表8-29. CONFIG3 寄存器字段说明(continued)
位
字段
类型
复位
说明
0
STATUS
R/W
0b
STATUS1 字节输出使能。
对该位进行编程，以将STATUS1 寄存器数据作为转换数据的前缀。
读取寄存器时，STATUS1 寄存器数据也会作为寄存器数据输出的前
缀。
0b = 禁用
1b = 启用
8.6.10 FILTER1 寄存器（地址= 09h）[复位= 00h]
返回寄存器映射概述。
图8-56. FILTER1 寄存器
7
6
5
4
3
2
1
0
FLTR_SEL[2:0]
R/W-000b
FLTR_OSR[4:0]
R/W-00000b
表8-30. FILTER1 寄存器字段说明
位
字段
FLTR_SEL[2:0]
类型
复位
说明
7:5
000b
读/写
数字滤波器选择。
这些位的功能取决于由FLTR_OSR[4:0] 位选择的宽带或sinc 滤波器
模式。
如果由FLTR_OSR[4:0] 选择宽带滤波器，则这些位选择预设或可编
程FIR 滤波器系数。
000b = 预设FIR 滤波器系数
001b 至110b = 保留
111b = 可编程FIR 滤波器系数
如果由FLTR_OSR[4:0] 选择sinc 滤波器，这些位会选择sinc3 或
sinc4 第一级滤波器。
000b = Sinc4 第一级滤波器
001b = Sinc3 第一级滤波器
010b 至111b = 保留
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表8-30. FILTER1 寄存器字段说明(continued)
位
字段
FLTR_OSR[4:0]
类型
复位
说明
4:0
00000b
读/写
数字滤波器模式和过采样率选择。
这些位选择过采样率和滤波器模式（宽带或sinc）。对于sinc 滤波器
模式，由FLTR_SEL[2:0] 选择的sincx = sinc3 或sinc4 滤波器。如果
FIR2 或FIR3 被禁用，宽带滤波器OSR 值会减小2；如果FIR2 和
FIR3 被禁用，宽带滤波器OSR 值会减小4。输出数据速率等于
fMOD / OSR。
00000b = 宽带，OSR = 32
00001b = 宽带，OSR = 64
00010b = 宽带，OSR = 128
00011b = 宽带，OSR = 256
00100b = 宽带，OSR = 512
00101b = 宽带，OSR = 1024
00110b = 宽带，OSR = 2048
00111b = 宽带，OSR = 4096
01000b = Sincx，OSR = 12
01001b = Sincx，OSR = 16
01010b = Sincx，OSR = 24
01011b = Sincx，OSR = 32
01100b = Sincx，OSR = 64
01101b = Sincx，OSR = 128
01110b = Sincx，OSR = 256（167 中速模式）
01111b = Sincx，OSR = 333（256 中速模式）
10000b = Sincx，OSR = 512（333 中速模式）
10001b = Sincx，OSR = 667（512 中速模式）
10010b = Sincx，OSR = 1024（667 中速模式）
10011b = Sincx，OSR = 1333（1024 中速模式）
10100b = Sincx，OSR = 2048（1333 中速模式）
10101b = Sincx，OSR = 2667（2048 中速模式）
10110b = Sincx，OSR = 4096（2667 中速模式）
10111b = Sincx，OSR = 5333（4096 中速模式）
11000b = Sincx，OSR = 26667（13333 中速模式）
11001b = Sincx，OSR = 32000（16000 中速模式）
11010b = Sincx，OSR = 96000（48000 中速模式）
11011b = Sincx，OSR = 160000（80000 中速模式）
11100b = Sincx + sinc1，OSR = 26656（13334 中速模式）
11101b = Sincx + sinc1，OSR = 32000（16000 中速模式）
11110b = Sincx + sinc1，OSR = 96000（48000 中速模式）
11111b = Sincx + sinc1，OSR = 160000（80000 中速模式）
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8.6.11 FILTER2 寄存器（地址= 0Ah）[复位= 01h]
返回寄存器映射概述。
图8-57. FILTER2 寄存器
7
6
5
4
3
2
1
0
RESERVED
R/W-0b
DELAY[2:0]
R/W-000b
FLTR_SEQ
R/W-0b
FIR2_DIS
R/W-0b
FIR3_DIS
R/W-0b
IIR_DIS
R/W-1b
表8-31. FILTER2 寄存器字段说明
位
字段
类型
复位
说明
7
RESERVED
DELAY[2:0]
R
0b
保留
6:4
000b
读/写
转换启动延迟时间选择。
这些位设定了从START 引脚为高电平或写入START 位到第一次转换
开始之间的延迟时间(fMOD = fCLK / 2)。
000b = 0
001b = 4 / fMOD
010b = 8 / fMOD
011b = 16 / fMOD
100b = 32 / fMOD
101b = 128 / fMOD
110b = 512 / fMOD
111b = 1024 / fMOD
3
2
1
0
FLTR_SEQ
FIR2_DIS
FIR3_DIS
IIR_DIS
R/W
R/W
R/W
R/W
0b
0b
0b
1b
宽带滤波器计算序列。
该位对IIR 和FIR3 宽带滤波器段的计算序列进行编程。
0b = FIR3 然后IIR
1b = IIR 然后FIR3
宽带滤波器，FIR2 部分禁用。
该位会禁用宽带滤波器的FIR2 部分。
0b = 启用
1b = 禁用
宽带滤波器，FIR3 部分禁用。
该位会禁用宽带滤波器的FIR3 部分。
0b = 启用
1b = 禁用
宽带滤波器，IIR 部分禁用。
该位会禁用宽带滤波器的IIR 部分。
0b = 启用
1b = 禁用
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8.6.12 FILTER3 寄存器（地址= 0Bh）[复位= 01h]
返回寄存器映射概述。
图8-58. FILTER3 寄存器
7
6
5
4
3
2
1
0
RESERVED
R-000000b
DATA_MODE[1:0]
R/W-01b
表8-32. FILTER3 寄存器字段说明
位
字段
类型
复位
说明
7:2
1:0
Reserved[5:0]
R
000000b
保留
DATA_MODE[1:0]
01b
读/写
数据输出引脚功能选择。
这些位对SDO/DRDY 引脚的功能进行编程。对于SPI 菊花链连接，
请使用仅数据输出模式。
00b = SDO/DRDY 引脚为仅数据输出模式
01b = SDO/DRDY 为双模式：数据输出和数据就绪
10b = 与模式01b 相同，但SDO/DRDY 在CS 处于高电平时处于有
效状态
11b = 保留
8.6.13 OFFSET2、OFFSET1、OFFSET0 寄存器（地址= 0Ch、0Dh、0Eh）[复位= 00h、00h、00h]
返回寄存器映射概述。
图8-59. OFFSET2、OFFSET1、OFFSET0 寄存器
7
7
7
6
6
6
5
5
5
4
4
4
3
3
3
2
2
2
1
1
1
0
0
0
OFFSET[23:16]
R/W-00000000b
OFFSET[15:8]
R/W-00000000b
OFFSET[7:0]
R/W-00000000b
表8-33. OFFSET 寄存器字段说明
位
字段
OFFSET[23:0]
类型
复位
说明
23:0
R/W
000000h
用户偏移校准值。
三个寄存器构成24 位偏移校准字。OFFSET[23:0] 采用二进制补码表
示形式，并从转换结果中减去它。偏移运算在增益运算之前。
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8.6.14 GAIN2、GAIN1、GAIN0 寄存器（地址= 0Fh、10h、11h）[复位= 40h、00h、00h]
返回寄存器映射概述。
图8-60. GAIN2、GAIN1、GAIN0 寄存器
7
7
7
6
6
6
5
5
5
4
4
4
3
3
3
2
2
2
1
1
1
0
0
0
GAIN[23:16]
R/W-01000000b
GAIN[15:8]
R/W-00000000b
GAIN[7:0]
R/W-00000000b
表8-34. GAIN 寄存器字段说明
位
字段
GAIN[23:0]
类型
复位
说明
23:0
R/W
400000h
用户增益校准值。
三个寄存器构成24 位增益校准字。GAIN[23:0] 是直接二进制表示形
式，当增益= 1 时标准化为400000h。在执行偏移运算后，转换数据
会乘以GAIN[23:0] / 400000h。
8.6.15 MAIN_CRC 寄存器（地址= 12h）[复位= 00h]
返回寄存器映射概述。
图8-61. MAIN_CRC 寄存器
7
6
5
4
3
2
1
0
MAIN_CRC[7:0]
R/W-00000000b
表8-35. MAIN_CRC 寄存器字段说明
位
字段
MAIN_CRC[7:0]
类型
复位
说明
7:0
R/W
00h
主存储器CRC 值。
主存储器CRC 在寄存器0h 至1h 范围内计算，跳过寄存器2h、3h
和4h，然后在寄存器5h 至11h 继续计算。将计算出的CRC 值写入
该寄存器。如果该值与内部计算不匹配，则在STATUS2 寄存器中设
置M_REG_ERR 位。也会在STATUS1 寄存器中设置全局
CRC_ERR 位。设置CONFIG3 寄存器的REG_CRC 位以启用全部三
种类型的存储器CRC。
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8.6.16 FIR_BANK 寄存器（地址= 13h）[复位= xxh]
返回寄存器映射概述。
图8-62. FIR_BANK 寄存器
7
6
5
4
3
2
1
0
FIR_BANK[7:0]
R/W-xxh
表8-36. FIR_BANK 寄存器字段说明
位
字段
FIR_BANK[7:0]
类型
复位
说明
7:0
R/W
xxh
FIR 可编程滤波器系数寄存器存储器组
该寄存器是一个单地址空间，用于存储可编程FIR 滤波器存储器的
128 个系数。对同一寄存器地址执行顺序读取和写入操作，使内部指
针递增到下一个存储器位置。在读取或写入操作中对另一个寄存器的
任何地址更改都会将指向第一个存储器空间的内部指针复位。这些可
编程系数的复位值未定义。有关FIR 系数字节序列，请参阅FIR3 滤
波器级部分。
8.6.17 FIR_CRC1、FIR_CRC0 寄存器（地址= 14h、15h）[复位= xxh、xxh]
返回寄存器映射概述。
图8-63. FIR_CRC1、FIR_CRC0 寄存器
7
7
6
6
5
5
4
3
2
2
1
1
0
0
FIR_CRC1[15:8]
R/W-xxh
4
3
FIR_CRC0[7:0]
R/W-xxh
表8-37. FIR_CRC1、FIR_CRC0 寄存器字段说明
位
字段
FIR_CRC[23:0]
类型
复位
说明
23:0
R/W
xxxxh
可编程FIR 滤波器系数CRC 值。
可编程FIR 滤波器系数CRC 是用户计算的128、32 位FIR 滤波器系
数值。一个16 位多项式用于FIR 系数CRC (x16 + x15 + x2 + 1)。
FIR_CRC1 是高字节值。如果写入的值与内部计算不匹配，则
STATUS2 寄存器中的F_REG_ERR 位将置位。也会在STATUS1 寄
存器中设置全局CRC_ERR 位。设置CONFIG3 寄存器的REG_CRC
位以启用全部三种类型的存储器组CRC。更多详细信息，请参阅FIR
滤波器系数CRC 部分。
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8.6.18 IIR_BANK 寄存器（地址= 16h）[复位= xxh]
返回寄存器映射概述。
图8-64. IIR_BANK 寄存器
7
6
5
4
3
2
1
0
IIR_BANK[7:0]
R/W-xxh
表8-38. IIR_BANK 寄存器字段说明
位
字段
IIR_BANK[7:0]
类型
复位
说明
7:0
R/W
xxh
IIR 可编程滤波器系数寄存器组。
该寄存器是一个单地址空间，用于存储IIR 滤波器的可编程系数。对
该寄存器连续的读写操作会使指向下一个存储器字节位置的内部指针
递增。有关IIR 滤波器系数字节序列，请参阅表8-8。在读取或写入操
作期间，对另一个寄存器的任何地址更改都会将该操作重置为第一个
IIR 系数存储器位置。
8.6.19 IIR_CRC 寄存器（地址= 17h）[复位= xxh]
返回寄存器映射概述。
图8-65. IIR_CRC 寄存器
7
6
5
4
3
2
1
0
IIR_CRC[7:0]
R/W-xxh
表8-39. IIR_CRC 寄存器字段说明
位
字段
IIR_CRC[7:0]
类型
复位
说明
7:0
R/W
xxh
IIR 滤波器系数存储器CRC 值。
IIR 滤波器系数存储器CRC 是用户计算的整个IIR 滤波器存储器的
值。如果写入的值与内部计算不匹配，则STATUS2 寄存器中的
I_REG_ERR 位将置位。也会在STATUS1 寄存器中设置全局
CRC_ERR 位。设置CONFIG3 寄存器的REG_CRC 位以启用全部三
种类型的存储器组CRC。更多详细信息，请参阅IIR 滤波器系数
CRC 部分。
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9 应用和实施
备注
以下应用部分中的信息不属于 TI 元件规格，TI 不担保其准确性和完整性。TI 的客户负责确定元件是否
适合其用途，以及验证和测试其设计实现以确认系统功能。
9.1 应用信息
当熟悉输入驱动器、抗混叠滤波器、基准电压、SPI 时钟和 PCB 布局的要求时，可实现 ADS127L21 的高性能特
性。以下各节介绍了设计指南。
9.1.1 SPI 运行
尽管ADC 提供了灵活的SPI 时钟选项和宽IOVDD 电压范围，但以下指导原则有助于实现完整的数据表性能。
1. 如果可能，使用与CLK 信号相位同调的SCLK 信号（即2:1、1:1、1:2、1:4 等比率）
2. 更大限度地减小SCLK 和CLK 之间的相位偏斜(< 5ns)
3. 以尽可能低的电压运行IOVDD 以减少数字噪声耦合
4. 如果IOVDD ≥3.3V，考虑在整个转换周期内持续运行SCLK，以便在整个转换周期内分散噪声耦合的影响
5. 使SDO/DRDY 的引线电容保持≤20pF，从而限制与数字代码转换相关的峰值电流
ADC 在 SCLK 上升沿更新数据，以将数据锁存在 SCLK 下降沿。考虑到 SCLK 上升沿之后的数据传播延迟时
间，使用 3.3V IOVDD 电源时，SCLK 信号频率的实际限制为 22MHz。假设 SDO/DRDY 信号路径中没有其他延
迟，则可以在fDATA = 512kSPS 且具有40 位有效载荷的条件下读取24 位数据。
FIR1 滤波器输出模式提供高达 2.048MSPS 的数据，需要49.152MHz SCLK 信号来读取24 位数据。在SCLK 为
49.152MHz 时读取数据需要非标准 SPI 时钟，方法是将数据锁存在与数据更新相同的上升沿。ADC 数据保持时
间规格在更新到新数据之前短暂保留旧数据。通过添加分立式缓冲器而使SDO/DRDY 信号延迟到外部控制器，可
提供额外的保持时间。
9.1.2 输入驱动器
ADC 包含预充电缓冲器，可降低模拟输入驱动器的稳定和带宽要求。如果使用 10MHz 或更低带宽的驱动器，或
者驱动器和 ADC 输入之间的距离很长（例如电缆连接），则启用输入预充电缓冲器。对于更高增益带宽的驱动
器，可以禁用预充电缓冲器以降低功耗，但在任何情况下，在输入预充电缓冲器处于活动状态时都可实现全额定
THD 和 SNR 数据表性能。在低速模式下，调制器以较慢的速率运行，因此驱动器有更多的时间在调制器采样瞬
态之间建立稳定。对于低速模式，可以使用低带宽输入驱动器并禁用预充电缓冲器。
9.1.3 抗混叠滤波器
在调制器采样率附近出现的输入信号 (fMOD = fCLK / 2) 折返（或混叠）到通带，从而导致数据错误。如果存在混
叠，则无法通过后处理来消除频率误差。ADC 输入端的模拟抗混叠滤波器可在被 ADC 混叠之前从输入信号中移
除带外频率。抗混叠滤波器所需的阶数取决于所选的 OSR 和 fMOD 下信号衰减的目标值。较大的 OSR 值意味着
f
DATA 奈奎斯特频率和 fMOD 之间的频率范围更大，从而使滤波器提供所需的衰减。例如，对于 OSR = 128，超过
二十倍频会将fDATA 和fMOD 分开。当转角频率= fDATA 时，三阶60dB/dec 滤波器可在fMOD 下提供120dB 的混叠
抑制。
9.1.4 基准电压
为了获得数据表性能，ADC 需要一个具有低噪声和良好驱动强度的基准电压来为采样基准输入充电。由于无论转
换是否正在进行，调制器都会持续对基准电压进行采样（待机和断电模式除外），因此基准负载是恒定的。因
此，基准电压的不完全稳定会导致系统出现增益误差。可以校准系统增益误差。基准输出上的 22μF 去耦电容器
以及与基准输入引脚直接相连的1μF 和0.1μF 电容器可滤除由电容器采样引起的基准反冲电压。ADC 包含一个
可选的基准预充电缓冲器，可大大减少反冲电压和增益误差。
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9.1.5 同步采样系统
在多通道系统中使用ADC 时，同样的设计原则也适用，另外还需要考虑时钟布线、同步、共享基准电压和SPI 时
钟。同步采样系统中的ADS127L11 应用简报讨论了类似的ADC (ADS127L11) 并提供了在同步采样系统中使用的
详细信息。
9.2 典型应用
9.2.1 A 加权滤波器设计
图9-1 展示了对麦克风信号执行 A 加权频率补偿的 ADS127L21 IIR 滤波器。A 加权会将原始输入频谱整形，以考
虑人耳对感知声压级 (SPL) 的频率相关灵敏度。因此，职业健康和安全标准使用 A 加权补偿仪器规定了高噪声环
境中的SPL 暴露限制。图9-2 展示了A 加权补偿曲线。
A-weigh ng
IIR Filter
Coe cients
Microphone
Input
Spectral-shaped
Output Data
ADS127L21
图9-1. ADS127L21 A 加权补偿
图9-2. A 加权频率响应
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A 加权补偿由连续时域中的极点指定，以 ANSI S1.43 和 IEC 616672-1 为依据。对于数字滤波器设计，不能直接
将连续时间极点用作Z 域极点。本应用总结了可在ADS127L21 IIR 数字滤波器中使用的连续时间极点到Z 域极点
变换步骤。
9.2.1.1 设计要求
ANSI A 加权标准根据应用要求指定了三个精度级别。表 9-1 展示了麦克风入射角为 ±22.5° 的仪表级精度水平。
因此，此设计可实现低于0.3dB 的滤波器合规性误差。
表9-1. ANSI A 加权仪表级确度（±22.5° 麦克风入射角）
频率范围(Hz)
31.5 至2000
2000 至4000
4000 至5000
5000 至6300
6300 至8000
8000 至10000
10000 至12500
0 类(dB)
±0.5
±1
1 类(dB)
2 类(dB)
±2
±1
±2.5
±3
+1.5、–1
+2、–1.5
+2.5、–2
+3、–2.5
+3.5、–3.5
+4、–6.5
±1
±1.5
±2
±3.5
±4.5
±2
未指定
未指定
±3
如表 9-2 所示，IIR 滤波器设计的目标误差在 10Hz 至 20kHz 带宽内小于 ±0.3dB。选择支持 20.6kHz、–0.1dB
带宽的50kSPS 采样率，以符合整个20kHz 音频带的要求。
表9-2. 设计要求
参数
值
频率范围
补偿精度
采样率
10Hz 至20 kHz
< ±0.3dB
50kHz
9.2.1.2 详细设计过程
双线性变换将连续时间函数 HA (s) 转换为离散时间函数 HA (z)。从分析角度来看，双线性变换涉及将 z 的函数代
入Ha (s) 中的s，从而得到Ha (z)。
方程式23 展示了ANSI 标准中给出的A 加权传递函数。分母极点频率以Hz 为单位。
121942 × f4
+ 2
HA (f) = 20 × Log
(f2+ 20.62) × (f2+ 107.72) × (f2+ 737.92) × (f2+ 121942)
(23)
方程式24 展示了转换方程式23 的频率公式后得到的 S 平面结果，方法是将频率项乘以 2 × Pi 转换为角频率。分
母的极点频率是弧度/秒
7.39014×109 × s4
HA (s) =
(s + 129.4)2 × (s + 767.4) × (s + 4636) × (s + 76818)2
(24)
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双线性变换将方程式25 z 的函数代入HA (s) 中的s，从而在分母的每一项中得到HA (z)。
1 - z-1
2
T
-
s =
1 + z-1
(25)
其中：
• T = 1 / 50kSPS
代入s 后，通过获得z 的幂，然后乘以z –1 / z –1 以得到形如方程式26 的HA (z) 函数，可以求出HA (z) 的值。
b0 + b1z-1+ b2z-2
H(z) =
1 + a1z-1+ a2z-2
(26)
在z 平面变换中，当系统极点靠近奈奎斯特频率(fDATA /2) 时，就会产生极点频率误差。因此，位于12194Hz（最
接近奈奎斯特频率）的极点会通过缩放极点频率来补偿误差。
表 9-3 以十进制和 2.30 十六进制格式展示了 IIR 滤波器设计的双二阶系数值。包括 g5 的增益系数为 1.0
(40000000h)。IIR 滤波器级部分介绍了系数上传过程。
表9-3. A 加权IIR 滤波器系数（十进制，2.30 十六进制格式）
系数(1)
双二阶1
双二阶2
双二阶3
双二阶4
bx0
0.997417013
3FD5AE2Bh
0.993278382
3F91DF7Eh
0.955663664
3D2997EEh
0.481661428
1ED38A74h
bx1
bx2
ax1
ax2
gx
0.161859553
0A5BE82Ch
–1.994834026
8054A3AAh
–0.99327838
C06E2082h
–0.955663664
C2D66812h
0.997417013
3FD5AE2Bh
0.00000000
00000000h
0.00000000
00000000h
0.00000000
00000000h
–1.99483069
8054B1ACh
–0.986556766
C0DC4103h
–0.911327329
C5ACD023h
–0.395604811
E6AE6929h
0.994837367
3FAB6A59h
0.00000000
00000000
0.00000000
00000000h
0.039125792
02810977h
1.00000000
40000000h
1.00000000
40000000h
1.00000000
40000000h1
1.00000000
40000000h
1. x = 双二阶次数。
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9.2.1.3 应用曲线
图 9-3 展示了扫描正弦波信号在 10Hz 至 20kHz 频段内的 ADS127L21 A 加权 IIR 滤波器误差。滤波器符合性误
差小于±0.3dB 的设计目标。滤波器符合性误差仅针对ADC，不包括麦克风误差。该滤波器经过缩放，可在2kHz
满量程信号输入下提供 –1dB 满量程ADC 输出。通过减小ADC 输入放大器级的增益，可在过载情况下实现额外
的信号余量。
0.5
0.25
0
-0.25
-0.5
0.01
0.1
1
10 20
Frequency (kHz)
图9-3. A 加权IIR 滤波器误差
9.2.2 PGA855 可编程增益放大器
图9-4 展示了驱动 ADS127L21 输入的PGA855 可编程增益放大器。PGA855 采用具有24V 输入能力的差分输入
和差分输出，使用 ±15V 电源。PGA 通过将单端信号转换为差动信号以驱动 ADC 差分输入来接受信号。由引脚
控制的增益可将信号调节至 ADC 输入范围。PGA855 由独立输入和输出电源供电运行。例如，输入段使用 ±15V
电源，输出段使用 5V 电源。5V 输出运行可防止在 PGA 过驱情况下 ADC 输入过载。ADC 的 VCM 输出驱动
PGA 输出的共模电压。
此应用的目标是实现一个双极 PGA855 抗混叠滤波器，并显示 PGA 增益设置中 PGA 与 ADC 组合的 SNR 和
THD 性能数据。
15 V
5 V
VS+
LVDD
PGA855
IN
4.096 V
5 V
VIN
+
–
FDA_IN
CFB
47 pF
CCM
51 pF
RFIL
47.4
5 k
AVDD2 REFP
AVDD1
5 k
AINP
AINN
OUT+
OUT
–
+
–
CDIFF
560 pF
Gain Network
ADS127L21
+
5 k
5 k
RFIL
47.4
CCM
51 pF
CFB
47 pF
VCM AVSS REFN
–
+
FDA_IN+
IN+
VS
VIN+
LVSS
VOCM
DGND A2 A1 A0
Gain Control
1 k
15 V
1000 pF
图9-4. PGA855 驱动器电路
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9.2.2.1 Design Requirements
表9-4 lists the design parameters of the PGA855 application.
表9-4. Design Parameters
PARAMETER
Input voltages (VPP, differential)
ADC reference voltage
Data rate
VALUE
20 V, 16 V, 8 V, 4 V, 2 V, 1 V, 0.5 V, 0.25 V
4.096 V
187.5 kSPS, OSR = 64
–35 dB at 12-MHz fMOD
1 kHz
Alias rejection
Test frequency
THD (gain = 1)
< –120 dB
SNR (gain = 1, wideband filter)
SNR (gain = 1, sinc4 filter)
> 107 dB
> 109 dB
9.2.2.2 详细设计过程
两个一阶抗混叠滤波器采用 PGA855 电路实现。请参阅图 9-4，第一个滤波器由 CFB 提供，并与 PGA 5kΩ 反馈
电阻并联。PGA 电阻器的绝对容差为 ±15%，因此，应考虑容差对滤波器截止频率的影响。CFB = 47pF 会得到
675kHz 的滤波器截止频率。在电阻器容差的高侧，滤波器频率变为 574kHz。在此容差下，滤波器在宽带滤波器
信号频带(77kHz) 的边缘保持–0.1dB 平坦度。
第二个抗混叠滤波器位于 ADS127L21 输入端。滤波器值 RFIL = 47.4Ω 和 CDIFF = 560pF 产生 2.8MHz 的滤波器
截止频率。ADC 输入预充电缓冲器可显著降低采样相位输入电荷，从而提高 ADC 输入阻抗以减小增益误差。由
于缓冲区的存在，可以在此设计中增加RFIL 和CDIFF，以改善抗混叠抑制。
C0G 电介质电容器用在整个信号路径中（CFB、CDIFF 和CCM），以提供低失真性能。
9.2.2.3 应用曲线
1kHz 正弦波测试信号可生成SNR 和THD 数据。调整振幅，从ADC 提供–0.2dBFS 输出。
表9-5 总结了在启用ADC 输入缓冲器的情况下，PGA855 驱动ADS127L21 的SNR、ENOB 和THD 总性能。当
增益 = 1 时，宽带滤波器设计可实现 –121.4dB 的 THD 和 107.6dB 的 SNR，sinc4 滤波器设计可实现 109.6dB
的SNR。
表9-5. PGA855 和ADS127L21 性能摘要
SNR（dB）
有效分辨率（位）
SINC 4
THD（dB）
PGA 增益(V/V)
输入(VPP)
SINC 4
107.6
109.0
109.8
109.6
109.6
107.4
104.0
99.1
宽带
106.0
107.5
107.7
107.6
107.0
105.4
101.7
96.7
宽带
19.1
19.4
19.4
19.4
19.3
19.0
18.4
17.6
0.125
0.25
0.5
1
20
16
8
19.4
19.6
19.7
19.7
19.7
19.3
18.8
17.9
-119.6
-119.0
-121.2
-121.4
-121.4
-121.4
-121.4
-117.0
4
2
2
4
1
8
0.5
0.25
16
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图 9-5 和图 9-6 展示了宽带滤波器和 sinc4 滤波器各自的 1kHz 满量程 FFT 图。由于 sinc4 滤波器的滚降频率，
与宽带滤波器相比，SNR 性能平均提高了2dB。滤波器提供相同的THD 结果。
0
-20
0
-20
-40
-40
-60
-60
-80
-80
-100
-120
-140
-160
-180
-200
-100
-120
-140
-160
-180
-200
0
20000
40000
60000
80000
100000
0
20000
40000
60000
80000
100000
Frequency (Hz) - FFT
Frequency (Hz) - FFT
G = 1V/V，fIN = 1kHz
G = 1V/V，fIN = 1kHz
图9-5. 宽带滤波器性能
图9-6. Sinc4 滤波器性能
图9-7 展示了二级抗混叠滤波器的响应。该滤波器可在12MHz fMOD 频率下提供–38dB 抗混叠抑制。
0
-10
-20
-30
-40
-50
0.01
0.1
1
10
100
1000
10000
Frequency (kHz)
图9-7. PGA855 抗混叠滤波器响应
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9.2.3 THS4551 抗混叠滤波器设计
图 9-8 展示了精密数据采集系统中使用的 ADS127L21 应用。很多传感器的高频信号含量受到限制。因此，一阶
或二阶滤波器足以滤除传感器和放大器的高频噪声，从而防止噪声与通带混叠。然而，在某些应用中，信号是未
知的，需要使用高位抗混叠滤波器。此设计的目标是在 ADC 输入端使用THS4551 FDA 抗混叠滤波器，以调制器
采样率(fMOD) 衰减带外信号。
5 V
1 ꢀF
0.1 ꢀF
THS4551
(VQFN package)
R3
1 k
ADS127L21
5 V
C3
180 pF
220
pF
AVDD1
R5
5
R6
22
R1
R2
R4
FB-
499
499
499
AVDD2
PD
AINP
AINN
VIN (-)
VIN (+)
IN+
1 ꢀF
0.1 ꢀF
OUT-
2.2 nF
C1
220 pF
C2
330 pF
VOCM
IN-
C4
470 pF
OUT+
AVSS
FB+
220
pF
5
22
180 pF
499
499
499
1 k
1.8 V
VCM
IOVDD
1 ꢀF
0.1 ꢀF
CAPA
0.1 ꢀF
1 ꢀF
DGND
CAPD
START
CLK
1 ꢀF
5 V
REF6041
VIN
EN
DRDY
OUT_F
OUT_S
1 µF
SDO/DRDY
SS
REFP
REFN
ADC
1 µF
0.1 F
FILT
digital I/O
47 m
22 µF
SCLK
SDI
GND_S
GND_F
1 µF
120 k
CS
RESET
图9-8. ADS127L21 电路图
9.2.3.1 设计要求
抗混叠滤波器设计的要求是在宽带滤波器模式下使用 OSR = 32 设置，在临界 fMOD 频率（高速模式下为
12.8MHz）下实现90dB 衰减。该滤波器专为信号通带内的平坦幅度响应和低群延迟误差而设计。
表9-6 列出了此设计示例中的目标设计值和实际值。
表9-6. 抗混叠滤波器设计要求
滤波器参数
目标值
0 dB
实际值
0 dB
电压增益
90dB
90dB
12.8MHz 下的混叠抑制
-0.1dB 频率
250kHz
500kHz
20mdb
0.1μs
12μV
260 kHz
550 kHz
12mdB
-3dB 频率
振幅峰值
群延迟线性度
0.017μs
11.8μV
滤波器和ADC 的总噪声（165kHz 带宽）
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9.2.3.2 详细设计过程
抗混叠滤波器由一个无源一阶输入滤波器、一个有源二阶滤波器和一个无源一阶输出滤波器组成。抗混叠滤波器
总体为四阶，在选择低 OSR (32) 值时必不可少，从而低于二十倍频的 fDATA 奈奎斯特频率与 fMOD 频率范围。该
四阶滤波器在此频率范围内提供90dB 的滚降。fMOD 下的滤波器滚降是滤波器的关键功能。
由于 135MHz 的增益带宽积 (GBP) 和 50ns 的稳定时间，因此为有源滤波器级选择 THS4551 放大器。即使直流
增益为 15dB，放大器 GBP 也足以将滤波器滚降保持在 12.8MHz。例如，对于需要增益的应用，10MHz 放大器
具有边际 GBP 以完全支持 fMOD 频率下所需的滚降。THS4551 的稳定时间规格也使得该器件成为驱动 ADC 采样
输入的理想选择。
有源滤波器段的设计先假设 R 相等，从而降低确定的元件值。滤波器的直流增益为 R3 / (R1 + R2)。选择的 1kΩ
电阻值足够低，可防止电阻器噪声和放大器输入电流噪声影响ADC 的噪声。
1kΩ 输入电阻器被分为两个 499Ω 电阻器（R1 和 R2），以便使用 C1 实现一阶滤波器。一阶滤波器与二阶有源
滤波器彼此解耦，但共用 R1 和 R2 来确定每个滤波器级转角频率。转角频率由 C1 和 C1 端子处的戴维南电阻
(RTH = 2 × 250Ω) 给出。
任意选择 R4（本例中为 2 × 499Ω）后，则 2 × 180pF (C3) 反馈电容器和单个 330pF 差分电容器 (C2) 的值根据
ADC 接口应用中 MFB 滤波器的设计方法 应用手册中给出的滤波器设计公式确定。对于多反馈有源滤波器拓扑，
设计输入为滤波器 fO 和滤波器 Q。差分电容器 (C4) 不是滤波器设计的一部分，但有助于改进滤波器相位裕度。
5Ω电阻器(R5) 将放大器输出与杂散电容隔离开，以进一步改进滤波器相位裕度。
ADC 输入端的最终级 RC 滤波器有两个用途。首先，滤波器为整个滤波器响应提供第四个极点，从而增大滤波器
滚降斜率。该滤波器的另一个用途是电荷库，用于过滤 ADC 的电容器采样输入。电荷库减少了放大器的瞬时电荷
需求，保持了低失真和低增益误差，否则会因放大器未完全稳定而降低性能。输入滤波器值为 2 × 22Ω 和
2.2nF。22Ω 电阻器位于 THS4551 滤波器环路外部，用于将放大器输出与 2.2nF 电容器隔离开，以维持相位裕
度。
低电压系数 C0G 电容器用在信号路径中的任何位置，以实现低失真特性。放大器增益电阻器的容差为 0.1%，可
提供出色的THD 性能。ADC VCM 输出连接到放大器VOCM 输入引脚是可选的，因为放大器提供相同的功能。
有关有源滤波器设计和应用的其他示例，请参阅THS4551 数据表。
9.2.3.3 应用曲线
以下图表由 TINA-TI™ 基于 SPICE 的模拟仿真程序生成。在 THS4551 产品文件夹中下载 THS4551 SPICE 模
型。
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图 9-9 展示了抗混叠滤波器的频率响应以及抗混叠滤波器和 ADC 的总 响应。如该图所示，滤波器提供从奈奎斯
特频率到12.8MHz fMOD 频率的90dB 阻带衰减。
图 9-10 展示了模拟滤波器群延迟。与 ADC 数字滤波器的 85μs 群延迟 (34 / fDATA) 相比，0.575μs 的群延迟很
小。模拟滤波器群延迟线性度为0.017μs，在165kHz 通带的边缘达到峰值。
0
Antialias filter
Total response
-25
-50
-75
-100
-125
1
10
100
1000
10000
100000
Frequency (kHz)
图9-9. 抗混叠滤波器频率响应
图9-10. 抗混叠滤波器群延迟
图9-11 展示了抗混叠滤波器电路的噪声密度、ADC 的噪声密度以及滤波器和ADC 的组合噪声密度。噪声密度是
每√Hz 带宽绘制的噪声电压与频率间关系图。
图 9-12 展示了从 1Hz 启动频率到 ADC 最终带宽的总噪声。低于 200Hz 时，噪声主要由 THS4551 放大器的 1/f
电压和电流噪声决定。在 200Hz 以上，噪声主要是 ADC 噪声。滤波器和 ADC 在 165kHz 带宽上的组合噪声为
11.8μV，满足12μV 的目标值。
通过代入 THP210 输入驱动器来代替 THS4551，可以提高低频噪声性能。有关详细信息，请参阅 THP210 和
ADS127L11 性能应用手册。
150
125
100
75
20
10
ADC noise density
AA filter noise density
Combined noise density
ADC noise
AA filter noise
Combined noise
1
0.1
50
25
0
0.01
1
10
100
1000
10000
100000 1000000
1
10
100
1000
10000
100000 1000000
Frequency (Hz)
Frequency (Hz)
图9-11. 噪声密度
图9-12. 总噪声
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9.3 电源相关建议
ADC 有三个模拟电源和一个数字电源。电源可按任何顺序进行定序，并且可承受慢速或快速电源电压斜升速率。
但是，在任何情况下，模拟和数字输入都不得超过各自的 AVDD1 和 AVSS（模拟）或 IOVDD（数字）电源电
压。
电源电压 AVDD1 和 AVSS 决定了模拟输入的范围。只有使用双极电源电压（例如 AVDD1 = 2.5V 和 AVSS = –
2.5V）才能处理双极输入信号，而只有使用单极电源电压（例如 AVDD1 = 5V 和 AVSS = DGND）才能处理单极
输入信号。在中低速模式下运行提供了在3.3V 和3V（标称值）下运行AVDD1 的选项，可降低功耗。
AVDD2 电源电压以 AVSS 为基准。IOVDD 电源电压以 DGND 为基准。在 AVSS = DGND 的情况下，可使用所
有电源的单个 5V 电压（或中低速模式下的 3.3V 或 3V 电源电压）运行 ADC。表 9-7 展示了 AVDD1、AVSS、
AVDD2 和IOVDD 可能的电源电压。所有电压均为标称值。
表9-7. 电源配置
AVDD1 –DGND
AVSS –DGND
AVDD2 –DGND
1.8V 至5V
IOVDD –DGND
1.8V 至5V
1.8V 至5V
1.8V 至5V
1.8V 至5V
1.8V 至5V
1.8V 至5V
1.8V 至5V
1.8V 至5V
模式
模拟配置
单极
5V
0V
最大速度
2.5V
双极
–2.5V
0 V 至2.5 V
1.8V 至5V
5V
0V
–2.5V
单极
高速
中速
低速
2.5V
双极
0 V 至2.5 V
1.8V 至5V
0V
单极
3.3V 至5V
1.65 V 至2.5 V
3 V 至5 V
1.5V 至2.5V
双极
-1.65 V 至-2.5 V
0V
0.15 V 至2.5 V
1.8V 至5V
单极
双极
-1.5 V 至-2.5 V
0.3V 至2.5V
器件引脚上的电源旁路对于实现数据表性能至关重要。ADC 还需要用于 CAPA 和 CAPD 引脚以及模拟输入和基
准引脚的电容器。使用短而直接的走线将电容器放置在靠近器件引脚的位置，并将具有较小值的电容器放置在最
靠近器件引脚的位置。
器件引脚的推荐旁路元件如下：
1. AVDD1 至AVSS：引脚间的1µF 和0.1µF 电容器的并联组合
2. AVDD2 至AVSS：引脚间的1µF 和0.1µF 电容器的并联组合
3. IOVDD 至DGND：引脚间的1µF 和0.1µF 电容器的并联组合
4. CAPA 至AVSS：引脚间放置的1µF 电容器
5. CAPD 至DGND：引脚间放置的1µF 电容器
6. REFP、REFN：引脚间的1µF 和0.1µF 电容器的并联组合
7. AINP、AINN：一般建议串联22Ω 电阻器，然后在引脚间放置2.2nF 电容器，从每个引脚到AVSS 为220pF
电容器
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图9-13 展示了配置为单极电源运行的器件的元件放置。
4.5 V to 5.5 V (Max-speed mode)
4.5 V to 5.5V (High-speed mode)
3 V to 5.5 V (Mid-speed mode)
2.85 V to 5.5V (Low-speed mode)
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220 pF
C0G
AVDD1
AVSS
1 ꢀF
0.1 ꢀF
22 Ω
22 Ω
AINP
AINN
SIG +
SIG -
2.2 nF
C0G
220 pF
C0G
1.74 V to 5.5 V
AVDD2
0.1 ꢀF
1 ꢀF
REF +
REF -
REFP
1 ꢀF
0.1 ꢀF
REFN
CAPA
1.65 V to 5.5 V
IOVDD
DGND
1 ꢀF
1 ꢀF
0.1 ꢀF
CAPD
1 ꢀF
图9-13. 器件电容器旁路建议
9.4 布局
9.4.1 布局指南
为了实现数据表性能，请使用最小四层 PCB 板，其内层专用于接地平面和电源平面。通过在单个不间断接地层上
组合模拟和数字接地，可实现出色性能。但在某些布局几何形状中，可能需要使用单独的模拟和数字接地来帮助
将数字电流引导至远离模拟接地的位置（例如脉冲 LED 指示器、继电器等）。在这种情况下，请考虑为这些负载
提供单独的接地返回路径。当使用单独的模拟和数字接地时，应在ADC 处接地。
使用电源平面层将电源连接到ADC。
顶层和底层对模拟和数字信号进行布线。在整个信号链中将输入信号布线为匹配的差分对，以减少差分噪声耦
合。避免数字信号与模拟信号交叉或相邻放置。此布局对于时钟输入和 SPI 信号、SCLK 和 SDO/DRDY 等高频
数字信号尤其适用。封装的引脚放置更大限度地减少了对数字信号和模拟信号的交叉需求。
将电压基准靠近 ADC 放置。调整基准的方向，使基准接地引脚靠近 ADC REFN 引脚。将基准输入旁路电容器直
接放置在 ADC 引脚上。在多通道系统中为每个 ADC 使用基准旁路电容器，并将基准接地引脚连接到接地层（或
连接到某些双极电源系统中的AVSS）的某个点，然后将REFP 和REFN 作为成对布线连接到每个ADC。
9.4.2 布局示例
图 9-14 是基于图 9-8 的电路图的布局示例。使用四层 PCB，内层专用于接地平面和电源平面。在放大器输入引
脚下方的平面层上使用了切口，以减小杂散电容，从而增加放大器相位裕度。ADS127L21 和THS4551 WQFN 封
装散热焊盘的散热过孔不用于在器件下方的底层放置旁路电容器。将较小的并联电源旁路电容器放置在最靠近器
件电源引脚的位置。
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5 V
5 V
Differential
Input
1.8 V
THS4551
5 V
ADC digital
connections
ADS127L21
VREF
REF6041
5 V
图9-14. 典型应用电路的布局示例
有关将WQFN 封装连接到印刷电路板的详细信息，请参阅QFN 和SON PCB 连接应用手册。
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10 器件和文档支持
10.1 文档支持
10.1.1 相关文档
请参阅以下相关文档：
• 德州仪器(TI)，THP210 和ADS127L11 性能应用手册
• 德州仪器(TI)，PGA855 低噪声、宽带宽、全差分PGA 数据表
• 德州仪器(TI)，同步采样系统中的ADS127L11 应用简报
• 德州仪器(TI)，ADS127L11 CRC 计算器
• 德州仪器(TI)，四通道同步IEPE 振动传感器接口参考设计
• 德州仪器(TI)，THS4551 低噪声、高精度150MHz 全差分放大器数据表
• 德州仪器(TI)，REF60xx 具有集成ADC 驱动器缓冲器的高精度电压基准数据表
• 德州仪器(TI)，ADC 接口应用中MFB 滤波器的设计方法应用手册
• 德州仪器(TI)，QFN 和SON PCB 连接应用手册。
10.2 接收文档更新通知
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击订阅更新 进行注册，即可每周接收产品信息更
改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
10.3 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
10.4 商标
TINA-TI™ and TI E2E™ are trademarks of Texas Instruments.
所有商标均为其各自所有者的财产。
10.5 静电放电警告
静电放电(ESD) 会损坏这个集成电路。德州仪器(TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理
和安装程序，可能会损坏集成电路。
ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参
数更改都可能会导致器件与其发布的规格不相符。
10.6 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
11 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。
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PACKAGE OPTION ADDENDUM
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PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
ADS127L21IRUKR
ADS127L21IRUKT
PADS127L21IRUKR
ACTIVE
ACTIVE
ACTIVE
WQFN
WQFN
WQFN
RUK
RUK
RUK
20
20
20
3000 RoHS & Green
NIPDAU
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Call TI
-40 to 125
-40 to 125
-40 to 125
127L21
127L21
Samples
Samples
Samples
250
RoHS & Green
TBD
NIPDAU
Call TI
3000
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
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8-Jul-2023
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
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9-Jul-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
ADS127L21IRUKR
ADS127L21IRUKT
WQFN
WQFN
RUK
RUK
20
20
3000
250
330.0
180.0
12.4
12.4
3.3
3.3
3.3
3.3
1.1
1.1
8.0
8.0
12.0
12.0
Q2
Q2
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
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9-Jul-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
ADS127L21IRUKR
ADS127L21IRUKT
WQFN
WQFN
RUK
RUK
20
20
3000
250
367.0
210.0
367.0
185.0
35.0
35.0
Pack Materials-Page 2
PACKAGE OUTLINE
RUK0020B
WQFN - 0.8 mm max height
S
C
A
L
E
4
.
0
0
0
PLASTIC QUAD FLATPACK - NO LEAD
3.1
2.9
B
A
0.5
0.3
PIN 1 INDEX AREA
3.1
2.9
0.25
0.15
DETAIL
OPTIONAL TERMINAL
TYPICAL
DIMENSION A
OPTION 01
OPTION 02
(0.1)
(0.2)
C
0.8 MAX
SEATING PLANE
0.08 C
0.05
0.00
(DIM A) TYP
OPT 02 SHOWN
1.7 0.05
6
10
EXPOSED
THERMAL PAD
16X 0.4
5
11
21
SYMM
4X
1.6
1
15
SEE TERMINAL
DETAIL
0.25
20X
0.15
0.1
C A
B
20
16
PIN 1 ID
SYMM
0.05
(OPTIONAL)
0.5
0.3
20X
4222676/A 02/2016
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
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EXAMPLE BOARD LAYOUT
RUK0020B
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
(
1.7)
SYMM
20
16
20X (0.6)
1
15
20X (0.2)
(0.6)
TYP
21
SYMM
(2.8)
16X (0.4)
5
11
(R0.05)
TYP
(
0.2) TYP
VIA
6
10
(2.8)
LAND PATTERN EXAMPLE
SCALE:20X
0.05 MIN
ALL AROUND
0.05 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4222676/A 02/2016
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
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EXAMPLE STENCIL DESIGN
RUK0020B
WQFN - 0.8 mm max height
PLASTIC QUAD FLATPACK - NO LEAD
SYMM
(0.47) TYP
16
(R0.05) TYP
20
20X (0.6)
1
15
21
20X (0.2)
(0.47)
TYP
SYMM
(2.8)
16X (0.4)
11
5
METAL
TYP
6
10
4X ( 0.75)
(2.8)
SOLDER PASTE EXAMPLE
BASED ON 0.1 mm THICK STENCIL
EXPOSED PAD 21:
78% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:20X
4222676/A 02/2016
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
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相关型号：
ADS1282HIPWR
Ultra-high-resolution 4-kSPS 2-channel delta-sigma ADC with PGA for seismic and energy exploration 28-TSSOP -40 to 85
TI
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