DRV8935PPWPR [TI]

具有电流调节功能的 33V、2.5A 四路独立半桥驱动器 | PWP | 28 | -40 to 125;


型号：	DRV8935PPWPR
厂家：	TEXAS INSTRUMENTS
描述：	具有电流调节功能的 33V、2.5A 四路独立半桥驱动器 \| PWP \| 28 \| -40 to 125 驱动驱动器
文件：	总43页 (文件大小：3155K)
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DRV8935

ZHCSND3A –JANUARY 2021 –REVISED MAY 2022

具有集成电流检测的DRV8935 四路半桥驱动器

• 办公和家庭自动化

• 工厂自动化和机器人

• 洗衣机、烘干机和洗碗机

• 游戏机

1 特性

• 四路半桥驱动器

– 能够驱动最多四个螺线管负载、两个直流电机、

一个步进电机或其它负载

• 集成电流检测和调节

• 通用螺线管负载

3 说明

• 4.5V 至33V 工作电源电压范围

• 低R_DS(ON)：24V、25°C 时为330mΩHS + LS

• 24V、25°C 下的最大驱动电流为2.5A

• 与以下器件引脚对引脚兼容：

DRV8935 将为工业应用提供四路半桥驱动器。该器件

可用于驱动最多四个螺线管负载、两个直流电机、一个

步进电机或其他负载。每个通道的输出级均包括配置为

半桥的 N 沟道功率 MOSFET。借助简单的 PWM 接

口，可轻松与控制器连接。

– DRV8932：33V，900mΩHS + LS

– DRV8955：48V，330mΩHS + LS

DRV8935 由单一电源供电，支持 4.5V 至 33V 的宽输

入电源电压范围。DRV8935 可提供最高每通道 2.5A

峰值或 1.75A 均方根值的输出电流（取决于 PCB 设

计）。

– 小型封装和外形尺寸

• 可配置关断时间PWM 斩波

– 7、16、24 或32μs

• 支持1.8V、3.3V、5.0V 逻辑输入

• 低电流睡眠模式(2µA)

• 适用于低电磁干扰(EMI) 的展频时钟

• 保护特性

提供的低功耗睡眠模式可通过关断大量内部电路实现较

低的静态电流消耗。提供的内部保护特性包括：欠压锁

定、每个 FET 的过流保护、短路保护和过热保护。故

障状态通过nFAULT 引脚指示。

– VM 欠压锁定(UVLO)

– 电荷泵欠压(CPUV)

– 过流保护(OCP)

– 热关断(OTSD)

– 故障调节输出(nFAULT)]

器件信息⁽¹⁾

封装尺寸（标称值）

器件型号

封装

DRV8935PPWPR

DRV8935PRGER

HTSSOP (28)

VQFN (24)

9.7mm x 4.4mm

4.0mm x 4.0mm

2 应用

(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附

录。

• 冰箱风门和制冰机

• 纺织机

DRV8935 简化原理图

本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问

www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。

English Data Sheet: SLOSE62

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内容

1 特性................................................................................... 1

2 应用................................................................................... 1

3 说明................................................................................... 1

4 Revision History.............................................................. 2

5 引脚配置和功能................................................................. 3

Pin Functions.................................................................... 4

6 规格................................................................................... 6

6.1 绝对最大额定值...........................................................6

6.2 ESD 等级.................................................................... 6

6.3 建议运行条件.............................................................. 7

6.4 热性能信息..................................................................7

6.5 电气特性......................................................................8

6.6 典型特性......................................................................9

7 详细说明.......................................................................... 12

7.1 概述...........................................................................12

7.2 功能方框图................................................................13

7.3 特性说明....................................................................14

7.4 器件功能模式............................................................ 21

8 应用和实施.......................................................................23

8.1 应用信息....................................................................23

8.2 典型应用....................................................................23

9 电源相关建议...................................................................26

9.1 大容量电容................................................................26

10 Layout...........................................................................27

10.1 Layout Guidelines................................................... 27

10.2 Layout Example...................................................... 27

11 Device and Documentation Support..........................29

11.1 Documentation Support.......................................... 29

11.2 接收文档更新通知................................................... 29

11.3 社区资源..................................................................29

11.4 商标.........................................................................29

12 Mechanical, Packaging, and Orderable

Information.................................................................... 30

4 Revision History

注：以前版本的页码可能与当前版本的页码不同

Changes from Revision * (January 2021) to Revision A (May 2022)

Page

• Updated HTSSOP and QFN layout example....................................................................................................27

• Updated Related Documentation section......................................................................................................... 29

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5 引脚配置和功能

图5-1. PWP PowerPAD™ 封装28 引脚HTSSOP 俯视图(DRV8935)

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图5-2. RGE 封装24 引脚VQFN（带有外露散热焊盘） DRV8935 (俯视图)

Pin Functions

PWP

TYPE

DESCRIPTION

NAME

IN1

RGE

PWM input. Logic controls the state of Half-bridge 1; internal pulldown.

PWM input. Logic controls the state of Half-bridge 2; internal pulldown.

PWM input. Logic controls the state of Half-bridge 3; internal pulldown.

PWM input. Logic controls the state of Half-bridge 4; internal pulldown.

Output of Half-bridge 1.

IN2

IN3

IN4

OUT1

OUT2

OUT3

OUT4

4, 5

6, 7

10, 11

8, 9

Output of Half-bridge 2.

Output of Half-bridge 3.

Output of Half-bridge 4.

Reference voltage input pin. Controls the current level for Half-bridges 1

and 2.

VREF12

VREF34

Reference voltage input pin. Controls the current level for Half-bridges 3

and 4.

20, 21

15, 16

No Connect.

CPH

CPL

GND

TOFF

Charge pump switching node. Connect a X7R, 0.022-μF, VM-rated

ceramic capacitor from CPH to CPL.

PWR

Device ground. Connect to system ground.

Sets the off-time during current chopping; quad-level pin.

Logic supply voltage. Connect a X7R, 0.47-μF to 1-μF, 6.3-V or 10-V

rated ceramic capacitor to GND.

DVDD

VCP

PWR

Charge pump output. Connect a X7R, 0.22-μF, 16-V ceramic capacitor to

VM.

Power supply. Connect to supply voltage and bypass to PGND with two

0.01-μF ceramic capacitors (one for each pin) plus a bulk capacitor rated

for VM.

2, 13

1, 8

PWR

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TYPE

DESCRIPTION

NAME

PWP

RGE

Common power ground pin for all the half-bridges. Connect to system

ground.

PGND

3, 12

2, 7

PWR

Fault indication. Pulled logic low with fault condition; open-drain output

requires an external pullup resistor.

nFAULT

Sleep mode input. Logic high to enable device; logic low to enter low-power

sleep mode; internal pulldown resistor.

nSLEEP

PAD

Thermal pad. Connect to system ground.

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6 规格

6.1 绝对最大额定值

在自然通风条件下的工作温度范围内，且电压以GND 为基准（除非另有说明）

最小值

–0.3

-0.3

最大值

单位

电源电压(VM)

V_VM+ 7

V_VM

电荷泵电压（VCP、CPH）

电荷泵负开关引脚(CPL)

V_VM

nSLEEP 引脚电压(nSLEEP)

5.75

内部稳压器电压(DVDD)

-0.3

5.75

控制引脚电压（IN1、IN2、IN3、IN4、nFAULT、TOFF）

开漏输出电流(nFAULT)

-0.3

5.75

基准输入引脚电压（VREF12、VREF34）

连续相节点引脚电压（OUT1、OUT2、OUT3、OUT4）

瞬态100ns 相节点引脚电压（OUT1、OUT2、OUT3、OUT4）

峰值驱动电流（OUT1、OUT2、OUT3、OUT4）

工作环境温度，T_A

V_VM+ 1

V_VM+ 3

–1

–3

受内部限制

-40

-65

125

150

°C

运行结温，T_J

贮存温度，T_stg

应力超出绝对最大额定值下所列的值可能会对器件造成永久损坏。这些列出的值仅仅是应力额定值，这并不表示

器件在这些条件下以及在建议运行条件以外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可

能会影响器件的可靠性。

6.2 ESD 等级

值

单位

±2000

人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001

充电器件模型(CDM)，符合JEDEC 规范JESD22-C101

PWP 转角引脚（1、14、

15 和28）

V_(ESD)

±750

±500

静电放电

其他引脚

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6.3 建议运行条件

在自然通风条件下的工作温度范围内测得（除非另有说明）

最小值

4.5

最大值

单位

V_VM

V_I

可确保正常（直流）运行的电源电压范围

逻辑电平输入电压

5.5

V_REF

0.05

3.3

基准均方根电压范围(VREF)

施加的PWM 信号（IN1、IN2、IN3、IN4）

峰值输出电流

100

2.5

kHz

ƒ_PWM

I_FS

T_A

-40

125

150

°C

工作环境温度

T_J

工作结温

6.4 热性能信息

PWP (HTSSOP)

RGE (VQFN)

24 引脚

40.7

热指标

单位

28 引脚

31.0

25.2

10.8

0.4

R_θJA

°C/W

结至环境热阻

R_θJC(top)

31.8

结至外壳（顶部）热阻

结至电路板热阻

R_θJB

17.7

0.6

ψ_JT

结至顶部特征参数

结至电路板特征参数

结至外壳（底部）热阻

10.7

3.3

17.7

ψ_JB

R_θJC(bot)

4.7

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6.5 电气特性

典型值都是在T_A= 25°C 且V_VM= 24V 条件下的值。除非另有说明，否则所有限值都是在推荐工作条件下的限值。

参数

测试条件

最小值

典型值

最大值

单位

电源电压（VM、DVDD）

I_VM

6.5

μA

μs

VM 工作电源电流

VM 睡眠模式电源电流

休眠时间

nSLEEP = 1，无负载

I_VMQ

t_SLEEP

t_RESET

t_WAKE

t_ON

nSLEEP = 0

120

nSLEEP = 0 至睡眠模式

nSLEEP 低电平至清除故障

nSLEEP = 1 至输出转换

VM > UVLO 至输出转换

无外部负载，6V < V_VM< 33V

无外部负载，V_VM= 4.5V

1.2

nSLEEP 复位脉冲

唤醒时间

0.8

1.2

开通时间

4.75

4.2

5.25

V_DVDD

内部稳压器电压

4.35

电荷泵（VCP、CPH、CPL）

V_VCP

f_(VCP)

6V < V_VM< 33V

V_VM+ 5

360

VCP 工作电压

V_VM> UVLO；nSLEEP = 1

kHz

电荷泵开关频率

逻辑电平输入（IN1、IN2、IN3、IN4、nSLEEP）

V_IL

V_IH

V_HYS

I_IL

0.6

5.5

输入逻辑低电平电压

输入逻辑高电平电压

输入逻辑迟滞

1.5

150

μA

V_IN= 0V

V_IN= 5V

-1

输入逻辑低电平电流

输入逻辑高电平电流

I_IH

100

四电平输入(TOFF)

V_I1

0.6

1.4

2.2

5.5

连接至GND

输入逻辑低电平电压

V_I2

V_I3

V_I4

I_O

1.25

330kΩ ± 5% 至GND

高阻抗（>500kΩ 至GND）

连接至DVDD

1.8

2.7

输入高阻抗电压

输入逻辑高电平电压

输出上拉电流

μA

控制输出(nFAULT)

V_OL

I_OH

I_O= 5mA

0.5

输出逻辑低电平电压

-1

μA

输出逻辑高电平泄漏电流

电机驱动器输出（OUT1、OUT2、OUT3、OUT4）

T_J= 25°C、I_O= -1A

165

250

280

165

250

280

200

300

350

200

300

350

mΩ

R_DS(ONH)

高侧FET 导通电阻

T_J= 125°C、I_O= -1A

T_J= 150°C、I_O= -1A

T_J= 25°C、I_O= 1A

T_J= 125°C、I_O= 1A

T_J= 150°C、I_O= 1A

R_DS(ONL)

低侧FET 导通电阻

电流调节(VREF)

K_V

VREF = 3.3V

TOFF = 0

1.254

1.32

1.386

8.25

V/A

跨阻增益

I_VREF

VREF 泄漏电流

μA

TOFF = 1

t_OFF

PWM 关断时间

μs

TOFF = Hi-Z

TOFF = 330kΩ至GND

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典型值都是在T_A= 25°C 且V_VM= 24V 条件下的值。除非另有说明，否则所有限值都是在推荐工作条件下的限值。

参数

测试条件

最小值

典型值

最大值

单位

-8

I_O= 2.5A，10% 至20% 电流设置

-7

-5

ΔI_TRIP

I_O= 2.5A，20% 至40% 电流设置

I_O= 2.5A，40% 至100% 电流设置

电流跳变精度

保护电路

4.1

4.2

4.25

4.35

4.45

VM 下降，UVLO 下降

VM 上升，UVLO 上升

上升至下降阈值

V_UVLO

VM UVLO 锁定

V_UVLO,HYS

V_CPUV

100

欠压迟滞

V_VM+ 2

VCP 下降

电荷泵欠压

过流保护

I_OCP

流经任何FET 的电流

t_OCP

1.8

165

μs

°C

过流抗尖峰时间

热关断

T_OTSD

150

180

内核温度T_J

T_{HYS_OTSD}

热关断迟滞

6.6 典型特性

图6-2. 睡眠电流与温度间的关系

图6-1. 睡眠电流与电源电压间的关系

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图6-4. 工作电流与温度间的关系

图6-3. 工作电流与电源电压间的关系

图6-6. 低侧R_DS(ON)与温度间的关系

图6-5. 低侧R_DS(ON)与电源电压间的关系

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图6-8. 高侧R_DS(ON)与温度间的关系

图6-7. 高侧R_DS(ON)与电源电压间的关系

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7 详细说明

7.1 概述

DRV8935 集成了四个适用于工业应用的 2.5A 半 H 桥。该器件支持 4.5V 至 33V 的电源电压，且可驱动最多四个

螺线管负载。

借助简单的 PWM 接口选项，可轻松连接至输出。电流调节的触发点通过 VREF 引脚电压的值来控制。可以将

PWM 关断时间t_OFF调节为7、16、24 或32μs。系统包括一个低功耗睡眠模式，以便在不驱动负载时省电。

各种集成保护特性将在出现系统故障时保护该器件。这些保护功能包括欠压锁定 (UVLO)、电荷泵欠压 (CPUV)、

过流保护(OCP) 和过热关断(TSD)。故障情况通过nFAULT 引脚指示。

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7.2 功能方框图

图7-1. DRV8935 方框图

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7.3 特性说明

下表显示了驱动器外部组件的建议值。

图7-2. 连接到VREF 引脚的电阻分压器

表7-1. 外部组件

组件

C_VM1

引脚1

引脚2

PGND

推荐

两个额定电压为VM 的X7R 0.01µF 陶瓷电容器

额定电压为VM 的大容量电容器

C_VM2

C_VCP

VCP

X7R 0.22µF 16V 陶瓷电容器

C_SW

CPH

CPL

额定电压为VM 的X7R 0.022µF 陶瓷电容器

额定电压为6.3V 或10V 的X7R 0.47µF 至1µF 陶瓷电容器

>4.7kΩ 电阻器

C_DVDD

DVDD

VCC

GND

R_nFAULT

R_REF1

nFAULT

VCC

VREF12

VREF34

用于限制斩波电流的电阻器。建议R_REF1和R_REF2的并联电阻值应低于

50kΩ。

GND

R_REF2（可选）

R_REF3

VCC

用于限制斩波电流的电阻器。建议R_REF3和R_REF4的并联电阻值应低于

50kΩ。

GND

R_REF4（可选）

7.3.1 电桥控制和电流调节

INx 输入引脚直接控制OUTx 输出的状态（高电平或低电平）。下面显示了真值表。

表7-2. DRV8935 控制接口

nSLEEP

INx

OUTx

说明

睡眠模式；半桥禁用（高阻态）

OUTx 低侧导通

OUTx 高侧导通

高阻态

在将输出负载连接至 VM 电源后，可将负载电流调节至 ITRIP 电平。OUT1 和 OUT2 输出的 ITRIP 电流电平由

VREF12 引脚进行控制，而 OUT3 和 OUT4 输出的 ITRIP 电平则由 VREF34 引脚进行控制。您可以使用以下公

式计算ITRIP 电流(I_TRIP)：I_TRIP(A) = V_REF(V)/1.32 (V/A)。通过在DVDD 引脚和接地之间连接电阻分压器，可以

对V_REF电压进行编程。两个V_REF引脚可以连接在一起，从而为所有（四个）输出通道编程相同的ITRIP 电流。

DRV8935 可同时驱动连接至VM 电源的四个电阻或电感负载。当INx = 0 时，低侧FET 将开启，直至电流增长并

达到 ITRIP 电平。一旦负载电流等于 ITRIP，低侧 FET 将关闭，高侧 FET 则将在关断时间（由 TOFF 引脚决

定）内保持开启状态。关断时间结束后，将重新开启低侧 FET 并重复该循环。该器件支持动态更改关断时间。在

更改关断时间设置后，新的关断时间设置将在10µs 的抗尖峰脉冲时间之后生效。

对于连接至 VM 的电阻负载，如果 ITRIP 高于 (VM/R_LOAD)，则在 INx = 0 时会将负载电流调节至 VM/R_LOAD

电

平。对于连接至 VM 的电感负载，应确保在每个周期对电流进行足够的衰减，以防止失控并触发过流保护。下面

介绍了不同的使用情况：

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图7-3. 电阻负载连接至VM，逐周期控制，I_TRIP高于VM/R_LOAD

。

图7-4. 电感负载连接至VM，固定关断时间电流斩波

在这种情况下，当 INx = 0 时，高侧 MOSFET 会在 IOUT 超过 ITRIP 后在 t_OFF内保持开启状态。t_OFF后，低侧

MOSFET 将重新开启，直至 IOUT 再次超过 ITRIP。固定关断时间模式允许在外部控制器不介入的情况下使用简

单的电流斩波方案。固定关断时间模式将支持100% 占空比的电流调节。

控制负载电流的另外一种方式是逐周期控制模式，该模式下会控制 INx 输入引脚的 PWM 脉冲宽度。这样即可通

过外部控制器来额外控制电流斩波方案。对于连接至 VM 的负载，当 INx = 0 时，流经该负载的电流将增加；当

INx = 1 时，流经该负载的电流将衰减。通过适当选择 INx 脉冲的占空比，可以将电流调节到目标值。下面介绍了

各种此类使用情况：

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图7-5. 电感负载连接至VM，逐周期控制

在这种情况下，需要对INx 引脚的占空比进行调节，以确保电流不会失控。

图7-6. 电感负载连接至VM，逐周期控制，T 必须短于DRV8935 的T_OFF。

同样，也可以通过控制 INx 引脚的脉冲宽度来控制流经接地负载的电流：INx = 1 时电流增加，INx = 0 时电流衰

减。下面介绍了这两种使用情况：

图7-7. 电感负载接地，逐周期控制

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在这种情况下，需要对INx 引脚的占空比进行调节，以确保电流不会失控。

图7-8. 电阻负载接地，逐周期控制

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7.3.2 衰减模式

7.3.2.1 消隐时间

在低侧 FET 接通电流后，电流感应比较器将在启用电流感应电路前被忽略一段时间 (t_BLANK)。消隐时间还将设置

PWM 的最小驱动时间。消隐时间大约为1µs。

7.3.3 电荷泵

集成了一个电荷泵以提供高侧N 沟道MOSFET 栅极驱动电压。需要在VM 和VCP 引脚之间为电荷泵放置一个电

容作为储能电容。此外，还需要在CPH 和CPL 引脚之间放置一个陶瓷电容作为飞跨电容。

图7-9. 电荷泵方框图

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7.3.4 线性稳压器

该器件中集成了一个线性稳压器。DVDD 稳压器可用于提供基准电压。DVDD 最大可提供2mA 的负载。为确保正

常运行，请使用陶瓷电容器将DVDD 引脚旁路至GND。

DVDD 输出的标称值为5V。当DVDD LDO 电流负载超过2mA 时，输出电压会显著下降。

图7-10. 线性稳压器方框图

如果TOFF 须一直连接高电平，则宜将其连接到 DVDD 引脚而不是外部稳压器。此方法可在未应用 VM 引脚或处

于休眠模式时省电：DVDD 稳压器被禁用，电流不会流经输入下拉电阻器。作为参考，逻辑电平输入的典型下拉

电阻为200kΩ。

请勿将nSLEEP 引脚连接至DVDD，否则器件将无法退出睡眠模式。

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7.3.5 逻辑和四电平引脚图

图7-11 提供了逻辑电平引脚IN1、IN2、IN3、IN4 和nSLEEP 的输入结构：

图7-11. 逻辑电平输入引脚图

四电平逻辑引脚TOFF 具有图7-12 所示的以下结构。

图7-12. 四电平输入引脚图

7.3.6 nFAULT 引脚

nFAULT 引脚具有开漏输出且应上拉至 5V、3.3V 或 1.8V 电源电压。当检测到故障时，nFAULT 引脚将变成逻辑

低电平；上电后，则变成高电平。对于 5V 上拉，nFAULT 引脚可通过一个电阻器连接至 DVDD 引脚。对于 3.3V

或1.8V 上拉，必须使用一个外部电源。

Output

nFAULT

图7-13. nFAULT 引脚

7.3.7 保护电路

这些器件可完全防止电源欠压、电荷泵欠压、输出过流和器件过热事件。

7.3.7.1 VM 欠压锁定(UVLO)

无论 VM 引脚电压何时降至电源电压的 UVLO 阈值电压以下，都会禁用所有输出并将 nFAULT 引脚驱动为低电

平。在这种情况下，电荷泵会禁用。VM 欠压条件消失后，器件将恢复正常运行（电机驱动器运行并释放nFAULT

引脚）。

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7.3.7.2 VCP 欠压锁定(CPUV)

无论 VCP 引脚电压何时降至 CPUV 电压以下，都会禁用所有输出并将 nFAULT 引脚驱动为低电平。在这种情况

下，电荷泵将保持有效状态。VCP 欠压条件消失后，器件将恢复正常运行（电机驱动器运行且释放 nFAULT 引

脚）。

7.3.7.3 过流保护(OCP)

每个 FET 上的模拟电流限制电路都将通过移除栅极驱动来限制流经 FET 的电流。如果此电流限制的持续时间超

过 t_OCP，则将会禁用检测到 OCP 的半桥并将 nFAULT 引脚驱动为低电平。在这种情况下，电荷泵将保持有效状

态。一旦OCP 条件消除，器件会在应用nSLEEP 复位脉冲或重新上电后恢复正常运行。

7.3.7.4 热关断(OTSD)

如果内核温度超过热关断限值(T_OTSD)，则会禁用H 桥中的所有MOSFET 并将nFAULT 引脚驱动为低电平。结温

降至过热阈值限值减去迟滞 (T_OTSD– T_{HYS_OTSD}) 所得的值以下后，器件会在应用 nSLEEP 复位脉冲或功率循环

后恢复正常运行。

7.3.7.5 故障条件汇总

表7-3. 故障条件汇总

故障

条件

错误报告

半桥

电荷泵

禁用

逻辑

恢复

自动：VM > V_UVLO

复位

(V_DVDD

3.9V)

VM < V_UVLO

nFAULT

VM 欠压(UVLO)

全部禁用

VCP < V_CPUV

I_OUT> I_OCP

T_J> T_TSD

nFAULT

VCP > V_CPUV

锁存

VCP 欠压(CPUV)

过流(OCP)

全部禁用

工作

禁用

工作

禁用具有

OCP 的半桥

热关断(OTSD)

全部禁用

锁存

7.4 器件功能模式

7.4.1 睡眠模式(nSLEEP = 0)

该器件的状态通过 nSLEEP 引脚进行管理。当nSLEEP 引脚为低电平时，该器件将进入低功耗睡眠模式。在睡眠

模式下，将会禁用所有内部 MOSFET 和电荷泵。必须在 nSLEEP 引脚上的下降沿之后再过去 t_SLEEP时间后，器

件才能进入睡眠模式。如果 nSLEEP 引脚变为高电平，该器件会自动退出睡眠模式。必须在经过 t_WAKE时间之

后，器件才能针对输入做好准备。

7.4.2 工作模式(nSLEEP = 1)

当 nSLEEP 引脚为高电平且 VM > UVLO 时，器件将进入运行模式。必须在经过 t_WAKE时间之后，器件才能针对

输入做好准备。

7.4.3 nSLEEP 复位脉冲

故障可通过快速 nSLEEP 脉冲清除。该脉冲的宽度必须在 20µs 至 40µs 之间。如果 nSLEEP 在 40µs 至 120µs

的时间内保持低电平，则会清除故障，但器件有可能会关断，也有可能不关断，如时序图中所示。该复位脉冲不

影响电荷泵或其他功能块的状态。

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图7-14. nSLEEP 复位脉冲

表7-4. 功能模式汇总

7.4.4 功能模式汇总

下表汇总了所有功能模式。

条件

配置

半桥

DVDD 稳压器

电荷泵

逻辑

nSLEEP 引脚=

4.5V < VM < 33V

睡眠模式

禁用

工作

禁用

工作

禁用

工作

禁用

工作

nSLEEP 引脚=

工作

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8 应用和实施

备注

以下应用部分的信息不属于TI 组件规范，TI 不担保其准确性和完整性。客户应负责确定 TI 组件是否适

用于其应用。客户应验证并测试其设计，以确保系统功能。

8.1 应用信息

DRV8935 是一款具有保护特性的四通道半桥驱动器。该器件可用于驱动一个步进电机、多个有刷直流电机或最多

四个螺线管负载。

8.2 典型应用

以下设计过程可用于配置DRV8935。在该应用中，此器件将用于驱动四个螺线管负载。

图8-1. 典型应用原理图

8.2.1 设计要求

表8-1 列出了典型应用的设计输入参数。

表8-1. 设计参数

设计参数

基准

示例值

19 - 29V

电源电压范围

I_OUT

1.5A

每通道电流

f_PWM

40kHz

PWM 频率

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8.2.2 详细设计过程

8.2.2.1 电流调节

在将输出负载连接至 VM 电源后，可将负载电流调节至 ITRIP 电平。OUT1 和 OUT2 输出的 ITRIP 电流电平由

VREF12 引脚进行控制，而 OUT3 和 OUT4 输出的 ITRIP 电平则由 VREF34 引脚进行控制。您可以使用以下公

式计算 ITRIP 电流 (ITRIP)：ITRIP (A) = VREF (V)/1.32 (V/A)。通过在 DVDD 引脚和接地之间连接电阻分压器，

可以对 VREF 电压进行编程。两个 VREF 引脚可以连接在一起，从而为所有（四个）输出通道编程相同的 ITRIP

电流。

8.2.3 功率损耗计算和应用曲线

此器件的输出电流和功率损耗能力在很大程度上取决于PCB 设计和外部系统状况。本节提供了一些用于计算这些

值的指导。

此器件的总功率损耗 (P_TOT) 由三个主要部分组成。这三个组成部分是功率 MOSFET R_DS(ON)（导通）损耗、功率

MOSFET 开关损耗和静态电源电流损耗。尽管其他的一些因素可能会造成额外的功率损耗，但与这三个主要因素

相比，其他因素通常并不重要。

P_TOT= P_COND+ P_SW+ P_Q

对于与VM 连接的负载，假定所有输出均加载相同的电流，总导通损耗可以表示为：

P_COND= 4 x (I_OUT)²x R_DS(ONL)

由于DRV8935 的高侧和低侧 MOSFET 具有相同的导通电阻，因此导通损耗将与输入PWM 的占空比或 PWM 关

断时间无关。需要注意的是，R_DS(ON)与器件的温度密切相关。可以在“典型特性”曲线中找到一条显示了标称

R_DS(ON)和温度的曲线。

P_COND= 4 x (1.5A)²x 0.165Ω= 1.485W

可以根据标称电源电压 (VM)、稳定输出电流 (I_OUT)、开关频率 (f_PWM) 以及器件输出上升 (t_RISE) 和下降 (t_FALL) 时

间规格来计算P_SW。

假定所有四个输出均同时开关：

P_SW= 4 x (P_{SW_RISE}+ P_{SW_FALL}

)

P_{SW_RISE}= 0.5 x VM x I_OUTx t_RISEx f_PWM

P_{SW_FALL}= 0.5 x VM x I_OUTx t_FALLx f_PWM

P_{SW_RISE}= 0.5 x 24V x 1.5A x 100ns x 40kHz = 0.072W

P_{SW_FALL}= 0.5 x 24V x 1.5A x 100ns x 40kHz = 0.072W

P_SW= 4 x (0.072W + 0.072W) = 0.576W

可以根据标称电源电压(VM) 和I_VM电流规格来计算P_Q。

P_Q= VM x I_VM= 24V x 5mA = 0.12W

总功率损耗(P_TOT) 是导通损耗、开关损耗和静态功率损耗之和。

P_TOT= P_COND+ P_SW+ P_Q= 1.485W + 0.576W + 0.12W = 2.181W

如果已知环境温度T_A和总功率损耗(P_TOT)，则结温(T_J) 的计算公式为：

T_J= T_A+ (P_TOTx R_θJA

)

在一个符合 JEDEC 标准的 4 层 PCB 中，采用 HTSSOP 封装时的结至环境热阻 (R_θJA) 为 31°C/W，而采用

VQFN 封装时则为40.7°C/W。

假设环境温度为25°C，则HTSSOP 封装的结温为：

T_J= 25°C + (2.181W x 31°C/W) = 92.6°C

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VQFN 封装的结温为：

T_J= 25°C + (2.181W x 40.7°C/W) = 113.8°C

应确保器件结温处于指定的工作范围内。

CH1 = IN1 (3V/div)，CH3 = OUT1 (24V/div)，CH7 = IOUT1 (1.5A/div)

图8-2. 负载与VM 连接的电流调节

CH1 = IN1 (3V/div)，CH3 = OUT1 (24V/div)

图8-3. IN1 至OUT1 传播延迟

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9 电源相关建议

该器件可在4.5V 至33 V 的输入电压电源(VM) 范围内正常工作。必须在每个VM 引脚处放置一个额定电压为VM

的0.01µF 陶瓷电容器，该电容器要尽可能靠近该器件。此外，VM 上必须放置一个大容量电容。

9.1 大容量电容

配备合适的局部大容量电容是电机驱动系统设计中的重要因素。使用更多的大容量电容通常是有益的，但缺点在

于这会增加成本和物理尺寸。

所需的局部电容数量取决于多种因素，包括：

• 电机系统所需的最高电流

• 电源的电容和拉电流的能力

• 电源和电机系统之间的寄生电感量

• 可接受的电压纹波

• 使用的电机类型（有刷直流、无刷直流、步进电机）

• 电机制动方法

电源和电机驱动系统之间的电感将限制电流可以从电源变化的速率。如果局部大容量电容太小，系统将以电压变

化的方式对电机中的电流不足或过剩电流作出响应。当使用足够多的大容量电容时，电机电压保持稳定，可以快

速提供大电流。

数据表通常会给出建议值，但需要进行系统级测试来确定大小适中的大容量电容。

大容量电容的额定电压应高于工作电压，以在电机将能量传递给电源时提供裕度。

Parasitic Wire

Inductance

Motor Drive System

Power Supply

Motor

Driver

GND

Local

Bulk Capacitor

IC Bypass

Capacitor

图9-1. 带外部电源的电机驱动系统示例设置

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10 Layout

10.1 Layout Guidelines

The VM pin should be bypassed to PGND using a low-ESR ceramic bypass capacitor with a recommended

value of 0.01 µF rated for VM. This capacitor should be placed as close to the VM pin as possible with a thick

trace or ground plane connection to the device PGND pin.

The VM pin must be bypassed to ground using a bulk capacitor rated for VM. This component can be an

electrolytic capacitor.

A low-ESR ceramic capacitor must be placed in between the CPL and CPH pins. A value of 0.022 µF rated for

VM is recommended. Place this component as close to the pins as possible.

A low-ESR ceramic capacitor must be placed in between the VM and VCP pins. A value of 0.22 µF rated for 16

V is recommended. Place this component as close to the pins as possible.

Bypass the DVDD pin to ground with a low-ESR ceramic capacitor. A value of 0.47 µF rated for 6.3 V is

recommended. Place this bypassing capacitor as close to the pin as possible.

The thermal PAD must be connected to system ground.

10.2 Layout Example

图10-1. HTSSOP Layout Recommmendation

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图10-2. QFN Layout Recommendation

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11 Device and Documentation Support

11.1 Documentation Support

11.1.1 Related Documentation

For related documentation see the following:

• Texas Instruments, How to Drive Unipolar Stepper Motors with DRV8xxx application report

• Texas Instruments, PowerPAD™ Thermally Enhanced Package application report

• Texas Instruments, PowerPAD™ Made Easy application report

• Texas Instruments, Calculating Motor Driver Power Dissipation application report

11.2 接收文档更新通知

要接收文档更新通知，请导航至 ti.com.cn 上的器件产品文件夹。单击右上角的通知我进行注册，即可每周接收产

品信息更改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。

11.3 社区资源

11.4 商标

所有商标均为其各自所有者的财产。

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12 Mechanical, Packaging, and Orderable Information

The following pages include mechanical, packaging, and orderable information. This information is the most

current data available for the designated devices. This data is subject to change without notice and revision of

this document. For browser-based versions of this data sheet, refer to the left-hand navigation.

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PACKAGE OUTLINE

PowerPAD^TMTSSOP - 1.2 mm max height

PWP0028M

SMALL OUTLINE PACKAGE

6.6

6.2

TYP

0.1 C

PIN 1 INDEX

AREA

SEATING

PLANE

26X 0.65

9.8

9.6

8.45

NOTE 3

0.30

28X

0.19

4.5

4.3

0.1

C A B

SEE DETAIL A

(0.15) TYP

2X 0.82 MAX

NOTE 5

2X 0.825 MAX

NOTE 5

0.25

GAGE PLANE

1.2 MAX

4.05

3.53

THERMAL

PAD

0.15

0.05

0.75

0.50

0 -8

DETAIL A

TYPICAL

3.10

2.58

4224480/A 08/2018

PowerPAD is a trademark of Texas Instruments.

NOTES:

1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing

per ASME Y14.5M.

2. This drawing is subject to change without notice.

3. This dimension does not include mold ﬂash, protrusions, or gate burrs. Mold ﬂash, protrusions, or gate burrs shall not

exceed 0.15 mm per side.

4. Reference JEDEC registration MO-153.

5. Features may diﬀer or may not be present.

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EXAMPLE BOARD LAYOUT

PowerPAD^TMTSSOP - 1.2 mm max height

PWP0028M

SMALL OUTLINE PACKAGE

(3.4)

NOTE 9

(3.1)

METAL COVERED

BY SOLDER MASK

SYMM

28X (1.5)

28X (0.45)

SEE DETAILS

(R0.05) TYP

26X (0.65)

SYMM

(4.05)

(0.6)

(9.7)

NOTE 9

SOLDER MASK

DEFINED PAD

(1.2) TYP

(

0.2) TYP

VIA

(1.2) TYP

(5.8)

LAND PATTERN EXAMPLE

EXPOSED METAL SHOWN

SCALE: 8X

SOLDER MASK

OPENING

METAL UNDER

SOLDER MASK

OPENING

METAL

EXPOSED METAL

0.05 MAX

ALL AROUND

0.05 MIN

ALL AROUND

NON-SOLDER MASK

DEFINED

(PREFERRED)

SOLDER MASK

DEFINED

15.000

SOLDER MASK DETAILS

4224480/A 08/2018

NOTES: (continued)

6. Publication IPC-7351 may have alternate designs.

7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.

8. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature

numbers SLMA002 (www.ti.com/lit/slma002) and SLMA004 (www.ti.com/lit/slma004).

9. Size of metal pad may vary due to creepage requirement.

10. Vias are optional depending on application, refer to device data sheet. It is recommended that vias under paste be ﬁlled, plugged

or tented.

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EXAMPLE STENCIL DESIGN

PowerPAD^TMTSSOP - 1.2 mm max height

PWP0028M

SMALL OUTLINE PACKAGE

(3.1)

BASED ON

0.125 THICK

STENCIL

28X (1.5)

METAL COVERED

BY SOLDER MASK

28X (0.45)

(R0.05) TYP

26X (0.65)

SYMM

(4.05)

BASED ON

0.125 THICK

STENCIL

SYMM

(5.8)

SEE TABLE FOR

DIFFERENT OPENINGS

FOR OTHER STENCIL

THICKNESSES

SOLDER PASTE EXAMPLE

BASED ON 0.125 mm THICK STENCIL

SCALE: 8X

STENCIL

THICKNESS

SOLDER STENCIL

OPENING

0.1

3.47 X 4.53

3.10 X 4.05 (SHOWN)

2.83 X 3.70

0.125

0.15

0.175

2.62 X 3.42

4224480/A 08/2018

NOTES: (continued)

11. Laser cutting apertures with trapezoidal walls and rounded corners may oﬀer better paste release. IPC-7525 may have alternate

design recommendations.

12. Board assembly site may have diﬀerent recommendations for stencil design.

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PACKAGE OPTION ADDENDUM

www.ti.com

27-Aug-2021

PACKAGING INFORMATION

Orderable Device

Status Package Type Package Pins Package

Eco Plan

Lead finish/

Ball material

MSL Peak Temp

Op Temp (°C)

Device Marking

Samples

Drawing

Qty

(1)

(2)

(3)

(4/5)

(6)

DRV8935PPWPR

DRV8935PRGER

ACTIVE

HTSSOP

VQFN

PWP

RGE

2500 RoHS & Green

3000 RoHS & Green

NIPDAU

Level-3-260C-168 HR

Level-1-260C-UNLIM

-40 to 125

DRV8935P

NIPDAU

DRV

8935P

⁽¹⁾The marketing status values are defined as follows:

ACTIVE: Product device recommended for new designs.

LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.

NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.

PREVIEW: Device has been announced but is not in production. Samples may or may not be available.

OBSOLETE: TI has discontinued the production of the device.

⁽²⁾RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance

do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may

reference these types of products as "Pb-Free".

RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.

Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based

flame retardants must also meet the <=1000ppm threshold requirement.

⁽³⁾MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

⁽⁴⁾There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.

⁽⁵⁾Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation

of the previous line and the two combined represent the entire Device Marking for that device.

(6)

Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two

lines if the finish value exceeds the maximum column width.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information

provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and

continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.

TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

Addendum-Page 1

PACKAGE OPTION ADDENDUM

www.ti.com

27-Aug-2021

Addendum-Page 2

PACKAGE MATERIALS INFORMATION

www.ti.com

3-Jun-2022

TAPE AND REEL INFORMATION

REEL DIMENSIONS

TAPE DIMENSIONS

Reel

Diameter

Cavity

A0 Dimension designed to accommodate the component width

B0 Dimension designed to accommodate the component length

K0 Dimension designed to accommodate the component thickness

Overall width of the carrier tape

P1 Pitch between successive cavity centers

Reel Width (W1)

QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE

Sprocket Holes

Q1 Q2

Q3 Q4

Q1 Q2

Q3 Q4

User Direction of Feed

Pocket Quadrants

*All dimensions are nominal

Device

Package Package Pins

Type Drawing

SPQ

Reel

Pin1

Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant

(mm) W1 (mm)

DRV8935PPWPR

DRV8935PRGER

HTSSOP PWP

VQFN RGE

2500

3000

330.0

16.4

12.4

6.9

10.2

4.25

1.8

12.0

8.0

16.0

12.0

4.25

1.15

Pack Materials-Page 1

PACKAGE MATERIALS INFORMATION

www.ti.com

3-Jun-2022

TAPE AND REEL BOX DIMENSIONS

Width (mm)

*All dimensions are nominal

Device

Package Type Package Drawing Pins

SPQ

Length (mm) Width (mm) Height (mm)

DRV8935PPWPR

DRV8935PRGER

HTSSOP

VQFN

PWP

RGE

2500

3000

356.0

367.0

356.0

367.0

35.0

Pack Materials-Page 2

GENERIC PACKAGE VIEW

PWP 28

4.4 x 9.7, 0.65 mm pitch

PowerPAD^TMTSSOP - 1.2 mm max height

SMALL OUTLINE PACKAGE

This image is a representation of the package family, actual package may vary.

Refer to the product data sheet for package details.

4224765/B

www.ti.com

GENERIC PACKAGE VIEW

RGE 24

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

Images above are just a representation of the package family, actual package may vary.

Refer to the product data sheet for package details.

4204104/H

PACKAGE OUTLINE

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

4.1

3.9

0.5

0.3

PIN 1 INDEX AREA

4.1

3.9

0.3

0.2

DETAIL

OPTIONAL TERMINAL

TYPICAL

1 MAX

SEATING PLANE

0.08 C

0.05

0.00

2X 2.5

(0.2) TYP

2.45 0.1

EXPOSED

SEE TERMINAL

DETAIL

THERMAL PAD

SYMM

2.5

0.3

24X

20X 0.5

0.2

0.1

C A B

SYMM

24X

PIN 1 ID

(OPTIONAL)

0.05

0.5

0.3

4219013/A 05/2017

NOTES:

1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing

per ASME Y14.5M.

2. This drawing is subject to change without notice.

3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.

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EXAMPLE BOARD LAYOUT

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

(

2.45)

SYMM

24X (0.6)

24X (0.25)

(R0.05)

TYP

SYMM

(3.8)

20X (0.5)

(

0.2) TYP

VIA

(0.975) TYP

(3.8)

LAND PATTERN EXAMPLE

EXPOSED METAL SHOWN

SCALE:15X

0.07 MIN

ALL AROUND

0.07 MAX

ALL AROUND

SOLDER MASK

OPENING

METAL

EXPOSED

METAL

EXPOSED

METAL

SOLDER MASK

OPENING

METAL UNDER

SOLDER MASK

NON SOLDER MASK

DEFINED

SOLDER MASK

DEFINED

(PREFERRED)

SOLDER MASK DETAILS

4219013/A 05/2017

NOTES: (continued)

4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature

number SLUA271 (www.ti.com/lit/slua271).

5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown

on this view. It is recommended that vias under paste be filled, plugged or tented.

www.ti.com

EXAMPLE STENCIL DESIGN

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

4X ( 1.08)

(0.64) TYP

24X (0.6)

24X (0.25)

(R0.05) TYP

SYMM

(0.64)

TYP

(3.8)

20X (0.5)

METAL

TYP

SYMM

(3.8)

SOLDER PASTE EXAMPLE

BASED ON 0.125 mm THICK STENCIL

EXPOSED PAD 25

78% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE

SCALE:20X

4219013/A 05/2017

NOTES: (continued)

6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate

design recommendations.

www.ti.com

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