DRV8955 [TI]

具有电流检测功能的 50V、2.5A 四路半桥驱动器;


型号：	DRV8955
厂家：	TEXAS INSTRUMENTS
描述：	具有电流检测功能的 50V、2.5A 四路半桥驱动器驱动驱动器
文件：	总46页 (文件大小：3809K)
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DRV8955

ZHCSN23 –APRIL 2020 –REVISED DECEMBER 2020

具有集成电流检测的DRV8955 四路半桥驱动器

1 特性

3 说明

• 四路半桥直流电机驱动器

DRV8955 将为工业应用提供四路可单独控制的半桥驱

动器。该器件可用于驱动最多四个螺线管负载、两个直

流电机、一个步进电机或其他负载。

– 能够驱动最多四个螺线管负载、两个直流电机、

一个步进电机或其它负载

– 完全独立的半桥控制

每个通道的输出驱动器由配置为半桥结构的 N 通道功

率MOSFET 组成。借助简单的 PWM (IN/IN) 接口，可

轻松与控制器连接。提供单独控制每个半桥的独立输

入。此外，可以将输出并联在一起以便为输出负载提供

更大的电流。

• 集成电流检测和调节

• 4.5V 至48V 工作电源电压范围

• 与以下器件引脚对引脚兼容：

– DRV8932：33V，900mΩHS + LS

– DRV8935：33V，330mΩHS + LS

• 业界通用IN/IN 数字控制接口

• 可以并行连接半桥以提高输出电流

• 可配置关断时间PWM 斩波

DRV8955 由单一电源供电，支持 4.5V 至 48V 的宽输

入电源电压范围。提供的低功耗睡眠模式可通过关断大

量内部电路实现较低的静态电流消耗。提供的内部保护

特性包括：欠压锁定、每个 FET 的过流保护、短路保

护和过热保护。故障状态通过nFAULT 引脚指示。

– 7、16、24 或32μs

• 支持1.8V、3.3V、5.0V 逻辑输入

• 低电流睡眠模式(2µA)

• 展频时钟，以降低EMI

• 保护特性

器件信息

器件型号⁽¹⁾

封装尺寸（标称值）

9.7mm x 4.4mm

4.0mm x 4.0mm

封装

DRV8955PPWPR

DRV8955PRGER

HTSSOP (28)

VQFN (24)

– VM 欠压锁定(UVLO)

– 电荷泵欠压(CPUV)

– 过流保护(OCP)

(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附

录。

– 热关断(OTSD)

– 故障调节输出(nFAULT)

2 应用

• 冰箱风门和制冰机

• 纺织机

• 工厂自动化和机器人

• 办公和家庭自动化

• 洗衣机、烘干机和洗碗机

• 游戏机

• 通用螺线管负载

DRV8955 简化原理图

本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问

www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。

English Data Sheet: SLOSE71

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内容

1 特性................................................................................... 1

2 应用................................................................................... 1

3 说明................................................................................... 1

4 修订历史记录.....................................................................2

5 引脚配置和功能................................................................. 3

引脚功能............................................................................3

6 规格................................................................................... 5

6.1 绝对最大额定值...........................................................5

6.2 ESD 等级.................................................................... 5

6.3 建议运行条件.............................................................. 6

6.4 热性能信息..................................................................6

6.5 电气特性......................................................................7

7 详细说明.......................................................................... 11

7.1 概述...........................................................................11

7.2 功能方框图................................................................12

7.3 特性说明....................................................................13

7.4 器件功能模式............................................................ 21

8 应用和实施.......................................................................23

8.1 应用信息....................................................................23

8.2 典型应用....................................................................23

9 电源相关建议...................................................................26

9.1 确定大容量电容的大小..............................................26

10 布局............................................................................... 27

10.1 布局指南..................................................................27

10.2 布局示例..................................................................27

11 器件和文档支持..............................................................29

11.1 文档支持..................................................................29

11.2 接收文档更新通知................................................... 29

11.3 支持资源..................................................................29

11.4 商标.........................................................................29

11.5 静电放电警告...........................................................29

11.6 术语表..................................................................... 29

12 机械、封装和可订购信息...............................................30

4 修订历史记录

注：以前版本的页码可能与当前版本的页码不同

日期

修订版本

说明

2020 年12 月

第一版。

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5 引脚配置和功能

图5-1. PWP PowerPAD™ 封装28 引脚HTSSOP DRV8955 俯视图

图5-2. RGE 封装24 引脚VQFN（带有外露散热焊盘） DRV8955 俯视图

引脚功能

引脚

类型

说明

PWP

RGE

名称

IN1

PWM 输入。逻辑控制半桥1 的状态；内部下拉。

PWM 输入。逻辑控制半桥2 的状态；内部下拉。

PWM 输入。逻辑控制半桥3 的状态；内部下拉。

PWM 输入。逻辑控制半桥4 的状态；内部下拉。

半桥1 的输出。

IN2

IN3

IN4

OUT1

OUT2

4、5

6、7

半桥2 的输出。

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引脚

类型

说明

PWP

10、11

8、9

RGE

名称

OUT3

OUT4

半桥3 的输出。

半桥4 的输出。

当MODE 引脚为0、1 或高阻态时，该引脚将充当基准电压输入引脚并控制

半桥1 和2 的电流电平。当将330k 电阻从MODE 引脚接地时，该引脚上的

逻辑高电平将会启用OUT3。

VREF12/EN3

当MODE 引脚为0、1 或高阻态时，该引脚将充当基准电压输入引脚并控制

半桥3 和4 的电流电平。当将330k 电阻从MODE 引脚接地时，该引脚上的

逻辑高电平将会启用OUT4。

VREF34/EN4

RSVD/EN1

当MODE 引脚为0、1 或高阻态时，将此引脚保持未连接状态。当将330k

电阻从MODE 引脚接地时，该引脚上的逻辑高电平将会启用OUT1。

MODE 引脚上的电压可选择并联各个半桥，或为电桥选择独立的高阻态运

行。当MODE 为0 时，可以驱动四个独立的螺线管负载。当MODE 为1

时，将会并联成对的半桥，以便能够以更高的输出电流驱动两个螺线管负

载。当MODE 为开路时，将会并联所有半桥，并将驱动单个螺线管负载。当

将330k 电阻从MODE 接地时，将会启用独立的高阻态运行- 可以独立地启

用或禁用各个半桥输出。

MODE

CPH

CPL

GND

电荷泵开关节点。在CPH 到CPL 之间连接一个额定电压为VM 的X7R

0.022μF 陶瓷电容器。

PWR

器件接地。连接到系统接地。

当MODE 引脚为0、1 或高阻态时，该引脚将在电流斩波期间设置关断时

间。当将330k 电阻从MODE 接地时，该引脚上的逻辑高电平将会启用

OUT2。

TOFF/EN2

逻辑电源电压。通过电容为0.47μF 至1μF、额定电压为6.3V 或10V 的

X7R 陶瓷电容器连接至GND。

DVDD

VCP

PWR

电荷泵输出。通过一个X7R 0.22μF 16V 陶瓷电容器连接至VM。

电源。连接到电源电压，并通过两个0.01μF 陶瓷电容器（每个引脚一个）

和一个额定电压为VM 的大容量电容器旁路到PGND。

PWR

2、13

1、8

PGND

PWR

3、12

2、7

电源接地。连接到系统接地。

nFAULT

故障指示。故障状态下拉至逻辑低电平；开漏输出需要外部上拉电阻。

睡眠模式输入。逻辑高电平用于启用器件；逻辑低电平用于进入低功耗睡眠

模式；内部下拉电阻。

nSLEEP

PAD

散热焊盘。连接到系统接地。

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6 规格

6.1 绝对最大额定值

在自然通风条件下的工作温度范围内，且电压以GND 为基准（除非另有说明）

最小值

–0.3

-0.3

最大值

单位

电源电压(VM)

V_VM+ 7

V_VM

电荷泵电压（VCP、CPH）

电荷泵负开关引脚(CPL)

nSLEEP 引脚电压(nSLEEP)

内部稳压器电压(DVDD)

V_VM

5.75

控制和基准引脚电压（IN1、IN2、IN3、IN4、nFAULT、RSVD/EN1、TOFF/EN2、

MODE、VREF12/EN3、VREF34/EN4）

-0.3

5.75

开漏输出电流(nFAULT)

V_VM+ 1

V_VM+ 3

连续相节点引脚电压（OUT1、OUT2、OUT3、OUT4）

瞬态100ns 相节点引脚电压（OUT1、OUT2、OUT3、OUT4）

峰值驱动电流（OUT1、OUT2、OUT3、OUT4）

工作环境温度，T_A

–1

–3

受内部限制

-40

-65

125

150

°C

运行结温，T_J

贮存温度，T_stg

6.2 ESD 等级

值

单位

±2000

±750

±500

人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001

PWP 转角引脚（1、14、

15 和28）

V_(ESD)

静电放电

充电器件模型(CDM)，符合JEDEC 规范JESD22-C101

其他引脚

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6.3 建议运行条件

在自然通风条件下的工作温度范围内测得（除非另有说明）

最小值

4.5

最大值

单位

V_VM

V_I

可确保正常（直流）运行的电源电压范围

逻辑电平输入电压

5.5

V_REF

ƒ_PWM

0.05

3.3

基准均方根电压范围(VREF)

100

2.5

kHz

施加的PWM 信号（IN1、IN2、IN3、IN4）

峰值输出电流（MODE = 0 或330k 至GND）

峰值输出电流(MODE = 1)

I_FS

峰值输出电流（MODE = 高阻态）

T_A

T_J

-40

125

150

°C

工作环境温度

工作结温

6.4 热性能信息

PWP (HTSSOP)

28 引脚

29.7

RGE (VQFN)

24 引脚

39.0

热指标

单位

R_θJA

°C/W

结至环境热阻

R_θJC(top)

23.0

28.9

结至外壳（顶部）热阻

R_θJB

9.3

0.3

9.2

2.4

16.0

0.4

结至电路板热阻

ψ_JT

结至顶部特征参数

结至电路板特征参数

结至外壳（底部）热阻

15.9

3.4

ψ_JB

R_θJC(bot)

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6.5 电气特性

典型值都是在T_A= 25°C 且V_VM= 24V 条件下的值。除非另有说明，否则所有限值都是在推荐工作条件下的限值。

参数

测试条件

最小值

典型值

最大值

单位

电源电压（VM、DVDD）

I_VM

6.5

μA

μs

VM 工作电源电流

VM 睡眠模式电源电流

休眠时间

nSLEEP = 1，无负载

I_VMQ

t_SLEEP

t_RESET

t_WAKE

t_ON

nSLEEP = 0

120

nSLEEP = 0 至睡眠模式

nSLEEP 低电平至清除故障

nSLEEP = 1 至输出转换

VM > UVLO 至输出转换

无外部负载，6V < V_VM< 48V

无外部负载，V_VM= 4.5V

1.2

nSLEEP 复位脉冲

唤醒时间

0.8

1.2

开通时间

4.75

4.2

5.25

V_DVDD

内部稳压器电压

4.35

电荷泵（VCP、CPH、CPL）

V_VCP

f_(VCP)

6V < V_VM< 48V

V_VM+ 5

360

VCP 工作电压

V_VM> UVLO；nSLEEP = 1

kHz

电荷泵开关频率

逻辑电平输入（IN1、IN2、IN3、IN4、EN1、EN2、EN3、EN4、nSLEEP）

V_IL

V_IH

V_HYS

I_IL

0.6

5.5

输入逻辑低电平电压

输入逻辑高电平电压

输入逻辑迟滞

1.5

150

μA

V_IN= 0V

V_IN= 5V

-1

输入逻辑低电平电流

输入逻辑高电平电流

I_IH

100

t₁

t₂

t₃

t₄

t₅

t₆

INx = 1

INx = 0

ENx 高电平到OUTx 高电平延迟

ENx 低电平到OUTx 低电平延迟

ENx 高电平到OUTx 低电平延迟

ENx 低电平到OUTx 高电平延迟

INx 高电平到OUTx 高电平延迟

INx 低电平到OUTx 低电平延迟

μs

800

四电平输入（MODE、TOFF）

V_I1

0.6

1.4

2.2

5.5

连接至GND

输入逻辑低电平电压

V_I2

1.25

330kΩ ± 5% 至GND

高阻抗（>500kΩ 至GND）

连接至DVDD

V_I3

1.8

2.7

输入高阻抗电压

V_I4

输入逻辑高电平电压

I_O

μA

输出上拉电流

控制输出(nFAULT)

V_OL

I_OH

I_O= 5mA

0.5

输出逻辑低电平电压

-1

μA

输出逻辑高电平泄漏电流

电机驱动器输出（OUT1、OUT2、OUT3、OUT4）

T_J= 25°C、I_O= -1A

165

250

280

165

250

280

200

300

350

200

300

350

mΩ

高侧FET 导通电阻（MODE = 0

或330k 至GND）

R_DS(ONH)

T_J= 125°C、I_O= -1A

T_J= 150°C、I_O= -1A

T_J= 25°C、I_O= 1A

T_J= 125°C、I_O= 1A

T_J= 150°C、I_O= 1A

低侧FET 导通电阻（MODE = 0

或330k 至GND）

R_DS(ONL)

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典型值都是在T_A= 25°C 且V_VM= 24V 条件下的值。除非另有说明，否则所有限值都是在推荐工作条件下的限值。

参数

测试条件

最小值

典型值

最大值

单位

T_J= 25°C，I_O= -1A

100

mΩ

R_DS(ONH)

R_DS(ONL)

R_DS(ONH)

125

140

150

175

100

150

175

高侧FET 导通电阻(MODE = 1) T_J= 125°C、I_O= -1A

T_J= 150°C、I_O= -1A

mΩ

T_J= 25°C，I_O= 1A

125

140

低侧FET 导通电阻(MODE = 1) T_J= 125°C、I_O= 1A

T_J= 150°C、I_O= 1A

T_J= 25°C，I_O= -1A

高侧FET 导通电阻（MODE = 高

T_J= 125°C、I_O= -1A

阻态）

T_J= 150°C、I_O= -1A

T_J= 25°C，I_O= 1A

低侧FET 导通电阻（MODE = 高

T_J= 125°C、I_O= 1A

阻态）

R_DS(ONL)

T_J= 150°C、I_O= 1A

t_RF

电流调节(VREF)

VM = 24V

100

输出上升/下降时间

VREF = 3.3V，MODE = 0 或330k 至

GND

1.254

1.32

1.386

V/A

K_V

跨阻增益

VREF = 3.3V，MODE = 1

VREF = 3.3V，MODE =高阻态

VREF = 3.3V

0.627

0.313

0.66

0.33

0.693

0.347

8.25

V/A

μA

I_VREF

VREF 泄漏电流

PWM 关断时间

TOFF = 0

TOFF = 1

t_OFF

μs

TOFF = 高阻态

TOFF = 330kΩ至GND

-12

-6

ITRIP 设置的10% 至20%

ITRIP 设置的20% 至40%

ITRIP 设置的40% 至100%

ΔI_TRIP

电流跳变精度

-4

保护电路

4.1

4.2

4.25

4.35

4.45

VM 下降，UVLO 下降

VM 上升，UVLO 上升

上升至下降阈值

V_UVLO

VM UVLO 锁定

V_UVLO,HYS

V_CPUV

100

欠压迟滞

V_VM+ 2

VCP 下降

电荷泵欠压

流经任何FET 的电流(MODE = 0 或

330k 至GND)

I_OCP

流经任何FET 的电流(MODE = 1)

过流保护

流经任何FET 的电流（MODE = 高阻

态）

t_OCP

μs

°C

过流抗尖峰时间

热关断

T_OTSD

150

165

180

内核温度T_J

T_{HYS_OTSD}

°C

热关断迟滞

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6.5.1 典型特性

图6-1. 睡眠电流与电源电压间的关系

图6-2. 睡眠电流与温度间的关系

图6-3. 工作电流与电源电压间的关系

图6-4. 工作电流与温度间的关系

图6-5. 低侧R_DS(ON)与电源电压间的关系（MODE = 0 或330k 至

GND）

图6-6. 低侧R_DS(ON)与温度间的关系（MODE = 0 或330k 至

GND）

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6.5.1 典型特性(continued)

图6-7. 高侧R_DS(ON)与电源电压间的关系（MODE = 0 或330k 至

GND）

图6-8. 高侧R_DS(ON)与温度间的关系（MODE = 0 或330k 至

GND）

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7 详细说明

7.1 概述

DRV8955 支持4.5V 至48V 的电源电压，且可驱动最多四个螺线管负载。

借助简单的 PWM 接口选项，可轻松连接至输出。使用 MODE 引脚，可以将半桥配置为驱动一个、两个或四个螺

线管负载，或对每个半桥进行独立的高阻态控制。当并联半桥以驱动一个或两个负载时，该器件可支持更高的输

出电流。电流调节的触发点通过 VREF 引脚电压的值来控制。可以将 PWM 关断时间 t_OFF调节为 7、16、24 或

32μs。系统包括一个低功耗睡眠模式，以便在不驱动负载时省电。

各种集成保护特性将在出现系统故障时保护该器件。这些保护功能包括欠压锁定 (UVLO)、电荷泵欠压 (CPUV)、

过流保护(OCP) 和过热关断(TSD)。故障情况通过nFAULT 引脚指示。

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7.2 功能方框图

图7-1. DRV8955 方框图

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7.3 特性说明

下表显示了驱动器外部组件的建议值。

图7-2. 连接到VREF 引脚的电阻分压器

表7-1. 外部组件

组件

C_VM1

引脚1

引脚2

PGND

推荐

两个额定电压为VM 的X7R 0.01µF 陶瓷电容器

额定电压为VM 的大容量电容器

C_VM2

C_VCP

VCP

X7R 0.22µF 16V 陶瓷电容器

C_SW

CPH

CPL

额定电压为VM 的X7R 0.022µF 陶瓷电容器

额定电压为6.3V 或10V 的X7R 0.47µF 至1µF 陶瓷电容器

>4.7kΩ 电阻

C_DVDD

DVDD

VCC

GND

R_nFAULT

R_REF1

nFAULT

VCC

VREF12

VREF34

用于限制斩波电流的电阻。建议R_REF1和R_REF2的并联电阻值应低于50kΩ。

GND

R_REF2（可选）

R_REF3

VCC

用于限制斩波电流的电阻。建议R_REF3和R_REF4的并联电阻值应低于50kΩ。

GND

R_REF4（可选）

VCC 不是该器件上的引脚，但开漏输出nFAULT 需要VCC 电源电压上拉；nFAULT 可能会被上拉到DVDD。

7.3.1 配置选项和电桥控制

MODE 引脚配置可配置半桥，便于器件驱动一个、两个或四个螺线管负载。通过并联半桥，可以支持更高的负载

电流。表7-2 显示了四种可能的设置：

表7-2. DRV8955 配置选项

独立高

阻态控

制

RdsON (HS +

MODE

最大ITRIP

半桥数量

输入控制引脚

电流控制

LS)

VREF12 控制OUT1 和OUT2 的ITRIP，

VREF34 控制OUT3 和OUT4 的ITRIP。

IN1、IN2、IN3、

IN4

2.5A

330mΩ

四

否

二（将OUT1 和

OUT2 连接在一

起，将OUT3 和

OUT4 连接在一

起）

IN2 控制OUT1

和OUT2，IN4 控

制OUT3 和

OUT4

VREF12 控制OUT1 和OUT2 的ITRIP，

VREF34 控制OUT3 和OUT4 的ITRIP。

160mΩ

一（将所有四个

OUT 引脚连接在

一起）

VREF12 必须短接到VREF34 才能控制输出

负载的ITRIP。

10A

80mΩ

IN4 控制组合输出

高阻态

否

是

必须通过输入PWM 脉冲宽度控制每个输出的

电流。VREF 和TOFF 引脚在此模式下重新分

配为使能(ENx) 引脚。

IN1、IN2、IN3、

IN4、EN1、

EN2、EN3、EN4

330kΩ 四（独立高阻

至GND 态）

不能进行ITRIP

330mΩ

控制。

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INx 输入引脚直接控制 OUTx 输出的状态（高电平或低电平）。当 MODE 引脚连接到 330k 电阻至 GND 时，

ENx 输入引脚将启用或禁用OUTx 驱动器，如下面所示。

表7-3. DRV8955 H 桥逻辑（适用于MODE = 0、1 或高阻态）

nSLEEP

INx

OUTx

说明

睡眠模式；半桥禁用（高阻态）

OUTx 低侧导通

高阻态

OUTx 高侧导通

表7-4. DRV8955 H 桥逻辑（适用于MODE = 330k 至GND）

nSLEEP

INx

ENx

OUTx

说明

睡眠模式；半桥禁用（高阻态）

禁用单独输出（高阻态）

OUTx 低侧导通

高阻态

OUTx 高侧导通

当 MODE 引脚连接到 330k 电阻至 GND 时，还可以使用输入进行 PWM 控制，例如控制直流电机的转速。当使

用 PWM 控制绕组时，如果驱动电流中断，电机的感应性质将要求电流必须继续流动。这称为再循环电流。为了

处理此再循环电流，H 桥可在两种不同的状态下运行：快速衰减或慢速衰减。在快速衰减模式下，将会禁用 H

桥，再循环电流将会流过体二极管；在慢速衰减模式下，将会短接电机绕组。

使用快速衰减执行 PWM 操作时，会将 PWM 信号应用到 ENx 引脚；使用慢速衰减时，会将 PWM 信号应用到

INx 引脚。下表是使用OUT1 和OUT2 作为H 桥来驱动直流电机的示例：

表7-5. PWM 功能

IN1

EN1

IN2

EN2

功能

PWM

正向PWM，慢速衰减

反向PWM，慢速衰减

正向PWM，快速衰减

反向PWM，快速衰减

PWM

7.3.2 电流调节

在将输出负载连接至 VM 电源后，并且 MODE 引脚为 0、1 或高阻态时，可将负载电流调节至 ITRIP 电平。表

7-2 说明了VREF 引脚在各种运行模式下如何控制输出电流。

MODE = 0 时，您可以使用以下公式计算ITRIP 电流(I_TRIP)：I_TRIP(A) = V_REF(V)/1.32 (V/A)。

MODE = 1 时，I_TRIP(A) = V_REF(V)/0.66 (V/A)。

MODE = 高阻态时，I_TRIP(A) = V_REF(V)/0.33 (V/A)。

通过在DVDD 引脚和接地之间连接电阻分压器，可以对V_REF电压进行编程。两个V_REF引脚可以连接在一起，从

而为所有输出通道编程相同的ITRIP 电流。

当 INx = 0 时，低侧 FET 将开启，直至电流增长并达到 ITRIP 电平。一旦负载电流等于 ITRIP，低侧 FET 将关

闭，高侧 FET 则将在关断时间（由 TOFF 引脚决定）内保持开启状态。关断时间结束后，将重新开启低侧 FET

并重复该循环。

对于连接至 VM 的电阻负载，如果 ITRIP 高于 (VM/R_LOAD)，则在 INx = 0 时会将负载电流调节至 VM/R_LOAD

电

平。对于连接至 VM 的电感负载，应确保在每个周期对电流进行足够的衰减，以防止失控并触发过流保护。下面

介绍了不同的使用情况：

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图7-3. 电阻负载连接至VM，逐周期控制，I_TRIP高于VM/R_LOAD

。

图7-4. 电感负载连接至VM，固定关断时间电流斩波

在这种情况下，当 INx = 0 时，高侧 MOSFET 会在 IOUT 超过 ITRIP 后在 t_OFF内保持开启状态。t_OFF后，低侧

MOSFET 将重新开启，直至 IOUT 再次超过 ITRIP。固定关断时间模式允许在外部控制器不介入的情况下使用简

单的电流斩波方案。固定关断时间模式将支持100% 占空比的电流调节。

控制负载电流的另外一种方式是逐周期控制模式，该模式下会控制 INx 输入引脚的 PWM 脉冲宽度。这样即可通

过外部控制器来额外控制电流斩波方案。对于连接至 VM 的负载，当 INx = 0 时，流经该负载的电流将增加；当

INx = 1 时，流经该负载的电流将衰减。通过适当选择 INx 脉冲的占空比，可以将电流调节到目标值。下面介绍了

各种此类使用情况：

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图7-5. 电感负载连接至VM，逐周期控制

在这种情况下，需要对INx 引脚的占空比进行调节，以确保电流不会失控。

图7-6. 电感负载连接至VM，逐周期控制，T 必须短于DRV8955 的T_OFF。

同样，也可以通过控制 INx 引脚的脉冲宽度来控制流经接地负载的电流：INx = 1 时电流增加，INx = 0 时电流衰

减。下面介绍了这两种使用情况：

图7-7. 电感负载接地，逐周期控制

在这种情况下，需要对INx 引脚的占空比进行调节，以确保电流不会失控。

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图7-8. 电阻负载接地，逐周期控制

表7-6. 关断时间设置

TOFF

关断时间t_OFF

7µs

16µs

24µs

高阻态

330kΩ 至

GND

32µs

7.3.3 电荷泵

集成了一个电荷泵以提供高侧N 沟道MOSFET 栅极驱动电压。需要在VM 和VCP 引脚之间为电荷泵放置一个电

容作为储能电容。此外，还需要在CPH 和CPL 引脚之间放置一个陶瓷电容作为飞跨电容。

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图7-9. 电荷泵方框图

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7.3.4 线性稳压器

该器件中集成了一个线性稳压器。DVDD 稳压器可用于提供基准电压。DVDD 最大可提供2mA 的负载。为确保正

常运行，请使用陶瓷电容器将DVDD 引脚旁路至GND。

DVDD 输出的标称值为5V。当DVDD LDO 电流负载超过2mA 时，输出电压会显著下降。

图7-10. 线性稳压器方框图

如果数字输入须一直连接高电平（即MODE 或TOFF），则宜将输入连接到DVDD 引脚而不是外部稳压器。此方

法可在未应用 VM 引脚或处于休眠模式时省电：DVDD 稳压器被禁用，电流不会流经输入下拉电阻。作为参考，

逻辑电平输入的典型下拉电阻为200kΩ。

请勿将nSLEEP 引脚连接至DVDD，否则器件将无法退出睡眠模式。

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7.3.5 逻辑和四电平引脚图

图7-11 提供了逻辑电平引脚IN1、IN2、IN3、IN4 和nSLEEP 的输入结构：

图7-11. 逻辑电平输入引脚图

四电平逻辑引脚MODE 和TOFF 具有图7-12 所示的以下结构。

图7-12. 四电平输入引脚图

7.3.5.1 nFAULT 引脚

nFAULT 引脚具有开漏输出且应上拉至 5V、3.3V 或 1.8V 电源电压。当检测到故障时，nFAULT 引脚将变成逻辑

低电平；上电后，则变成高电平。对于5V 上拉，nFAULT 引脚可通过一个电阻连接至DVDD 引脚。对于3.3V 或

1.8V 上拉，必须使用一个外部电源。

Output

nFAULT

图7-13. nFAULT 引脚

7.3.6 保护电路

这些器件可完全防止电源欠压、电荷泵欠压、输出过流和器件过热事件。

7.3.6.1 VM 欠压锁定(UVLO)

无论 VM 引脚电压何时降至电源电压的 UVLO 阈值电压以下，都会禁用所有输出并将 nFAULT 引脚驱动为低电

平。在这种情况下，电荷泵会禁用。VM 欠压条件消失后，器件将恢复正常运行（电机驱动器运行并释放nFAULT

引脚）。

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7.3.6.2 VCP 欠压锁定(CPUV)

无论 VCP 引脚电压何时降至 CPUV 电压以下，都会禁用所有输出并将 nFAULT 引脚驱动为低电平。在这种情况

下，电荷泵将保持有效状态。VCP 欠压条件消失后，器件将恢复正常运行（电机驱动器运行且释放 nFAULT 引

脚）。

7.3.6.3 过流保护(OCP)

每个 FET 上的模拟电流限制电路都将通过移除栅极驱动来限制流经 FET 的电流。如果此电流限制的持续时间超

过 t_OCP，则将会禁用检测到 OCP 的半桥并将 nFAULT 引脚驱动为低电平。在这种情况下，电荷泵将保持有效状

态。一旦OCP 条件消除，器件会在应用nSLEEP 复位脉冲或重新上电后恢复正常运行。

7.3.6.4 热关断(OTSD)

如果内核温度超过热关断限值(T_OTSD)，则会禁用H 桥中的所有MOSFET 并将nFAULT 引脚驱动为低电平。结温

降至过热阈值限值减去迟滞 (T_OTSD– T_{HYS_OTSD}) 所得的值以下后，器件会在应用 nSLEEP 复位脉冲或功率循环

后恢复正常运行。

故障条件汇总

表7-7. 故障条件汇总

故障

条件

错误报告

半桥

电荷泵

禁用

逻辑

恢复

复位

(V_DVDD

3.9V)

VM < V_UVLO

nFAULT

VM 欠压(UVLO)

自动：VM > V_UVLO

全部禁用

VCP < V_CPUV

I_OUT> I_OCP

T_J> T_TSD

nFAULT

VCP > V_CPUV

锁存

CP 欠压(CPUV)

过流(OCP)

全部禁用

工作

禁用

工作

禁用具有

OCP 的半桥

热关断(OTSD)

全部禁用

锁存

7.4 器件功能模式

7.4.1 睡眠模式(nSLEEP = 0)

该器件的状态通过 nSLEEP 引脚进行管理。当nSLEEP 引脚为低电平时，该器件将进入低功耗睡眠模式。在睡眠

模式下，将会禁用所有内部 MOSFET 和电荷泵。必须在 nSLEEP 引脚上的下降沿之后再过去 t_SLEEP时间后，器

件才能进入睡眠模式。如果 nSLEEP 引脚变为高电平，该器件会自动退出睡眠模式。必须在经过 t_WAKE时间之

后，器件才能针对输入做好准备。

7.4.2 工作模式(nSLEEP = 1)

当 nSLEEP 引脚为高电平且 VM > UVLO 时，器件将进入运行模式。必须在经过 t_WAKE时间之后，器件才能针对

输入做好准备。

7.4.3 nSLEEP 复位脉冲

锁存故障可通过快速 nSLEEP 脉冲清除。该脉冲的宽度必须在 20µs 至 40µs 之间。如果 nSLEEP 在 40µs 至

120µs 的时间内保持低电平，则会清除故障，但器件有可能会关断，也有可能不关断，如时序图中所示（请参阅

图7-14）。该复位脉冲不影响电荷泵或其他功能块的状态。

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图7-14. nSLEEP 复位脉冲

表7-8. 功能模式汇总

功能模式汇总

表7-8 汇总了所有功能模式。

DVDD 稳压器

条件

配置

半桥

电荷泵

禁用

逻辑

禁用

nSLEEP 引脚=

4.5V < VM < 48V

睡眠模式

工作

禁用

工作

nSLEEP 引脚=

工作

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8 应用和实施

NOTE

以下应用部分的信息不属于TI 组件规范，TI 不担保其准确性和完整性。客户应负责确定 TI 组件是否适

用于其应用。客户应验证并测试其设计，以确保系统功能。

8.1 应用信息

DRV8955 是一款具有保护特性的四通道半桥驱动器。该器件可用于驱动一个步进电机、多个有刷直流电机或最多

四个螺线管负载。

8.2 典型应用

以下设计过程可用于配置DRV8955。在该应用中，此器件将用于驱动四个螺线管负载。

图8-1. 典型应用原理图

8.2.1 设计要求

表8-1 列出了典型应用的设计输入参数。

表8-1. 设计参数

设计参数

基准

示例

值

I_OUT

f_PWM

19-29V

1.5A

电源电压范围

每通道电流

PWM 频率

40kHz

8.2.2 详细设计过程

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8.2.2.1 电流调节

在将输出负载连接至VM 电源后，可将负载电流调节至ITRIP 电平。OUT1 和OUT2 输出的ITRIP 电流电平由

VREF12 引脚进行控制，而OUT3 和OUT4 输出的ITRIP 电平则由VREF34 引脚进行控制。您可以使用以下公

式计算ITRIP 电流(ITRIP)：ITRIP (A) = VREF (V)/1.32 (V/A)。通过在DVDD 引脚和接地之间连接电阻分压器，

可以对VREF 电压进行编程。

8.2.2.2 功率损耗和热量计算

此器件的输出电流和功率损耗能力在很大程度上取决于PCB 设计和外部系统状况。本节提供了一些用于计算这些

值的指导。

此器件的总功率耗散由三个主要部分组成。这三个组成部分是功率 MOSFET R_DS(ON)（导通）损耗、功率

MOSFET 开关损耗和静态电源电流损耗。尽管其他的一些因素可能会造成额外的功率损耗，但与这三个主要因素

相比，其他因素通常并不重要。

P_TOT= P_COND+ P_SW+ P_Q

对于与VM 连接的负载，假定所有输出均加载相同的电流，总导通损耗可以表示为：

P_COND= 4 x (I_OUT)²x R_DS(ONL)

由于DRV8955 的高侧和低侧 MOSFET 具有相同的导通电阻，因此导通损耗将与输入PWM 的占空比或 PWM 关

断时间无关。需要注意的是，R_DS(ON)与器件的温度密切相关。可以在“典型特性”曲线中找到一条显示了标称

R_DS(ON)和温度的曲线。

P_COND= 4 x (1.5A)²x 0.165Ω= 1.485W

可以根据标称电源电压 (VM)、稳定输出电流 (I_OUT)、开关频率 (f_PWM) 以及器件输出上升 (t_RISE) 和下降 (t_FALL) 时

间规格来计算P_SW。

假定所有四个输出均同时开关：

P_SW= 4 x (P_{SW_RISE}+ P_{SW_FALL}

)

P_{SW_RISE}= 0.5 x VM x I_OUTx t_RISEx f_PWM

P_{SW_FALL}= 0.5 x VM x I_OUTx t_FALLx f_PWM

P_{SW_RISE}= 0.5 x 24V x 1.5A x 100ns x 40kHz = 0.072W

P_{SW_FALL}= 0.5 x 24V x 1.5A x 100ns x 40kHz = 0.072W

P_SW= 4 x (0.072W + 0.072W) = 0.576W

可以根据标称电源电压(VM) 和I_VM电流规格来计算P_Q。

P_Q= VM x I_VM= 24V x 5mA = 0.12W

总功率损耗(P_TOT) 是导通损耗、开关损耗和静态功率损耗之和。

P_TOT= P_COND+ P_SW+ P_Q= 1.485W + 0.576W + 0.12W = 2.181W

如果已知环境温度T_A和总功率损耗(P_TOT)，则结温(T_J) 的计算公式为：

T_J= T_A+ (P_TOTx R_θJA

)

在一个符合 JEDEC 标准的 4 层 PCB 中，采用 HTSSOP 封装时的结至环境热阻 (R_θJA) 为 29.7°C/W，而采用

VQFN 封装时则为39°C/W。

假设环境温度为25°C，则HTSSOP 封装的结温为：

T_J= 25°C + (2.181W x 29.7°C/W) = 89.78°C

VQFN 封装的结温为：

T_J= 25°C + (2.181W x 39°C/W) = 110.06°C

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应确保器件结温处于指定的工作范围内。

8.2.2.3 应用曲线

CH1 = IN1 (3V/div)，CH3 = OUT1 (24V/div)，CH7 = IOUT1 (1.5A/div)

图8-2. 负载与VM 连接的电流调节

CH1 = IN1 (3V/div)，CH3 = OUT1 (24V/div)

图8-3. 输入-输出传播延迟

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9 电源相关建议

该器件可在4.5V 至48V 的输入电压电源(VM) 范围内正常工作。必须在每个VM 引脚处放置一个额定电压为VM

的0.01µF 陶瓷电容器，该电容器要尽可能靠近该器件。此外，VM 上必须放置一个大容量电容器。

9.1 确定大容量电容的大小

配备合适的局部大容量电容是电机驱动系统设计中的重要因素。使用更多的大容量电容通常是有益的，但缺点在

于这会增加成本和物理尺寸。

所需的局部电容数量取决于多种因素，包括：

• 电机系统所需的最高电流

• 电源的电容和拉电流的能力

• 电源和电机系统之间的寄生电感量

• 可接受的电压纹波

• 使用的电机类型（有刷直流、无刷直流、步进电机）

• 电机制动方法

电源和电机驱动系统之间的电感将限制电流可以从电源变化的速率。如果局部大容量电容太小，系统将以电压变

化的方式对电机中的电流不足或过剩电流作出响应。当使用足够多的大容量电容时，电机电压保持稳定，可以快

速提供大电流。

数据表通常会给出建议值，但需要进行系统级测试来确定大小适中的大容量电容。

大容量电容的额定电压应高于工作电压，以在电机将能量传递给电源时提供裕度。

Parasitic Wire

Inductance

Motor Drive System

Power Supply

Motor Driver

GND

Local

Bulk Capacitor

IC Bypass

Capacitor

图9-1. 带外部电源的电机驱动系统设置

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10 布局

10.1 布局指南

应使用一个推荐电容为0.01µF 且额定电压为 VM 的低ESR 陶瓷旁路电容器将 VM 引脚旁路至 PGND。该电容器

应尽可能靠近VM 引脚放置，并通过较宽的引线或通过接地平面与器件PGND 引脚连接。

必须使用额定电压为VM 的大容量电容器将VM 引脚旁路至接地。该组件可以是电解电容。

必须在CPL 和CPH 引脚之间放置一个低ESR 陶瓷电容。建议使用一个电容值为0.022µF、额定电压为VM 的电

容。将此组件尽可能靠近引脚放置。

必须在 VM 和 VCP 引脚之间放置一个低 ESR 陶瓷电容。建议使用一个电容值为 0.22µF、额定电压为 16V 的电

容。将此组件尽可能靠近引脚放置。

使用低 ESR 陶瓷电容器将 DVDD 引脚旁路至接地。建议使用一个电容为 0.47µF、额定电压为 6.3V 的电容器。

将此旁路电容器尽可能靠近引脚放置。

散热焊盘必须连接到系统接地。

10.2 布局示例

图10-1. HTSSOP 布局示例

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图10-2. QFN 布局示例

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11 器件和文档支持

11.1 文档支持

11.1.1 相关文档

请参阅如下相关文档：

• 德州仪器(TI)，《PowerPAD™ 热增强型封装》应用报告

• 德州仪器(TI)，《PowerPAD™ 速成》应用报告

• 德州仪器(TI)，《电流再循环和衰减模式》应用报告

• 德州仪器(TI)，《计算电机驱动器的功耗》应用报告

• 德州仪器(TI)，《了解电机驱动器电流额定值》应用报告

• 德州仪器(TI)，《采用DRV88xx 系列器件的高分辨率微步进驱动器》应用报告

11.2 接收文档更新通知

要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击订阅更新进行注册，即可每周接收产品信息更

改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。

11.3 支持资源

TI E2E^™支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解

答或提出自己的问题可获得所需的快速设计帮助。

链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅

TI 的《使用条款》。

11.4 商标

TI E2E^™is a trademark of Texas Instruments.

所有商标均为其各自所有者的财产。

11.5 静电放电警告

静电放电(ESD) 会损坏这个集成电路。德州仪器(TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理

和安装程序，可能会损坏集成电路。

ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参

数更改都可能会导致器件与其发布的规格不相符。

11.6 术语表

TI 术语表

本术语表列出并解释了术语、首字母缩略词和定义。

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12 机械、封装和可订购信息

以下页面包含机械、封装和可订购信息。这些信息是指定器件的最新可用数据。数据如有变更，恕不另行通知，

且不会对此文档进行修订。如需获取此数据表的浏览器版本，请查阅左侧的导航栏。

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PACKAGE OUTLINE

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

4.1

3.9

0.5

0.3

PIN 1 INDEX AREA

4.1

3.9

0.3

0.2

DETAIL

OPTIONAL TERMINAL

TYPICAL

1 MAX

SEATING PLANE

0.08 C

0.05

0.00

2X 2.5

(0.2) TYP

2.45 0.1

EXPOSED

THERMAL PAD

SEE TERMINAL

DETAIL

SYMM

2.5

0.3

24X

20X 0.5

0.2

0.1

C A B

SYMM

24X

PIN 1 ID

(OPTIONAL)

0.05

0.5

0.3

4219013/A 05/2017

NOTES:

1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing

per ASME Y14.5M.

2. This drawing is subject to change without notice.

3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.

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EXAMPLE BOARD LAYOUT

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

(

2.45)

SYMM

24X (0.6)

24X (0.25)

(R0.05)

TYP

SYMM

(3.8)

20X (0.5)

(

0.2) TYP

VIA

(0.975) TYP

(3.8)

LAND PATTERN EXAMPLE

EXPOSED METAL SHOWN

SCALE:15X

0.07 MIN

ALL AROUND

0.07 MAX

ALL AROUND

SOLDER MASK

OPENING

METAL

EXPOSED

METAL

EXPOSED

METAL

SOLDER MASK

OPENING

METAL UNDER

SOLDER MASK

NON SOLDER MASK

DEFINED

(PREFERRED)

SOLDER MASK

DEFINED

SOLDER MASK DETAILS

4219013/A 05/2017

NOTES: (continued)

4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature

number SLUA271 (www.ti.com/lit/slua271).

5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown

on this view. It is recommended that vias under paste be filled, plugged or tented.

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EXAMPLE STENCIL DESIGN

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

4X ( 1.08)

(0.64) TYP

24X (0.6)

24X (0.25)

(R0.05) TYP

SYMM

(0.64)

TYP

(3.8)

20X (0.5)

METAL

TYP

SYMM

(3.8)

SOLDER PASTE EXAMPLE

BASED ON 0.125 mm THICK STENCIL

EXPOSED PAD 25

78% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE

SCALE:20X

4219013/A 05/2017

NOTES: (continued)

6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate

design recommendations.

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PACKAGE OUTLINE

PowerPAD^TMTSSOP - 1.2 mm max height

PWP0028M

SMALL OUTLINE PACKAGE

6.6

6.2

TYP

0.1 C

PIN 1 INDEX

AREA

SEATING

PLANE

26X 0.65

9.8

9.6

8.45

NOTE 3

0.30

0.19

28X

4.5

4.3

0.1

C A B

SEE DETAIL A

(0.15) TYP

2X 0.82 MAX

NOTE 5

2X 0.825 MAX

NOTE 5

0.25

GAGE PLANE

1.2 MAX

4.05

3.53

THERMAL

PAD

0.15

0.05

0.75

0.50

0 -8

DETAIL A

TYPICAL

3.10

2.58

4224480/A 08/2018

PowerPAD is a trademark of Texas Instruments.

NOTES:

1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing

per ASME Y14.5M.

2. This drawing is subject to change without notice.

3. This dimension does not include mold ﬂash, protrusions, or gate burrs. Mold ﬂash, protrusions, or gate burrs shall not

exceed 0.15 mm per side.

4. Reference JEDEC registration MO-153.

5. Features may diﬀer or may not be present.

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DRV8955

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ZHCSN23 –APRIL 2020 –REVISED DECEMBER 2020

EXAMPLE BOARD LAYOUT

PowerPAD^TMTSSOP - 1.2 mm max height

PWP0028M

SMALL OUTLINE PACKAGE

(3.4)

NOTE 9

(3.1)

METAL COVERED

BY SOLDER MASK

SYMM

28X (1.5)

28X (0.45)

SEE DETAILS

(R0.05) TYP

26X (0.65)

SYMM

(4.05)

(0.6)

(9.7)

NOTE 9

SOLDER MASK

DEFINED PAD

(1.2) TYP

(

0.2) TYP

VIA

(1.2) TYP

(5.8)

LAND PATTERN EXAMPLE

EXPOSED METAL SHOWN

SCALE: 8X

SOLDER MASK

OPENING

METAL UNDER

SOLDER MASK

OPENING

METAL

EXPOSED METAL

0.05 MAX

ALL AROUND

0.05 MIN

ALL AROUND

NON-SOLDER MASK

DEFINED

(PREFERRED)

SOLDER MASK

DEFINED

15.000

SOLDER MASK DETAILS

4224480/A 08/2018

NOTES: (continued)

6. Publication IPC-7351 may have alternate designs.

7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.

8. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature

numbers SLMA002 (www.ti.com/lit/slma002) and SLMA004 (www.ti.com/lit/slma004).

9. Size of metal pad may vary due to creepage requirement.

10. Vias are optional depending on application, refer to device data sheet. It is recommended that vias under paste be ﬁlled, plugged

or tented.

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DRV8955

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ZHCSN23 –APRIL 2020 –REVISED DECEMBER 2020

EXAMPLE STENCIL DESIGN

PowerPAD^TMTSSOP - 1.2 mm max height

PWP0028M

SMALL OUTLINE PACKAGE

(3.1)

BASED ON

0.125 THICK

STENCIL

28X (1.5)

METAL COVERED

BY SOLDER MASK

28X (0.45)

(R0.05) TYP

26X (0.65)

SYMM

(4.05)

BASED ON

0.125 THICK

STENCIL

SYMM

(5.8)

SEE TABLE FOR

DIFFERENT OPENINGS

FOR OTHER STENCIL

THICKNESSES

SOLDER PASTE EXAMPLE

BASED ON 0.125 mm THICK STENCIL

SCALE: 8X

STENCIL

THICKNESS

SOLDER STENCIL

OPENING

0.1

3.47 X 4.53

3.10 X 4.05 (SHOWN)

2.83 X 3.70

0.125

0.15

0.175

2.62 X 3.42

4224480/A 08/2018

NOTES: (continued)

11. Laser cutting apertures with trapezoidal walls and rounded corners may oﬀer better paste release. IPC-7525 may have alternate

design recommendations.

12. Board assembly site may have diﬀerent recommendations for stencil design.

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PACKAGE OPTION ADDENDUM

www.ti.com

27-Aug-2021

PACKAGING INFORMATION

Orderable Device

Status Package Type Package Pins Package

Eco Plan

Lead finish/

Ball material

MSL Peak Temp

Op Temp (°C)

Device Marking

Samples

Drawing

Qty

(1)

(2)

(3)

(4/5)

(6)

DRV8955PPWPR

DRV8955PRGER

ACTIVE

HTSSOP

VQFN

PWP

RGE

2500 RoHS & Green

3000 RoHS & Green

NIPDAU

Level-3-260C-168 HR

Level-1-260C-UNLIM

-40 to 125

DRV8955P

NIPDAU

DRV

8955P

⁽¹⁾The marketing status values are defined as follows:

ACTIVE: Product device recommended for new designs.

LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.

NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.

PREVIEW: Device has been announced but is not in production. Samples may or may not be available.

OBSOLETE: TI has discontinued the production of the device.

⁽²⁾RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance

do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may

reference these types of products as "Pb-Free".

RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.

Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based

flame retardants must also meet the <=1000ppm threshold requirement.

⁽³⁾MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

⁽⁴⁾There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.

⁽⁵⁾Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation

of the previous line and the two combined represent the entire Device Marking for that device.

(6)

Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two

lines if the finish value exceeds the maximum column width.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information

provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and

continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.

TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

Addendum-Page 1

PACKAGE OPTION ADDENDUM

www.ti.com

27-Aug-2021

Addendum-Page 2

PACKAGE MATERIALS INFORMATION

www.ti.com

3-Jun-2022

TAPE AND REEL INFORMATION

REEL DIMENSIONS

TAPE DIMENSIONS

Reel

Diameter

Cavity

A0 Dimension designed to accommodate the component width

B0 Dimension designed to accommodate the component length

K0 Dimension designed to accommodate the component thickness

Overall width of the carrier tape

P1 Pitch between successive cavity centers

Reel Width (W1)

QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE

Sprocket Holes

Q1 Q2

Q3 Q4

Q1 Q2

Q3 Q4

User Direction of Feed

Pocket Quadrants

*All dimensions are nominal

Device

Package Package Pins

Type Drawing

SPQ

Reel

Pin1

Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant

(mm) W1 (mm)

DRV8955PPWPR

DRV8955PRGER

HTSSOP PWP

VQFN RGE

2500

3000

330.0

16.4

12.4

6.9

10.2

4.25

1.8

12.0

8.0

16.0

12.0

4.25

1.15

Pack Materials-Page 1

PACKAGE MATERIALS INFORMATION

www.ti.com

3-Jun-2022

TAPE AND REEL BOX DIMENSIONS

Width (mm)

*All dimensions are nominal

Device

Package Type Package Drawing Pins

SPQ

Length (mm) Width (mm) Height (mm)

DRV8955PPWPR

DRV8955PRGER

HTSSOP

VQFN

PWP

RGE

2500

3000

356.0

367.0

356.0

367.0

35.0

Pack Materials-Page 2

GENERIC PACKAGE VIEW

PWP 28

4.4 x 9.7, 0.65 mm pitch

PowerPAD^TMTSSOP - 1.2 mm max height

SMALL OUTLINE PACKAGE

This image is a representation of the package family, actual package may vary.

Refer to the product data sheet for package details.

4224765/B

www.ti.com

GENERIC PACKAGE VIEW

RGE 24

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

Images above are just a representation of the package family, actual package may vary.

Refer to the product data sheet for package details.

4204104/H

PACKAGE OUTLINE

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

4.1

3.9

0.5

0.3

PIN 1 INDEX AREA

4.1

3.9

0.3

0.2

DETAIL

OPTIONAL TERMINAL

TYPICAL

1 MAX

SEATING PLANE

0.08 C

0.05

0.00

2X 2.5

(0.2) TYP

2.45 0.1

EXPOSED

SEE TERMINAL

DETAIL

THERMAL PAD

SYMM

2.5

0.3

24X

20X 0.5

0.2

0.1

C A B

SYMM

24X

PIN 1 ID

(OPTIONAL)

0.05

0.5

0.3

4219013/A 05/2017

NOTES:

1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing

per ASME Y14.5M.

2. This drawing is subject to change without notice.

3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.

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EXAMPLE BOARD LAYOUT

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

(

2.45)

SYMM

24X (0.6)

24X (0.25)

(R0.05)

TYP

SYMM

(3.8)

20X (0.5)

(

0.2) TYP

VIA

(0.975) TYP

(3.8)

LAND PATTERN EXAMPLE

EXPOSED METAL SHOWN

SCALE:15X

0.07 MIN

ALL AROUND

0.07 MAX

ALL AROUND

SOLDER MASK

OPENING

METAL

EXPOSED

METAL

EXPOSED

METAL

SOLDER MASK

OPENING

METAL UNDER

SOLDER MASK

NON SOLDER MASK

DEFINED

SOLDER MASK

DEFINED

(PREFERRED)

SOLDER MASK DETAILS

4219013/A 05/2017

NOTES: (continued)

4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature

number SLUA271 (www.ti.com/lit/slua271).

5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown

on this view. It is recommended that vias under paste be filled, plugged or tented.

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EXAMPLE STENCIL DESIGN

RGE0024B

VQFN - 1 mm max height

PLASTIC QUAD FLATPACK - NO LEAD

4X ( 1.08)

(0.64) TYP

24X (0.6)

24X (0.25)

(R0.05) TYP

SYMM

(0.64)

TYP

(3.8)

20X (0.5)

METAL

TYP

SYMM

(3.8)

SOLDER PASTE EXAMPLE

BASED ON 0.125 mm THICK STENCIL

EXPOSED PAD 25

78% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE

SCALE:20X

4219013/A 05/2017

NOTES: (continued)

6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate

design recommendations.

www.ti.com

重要声明和免责声明

TI“按原样”提供技术和可靠性数据（包括数据表）、设计资源（包括参考设计）、应用或其他设计建议、网络工具、安全信息和其他资源，

不保证没有瑕疵且不做出任何明示或暗示的担保，包括但不限于对适销性、某特定用途方面的适用性或不侵犯任何第三方知识产权的暗示担

保。

这些资源可供使用 TI 产品进行设计的熟练开发人员使用。您将自行承担以下全部责任：(1) 针对您的应用选择合适的 TI 产品，(2) 设计、验

证并测试您的应用，(3) 确保您的应用满足相应标准以及任何其他功能安全、信息安全、监管或其他要求。

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邮寄地址：Texas Instruments, Post Office Box 655303, Dallas, Texas 75265

DRV8955 [TI]

相关型号：

SI9130DB

SI9135LG-T1

SI9135LG-T1-E3

SI9135_11

SI9136_11

SI9130CG-T1-E3

SI9130LG-T1-E3

SI9130_11

SI9137

SI9137DB

SI9137LG

SI9122E