F280041CPZS [TI]
具有 100MHz 频率、FPU、TMU、128kB 闪存、InstaSPIN-FOC、CLB、PGA、SDFM 的 C2000™ 32 位 MCU | PZ | 100 | -40 to 125;
| 型号： | F280041CPZS |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 具有 100MHz 频率、FPU、TMU、128kB 闪存、InstaSPIN-FOC、CLB、PGA、SDFM 的 C2000™ 32 位 MCU | PZ | 100 | -40 to 125 时钟 外围集成电路 闪存 |
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TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
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TMS320F28004x 实时微控制器
• 通信外设
1 特性
– 一个电源管理总线(PMBus) 接口
• TMS320C28x 32 位CPU
– 一个内部集成电路(I2C) 接口
（引脚可引导）
– 两个控制器局域网(CAN) 总线端口（引脚可引
导）
– 100MHz
– IEEE 754 单精度浮点单元(FPU)
– 三角函数加速器(TMU)
– 两个串行外设接口(SPI) 端口
• 针对常见的三角函数和软件库从3× 周期提高
至4× 周期
（引脚可引导）
– 两个与UART 兼容的串行通信接口(SCI)（引脚
可引导）
– 一个与UART 兼容的本地互连网络(LIN)
• 13 周期派克变换
– Viterbi/复杂数学单元(VCU-I)
– 十个硬件断点（包括ERAD）
• 可编程控制律加速器(CLA)
– 一个带发送器和接收器的快速串行接口(FSI)
• 模拟系统
– 100MHz
– 三个3.45MSPS 12 位模数转换器(ADC)
– IEEE 754 单精度浮点指令
– 独立于主CPU 执行代码
• 片上存储器
• 多达21 个外部通道
• 每个ADC 具有四个集成后处理块(PPB)
– 七个带12 位参考数模
– 在两个独立存储体上提供256KB (128KW) 的闪
存（ECC 保护）
转换器(DAC) 的窗口比较器(CMPSS)
• 数字干扰滤波器
– 两个12 位缓冲DAC 输出
– 七个可编程增益放大器(PGA)
– 100KB (50KW) RAM（ECC 保护或奇偶校验保
护）
– 支持第三方开发的双区安全
– 唯一标识(UID) 号
• 时钟和系统控制
• 可编程增益设置：3、6、12、24
• 可编程输出滤波
• 增强型控制外设
– 两个内部零引脚10MHz 振荡器
– 片上晶振振荡器和外部时钟输入
– 窗口化看门狗计时器模块
– 丢失时钟检测电路
– 16 个具有高分辨率功能（150ps 分辨率）的
ePWM 通道
• 具有高分辨率的集成死区支持
• 集成硬件跳匣区域(TZ)
• 1.2V 内核、3.3V I/O 设计
– 可生成1.2V 电压的内部VREG 或直流/直流允
许进行单电源设计
– 欠压复位(BOR) 电路
– 七个增强型捕捉(eCAP) 模块
• 在两个模块上提供高分辨率捕捉(HRCAP)
– 两个支持CW/CCW 运行模式的增强型正交编码
器脉冲(eQEP) 模块
– 四条Σ-Δ滤波器模块(SDFM) 输入通道（每条
通道两个并联滤波器）
• 系统外设
– 6 通道直接存储器存取(DMA) 控制器
– 40 个独立可编程多路复用通用输入/输出(GPIO)
引脚
– 在模拟引脚上提供21 路数字输入
– 增强型外设中断扩展(ePIE) 模块
– 支持多个具有外部唤醒功能的低功耗模式(LPM)
– 嵌入式实时分析和诊断(ERAD)
• 标准SDFM 数据滤波
• 用于高估或低估情况下
快速操作的比较器滤波器
• 可配置逻辑块(CLB)
– 增强现有外设功能
– 支持位置管理器解决方案
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。
English Data Sheet: SPRS945
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• InstaSPIN-FOC™
2 应用
– 无传感器的磁场定向控制(FOC)，采用FAST™
软件编码器
– 片上ROM 存储器中的库
• 符合功能安全标准
• 中距离/短距离雷达
• 空调室外机
• 电梯门自动启闭装置驱动控制
• 自动分拣设备
• CNC 控制
• 纺织机
• 焊接机
• 交流充电（桩）站
• 直流充电（桩）站
• 电动汽车充电站电源模块
• 车辆无线充电模块
• 能量存储电源转换系统(PCS)
• 中央逆变器
– 专为功能安全应用开发
– 可提供用于ISO 26262 和IEC 61508 系统设计
的文档
– 系统功能符合ASIL D 和SIL 3 等级
– 硬件完整性高达ASIL B 级
• 安全相关认证
– 通过TÜV SÜD 高达ASIL B 等级的ISO 26262
认证
• 封装选项：
– 100 引脚Low-profile Quad Flatpack (LQFP)
• 太阳能电源优化器
• 串式逆变器
[后缀PZ]
– 64 引脚LQFP [后缀PM]
• 直流/直流转换器
– 56 引脚极薄无引线四方扁平封装(VQFN) [后缀
RSH]
• 温度选项：
• 逆变器和电机控制
• 车载充电器(OBC) 和无线充电器
• 交流驱动器控制模块
• 交流驱动器功率级模块
• 线性电机功率级
• 伺服驱动器控制模块
• 交流输入BLDC 电机驱动器
• 直流输入BLDC 电机驱动器
• 工业交流/直流电源
• 三相UPS
– S：–40°C 至125°C 结温
– Q： –40°C 至125°C 的自然通风下
（汽车应用的AEC Q100 合格认证）
• 商用网络和服务器PSU
• 商用通信电源整流器
3 说明
C2000™ 32 位微控制器针对处理、感应和驱动进行了优化，旨在提高实时控制应用（如工业电机驱动器、光伏逆
变器和数字电源、电动汽车和运输、电机控制以及感应和信号处理）的闭环性能。
TMS320F28004x (F28004x) 是一个功能强大的 32 位浮点微控制器单元 (MCU)，可让设计人员在单个器件上集成
关键的控制外设、差分模拟和非易失性存储器。
实时控制子系统基于 TI 的 32 位 C28x CPU，可提供 100 MHz 的信号处理性能。C28x CPU 的性能通过新的
TMU 扩展指令集和 VCU-I 扩展指令集得到了进一步提升，TMU 扩展指令集能够快速执行变换和扭矩环路计算中
常见三角运算的算法，VCU-I 扩展指令集能够降低编码应用中常见复杂数学运算的延迟。
CLA 允许从主 C28x CPU 上大量卸载常见任务。CLA 是一款与 CPU 并行执行的独立 32 位浮点数学加速器。此
外，CLA 自带专用存储资源，它可以直接访问典型控制系统中所需的关键外设。对 ANSI C 子集的支持是标准配
置，就像硬件断点和硬件任务切换等关键特性也是标准配置。
F28004x 支持高达 256KB (128KW) 的闪存，这些闪存分为两个 128KB (64KW) 存储体，支持并行编程和执行。
此外，还以 4KB (2KW) 和 16KB (8KW) 块提供高达 100KB (50KW) 的片上 SRAM，以进行高效的系统分区。还
支持闪存ECC、SRAM ECC/奇偶校验和双区安全性。
F28004x MCU 上集成了高性能模拟块，以进一步支持系统整合。三个独立的 12 位 ADC 可准确、高效地管理多
个模拟信号，从而最终提高系统吞吐量。模拟前端上的七个 PGA 可以在转换之前实现片上电压调节。七个模拟比
较器模块针对跳闸情况下的对输入电压电平进行连续监控。
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TMS320C2000™ 微控制器包含先进的控制外设（具有独立于频率的 ePWM/HRPWM 和 eCAP），可对系统进行
出色的控制。内置的4 通道SDFM 允许在隔离层上无缝集成过采样Σ-Δ调制器。
通过各种业界通用通信端口（如 SPI、SCI、I2C、LIN 和 CAN）支持连接，并且提供了多个多路复用选项，可在
各种应用中实现出色的信号布局。C2000 平台新增了完全符合标准的PMBus。此外，FSI 率先在业内实现了高速
可靠的通信，补充了嵌入该器件的各种外设的功能。
专门实现的器件型号 TMS320F28004xC 允许访问可配置逻辑块 (CLB) 来实现额外连接功能，还允许访问安全
ROM，该ROM 包含用于支持InstaSPIN-FOC™ 的库。有关详细信息，请参阅器件比较。
嵌入式实时分析和诊断 (ERAD) 模块通过提供用于分析的附加硬件断点和计数器来增强器件的调试和系统分析功
能。
是否想详细了解 C2000 实时 MCU 适用于实时控制系统的特性？查看使用 C2000™ 实时微控制器的基本开发指
南，并访问C2000™ 实时控制MCU 页面。
C2000™ 实时控制微控制器(MCU) 入门指南 涵盖了 C2000 器件开发中从硬件到支持资源的所有方面。除了主要
的参考文档外，每个部分还提供了相关链接和资源，可帮助用户进一步了解相关信息。
准备好开始了吗？查看TMDSCNCD280049C 或LAUNCHXL-F280049C 评估板并下载C2000Ware。
器件信息
器件型号(1)
TMS320F280049C
TMS320F280048C
TMS320F280049
TMS320F280048
TMS320F280045
TMS320F280041C
TMS320F280040C
TMS320F280041
TMS320F280040
控制律加速器(CLA)
可配置逻辑块(CLB)
闪存大小
是
是
256KB
-
是
-
128KB
-
(1) 如需更多有关这些器件的信息，请参阅器件比较表。
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表3-1. 功能安全合规型器件型号
器件型号(1)
F280048CPMQR
F280048PMQR
F280049CPMS
F280049CPZQR
F280049CPZS
F280049PMS
F280049PMSR
F280049PZQR
F280049PZQ
F280049PZS
F280049PZSR
(1) 上表中未列出的器件型号为功能安全质量管理型(FS-QM)。
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3.1 功能方框图
功能方框图展示了CPU 系统及关联的外设。
A. 安全存储器显示为红色。
图3-1. 功能方框图
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内容
1 特性................................................................................... 1
2 应用................................................................................... 2
3 说明................................................................................... 2
3.1 功能方框图..................................................................5
4 修订历史记录.....................................................................7
5 器件比较............................................................................ 9
5.1 相关产品....................................................................11
6 引脚配置和功能............................................................... 12
6.1 引脚图....................................................................... 12
6.2 引脚属性....................................................................16
6.3 信号说明....................................................................31
6.4 引脚多路复用............................................................ 44
6.5 带有内部上拉和下拉的引脚.......................................56
6.6 未使用引脚的连接..................................................... 57
7 规格................................................................................. 59
7.1 绝对最大额定值.........................................................59
7.2 ESD 等级- 商用........................................................59
7.3 ESD 等级- 汽车........................................................60
7.4 建议运行条件............................................................ 60
7.5 功耗摘要....................................................................62
7.6 电气特性....................................................................68
7.7 热阻特征...................................................................69
7.8 散热设计注意事项..................................................... 71
7.9 系统...........................................................................72
7.10 模拟外设................................................................112
7.11 控制外设................................................................148
7.12 通信外设................................................................170
8 详细说明........................................................................ 204
8.1 概述.........................................................................204
8.2 功能方框图..............................................................205
8.3 存储器..................................................................... 206
8.4 标识.........................................................................214
8.5 总线架构- 外设连接................................................215
8.6 C28x 处理器............................................................216
8.7 控制律加速器(CLA)................................................219
8.8 直接存储器访问(DMA)........................................... 221
8.9 引导ROM 和外设引导............................................ 222
8.10 双代码安全模块.....................................................227
8.11 看门狗................................................................... 228
8.12 可配置逻辑块(CLB)..............................................229
8.13 功能安全................................................................231
9 应用、实施和布局..........................................................232
9.1 器件主要特性.......................................................... 232
9.2 应用信息..................................................................235
10 器件和文档支持........................................................... 248
10.1 器件和开发支持工具命名规则............................... 248
10.2 标识.......................................................................249
10.3 工具和软件............................................................250
10.4 文档支持................................................................252
10.5 支持资源................................................................253
10.6 商标.......................................................................253
10.7 静电放电警告........................................................ 253
10.8 术语表................................................................... 253
11 机械、封装和可订购信息............................................. 254
11.1 封装信息................................................................254
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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4 修订历史记录
Changes from FEBRUARY 1, 2021 to JANUARY 9, 2023
Page
• 此“修订历史记录”列出了从SPRS945F 到SPRS945G 的更改.....................................................................1
• 全局：更新了数据表标题中的器件......................................................................................................................1
• 全局：将技术参考手册的标题更改为TMS320F28004x 实时微控制器技术参考手册。将数据表标题更改为
TMS320F28004x 实时微控制器。将勘误表标题更改为TMS320F28004x 实时MCU 器件勘误表....................1
• 全局：更新了ERRORSTS 的说明..................................................................................................................... 1
• 节1 特性：向“两个串行通信接口(SCI)（引脚可引导）”特性中添加了“与UART 兼容”。向“一个本地互
连网络(LIN)”特性中添加了“与UART 兼容”。添加了“符合功能安全标准”特性。新增了“安全相关认
证”特性............................................................................................................................................................. 1
• 节3，说明：更新了此部分................................................................................................................................. 2
• 器件信息：更新了此表........................................................................................................................................2
• 表3-1，功能安全合规型器件型号：添加了此表................................................................................................. 2
• 图3-1 功能方框图：添加了“安全存储器显示为红色”注释.............................................................................. 5
• 表5-1，器件比较：从表头中删除了F280048、F280048C、F280040 和F280040C。更新了可配置逻辑块
(CLB) 的器件型号。更新了InstaSPIN-FOC™ 的器件型号。添加了ADC 通道（来自PGA）。将64 引脚PM
的“SDFM 通道–1 类”从3 更改为2。将56 引脚RSH 的“SDFM 通道–1 类”从3 更改为2。将
“（UART 兼容）”添加到“SCI - 0 类”。将“（UART 兼容）”添加到“LIN - 1 类”。更新了“封装选
项、温度和鉴定”部分........................................................................................................................................9
• 节5.1 相关产品：更新部分。............................................................................................................................11
• 表6-1 引脚属性：更新了GPIO22_VFBSW、GPIO23_VSW 和ERRORSTS 的说明。添加了“当DCDCEN =
1 时，AMSEL 寄存器中的相应位为无关位”脚注............................................................................................ 16
• 表6-3，数字信号：更新了ERRORSTS 的说明...............................................................................................36
• 数字信号及相应的GPIO 表：更新了ERRORSTS 的说明............................................................................... 44
• 节7.1，绝对最大额定值：将输入钳位电流的说明从“数字/模拟输入（每引脚）”更改为“数字输入（每引
脚）”...............................................................................................................................................................59
• 节7.2，ESD 等级–商用：更新了器件型号，为100 引脚PZ 封装和64 引脚PM 封装的转角引脚添加了充电
器件模型(CDM) 值。........................................................................................................................................59
• 节7.3，ESD 等级- 汽车：更新了器件型号......................................................................................................60
• 节7.4 建议运行条件：更新了SRSUPPLY 及其相关脚注.................................................................................... 60
• 节7.6，电气特性：将VHYSTERESIS 对应的“150”从“典型值”列移至“最小值”列....................................68
• 电源管理模块(PMM) 部分：更新部分。...........................................................................................................72
• 图7-12 复位电路：更新了图。.........................................................................................................................83
• 图7-13 上电复位：向“CPU 执行阶段”波形添加了tboot-flash ........................................................................ 84
• 节7.9.3，时钟规格：删除了晶体振荡器部分，添加了晶体(XTAL) 振荡器部分.............................................85
• 表7-9 不同CPUCLK 频率下所需的最低闪存等待状态(FRDCNTL[RWAIT])：将不同时钟源和频率下所需的最
低闪存等待状态表更改为不同CPUCLK 频率下所需的最低闪存等待状态(FRDCNTL[RWAIT]) 表。更新了
表。...................................................................................................................................................................97
• 表7-10 闪存参数：将“Nwec 写入/擦除周期”更改为“每个扇区的Nwec 写入/擦除周期”。添加了“整个闪存
（整合所有扇区）的Nwec 写入/擦除周期”和相关的脚注................................................................................ 97
• 图7-26，连接到14 引脚JTAG 接头：将TMS 上拉电阻从4.7kΩ更改为2.2kΩ...........................................99
• 图7-27，连接到20 引脚JTAG 接头：将TMS 上拉电阻从4.7kΩ更改为2.2kΩ...........................................99
• 节7.10.1.1 结果寄存器映射：新增了该部分...................................................................................................122
• 节7.10.1.3.3，ADC 输入模型：添加了对C2000 ADC 的充电共享驱动电路应用报告和C2000 MCU 的ADC
输入电路评估应用报告的引用。.................................................................................................................... 126
• 节7.10.2.1.2 PGA 特征：添加了RFILT。更新了带宽。添加了“PGA 的DNL/INL 在ADC 的DNL/INL 容差范
围内，因此未单独显示”脚注.........................................................................................................................131
• 节7.12.2.1.1 I2C 时序要求：更改了标准模式和快速模式下的参数T10 [tw(SP)] 的最小值、最大值和单位.....174
• 图7-82 SCI 方框图：更新了图。....................................................................................................................179
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• 图8-1 功能方框图：添加了“安全存储器显示为红色”注释.......................................................................... 205
• 表8-3 F280049、F280048 和F280045 的闪存扇区地址：更新了表。添加了ECC 地址..............................207
• 表8-4 F280041 和F280040 的闪存扇区地址：更新了表。添加了ECC 地址................................................207
• 节8.12，可配置逻辑块(CLB)：更新了此部分............................................................................................... 229
• 节8.13 功能安全：新增了该部分....................................................................................................................231
• 节9，应用、实施和布局：更新了此部分........................................................................................................232
• 节10.1，器件和开发支持工具命名规则：更新了此部分.................................................................................248
• 节10.3 工具和软件：向“软件工具”一节中添加了“C2000 第三方搜索工具”...........................................250
• 节10.4，文档支持：更新了工具指南部分，添加了迁移指南部分，添加了使用C2000™ 实时微控制器的基本
开发指南........................................................................................................................................................ 252
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5 器件比较
表5-1 列出了TMS320F28004x 器件的特性。
表5-1. 器件比较
F280049
F280049-Q1
F280049C
F280041
F280041-Q1
F280041C
F280048-Q1
F280048C-Q1
F280040-Q1
F280040C-Q1
特性(1)
F280045
100
F280049C-Q1
F280041C-Q1
处理器和加速器
频率(MHz)
FPU
是
是
是
C28x
VCU-I
TMU - 0 类
可提供
是
否
–
CLA - 2 类
100
频率(MHz)
6 通道DMA - 0 类
是
存储器
256KB (128KW)
128KB (64KW)
闪存
36KB (18KW)
64KB (32KW)
100KB (50KW)
专用和本地共享RAM
RAM
全局共享RAM
总RAM
片上闪存、RAM 和OTP 模块的代码安全性
引导ROM
是
是
4KB (2KW)
用户可配置的DCSM OTP
系统(2)
4 个逻辑块
（F280049C、
F280049C-
Q1）
4 个逻辑块
（F280041C、
F280041C-
Q1）
4 个逻辑块
(F280048C-Q1)
4 个逻辑块
(F280040C-Q1)
-
-
可配置逻辑块(CLB)
F280049C、
F280049C-Q1
F280041C、
F280041C-Q1
InstaSPIN-FOC™
F280048C-Q1
F280040C-Q1
3
1
32 位CPU 计时器
看门狗计时器
1
非可屏蔽中断看门狗(NMIWD) 计时器
晶体振荡器/外部时钟输入
0 引脚内部振荡器
1
2
40
26
25
-
40
26
25
21
14
12
5
40
26
25
-
100 引脚PZ
24
–
24
–
GPIO 引脚
64 引脚PM
56 引脚RSH
100 引脚PZ
64 引脚PM
56 引脚RSH
AIO 输入
外部中断
模拟外设
3
3.45
290
21
ADC 数量
ADC 12 位
每秒百万次采样(MSPS)
转换时间(ns)(3)
100 引脚PZ
14
ADC 通道（单端）
64 引脚PM
12
56 引脚RSH
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表5-1. 器件比较(continued)
F280049
F280049-Q1
F280049C
F280041
F280041-Q1
F280041C
F280048-Q1
F280048C-Q1
F280040-Q1
F280040C-Q1
特性(1)
F280045
F280049C-Q1
F280041C-Q1
7
5
4
1
2
7
6
5
7
5
4
100 引脚PZ
64 引脚PM
56 引脚RSH
ADC 通道（来自PGA）
温度传感器
缓冲DAC
100 引脚PZ
64 引脚PM
56 引脚RSH
100 引脚PZ
64 引脚PM
56 引脚RSH
CMPSS
（每个CMPSS 都有两个比较器和两个
内部DAC）
PGA（增益设置：3、6、12、24）
控制外设(4)
eCAP/HRCAP 模块–1 类
ePWM/HRPWM 通道–4 类
7（2 个具有HRCAP 功能）
16
2
100 引脚PZ
64 引脚PM
56 引脚RSH
100 引脚PZ
64 引脚PM
56 引脚RSH
1
eQEP 模块- 1 类
SDFM 通道- 1 类
1
4
2
2
通信外设(4)
2
1
2
2
1
1
1
CAN - 0 类
I2C - 1 类
SCI - 0 类（UART 兼容）
SPI - 2 类
LIN –1 类（UART 兼容）
PMBus –0 类
FSI - 0 类
封装选项、温度和鉴定
结温(TJ)
S：–40°C 至125°C
Q：-40°C 至125°C(5)
自然通风温度(TA)
F280049
F280049-Q1
F280049C
F280041
F280041-Q1
F280041C
-
F280045
-
100 引脚PZ
F280049C-Q1
F280041C-Q1
封装选项
F280049
F280049C
F280048-Q1
F280048C-Q1
F280041
F280041C
F280040-Q1
F280040C-Q1
F280045
F280045
64 引脚PM
F280049
F280049C
F280041
F280041C
-
-
56 引脚RSH
(1) 一个类型变化代表一个外设模块中的主要功能特性差异。在一个外设类型内，器件之间会有细微差异，但不会影响模块的基本功能性。
有关更多信息，请参阅C2000 实时控制外设参考指南。
(2) 更多有关InstaSPIN-FOC™ 器件的信息，请参阅节10.4，获取InstaSPIN 技术参考手册列表。
(3) 从采样保持窗口开始到下一次转换的采样保持窗口开始之间的时间。
(4) 对于采用多个封装的器件，较小封装中列出的外设数量会减少，因为较小封装中的可用器件引脚较少。与器件型号内提供的最大封装相
比，器件内部存在的外设数量并未减少。有关确定哪些外设实例可以在较小封装中的引脚上访问，请参阅节6。
(5) 字母“Q”是指针对汽车应用的AEC Q100 合格认证。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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5.1 相关产品
原始器件：
TMS320F2802x 实时微控制器
F2802x 系列提供最低引脚数和闪存大小选项。提供InstaSPIN-FOC™ 版本。
TMS320F2803x 实时微控制器
F2803x 系列增加了引脚数和闪存大小选项。F2803x 系列还引入了并行控制律加速器(CLA) 选项。
TMS320F2805x 实时微控制器
F2805x 系列类似于 F2803x 系列，但添加了片上可编程增益放大器 (PGA)。提供 InstaSPIN-FOC 和 InstaSPIN-
MOTION™ 版本。
TMS320F2806x 实时微控制器
F2806x 系列率先包含浮点单元 (FPU)。F2806x 系列也增加了引脚数、闪存大小选项和外设数量。提供
InstaSPIN-FOC™ 和InstaSPIN-MOTION™ 版本。
最新器件：
TMS320F2807x 实时微控制器
F2807x 系列提供出色的性能以及最大引脚数、闪存大小和外设选项。F2807x 系列包括新一代加速器、ePWM 外
设和模拟技术。
TMS320F28004x 实时微控制器
F28004x 系列是 F2807x 系列的精简版，具有最新一代的增强性能。F28004x 系列是使用 F2806x 系列的最佳路
线图选项。提供InstaSPIN-FOC 和可配置逻辑块(CLB) 版本。
TMS320F28003x 实时微控制器
F28003x 系列基于 F28002x 系列，提供更高的频率、更多的存储器和更多的外设选项。此系列引入了 F2838x 系
列的CAN-FD 和安全特性。
TMS320F28002x 实时微控制器
F28002x 系列是F28004x 系列的精简版，具有最新一代的增强性能。
迁移指南：
TMS320F28004x 和 TMS320F28002x 之间的迁移 描述了在 F28004x 和 F28002x C2000™ MCU 之间迁移时需
要注意的硬件和软件差异。
TMS320F28004x 和 TMS320F28003x 之间的迁移 描述了在 F28004x 和 F28003x C2000™ MCU 之间迁移时需
要注意的硬件和软件差异。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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6 引脚配置和功能
6.1 引脚图
图6-1 显示了100 引脚PZ Low-Profile Quad Flatpack 封装上的引脚分配。图6-2 显示了64 引脚PM Low-Profile
Quad Flatpack 封装上的引脚分配。图 6-3 显示了 Q 温度器件的 64 引脚 PM Low-Profile Quad Flatpack 封装上
的引脚分配。图6-4 显示了56 引脚RSH Very Thin Quad Flatpack No-Lead 封装上的引脚分配。
GPIO3
GPIO2
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
GPIO13
FLT1
GPIO1
FLT2
GPIO0
VDDIO
VDDIO_SW
GPIO23_VSW
VSS_SW
GPIO22_VFBSW
GPIO7
VDD
VSS
C14
PGA7_IN
PGA7_GND
GPIO40
VSS
B0
A10,B1,C10,PGA7_OF
VDD
B4,C8,PGA4_OF
VDDIO
A9
GPIO5
A8,PGA6_OF
GPIO9
A4,B8,PGA2_OF
GPIO39
GPIO59
GPIO10
GPIO34
GPIO15
GPIO14
GPIO6
A5
VDDA
VSSA
PGA2_GND,PGA4_GND,PGA6_GND
C3,PGA4_IN
PGA2_IN
C1
GPIO30
GPIO31
GPIO29
C5,PGA6_IN
VREFLOA
VREFLOB,VREFLOC
Not to scale
A. GPIO 终端上仅显示GPIO 功能。有关完整的多路复用信号名称，请参阅节6.3。
图6-1. 100 引脚PZ Low-Profile Quad Flatpack（顶视图）
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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GPIO3
GPIO2
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
GPIO33
GPIO11
GPIO1
GPIO12
GPIO0
GPIO13
VDDIO_SW
GPIO23_VSW
VSS_SW
GPIO22_VFBSW
GPIO7
VDDIO
VDD
VSS
A10,B1,C10,PGA7_OF
B4,C8,PGA4_OF
A4,B8,PGA2_OF
VDDA
VSS
VDD
VDDIO
VSSA
GPIO5
PGA2_GND,PGA4_GND,PGA6_GND
C3,PGA4_IN
GPIO9
GPIO10
C1,PGA2_IN
GPIO6
VREFLOA,VREFLOB,VREFLOC
Not to scale
A. GPIO 终端上仅显示GPIO 功能。有关完整的多路复用信号名称，请参阅节6.3。
图6-2. F280049/C/M、F280045、F280041/C 64 引脚PM Low-Profile Quad Flatpack（顶视图）
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TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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GPIO3
GPIO2
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
32
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
GPIO33
GPIO11
FLT1
GPIO1
GPIO0
FLT2
VDDIO_SW
GPIO23_VSW
VSS_SW
GPIO22_VFBSW
GPIO7
VDDIO
VDD
VSS
A10,B1,C10,PGA7_OF
B4,C8,PGA4_OF
A4,B8,PGA2_OF
VDDA
VSS
VDD
VDDIO
VSSA
GPIO5
PGA2_GND,PGA4_GND,PGA6_GND
C3,PGA4_IN
GPIO9
GPIO10
C1,PGA2_IN
GPIO6
VREFLOA,VREFLOB,VREFLOC
Not to scale
A. GPIO 终端上仅显示GPIO 功能。有关完整的多路复用信号名称，请参阅节6.3。
图6-3. F280048/C、F280040/C 64 引脚PM Low-Profile Quad Flatpack - Q 温度（顶视图）
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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GPIO4
GPIO3
43
44
45
46
47
48
49
50
51
52
53
54
55
56
28
27
26
25
24
23
22
21
20
19
18
17
16
15
GPIO11
GPIO12
GPIO2
GPIO13
GPIO1
VDDIO
GPIO0
VDD
VDDIO_SW
GPIO23_VSW
VSS_SW
GPIO22_VFBSW
GPIO7
A10,B1,C10,PGA7_OF
B4,C8,PGA4_OF
A4,B8,PGA2_OF
VDDA
VSS
VSSA
VDD
PGA2_GND,PGA4_GND,PGA6_GND
C3,PGA4_IN
VDDIO
GPIO5
C1,PGA2_IN
GPIO9
VREFLOA,VREFLOB,VREFLOC
Not to scale
A. GPIO 终端上仅显示GPIO 功能。有关完整的多路复用信号名称，请参阅节6.3。
B. 这个图表显示了56 引脚RSH 封装的顶视图。端子实际上在封装的底部。请参阅节11，了解56 引脚RSH 机械制图。
图6-4. 56 引脚RSH Very Thin Quad Flatpack No-Lead（顶视图）
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6.2 引脚属性
表6-1. 引脚属性
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
模拟
A0
I
I
ADC-A 输入0
B15
C15
ADC-B 输入15
23
22
15
14
15
14
13
12
I
ADC-C 输入15
DACA_OUT
AIO231
O
I
缓冲DAC-A 输出
ADC 引脚上的数字输入231
ADC-A 输入1
A1
I
DACB_OUT
AIO232
O
I
缓冲DAC-B 输出
ADC 引脚上的数字输入232
ADC-A 输入10
A10
I
B1
I
ADC-B 输入1
C10
I
ADC-C 输入10
PGA7_OF
CMP7_HP0
CMP7_LP0
AIO230
40
25
25
23
O
I
PGA-7 输出滤波器（可选）
CMPSS-7 高电平比较器正输入0
CMPSS-7 低电平比较器正输入0
ADC 引脚上的数字输入230
ADC-A 输入2
I
I
A2
I
B6
I
ADC-B 输入6
PGA1_OF
CMP1_HP0
CMP1_LP0
AIO224
O
I
PGA-1 输出滤波器（可选）
CMPSS-1 高电平比较器正输入0
CMPSS-1 低电平比较器正输入0
ADC 引脚上的数字输入224
ADC-A 输入3
9
9
9
8
I
I
A3
I
CMP1_HP3
CMP1_HN0
CMP1_LP3
CMP1_LN0
AIO233
I
CMPSS-1 高电平比较器正输入3
CMPSS-1 高电平比较器负输入0
CMPSS-1 低电平比较器正输入3
CMPSS-1 低电平比较器负输入0
ADC 引脚上的数字输入233
ADC-A 输入4
I
10
36
35
I
I
I
A4
I
B8
I
ADC-B 输入8
PGA2_OF
CMP2_HP0
CMP2_LP0
AIO225
O
I
PGA-2 输出滤波器（可选）
CMPSS-2 高电平比较器正输入0
CMPSS-2 低电平比较器正输入0
ADC 引脚上的数字输入225
ADC-A 输入5
23
23
21
I
I
A5
I
CMP2_HP3
CMP2_HN0
CMP2_LP3
CMP2_LN0
AIO234
I
CMPSS-2 高电平比较器正输入3
CMPSS-2 高电平比较器负输入0
CMPSS-2 低电平比较器正输入3
CMPSS-2 低电平比较器负输入0
ADC 引脚上的数字输入234
I
I
I
I
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
A6
I
O
I
ADC-A 输入6
PGA5_OF
CMP5_HP0
CMP5_LP0
AIO228
PGA-5 输出滤波器（可选）
6
6
6
CMPSS-5 高电平比较器正输入0
CMPSS-5 低电平比较器正输入0
ADC 引脚上的数字输入228
ADC-A 输入8
I
I
A8
I
PGA6_OF
CMP6_HP0
CMP6_LP0
AIO229
O
I
PGA-6 输出滤波器（可选）
CMPSS-6 高电平比较器正输入0
CMPSS-6 低电平比较器正输入0
ADC 引脚上的数字输入229
ADC-A 输入9
37
38
I
I
A9
I
CMP6_HP3
CMP6_HN0
CMP6_LP3
CMP6_LN0
AIO236
I
CMPSS-6 高电平比较器正输入3
CMPSS-6 高电平比较器负输入0
CMPSS-6 低电平比较器正输入3
CMPSS-6 低电平比较器负输入0
ADC 引脚上的数字输入236
ADC-B 输入0
I
I
I
I
B0
I
CMP7_HP3
CMP7_HN0
CMP7_LP3
CMP7_LN0
AIO241
I
CMPSS-7 高电平比较器正输入3
CMPSS-7 高电平比较器负输入0
CMPSS-7 低电平比较器正输入3
CMPSS-7 低电平比较器负输入0
ADC 引脚上的数字输入241
ADC-B 输入2
I
41
I
I
I
B2
I
C6
I
ADC-C 输入6
PGA3_OF
CMP3_HP0
CMP3_LP0
AIO226
O
I
PGA-3 输出滤波器（可选）
CMPSS-3 高电平比较器正输入0
CMPSS-3 低电平比较器正输入0
ADC 引脚上的数字输入226
ADC-B 输入3
7
7
7
6
I
I
B3
I
片上DAC 的可选外部基准电压。无论是用于ADC 输入还是
DAC 基准，此引脚上有一个连接至VSSA 且无法禁用的
100pF 电容器。如果将此引脚用作片上DAC 的基准，请在
此引脚上放置至少一个1µF 电容器。
VDAC
I
8
8
8
7
CMP3_HP3
CMP3_HN0
CMP3_LP3
CMP3_LN0
AIO242
I
I
CMPSS-3 高电平比较器正输入3
CMPSS-3 高电平比较器负输入0
CMPSS-3 低电平比较器正输入3
CMPSS-3 低电平比较器负输入0
ADC 引脚上的数字输入242
ADC-B 输入4
I
I
I
B4
I
C8
I
ADC-C 输入8
PGA4_OF
CMP4_HP0
CMP4_LP0
AIO227
O
I
PGA-4 输出滤波器（可选）
CMPSS-4 高电平比较器正输入0
CMPSS-4 低电平比较器正输入0
ADC 引脚上的数字输入227
39
24
24
22
I
I
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
C0
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
ADC-C 输入0
CMP1_HP1
CMP1_HN1
CMP1_LP1
CMP1_LN1
AIO237
CMPSS-1 高电平比较器正输入1
CMPSS-1 高电平比较器负输入1
CMPSS-1 低电平比较器正输入1
CMPSS-1 低电平比较器负输入1
ADC 引脚上的数字输入237
ADC-C 输入1
19
12
12
10
C1
CMP2_HP1
CMP2_HN1
CMP2_LP1
CMP2_LN1
AIO238
CMPSS-2 高电平比较器正输入1
CMPSS-2 高电平比较器负输入1
CMPSS-2 低电平比较器正输入1
CMPSS-2 低电平比较器负输入1
ADC 引脚上的数字输入238
ADC-C 输入14
29
44
21
31
17
18
18
16
C14
CMP7_HP1
CMP7_HN1
CMP7_LP1
CMP7_LN1
AIO246
CMPSS-7 高电平比较器正输入1
CMPSS-7 高电平比较器负输入1
CMPSS-7 低电平比较器正输入1
CMPSS-7 低电平比较器负输入1
ADC 引脚上的数字输入246
ADC-C 输入2
C2
CMP3_HP1
CMP3_HN1
CMP3_LP1
CMP3_LN1
AIO244
CMPSS-3 高电平比较器正输入1
CMPSS-3 高电平比较器负输入1
CMPSS-3 低电平比较器正输入1
CMPSS-3 低电平比较器负输入1
ADC 引脚上的数字输入244
ADC-C 输入3
13
19
11
13
19
11
11
C3
CMP4_HP1
CMP4_HN1
CMP4_LP1
CMP4_LN1
AIO245
CMPSS-4 高电平比较器正输入1
CMPSS-4 高电平比较器负输入1
CMPSS-4 低电平比较器正输入1
CMPSS-4 低电平比较器负输入1
ADC 引脚上的数字输入245
ADC-C 输入4
17
C4
CMP5_HP1
CMP5_HN1
CMP5_LP1
CMP5_LN1
AIO239
CMPSS-5 高电平比较器正输入1
CMPSS-5 高电平比较器负输入1
CMPSS-5 低电平比较器正输入1
CMPSS-5 低电平比较器负输入1
ADC 引脚上的数字输入239
ADC-C 输入5
C5
CMP6_HP1
CMP6_HN1
CMP6_LP1
CMP6_LN1
AIO240
CMPSS-6 高电平比较器正输入1
CMPSS-6 高电平比较器负输入1
CMPSS-6 低电平比较器正输入1
CMPSS-6 低电平比较器负输入1
ADC 引脚上的数字输入240
PGA-1 接地
28
14
PGA1_GND
10
10
9
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
PGA1_IN
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
PGA-1 输入
CMP1_HP2
CMP1_LP2
PGA2_GND
PGA2_IN
18
32
30
15
20
32
31
13
16
32
28
42
43
12
20
18
10
13
20
19
10
11
20
12
20
18
10
13
20
19
10
11
20
10
18
16
9
CMPSS-1 高电平比较器正输入2
CMPSS-1 低电平比较器正输入2
PGA-2 接地
PGA-2 输入
CMP2_HP2
CMP2_LP2
PGA3_GND
PGA3_IN
CMPSS-2 高电平比较器正输入2
CMPSS-2 低电平比较器正输入2
PGA-3 接地
PGA-3 输入
CMP3_HP2
CMP3_LP2
PGA4_GND
PGA4_IN
11
18
17
9
CMPSS-3 高电平比较器正输入2
CMPSS-3 低电平比较器正输入2
PGA-4 接地
PGA-4 输入
CMP4_HP2
CMP4_LP2
PGA5_GND
PGA5_IN
CMPSS-4 高电平比较器正输入2
CMPSS-4 低电平比较器正输入2
PGA-5 接地
PGA-5 输入
CMP5_HP2
CMP5_LP2
PGA6_GND
PGA6_IN
CMPSS-5 高电平比较器正输入2
CMPSS-5 低电平比较器正输入2
PGA-6 接地
18
PGA-6 输入
CMP6_HP2
CMP6_LP2
PGA7_GND
PGA7_IN
CMPSS-6 高电平比较器正输入2
CMPSS-6 低电平比较器正输入2
PGA-7 接地
PGA-7 输入
CMP7_HP2
CMP7_LP2
CMPSS-7 高电平比较器正输入2
CMPSS-7 低电平比较器正输入2
ADC-A 高基准电压。在外部基准模式下，从外部驱动这个引
脚上的高基准电压。在内部基准模式下，电压由器件驱动到
该引脚。在任一模式下，在此引脚上放置至少一个2.2µF 电
容器。此电容器应放置在VREFHIA 和VREFLOA 引脚之间
尽可能靠近器件的位置。不要在内部或外部基准模式下从外
部加载此引脚。
VREFHIA
VREFHIB
VREFHIC
25
24
24
16
16
16
16
16
16
14
14
14
I/O
I/O
I/O
ADC-B 高基准电压。在外部基准模式下，从外部驱动这个引
脚上的高基准电压。在内部基准模式下，电压由器件驱动到
该引脚。在任一模式下，在此引脚上放置至少一个2.2µF 电
容器。此电容器应放置在VREFHIB 和VREFLOB 引脚之间
尽可能靠近器件的位置。不要在内部或外部基准模式下从外
部加载此引脚。
ADC-C 高基准电压。在外部基准模式下，从外部驱动这个引
脚上的高基准电压。在内部基准模式下，电压由器件驱动到
该引脚。在任一模式下，在此引脚上放置至少一个2.2µF 电
容器。此电容器应放置在VREFHIC 和VREFLOC 引脚之间
尽可能靠近器件的位置。不要在内部或外部基准模式下从外
部加载此引脚。
VREFLOA
VREFLOB
27
26
17
17
17
17
15
15
I
I
ADC-A 低基准电压
ADC-B 低基准电压
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PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
VREFLOC
说明
26
17
17
15
I
ADC-C 低基准电压
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
GPIO
0，4，8，
GPIO0
I/O
通用输入/输出0
12
79
52
51
52
47
46
EPWM1_A
I2CA_SDA
1
6
O
ePWM-1 输出A
I/OD
I2C-A 开漏双向数据
0，4，8，
GPIO1
I/O
通用输入/输出1
12
78
51
EPWM1_B
I2CA_SCL
1
6
O
ePWM-1 输出B
I/OD
I2C-A 开漏双向时钟
0，4，8，
GPIO2
I/O
通用输入/输出2
12
EPWM2_A
1
5
O
O
ePWM-2 输出A
OUTPUTXBAR1
PMBUSA_SDA
SCIA_TX
输出X-BAR 输出1
PMBus-A 开漏双向数据
SCI-A 发送数据
77
50
50
45
6
I/OD
O
9
FSIRXA_D1
10
I
FSIRX-A 可选附加数据输入
0，4，8，
GPIO3
I/O
通用输入/输出3
12
EPWM2_B
1
2、5
6
O
O
ePWM-2 输出B
OUTPUTXBAR2
PMBUSA_SCL
SPIA_CLK
输出X-BAR 输出2
PMBus-A 开漏双向时钟
SPI-A 时钟
76
49
49
44
I/OD
I/O
I
7
SCIA_RX
9
SCI-A 接收数据
FSIRXA_D0
10
I
FSIRX-A 主数据输入
0，4，8，
GPIO4
I/O
通用输入/输出4
12
EPWM3_A
1
5
O
O
O
I
ePWM-3 输出A
输出X-BAR 输出3
CAN-A 发送
75
48
48
43
OUTPUTXBAR3
CANA_TX
6
FSIRXA_CLK
10
FSIRX-A 输入时钟
0，4，8，
GPIO5
I/O
通用输入/输出5
12
EPWM3_B
1
3
6
7
9
O
O
I
ePWM-3 输出B
输出X-BAR 输出3
CAN-A 接收
OUTPUTXBAR3
CANA_RX
89
61
61
55
SPIA_STE
I/O
O
SPI-A 从器件发送使能(STE)
FSITX-A 可选附加数据输出
FSITXA_D1
0，4，8，
GPIO6
I/O
通用输入/输出6
12
EPWM4_A
OUTPUTXBAR4
SYNCOUT
EQEP1_A
1
2
3
5
6
7
9
O
O
O
I
ePWM-4 输出A
输出X-BAR 输出4
外部ePWM 同步脉冲
eQEP-1 输入A
97
64
64
1
CANB_TX
O
I/O
O
CAN-B 发送
SPIB_SOMI
FSITXA_D0
SPI-B 从器件输出，主器件输入(SOMI)
FSITX-A 主数据输出
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
GPIO7
说明
0，4，8，
I/O
通用输入/输出7
12
EPWM4_B
1
3
5
6
7
9
O
O
I
ePWM-4 输出B
输出X-BAR 输出5
eQEP-1 输入B
CAN-B 接收
OUTPUTXBAR5
EQEP1_B
84
57
57
52
CANB_RX
I
SPIB_SIMO
FSITXA_CLK
I/O
O
SPI-B 从器件输入，主器件输出(SIMO)
FSITX-A 输出时钟
0，4，8，
GPIO8
I/O
通用输入/输出8
12
EPWM5_A
CANB_TX
1
2
O
O
ePWM-5 输出A
CAN-B 发送
ADCSOCAO
EQEP1_STROBE
SCIA_TX
3
O
外部ADC（来自ePWM 模块）的ADC 转换启动A 输出
eQEP-1 选通
74
47
47
42
5
I/O
O
6
SCI-A 发送数据
SPIA_SIMO
I2CA_SCL
7
I/O
I/OD
O
SPI-A 从器件输入，主器件输出(SIMO)
I2C-A 开漏双向时钟
9
FSITXA_D1
10
FSITX-A 可选附加数据输出
0，4，8，
GPIO9
I/O
通用输入/输出9
12
EPWM5_B
1
2
O
O
ePWM-5 输出B
SCI-B 发送数据
输出X-BAR 输出6
eQEP-1 索引
SCIB_TX
OUTPUTXBAR6
EQEP1_INDEX
SCIA_RX
3
O
90
62
62
56
5
I/O
I
6
SCI-A 接收数据
SPI-A 时钟
SPIA_CLK
7
I/O
O
FSITXA_D0
10
FSITX-A 主数据输出
0，4，8，
GPIO10
I/O
通用输入/输出10
12
EPWM6_A
CANB_RX
ADCSOCBO
EQEP1_A
1
2
O
I
ePWM-6 输出A
CAN-B 接收
3
O
外部ADC（来自ePWM 模块）的ADC 转换启动B 输出
eQEP-1 输入A
93
63
63
5
I
SCIB_TX
6
O
SCI-B 发送数据
SPIA_SOMI
I2CA_SDA
FSITXA_CLK
7
I/O
I/OD
O
SPI-A 从器件输出，主器件输入(SOMI)
I2C-A 开漏双向数据
9
10
FSITX-A 输出时钟
0，4，8，
GPIO11
I/O
通用输入/输出11
12
EPWM6_B
SCIB_RX
1
2，6
3
O
I
ePWM-6 输出B
SCI-B 接收数据
52
31
31
28
OUTPUTXBAR7
EQEP1_B
O
I
输出X-BAR 输出7
eQEP-1 输入B
5
SPIA_STE
FSIRXA_D1
7
I/O
I
SPI-A 从器件发送使能(STE)
FSIRX-A 可选附加数据输入
9
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
0，4，8，
GPIO12
I/O
通用输入/输出12
12
EPWM7_A
1
2
5
6
7
9
O
O
I/O
O
I
ePWM-7 输出A
CAN-B 发送
CANB_TX
51
30
27
EQEP1_STROBE
SCIB_TX
eQEP-1 选通
SCI-B 发送数据
PMBus-A 控制信号
FSIRX-A 主数据输入
PMBUSA_CTL
FSIRXA_D0
I
0，4，8，
GPIO13
I/O
通用输入/输出13
12
EPWM7_B
1
2
5
6
7
9
O
ePWM-7 输出B
CAN-B 接收
CANB_RX
I
50
96
95
29
26
EQEP1_INDEX
SCIB_RX
I/O
eQEP-1 索引
SCI-B 接收数据
I
I/OD
I
PMBUSA_ALERT
FSIRXA_CLK
PMBus-A 开漏双向警报信号
FSIRX-A 输入时钟
0，4，8，
GPIO14
I/O
通用输入/输出14
12
EPWM8_A
1
2
O
O
ePWM-8 输出A
SCI-B 发送数据
输出X-BAR 输出3
PMBus-A 开漏双向数据
SPI-B 时钟
SCIB_TX
OUTPUTXBAR3
PMBUSA_SDA
SPIB_CLK
6
O
7
I/OD
I/O
I
9
EQEP2_A
10
eQEP-2 输入A
0，4，8，
GPIO15
I/O
通用输入/输出15
12
EPWM8_B
1
2
O
I
ePWM-8 输出B
SCIB_RX
SCI-B 接收数据
OUTPUTXBAR4
PMBUSA_SCL
SPIB_STE
6
O
输出X-BAR 输出4
PMBus-A 开漏双向时钟
SPI-B 从器件发送使能(STE)
eQEP-2 输入B
7
I/OD
I/O
I
9
EQEP2_B
10
0，4，8，
GPIO16
I/O
通用输入/输出16
12
SPIA_SIMO
CANB_TX
1
2
I/O
O
SPI-A 从器件输入，主器件输出(SIMO)
CAN-B 发送
OUTPUTXBAR7
EPWM5_A
3
O
输出X-BAR 输出7
ePWM-5 输出A
5
O
54
33
33
30
SCIA_TX
6
O
SCI-A 发送数据
SD1_D1
7
I
SDFM-1 通道1 数据输入
eQEP-1 选通
EQEP1_STROBE
PMBUSA_SCL
9
I/O
I/OD
10
PMBus-A 开漏双向时钟
外部时钟输出。此引脚从器件中输出所选时钟信号的分频版
本。
XCLKOUT
11
O
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
GPIO17
说明
0，4，8，
I/O
通用输入/输出17
12
SPIA_SOMI
CANB_RX
1
2
I/O
SPI-A 从器件输出，主器件输入(SOMI)
CAN-B 接收
I
O
OUTPUTXBAR8
EPWM5_B
3
输出X-BAR 输出8
ePWM-5 输出B
55
34
34
31
5
O
SCIA_RX
6
I
SCI-A 接收数据
SD1_C1
7
I
SDFM-1 通道1 时钟输入
eQEP-1 索引
EQEP1_INDEX
PMBUSA_SDA
9
I/O
I/OD
10
PMBus-A 开漏双向数据
通用输入/输出18。仅在由INTOSC 为系统计时且X1 具有
外部下拉电阻（推荐1kΩ）时，才可使用该引脚及其数字多
路复用器选项。
0，4，8，
GPIO18_X2
I/O
12
SPIA_CLK
SCIB_TX
1
2
I/O
SPI-A 时钟
O
SCI-B 发送数据
CAN-A 接收
CANA_RX
EPWM6_A
I2CA_SCL
SD1_D2
3
I
5
O
ePWM-6 输出A
I2C-A 开漏双向时钟
SDFM-1 通道2 数据输入
eQEP-2 输入A
PMBus-A 控制信号
68
41
41
38
6
I/OD
7
I
I
I
EQEP2_A
PMBUSA_CTL
9
10
外部时钟输出。此引脚从器件中输出所选时钟信号的分频版
本。
XCLKOUT
11
O
X2
ALT
0
I/O
I/O
I/O
晶振振荡器输出
通用输入/输出20
通用输入/输出21
GPIO20
GPIO21
0
通用输入/输出22。默认情况下，该引脚配置为直流/直流模
式。如果未使用内部直流/直流稳压器，则可以通过禁用直流/
直流(DCDCCTL.DCDCEN = 0) 并清除GPAAMSEL 寄存器
中的位将其配置为通用输入/输出22。
0，4，8，
GPIO22_VFBSW
I/O
12
EQEP1_STROBE
SCIB_TX
1
3
6
7
9
I/O
O
eQEP-1 选通
SCI-B 发送数据
SPI-B 时钟
83
56
56
51
SPIB_CLK
SD1_D4
I/O
I
SDFM-1 通道4 数据输入
LIN-A 发送
LINA_TX
O
内部直流/直流稳压器反馈信号。如果使用内部直流/直流稳压
器(DCDCCTL.DCDCEN = 1)，请将此引脚连接到节点，其
中L(VSW) 连接到VDD 电源轨（尽可能靠近器件）。
VFBSW(1)
ALT
-
通用输入/输出23。默认情况下，该引脚配置为直流/直流模
式。如果未使用内部直流/直流稳压器，则可以通过禁用直流/
直流(DCDCCTL.DCDCEN = 0) 并清除GPAAMSEL 寄存器
中的位将其配置为通用输入/输出23。该引脚的内部电容约为
100pF。TI 建议使用备用GPIO，或仅在不需要快速开关响
应的应用中使用此引脚。
GPIO23_VSW
VSW(1)
0
I/O
-
81
54
54
49
内部直流/直流稳压器的开关输出（当DCDCCTL.DCDCEN
= 1 时）
ALT
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
0，4，8，
GPIO24
I/O
通用输入/输出24
12
OUTPUTXBAR1
EQEP2_A
1
2
O
I
输出X-BAR 输出1
eQEP-2 输入A
ePWM-8 输出A
EPWM8_A
SPIB_SIMO
SD1_D1
5
O
6
I/O
I
SPI-B 从器件输入，主器件输出(SIMO)
SDFM-1 通道1 数据输入
PMBus-A 开漏双向时钟
SCI-A 发送数据
56
35
35
32
7
PMBUSA_SCL
SCIA_TX
10
11
I/OD
O
低电平有效错误状态输出。如果您希望在上电期间或在
ERRORSTS 信号本身发生故障期间将错误状态置为有效，
则可以使用外部下拉电阻。如果您不希望在上述条件下将错
误状态置为有效，则可以使用上拉电阻。
ERRORSTS
13
O
0，4，8，
GPIO25
I/O
通用输入/输出25
12
OUTPUTXBAR2
EQEP2_B
1
2
O
输出X-BAR 输出2
I
I/O
I
eQEP-2 输入B
SPIB_SOMI
SD1_C1
6
SPI-B 从器件输出，主器件输入(SOMI)
SDFM-1 通道1 时钟输入
FSITX-A 可选附加数据输出
PMBus-A 开漏双向数据
SCI-A 接收数据
57
58
59
7
FSITXA_D1
PMBUSA_SDA
SCIA_RX
9
O
10
11
I/OD
I
0，4，8，
GPIO26
I/O
通用输入/输出26
12
OUTPUTXBAR3
EQEP2_INDEX
SPIB_CLK
1, 5
2
O
I/O
I/O
I
输出X-BAR 输出3
eQEP-2 索引
6
SPI-B 时钟
SD1_D2
7
SDFM-1 通道2 数据输入
FSITX-A 主数据输出
PMBus-A 控制信号
I2C-A 开漏双向数据
FSITXA_D0
PMBUSA_CTL
I2CA_SDA
9
O
10
11
I
I/OD
0，4，8，
GPIO27
I/O
通用输入/输出27
12
OUTPUTXBAR4
EQEP2_STROBE
SPIB_STE
1, 5
2
O
I/O
I/O
I
输出X-BAR 输出4
eQEP-2 选通
6
SPI-B 从器件发送使能(STE)
SDFM-1 通道2 时钟输入
FSITX-A 输出时钟
SD1_C2
7
FSITXA_CLK
PMBUSA_ALERT
I2CA_SCL
9
O
10
11
I/OD
I/OD
PMBus-A 开漏双向警报信号
I2C-A 开漏双向时钟
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
GPIO28
说明
0，4，8，
I/O
通用输入/输出28
12
SCIA_RX
1
3
I
O
O
I
SCI-A 接收数据
ePWM-7 输出A
输出X-BAR 输出5
eQEP-1 输入A
SDFM-1 通道3 数据输入
eQEP-2 选通
EPWM7_A
OUTPUTXBAR5
EQEP1_A
5
6
SD1_D3
7
I
1
2
2
3
EQEP2_STROBE
LINA_TX
9
I/O
O
I/O
10
11
LIN-A 发送
SPIB_CLK
SPI-B 时钟
低电平有效错误状态输出。如果您希望在上电期间或在
ERRORSTS 信号本身发生故障期间将错误状态置为有效，
则可以使用外部下拉电阻。如果您不希望在上述条件下将错
误状态置为有效，则可以使用上拉电阻。
ERRORSTS
GPIO29
13
O
0，4，8，
I/O
通用输入/输出29
12
SCIA_TX
1
3
O
O
O
I
SCI-A 发送数据
EPWM7_B
OUTPUTXBAR6
EQEP1_B
ePWM-7 输出B
5
输出X-BAR 输出6
eQEP-1 输入B
6
SD1_C3
7
I
SDFM-1 通道3 时钟输入
eQEP-2 索引
100
1
1
2
EQEP2_INDEX
LINA_RX
9
I/O
I
10
11
LIN-A 接收
SPIB_STE
I/O
SPI-B 从器件发送使能(STE)
低电平有效错误状态输出。如果您希望在上电期间或在
ERRORSTS 信号本身发生故障期间将错误状态置为有效，
则可以使用外部下拉电阻。如果您不希望在上述条件下将错
误状态置为有效，则可以使用上拉电阻。
ERRORSTS
GPIO30
13
O
0，4，8，
I/O
通用输入/输出30
12
CANA_RX
1
3
5
6
7
I
CAN-A 接收
SPIB_SIMO
OUTPUTXBAR7
EQEP1_STROBE
SD1_D4
I/O
O
SPI-B 从器件输入，主器件输出(SIMO)
输出X-BAR 输出7
98
I/O
I
eQEP-1 选通
SDFM-1 通道4 数据输入
0，4，8，
GPIO31
I/O
通用输入/输出31
12
CANA_TX
1
3
5
6
7
9
O
I/O
O
I/O
I
CAN-A 发送
SPIB_SOMI
OUTPUTXBAR8
EQEP1_INDEX
SD1_C4
SPI-B 从器件输出，主器件输入(SOMI)
输出X-BAR 输出8
99
eQEP-1 索引
SDFM-1 通道4 时钟输入
FSIRX-A 可选附加数据输入
FSIRXA_D1
I
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
0，4，8，
GPIO32
I/O
通用输入/输出32
12
I2CA_SDA
SPIB_CLK
EPWM8_B
LINA_TX
1
3
I/OD
I/O
O
I2C-A 开漏双向数据
SPI-B 时钟
5
ePWM-8 输出B
LIN-A 发送
64
40
40
37
6
O
SD1_D3
7
I
SDFM-1 通道3 数据输入
FSIRX-A 主数据输入
CAN-A 发送
FSIRXA_D0
CANA_TX
9
I
10
O
0，4，8，
GPIO33
I/O
通用输入/输出33
12
I2CA_SCL
SPIB_STE
OUTPUTXBAR4
LINA_RX
1
3
I/OD
I2C-A 开漏双向时钟
I/O
SPI-B 从器件发送使能(STE)
输出X-BAR 输出4
LIN-A 接收
5
O
I
53
32
32
29
6
SD1_C3
7
I
SDFM-1 通道3 时钟输入
FSIRX-A 输入时钟
CAN-A 接收
FSIRXA_CLK
CANA_RX
9
I
10
I
0，4，8，
GPIO34
I/O
通用输入/输出34
12
94
OUTPUTXBAR1
PMBUSA_SDA
1
6
O
输出X-BAR 输出1
I/OD
PMBus-A 开漏双向数据
0，4，8，
GPIO35
I/O
通用输入/输出35
12
SCIA_RX
1
3
I
SCI-A 接收数据
I2C-A 开漏双向数据
CAN-A 接收
I2CA_SDA
CANA_RX
PMBUSA_SCL
LINA_RX
I/OD
5
I
6
I/OD
PMBus-A 开漏双向时钟
LIN-A 接收
63
39
39
36
7
I
I
I
EQEP1_A
9
eQEP-1 输入A
PMBus-A 控制信号
PMBUSA_CTL
10
JTAG 测试数据输入(TDI) - TDI 是引脚的默认多路复用器选
择。默认情况下，内部上拉电阻处于禁用状态。如果将该引
脚用作JTAG TDI，则应启用内部上拉电阻或在电路板上添加
外部上拉电阻，以避免输入悬空。
TDI
15
I
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
GPIO37
说明
0，4，8，
I/O
通用输入/输出37
12
OUTPUTXBAR2
I2CA_SCL
1
3
O
I/OD
O
输出X-BAR 输出2
I2C-A 开漏双向时钟
SCI-A 发送数据
CAN-A 发送
SCIA_TX
5
CANA_TX
6
O
LINA_TX
7
O
LIN-A 发送
61
37
37
34
EQEP1_B
9
I
eQEP-1 输入B
PMBUSA_ALERT
10
I/OD
PMBus-A 开漏双向警报信号
JTAG 测试数据输出(TDO) - TDO 是引脚的默认多路复用器
选择。默认情况下，内部上拉电阻处于禁用状态。当没有
JTAG 活动时，TDO 功能将处于三态条件，使这个引脚悬
空；内部上拉电阻应该被启用或者在电路板上增加一个外部
上拉电阻来避免GPIO 输入悬空。
TDO
15
O
0，4，8，
GPIO39
I/O
通用输入/输出39
12
91
85
CANB_RX
6
7
I
I
CAN-B 接收
FSIRXA_CLK
FSIRX-A 输入时钟
0，4，8，
GPIO40
I/O
通用输入/输出40
12
PMBUSA_SDA
FSIRXA_D0
SCIB_TX
EQEP1_A
GPIO41
GPIO42
GPIO43
GPIO44
GPIO45
GPIO46
GPIO47
GPIO48
GPIO49
GPIO50
GPIO51
GPIO52
GPIO53
GPIO54
GPIO55
6
7
9
10
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
I/OD
I
PMBus-A 开漏双向数据
FSIRX-A 主数据输入
SCI-B 发送数据
O
I
eQEP-1 输入A
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
通用输入/输出41
通用输入/输出42
通用输入/输出43
通用输入/输出44
通用输入/输出45
通用输入/输出46
通用输入/输出47
通用输入/输出48
通用输入/输出49
通用输入/输出50
通用输入/输出51
通用输入/输出52
通用输入/输出53
通用输入/输出54
通用输入/输出55
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
0，4，8，
GPIO56
I/O
通用输入/输出56
12
SPIA_CLK
EQEP2_STROBE
SCIB_TX
1
5
I/O
I/O
O
SPI-A 时钟
eQEP-2 选通
65
6
SCI-B 发送数据
SDFM-1 通道3 数据输入
SD1_D3
7
I
SPIB_SIMO
EQEP1_A
9
I/O
I
SPI-B 从器件输入，主器件输出(SIMO)
eQEP-1 输入A
11
0，4，8，
GPIO57
I/O
通用输入/输出57
12
SPIA_STE
EQEP2_INDEX
SCIB_RX
1
5
I/O
SPI-A 从器件发送使能(STE)
eQEP-2 索引
I/O
66
67
92
6
I
I
SCI-B 接收数据
SD1_C3
7
SDFM-1 通道3 时钟输入
SPI-B 从器件输出，主器件输入(SOMI)
eQEP-1 输入B
SPIB_SOMI
EQEP1_B
9
I/O
I
11
0，4，8，
GPIO58
I/O
通用输入/输出58
12
OUTPUTXBAR1
SPIB_CLK
5
6
O
I/O
I
输出X-BAR 输出1
SPI-B 时钟
SD1_D4
7
SDFM-1 通道4 数据输入
LIN-A 发送
LINA_TX
9
O
CANB_TX
10
11
O
CAN-B 发送
EQEP1_STROBE
I/O
eQEP-1 选通
0，4，8，
GPIO59
I/O
通用输入/输出59
12
OUTPUTXBAR2
SPIB_STE
5
6
O
I/O
I
输出X-BAR 输出2
SPI-B 从器件发送使能(STE)
SDFM-1 通道4 时钟输入
LIN-A 接收
SD1_C4
7
LINA_RX
9
I
CANB_RX
10
11
I
CAN-B 接收
EQEP1_INDEX
I/O
eQEP-1 索引
测试、JTAG 和复位
FLT1
FLT2
TCK
49
48
60
30
29
36
I/O
I/O
闪存测试引脚1。为TI 预留。必须保持未连接状态。
闪存测试引脚2。为TI 预留。必须保持未连接状态。
带有内部上拉电阻的JTAG 测试时钟。
36
38
33
35
I
带有内部上拉电阻的JTAG 测试模式选择(TMS)。此串行控
制输入在TCK 上升沿上的TAP 控制器中计时。该器件没有
TRSTn 引脚。在电路板上应放置一个外部上拉电阻（推荐
2.2kΩ）以将TMS 引脚连接至VDDIO，从而在正常运行期
间将JTAG 保持在复位状态。
TMS
62
73
38
46
I/O
具有内部下拉电阻的内部稳压器使能。直接连接到VSS（低
电平）以启用内部VREG。直接连接到VDDIO（高电平）以
使用外部电源。
VREGENZ
46
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-1. 引脚属性(continued)
64
PMQ
56
RSH
多路复用器
位置
引脚类
型
100 PZ
64 PM
信号名称
说明
晶体振荡器或单端时钟输入。器件初始化软件必须在启用晶
体振荡器之前配置该引脚。为了使用此振荡器，必须将一个
石英晶体电路连接至X1 和X2。此引脚也可用于馈入单端
3.3V 电平时钟。不支持GPIO19。GPIO19 在内部连接至X1
功能，因此GPIO19 应该保持在输入模式，并禁用上拉电阻
以避免与X1 时钟功能发生干扰。
X1
69
42
42
39
I/O
器件复位（输入）和看门狗复位（输出）。在上电条件下，
此引脚由器件驱动为低电平。外部电路也可能会驱动此引脚
以使器件复位生效。发生看门狗复位时，此引脚也由MCU
驱动为低电平。在看门狗复位期间，XRSn 引脚在512 个
OSCCLK 周期的看门狗复位持续时间内被驱动为低电平。应
在XRSn 和VDDIO 之间放置一个阻值为2.2kΩ至10kΩ的
电阻。如果在XRSn 和VSS 之间放置一个电容器进行噪声
滤除，则该电容器的容值应为100nF 或更小。当看门狗复位
生效时，这些值允许看门狗在512 个OSCCLK 周期内正确
地将XRSn 引脚驱动至VOL。这个引脚的输出缓冲器是一个
有内部上拉电阻的开漏。如果此引脚由外部器件驱动，则应
使用开漏器件进行驱动。如果此引脚由外部器件驱动，则应
使用开漏器件进行驱动。
XRSn
2
3
3
4
I/OD
电源和接地
1.2V 数字逻辑电源引脚。TI 建议在每个VDD 引脚附近放置
一个最小总电容值约为20µF 的去耦电容器。当不使用内部
稳压器时，去耦电容的确切值应由您的系统电压调节解决方
案来确定。
4、
46、
4、
27、
4、
27、
5、
24、
VDD
71、87 44、59 44、59 41、53
3.3V 模拟电源引脚。在每个引脚上放置一个最小值为2.2µF
且连接至VSSA 的去耦电容器。
VDDA
22
22
20
11、34
3、
47、
70、88
28、
28、
25、
3.3V 数字I/O 电源引脚。在每个引脚上放置一个最小值为
0.1µF 的去耦电容器。
VDDIO
43、60 43、60 40、54
内部直流/直流稳压器的3.3V 电源引脚。如果使用内部直流/
直流稳压器，则应在该引脚上放置一个20μF 的大容量输入
电容。务必将该引脚连接至VDDIO 引脚。如果需要，可以使
用铁氧体磁珠进行隔离，但VDDIO_SW 和VDDIO 必须由同
一电源供电。
VDDIO_SW
VSS
80
53
53
48
5、
45、
5、
26、
5、
26、
PAD
数字接地
模拟接地
72、86 45、58 45、58
VSSA
21
55
21
55
19
50
12、33
内部直流/直流稳压器接地。务必将该引脚连接至VSS 引
脚。
VSS_SW
82
(1) 当DCDCEN = 1 时，AMSEL 寄存器中的相应位为无关位。
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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6.3 信号说明
6.3.1 模拟信号
表6-2. 模拟信号
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
A0
I
23
22
9
15
14
9
15
14
9
13
12
8
ADC-A 输入0
ADC-A 输入1
ADC-A 输入2
ADC-A 输入3
ADC-A 输入4
ADC-A 输入5
ADC-A 输入6
ADC-A 输入8
ADC-A 输入9
ADC-A 输入10
A1
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
A2
A3
10
36
35
6
A4
23
6
23
6
21
A5
A6
A8
37
38
40
9
A9
A10
25
9
25
9
23
8
AIO224
AIO225
AIO226
AIO227
AIO228
AIO229
AIO230
AIO231
AIO232
AIO233
AIO234
AIO236
AIO237
AIO238
AIO239
AIO240
AIO241
AIO242
AIO244
AIO245
AIO246
B0
ADC 引脚上的数字输入224
ADC 引脚上的数字输入225
ADC 引脚上的数字输入226
ADC 引脚上的数字输入227
ADC 引脚上的数字输入228
ADC 引脚上的数字输入229
ADC 引脚上的数字输入230
ADC 引脚上的数字输入231
ADC 引脚上的数字输入232
ADC 引脚上的数字输入233
ADC 引脚上的数字输入234
ADC 引脚上的数字输入236
ADC 引脚上的数字输入237
ADC 引脚上的数字输入238
ADC 引脚上的数字输入239
ADC 引脚上的数字输入240
ADC 引脚上的数字输入241
ADC 引脚上的数字输入242
ADC 引脚上的数字输入244
ADC 引脚上的数字输入245
ADC 引脚上的数字输入246
ADC-B 输入0
36
7
23
7
23
7
21
6
39
6
24
6
24
6
22
37
40
23
22
10
35
38
19
29
17
28
41
8
25
15
14
25
15
14
23
13
12
12
18
11
12
18
11
10
16
8
8
7
21
31
44
41
40
7
13
19
13
19
11
17
B1
25
7
25
7
23
6
ADC-B 输入1
B2
ADC-B 输入2
B3
8
8
8
7
ADC-B 输入3
B4
39
9
24
9
24
9
22
8
ADC-B 输入4
B6
ADC-B 输入6
B8
36
23
23
15
23
15
21
13
ADC-B 输入8
B15
ADC-B 输入15
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-2. 模拟信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
C0
I
19
29
21
31
17
28
7
12
18
13
19
11
12
18
13
19
11
10
16
11
17
ADC-C 输入0
ADC-C 输入1
ADC-C 输入2
ADC-C 输入3
ADC-C 输入4
ADC-C 输入5
ADC-C 输入6
ADC-C 输入8
ADC-C 输入10
ADC-C 输入14
ADC-C 输入15
C1
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
C2
C3
C4
C5
C6
7
7
6
C8
39
40
44
23
10
19
9
24
25
24
25
22
23
C10
C14
C15
15
15
13
CMP1_HN0
CMP1_HN1
CMP1_HP0
CMP1_HP1
CMP1_HP2
CMP1_HP3
CMP1_LN0
CMP1_LN1
CMP1_LP0
CMP1_LP1
CMP1_LP2
CMP1_LP3
CMP2_HN0
CMP2_HN1
CMP2_HP0
CMP2_HP1
CMP2_HP2
CMP2_HP3
CMP2_LN0
CMP2_LN1
CMP2_LP0
CMP2_LP1
CMP2_LP2
CMP2_LP3
CMP3_HN0
CMP3_HN1
CMP3_HP0
CMP3_HP1
CMP3_HP2
CMP3_HP3
CMP3_LN0
CMPSS-1 高电平比较器负输入0
CMPSS-1 高电平比较器负输入1
CMPSS-1 高电平比较器正输入0
CMPSS-1 高电平比较器正输入1
CMPSS-1 高电平比较器正输入2
CMPSS-1 高电平比较器正输入3
CMPSS-1 低电平比较器负输入0
CMPSS-1 低电平比较器负输入1
CMPSS-1 低电平比较器正输入0
CMPSS-1 低电平比较器正输入1
CMPSS-1 低电平比较器正输入2
CMPSS-1 低电平比较器正输入3
CMPSS-2 高电平比较器负输入0
CMPSS-2 高电平比较器负输入1
CMPSS-2 高电平比较器正输入0
CMPSS-2 高电平比较器正输入1
CMPSS-2 高电平比较器正输入2
CMPSS-2 高电平比较器正输入3
CMPSS-2 低电平比较器负输入0
CMPSS-2 低电平比较器负输入1
CMPSS-2 低电平比较器正输入0
CMPSS-2 低电平比较器正输入1
CMPSS-2 低电平比较器正输入2
CMPSS-2 低电平比较器正输入3
CMPSS-3 高电平比较器负输入0
CMPSS-3 高电平比较器负输入1
CMPSS-3 高电平比较器正输入0
CMPSS-3 高电平比较器正输入1
CMPSS-3 高电平比较器正输入2
CMPSS-3 高电平比较器正输入3
CMPSS-3 低电平比较器负输入0
12
9
12
9
10
8
19
18
10
10
19
9
12
12
12
12
10
10
12
9
12
9
10
8
19
18
10
35
29
36
29
30
35
35
29
36
29
30
35
8
12
12
12
12
10
10
18
23
18
18
18
23
18
18
16
21
16
16
18
23
18
18
18
23
18
18
16
21
16
16
8
13
7
8
13
7
7
11
6
21
7
21
20
8
13
13
8
13
13
8
11
11
7
8
8
8
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表6-2. 模拟信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
CMP3_LN1
CMP3_LP0
CMP3_LP1
CMP3_LP2
CMP3_LP3
CMP4_HN1
CMP4_HP0
CMP4_HP1
CMP4_HP2
CMP4_LN1
CMP4_LP0
CMP4_LP1
CMP4_LP2
CMP5_HN1
CMP5_HP0
CMP5_HP1
CMP5_HP2
CMP5_LN1
CMP5_LP0
CMP5_LP1
CMP5_LP2
CMP6_HN0
CMP6_HN1
CMP6_HP0
CMP6_HP1
CMP6_HP2
CMP6_HP3
CMP6_LN0
CMP6_LN1
CMP6_LP0
CMP6_LP1
CMP6_LP2
CMP6_LP3
CMP7_HN0
CMP7_HN1
CMP7_HP0
CMP7_HP1
CMP7_HP2
CMP7_HP3
CMP7_LN0
CMP7_LN1
CMP7_LP0
I
21
7
13
7
13
7
11
6
CMPSS-3 低电平比较器负输入1
CMPSS-3 低电平比较器正输入0
CMPSS-3 低电平比较器正输入1
CMPSS-3 低电平比较器正输入2
CMPSS-3 低电平比较器正输入3
CMPSS-4 高电平比较器负输入1
CMPSS-4 高电平比较器正输入0
CMPSS-4 高电平比较器正输入1
CMPSS-4 高电平比较器正输入2
CMPSS-4 低电平比较器负输入1
CMPSS-4 低电平比较器正输入0
CMPSS-4 低电平比较器正输入1
CMPSS-4 低电平比较器正输入2
CMPSS-5 高电平比较器负输入1
CMPSS-5 高电平比较器正输入0
CMPSS-5 高电平比较器正输入1
CMPSS-5 高电平比较器正输入2
CMPSS-5 低电平比较器负输入1
CMPSS-5 低电平比较器正输入0
CMPSS-5 低电平比较器正输入1
CMPSS-5 低电平比较器正输入2
CMPSS-6 高电平比较器负输入0
CMPSS-6 高电平比较器负输入1
CMPSS-6 高电平比较器正输入0
CMPSS-6 高电平比较器正输入1
CMPSS-6 高电平比较器正输入2
CMPSS-6 高电平比较器正输入3
CMPSS-6 低电平比较器负输入0
CMPSS-6 低电平比较器负输入1
CMPSS-6 低电平比较器正输入0
CMPSS-6 低电平比较器正输入1
CMPSS-6 低电平比较器正输入2
CMPSS-6 低电平比较器正输入3
CMPSS-7 高电平比较器负输入0
CMPSS-7 高电平比较器负输入1
CMPSS-7 高电平比较器正输入0
CMPSS-7 高电平比较器正输入1
CMPSS-7 高电平比较器正输入2
CMPSS-7 高电平比较器正输入3
CMPSS-7 低电平比较器负输入0
CMPSS-7 低电平比较器负输入1
CMPSS-7 低电平比较器正输入0
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
I
21
20
8
13
13
8
13
13
8
11
11
7
31
39
31
31
31
39
31
31
17
6
19
24
19
19
19
24
19
19
11
6
19
24
19
19
19
24
19
19
11
6
17
22
17
17
17
22
17
17
17
16
17
6
11
11
11
6
11
11
11
6
17
16
38
28
37
28
28
38
38
28
37
28
28
38
41
44
40
44
43
41
41
44
40
11
11
11
11
25
25
23
25
25
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表6-2. 模拟信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
CMP7_LP1
CMP7_LP2
CMP7_LP3
DACA_OUT
DACB_OUT
PGA1_GND
PGA1_IN
I
44
43
41
CMPSS-7 低电平比较器正输入1
CMPSS-7 低电平比较器正输入2
CMPSS-7 低电平比较器正输入3
缓冲DAC-A 输出
缓冲DAC-B 输出
PGA-1 地
I
I
O
O
I
23
22
14
18
9
15
14
10
12
9
15
14
10
12
9
13
12
9
I
10
8
PGA-1 输入
PGA1_OF
PGA2_GND
PGA2_IN
O
I
PGA-1 输出滤波器（可选）
PGA-2 地
32
30
36
15
20
7
20
18
23
10
13
7
20
18
23
10
13
7
18
16
21
9
I
PGA-2 输入
PGA2_OF
PGA3_GND
PGA3_IN
O
I
PGA-2 输出滤波器（可选）
PGA-3 地
I
11
6
PGA-3 输入
PGA3_OF
PGA4_GND
PGA4_IN
O
I
PGA-3 输出滤波器（可选）
PGA-4 地
32
31
39
13
16
6
20
19
24
10
11
6
20
19
24
10
11
6
18
17
22
9
I
PGA-4 输入
PGA4_OF
PGA5_GND
PGA5_IN
O
I
PGA-4 输出滤波器（可选）
PGA-5 地
I
PGA-5 输入
PGA5_OF
PGA6_GND
PGA6_IN
O
I
PGA-5 输出滤波器（可选）
PGA-6 地
32
28
37
42
43
40
20
20
18
I
PGA-6 输入
PGA6_OF
PGA7_GND
PGA7_IN
O
I
PGA-6 输出滤波器（可选）
PGA-7 地
I
PGA-7 输入
PGA7_OF
O
25
8
25
8
23
7
PGA-7 输出滤波器（可选）
片上DAC 的可选外部基准电压。无论是用于
ADC 输入还是DAC 基准，此引脚上有一个连
接至VSSA 且无法禁用的100pF 电容器。如果
将此引脚用作片上DAC 的基准，请在此引脚上
放置至少一个1µF 电容器。
VDAC
I
8
ADC-A 高基准电压。在外部基准模式下，从外
部将高基准电压驱动至此引脚。在内部基准模
式下，电压由器件驱动到该引脚。在任一模式
下，在此引脚上放置至少一个2.2µF 电容器。
此电容器应放置在VREFHIA 和VREFLOA 引
脚之间尽可能靠近器件的位置。不要在内部或
外部基准模式下从外部加载此引脚。
VREFHIA
I/O
25
16
16
16
16
14
14
ADC-B 高基准电压。在外部基准模式下，从外
部将高基准电压驱动至此引脚。在内部基准模
式下，电压由器件驱动到该引脚。在任一模式
下，在此引脚上放置至少一个2.2µF 电容器。
此电容器应放置在VREFHIB 和VREFLOB 引
脚之间尽可能靠近器件的位置。不要在内部或
外部基准模式下从外部加载此引脚。
VREFHIB
I/O
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
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表6-2. 模拟信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
ADC-C 高基准电压。在外部基准模式下，从外
部将高基准电压驱动至此引脚。在内部基准模
式下，电压由器件驱动到该引脚。在任一模式
下，在此引脚上放置至少一个2.2µF 电容器。
此电容器应放置在VREFHIC 和VREFLOC 引
脚之间尽可能靠近器件的位置。不要在内部或
外部基准模式下从外部加载此引脚。
VREFHIC
I/O
24
16
16
14
VREFLOA
VREFLOB
VREFLOC
I
I
I
27
26
26
17
17
17
17
17
17
15
15
15
ADC-A 低基准电压
ADC-B 低基准电压
ADC-C 低基准电压
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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6.3.2 数字信号
表6-3. 数字信号
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
ADCSOCAO
说明
外部ADC（来自ePWM 模块）的ADC 转换启
动A 输出
O
8
74
93
47
63
47
63
42
外部ADC（来自ePWM 模块）的ADC 转换启
动B 输出
ADCSOCBO
CANA_RX
O
I
10
18、
30、
33、
53、
63、
68、
32、
39、
32、
39、
29、
36、
CAN-A 接收
CAN-A 发送
41、61 41、61 38、55
35、5 89、98
31、
32、
37、4 75、99
61、
64、
37、
37、
34、
CANA_TX
CANB_RX
O
I
40、48 40、48 37、43
10、
13、
17、
39、
50、
55、
84、
91、
29、
34、
57、63
34、
57、63
26、
31、52
CAN-B 接收
CAN-B 发送
59、7 92、93
51、
54、
67、
12、
16、
58、6、
8
30、
33、
47、64
33、
47、64
1、27、
30、42
CANB_TX
O
74、97
EPWM1_A
EPWM1_B
EPWM2_A
EPWM2_B
EPWM3_A
EPWM3_B
EPWM4_A
EPWM4_B
EPWM5_A
EPWM5_B
EPWM6_A
EPWM6_B
EPWM7_A
O
O
O
O
O
O
O
O
O
O
O
O
O
0
1
2
3
4
5
6
7
79
78
77
76
75
89
97
84
52
51
50
49
48
61
64
57
52
51
50
49
48
61
64
57
47
46
45
44
43
55
1
ePWM-1 输出A
ePWM-1 输出B
ePWM-2 输出A
ePWM-2 输出B
ePWM-3 输出A
ePWM-3 输出B
ePWM-4 输出A
ePWM-4 输出B
ePWM-5 输出A
ePWM-5 输出B
ePWM-6 输出A
ePWM-6 输出B
ePWM-7 输出A
52
16、8 54、74 33、47 33、47 30、42
17、9 55、90 34、62 34、62 31、56
38
28
10、18 68、93 41、63 41、63
11
52
31
2
31
12、28 1、51
2、30
27、3
100、
50
EPWM7_B
O
1
ePWM-7 输出B
13、29
1、29
2、26
EPWM8_A
EPWM8_B
O
O
35
40
35
40
32
37
ePWM-8 输出A
ePWM-8 输出B
14、24 56、96
15、32 64、95
10、
1、63、
28、
65、 2、39、 2、39、
1、3、
36
EQEP1_A
EQEP1_B
I
I
eQEP-1 输入A
eQEP-1 输入B
35、
40、
85、
93、97
63、64 63、64
56、6
11、
29、
37、
100、
52、 1、31、 1、31、 2、28、
61、 37、57 37、57 34、52
57、7 66、84
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36
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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表6-3. 数字信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
13、
17、
31、
50、
55、
90、
29、
34、62 31、56
26、
EQEP1_INDEX
I/O
eQEP-1 索引
eQEP-1 选通
34、62
59、9 92、99
12、
16、
22、
30、
51、
54、
67、
74、
30、
33、
47、56 42、51
27、
30、
33、
47、56
EQEP1_STROBE
I/O
58、8 83、98
14、 56、
EQEP2_A
I
I
eQEP-2 输入A
eQEP-2 输入B
eQEP-2 索引
35、41 35、41 32、38
18、24 68、96
15、25 57、95
EQEP2_B
26、
100、
EQEP2_INDEX
I/O
1
2
1
2
2
3
29、57 58、66
27、
1、59、
EQEP2_STROBE
ERRORSTS
I/O
O
eQEP-2 选通
65
28、56
低电平有效错误状态输出。如果您希望在上电
期间或在ERRORSTS 信号本身发生故障期间
将错误状态置为有效，则可以使用外部下拉电
阻器。如果您不希望在上述条件下将错误状态
置为有效，则可以使用上拉电阻器。
1、
100、
56
24、
28、29
1、2、 1、2、 2、3、
35
35
32
13、
33、
39、4 75、91
50、
53、
29、
32、48 29、43
26、
FSIRXA_CLK
FSIRXA_D0
I
I
32，48
40、49
FSIRX-A 输入时钟
51、
12、3、
64、
30、
40、49 37、44
27、
FSIRX-A 主数据输入
32、40
76、85
52、
77、99
11、2、
31
FSIRXA_D1
FSITXA_CLK
FSITXA_D0
FSITXA_D1
I
FSIRX-A 可选附加数据输入
FSITX-A 输出时钟
31、50 31、50 28、45
52
10、
59、
27、7 84、93
O
O
O
57、63 57、63
58、
90、97
26、6、
FSITX-A 主数据输出
62、64 62、64 1、56
47、61 47、61 42、55
9
57、
74、89
25、5、
FSITX-A 可选附加数据输出
8
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
GPIO7
GPIO8
GPIO9
GPIO10
GPIO11
GPIO12
GPIO13
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
0
1
79
78
77
76
75
89
97
84
74
90
93
52
51
50
52
51
50
49
48
61
64
57
47
62
63
31
52
51
50
49
48
61
64
57
47
62
63
31
30
29
47
46
45
44
43
55
1
通用输入/输出0
通用输入/输出1
通用输入/输出2
通用输入/输出3
通用输入/输出4
通用输入/输出5
通用输入/输出6
通用输入/输出7
通用输入/输出8
通用输入/输出9
通用输入/输出10
通用输入/输出11
通用输入/输出12
通用输入/输出13
2
3
4
5
6
7
52
42
56
8
9
10
11
12
13
28
27
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表6-3. 数字信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
GPIO14
GPIO15
GPIO16
GPIO17
I/O
14
15
16
17
96
95
54
55
通用输入/输出14
通用输入/输出15
通用输入/输出16
通用输入/输出17
I/O
I/O
I/O
33
34
33
34
30
31
通用输入/输出18。仅在由INTOSC 为系统计
时且X1 具有外部下拉电阻器（推荐1kΩ）
时，该引脚及其数字多路复用选项才可使用。
GPIO18_X2
I/O
18
68
41
41
38
GPIO20
GPIO21
I/O
I/O
20
21
通用输入/输出20
通用输入/输出21
通用输入/输出22。默认情况下，该引脚配置为
直流/直流模式。如果未使用内部直流/直流稳压
器，则可以通过禁用直流/直流并将
GPAAMSEL 寄存器中的位清零，将此引脚配置
为通用输入输出22。
GPIO22_VFBSW
I/O
22
83
81
56
56
51
通用输入/输出23。默认情况下，该引脚配置为
直流/直流模式。如果未使用内部直流/直流稳压
器，则可以通过禁用直流/直流并将
GPAAMSEL 寄存器中的位清零，将此引脚配置
为通用输入输出23。该引脚的内部电容约为
100pF。TI 建议使用备用GPIO，或仅在不需要
快速开关响应的应用中使用此引脚。
GPIO23_VSW
I/O
23
54
35
54
35
49
32
GPIO24
GPIO25
GPIO26
GPIO27
GPIO28
GPIO29
GPIO30
GPIO31
GPIO32
GPIO33
GPIO34
GPIO35
GPIO37
GPIO39
GPIO40
GPIO41
GPIO42
GPIO43
GPIO44
GPIO45
GPIO46
GPIO47
GPIO48
GPIO49
GPIO50
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
24
25
26
27
28
29
30
31
32
33
34
35
37
39
40
41
42
43
44
45
46
47
48
49
50
56
57
58
59
1
通用输入/输出24
通用输入/输出25
通用输入/输出26
通用输入/输出27
通用输入/输出28
通用输入/输出29
通用输入/输出30
通用输入/输出31
通用输入/输出32
通用输入/输出33
通用输入/输出34
通用输入/输出35
通用输入/输出37
通用输入/输出39
通用输入/输出40
通用输入/输出41
通用输入/输出42
通用输入/输出43
通用输入/输出44
通用输入/输出45
通用输入/输出46
通用输入/输出47
通用输入/输出48
通用输入/输出49
通用输入/输出50
2
1
2
1
3
2
100
98
99
64
53
94
63
61
91
85
40
32
40
32
37
29
39
37
39
37
36
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
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表6-3. 数字信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
GPIO51
GPIO52
GPIO53
GPIO54
GPIO55
GPIO56
GPIO57
GPIO58
GPIO59
I/O
51
52
53
54
55
通用输入/输出51
通用输入/输出52
通用输入/输出53
通用输入/输出54
通用输入/输出55
通用输入/输出56
通用输入/输出57
通用输入/输出58
通用输入/输出59
I/O
I/O
I/O
I/O
I/O
I/O
I/O
I/O
56
57
58
59
65
66
67
92
53、
59、
61、
68、
74、78
1、18、
27、
33、
32、
37、
41、
32、
37、
41、
29、
34、
38、
I2CA_SCL
I/OD
I2C-A 开漏双向时钟
37、8
47、51 47、51 42、46
58、
63、
64、
0、10、
26、
32、35
39、
40、
52、63 52、63
39、
40、
36、
37、47
I2CA_SDA
LINA_RX
LINA_TX
I/OD
I2C-A 开漏双向数据
LIN-A 接收
79、93
29、
33、
100、
53、
35、59 63、92
1、32、 1、32、 2、29、
39 39 36
I
22、
1、61、
28、
2、37、 2、37、 3、34、
40、56 40、56 37、51
O
LIN-A 发送
64、
32、
67、83
37、58
56、
2、24、
67、
OUTPUTXBAR1
OUTPUTXBAR2
OUTPUTXBAR3
OUTPUTXBAR4
O
O
O
O
输出X-BAR 输出1
输出X-BAR 输出2
输出X-BAR 输出3
输出X-BAR 输出4
35、50 35、50 32、45
37、49 37、49 34、44
48、61 48、61 43、55
32、64 32、64 1、29
34、58
77、94
57、
25、3、
61、
37、59
76、92
58、
75、
89、96
14、
26、4、
5
15、
27、
53、
59、
33、6 95、97
OUTPUTXBAR5
OUTPUTXBAR6
O
O
输出X-BAR 输出5
输出X-BAR 输出6
28、7
29、9
11、
1、84
2、57
1、62
2、57
1、62
3、52
2、56
100、
90
52、
OUTPUTXBAR7
OUTPUTXBAR8
PMBUSA_ALERT
O
O
输出X-BAR 输出7
输出X-BAR 输出8
31、33 31、33 28、30
16、30 54、98
34
37
34
31
17、31 55、99
13、
27、37 59、61
50、
I/OD
PMBus-A 开漏双向警报信号
PMBus-A 控制信号
29、37 26、34
12、
18、
26、35 63、68
51、
58、
30、
39、41 36、38
27、
PMBUSA_CTL
I
39、41
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表6-3. 数字信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
54、
56、
63、
15、
16、
24、3、
35
33、
35、
33、
35、
30、
32、
PMBUSA_SCL
I/OD
PMBus-A 开漏双向时钟
39、49 39、49 36、44
34、50 34、50 31、45
2、34、 2、34、 3、31、
76、95
55、
57、
77、
85、
94、96
14、
17、2、
25、
PMBUSA_SDA
SCIA_RX
I/OD
PMBus-A 开漏双向数据
SCI-A 接收数据
34、40
17、 1、55、
25、 57、
28、3、 63、
35、9 76、90
I
39、
39、
36、
49、62 49、62 44、56
100、
16、2、
54、
1、33、 1、33、 2、30、
24、
35、
37、
35、
37、
32、
34、
SCIA_TX
SCIB_RX
O
I
SCI-A 发送数据
SCI-B 接收数据
56、
61、
29、
37、8
47、50 47、50 42、45
74、77
11、
13、
50、
52、
31
29、31 26、28
15、57 66、95
10、
12、
14、
18、
22、
40、
51、
65、
68、
83、
85、
90、
30、
27、
41、
56、
62、63
41、
SCIB_TX
O
SCI-B 发送数据
38、
56、
51、56
62、63
56、9 93、96
SD1_C1
SD1_C2
I
I
34
34
31
SDFM-1 通道1 时钟输入
SDFM-1 通道2 时钟输入
17、25 55、57
27
59
29、
33、57 53、66
100、
SD1_C3
I
SDFM-1 通道3 时钟输入
1、32
1、32
2、29
SD1_C4
SD1_D1
SD1_D2
I
I
I
SDFM-1 通道4 时钟输入
SDFM-1 通道1 数据输入
SDFM-1 通道2 数据输入
31、59 92、99
16、24 54、56 33、35 33、35 30、32
41
41
38
18、26 58、68
28、
32、56
1、64、
SD1_D3
SD1_D4
I
I
SDFM-1 通道3 数据输入
SDFM-1 通道4 数据输入
2、40
2、40
3、37
65
22、
30、58 83、98
67、
56
56
51
65、
18、3、
68、
41、
41、
38、
SPIA_CLK
I/O
SPI-A 时钟
56、9
49、62 49、62 44、56
76、90
SPIA_SIMO
SPIA_SOMI
I/O
I/O
SPI-A 从器件输入，主器件输出(SIMO)
SPI-A 从器件输出，主器件输入(SOMI)
16、8 54、74 33、47 33、47 30、42
31
10、17 55、93 34、63 34、63
52、
66、89
11、5、
57
SPIA_STE
I/O
SPI-A 从器件发送使能(STE)
31、61 31、61 28、55
14、
22、
26、
28、
32、58
1、58、
64、
67、
2、40、 2、40、 3、37、
SPIB_CLK
I/O
SPI-B 时钟
56
56
51
83、96
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表6-3. 数字信号(continued)
引脚类
型
GPIO 100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
24、
30、
56、7 84、98
56、
65、
SPIB_SIMO
SPIB_SOMI
I/O
SPI-B 从器件输入，主器件输出(SIMO)
35、57 35、57 32、52
25、
31、
57、
66、
I/O
64
64
1
SPI-B 从器件输出，主器件输入(SOMI)
57、6 97、99
15、
27、
29、
100、
53、
59、
SPIB_STE
SYNCOUT
I/O
O
SPI-B 从器件发送使能(STE)
外部ePWM 同步脉冲
1、32
1、32
2、29
33、59 92、95
6
97
64
64
1
JTAG 测试数据输入(TDI) - TDI 是引脚的默认
多路复用器选择。默认情况下，内部上拉处于
禁用状态。如果将该引脚用作JTAG TDI，则应
启用内部上拉电阻器或在电路板上添加外部上
拉电阻器，以避免输入悬空。
TDI
I
35
63
39
39
36
JTAG 测试数据输出(TDO) - TDO 是引脚的默
认多路复用器选择。默认情况下，内部上拉处
于禁用状态。当没有JTAG 活动时，TDO 功能
将处于三态条件，使这个引脚悬空；内部上拉
电阻应该被启用或者在电路板上增加一个外部
上拉电阻来避免GPIO 输入悬空。
TDO
O
37
22
61
83
37
56
37
56
34
51
内部直流/直流稳压器反馈信号。如果使用内部
直流/直流稳压器，请将此引脚连接到节点，其
中L(VSW) 连接到VDD 电源轨（尽可能靠近器
件）。
VFBSW
-
VSW
X2
-
23
18
81
68
54
41
54
41
49
38
内部直流/直流稳压器的开关输出
I/O
晶振振荡器输出
外部时钟输出。此引脚从器件中输出所选时钟
信号的分频版本。
XCLKOUT
O
16、18 54、68 33、41 33、41 30、38
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6.3.3 电源和接地
表6-4. 电源和接地
通用输
引脚类
型
100 PZ 64 PMQ 64 PM 56 RSH
入/输出
(GPIO)
信号名称
说明
1.2V 数字逻辑电源引脚。TI 建议在每个VDD
引脚附近放置一个最小总电容值约为20µF 的去
耦电容器。当不使用内部稳压器时，去耦电容
的确切值应由您的系统电压调节解决方案来确
定。
24、
4、46、 27、4、 27、4、
41、5、
VDD
71、87 44、59 44、59
53
3.3V 模拟电源引脚。在每个引脚上放置一个最
小值为2.2µF 且连接至VSSA 的去耦电容器。
VDDA
22
3、47、 28、
22
20
11、34
3.3V 数字I/O 电源引脚。在每个引脚上放置一
个最小值为0.1µF 的去耦电容器。
28、
25、
VDDIO
70、88 43、60 43、60 40、54
内部直流/直流稳压器的3.3V 电源引脚。如果使
用内部直流/直流稳压器，则应在该引脚上放置
一个20μF 的大容量输入电容。务必将该引脚
连接至VDDIO 引脚。如果需要，可以使用铁氧
体磁珠进行隔离，但VDDIO_SW 和VDDIO 必
须由同一电源供电。
VDDIO_SW
VSS
80
53
53
48
26、
45、5、 45、5、
26、
45、5、
72、86
PAD
数字接地
58
58
VSSA
21
21
19
50
12、33
模拟接地
内部直流/直流稳压器接地。务必将该引脚连接
至VSS 引脚。
VSS_SW
82
55
55
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6.3.4 测试、JTAG 和复位
表6-5. 测试、JTAG 和复位
通用输
入/输出
(GPIO)
引脚类
型
100 PZ 64 PMQ 64 PM 56 RSH
信号名称
说明
闪存测试引脚1。为TI 预留。必须保持未连接
状态。
FLT1
I/O
49
30
闪存测试引脚2。为TI 预留。必须保持未连接
状态。
FLT2
TCK
I/O
I
48
60
29
36
36
38
33
35
带有内部上拉电阻的JTAG 测试时钟。
带有内部上拉电阻的JTAG 测试模式选择
(TMS)。此串行控制输入在TCK 上升沿上的
TAP 控制器中计时。该器件没有TRSTn 引脚。
在电路板上应放置一个外部上拉电阻（推荐
2.2kΩ）以将TMS 引脚连接至VDDIO，从而
在正常运行期间将JTAG 保持在复位状态。
TMS
I/O
62
73
38
46
具有内部下拉电阻的内部稳压器使能。直接连
接到VSS（低电平）以启用内部VREG。直接
连接到VDDIO（高电平）以使用外部电源。
VREGENZ
I
46
42
晶体振荡器或单端时钟输入。器件初始化软件
必须在启用晶体振荡器之前配置该引脚。为了
使用此振荡器，必须将一个石英晶体电路连接
至X1 和X2。此引脚也可用于馈入单端3.3V 电
平时钟。不支持GPIO19。GPIO19 在内部连接
至X1 功能，因此GPIO19 应该保持在输入模
式，并禁用上拉电阻以避免与X1 时钟功能发生
干扰。
X1
I/O
69
42
39
器件复位（输入）和看门狗复位（输出）。在
上电条件下，此引脚由器件驱动为低电平。外
部电路也可能会驱动此引脚以使器件复位生
效。发生看门狗复位时，此引脚也由MCU 驱动
为低电平。在看门狗复位期间，XRSn 引脚在
512 个OSCCLK 周期的看门狗复位持续时间内
被驱动为低电平。应在XRSn 和VDDIO 之间放
置一个阻值为2.2kΩ至10kΩ的电阻。如果在
XRSn 和VSS 之间放置一个电容器进行噪声滤
除，则该电容器的容值应为100nF 或更小。当
看门狗复位生效时，这些值允许看门狗在512
个OSCCLK 周期内正确地将XRSn 引脚驱动至
VOL。这个引脚的输出缓冲器是一个有内部上
拉电阻的开漏。如果此引脚由外部器件驱动，
则应使用开漏器件进行驱动。如果此引脚由外
部器件驱动，则应使用开漏器件进行驱动。
XRSn
I/OD
2
3
3
4
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6.4 引脚多路复用
6.4.1 GPIO 多路复用引脚
GPIO 多路复用引脚 表列出了 GPIO 多路复用引脚。每个 GPIO 引脚的默认模式都是 GPIO 功能，但 GPIO35 和
GPIO37 除外，这两个引脚的默认模式分别为 TDI 和 TDO。可以通过设置 GPyGMUXn.GPIOz 和
GPyMUXn.GPIOz 寄存器位来选择辅助功能。GPyGMUXn 寄存器应在 GPyMUXn 之前配置，以避免交替的多路
复用器选择对GPIO 产生瞬时脉冲。未显示的列和空白单元格是保留的GPIO 多路复用器设置。
备注
GPIO20、GPIO21 和 GPIO41 至 GPIO55 在任何封装上都不可用。引导 ROM 在这些引脚上启用上拉
电阻。如需了解更多详情，请参阅节6.5。
表6-6. GPIO 多路复用引脚
0，4，8，
1
2
3
5
6
7
9
10
11
13
14
15
12
GPIO0
EPWM1_A
EPWM1_B
I2CA_SDA
I2CA_SCL
GPIO1
GPIO2
OUTPUTXB PMBUSA_S
AR1 DA
EPWM2_A
EPWM2_B
EPWM3_A
EPWM3_B
EPWM4_A
EPWM4_B
EPWM5_A
EPWM5_B
EPWM6_A
EPWM6_B
EPWM7_A
EPWM7_B
EPWM8_A
EPWM8_B
SCIA_TX
SCIA_RX
FSIRXA_D1
FSIRXA_D0
OUTPUTXB
AR2
OUTPUTXB PMBUSA_S
GPIO3
GPIO4
GPIO5
GPIO6
GPIO7
GPIO8
GPIO9
GPIO10
GPIO11
GPIO12
GPIO13
GPIO14
GPIO15
GPIO16
SPIA_CLK
AR2
CL
OUTPUTXB
AR3
FSIRXA_CL
K
CANA_TX
OUTPUTXB
AR3
CANA_RX
SPIA_STE FSITXA_D1
OUTPUTXB
AR4
SYNCOUT
EQEP1_A
EQEP1_B
CANB_TX SPIB_SOMI FSITXA_D0
OUTPUTXB
AR5
FSITXA_CL
CANB_RX SPIB_SIMO
K
ADCSOCA EQEP1_ST
ROBE
CANB_TX
SCIB_TX
CANB_RX
SCIB_RX
CANB_TX
CANB_RX
SCIB_TX
SCIB_RX
SCIA_TX
SCIA_RX
SCIB_TX
SCIB_RX
SCIB_TX
SCIB_RX
SPIA_SIMO I2CA_SCL FSITXA_D1
O
OUTPUTXB EQEP1_IND
SPIA_CLK
FSITXA_D0
AR6
EX
ADCSOCB
O
FSITXA_CL
K
EQEP1_A
SPIA_SOMI I2CA_SDA
SPIA_STE FSIRXA_D1
OUTPUTXB
AR7
EQEP1_B
EQEP1_ST
ROBE
PMBUSA_C
FSIRXA_D0
TL
EQEP1_IND
EX
PMBUSA_A FSIRXA_CL
LERT
K
OUTPUTXB PMBUSA_S
AR3 DA
SPIB_CLK
EQEP2_A
EQEP2_B
OUTPUTXB PMBUSA_S
SPIB_STE
AR4
CL
OUTPUTXB
AR7
EQEP1_ST PMBUSA_S
ROBE CL
SPIA_SIMO CANB_TX
EPWM5_A
SCIA_TX
SD1_D1
XCLKOUT
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表6-6. GPIO 多路复用引脚(continued)
0，4，8，
1
2
3
5
6
7
9
10
11
13
14
15
12
OUTPUTXB
AR8
EQEP1_IND PMBUSA_S
GPIO17
SPIA_SOMI CANB_RX
EPWM5_B
EPWM6_A
SCIA_RX
I2CA_SCL
SD1_C1
SD1_D2
EX
DA
PMBUSA_C
TL
GPIO18_X2 SPIA_CLK
SCIB_TX
CANA_RX
EQEP2_A
XCLKOUT
GPIO20
GPIO21
GPIO22_VF EQEP1_ST
SCIB_TX
SPIB_CLK
SD1_D4
LINA_TX
BSW
ROBE
GPIO23_VS
W
OUTPUTXB
AR1
PMBUSA_S
CL
GPIO24
GPIO25
GPIO26
GPIO27
GPIO28
GPIO29
GPIO30
EQEP2_A
EQEP2_B
EPWM8_A SPIB_SIMO
SPIB_SOMI
SD1_D1
SD1_C1
SD1_D2
SD1_C2
SD1_D3
SD1_C3
SD1_D4
SCIA_TX
SCIA_RX
I2CA_SDA
I2CA_SCL
ERRORSTS
OUTPUTXB
AR2
PMBUSA_S
DA
FSITXA_D1
FSITXA_D0
OUTPUTXB EQEP2_IND
AR3 EX
OUTPUTXB
SPIB_CLK
AR3
PMBUSA_C
TL
OUTPUTXB EQEP2_ST
OUTPUTXB
SPIB_STE
AR4
FSITXA_CL PMBUSA_A
AR4
ROBE
K
LERT
OUTPUTXB
EQEP1_A
AR5
EQEP2_ST
ROBE
SCIA_RX
EPWM7_A
EPWM7_B
SPIB_SIMO
LINA_TX
SPIB_CLK ERRORSTS
SPIB_STE ERRORSTS
OUTPUTXB
EQEP1_B
AR6
EQEP2_IND
EX
SCIA_TX
LINA_RX
OUTPUTXB EQEP1_ST
CANA_RX
AR7
ROBE
OUTPUTXB EQEP1_IND
GPIO31
GPIO32
GPIO33
CANA_TX
I2CA_SDA
I2CA_SCL
SPIB_SOMI
SPIB_CLK
SPIB_STE
SD1_C4
SD1_D3
SD1_C3
FSIRXA_D1
AR8
EX
EPWM8_B
LINA_TX
FSIRXA_D0 CANA_TX
OUTPUTXB
AR4
FSIRXA_CL
CANA_RX
K
LINA_RX
OUTPUTXB
AR1
PMBUSA_S
DA
GPIO34
GPIO35
GPIO37
GPIO39
GPIO40
PMBUSA_S
CL
PMBUSA_C
SCIA_RX
I2CA_SDA
I2CA_SCL
CANA_RX
SCIA_TX
LINA_RX
LINA_TX
EQEP1_A
TL
TDI
OUTPUTXB
AR2
PMBUSA_A
EQEP1_B
CANA_TX
CANB_RX
TDO
LERT
FSIRXA_CL
K
PMBUSA_S
DA
FSIRXA_D0
SCIB_TX
EQEP1_A
GPIO41
GPIO42
GPIO43
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表6-6. GPIO 多路复用引脚(continued)
0，4，8，
1
2
3
5
6
7
9
10
11
13
14
15
12
GPIO44
GPIO45
GPIO46
GPIO47
GPIO48
GPIO49
GPIO50
GPIO51
GPIO52
GPIO53
GPIO54
GPIO55
EQEP2_ST
ROBE
GPIO56
GPIO57
GPIO58
GPIO59
SPIA_CLK
SPIA_STE
SCIB_TX
SCIB_RX
SPIB_CLK
SPIB_STE
SD1_D3
SD1_C3
SD1_D4
SD1_C4
SPIB_SIMO
SPIB_SOMI
LINA_TX
EQEP1_A
EQEP1_B
EQEP2_IND
EX
OUTPUTXB
AR1
EQEP1_ST
ROBE
CANB_TX
CANB_RX
OUTPUTXB
AR2
EQEP1_IND
EX
LINA_RX
数字信号及相应的GPIO 表列出了每个封装内所有可用的多路复用信号以及相应的GPIO。
表6-7. 数字信号及相应的GPIO
100 PZ
64 PMQ
64 PM
56 RSH
信号名称
引脚类型
说明
外部ADC（来自ePWM 模块）的ADC 转换启
动A 输出
ADCSOCAO
O
GPIO8
GPIO8
GPIO8
GPIO8
外部ADC（来自ePWM 模块）的ADC 转换启
动B 输出
ADCSOCBO
CANA_RX
O
GPIO10
GPIO10
GPIO5
GPIO10
GPIO5
GPIO5
GPIO18_X
2
GPIO5
GPIO18_X GPIO18_X GPIO18_X
2
2
2
I
GPIO30
GPIO33
GPIO35/T
DI
CAN-A 接收
GPIO33
GPIO33
GPIO33
GPIO35/T GPIO35/T GPIO35/T
DI
DI
DI
GPIO4
GPIO31
GPIO32
GPIO37/T
DO
GPIO4
GPIO4
GPIO4
GPIO32
GPIO32
GPIO32
CANA_TX
O
CAN-A 发送
GPIO37/T GPIO37/T GPIO37/T
DO DO DO
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-7. 数字信号及相应的GPIO (continued)
100 PZ
64 PMQ
64 PM
56 RSH
信号名称
引脚类型
说明
GPIO7
GPIO10
GPIO13
GPIO17
GPIO39
GPIO59
GPIO7
GPIO10
GPIO13
GPIO17
GPIO7
GPIO10
GPIO17
GPIO7
GPIO13
GPIO17
CANB_RX
CANB_TX
I
CAN-B 接收
CAN-B 发送
GPIO6
GPIO8
GPIO6
GPIO8
GPIO6
GPIO8
GPIO6
GPIO8
GPIO16
O
GPIO12
GPIO16
GPIO58
GPIO12
GPIO16
GPIO12
GPIO16
EPWM1_A
EPWM1_B
EPWM2_A
EPWM2_B
EPWM3_A
EPWM3_B
EPWM4_A
EPWM4_B
O
O
O
O
O
O
O
O
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
GPIO7
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
GPIO7
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
GPIO7
GPIO0
GPIO1
GPIO2
GPIO3
GPIO4
GPIO5
GPIO6
GPIO7
ePWM-1 输出A
ePWM-1 输出B
ePWM-2 输出A
ePWM-2 输出B
ePWM-3 输出A
ePWM-3 输出B
ePWM-4 输出A
ePWM-4 输出B
GPIO8
GPIO8
GPIO8
GPIO8
EPWM5_A
EPWM5_B
O
O
ePWM-5 输出A
ePWM-5 输出B
GPIO16
GPIO16
GPIO16
GPIO16
GPIO9
GPIO9
GPIO9
GPIO9
GPIO17
GPIO17
GPIO17
GPIO17
GPIO10
GPIO10
GPIO10
GPIO18_X
2
EPWM6_A
O
GPIO18_X GPIO18_X GPIO18_X
ePWM-6 输出A
2
2
2
EPWM6_B
EPWM7_A
O
O
GPIO11
GPIO11
GPIO11
GPIO11
ePWM-6 输出B
ePWM-7 输出A
GPIO12
GPIO28
GPIO12
GPIO28
GPIO12
GPIO28
GPIO28
GPIO29
GPIO24
GPIO32
GPIO13
GPIO29
GPIO13
GPIO29
GPIO13
GPIO29
EPWM7_B
EPWM8_A
EPWM8_B
O
O
O
ePWM-7 输出B
ePWM-8 输出A
ePWM-8 输出B
GPIO14
GPIO24
GPIO24
GPIO32
GPIO24
GPIO32
GPIO15
GPIO32
GPIO6
GPIO10
GPIO28
GPIO6
GPIO6
GPIO10
GPIO28
GPIO6
GPIO28
GPIO35/T
DI
GPIO10
EQEP1_A
I
GPIO35/T GPIO28
eQEP-1 输入A
DI
GPIO35/T GPIO35/T
DI DI
GPIO40
GPIO56
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-7. 数字信号及相应的GPIO (continued)
100 PZ
64 PMQ
64 PM
56 RSH
信号名称
引脚类型
说明
GPIO7
GPIO11
GPIO29
GPIO37/T
DO
GPIO7
GPIO11
GPIO29
GPIO7
GPIO7
GPIO11
GPIO29
GPIO11
GPIO29
EQEP1_B
I
eQEP-1 输入B
GPIO37/T GPIO37/T GPIO37/T
DO
DO
DO
GPIO57
GPIO9
GPIO13
GPIO17
GPIO31
GPIO59
GPIO9
GPIO13
GPIO17
GPIO9
GPIO13
GPIO17
GPIO9
EQEP1_INDEX
I/O
eQEP-1 索引
GPIO17
GPIO8
GPIO12
GPIO16
GPIO22_V
FBSW
GPIO8
GPIO12
GPIO16
GPIO8
GPIO12
GPIO16
GPIO8
GPIO16
GPIO22_V
FBSW
EQEP1_STROBE
I/O
eQEP-1 选通
GPIO22_V GPIO22_V
FBSW FBSW
GPIO30
GPIO58
GPIO14
GPIO18_X
2
GPIO18_X GPIO18_X GPIO18_X
EQEP2_A
I
2
2
2
eQEP-2 输入A
GPIO24
GPIO24
GPIO24
GPIO24
GPIO15
GPIO25
EQEP2_B
I
eQEP-2 输入B
eQEP-2 索引
GPIO26
GPIO29
GPIO57
EQEP2_INDEX
I/O
GPIO29
GPIO28
GPIO29
GPIO28
GPIO29
GPIO28
GPIO27
GPIO28
GPIO56
EQEP2_STROBE
ERRORSTS
I/O
O
eQEP-2 选通
低电平有效错误状态输出。如果您希望在上电期
间或在ERRORSTS 信号本身发生故障期间将错
误状态置为有效，则可以使用外部下拉电阻。如
果您不希望在上述条件下将错误状态置为有效，
则可以使用上拉电阻。
GPIO24
GPIO28
GPIO29
GPIO24
GPIO28
GPIO29
GPIO24
GPIO28
GPIO29
GPIO24
GPIO28
GPIO29
GPIO4
GPIO13
GPIO33
GPIO39
GPIO4
GPIO13
GPIO33
GPIO4
GPIO13
GPIO33
GPIO4
FSIRXA_CLK
I
FSIRX-A 输入时钟
GPIO33
GPIO3
GPIO12
GPIO32
GPIO40
GPIO3
GPIO12
GPIO32
GPIO3
GPIO12
GPIO32
GPIO3
FSIRXA_D0
FSIRXA_D1
I
I
FSIRX-A 主数据输入
GPIO32
GPIO2
GPIO11
GPIO31
GPIO2
GPIO2
GPIO2
FSIRX-A 可选附加数据输入
GPIO11
GPIO11
GPIO11
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表6-7. 数字信号及相应的GPIO (continued)
100 PZ
64 PMQ
64 PM
56 RSH
信号名称
引脚类型
说明
GPIO7
GPIO10
GPIO27
GPIO7
GPIO7
FSITXA_CLK
FSITXA_D0
FSITXA_D1
O
GPIO7
FSITX-A 输出时钟
GPIO10
GPIO10
GPIO6
GPIO9
GPIO26
GPIO6
GPIO9
GPIO6
GPIO9
GPIO6
GPIO9
O
O
FSITX-A 主数据输出
GPIO5
GPIO8
GPIO25
GPIO5
GPIO8
GPIO5
GPIO8
GPIO5
GPIO8
FSITX-A 可选附加数据输出
GPIO1
GPIO8
GPIO18_X
2
GPIO1
GPIO8
GPIO1
GPIO8
GPIO1
GPIO8
GPIO18_X GPIO18_X GPIO18_X
I2CA_SCL
I/OD
2
2
2
I2C-A 开漏双向时钟
GPIO27
GPIO33
GPIO37/T
DO
GPIO33
GPIO33
GPIO33
GPIO37/T GPIO37/T GPIO37/T
DO
DO
DO
GPIO0
GPIO10
GPIO26
GPIO32
GPIO35/T
DI
GPIO0
GPIO10
GPIO32
GPIO0
GPIO10
GPIO32
GPIO0
GPIO32
GPIO35/T
DI
I2CA_SDA
LINA_RX
I/OD
I2C-A 开漏双向数据
GPIO35/T GPIO35/T
DI
DI
GPIO29
GPIO33
GPIO35/T
DI
GPIO29
GPIO33
GPIO29
GPIO33
GPIO29
GPIO33
I
LIN-A 接收
GPIO35/T GPIO35/T GPIO35/T
DI DI DI
GPIO59
GPIO22_V
FBSW
GPIO22_V GPIO22_V GPIO22_V
FBSW
GPIO28
GPIO32
FBSW
GPIO28
GPIO32
FBSW
GPIO28
GPIO32
GPIO28
GPIO32
GPIO37/T
DO
LINA_TX
O
LIN-A 发送
GPIO37/T GPIO37/T GPIO37/T
DO
DO
DO
GPIO58
GPIO2
GPIO24
GPIO34
GPIO58
GPIO2
GPIO2
GPIO2
OUTPUTXBAR1
OUTPUTXBAR2
OUTPUTXBAR3
O
O
O
输出X-BAR 输出1
输出X-BAR 输出2
输出X-BAR 输出3
GPIO24
GPIO24
GPIO24
GPIO3
GPIO25
GPIO3
GPIO3
GPIO3
GPIO37/T GPIO37/T GPIO37/T GPIO37/T
DO
DO
DO
DO
GPIO59
GPIO4
GPIO5
GPIO4
GPIO5
GPIO4
GPIO5
GPIO4
GPIO5
GPIO14
GPIO26
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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表6-7. 数字信号及相应的GPIO (continued)
100 PZ
64 PMQ
64 PM
56 RSH
信号名称
引脚类型
说明
GPIO6
GPIO15
GPIO27
GPIO33
GPIO6
GPIO6
GPIO6
OUTPUTXBAR4
O
输出X-BAR 输出4
GPIO33
GPIO33
GPIO33
GPIO7
GPIO7
GPIO7
GPIO7
OUTPUTXBAR5
OUTPUTXBAR6
O
O
输出X-BAR 输出5
输出X-BAR 输出6
GPIO28
GPIO28
GPIO28
GPIO28
GPIO9
GPIO9
GPIO9
GPIO9
GPIO29
GPIO29
GPIO29
GPIO29
GPIO11
GPIO16
GPIO30
GPIO11
GPIO16
GPIO11
GPIO16
GPIO11
GPIO16
OUTPUTXBAR7
OUTPUTXBAR8
O
O
输出X-BAR 输出7
输出X-BAR 输出8
GPIO17
GPIO31
GPIO17
GPIO17
GPIO13
GPIO17
GPIO13
GPIO13
GPIO27 GPIO37/T
PMBUSA_ALERT
PMBUSA_CTL
I/OD
GPIO37/T GPIO37/T
PMBus-A 开漏双向警报信号
GPIO37/T
DO
DO
DO
DO
GPIO12
GPIO12
GPIO12
GPIO18_X GPIO18_X
GPIO18_X GPIO18_X
2
2
I
2
2
PMBus-A 控制信号
GPIO26 GPIO35/T
GPIO35/T GPIO35/T
GPIO35/T
DI
DI
DI
DI
GPIO3
GPIO15
GPIO16
GPIO24
GPIO35/T
DI
GPIO3
GPIO16
GPIO24
GPIO3
GPIO16
GPIO24
GPIO3
GPIO16
GPIO24
PMBUSA_SCL
PMBUSA_SDA
I/OD
I/OD
PMBus-A 开漏双向时钟
GPIO35/T GPIO35/T GPIO35/T
DI
DI
DI
GPIO2
GPIO14
GPIO17
GPIO25
GPIO34
GPIO40
GPIO2
GPIO2
GPIO2
PMBus-A 开漏双向数据
GPIO17
GPIO17
GPIO17
GPIO3
GPIO9
GPIO17
GPIO25
GPIO28
GPIO35/T
DI
GPIO3
GPIO9
GPIO3
GPIO9
GPIO3
GPIO9
GPIO17
GPIO28
GPIO17
GPIO28
GPIO17
GPIO28
SCIA_RX
I
SCI-A 接收数据
GPIO35/T GPIO35/T GPIO35/T
DI
DI
DI
GPIO2
GPIO8
GPIO2
GPIO8
GPIO2
GPIO8
GPIO2
GPIO8
GPIO16
GPIO24
GPIO29
GPIO16
GPIO24
GPIO29
GPIO16
GPIO24
GPIO29
GPIO16
GPIO24
GPIO29
SCIA_TX
O
SCI-A 发送数据
GPIO37/T GPIO37/T GPIO37/T GPIO37/T
DO DO DO DO
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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表6-7. 数字信号及相应的GPIO (continued)
100 PZ
64 PMQ
64 PM
56 RSH
信号名称
引脚类型
说明
GPIO11
GPIO13
GPIO15
GPIO57
GPIO11
GPIO13
GPIO11
GPIO13
SCIB_RX
I
GPIO11
SCI-B 接收数据
GPIO9
GPIO10
GPIO12
GPIO14
GPIO9
GPIO10
GPIO12
GPIO18_X
2
GPIO9
GPIO9
GPIO12
GPIO18_X
2
GPIO10
GPIO18_X GPIO18_X
SCIB_TX
O
SCI-B 发送数据
2
2
GPIO22_V GPIO22_V
GPIO22_V
FBSW
GPIO22_V
FBSW
FBSW
GPIO40
GPIO56
FBSW
GPIO17
GPIO25
SD1_C1
SD1_C2
I
I
GPIO17
GPIO17
GPIO17
SDFM-1 通道1 时钟输入
SDFM-1 通道2 时钟输入
GPIO27
GPIO29
GPIO33
GPIO57
GPIO29
GPIO33
GPIO29
GPIO33
GPIO29
GPIO33
SD1_C3
I
SDFM-1 通道3 时钟输入
GPIO31
GPIO59
SD1_C4
SD1_D1
I
I
SDFM-1 通道4 时钟输入
SDFM-1 通道1 数据输入
GPIO16
GPIO24
GPIO16
GPIO24
GPIO16
GPIO24
GPIO16
GPIO24
GPIO18_X
2
GPIO18_X GPIO18_X GPIO18_X
SD1_D2
SD1_D3
I
I
SDFM-1 通道2 数据输入
SDFM-1 通道3 数据输入
2
2
2
GPIO26
GPIO28
GPIO32
GPIO56
GPIO28
GPIO32
GPIO28
GPIO32
GPIO28
GPIO32
GPIO22_V
FBSW
GPIO22_V GPIO22_V GPIO22_V
SD1_D4
I
SDFM-1 通道4 数据输入
GPIO30
GPIO58
FBSW
FBSW
FBSW
GPIO3
GPIO9
GPIO18_X
2
GPIO3
GPIO9
GPIO3
GPIO9
GPIO3
GPIO9
SPIA_CLK
I/O
SPI-A 时钟
GPIO18_X GPIO18_X GPIO18_X
2
2
2
GPIO56
GPIO8
GPIO8
GPIO8
GPIO8
SPIA_SIMO
SPIA_SOMI
I/O
I/O
SPI-A 从器件输入，主器件输出(SIMO)
SPI-A 从器件输出，主器件输入(SOMI)
GPIO16
GPIO16
GPIO16
GPIO16
GPIO10
GPIO17
GPIO10
GPIO17
GPIO10
GPIO17
GPIO17
GPIO5
GPIO11
GPIO57
GPIO5
GPIO5
GPIO5
SPIA_STE
I/O
SPI-A 从器件发送使能(STE)
GPIO11
GPIO11
GPIO11
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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64 PM 56 RSH
表6-7. 数字信号及相应的GPIO (continued)
100 PZ
64 PMQ
信号名称
引脚类型
说明
GPIO14
GPIO22_V
FBSW
GPIO22_V GPIO22_V GPIO22_V
FBSW
GPIO28
GPIO32
FBSW
GPIO28
GPIO32
FBSW
GPIO28
GPIO32
SPIB_CLK
I/O
GPIO26
GPIO28
GPIO32
GPIO58
SPI-B 时钟
GPIO7
GPIO24
GPIO30
GPIO56
GPIO7
GPIO7
GPIO7
SPIB_SIMO
SPIB_SOMI
I/O
I/O
SPI-B 从器件输入，主器件输出(SIMO)
SPI-B 从器件输出，主器件输入(SOMI)
GPIO24
GPIO24
GPIO24
GPIO6
GPIO25
GPIO31
GPIO57
GPIO6
GPIO6
GPIO6
GPIO15
GPIO27
GPIO29
GPIO33
GPIO59
GPIO29
GPIO33
GPIO29
GPIO33
GPIO29
GPIO33
SPIB_STE
SYNCOUT
I/O
O
SPI-B 从器件发送使能(STE)
外部ePWM 同步脉冲
GPIO6
GPIO6
GPIO6
GPIO6
JTAG 测试数据输入(TDI) - TDI 是引脚的默认多
路复用器选择。默认情况下，内部上拉电阻处于
禁用状态。如果将该引脚用作JTAG TDI，则应
启用内部上拉电阻或在电路板上添加外部上拉电
阻，以避免输入悬空。
GPIO35/T GPIO35/T GPIO35/T GPIO35/T
DI DI DI DI
TDI
I
JTAG 测试数据输出(TDO) - TDO 是引脚的默认
多路复用器选择。默认情况下，内部上拉电阻处
于禁用状态。当没有JTAG 活动时，TDO 功能
将处于三态条件，使这个引脚悬空；内部上拉电
阻应该被启用或者在电路板上增加一个外部上拉
电阻来避免GPIO 输入悬空。
GPIO37/T GPIO37/T GPIO37/T GPIO37/T
DO DO DO DO
TDO
O
内部直流/直流稳压器反馈信号。如果使用内部
直流/直流稳压器，请将此引脚连接到节点，其 GPIO22_V GPIO22_V GPIO22_V GPIO22_V
VFBSW
-
FBSW
FBSW
FBSW
FBSW
中L(VSW) 连接到VDD 电源轨（尽可能靠近器
件）。
GPIO23_V GPIO23_V GPIO23_V GPIO23_V
SW SW SW SW
VSW
X2
-
内部直流/直流稳压器的开关输出。
GPIO18_X GPIO18_X GPIO18_X GPIO18_X
I/O
晶振振荡器输出
2
2
2
2
GPIO16
GPIO16
GPIO16
GPIO16
外部时钟输出。此引脚从器件中输出所选时钟信
号的分频版本。
XCLKOUT
O
GPIO18_X GPIO18_X GPIO18_X GPIO18_X
2
2
2
2
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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6.4.2 ADC 引脚上的数字输入(AIO)
端口 H 上的 GPIO (GPIO224-GPIO255) 与模拟引脚复用。这也称为 AIO。这些引脚只能在输入模式下工作。默
认情况下，这些引脚将用作模拟引脚，并且 GPIO 处于高阻抗状态。GPHAMSEL 寄存器用于配置这些引脚的数
字或模拟操作。
备注
如果将具有尖锐边缘（高 dv/dt）的数字信号连接到 AIO，则相邻的模拟信号可能会发生串扰。因此，
如果相邻通道用于模拟功能，用户应限制连接到AIO 的信号的边沿速率。
6.4.3 GPIO 输入X-BAR
输入 X-BAR 用于将信号从 GPIO 路由到许多不同的 IP 块，例如 ADC、eCAP、ePWM 和外部中断（请参阅图
6-5）。 表 6-8 列出了输入 X-BAR 目标。有关配置输入 X-BAR 的详细信息，请参阅 TMS320F28004x 实时微控
制器技术参考手册的“交叉开关(X-BAR)”一章。
GPIO0
Asynchronous
Synchronous
Sync. + Qual.
eCAP1
eCAP2
eCAP3
eCAP4
eCAP5
eCAP6
eCAP7
Input X-BAR
GPIOx
Other Sources
INPUT[16:1]
127:16
15:0
TZ1,TRIP1
TZ2,TRIP2
TZ3,TRIP3
TRIP6
XINT1
TRIP4
TRIP5
XINT2
XINT3
XINT4
XINT5
ePWM
Modules
CPU PIE
CLA
TRIP7
TRIP8
TRIP9
TRIP10
TRIP11
TRIP12
ePWM
X-BAR
Other
Sources
ADCEXTSOC
ADC
EXTSYNCIN1
EXTSYNCIN2
ePWM and eCAP
Sync Chain
Other Sources
Output X-BAR
图6-5. 输入X-BAR
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表6-8. 输入X-BAR 目标
输入
目标
输入1
输入2
输入3
输入4
eCAPx、ePWM X-BAR、ePWM[TZ1,TRIP1]、输出X-BAR
eCAPx、ePWM X-BAR、ePWM[TZ2,TRIP2]、输出X-BAR
eCAPx、ePWM X-BAR、ePWM[TZ3,TRIP3]、输出X-BAR
eCAPx、ePWM X-BAR、XINT1、输出X-BAR
eCAPx、ePWM X-BAR、XINT2、ADCEXTSOC、EXTSYNCIN1、
输出X-BAR
输入5
输入6
eCAPx、ePWM X-BAR、XINT3、ePWM[TRIP6]、EXTSYNCIN2、
输出X-BAR
输入7
输入8
eCAPx、ePWM X-BAR
eCAPx、ePWM X-BAR
eCAPx、ePWM X-BAR
eCAPx、ePWM X-BAR
eCAPx、ePWM X-BAR
eCAPx、ePWM X-BAR
eCAPx、ePWM X-BAR、XINT4
eCAPx、ePWM X-BAR、XINT5
eCAPx
输入9
输入10
输入11
输入12
输入13
输入14
INPUT15
INPUT16
eCAPx
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6.4.4 GPIO 输出X-BAR 和ePWM X-BAR
输出 X-BAR 具有八个路由到 GPIO 模块的输出。ePWM X-BAR 具有八个路由到每个ePWM 模块的输出。图6-6
显示了输出 X-BAR 和 ePWM X-BAR 的源。有关输出 X-BAR 和 ePWM X-BAR 的详细信息，请参阅
TMS320F28004x 实时微控制器技术参考手册的“交叉开关(X-BAR)”一章。
CTRIPOUTH
CTRIPOUTL
(Output X-BAR only)
CMPSSx
CTRIPH
CTRIPL
(ePWM X-BAR only)
ePWM and eCAP
EXTSYNCOUT
Sync Chain
OUTPUT1
OUTPUT2
OUTPUT3
ADCSOCAO
Select Ckt
ADCSOCAO
GPIO
Mux
OUTPUT4
OUTPUT5
OUTPUT6
OUTPUT7
OUTPUT8
Output
X-BAR
ADCSOCBO
Select Ckt
ADCSOCBO
ECAPxOUT
eCAPx
ADCx
EVT1
EVT2
EVT3
EVT4
TRIP4
TRIP5
TRIP7
TRIP8
TRIP9
TRIP10
TRIP11
TRIP12
All
ePWM
Modules
ePWM
X-BAR
INPUT1-6
Input X-BAR
CLAHALT
INPUT7-14
(ePWM X-BAR only)
CLAHALT
FLT1.COMPH
FLT1.COMPL
X-BAR Flags
(shared)
SDFMx
FLT4.COMPH
FLT4.COMPL
图6-6. 输出X-BAR 和ePWM X-BAR 源
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6.5 带有内部上拉和下拉的引脚
器件上的某些引脚具有内部上拉或下拉。表6-9 列出了拉动方向及其活动时间。默认情况下，GPIO 引脚的上拉被
禁用，可以通过软件启用。为了避免任何悬空的未键合输入，引导 ROM 将在特定封装中对未键合的 GPIO 引脚
启用内部上拉。表6-9 中提到的带有上拉和下拉的其他引脚始终处于打开状态且无法被禁用。
表6-9. 带有内部上拉和下拉的引脚
复位
(XRSn = 0)
引脚
器件引导
应用
GPIOx（包括AIO）
GPIO35/TDI
GPIO37/TDO
TCK
禁用上拉(1)
禁用上拉
应用定义
应用定义
应用定义
禁用上拉
禁用上拉
上拉有效
上拉有效
TMS
VREGENZ
XRSn
下拉有效
上拉有效
其他引脚
上拉或下拉未存在
(1) 给定封装中未绑定的引脚将具有由引导ROM 启用内部上拉。
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TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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6.6 未使用引脚的连接
对于不需要使用器件所有功能的应用，表 6-10 列出了对任何未使用引脚的可接受条件。当表 6-10 中列出了多个
选项时，任何选项都可接受。表6-10 中未列的引脚需按照节6 中所述进行连接。
表6-10. 未使用引脚的连接
信号名称
可接受的做法
模拟
• 无连接
带有DACx_OUT 的模拟输入引脚
带PGAx_OUTF 的模拟输入引脚
• 通过4.7kΩ或更大的电阻连接到VSSA
• 无连接
• 通过4.7kΩ或更大的电阻连接到VSSA
• 无连接
模拟输入引脚（DACx_OUT 和
PGAx_OUTF 除外）
• 绑定到VSSA
• 通过电阻器连接到VSSA
PGAx_GND
VREFHIx
绑定到VSSA
连接至VDDA（仅在应用中未使用ADC 或DAC 时适用）
VREFLOx
绑定到VSSA
数字
• 无连接
FLT1（闪存测试引脚1）
FLT2（闪存测试引脚2）
• 通过4.7kΩ或更大的电阻连接到VSS
• 无连接
• 通过4.7kΩ或更大的电阻连接到VSS
• 无连接（启用内部上拉的输入模式）
• 无连接（禁用内部上拉的输出模式）
GPIOx
• 上拉或下拉电阻器（任意值电阻器，输入模式，禁用内部上拉）
选择TDI 多路复用器选项（默认）时，GPIO 处于输入模式。
• 启用内部上拉电阻
GPIO35/TDI
• 外部上拉电阻
当TDO 复用选项被选中时（默认），GPIO 只在JTAG 活动期间处于输出模式；否则，它处于三态条
件。必须对该引脚进行偏置，以避免在输入缓冲器上产生额外电流。
GPIO37/TDO
TCK
• 启用内部上拉电阻
• 外部上拉电阻
• 无连接
• 上拉电阻器
TMS
上拉电阻器
VREGENZ
X1
如果未使用内部稳压器，则连接到VDDIO
绑定到VSS
X2
无连接
电源和接地
VDD
所有VDD 引脚必须按照节6.3 所述进行连接。
如果未使用专用模拟电源，则连接到VDDIO。
所有VDDIO 引脚必须按照节6.3 所述进行连接。
始终连接到VDDIO。
VDDA
VDDIO
VDDIO_SW
VSS
所有VSS 引脚必须连接到电路板接地。
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表6-10. 未使用引脚的连接(continued)
可接受的做法
信号名称
VSS_SW
VSSA
始终连接到VSS。
如果未使用模拟接地，则连接到VSS。
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7 规格
7.1 绝对最大额定值
在自然通风条件下的工作温度范围内（除非另有说明）(1) (2)
最小值
最大值
单位
-0.3
4.6
VDDIO 以VSS 为基准
-0.3
-0.3
4.6
1.5
±0.3
4.6
4.6
20
V
VDDA 以VSSA 为基准
VDD 以VSS 为基准
电源电压
V
V
V
VDDIO 和VDDIO_SW 引脚之间的电压差
VIN (3.3V)
-0.3
-0.3
-20
输入电压
输出电压
VO
数字输入（每引脚），IIK（VIN < VSS 或VIN > VDDIO）
模拟输入（每引脚），IIKANALOG
（VIN < VSSA 或VIN > VDDA）
-20
-20
20
20
输入钳位电流(4)
mA
所有输入的总计，IIKTOTAL
（VIN < VSS/VSSA 或VIN > VDDIO/VDDA）
-20
-40
20
125
150
150
mA
°C
°C
°C
数字输出（每引脚），IOUT
输出电流
TA
自然通风温度
工作结温
TJ
-40
贮存温度(3)
–65
Tstg
(1) 应力超出绝对最大额定值下所列的值可能会对器件造成永久损坏。这些仅为应力额定值，并不表明器件在这些额定值下或者任何其他超
过节7.4 所述条件下可正常工作。长时间处于最大绝对额定情况下会影响设备的可靠性。
(2) 除非另有说明，否则所有电压值均以VSS 为基准。
(3) 长期高温贮存或在最大温度条件下超期使用可能会导致器件总体使用寿命缩短。有关更多信息，请参阅“半导体和IC 封装热指标”应用
报告。
(4) 每个引脚的连续钳位电流为±2mA。请勿在此条件下连续工作，因为VDDIO/VDDA 电压可能会在内部上升并影响其他电气规格。
7.2 ESD 等级- 商用
值
单位
采用100 引脚PZ 封装的F280049、F280049C、F280045、F280041、F280041C（S 温度范围）
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
±2000
±500
±750
充电器件模型(CDM)，符合
JEDEC 规范JESD22-C101 或
ANSI/ESDA/JEDEC JS-002(2)
所有引脚
V(ESD)
V
静电放电
100 引脚PZ 上的转角引脚：
1、25、26、50、51、75、76、
100
采用64 引脚PM 封装的F280049、F280049C、F280045、F280041、F280041C（S 温度范围）
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
±2000
±500
±750
充电器件模型(CDM)，符合
JEDEC 规范JESD22-C101 或
ANSI/ESDA/JEDEC JS-002(2)
所有引脚
V(ESD)
V
V
静电放电
64 引脚PM 上的转角引脚：
1、16、17、32、33、48、49、
64
采用56 引脚RSH 封装的F280049、F280049C、F280045、F280041、F280041C（S 温度范围）
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
±2000
±500
V(ESD)
静电放电
充电器件模型(CDM)，符合JEDEC 规范JESD22-C101 或ANSI/
ESDA/JEDEC JS-002(2)
(1) JEDEC 文件JEP155 指出：500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文件JEP157 指出：250V CDM 可实现在标准ESD 控制流程下安全生产。
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
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7.3 ESD 等级- 汽车
值
单位
采用100 引脚PZ 封装（Q 温度范围）的F280049-Q1、F280049C-Q1、F280041-Q1、F280041C-Q1
±2000
人体放电模型(HBM)，符合AEC 所有引脚
Q100-002(1)
±500
±750
充电器件模型(CDM)，
符合AEC Q100-011
所有引脚
V(ESD)
V
静电放电
100 引脚PZ 上的转角引脚：
1、25、26、50、51、75、76、
100
采用64 引脚PM 封装的F280048-Q1、F280048C-Q1、F280040-Q1、F280040C-Q1（Q 温度范围）
±2000
人体放电模型(HBM)，符合AEC 所有引脚
Q100-002(1)
±500
±750
充电器件模型(CDM)，
符合AEC Q100-011
所有引脚
V(ESD)
V
静电放电
64 引脚PM 上的转角引脚：
1、16、17、32、33、48、49、
64
(1) AEC Q100-002 指示应当按照ANSI/ESDA/JEDEC JS-001 规范执行HBM 应力测试。
7.4 建议运行条件
最小值
标称值
最大值
单位
(2)
启用内部BOR(3)
禁用内部BOR
VBOR-VDDIO(MAX) + VBOR-GB
3.3
3.3
1.2
0
3.63
3.63
1.32
V
器件电源电压，VDDIO 和VDDA
2.8
1.14
V
V
V
器件电源电压，VDD
器件接地，VSS
模拟接地，VSSA
SRSUPPLY
0
电源斜坡速率(4)
VDDIO 电源斜坡时间
（从1V 到VBOR-VDDIO(MAX)）
tVDDIO-RAMP
10
ms
VDDIO BOR 保护频带(5)
S 版本(1)
VBOR-GB
0.1
V
-40
-40
125
125
°C
结温，TJ
Q 版本(1)
（AEC Q100 认证）
°C
自然通风温度，TA
(1) 在TJ = 105°C 以上的温度下长时间运行将缩短器件的使用寿命。更多信息，请参阅计算嵌入式处理器的有效使用寿命。
(2) VDDIO BOR 电压(VBOR-VDDIO[MAX])（请参阅电气特性）决定了运行器件的电压下限。TI 建议系统设计人员在预算中设置额外的保护频
带(VBOR-GB)，如图7-1 所示。
(3) 默认情况下会启用内部BOR。
(4) 请参阅电源管理模块运行条件表。
(5) TI 建议使用VBOR-GB，避免由于正常电源噪声或3.3V VDDIO 系统稳压器上的负载瞬态事件而导致BOR 复位。良好的系统稳压器设计
和去耦电容（符合系统稳压器规格）对于防止在器件正常运行期间激活BOR 非常重要。VBOR-GB 的值是一个系统级设计注意事项；此处
列出的电压是许多应用的典型值。
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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3.63 V
+10%
Recommended
System Voltage
Regulator Range
3.3 V
0%
F28004x
VDDIO
Operating
Range
3.1 V
3.0 V
–6.1%
–9.1%
VBOR-GB
BOR Guard Band
VBOR-VDDIO
Internal BOR Threshold
–14.8%
–15.1%
2.81 V
2.80 V
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图7-1. 电源电压
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.5 功耗摘要
本小节中列出的电流值仅代表给定的测试条件下的值，而不是可能的绝对最大值。应用中的实际器件电流将随应
用代码和引脚配置的不同而变化。节 7.5.1 列出了使用外部电源时的系统电流消耗值。节 7.5.2 列出了使用内部
VREG 时的系统电流消耗值。节7.5.3 列出了使用直流/直流稳压器时的系统电流消耗值。请参阅节7.5.4，了解在
工作模式下测量电流消耗值时运行的测试用例的详细说明。
7.5.1 系统电流消耗（外部电源）
在自然通风条件下的工作温度范围内测得（除非另有说明）。
典型值：Vnom，30℃
参数
测试条件
最小值 典型值 最大值
单位
工作模式
运行期间的VDD 电流消耗(1)
运行期间的VDDIO 电流消耗
运行期间的VDDA 电流消耗
IDD
61
26
12
90
45
30
mA
mA
mA
IDDIO
请参阅节7.5.4。
IDDA
空闲模式
器件处于空闲模式时的VDD 电流消耗
IDD
18
1.2
0.9
40
4
mA
mA
mA
(1)
•
CPU 处于空闲模式
器件处于空闲模式时的VDDIO 电流消
耗
• 闪存被断电。
IDDIO
IDDA
•
XCLKOUT 被关闭。
CPU 处于停机模式
器件处于空闲模式时的VDDA 电流消
耗
1.2
停机模式
器件处于停机模式时的VDD 电流消耗
IDD
0.9
0.8
0.2
20
4
mA
mA
mA
(1)
•
器件处于停机模式时的VDDIO 电流消
耗
• 闪存被断电。
IDDIO
•
XCLKOUT 被关闭。
器件处于停机模式时的VDDA 电流消
耗
IDDA
0.5
闪存擦除/编程
擦除/编程周期期间的VDD 电流消耗(1)
•
CPU 从闪存运行，对未使用
的扇区执行擦除和编程。
IDD
40
70
mA
(2)
擦除/编程周期期间的VDDIO 电流消耗
• 禁用VREG。
IDDIO
IDDA
33
75
mA
mA
(2)
•
•
SYSCLK 以100MHz 运行。
I/O 是启用了上拉电阻的输
入。
0.1
2.5
擦除/编程周期期间的VDDA 电流消耗
• 外设时钟关闭。
(1) IDD 最大值是在VDD 处于最大建议工作条件下报告的值。对于内部VREG 和直流/直流稳压器表，该VDD 电源将处于稳定的VDD 典型
值电压。因此，与内部VREG 和直流/直流稳压器表相比，此外部电源表中报告的电流值将更高。
(2) 闪存编程期间的欠压事件可能会损坏闪存数据并永久锁定器件。使用备用电源（例如USB 编程器）的编程环境必须能够为器件和其他系
统组件提供额定电流，并留有足够的裕度以避免电源欠压情况。
7.5.2 系统电流消耗（内部VREG）
在自然通风条件下的工作温度范围内测得（除非另有说明）。
典型值：Vnom，30℃
参数
测试条件
最小值 典型值 最大值
单位
工作模式
IDDIO
86
12
113
30
mA
mA
运行期间的VDDIO 电流消耗
运行期间的VDDA 电流消耗
请参阅节7.5.4。
IDDA
空闲模式
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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在自然通风条件下的工作温度范围内测得（除非另有说明）。
典型值：Vnom，30℃
参数
测试条件
最小值 典型值 最大值
单位
器件处于空闲模式时的VDDIO 电流消
耗
•
CPU 处于空闲模式
IDDIO
IDDA
19.2
0.9
36
mA
• 闪存被断电。
器件处于空闲模式时的VDDA 电流消
耗
•
XCLKOUT 被关闭。
1.2
mA
停机模式
器件处于停机模式时的VDDIO 电流消
耗
•
CPU 处于停机模式
IDDIO
1.7
0.2
18
mA
mA
• 闪存被断电。
器件处于停机模式时的VDDA 电流消
耗
•
XCLKOUT 被关闭。
IDDA
0.5
闪存擦除/编程
IDDIO
72
106
2.5
mA
mA
擦除/编程周期期间的VDDIO 电流消耗
•
CPU 从闪存运行，对未使用
的扇区执行擦除和编程。
(1)
IDDA
0.1
擦除/编程周期期间的VDDA 电流消耗
• 启用内部VREG。
•
•
SYSCLK 以100MHz 运行。
I/O 是启用了上拉电阻的输
入。
• 外设时钟关闭。
(1) 闪存编程期间的欠压事件可能会损坏闪存数据并永久锁定器件。使用备用电源（例如USB 编程器）的编程环境必须能够为器件和其他系
统组件提供额定电流，并留有足够的裕度以避免电源欠压情况。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.5.3 系统电流消耗（直流/直流稳压器）
在自然通风条件下的工作温度范围内测得（除非另有说明）。
典型值：Vnom，30°C
参数
测试条件
最小值 典型值 最大值
单位
工作模式
IDDIO
52
12
70
30
mA
mA
运行期间的VDDIO 电流消耗
运行期间的VDDA 电流消耗
请参阅节7.5.4。
IDDA
空闲模式
器件处于空闲模式时的VDDIO 电流消
耗
•
CPU 处于空闲模式
IDDIO
IDDA
9.2
0.9
28
mA
mA
• 闪存被断电。
器件处于空闲模式时的VDDA 电流消
耗
•
XCLKOUT 被关闭。
CPU 处于停机模式
1.5
停机模式
器件处于停机模式时的VDDIO 电流消
耗
•
IDDIO
1.7
0.2
17
mA
mA
• 闪存被断电。
器件处于停机模式时的VDDA 电流消
耗
•
XCLKOUT 被关闭。
IDDA
1.5
闪存擦除/编程
IDDIO
擦除/编程周期期间的VDDIO 电流消耗
•
CPU 从闪存运行，对未使用
的扇区执行擦除和编程。
60
85
mA
mA
(1)
IDDA
0.25
2.5
擦除/编程周期期间的VDDA 电流消耗
• 启用直流/直流稳压器。
•
•
SYSCLK 以100MHz 运行。
I/O 是启用了上拉电阻的输
入。
• 外设时钟关闭。
(1) 闪存编程期间的欠压事件可能会损坏闪存数据并永久锁定器件。使用备用电源（例如USB 编程器）的编程环境必须能够为器件和其他系
统组件提供额定电流，并留有足够的裕度以避免电源欠压情况。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.5.4 工作模式测试说明
节 7.5.1、节 7.5.2 和节 7.5.3 列出了器件工作模式下的电流消耗值。工作模式下将估算应用可能遇到的流耗。为
实现所示值而运行的测试用例将在循环中执行以下操作。以下列表中未列出的外设已禁用其时钟。
• 从RAM 执行代码。
• 闪存被读取，并保持激活状态。
• I/O 引脚不驱动任何外部元件。
• 使用以下所有通信外设：SPI-A 至SPI-C；SCI-A 至SCI-C；I2C-A；CAN-A 至CAN-C；LIN-A；PMBus-A；
以及FSI-A。
• ePWM-1 至ePWM-3 在6 个引脚上生成5MHz 输出。
• EPWM-4 至EPWM-7 处于HRPWM 模式，并在6 个引脚上生成25MHz 输出。
• CPU 计时器激活。
• CPU 进行FIR16 计算。
• DMA 进行连续32 位传输。
• CLA-1 在后台任务中执行一个1024 点DFT。
• 所有ADC 执行连续转换。
• 所有DAC 都在环路频率约为11kHz 时改变电压。
• 启用所有PGA。
• 所有CMPSS 都会生成频率为100kHz 的方波。
• 启用SDFM 外设时钟。
• eCAP-1 至eCAP-7 处于APWM 模式，切换频率为250kHz。
• 启用所有eQEP 看门狗并执行计数。
• 启用系统看门狗并执行计数。
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7.5.5 电流消耗图
图 7-2、图 7-3 和图 7-4 显示了器件上的频率与电流消耗之间关系的典型代表。节 7.5.1 中的工作测试是在 VNOM
和室温下的整个频率范围内运行的。实际结果将因系统实现情况和具体条件而异。
VDD 内核电源上的漏电流将以指数方式随工作温度的升高而增加，如图 7-5 所示。停机模式下的电流消耗主要是
漏电流，因为内部振荡器已断电时，就不会有有源开关。
图7-5 显示了温度范围内的典型漏电流。在标称电压条件下，该器件被置于停机模式。
65
60
55
50
45
40
35
30
25
20
15
10
5
100
80
60
40
20
0
IDDIO
IDDA
IDD
IDDIO
IDDA
0
0
10
20
30
40
50
60
70
80
90
100
0
10
20
30
40
50
60
70
80
90
100
Frequency (MHz)
Frequency (MHz)
D002
D001
图7-3. 电流与频率间的关系- 内部VREG
图7-2. 电流与频率间的关系- 外部电源
55
50
45
40
35
30
25
20
15
10
5
22
20
18
16
14
12
10
8
IDDIO
IDDA
6
4
2
0
0
10
20
30
40
50
60
70
80
90
100
-60
-40
-20
0
20
40
60
80
100
120
140
160
Frequency (MHz)
Temperature (èC)
D003
D004
图7-4. 电流与频率间的关系- 直流/直流
图7-5. Halt 电流与温度间的关系(°C)
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7.5.6 减少电流消耗
所有C2000™ 微控制器提供了一些减少器件电流消耗的方法：
• 为进一步降低应用中空闲期间的电流消耗，可以进入空闲和停机这两种低功耗模式中的任何一种模式。
• 如果代码从RAM 中运行，闪存模块可能会断电。
• 禁用假定具有输出功能的引脚上的上拉电阻。
• 每个外设都有一个单独的时钟使能位(PCLKCRx)。通过关闭给定应用中未使用的任何外设的时钟，可以减少
电流消耗。节7.5.6.1 列出了100MHz SYSCLK 时每个外设的典型电流消耗值。
• 为了在LPM 模式下实现更低的VDDA 电流消耗，请参阅TMS320F28004x 实时微控制器技术参考手册中相
应的模拟章节，以确保每个模块也断电。
7.5.6.1 每个禁用外设的典型IDD 电流减少值（SYSCLK 为100MHz 时）
外设(1)
I
DD 电流减少(mA)
ADC(2)
CAN
0.8
1.1
0.4
1.1
0.4
0.1
0.2
0.5
0.1
0.4
0.7
0.1
0.7
0.8
0.3
0.4
0.2
0.3
0.2
0.9
0.2
0.1
22.9
CLA
CLB
CMPSS(2)
CPU 计时器
DAC(2)
DMA
eCAP1 至eCAP5
eCAP6 至eCAP7(3)
ePWM
eQEP
FSI
HRPWM
I2C
LIN
PGA(2)
PMBUS
SCI
SDFM
SPI
DCC
100MHz 时的PLL
(1) 复位时，所有外设均禁用。使用PCLKCRx 寄存器以单独地启用
外设。对于具有多个实例的外设，针对单个模块引用电流。
(2) 此电流代表了每个模块的数字部分汲取的电流。
(3) eCAP6 和eCAP7 也可以配置为HRCAP。
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.6 电气特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
数字和模拟IO
最小值 典型值
最大值 单位
IOH = IOH MIN
IOH=-100μA
IOL=IOL 最大值
IOL = 100µA
VDDIO * 0.8
VOH
V
高电平输出电压
VDDIO –0.2
0.4
V
VOL
低电平输出电压
0.2
IOH
-4
mA
所有输出引脚的高电平输出源电流
所有输出引脚的低电平输出灌电流
所有输出引脚的高电平输出阻抗
所有输出引脚的低电平输出阻抗
高电平输入电压(3.3V)
IOL
4
mA
ROH
70
70
Ω
Ω
V
ROL
VIH
2.0
VDDIO + 0.3
0.8
VIL
V
低电平输入电压(3.3V)
VSS –0.3
VHYSTERESIS
150
mV
输入迟滞
VDDIO = 3.3V
VIN = VDDIO
带下拉的输入(1)
IPULLDOWN
100
160
160
µA
µA
输入电流
输入电流
VDDIO = 3.3V
VIN = 0V
启用上拉的数字输入(1)
启用上拉的模拟输入(1)
IPULLUP
VDDA = 3.3V
VIN = 0V
除GPIO23_VSW 外的
所有GPIO
2
上拉和输出被禁用
0V ≤VIN ≤VDDIO
GPIO23_VSW
45
模拟引脚（ADCINB3/
VDAC 和PGAx_OF 除
外）
ILEAK
µA
引脚漏电流
0.1
模拟驱动器禁用
0V ≤VIN ≤VDDA
ADCINB3/VDAC
PGAx_OF
2
11
0.25
除GPIO23_VSW 外的
所有数字GPIO
2
CI
pF
输入电容
GPIO23_VSW
100
模拟引脚(2)
VREG、直流/直流和BOR
VPOR-VDDIO
VBOR-VDDIO
VVREG
2.3
V
V
V
V
VDDIO 上电复位电压
VDDIO 欠压复位电压
内部稳压器输出
2.81
80%
3.0
1.2
1.2
内部VREG 打开
VDC-DC
内部开关稳压器输出
内部直流/直流打开
内部直流/直流开关稳压器的电源效率
效率
(1) 有关具有上拉或下拉功能的引脚列表，请参阅表6-9。
(2) 模拟引脚是单独指定的；请参阅表7-17。
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7.7 热阻特征
7.7.1 PZ 封装
°C/W(1)
7.6
气流(lfm)(2)
RΘJC
结至外壳热阻
结至电路板热阻
结至大气热阻
不适用
不适用
0
24.2
46.1
37.3
34.8
32.6
0.2
RΘJB
RΘJA（高k PCB）
150
250
500
0
RΘJMA
结至流动空气热阻
0.4
150
250
500
0
PsiJT
结至封装顶部
0.4
0.6
23.8
22.8
22.4
21.9
150
250
500
PsiJB
结至电路板
(1) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下EIA/JEDEC 标准：
•
•
•
•
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JESD51-3, Low Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
JESD51-7, High Effective Thermal Conductivity Test Board for Leaded Surface Mount Packages
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(2) lfm = 线性英尺/分钟
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7.7.2 PM 封装
°C/W(1)
气流(lfm)(2)
12.4
25.6
51.8
42.2
39.4
36.5
0.5
RΘJC
结至外壳热阻
结至电路板热阻
结至大气热阻
不适用
不适用
0
RΘJB
RΘJA（高k PCB）
150
250
500
0
RΘJMA
结至流动空气热阻
0.9
150
250
500
0
PsiJT
结至封装顶部
1.1
1.4
25.1
23.8
23.4
22.7
150
250
500
PsiJB
结至电路板
(1) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下EIA/JEDEC 标准：
•
•
•
•
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(2) lfm = 线性英尺/分钟
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7.7.3 RSH 封装
°C/W(1)
11.9
3.3
气流(lfm)(2)
RΘJC
结至外壳热阻
结至电路板热阻
结至大气热阻
不适用
不适用
0
RΘJB
25.8
17.4
15.1
13.4
0.2
RΘJA（高k PCB）
150
250
500
0
RΘJMA
结至流动空气热阻
0.3
150
250
500
0
PsiJT
结至封装顶部
0.4
0.4
3.3
3.2
150
250
500
0
PsiJB
结至电路板
3.2
3.2
0.7
RΘJC，底部
结至底部外壳热阻
(1) 以上值基于JEDEC 定义的2S2P 系统（基于JEDEC 定义的1S0P 系统的Theta JC [RΘJC] 值除外），将随环境和应用的变化而更
改。有关更多信息，请参阅以下EIA/JEDEC 标准：
•
•
•
•
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(2) lfm = 线性英尺/分钟
7.8 散热设计注意事项
根据最终应用设计和运行情况，IDD 和 IDDIO 电流可能有所不同。最终产品中超过建议最大功率耗散的系统可能需
要额外的散热增强措施。环境温度 (TA) 随最终应用和产品设计的不同而不同。影响可靠性和功能性的关键参数是
结温TJ，而不是环境温度。因此，应该注意将TJ 保持在指定限值内。应该测量Tcase 以评估工作结温TJ。通常在
封装顶部表面的中心测量Tcase。热应用报告半导体和IC 封装热指标有助于理解热指标和相关定义。
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7.9 系统
7.9.1 电源管理模块(PMM)
7.9.1.1 引言
电源管理模块(PMM) 可以处理运行器件时所需的所有电源管理功能。
7.9.1.2 概述
在图7-6 中给出了PMM 的框图。可以看出，PMM 包含多个子组件，这些子组件将在后续章节中进行介绍。
MCU
To Rest of Chip
PMM
CPU Reset
Release
I/O
POR
RISE
DELAY
(45us)
RISE
DELAY
(80us)
I/O
BOR
Internal
All
RISE
RISE
DELAY
(40us)
ors
Monit
Release
Signal
DELAY
(145us)
EN
VMONCTL.bit.BORLVMONDIS
VDD
POR
EN
1.2v LDO
VREG
Internal
External
Internal
External
CVDDIO
CVDD
图7-6. PMM 方框图
7.9.1.2.1 电源轨监视器
PMM 在电源轨上有电压监视器，一旦电压在上电期间超过设定的阈值，XRSn 信号便会释放为高电平。如果任何
电压降至编程的电平以下，这些电压监视器还可以使 XRSn 信号跳闸为低电平。后续各节将介绍各种电压监视
器。
备注
启动后，并非所有电压监视器都支持在应用中运行器件。在不支持电压监视器的情况下，如果器件在应
用运行过程中需要监视电源电压，则建议使用外部监控器。
三个电压监视器（I/O POR、I/O BOR、VDD POR）都必须在器件开始运行（即 XRSn 变为高电平）之前释放各
自的输出。但是，如果任何电压监视器跳闸，XRSn 将被驱动为低电平。当任何电压监视器跳闸时，I/O 保持高阻
抗。
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7.9.1.2.1.1 I/O POR（上电复位）监视器
I/O POR 监视器会监控 VDDIO 电源轨。在上电期间，这是第一个在 VDDIO 上释放的监视器（即第一个要解除跳
闸的监视器）。
7.9.1.2.1.2 I/O BOR（欠压复位）监视器
I/O BOR 监视器还会监控 VDDIO 电源轨。在上电期间，这是第二个在 VDDIO 上释放的监视器（即第二个要解除
跳闸的监视器）。与I/O POR 相比，该监视器具有更严格的容差。
只 要 电 压 降 至 低 于 建 议 工 作 电 压 ， 都 会 导 致 I/O BOR 跳 闸 并 复 位 器 件 ， 但 可 以 通 过 将
VMONCTL.bit.BORLVMONDIS 设置为 1 来禁用该功能。只有在器件完全启动后，才能禁用 I/O BOR。如果 I/O
BOR 被禁用，I/O POR 将在电压下降时复位器件。
备注
I/O POR 跳闸的电平远低于VDDIO 的最小建议电压，因此不应用于器件监控。
图7-7 所示为I/O BOR 的工作区域。
3.63 V
+10%
Recommended
System Voltage
Regulator Range
3.3 V
0%
VDDIO
Operating
Range
3.1 V
3.0 V
–6.1%
–9.1%
VBOR-GB
BOR Guard Band
VBOR-VDDIO
Internal BOR Threshold
–14.8%
–15.1%
2.81 V
2.80 V
图7-7. I/O BOR 工作区域
7.9.1.2.1.3 VDD POR（上电复位）监视器
VDD POR 监视器可监控 VDD 电源轨。在上电期间，一旦电压超过 VDD 上编程的跳闸电平，该监视器就会释放
（即解除跳闸）。
备注
VDD POR 编程为低于 VDD 最小建议电压的水平，因此，如果应用中需要 VDD 监控，不应该依赖
VDD POR 来进行此监控。
7.9.1.2.2 外部监控器使用情况
VDDIO 监控：I/O BOR 支持应用使用，因此无需外部监控器来监控I/O 电源轨。
VDD 监控：VDD POR 不支持应用使用。如果应用需要VDD 监控，则应使用外部监控器监控VDD 电源轨。
备注
不支持将外部监控器与内部 VREG 一起使用。如果应用需要 VDD 监控，则必须使用具有 VREGENZ
引脚的封装从外部为VDD 供电。
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7.9.1.2.3 延迟块
电压监控器路径中的延迟块协同工作，以延迟电压监控器和 XRSn 之间的释放时间。当XRSn 在外部VREG 模式
下释放时，这些延迟可确保电压稳定。延迟块仅在上电期间（即，当VDDIO 和VDD 斜升时）有效。
延迟块有助于实现电源管理模块电气数据和时序中所指定的电源轨最小压摆率。
备注
方框图中指定的延迟数字是典型值。
7.9.1.2.4 内部1.2V LDO 稳压器(VREG)
内部 VREG 由 VDDIO 电源轨供电，并可以生成为 VDD 引脚供电所需的 1.2V 电压。启用它的方法是将
VREGENZ 引脚绑定为低电平。虽然有了内部VREG 后便不再需要为VDD 使用外部电源，但VDD 引脚上仍需要
去耦电容器以确保VREG 稳定性和避免瞬变。详细信息，请参阅VDD 去耦。
7.9.1.2.5 VREGENZ
VREGENZ（VREG 禁用）引脚可控制内部 VREG 的状态。要启用内部 VREG，VREGENZ 引脚应连接至低电
平。对于从外部为 VDD 供电（外部 VREG）的应用，应通过将 VREGENZ 引脚连接至高电平来禁用内部
VREG。
备注
并非所有器件封装都具有 VREGENZ 引脚输出。对于没有 VREGENZ 的封装，不支持外部 VREG 模
式。
7.9.1.2.6 内部1.2V 开关稳压器（直流/直流）
内部直流/直流稳压器在将 3.3V 转换为 1.2V 时可提供比 LDO 更高的效率。内部直流/直流稳压器由 VDDIO_SW
引脚供电，并生成为 VDD 引脚供电所需的 1.2V 电压。要使用内部开关稳压器，内核域必须首先使用内部 LDO
VREG 电源上电（将 VREGENZ 引脚绑定为低电平并连接至 VSS），然后通过应用软件设置 DCDCCTL 寄存器
中的 DCDCEN 位以转换到直流/直流稳压器。由于 VREGENZ 控制直流/直流和 LDO，因此在转换后必须保持低
电平。将 VREGENZ 绑定为高电平将禁用直流/直流和 LDO。直流/直流稳压器还需要外部元件（电感器、输入电
容和输出电容）。内部直流/直流稳压器的输出不会在内部馈送到 VDD 电源轨，需要外部连接。图 7-8 所示为原
理图实现情况。
L
F28004x
VSW
VDD
V
IN
VDDIO_SW
VSW
VFBSW
VDD
C
VDDIO_SW
VSS_SW
(A)
C
VDD
C
VDD_DECAP
VSS_SW
VSS
VSS
VSS_SW
VSS
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A. 四个VDD 引脚各自都有一个去耦电容器
图7-8. 直流/直流电路原理图
VDDIO_SW 电源引脚 (VIN) 需要 3.3V 电平电压。VDDIO_SW 上需要总共 20µF 的输入电容 (CVDDIO_SW)。由于
表 7-2 中详细说明的电容器规格要求，建议在配置中使用两个并联的 10μF 电容器。另外，还应在每个 VDD 引
脚上放置100nF 的去耦电容器，使其尽可能靠近器件。
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表7-1. 直流/直流电感器(LVSW) 规格要求
DCR
值和变化范围
饱和时的值
额定电流
饱和电流
温度
2.2µH ± 20%
1.54µH ± 20%
>1000mA
>600mA
80mΩ± 25%
–40°C 至125°C
表7-2. 直流/直流电容器（CVDDIO_SW 和CVDD）规格要求
ESR
0V 时的值和变化范围
1.2V 时的值
125°C 时的值
额定电压
温度
10µF ± 20%
10µF ± 20%
8µF ± 20%
<10mΩ
4 V 或6.3 V
–40°C 至125°C
表7-3. 直流/直流电路元件值
组件
最小值
标称值
最大值
单位
注意事项
1.76
2.2
2.64
µH
20% 差异
电感器
8
8
10
10
12
12
µF
µF
20% 差异，并联两个此类电容器
20% 差异，并联两个此类电容器
输入电容
输出电容器
7.9.1.2.6.1 PCB 布局和元件指南
应用电路板布局布线和元件选择对于获得理想性能非常重要。下面列出了关于直流/直流电路布局的简要指南。
• TI 建议将VDDIO_SW 和VDDIO 星型连接至相同的3.3V 电源。
• 所有外部元件应尽可能靠近引脚放置。
• 由VDDIO_SW、输入电容器(CVDDIO_SW) 和VSS_SW 形成的环路必须尽可能短。
• 反馈引线必须尽可能短，并且远离开关输出(VSW) 等任何噪声源。
• 对于输入电容器(CVDDIO_SW) 和VSS_SW，需要在接地平面中实施单独的岛或切口。
• 建议使用VDD 平面将VDD 节点连接到LVSW-CVDD 点，以最大程度地减小寄生电阻和电感。
7.9.1.3 外部元件
7.9.1.3.1 去耦电容器
VDDIO 和VDD 需要去耦电容器才能正常运行。后续章节将概述这些要求。
7.9.1.3.1.1 VDDIO 去耦
应在 VDDIO 上放置最小的去耦电容值。请参阅 CVDDIO 参数（位于电源管理模块电气数据和时序中）。实际使用
的去耦电容值取决于驱动VDDIO 的电源。可接受以下任一配置：
• 配置1：根据CVDDIO 参数在每个VDDIO 引脚上放置一个去耦电容器。
• 配置2：安装等效于CVDDIO * VDDIO 引脚的单个去耦电容器。
备注
将去耦电容器（一个或多个）靠近器件引脚放置至关重要。
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7.9.1.3.1.2 VDD 去耦
应在VDD 上放置最小的去耦电容值。请参阅CVDD TOTAL 参数（位于电源管理模块电气数据和时序中）。
可接受以下任一配置：
• 配置1：对VDD 引脚上的CVDD TOTAL 值执行除法运算。
• 配置2：安装一个容值为CVDD TOTAL 的去耦电容器。
备注
将去耦电容器（一个或多个）靠近器件引脚放置至关重要。
7.9.1.4 电源时序
7.9.1.4.1 电源引脚联动
强烈建议将所有3.3V 电源轨连接在一起并由单个电源供电。该列表包括：
• VDDIO
• VDDA
此外，任何电源引脚都不应悬空。
在内部VREG 模式下，将VDD 引脚连接在一起是可选操作，只要每个VDD 引脚上都有一个电容器即可。请参阅
VDD 去耦，了解VDD 去耦配置。
器件上的模拟模块具有相当高的 PSRR；因此，在大多数情况下，VDDA 上的噪声必须超过电源轨的建议工作条
件之后，模拟模块才会出现性能下降。因此，单独为 VDDA 供电带来的好处通常微乎其微。然而，为了改善噪
声，一种可接受的做法是在VDDIO 和VDDA 之间放置一个π型滤波器。
备注
每个电源轨的所有电源引脚在内部连接在一起。例如，所有VDDIO 引脚在内部连接在一起，所有VDD
引脚在内部连接在一起，以此类推。
7.9.1.4.2 信号引脚电源序列
在为器件供电之前，不得对任何数字引脚施加比VDDIO 高0.3V 以上的电压或比VSS 低0.3V 以上的电压，也不
得对任何模拟引脚（包括 VREFHI）施加比 VDDA 高 0.3V 以上的电压或比 VSSA 低 0.3V 以上的电压。简单地
说，只应在XRSn 变为高电平后驱动信号引脚，且前提是所有3.3V 电源轨连接在一起。即使VDDIO 和VDDA 未
连接在一起，仍需要进行此时序控制。
CAUTION
如果违反上述序列，则可能会发生器件故障，甚至可能造成损坏，因为电流将流经器件中的意外寄生
路径。
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7.9.1.4.3 电源引脚电源序列
7.9.1.4.3.1 外部VREG/VDD 模式序列
图7-9 显示了外部VREG 模式的电源时序控制要求。所有参数的值可在电源管理模块电气数据和时序中找到。
VDDIO
VDDIO
(A)
(B)
VBOR-VDDIO-UP
VDD
VBOR-VDDIO-DN
VDD
Internal
Internal All
Monitors Release
Signal(D)
All Monitors Release
Signal(C)
XRSn
XRSn
SRVDDIO-UP
SRVDD-UP
SRVDDIO-DN
SRVDD-DN
(B)
(A)
VPOR-VDDIO
VPOR-VDD-DN
VPOR-VDD-UP
VPOR-VDDIO
V
DDIO - VDD
Delay
VDDIO-MON-TOT-DELAY
VXRSn-PU-DELAY
VXRSn-PD-DELAY
A. 该跳闸点是XRSn 释放之前的跳闸点。请参阅“电源管理模块特性”表。
B. 该跳闸点是XRSn 释放之后的跳闸点。请参阅“电源管理模块特性”表。
C. 上电期间，所有监控器释放信号在所有POR 和BOR 监控器释放后变为高电平。请参阅PMM 方框图。
D. 在断电期间，如果任何POR 或BOR 监视器跳闸，所有监视器释放信号都会变为低电平。请参阅PMM 方框图。
图7-9. 外部VREG 上电序列
• 在上电期间：
1. VDDIO（即3.3V 电源轨）应首先以指定的最小压摆率出现。
2. VDD（即1.2V 电源轨）应其次以指定的最小压摆率出现。
3. 还指定了VDDIO 电源轨和VDD 电源轨出现时间之间的时间差。
4. 在VDDIO-MON-TOT-DELAY 和VXRSN-PD-DELAY 指定的时间之后，XRSn 将被释放，并且器件会启动启动序列。
在XRSn 释放（即变为高电平）和启动序列之间还有额外的延迟。请参阅图7-6。
5. I/O BOR 监视器在上电和断电期间具有不同的释放点。
6. 在上电期间，VDDIO 和VDD 电源轨都必须在XRSn 释放之前启动。
• 在掉电期间：
1. 对VDDIO 和VDD 中哪个应先断电没有要求；但是，有最小压摆率规格。
2. I/O BOR 监视器在上电和断电期间具有不同的释放点。
3. 在断电期间跳闸的任何POR 或BOR 监视器都会导致XRSn 在VXRSN-PD-DELAY 之后变为低电平。
备注
所有监控器释放信号是一个内部信号。
备注
如果有一个驱动 XRSn 的外部电路（例如，主管），在所有内部和外部源释放 XRSn 引脚之前，启动
序列不会启动。
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7.9.1.4.3.2 内部VREG/VDD 模式序列
图 7-10 显示了内部 VREG 模式的电源时序控制要求。所有所示参数的值均可在电源管理模块电气数据和时序中
找到。
VDDIO
VDDIO
(A)
(B)
VBOR-VDDIO-UP
VBOR-VDDIO-DN
Internal
Internal All
Monitors Release
Signal(D)
All Monitors Release
Signal(C)
XRSn
XRSn
SRVDDIO-UP
SRVDDIO-DN
VPOR-VDDIO
VPOR-VDDIO
VDDIO-MON-TOT-DELAY
VXRSn-PU-DELAY
VXRSn-PD-DELAY
A. 该跳闸点是XRSn 释放之前的跳闸点。请参阅“电源管理模块特性”表。
B. 该跳闸点是XRSn 释放之后的跳闸点。请参阅“电源管理模块特性”表。
C. 上电期间，所有监视器释放信号在所有POR 和BOR 监控器释放后变为高电平。请参阅PMM 方框图。
D. 在断电期间，如果任何POR 或BOR 监视器跳闸，所有监视器释放信号都会变为低电平。请参阅PMM 方框图。
图7-10. 内部VREG 上电序列
• 在上电期间：
1. VDDIO（即3.3V 电源轨）应提供指定的最小压摆率。
2. 在释放I/O 监视器（I/O POR 和I/O BOR）后，内部VREG 将上电。
3. 在VDDIO-MON-TOT-DELAY 和VXRSN-PU-DELAY 指定的时间过后，XRSn 将被释放，并且器件的启动序列将开
始。
在XRSn 释放（即变为高电平）和启动序列开始之间有额外的延迟。请参阅图7-6。
4. I/O BOR 监视器在上电和断电期间具有不同的释放点。
• 在断电期间：
1. 在断电期间对VDDIO 的唯一要求是压摆率。
2. I/O BOR 监视器在上电和断电期间具有不同的释放点。
3. I/O BOR 跳闸将导致XRSn 在VXRSN-PD-DELAY 之后变为低电平，并使内部VREG 断电。
备注
所有监视器释放信号是一个内部信号。
备注
如果有一个驱动 XRSn 的外部电路（例如，监控器），在所有内部和外部源释放 XRSn 引脚之前，启
动序列不会开始。
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7.9.1.4.3.3 电源时序摘要和违规影响
电源轨的可接受上电序列汇总如下。此处的“上电”表示相关电源轨已达到建议的最低工作电压。
CAUTION
不可接受的序列会导致可靠性问题并可能导致损坏。
为简单起见，建议将所有3.3V 电源轨连接在一起，并按照电源引脚电源序列中的说明进行操作。
表7-4. 外部VREG 序列摘要
电源轨上电顺序
情形
可接受
VDDIO
VDDA
VDD
A
B
C
D
E
F
1
1
2
2
3
3
1
2
2
3
1
3
2
1
1
2
3
2
3
1
1
2
2
1
是
是
-
-
-
-
G
H
是
-
表7-5. 内部VREG 序列摘要
电源轨上电顺序
情形
可接受
VDDIO
VDDA
A
B
C
1
2
1
2
1
1
是
-
是
备注
应当仅在VDDA 达到建议的最低工作电压后才为器件上的模拟模块供电。
7.9.1.4.3.4 电源压摆率
VDDIO 有最低压摆率要求。如果不满足最低压摆率要求，XRSn 可能会切换几次，直到 VDDIO 越过 I/O BOR 区
域。
备注
XRSn 上的切换操作对器件没有不利影响，因为只有当 XRSn 稳定为高电平时才会开始引导。但是，如
果使用器件的XRSn 来选通其他IC 的复位信号，则应满足压摆率要求以防止这种切换。
VDD 在外部 VREG 模式下具有最低压摆率要求。如果不满足最低压摆率要求，器件可能会在 VDD 达到最低工作
电压之前解除复位并开始引导，这可能导致器件无法正常工作。
备注
如果无法满足最低压摆率要求，必须在 VDD 上使用监控器来保持 XRSn 为低电平，直到 VDD 超过最
低工作电压，以此确保器件正常工作。
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7.9.1.5 电源管理模块电气数据和时序
7.9.1.5.1 电源管理模块运行条件
参数
测试条件
最小值 典型值
最大值 单位
通用
CVDDIO
0.1
0.1
2.2
20
µF
µF
µF
VDDIO 上的大容量电容
基于外部电源IC 要求(1)
CVDDIO_DECAP
CVDDA
每个VDDIO 引脚上的去耦电容器
VDDA 引脚上的电容器
适用于直流/直流工作模式(2)
适用于仅LDO 工作模式
CVDDIO_SW
µF
VDDIO_SW 引脚上的电容器
VDD 上的大容量电容
0.1
20
适用于直流/直流工作模式(2)
适用于仅LDO 工作模式(3)
适用于直流/直流工作模式(2)
适用于仅LDO 工作模式(3)
CVDD
µF
27
12
20
0.1
CVDD_DECAP
µF
每个VDD 引脚上的去耦电容器
0.1
6.75
直流/直流稳压器的VSW 引脚和VDD
节点之间的电感器
LVSW
2.2
80
µH
RLVSW-DCR
ISAT-LVSW
LVSW 允许的DCR
mΩ
600
8
mA
LVSW 饱和电流
(5)
SRVDDIO-UP
100
100
3.3V 电源轨(VDDIO) 的电源斜升速率
3.3V 电源轨(VDDIO) 的电源斜降速率
mV/μs
mV/μs
(5)
SRVDDIO-DN
20
外部VREG
10
3.5
10
0
C
VDD 总计(4) (6)
总VDD 电容(8)
μF
mV/μs
mV/μs
μs
(5)
SRVDD-UP
SRVDD-DN
100
100
1.2V 电源轨(VDD) 的电源斜升速率
1.2V 电源轨(VDD) 的电源斜降速率
(5)
VDDIO - VDD 延迟(7) VDDIO 和VDD 之间的斜坡延迟
无限制
(1) 该电源上的大容量电容应基于电源IC 要求。
(2) 详细信息，请参阅节7.9.1.2.6。
(3) 详细信息，请参阅节7.9.1.2.4。
(4) 去耦电容的确切值取决于为这些引脚供电的系统电压调节解决方案。
(5) 请参阅电源压摆率一节。电源斜坡速率高于最大值会触发片上ESD 保护。
(6) 请参阅电源管理模块(PMM) 一节，了解总去耦电容的可能配置。
(7) 3.3V 电源轨斜升时和1.2V 电源轨斜升时之间的延迟。请参阅VREG 序列摘要表，了解允许的电源斜坡序列。
(8) 最大电容器容差应为20%。
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7.9.1.5.2 电源管理模块特征
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
1.32
单位
V
VVREG
1.14
1.2
内部稳压器输出
VVREG-PU
350
µs
内部稳压器上电时间
VVREG-INRUSH
650
2.3
2.7
mA
V
内部稳压器浪涌电流
(5)
VPOR-VDDIO
VDDIO 上电复位电压
XRSn 释放之前和之后
XRSn 释放之前
VBOR-VDDIO-UP
斜升时的VDDIO 欠压复位电
压
V
(1)
VBOR-VDDIO-DN
斜降时的VDDIO 欠压复位电
压
2.81
3.0
V
V
XRSn 释放之后
(1)
VPOR-VDD-UP
1
1
斜升时的VDD 上电复位电压 XRSn 释放之前
斜降时的VDD 上电复位电压 XRSn 释放之后
(2)
VPOR-VDD-DN
V
(2)
VXRSn-PU-
上电期间电源斜升后的XRSn
这是最后的延迟
40
2
μs
μs
(3)
释放延迟
DELAY
VXRSn-PD-
断电期间电源斜降后的XRSn
跳闸延迟
(4)
DELAY
VDDIO-MON-
VDDIO 监视器（POR、
BOR）路径中的总延迟
145
40
μs
μs
μs
μs
TOT-DELAY
VDD POR 事件之后的XRSn
释放延迟
VXRSn-MON-
VDDIO BOR 之后的XRSn 释
电源处于工作范围内
放延迟
140
185
RELEASE-DELAY
VDDIO POR 事件之后的
XRSn 释放延迟
(1) 请参阅电源电压图。
(2) POR-VDD 不受支持，它设置为在低于建议运行条件的电平跳闸。如果需要监视VDD，则需要一个外部监控器。
V
(3) 电源在越过相应电源轨的最低建议运行条件后被视为完全斜升。在该延迟生效之前，需要释放所有POR 和BOR 监视器。RC 网络延迟
将与该延迟相加。
(4) 断电时，任何跳闸的POR 或BOR 监视器都会立即使XRSn 跳闸。该延迟是任何POR、BOR 监视器跳闸和XRSn 变为低电平之间的
时间。该延迟是变量，取决于电源的斜降速率。RC 网络延迟将与该延迟相加。
(5) 这是内部VREG 导通时在VDDIO 电源轨上汲取的瞬态电流。因此，当VREG 导通时，VDDIO 电源轨上可能会出现一些压降，这可能
导致VREG 逐步斜升。这不会对器件产生不利影响，但如果需要，可以通过在VDDIO 上使用足够的去耦电容器或选择能够提供此瞬态
电流的LDO 或直流/直流稳压器来降低影响。
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电源电压
3.63 V
+10%
Recommended
System Voltage
Regulator Range
3.3 V
0%
VDDIO
Operating
Range
3.1 V
3.0 V
–6.1%
–9.1%
VBOR-GB
BOR Guard Band
VBOR-VDDIO
Internal BOR Threshold
–14.8%
–15.1%
2.81 V
2.80 V
图7-11. 电源电压
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7.9.2 复位时序
XRSn 是器件复位引脚。它用作输入和漏极开路输出。该器件具有内置上电复位 (POR)。在上电期间，POR 电路
会驱动 XRSn 引脚至低电平。看门狗或 NMI 看门狗复位也会驱动引脚至低电平。外部电路可能会驱动引脚使器件
复位生效。
应在 XRSn 和 VDDIO 之间放置一个阻值为 2.2kΩ 至 10kΩ 的电阻。应在 XRSn 和 VSS 之间放置一个电容器进
行噪声滤除；电容应为 100nF 或更小。当看门狗复位生效时，这些值允许看门狗在 512 个 OSCCLK 周期内正确
地驱动XRSn 引脚至VOL。图7-12 显示了推荐的复位电路。
VDDIO
2.2 kW to 10 kW
Optional open-drain
Reset source
XRSn
£100 nF
图7-12. 复位电路
7.9.2.1 复位源
表7-6 总结了各种复位信号及其对器件的影响。
表7-6. 复位信号
CPU 内核复位
（C28x、FPU、
VCU）
JTAG/
调试逻辑复位
I/O
XRSn 输出
复位源
外设复位
POR
是
是
是
是
是
是
是
是
是
是
是
是
是
否
否
否
否
否
高阻态
是
Hi-Z
-
XRSn 引脚
WDRS
高阻态
高阻态
高阻态
高阻态
是
是
否
否
NMIWDRS
SYSRS（调试器复位）
SCCRESET
参数th(boot-mode) 必须考虑从这些来源启动的复位。
请参阅TMS320F28004x 实时微控制器技术参考手册中“系统控制”一章的“复位”一节。
CAUTION
有些复位源由器件内部驱动。其中一些源会将 XRSn 驱动为低电平，用于禁用驱动引导引脚的任何其
他器件。SCCRESET 和调试器复位源不会驱动 XRSn；因此，用于引导模式的引脚不应由系统中的
其他器件主动驱动。引导配置允许更改OTP 中的引导引脚；更多详细信息，请参阅TMS320F28004x
实时微控制器技术参考手册。
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7.9.2.2 复位电气数据和时序
节 7.9.2.2.1 列出了复位 (XRSn) 时序要求。节 7.9.2.2.2 列出了复位 (XRSn) 开关特性。图 7-13 显示了上电复
位。图7-14 显示了热复位。
7.9.2.2.1 复位(XRSn) 时序要求
最小值
1.5
最大值
单位
th（引导模式）
ms
引导模式引脚的保持时间
3.2
所有情况
脉冲持续时间，热复位时
XRSn 处于低电平
tw(RSL2)
µs
应用中使用的低功耗模式，并且
SYSCLKDIV > 16
3.2*(SYSCLKDIV/16)
7.9.2.2.2 复位(XRSn) 开关特性
在建议运行条件下测得（除非另有说明）
参数
最小值
典型值
最大值
单位
tw(RSL1)
tw(WDRS)
tboot-flash
100
µs
脉冲持续时间，XRSn 在电源稳定后由器件驱动为低电平
512tc(OSCCLK)
脉冲持续时间，由看门狗生成的复位脉冲
周期
900
µs
在闪存中第一次取指令之前的引导ROM 执行时间
7.9.2.2.3 复位时序图
VDDIO VDDA
(3.3V)
VDD (1.2V)
tw(RSL1)
XRSn(A)
tboot-flash
Boot ROM
CPU
Execution
Phase
User code
User code dependent
(B)
th(boot-mode)
Boot-Mode
Pins
GPIO pins as input
Boot-ROM execution starts
Peripheral/GPIO function
Based on boot code
GPIO pins as input (pullups are disabled)
User code dependent
I/O Pins
A. XRSn 引脚可以由监控器或外部上拉电阻从外部驱动，请参阅引脚属性。片上POR 逻辑将保持该引脚为低电平直到电源处于有效范围
内。
B. 从任何源复位后（参阅复位源），引导ROM 代码将对引导模式引脚进行采样。基于引导模式引脚的状态，引导代码分支到目的内存或者
引导代码功能。如果引导ROM 代码在上电条件后（在调试程序环境中）执行，则引导代码执行时间基于当前的SYSCLK 速度。
SYSCLK 将基于用户环境，可以启用或不启用PLL 。
图7-13. 上电复位
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t
w(RSL2)
XRSn
User Code
CPU
Execution
Phase
User Code
Boot ROM
Boot-ROM execution starts
(initiated by any reset source)
(A)
t
h(boot-mode)
Boot-Mode
Pins
Peripheral/GPIO Function
User-Code Dependent
GPIO Pins as Input
Peripheral/GPIO Function
User-Code Execution Starts
I/O Pins
GPIO Pins as Input (Pullups are Disabled)
User-Code Dependent
A. 从任何源复位后（参阅复位源），引导ROM 代码将对引导模式引脚进行采样。基于引导模式引脚的状态，引导代码分支到目的内存或者
引导代码功能。如果引导ROM 代码在上电条件后（在调试程序环境中）执行，则引导代码执行时间基于当前的SYSCLK 速度。
SYSCLK 将基于用户环境，可以启用或不启用PLL 。
图7-14. 热复位
7.9.3 时钟规格
7.9.3.1 时钟源
表7-7 列出了三种可能的时钟源。图7-15 显示了时钟系统。图7-16 显示了系统PLL。
表7-7. 可能的基准时钟源
时钟源
INTOSC1
模块已计时
注释
可用于为以下模块提供时钟：
• 看门狗模块
内部振荡器1。
零引脚开销10MHz 内部振荡器。
• 主PLL
•
CPU 计时器2
INTOSC2(1)
X1 (XTAL)
可用于为以下模块提供时钟：
• 主PLL
内部振荡器2。
零引脚开销10MHz 内部振荡器。
•
CPU 计时器2
可用于为以下模块提供时钟：
• 主PLL
X1 和X2 引脚之间连接的外部晶体或谐振器，或连接到X1 引脚的单
端时钟。
•
CPU 计时器2
(1) 复位时，内部振荡器2 (INTOSC2) 为系统PLL (OSCCLK) 的默认时钟源。
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To watchdog
timer
INTOSC1
INTOSC2
WDCLK
CLKSRCCTL1
SYSPLLCTL1
SYSCLKDIVSEL
SYSCLK
Divider
OSCCLK
PLLSYSCLK
CPUCLK
To NMIWD
System PLL
X1 (XTAL)
PLLRAWCLK
SYSCLK
CPU
To local memories
To ePIE, RAMs, GPIOs,
and DCSM
SYSCLK
One per SYSCLK peripheral
PCLKCRx
PERx.SYSCLK
To peripherals
One per LSPCLK peripheral
PCLKCRx
LOSPCP
PERx.LSPCLK
To SCIs and SPIs
LSP
Divider
LSPCLK
One per CAN module
CLKSRCCTL2
CAN Bit Clock
To CANs
图7-15. 计时系统
OSCCLK
VCO
PLLRAWCLK
/ODIV
/1 to /8
PLL
NF
fPLLRAWCLK = (fOSCCLK )ì
ODIV
/NF
/1 to /127.75
NF = IMULT + FMULT/4
图7-16. 系统PLL
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7.9.3.2 时钟频率、要求和特性
本节提供了输入时钟的频率和时序要求、PLL 锁定时间、内部时钟的频率以及输出时钟的频率和开关特性。
7.9.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
节 7.9.3.2.1.1 列出了输入时钟的频率要求。节 7.9.3.2.1.2 列出了 XTAL 振荡器特性。节 7.9.3.2.1.3 列出了 X1 时
序要求。节7.9.3.2.1.4 列出了主PLL 的PLL 锁定时间。
7.9.3.2.1.1 输入时钟频率
最小值 最大值 单位
f(XTAL)
f(X1)
10
2
20 MHz
20 MHz
频率，X1/X2，来自外部晶体或谐振器
频率，X1，来自外部振荡器
7.9.3.2.1.2 XTAL 振荡器特征
在建议运行条件下测得（除非另有说明）
参数
最小值
-0.3
典型值
最大值
单位
V
X1 VIL
X1 VIH
0.3 * VDDIO
VDDIO + 0.3
有效低电平输入电压
有效高电平输入电压
0.7 * VDDIO
V
7.9.3.2.1.3 X1 时序要求
最小值 最大值 单位
tf(X1)
6
6
ns
ns
下降时间，X1
tr(X1)
上升时间，X1
tw(X1L)
tw(X1H)
45%
45%
55%
55%
脉冲持续时间，X1 低电平占tc(X1) 的百分比
脉冲持续时间，X1 高电平占tc(X1) 的百分比
7.9.3.2.1.4 PLL 锁定时间
最小值
标称值 最大值
25.5µs + 1024 * tc(OSCCLK)
单位
t(PLL)
µs
锁定时间，主PLL
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7.9.3.2.2 内部时钟频率
节7.9.3.2.2.1 提供了内部时钟的时钟频率。
7.9.3.2.2.1 内部时钟频率
最小值
标称值
最大值
单位
f(SYSCLK)
tc(SYSCLK)
f(VCO)
2
100
500
400
200
100
100
500
MHz
频率，器件（系统）时钟
周期，器件（系统）时钟
频率，PLL VCO（在输出分频器之前）
频率，系统PLL 输出（在SYSCLK 分频器之前）
频率，PLLSYSCLK
10
120
15
2
ns
MHz
MHz
MHz
MHz
ns
f(PLLRAWCLK)
f(PLL)
f(LSP)
2
频率，LSPCLK
tc(LSPCLK)
10
周期，LSPCLK
频率，OSCCLK（INTOSC1、INTOSC2、XTAL
或X1）
f(OSCCLK)
f(HRPWM)
MHz
MHz
参阅各自的时钟
60
100
频率，HRPWMCLK
7.9.3.2.3 输出时钟频率和开关特性
节7.9.3.2.3.1 列出了输出时钟XCLKOUT 的开关特性。
7.9.3.2.3.1 XCLKOUT 开关特性
在建议运行条件下测得（除非另有说明）
参数(1)
最小值
最大值
5
单位
ns
tf(XCO)
下降时间，XCLKOUT
tr(XCO)
tw(XCOL)
tw(XCOH)
f(XCO)
5
ns
上升时间，XCLKOUT
H + 2(2)
H + 2(2)
50
ns
脉冲持续时间，XCLKOUT 低电平
脉冲持续时间，XCLKOUT 高电平
频率，XCLKOUT
H –2(2)
H –2(2)
ns
MHz
(1) 假定这些参数有40pF 的负载。
(2) H = 0.5tc(XCO)
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7.9.3.3 输入时钟和PLL
备注
GPIO18* 及其多路复用器选项只能在系统由INTOSC 计时且X1 具有外部下拉电阻时使用。
除了内部0 引脚振荡器外，还支持三种类型的外部时钟源：
• 单端3.3V 外部时钟。时钟信号应连接到X1（如图7-17 所示），且XTALCR.SE 位设置为1。
Microcontroller
GPIO18*
VSS
X1
X2
Not available as a
GPIO when X1 is
used as a clock
+3.3 V
VDD
Out
3.3-V Oscillator
Gnd
图7-17. 单端3.3V 外部时钟
• 外部晶体。如图7-18 所示，晶体应连接在X1 和X2 之间，其负载电容器连接至VSS。
Microcontroller
GPIO18*
VSS
X1
X2
图7-18. 外部晶体
• 外部谐振器。如图7-19 所示，谐振器应连接在X1 和X2 之间，且其接地端连接至VSS。
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TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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Microcontroller
GPIO18*
X2
VSS
X1
图7-19. 外部谐振器
7.9.3.4 晶体(XTAL) 振荡器
7.9.3.4.1 引言
该器件中的晶体振荡器是一种嵌入式电振荡器，当与兼容的石英晶体（或陶瓷谐振器）配对使用时，可生成器件
所需的系统时钟。
7.9.3.4.2 概述
以下几节将介绍电振荡器和晶体的元件。
7.9.3.4.2.1 电子振荡器
该器件中的电子振荡器是皮尔斯振荡器。它是一个正反馈逆变器电路，需要一个调优电路才能振荡。当这个振荡
器与一个兼容的晶体配对时，会形成振荡电路。该振荡电路在晶体的基频处振荡。在该器件上，由于分流电容器
(C0) 和所需的负载电容器 (CL)，振荡器被设计成在并联谐振模式下运行。图 7-20 所示为电子振荡器和振荡电路
的元件。
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To Rest of Chip
MCU
XTAL Oscillator
Buffer
0
Comp
1
XCLKOUT
Circuit
[XTAL On]
Rbias
Pierce Inverter
Internal
External
Internal
External
Rd
Crystal
CL1
CL2
GND
GND
图7-20. 电子振荡器方框图
7.9.3.4.2.1.1 运行模式
此器件中的电振荡器有两种工作模式：晶体模式和单端模式。
7.9.3.4.2.1.1.1 晶体的工作模式
在晶体工作模式下，必须将带有负载电容器的石英晶体连接到X1 和X2。
当 [XTAL On] = 1 时，会启用此工作模式，这是通过设置 XTALCR.OSCOFF = 0 和 XTALCR.SE = 0 来实现的。
反馈环路有一个内部偏置电阻器，因此不应使用外部偏置电阻器。添加外部偏置电阻器会产生与内部 Rbias 并联
的电阻，从而移动工作偏置点并可能导致波形削波、占空比超出规格以及有效负电阻降低。
在此工作模式下，X1 上的结果时钟通过比较器 (Comp) 传递到芯片的其余部分。X1 上的时钟需要满足比较器的
VIH 和VIL。有关比较器的VIH 和VIL 要求，请参阅XTAL 振荡器特性表。
7.9.3.4.2.1.1.2 单端工作模式
在单端工作模式下，一个时钟信号连接至X1，而X2 悬空。在此模式下不应使用石英晶体。
当[XTAL On] = 0 时会启用此模式，这可通过设置XTALCR.OSCOFF = 1 和XTALCR.SE = 1 来实现。
在此工作模式下，X1 上的时钟通过一个缓冲器 (Buffer) 传递到芯片的其余部分。有关缓冲器的输入要求，请参阅
使用外部时钟源（非晶体）时的X1 输入电平特征表。
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.9.3.4.2.1.2 XCLKOUT 上的XTAL 输出
通过配置 CLKSRCCTL3.XCLKOUTSEL 和 XCLKOUTDIVSEL.XCLKOUTDIV 寄存器，可以将馈入芯片其余部分
的电振荡器输出引出到 XCLKOUT 上以供观察。如需查看输出 XCLKOUT 的 GPIO 的列表，请参阅“GPIO 多路
复用引脚”表。
7.9.3.4.2.2 石英晶体
石英晶体可以由 LCR（电感-电容-电阻）电路进行电气表示。然而，与 LCR 电路不同，晶体由于低动态电阻而具
有非常高的Q 值，并且阻尼也非常低。晶体元件如图7-21 所示，并在下文中有相应说明。
Quartz Crystal
Internal
External
Cm
Rm
C0
CL
Lm
图7-21. 晶体电气表示
Cm（动态电容）：表示晶体的弹性。
Rm（动态电阻）：表示晶体内的电阻损耗。这不是晶体的ESR，但可以根据其他晶体元件的值进行近似计算。
Lm（动态电感）：表示晶体的振动质量。
C0（并联电容）：由两个晶体电极和杂散封装电容形成的电容。
CL（负载电容）：这是晶体在其电极处看到的有效电容。它位于晶体外部。晶体数据表中指明的频率ppm 通常与
CL 参数相关联。
请注意，大多数晶体制造商将 CL 指定为晶体引脚上的有效电容，而一些晶体制造商将 CL 指定为仅其中一个晶体
引脚上的电容。请与晶体制造商核实CL 的指定值，以便在计算中使用正确的值。
根据图7-20，CL1 和CL2 是串联的；因此，要找到晶体看到的等效总电容，必须应用电容串联公式：如果CL1 =
CL2，只需计算[CL1]/2 即可。
建议将杂散PCB 电容与该值相加。合理的估算值为3pF 至5pF，但实际值将取决于相关的PCB。
请注意，电振荡器和晶体都需要负载电容。所选的值必须同时满足电振荡器和晶振的要求。
CL 对晶体的影响是频率牵引。如果有效负载电容低于目标值，晶体频率将增加，反之亦然。然而，频率牵引的影
响通常非常小，通常会导致与标称频率相差不到10ppm。
7.9.3.4.2.3 GPIO 工作模式
在此器件上，X2 可用作 GPIO18，具体取决于 XTAL 的工作模式。请参阅 TMS320F28004x 实时微控制器技术参
考手册的“外部振荡器(XTAL)”一节。
7.9.3.4.3 正常运行
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7.9.3.4.3.1 ESR –有效串联电阻
有效串联电阻是晶体在谐振时提供给电子振荡器的电阻负载。ESR 越高，Q 越低，晶体启动或保持振荡的可能性
就越小。ESR 和晶体元件之间的关系如下所示。
2
C0
CL
ESR = Rm * 1 +
(1)
请注意，ESR 与晶体的动态电阻不同，但如果有效负载电容远高于分流电容、则可以按此近似计算。
7.9.3.4.3.2 Rneg - 负电阻
负电阻是电振荡器向晶体呈现的阻抗。这是电振荡器为了克服振荡期间产生的损耗而必须为晶体提供的能量。
Rneg 描述了一个提供而不是消耗能量的电路，也可以看作是电路的总体增益。
为确保晶体在所有条件下都能启动，普遍接受的做法是让 Rneg > 3 倍ESR 至5 倍ESR。请注意，启动晶体所需
的能量略大于维持振荡所需的能量；因此，如果能够确保在启动时满足负电阻要求，则维持振荡将不是问题。
图7-22 和图7-23 所示为该器件的负电阻与晶体元件之间的差异。从图中可以看出，晶体并联电容 (C0) 和有效负
载电容 (CL) 对电振荡器的负电阻有极大影响。请注意，这些是典型图；因此，请参阅表7-8 了解设计中需要注意
的最小值和最大值。
7.9.3.4.3.3 启动时间
在选择晶体电路的元件时，启动时间是一个重要的考虑因素。如Rneg - 负电阻一节所述，为了在所有条件下实现
可靠启动，建议晶体的Rneg > 3 倍ESR 至5 倍ESR。
晶体 ESR 和阻尼电阻 (Rd) 会极大地影响启动时间。这两个值越高，晶体启动所需的时间就越长。较长的启动时
间通常表明晶体和元件未正确匹配。
如需了解典型的启动时间，请参阅晶体振荡器规格。请注意，此处指定的数字是仅供参考的典型数字。实际启动
时间在很大程度上取决于所涉及的晶体和外部元件。
7.9.3.4.3.4 DL –驱动电平
驱动电平是指电子振荡器提供以及晶体耗散的功率。晶体制造商数据表中指定的最大驱动电平通常是晶体在不损
坏或显著缩短使用寿命的情况下可以耗散的最大驱动电平。另一方面，电子振荡器指定的驱动电平是它可以提供
的最大功率。电子振荡器提供的实际功率不一定是最大功率，具体取决于晶体和电路板元件。
如果电子振荡器的实际驱动电平超过晶体的最大驱动电平规格，则应安装阻尼电阻器 (Rd) 以限制电流并降低晶体
的功率耗散。请注意，Rd 会降低电路增益；因此，应评估要使用的实际值，以确保满足启动和持续振荡的所有其
他条件。
7.9.3.4.4 如何选择晶体
请参考晶体振荡器规格：
1. 选择一个晶体频率（例如，20MHz）。
2. 确认晶体的ESR <=50Ω，符合20MHz 的规格。
3. 确认晶体制造商的负载电容要求位于6pF 和12pF 之间，符合20MHz 的规格。
• 如前所述，CL1 和CL2 是串联的；因此，如果CL1 = CL2，则有效负载电容CL = [CL1]/2。
• 在此基础上加上电路板寄生效应会得到CL = [CL1]/2 + 杂散电容
4. 确认晶体的最大驱动电平>= 1mW。如果不满足此要求，则可以使用阻尼电阻Rd。请参阅DL - 驱动电平，了
解使用Rd 时要考虑的其他要点。
7.9.3.4.5 测试
建议用户让晶体制造商使用其电路板对晶体进行完整表征，以确保晶体始终启动并保持振荡。
下面简要概述了可执行的一些测量：
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由于晶体电路对电容非常敏感，建议不要将示波器探针连接到 X1 和 X2。如果必须使用示波器探针来监测
X1/X2，则应使用电容小于1pF 的有源探针。
频率
1. 在XCLKOUT 上引出XTAL。
2. 测量该频率作为晶体频率。
负电阻
1. 在XCLKOUT 上引出XTAL。
2. 在负载电容器之间放置一个与晶体串联的电位器。
3. 增加电位器的电阻，直到XCLKOUT 上的时钟停止。
4. 该电阻加上晶体的实际ESR 就是电振荡器的负电阻。
启动时间
1. 关闭XTAL。
2. 在XCLKOUT 上引出XTAL。
3. 开启XTAL 并测量XCLKOUT 上的时钟保持在45% 和55% 占空比范围内所需的时间。
7.9.3.4.6 常见问题和调试提示
晶体无法启动
• 浏览如何选择晶体部分，确保没有违规。
晶体需要很长时间才能启动
• 如果安装了阻尼电阻Rd，则其过高。
• 如果未安装阻尼电阻，则晶体ESR 过高或由于高负载电容而导致总电路增益过低。
7.9.3.4.7 晶体振荡器规格
7.9.3.4.7.1 晶体振荡器参数
最小值
最大值
单位
pF
12
24
7
CL1、CL2
负载电容
C0
pF
晶振并联电容
7.9.3.4.7.2 晶振等效串联电阻(ESR) 要求
对于晶振等效串联电阻(ESR) 需求表：
1. 晶振并联电容(C0) 应小于或等于7pF。
2. ESR = 负电阻/3
表7-8. 晶振等效串联电阻(ESR) 要求
最大ESR (Ω)
(CL1 = CL2 = 12pF)
最大ESR (Ω)
(CL1 = CL2 = 24pF)
晶体频率(MHz)
10
12
14
16
18
20
55
50
50
45
45
45
110
95
90
75
65
50
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Negative Resistance vs. 10MHz Crystal
3000
C0 (pF)
1
2500
2000
1500
1000
500
3
5
7
9
0
2
4
6
8
10
12
14
16
Effective CL (pF)
图7-22. 10MHz 时的负电阻变化
Negative Resistance vs. 20MHz Crystal
1600
1400
1200
1000
800
600
400
200
0
C0 (pF)
1
3
5
7
9
2
4
6
8
10
12
14
16
Effective CL (pF)
图7-23. 20MHz 时的负电阻变化
7.9.3.4.7.3 晶体振荡器电气特性
在推荐的工作条件下（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
ESR 最大值= 110Ω
CL1 = CL2 = 24pF
C0 = 7pF
f = 10MHz
启动时间(1)
4
ms
ESR 最大值= 50Ω
CL1 = CL2 = 24pF
C0 = 7pF
f = 20 MHz
2
ms
1
mW
晶振驱动电平(DL)
(1) 启动时间取决于晶体和振荡电路元件。TI 建议晶体供应商使用所选晶体来表征应用。
7.9.3.5 内部振荡器
为了减少电路板生产成本和缩短应用开发时间，所有 F28004x 器件都包含两个独立的内部振荡器，称为
INTOSC1 和 INTOSC2。默认情况下，两个振荡器都在上电时启用。INTOSC2 设置为系统参考时钟 (OSCCLK)
源，INTOSC1 设置为备用时钟源。INTOSC1 也可以手动配置为系统参考时钟(OSCCLK)。节7.9.3.5.1 提供了内
部振荡器的电气特征以确定该模块是否符合应用的计时要求。
7.9.3.5.1 INTOSC 特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
fINTOSC
9.7
10
10.3
MHz
频率，INTOSC1 和INTOSC2
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在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
30°C，标称
VDD
±0.1%
室温下的频率稳定性
fINTOSC-STABILITY
30°C
±0.2%
VDD 上的频率稳定性
频率稳定性
3%
20
–3%
tINT0SC-ST
µs
启动和趋稳时间
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7.9.4 闪存参数
表7-9 列出了不同时钟源和频率下所需的最低闪存等待状态。
表7-9. 不同CPUCLK 频率下所需的最低闪存等待状态(FRDCNTL[RWAIT])
闪存存储体/泵处于LPM，或进入/退出LPM
活动→睡眠→活动，或
活动→待机→活动
CPUCLK (MHz)
闪存读取、执行、编程或擦除
4
3
2
1
0
0
5
4
3
2
1
0
80 < CPUCLK ≤100
60 < CPUCLK ≤80
40 < CPUCLK ≤60
20 < CPUCLK ≤40
10 < CPUCLK ≤20
CPUCLK ≤10
F28004x 器件具有经改进的 128 位预取缓冲器，可在不同等待状态下提供更高的闪存代码执行效率。图 7-24 和
图 7-25 展示了该系列器件与采用 64 位预取缓冲器的上一代器件在不同等待状态设置下的典型效率比较情况。使
用预取缓冲器时的等待状态执行效率将取决于应用软件中存在的分支数量。此处提供了线性代码和 if-then-else 代
码的两个示例。
100%
90%
80%
70%
60%
50%
40%
30%
100%
95%
90%
85%
80%
75%
70%
65%
60%
55%
Flash with 64-Bit Prefetch
Flash with 128-Bit Prefetch
Flash with 64-Bit Prefetch
Flash with 128-Bit Prefetch
0
1
2
3
4
5
0
1
2
3
4
5
Wait State
Wait State
D005
D006
图7-24. 具有大量32 位浮点数学指令的应用程序代码
图7-25. 具有16 位If-Else 指令的应用程序代码
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表7-10 列出了闪存参数。
表7-10. 闪存参数
参数
最小值
典型值
最大值
单位
150
300
100
µs
128 数据位+ 16 ECC 位
8KB 扇区
编程时间(1)
50
15
ms
ms
小于25 个W/E 周期的擦除时间(2)
1000 个W/E 周期的擦除时间(2)
2000 个W/E 周期的擦除时间(2)
20K 个W/E 周期的擦除时间(2)
每个扇区的Nwec 写入/擦除周期
8KB 扇区
100
25
350
ms
8KB 扇区
30
600
ms
8KB 扇区
120
4000
20000
100000
ms
8KB 扇区
周期
周期
年
整个闪存（整合所有扇区）的Nwec 写入/擦除周期(3)
retention 数据保持持续时间(TJ = 85oC)
20
t
(1) 编程时间是最大器件频率下的值。编程时间包括闪存状态机的开销，但不包括将以下内容传输到RAM 的时间：
•使用闪存API 对闪存进行编程的代码
•闪存API 本身
•要编程的闪存数据
换言之，此表中显示的时间是指器件RAM 中的所有必需代码/数据都变为可用状态并准备好进行编程之后的
相应时间。所用JTAG 调试探头的速度对传输时间有显著影响。
编程时间的计算以在指定的工作频率下一次编程144 位为基础。编程时间包含CPU
对编程的验证。写入/擦除(W/E) 循环不会缩短编程时间，但会缩短擦除时间，因此在此处针对25 个W/E 周期、1K 个W/E 周期、2K
个W/E 周期和20K 个W/E 周期提供了相应的擦除时间。
擦除时间包括由CPU 对编程的验证，不涉及任何数据传输。
(2) 擦除时间包含CPU 对擦除的验证。
(3) 每个扇区本身只能被擦除/编程20,000 次。如果选择使用EEPROM 等一个或多个扇区，则可以仅对这些扇区（仍然限制为20,000 个周
期）进行擦除/编程，而无需对整个闪存进行擦除/编程。因此，从器件的角度来看，W/E 周期的总数可能超过20,000 个周期。但是，这
个数字最多不应超过100,000 个周期。
备注
主阵列闪存编程必须与64 位地址边界对齐，并且每个64 位字在每个写/擦除周期只能编程一次。
DCSM OTP 编程必须与128 位地址边界对齐，并且每个128 位字只能编程一次。例外包括：
1. DCSM OTP 中的DCSM Zx-LINKPOINTER1 和Zx-LINKPOINTER2 值应一起编程，并且可以按照
DCSM 操作的要求一次编程1 位。
2. DCSM OTP 中的DCSM Zx-LINKPOINTER3 值可以在64 位边界上一次编程1 位，以便与Zx-
PSWDLOCK 区别开，后者只能编程一次。
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7.9.5 仿真/JTAG
JTAG（IEEE 标准 1149.1-1990 标准测试访问端口和边界扫描架构）端口有四个专用引脚：TMS、TDI、TDO 和
TCK。cJTAG（针对简化引脚和增强功能测试访问端口以及边界扫描架构的IEEE 标准1149.7-2009）端口，是一
个只需要两个引脚（TMS 和 TCK）的紧凑型 JTAG 接口，此接口可实现多路复用为传统 GPIO35 (TDI) 和
GPIO37 (TDO) 引脚的其他器件功能。
通常情况下，当 MCU 目标和 JTAG 接头之间的距离小于 6 英寸 (15.24cm)，并且 JTAG 链上没有其他器件时，
JTAG 信号上不需要缓冲器。否则，每个信号都应被缓冲。此外，对于大多数 10MHz 下的 JTAG 调试探针操作，
JTAG 信号上不需要串联电阻器。但是，如果需要高仿真速度（35MHz 左右），则应在每个 JTAG 信号上串联
22Ω电阻。
JTAG 调试探针头的 PD（电源检测）端子应连接到电路板 3.3V 电源。接头 GND 终端应连接至电路板接地。
TDIS（电缆断开感应）也应连接至电路板接地。JTAG 时钟应从接头TCK 输出终端环回到接头的RTCK 输入终端
（以通过 JTAG 调试探针检测时钟连续性）。此 MCU 不支持 14 引脚和 20 引脚仿真接头上的 EMU0 和 EMU1
信号。这些信号应始终通过一对2.2kΩ至4.7kΩ（取决于调试器端口的驱动强度）的板载上拉电阻在仿真接头处
上拉。通常使用2.2kΩ的阻值。
接头终端 复位 是 JTAG 调试探针接头的开漏输出，通过 JTAG 调试探针命令使电路板元件复位（仅通过 20 引脚
接头可用）。图7-26 显示了如何将14 引脚JTAG 接头连接到MCU 的JTAG 端口信号图7-27 显示了如何连接到
20 引脚JTAG 接头。20 引脚JTAG 接头终端EMU2、EMU3 和EMU4 未使用，应接地。
有关硬件断点和观察点的更多信息，请参阅CCS 中C28x 的硬件断点和观察点。
有关JTAG 仿真的更多信息，请参阅XDS 目标连接指南。
备注
JTAG 测试数据输入 (TDI) 是引脚的默认多路复用器选择。默认情况下，内部上拉处于禁用状态。如果
此引脚被用作 JTAG TDI，应该启用内部上拉电阻器或在电路板上增加一个外部上拉电阻器来避免悬空
输入。在cJTAG 选项中，此引脚可用作GPIO。
JTAG 测试数据输出 (TDO) 是引脚的默认多路复用器选择。默认情况下，内部上拉处于禁用状态。当没
有 JTAG 活动时，TDO 函数将处于三态条件，使此引脚悬空。应启用内部上拉或在电路板上添加外部
上拉，以避免GPIO 输入悬空。在cJTAG 选项中，此引脚可用作GPIO。
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Distance between the header and the target
should be less than 6 inches (15.24 cm).
3.3 V
2.2 kΩ
3.3 V
10 kΩ
3.3 V
10 kΩ
2
1
TMS
TMS
TRST
TDI(A)
TDI
TDIS
KEY
3
5
4
GND
MCU
100 Ω
6
3.3 V
PD
TDO(A)
TDO
RTCK
TCK
EMU0
GND
GND
GND
EMU1
7
8
9
10
12
14
11
13
TCK
4.7 kΩ
4.7 kΩ
3.3 V
A. cJTAG 选项不需要TDI 和TDO 连接，这些引脚可用作GPIO。
3.3 V
图7-26. 连接到14 引脚JTAG 接头
Distance between the header and the target
should be less than 6 inches (15.24 cm).
3.3 V
2.2 kΩ
3.3 V
10 kΩ
3.3 V
10 kΩ
2
1
TMS
TMS
TRST
TDI(A)
TDI
TDIS
KEY
GND
3
5
4
MCU
100 Ω
6
3.3V
PD
TDO(A)
TDO
GND
GND
GND
EMU1
GND
EMU3
GND
7
8
9
10
12
14
16
18
20
RTCK
TCK
11
13
15
17
19
TCK
Ω
4.7 kΩ
4.7 k
3.3 V
EMU0
RESET
EMU2
EMU4
3.3 V
Open
Drain
A low pulse from the JTAG debug probe
can be tied with other reset sources
to reset the board.
GND
GND
A. cJTAG 选项不需要TDI 和TDO 连接，这些引脚可用作GPIO。
图7-27. 连接到20 引脚JTAG 接头
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7.9.5.1 JTAG 电气数据和时序
节7.9.5.1.1 列出了JTAG 时序要求。节7.9.5.1.2 列出了JTAG 开关特征。图7-28 显示了JTAG 时序。
7.9.5.1.1 JTAG 时序要求
编号
最小值
最大值
单位
1
tc(TCK)
66.66
ns
周期时间，TCK
1a
1b
tw(TCKH)
26.66
26.66
13
ns
ns
脉冲持续时间，TCK 高电平（tc 的40%）
脉冲持续时间，TCK 低电平（tc 的40%）
TDI 有效至TCK 高电平的输入设置时间
TMS 有效至TCK 高电平的输入设置时间
从TCK 高电平至TDI 有效的输入保持时间
从TCK 高电平至TMS 有效的输入保持时间
tw(TCKL)
tsu(TDI-TCKH)
tsu(TMS-TCKH)
th(TCKH-TDI)
th(TCKH-TMS)
3
4
ns
ns
13
7
7
7.9.5.1.2 JTAG 开关特征
在推荐的工作条件下（除非另有说明）
编号
参数
最小值
最大值
单位
2
td(TCKL-TDO)
6
25
ns
TCK 低电平到TDO 有效的延迟时间
7.9.5.1.3 JTAG 时序图
1
1a
1b
TCK
TDO
2
3
4
TDI/TMS
图7-28. JTAG 时序
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7.9.5.2 cJTAG 电气数据和时序
节7.9.5.2.1 列出了cJTAG 时序要求。节7.9.5.2.2 列出了cJTAG 开关特性。图7-29 显示了cJTAG 时序。
7.9.5.2.1 cJTAG 时序要求
编号
最小值
最大值
单位
1
tc(TCK)
100
ns
周期时间，TCK
1a
1b
tw(TCKH)
40
40
15
15
2
ns
ns
ns
ns
ns
ns
脉冲持续时间，TCK 高电平（tc 的40%）
脉冲持续时间，TCK 低电平（tc 的40%）
TMS 有效至TCK 高电平的输入设置时间
输入设置时间，TMS 有效至TCK 低电平
从TCK 高电平至TMS 有效的输入保持时间
输入保持时间，从TCK 低电平至TMS 有效
tw(TCKL)
tsu(TMS-TCKH)
tsu(TMS-TCKL)
th(TCKH-TMS)
th(TCKL-TMS)
3
4
2
7.9.5.2.2 cJTAG 开关特性
在建议运行条件下测得（除非另有说明）
编号
参数
最小值
最大值
单位
2
5
td(TCKL-TMS)
6
20
ns
延迟时间，TCK 低电平到TMS 有效的时间
延迟时间，TCK 高电平到TMS 禁用的时间
tdis(TCKH-TMS)
20
ns
7.9.5.2.3 cJTAG 时序图
1
1a
1b
2
3
3
4
4
5
TCK
TMS Input
TMS Output
TMS Input
TMS
图7-29. cJTAG 时序
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7.9.6 GPIO 电气数据和时序
外设信号与通用输入/输出(GPIO) 信号多路复用。复位时，GPIO 引脚配置为输入。对于特定的输入，用户还能选
择输入限定周期的数量来滤除不必要的噪声干扰。
GPIO 模块包含输出 X-BAR，其允许将各种内部信号路由到 GPIO 多路复用器位置中的 GPIO 上，并表示为
OUTPUTXBARx。GPIO 模块还包含输入 X-BAR，用于将来自任何 GPIO 输入的信号路由到不同的 IP 块，例如
ADC、eCAP、ePWM 和外部中断。更多详细信息，请参阅 TMS320F28004x 实时微控制器技术参考手册 中的
“X-BAR”一章。
7.9.6.1 GPIO - 输出时序
节7.9.6.1.1 列出了通用输出开关特性。图7-30 显示了通用输出时序。
7.9.6.1.1 通用输出开关特征
在推荐的工作条件下（除非另有说明）
参数
最小值
最大值
单位
除GPIO23_VSW 外的
所有GPIO
tr(GPIO)
8(1)
ns
上升时间，GPIO 从低电平切换至高电平
除GPIO23_VSW 外的
所有GPIO
tf(GPIO)
fGPIO
8(1)
25
ns
下降时间，GPIO 从高电平切换至低电平
MHz
切换频率，除GPIO23_VSW 外的所有GPIO
(1) 上升时间和下降时间随负载而变化。这些值假定负载为40pF。
GPIO
tr(GPIO)
tf(GPIO)
图7-30. 通用输出时序
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7.9.6.2 GPIO - 输入时序
节7.9.6.2.1 列出了通用输入时序要求。图7-31 显示了采样模式。
7.9.6.2.1 通用输入时序要求
表7-11. 通用输入时序要求
最小值
最大值
单位
周期
周期
周期
QUALPRD=0
1tc(SYSCLK)
2tc(SYSCLK)*QUALPRD
tw(SP)*(n(1)-1)
tw(SP)
采样周期
QUALPRD≠0
tw(IQSW)
输入限定符采样窗口
脉冲持续时间，GPIO 低电平/高电平
2tc(SYSCLK)
同步模式
(2)
tw(GPI)
tw(IQSW) + tw(SP) + 1tc(SYSCLK)
带输入限定符
(1) “n”代表由GPxQSELn 寄存器定义的合格样片的数量。
(2) 对于tw(GPI)，对低电平有效信号在VIL 至VIL 之间测量脉宽，而高电平有效信号，在VIH 至VIH 之间测量脉宽。
(A)
GPIO Signal
GPxQSELn = 1,0 (6 samples)
1
1
0
0
0
0
0
0
0
1
0
0
0
1
1
1
1
1
1
1
1
1
tw(SP)
Sampling Period determined
by GPxCTRL[QUALPRD](B)
tw(IQSW)
(SYSCLK cycle * 2 * QUALPRD) * 5(C)
Sampling Window
SYSCLK
QUALPRD = 1
(SYSCLK/2)
(D)
Output From
Qualifier
A. 输入限定符将忽略此短时脉冲波干扰。QUALPRD 位字段指定了限定采样周期。该位字段可以在00 至0xFF 之间变化。如果
QUALPRD=00，那么采样周期为1 个SYSCLK 周期。对于任何其他的“n”值，限定采样周期为2n SYSCLK 周期（也就是说，在每2n
个SYSCLK 周期上，GPIO 引脚将被采样）。
B. 通过GPxCTRL 寄存器选择的限定周期会应用于包含8 个GPIO 引脚的组。
C. 此限定块可取3 个或者6 个样片。GPxQSELn 寄存器选择使用哪种采样模式。
D. 在所示的示例中，为了使限定器检测到变化，输入应该在10 个SYSCLK 周期或者更长周期内保持稳定。换句话说，输入应该在(5 ×
QUALPRD × 2) 个SYSCLK 周期内保持稳定。这将确保有5 个采样周期用于检测。由于外部信号是异步驱动的，因此13 SYSCLK 宽的
脉冲确保了可靠的识别。
图7-31. 采样模式
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TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.9.6.3 输入信号的采样窗口宽度
下述小节总结了各种输入限定符配置下的输入信号的采样窗口宽度。
采样频率表明相对于SYSCLK 对信号进行采样的频率。
如果QUALPRD ≠0，采样频率= SYSCLK/(2 × QUALPRD)
如果QUALPRD=0，则采样频率= SYSCLK
如果QUALPRD≠0，则采样周期= SYSCLK 周期× 2 × QUALPRD
在上面的等式中，SYSCLK 周期表示SYSCLK 的时间周期。
如果QUALPRD=0，则采样周期= SYSCLK 周期
在给定的采样窗口中，采取输入信号的 3 个或者 6 个样片来确定信号的有效性。这是由写入到 GPxQSELn 寄存
器的值确定的。
情况1：
使用3 个样片进行限定
如果QUALPRD≠0，则采样窗口宽度=（SYSCLK 周期x 2 x QUALPRD）× 2
如果QUALPRD=0，则采样窗口宽度=（SYSCLK 周期）x 2
情况2：
使用6 个样片进行限定
如果QUALPRD≠0，则采样窗口宽度=（SYSCLK 周期x 2 x QUALPRD）× 5
如果QUALPRD=0，则采样窗口宽度=（SYSCLK 周期）x 5
图7-32 显示了通用输入时序。
SYSCLK
GPIOxn
tw(GPI)
图7-32. 通用输入时序
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7.9.7 中断
C28x CPU 有 14 条外设中断线路，其中两条（INT13 和 INT14）分别直接连接到 CPU 计时器 1 和 2。其余 12
条通过增强型外设中断扩展 (ePIE) 模块连接到外设中断信号。ePIE 将多达 16 个外设中断多路复用到每条 CPU
中断线路中。它还会扩展矢量表以允许每个中断都有自己的ISR。这使得CPU 能够支持大量外设。
中断路径分为三级：外设、ePIE 和 CPU。每一级都有其自身的使能和标志寄存器。该系统允许 CPU 处理一个中
断并让其他中断挂起，在软件中实施嵌套中断并确定其优先级，以及在某些关键任务期间禁用中断。
图7-33 所示为该器件的中断架构。
TINT0
TIMER0
LPMINT
LPM Logic
WAKEINT
NMI
NMI module
WD
WDINT
CPU
INPUTXBAR4
XINT1 Control
XINT2 Control
XINT3 Control
XINT4 Control
XINT5 Control
GPIO0
GPIO1
...
...
GPIOx
INT1
to
INT12
INPUTXBAR5
INPUTXBAR6
INPUTXBAR13
INPUTXBAR14
ePIE
Input
X-BAR
TINT1
TINT2
TIMER1
TIMER2
ERAD
INT13
INT14
Peripherals
See ePIE Table.
RTOSINT
图7-33. 器件中断架构
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7.9.7.1 外部中断(XINT) 电气数据和时序
节 7.9.7.1.1 列出了外部中断时序要求。节 7.9.7.1.2 列出了外部中断开关特性。节 7.9.7.1.3 显示了外部中断时
序。
7.9.7.1.1 外部中断时序要求
最小值
最大值
单位
周期
2tc(SYSCLK)
同步
tw(INT)
脉冲持续时间，INT 输入低电平/高电平
带限定器(1)
tw(IQSW) + tw(SP) + 1tc(SYSCLK)
(1) 有关输入限定符参数的说明，请参阅节7.9.6.2.1。
7.9.7.1.2 外部中断开关特性
在建议运行条件下测得（除非另有说明）
参数(1)
最小值
最大值
单位
周期
延时时间，INT 低电平/高电平到中断矢量提取的时间(2)
td(INT)
tw(IQSW) + 14tc(SYSCLK)
tw(IQSW) + tw(SP) + 14tc(SYSCLK)
(1) 有关输入限定符参数的说明，请参阅节7.9.6.2.1。
(2) 这是假设ISR 是在单周期存储器中。
7.9.7.1.3 中断时序图
tw(INT)
XINT1, XINT2, XINT3,
XINT4, XINT5
td(INT)
Address bus
(internal)
Interrupt Vector
图7-34. 外部中断时序
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7.9.8 低功率模式
该器件具有停机和空闲两种时钟门控低功耗模式。此器件不支持待机模式。更多详细信息，请参阅
TMS320F28004x 实时MCU 器件勘误表。
更多有关所有低功耗模式的详细信息以及进入和退出过程，请参阅 TMS320F28004x 实时微控制器技术参考手册
的“低功耗模式”一节。
7.9.8.1 时钟门控低功耗模式
该器件上的空闲和停机模式与其他 C28x 器件上的类似。表 7-12 描述了进入任何一种时钟门控低功耗模式时对系
统的影响。
表7-12. 时钟门控低功耗模式对器件的影响
模块/
时钟域
HALT
IDLE（闲置）
SYSCLK
CPUCLK
运行
门控
运行
运行
供电
供电
供电
供电
供电
门控
门控
连接到PERx.SYSCLK 的模块的时钟
门控
WDCLK
PLL
如果CLKSRCCTL1.WDHALTI = 0，则进行门控
软件必须在进入HALT 之前关闭PLL。
如果CLKSRCCTL1.WDHALTI = 0，则断电
如果CLKSRCCTL1.WDHALTI = 0，则断电
供电
INTOSC1
INTOSC2
闪存(1)
XTAL(2)
供电
(1) 在任何LPM 下，闪存模块不会由硬件断电。如果应用需要，可使用软件将其断电。有关更多信息，请参阅TMS320F28004x 实时微控
制器技术参考手册中“系统控制”一章的“闪存和OTP 存储器”一节。
(2) 在任何LPM 下，XTAL 不会由硬件断电。它可以通过软件将XTALCR.OSCOFF 位设置为1 来断电。如果不需要XTAL，可以在应用程
序中的任何时间完成此操作。
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7.9.8.2 低功耗模式唤醒时序
节7.9.8.2.1 列出了停机模式时序要求，节7.9.8.2.2 列出了开关特性，图7-35 所示为停机模式的时序图。
7.9.8.2.1 空闲模式时序要求
最小值 最大值
单位
周期
无输入限定器(1)
带输入限定器(1)
2tc(SYSCLK)
tw(WAKE)
脉冲持续时间，外部唤醒信号
2tc(SYSCLK) + tw(IQSW)
(1) 有关输入限定符参数的说明，请参阅节7.9.6.2.1。
7.9.8.2.2 空闲模式开关特性
在推荐的运行条件下测得（除非另有说明）
参数
最小
值
测试条件
最大值
单位
周期
外部唤醒信号到程序恢复执行的延迟时间(2)
无输入限定器(1)
带输入限定器(1)
无输入限定器(1)
带输入限定器(1)
40tc(SYSCLK)
• 从闪存唤醒
– 处于有效活动状态的闪存模块
40tc(SYSCLK) + tw(WAKE)
(3)
td(WAKE-IDLE)
6700tc(SYSCLK)
• 从闪存唤醒
6700tc(SYSCLK) (3) + tw(WAKE)
– 处于睡眠状态的闪存模块
无输入限定器(1)
带输入限定器(1)
25tc(SYSCLK)
• 从RAM 唤醒
25tc(SYSCLK) + tw(WAKE)
(1) 有关输入限定符参数的说明，请参阅节7.9.6.2.1。
(2) 这个时间是在IDLE 指令之后立即开始指令执行的时间。ISR（由唤醒信号触发）的执行涉及额外延迟。
(3) 该值基于闪存上电时间，其是SYSCLK 频率、闪存等待状态(RWAIT) 和FPAC1[PSLEEP]的函数。更多信息，请参阅
TMS320F28004x 实时微控制器技术参考手册的“闪存/OTP 和泵功率模式及唤醒”一节。
7.9.8.2.3 空闲模式时序图
td(WAKE-IDLE)
Address/Data
(internal)
XCLKOUT
tw(WAKE)
WAKE(A)
A. WAKE 可以是任何启用的中断、WDINT 或XRSn。IDLE 指令执行后，在唤醒信号生效前需要5 个OSCCLK 周期（最少）的延迟。
图7-35. 空闲进入和退出时序图
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节7.9.8.2.4 列出了停机模式时序要求，节7.9.8.2.5 列出了开关特性，图7-36 所示为停机模式的时序图。
7.9.8.2.4 停机模式时序要求
最小值
最大值
单位
周期
周期
脉冲持续时间，GPIO 唤醒信号(1)
脉冲持续时间，XRSn 唤醒信号(1)
tw(WAKE-GPIO)
tw(WAKE-XRS)
toscst + 2tc(OSCCLK)
toscst+8tc(OSCCLK)
(1) 对于将X1/X2 用于OSCCLK 的应用，用户必须表征其特定的振荡器启动时间，因为它取决于器件外部的电路/布局。更多信息，请参阅
晶体振荡器电气特性。对于使用INTOSC1 或INTOSC2 作为OSCCLK 的应用，请参阅内部振荡器关于toscst 的信息。振荡器启动时间
不适用于在X1 引脚上使用单端晶振的应用，因为它由器件外部供电。
7.9.8.2.5 停机模式开关特征
在推荐的工作条件下（除非另有说明）
参数
最小值
最大值
单位
周期
td(IDLE-XCOS)
16tc(INTOSC1)
IDLE 指令被执行到XCLKOUT 停止的延迟时间
外部唤醒信号结束到CPU 程序执行重新开始的延迟时间
• 从闪存唤醒
75tc(OSCCLK)
– 激活状态中的闪存模块
td(WAKE-HALT)
周期
• 从闪存唤醒
(1)
17500tc(OSCCLK)
– 睡眠状态中的闪存模块
• 从RAM 唤醒
75tc(OSCCLK)
(1) 该值基于闪存上电时间，其是SYSCLK 频率、闪存等待状态(RWAIT) 和FPAC1[PSLEEP]的函数。更多信息，请参阅
TMS320F28004x 实时微控制器技术参考手册的“闪存/OTP 和泵功率模式及唤醒”一节。
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7.9.8.2.6 停机模式时序图
(C)
(F)
(A)
(B)
(D)(E)
HALT
(G)
Device
Status
HALT
Flushing Pipeline
Normal
Execution
GPIOn
td(WAKE-HALT)
tw(WAKE-GPIO)
OSCCLK
Oscillator Start-up Time
XCLKOUT
td(IDLE-XCOS)
A. 执行IDLE 指令以将器件置于停机模式。
B. LPM 块响应HALT 信号，SYSCLK 在关闭之前最多保持16 个INTOSC1 时钟周期。此延迟使CPU 流水线和其他待处理的操作能够正确
刷新。
C. 到外设的时钟被关闭并且PLL 被关断。如果一个石英晶振或者陶瓷谐振器被用作时钟源，内部振荡器也被关断。器件现在处于停机模
式，并且功耗非常低。可以在停机模式中保持零引脚内部振荡器（INTOSC1 和INTOSC2）以及看门狗处于活动中。为实现这一点，需
要向CLKSRCCTL1.WDHALTI 写入1。IDLE 指令执行后，在唤醒信号生效前需要5 个OSCCLK 周期（最少）的延迟。
D. 当GPIOn 引脚（用于使器件脱离HALT 模式）被驱动为低电平时，振荡器被打开并且振荡器唤醒序列被启动。只有当振荡器稳定时，
GPIO 才应被驱动为高电平。这使得在PLL 锁序列期间提供洁净的时钟信号。由于GPIO 引脚的下降沿会以异步方式开始唤醒过程，因
此在进入停机模式之前和在此模式期间，应该注意保持低噪声环境。
E. 馈送到GPIO 引脚的唤醒信号必须符合最小脉冲宽度要求。此外，此信号不能有毛刺。如果噪声信号馈送到GPIO 引脚，器件的唤醒行为
将是不确定的并且在随后的唤醒脉冲中器件可能不会退出低功耗模式。
F. 当内核的CLKIN 已启用时，器件将在一些延迟后响应中断（如果已启用）。现在退出停机模式。
G. 恢复正常运行。
H. 用户必须在停机唤醒时重新锁定PLL，以确保稳定的PLL 锁定。
图7-36. 停机模式进入和退出时序图
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7.10 模拟外设
本节介绍了模拟子系统模块。
该器件上的模拟模块包括ADC、PGA、温度传感器、缓冲DAC 和CMPSS。
模拟子系统具有以下特性：
• 灵活的电压基准
– ADC 以VREFHIx 和VREFLOx 引脚为基准。
• VREFHIx 引脚电压可由外部驱动或由内部带隙电压基准生成。
• 内部电压基准范围可选为0V 至3.3V 或0V 至2.5V。
• 缓冲DAC 以VREFHIx 和VREFLOx 为基准。
– 或者，这些DAC 可以以VDAC 引脚和VSSA 为基准。
• 比较器DAC 以VDDA 和VSSA 为基准。
– 或者，这些DAC 可以以VDAC 引脚和VSSA 为基准。
• 灵活地使用引脚
– 缓冲DAC 输出、比较器子系统输入、PGA 功能和数字输入与ADC 输入进行多路复用
– 内部连接到所有ADC 上的VREFLO，用于偏移量自校准
图7-37 显示了100 引脚PZ LQFP 的模拟子系统方框图。
图7-38 显示了64 引脚PM LQFP 的模拟子系统方框图。
图7-39 显示了56 引脚RSH VQFN 的模拟子系统方框图。
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VREFHIA
VREFHIB, VREFHIC
VREFLOA
VREFLOB, VREFLOC
Comparator Subsystem 1
CMP1_HP
CTRIP1H
Digital
Filter
CMP1_HN
VDDA or VDAC
CTRIPOUT1H
VREFHI VDAC
DACREFSEL
DAC12
DAC12
Misc. Analog
CTRIP1L
Digital
Filter
A0/B15/C15/DACA_OUT
A1/DACB_OUT
CMP1_LN
CMP1_LP
CTRIPOUT1L
Temp
Sensor
AIO
I
12-bit
Buffered
DAC-A
DACA_OUT
Comparator Subsystem 2
CMP2_HP
CMP2_HN
CTRIP2H
Digital
Filter
VDDA or VDAC
CTRIPOUT2H
Analog Group 1
Reference Circuit A
ANAREFASEL
DAC12
DAC12
A3
A2/B6/PGA1_OF
C0
AIO
CTRIP2L
Digital
Filter
CMP2_LN
CMP2_LP
PGA1
PGA3
PGA5
Vref
CTRIPOUT2L
PGA1_IN
PGA1_GND
CMPSS1
Input MUX
REFLO
Comparator Subsystem 3
CMP3_HP
CMP3_HN
CTRIP3H
Analog Group 3
Digital
Filter
VDDA or VDAC
CTRIPOUT3H
B3/VDAC
B2/C6/PGA3_OF
C2
AIO
REFHI
DAC12
DAC12
ADC Inputs
A0 to A15
PGA3_IN
PGA3_GND
ADC-A
12-bits
CTRIP3L
Digital
Filter
CMPSS3
Input MUX
CMP3_LN
CMP3_LP
CTRIPOUT3L
REFLO
Analog Group 5
Comparator Subsystem 4
CMP4_HP
CMP4_HN
CTRIP4H
Digital
Filter
AIO
A6/PGA5_OF
C4
PGA5_IN
PGA5_GND
VDDA or VDAC
CTRIPOUT4H
VREFHI VDAC
DACREFSEL
DAC12
DAC12
CMPSS5
Input MUX
CTRIP4L
Digital
Filter
CMP4_LN
CMP4_LP
CTRIPOUT4L
12-bit
Buffered
DAC-B
DACB_OUT
Comparator Subsystem 5
Analog Group 2
CMP5_HP
CMP5_HN
CTRIP5H
Digital
Filter
A5
A4/B8/PGA2_OF
C1
AIO
VDDA or VDAC
CTRIPOUT5H
Reference Circuit B
ANAREFBSEL
PGA2
PGA4
PGA6
DAC12
DAC12
PGA2_IN
CMPSS2
Input MUX
PGA2_GND/
PGA4_GND/
PGA6_GND/
CTRIP5L
Digital
Filter
Vref
CMP5_LN
CMP5_LP
CTRIPOUT5L
REFLO
Analog Group 4
Comparator Subsystem 6
CMP6_HP
CMP6_HN
AIO
B4/C8/PGA4_OF
C3/PGA4_IN
CTRIP6H
Digital
Filter
VDDA or VDAC
CTRIPOUT6H
REFHI
CMPSS4
Input MUX
ADC Inputs
B0 to B15
DAC12
DAC12
ADC-B
12-bits
CTRIP6L
Digital
Filter
CMP6_LN
CMP6_LP
Analog Group 6
CTRIPOUT6L
A9
A8/PGA6_OF
REFLO
AIO
Comparator Subsystem 7
CMP7_HP
CMP7_HN
C5/PGA6_IN
CTRIP7H
Digital
Filter
CMPSS6
Input MUX
VDDA or VDAC
CTRIPOUT7H
DAC12
DAC12
CTRIP7L
Digital
Filter
CMP7_LN
CMP7_LP
CTRIPOUT7L
Analog Group 7
B0
A10/B1/C10/PGA7_OF
C14
AIO
PGA7
PGA7_IN
PGA7_GND
REFHI
CMPSS7
Input MUX
ADC Inputs
C0 to C15
ADC-C
12-bits
REFLO
CMPSS
Inputs
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图7-37. 模拟子系统方框图（100 引脚PZ LQFP）
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VREFHIA
VREFLOA
Comparator Subsystem 1
CMP1_HP
CMP1_HN
CTRIP1H
Digital
Filter
VDDA or VDAC
CTRIPOUT1H
VREFHI VDAC
DACREFSEL
DAC12
DAC12
Misc. Analog
CTRIP1L
Digital
Filter
A0/B15/C15/DACA_OUT
A1/DACB_OUT
CMP1_LN
CMP1_LP
CTRIPOUT1L
Temp
Sensor
AIO
12-bit
Buffered
DAC-A
DACA_OUT
Comparator Subsystem 2
CMP2_HP
CMP2_HN
CTRIP2H
Digital
Filter
VDDA or VDAC
CTRIPOUT2H
Analog Group 1
Reference Circuit A
ANAREFASEL
DAC12
DAC12
AIO
A2/B6/PGA1_OF
CTRIP2L
Digital
Filter
CMP2_LN
CMP2_LP
PGA1
PGA3
PGA5
Vref
CTRIPOUT2L
C0/PGA1_IN
PGA1_GND/
PGA3_GND/
PGA5_GND/
CMPSS1
Input MUX
REFLO
Comparator Subsystem 3
CMP3_HP
CMP3_HN
CTRIP3H
Analog Group 3
Digital
Filter
VDDA or VDAC
CTRIPOUT3H
B3/VDAC
B2/C6/PGA3_OF
AIO
REFHI
DAC12
DAC12
ADC Inputs
A0 to A15
C2/PGA3_IN
ADC-A
12-bits
CTRIP3L
Digital
Filter
CMPSS3
Input MUX
CMP3_LN
CMP3_LP
CTRIPOUT3L
REFLO
Analog Group 5
Comparator Subsystem 4
CMP4_HP
CMP4_HN
CTRIP4H
Digital
Filter
AIO
A6/PGA5_OF
C4/PGA5_IN
VDDA or VDAC
CTRIPOUT4H
VREFHI VDAC
DACREFSEL
DAC12
DAC12
CMPSS5
Input MUX
CTRIP4L
Digital
Filter
CMP4_LN
CMP4_LP
CTRIPOUT4L
12-bit
Buffered
DAC-B
DACB_OUT
Comparator Subsystem 5
Analog Group 2
CMP5_HP
CMP5_HN
CTRIP5H
Digital
Filter
AIO
A4/B8/PGA2_OF
VDDA or VDAC
CTRIPOUT5H
PGA2
DAC12
DAC12
C1/PGA2_IN
PGA2_GND/
PGA4_GND/
PGA6_GND/
CMPSS2
Input MUX
CTRIP5L
Digital
Filter
CMP5_LN
CMP5_LP
CTRIPOUT5L
Analog Group 4
AIO
B4/C8/PGA4_OF
C3/PGA4_IN
PGA4
REFHI
CMPSS4
Input MUX
ADC Inputs
B0 to B15
ADC-B
12-bits
REFLO
Comparator Subsystem 7
CMP7_HP
CMP7_LP
PGA6(A)
CTRIP7H
Digital
Filter
VDDA or VDAC
CTRIPOUT7H
DAC12
DAC12
CTRIP7L
Digital
Filter
CTRIPOUT7L
Analog Group 7
AIO
A10/B1/C10
REFHI
CMPSS7
Input MUX
ADC Inputs
C0 to C15
ADC-C
12-bits
REFLO
CMPSS
Inputs
Copyright © 2017, Texas Instruments Incorporated
A. 此PGA 在该封装上没有输入/输出连接，但应与具有共享PGA 地的其他PGA 同时启用和禁用。
图7-38. 模拟子系统方框图（64 引脚PM LQFP）
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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VREFHIA
VREFLOA
Comparator Subsystem 1
CMP1_HP
CTRIP1H
Digital
Filter
CMP1_HN
VDDA or VDAC
CTRIPOUT1H
VREFHI VDAC
DACREFSEL
DAC12
DAC12
Misc. Analog
CTRIP1L
Digital
Filter
A0/B15/C15/DACA_OUT
A1/DACB_OUT
CMP1_LN
CMP1_LP
CTRIPOUT1L
Temp
Sensor
AIO
12-bit
Buffered
DAC-A
DACA_OUT
Comparator Subsystem 2
CMP2_HP
CMP2_HN
CTRIP2H
Digital
Filter
VDDA or VDAC
CTRIPOUT2H
Analog Group 1
Reference Circuit A
ANAREFASEL
DAC12
DAC12
AIO
A2/B6/PGA1_OF
CTRIP2L
Digital
Filter
CMP2_LN
CMP2_LP
PGA1
Vref
CTRIPOUT2L
C0/PGA1_IN
PGA1_GND/
PGA3_GND/
PGA5_GND/
CMPSS1
Input MUX
REFLO
Comparator Subsystem 3
CMP3_HP
CMP3_HN
CTRIP3H
Analog Group 3
Digital
Filter
VDDA or VDAC
CTRIPOUT3H
B3/VDAC
B2/C6/PGA3_OF
AIO
REFHI
DAC12
DAC12
ADC Inputs
A0 to A15
PGA3
C2/PGA3_IN
ADC-A
12-bits
CTRIP3L
Digital
Filter
CMPSS3
Input MUX
CMP3_LN
CMP3_LP
CTRIPOUT3L
REFLO
Comparator Subsystem 4
CMP4_HP
CMP4_HN
CTRIP4H
Digital
Filter
VDDA or VDAC
CTRIPOUT4H
VREFHI VDAC
DACREFSEL
PGA5(A)
DAC12
DAC12
CTRIP4L
Digital
Filter
CMP4_LN
CMP4_LP
CTRIPOUT4L
12-bit
Buffered
DAC-B
DACB_OUT
Analog Group 2
AIO
A4/B8/PGA2_OF
PGA2
C1/PGA2_IN
PGA2_GND/
PGA4_GND/
PGA6_GND/
CMPSS2
Input MUX
Analog Group 4
AIO
B4/C8/PGA4_OF
C3/PGA4_IN
PGA4
REFHI
CMPSS4
Input MUX
ADC Inputs
B0 to B15
ADC-B
12-bits
REFLO
Comparator Subsystem 7
CMP7_HP
CMP7_LP
PGA6(A)
CTRIP7H
Digital
Filter
VDDA or VDAC
CTRIPOUT7H
DAC12
DAC12
CTRIP7L
Digital
Filter
CTRIPOUT7L
Analog Group 7
AIO
A10/B1/C10
REFHI
CMPSS7
Input MUX
ADC Inputs
C0 to C15
ADC-C
12-bits
REFLO
CMPSS
Inputs
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A. 此PGA 在该封装上没有输入/输出连接，但应与具有共享PGA 地的其他PGA 同时启用和禁用。
图7-39. 模拟子系统方框图（56 引脚RSH VQFN）
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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图 7-40 显示了模拟组连接。请参阅模拟引脚和内部连接 表，了解每个封装的每个组的特定连接。模拟信号说明
表提供了模拟信号的说明。
CMPSSx Input MUX
CMPxHPMX
PGAx_OF
Gx_ADCC
PGAx_IN
CMPx_HP0
CMPx_HP1
CMPx_HP2
CMPx_HP3
CMPx_HP4
0
1
2
3
4
CMPx_HP
Gx_ADCAB
CMPxHNMX
CMPxLNMX
Gx_ADCAB
Gx_ADCC
CMPx_HN0
CMPx_HN1
0
1
CMPx_HN
CMPx_LN
Gx_ADCAB
Gx_ADCC
CMPx_LN0
CMPx_LN1
0
1
CMPxLPMX
PGAx_OF
Gx_ADCC
PGAx_IN
CMPx_LP0
CMPx_LP1
CMPx_LP2
CMPx_LP3
CMPx_LP4
0
1
2
3
4
CMPx_LP
Gx_ADCAB
Gx_ADCAB
PGAx_OF
Gx_ADCC
Gx_ADCAB
PGAx_OF
Gx_ADCC
AIO(B)
AIO(B)
AIO(B)
PGACTL[FILTRESSEL]
RFILTER
(A)
(C)
VDDA
PGAx_IN
+
PGACTL[PGAEN]
PGAx
PGAx_OUT
œ
VSSA
RGND
ROUT
PGAx_GND
PGACTL[GAIN]
A. 在较低引脚数的封装中，Gx_ADCC 的输入将与PGA 输入共用一个引脚。如果未使用PGA 输入，则ADCC 输入可允许将该引脚用作
ADC 输入、负比较器输入或数字输入。
B. AIO 仅支持数字输入模式。
C. PGA RFILTER 路径在某些器件版本上不可用。有关详细信息，请参阅TMS320F28004x 实时MCU 器件勘误表。
图7-40. 模拟组连接
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表7-13. 模拟引脚和内部连接
始终连接（无多路复用器）
比较器子系统（多路复用器）
封装
AIO 输入
引脚名称
组名称
100
PZ
64
56
ADCA
ADCB
ADCC
PGA
DAC
高正
高负
低正
低负
PM RSH
VREFHIA
VREFHIB
VREFHIC
VREFLOA
VREFLOB
VREFLOC
-
-
-
-
-
-
25
24
27
26
16
17
14
A13
15
B13
C13
CMP1
模拟组1
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
A3
G1_ADCAB
PGA1_OF
10
9
A3
A2
AIO233
AIO224
AIO237
= 3
= 0
= 3
= 0
HPMXSEL
= 0
LPMXSEL
= 0
A2/B6/PGA1_OF
9
8
10
9
B6
PGA1_OF
PGA1_IN
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
C0
G1_ADCC
PGA1_IN
19
18
14
C0
= 1
= 1
= 1
= 1
12
10
HPMXSEL
= 2
LPMXSEL
= 2
PGA1_IN
PGA1_GN
D
PGA1_GND
-
PGA1_GND
PGA1_OUT(1)
PGA1_OU
T
HPMXSEL
= 4
LPMXSEL
= 4
A11
B7
CMP2
模拟组2
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
A5
G2_ADCAB
PGA2_OF
35
36
29
30
32
A5
A4
AIO234
AIO225
AIO238
= 3
= 0
= 3
= 0
HPMXSEL
= 0
LPMXSEL
= 0
A4/B8/PGA2_OF
23
18
20
21
16
18
B8
PGA2_OF
PGA2_IN
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
C1
G2_ADCC
PGA2_IN
C1
= 1
= 1
= 1
= 1
HPMXSEL
= 2
LPMXSEL
= 2
PGA2_IN
PGA2_GN
D
PGA2_GND
-
PGA2_GND
PGA2_OUT(1)
PGA2_OU
T
HPMXSEL
= 4
LPMXSEL
= 4
A12
B9
CMP3
模拟组3
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
B3/VDAC
B2/C6/PGA3_OF
C2
G3_ADCAB
PGA3_OF
G3_ADCC
PGA3_IN
8
7
8
7
7
B3
B2
VDAC
AIO242
AIO226
AIO244
= 3
= 0
= 3
= 0
HPMXSEL
= 0
LPMXSEL
= 0
6
C6
C2
PGA3_OF
PGA3_IN
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
21
20
= 1
= 1
= 1
= 1
13
11
HPMXSEL
= 2
LPMXSEL
= 2
PGA3_IN
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表7-13. 模拟引脚和内部连接(continued)
始终连接（无多路复用器）
比较器子系统（多路复用器）
封装
AIO 输入
引脚名称
组名称
100
PZ
64
56
ADCA
ADCB
ADCC
PGA
DAC
高正
高负
低正
低负
PM RSH
PGA3_GN
D
PGA3_GND
PGA3_GND
15
10
9
PGA3_OU
T
HPMXSEL
= 4
LPMXSEL
= 4
-
PGA3_OUT(1)
B10
C7
CMP4
模拟组4
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
B5
G4_ADCAB
PGA4_OF
B5
B4
AIO243
AIO227
AIO245
= 3
= 0
= 3
= 0
HPMXSEL
= 0
LPMXSEL
= 0
B4/C8/PGA4_OF
39
31
32
24
19
20
22
17
18
C8
C3
PGA4_OF
PGA4_IN
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
C3
G4_ADCC
PGA4_IN
= 1
= 1
= 1
= 1
HPMXSEL
= 2
LPMXSEL
= 2
PGA4_IN
PGA4_GN
D
PGA4_GND
-
PGA4_GND
PGA4_OUT(1)
PGA4_OU
T
HPMXSEL
= 4
LPMXSEL
= 4
B11
C9
CMP5
模拟组5
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
A7
G5_ADCAB
PGA5_OF
A7
A6
AIO235
AIO228
AIO239
= 3
= 0
= 3
= 0
HPMXSEL
= 0
LPMXSEL
= 0
A6/PGA5_OF
6
6
PGA5_OF
PGA5_IN
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
C4
G5_ADCC
PGA5_IN
17
16
13
C4
= 1
= 1
= 1
= 1
11
10
HPMXSEL
= 2
LPMXSEL
= 2
PGA5_IN
PGA5_GN
D
PGA5_GND
-
PGA5_GND
PGA5_OUT(1)
9
PGA5_OU
T
HPMXSEL
= 4
LPMXSEL
= 4
A14
CMP6
模拟组6
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
A9
G6_ADCAB
PGA6_OF
G6_ADCC
PGA6_IN
38
37
A9
A8
AIO236
AIO229
AIO240
= 3
= 0
= 3
= 0
HPMXSEL
= 0
LPMXSEL
= 0
A8/PGA6_OF
C5
PGA6_OF
PGA6_IN
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
C5
= 1
= 1
= 1
= 1
28
32
HPMXSEL
= 2
LPMXSEL
= 2
PGA6_IN
PGA6_GND
PGA6_GN
D
PGA6_GND
20
18
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表7-13. 模拟引脚和内部连接(continued)
始终连接（无多路复用器）
比较器子系统（多路复用器）
封装
AIO 输入
引脚名称
组名称
100
PZ
64
56
ADCA
ADCB
ADCC
PGA
DAC
高正
高负
低正
低负
PM RSH
PGA6_OU
T
HPMXSEL
= 4
LPMXSEL
= 4
-
PGA6_OUT(1)
A15
CMP7
模拟组7
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
B0
G7_ADCAB
PGA7_OF(2)
G7_ADCC
41
40
44
43
42
B0
B1
AIO241
AIO230
AIO246
= 3
= 0
= 3
= 0
HPMXSEL
= 0
LPMXSEL
= 0
A10/B1/C10/PGA7_OF
25
23
A10
C10
C14
PGA7_OF
PGA7_IN
HPMXSEL HNMXSEL LPMXSEL LNMXSEL
C14
= 1
= 1
= 1
= 1
HPMXSEL
= 2
LPMXSEL
= 2
PGA7_IN
PGA7_IN
PGA7_GN
D
PGA7_GND
-
PGA7_GND
PGA7_OUT(1)
PGA7_OU
T
HPMXSEL
= 4
LPMXSEL
= 4
B12
B15
C11
其他模拟
DACA_OU
T
A0/B15/C15/DACA_OUT
A1/DACB_OUT
23
22
15
14
13
12
A0
A1
C15
C12
AIO231
DACB_OU
T
AIO232
AIO247
C12
-
温度传感器(1)
B14
(1) 仅限内部连接；不连接到器件引脚。
(2) 64 引脚和56 引脚封装不提供PGA 功能。
表7-14. 模拟信号说明
信号名称
说明
AIOx
ADC 引脚上的数字输入
Ax
ADC A 输入
ADC B 输入
ADC C 输入
Bx
Cx
CMPx_DACH
CMPx_DACL
CMPx_HNy
CMPx_HPy
CMPx_LNy
CMPx_LPy
DACx_OUT
PGAx_GND
PGAx_IN
比较器子系统高电平DAC 输出
比较器子系统低电平DAC 输出
比较器子系统高电平比较器负输入
比较器子系统高电平比较器正输入
比较器子系统低电平比较器负输入
比较器子系统低电平比较器正输入
缓冲DAC 输出
PGA 接地
PGA 输入
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表7-14. 模拟信号说明(continued)
信号名称
PGAx_OF
说明
滤波器的PGA 输出
到内部ADC 的PGA 输出
内部温度传感器
PGAx_OUT
温度传感器
片上DAC 的可选外部基准电压。无论是用于ADC 输入还是DAC 基准，此引脚上有一个连接至VSSA 且无法禁
用的100pF 电容器。如果将此引脚用作片上DAC 的基准，请在此引脚上放置至少一个1µF 电容器。
VDAC
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.10.1 模数转换器(ADC)
此处描述的 ADC 模块是分辨率为 12 位的逐次逼近 (SAR) 型 ADC。本节将转换器的模拟电路称为“内核”，包
括通道选择 MUX、采样保持 (S/H) 电路、逐次逼近电路、电压基准电路和其他模拟支持电路。转换器的数字电路
被称为“包装器”，包括用于可编程转换的逻辑、结果寄存器、模拟电路接口、外设总线接口、后处理电路以及
其他片上模块接口。
每个 ADC 模块都包含一个采样保持 (S/H) 电路。ADC 模块被设计成在同一个芯片上重复多次，从而实现多个
ADC 的同步采样或独立运行。ADC 包装器基于转换启动 (SOC)（请参阅 TMS320F28004x 实时微控制器技术参
考手册中“模数转换器(ADC)”一章的“SOC 工作原理”部分）。
每个ADC 具有以下特性：
• 分辨率：12 位
• 由VREFHI/VREFLO 设定的比例式外部基准
• 2.5V 或3.3V 的可选内部基准电压
• 单端信号指示
• 多达16 个通道的输入多路复用器
• 16 个可配置SOC
• 16 个可单独寻址的结果寄存器
• 多个触发源
– S/W：软件立即启动
– 所有ePWM：ADCSOC A 或B
– GPIO XINT2
– CPU 计时器0/1/2
– ADCINT1/2
• 四个灵活的PIE 中断
• 突发模式触发选项
• 四个后处理块，每块具有：
– 饱和偏移量校准
– 设定点计算的误差
– 具有中断和ePWM 跳变功能的高电平、低电平和过零比较
– 触发至采样延迟采集
备注
并非每个通道都可以从所有ADC 输出引脚。请参阅节6 以确定可用的通道。
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ADC 内核和ADC 包装器的方框图如图7-41 所示。
Analog-to-Digital Core
Analog-to-Digital Wrapper Logic
Input Circuit
SOCx (0-15)
CHSEL
[15:0]
[15:0]
[15:0]
SOC Arbitration
& Control
ACQPS
CHSEL
ADCIN0
ADCIN1
ADCIN2
ADCIN3
ADCIN4
ADCIN5
ADCIN6
ADCIN7
ADCIN8
ADCIN9
ADCIN10
ADCIN11
ADCIN12
ADCIN13
ADCIN14
ADCIN15
0
1
ADCSOC
2
3
.
.
.
.
.
.
4
5
ADCCOUNTER
TRIGGER[15:0]
6
VIN
+
DOUT
7
8
VIN-
9
10
11
12
13
14
15
SOC Delay
Timestamp
Trigger
Timestamp
Converter
S/H Circuit
RESULT
-
+
ADCPPBxOFFCAL
ꢀ
saturate
+
ADCPPBxOFFREF
-
ADCPPBxRESULT
ADCEVT
ꢀ
VREFHI
Event
Logic
CONFIG
ADCEVTINT
Bandgap
Reference Circuit
1.65-V Output
(3.3-V Range)
or
1
Post Processing Block (1-4)
Interrupt Block (1-4)
0
2.5-V Output
(2.5-V Range)
ADCINT1-4
VREFLO
Analog System Control
ANAREFSEL
ANAREFx2PSSEL
Reference Voltage Levels
图7-41. ADC 模块方框图
7.10.1.1 结果寄存器映射
系统中每个存储器总线控制器的ADC 结果和 ADC PPB 结果是相同的。总线控制器包括特定器件系列和器件型号
上的 CPU、CLA 和 DMA。对于每个总线控制器，无需进行访问配置即可读取结果寄存器，并且在多个总线控制
器尝试同时读取ADC 结果时不会发生争用。
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7.10.1.2 ADC 可配置性
一些 ADC 配置由 SOC 单独控制，而其他配置则由每个 ADC 模块全局控制。表 7-15 汇总了基本的 ADC 选项及
其可配置性级别。
表7-15. ADC 选项和配置级别
选项
可配置性
每模块(1)
时钟
不可配置（仅限12 位分辨率）
不可配置（仅限单端信号模式）
每模块
分辨率
信号模式
基准电压源
触发源
按照SOC(1)
按照SOC
转换后的通道
采集窗口持续时间
EOC 位置
突发模式
按照SOC(1)
每模块
每模块(1)
(1) 将这些值以不同方式写入不同的ADC 模块可能会导致ADC 异步工作。有关ADC 何时同步或异步工
作的指导，请参阅TMS320F28004x 实时微控制器技术参考手册中“模数转换器(ADC)”一章的
“确保同步工作”部分。
7.10.1.2.1 信号模式
ADC 支持单端信号模式。在单端模式中，以 VREFLO 为基准通过单个引脚 (ADCINx)对转换器的输入电压进行采
样。图7-42 显示了单端信号模式。
Pin Voltage
VREFHI
VREFHI
ADCINx
ADCINx
ADC
VREFHI/2
VREFLO
VREFLO
(VSSA)
Digital Output
2n - 1
ADC Vin
0
图7-42. 单端信号模式
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7.10.1.3 ADC 电气数据和时序
表5-41 列出了ADC 工作条件。表5-42 列出了ADC 电气特性。
7.10.1.3.1 ADC 运行条件
在自然通风条件下的工作温度范围内测得（除非另有说明）
参数
ADCCLK（源自PERx.SYSCLK）
采样率
测试条件
最小值
典型值
最大值
单位
MHz
5
50
100MHz SYSCLK
3.45
MSPS
采样窗口持续时间（由ACQPS 和PERx.SYSCLK
设置）(1)
75
ns
具有50Ω或更小的Rs
VREFHI
2.4
VDDA
V
V
V
V
V
V
V
V
2.5 或3.0
1.65
外部基准
内部基准电压= 3.3V 范围
内部基准电压= 2.5V 范围
VREFHI(2)
2.5
VREFLO
VSSA
VSSA
VSSA
VDDA
3.3
VREFHI - VREFLO
2.4
外部基准
0
0
内部基准电压= 3.3V 范围
内部基准电压= 2.5V 范围
外部基准
2.5
转换范围
VREFLO
VREFHI
(1) 采样窗口还必须至少达到1 个ADCCLK 周期的长度，才能确保ADC 正确运行。
(2) 在内部基准模式下，基准电压由器件从VREFHI 引脚驱动。在此模式下，用户不应将电压驱动到引脚中。
备注
工作过程中，ADC 输入应保持低于 VDDA + 0.3V。如果ADC 输入超过此电平，器件内部的 VREF 可能
会受到干扰，这可能会影响使用相同VREF 的其他ADC 或DAC 输入的结果。
备注
VREFHI 引脚必须保持低于 VDDA + 0.3V，以确保正常工作。如果 VREFHI 引脚超过此电平，可能会
激活阻塞电路，并且VREFHI 的内部值可能会在内部浮动至0V，从而导致 ADC 转换或DAC 输出不正
确。
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7.10.1.3.2 ADC 特性
在自然通风条件下的工作温度范围内测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
通用
100MHz SYSCLK
10.1
11 ADCCLK
ADCCLK 转换周期
500
µs
µs
外部基准模式
内部基准模式
5000
上电时间
在2.5V 和3.3V 范围之间切换时采用内部基准模
式。
5000
µs
VREFHI 输入电流(1)
内部基准电容值(2)
外部基准电容值(2)
直流特性
130
µA
µF
µF
2.2
2.2
45
5
–45
-5
内部基准电压
外部基准
LSB
增益误差
±3
±2
5
LSB
LSB
LSB
LSB
LSB
LSB
LSB
–5
偏移量误差
±2
通道间增益误差
通道间偏移量误差
ADC 间增益误差
ADC 间偏移量误差
DNL 误差
±2
±4
所有ADC 的VREFHI 和VREFLO 都相同
所有ADC 的VREFHI 和VREFLO 都相同
±2
±0.5
±1.0
1
2
1
>–1
-2
INL 误差
-1
VREFHI = 2.5V，同步ADC
VREFHI = 2.5V，异步ADC
LSB
ADC 间隔离
不支持
交流特性
68.8
60.1
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自X1
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
INTOSC
SNR(3)
dB
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
X1，VDD 由内部直流/直流稳压器供电(4)
67.5
THD(3)
VREFHI = 2.5V，fin = 100kHz
-80.6
79.2
68.5
dB
dB
SFDR(3)
VREFHI = 2.5V，fin = 100kHz
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自X1
SINAD(3)
dB
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
INTOSC
60.0
11.0
11.0
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
X1，单个ADC
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
X1，同步ADC
ENOB(3)
位
VREFHI = 2.5V，fin = 100kHz，SYSCLK 源自
X1，异步ADC
不支持
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7.10.1.3.2 ADC 特性(continued)
在自然通风条件下的工作温度范围内测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
60
VDD = 1.2V 直流+ 100mV
直流至正弦（1kHz 时）
57
VDD = 1.2V 直流+ 100mV
直流至正弦（300kHz 时）
PSRR
dB
VDDA = 3.3V 直流+ 200mV
直流至正弦（1kHz 时）
60
57
VDDA = 3.3V 直流+ 200mV
正弦（900kHz 时）
(1) 当ADC 输入大于VDDA 时，VREFHI 上的负载电流会增加。这会导致转换不准确。
(2) 最好使用封装尺寸为0805 或更小的陶瓷电容器。可接受高达±20% 的容差。
(3) 作为减少电容耦合和串扰的最佳实践的一部分，与ADC 输入和VREFHI 引脚相邻的引脚上的IO 活动已尽可能减少。
(4) 直流/直流稳压器对ADC 的噪声影响在很大程度上取决于PCB 布局。
7.10.1.3.3 ADC 输入模型
表7-16 和图7-43 给出了ADC 输入特性。
表7-16. 编辑模型参数
说明
基准模式
值
请参阅表7-17
500Ω
Cp
寄生输入电容
采样开关电阻
全部
外部基准，2.5V 内部基准
3.3V 内部基准
Ron
860Ω
12.5pF
外部基准，2.5V 内部基准
3.3V 内部基准
Ch
Rs
采样电容器
标称源阻抗
7.5pF
50Ω
全部
ADC
ADCINx
Rs
Switch
Ron
AC
Cp
Ch
VREFLO
图7-43. 输入模型
应将此输入模型与实际信号源阻抗配合使用， 以确定采集窗口持续时间。有关更多信息， 请参阅
TMS320F28004x 实时微控制器技术参考手册 中“模数转换器 (ADC)”一章的“选择采集窗口持续时间”部分。
有关充电共享驱动电路的更多信息，请参阅C2000 ADC 的充电共享驱动电路应用报告。有关改进ADC 输入电路
的建议，请参阅C2000 MCU 的ADC 输入电路评估应用报告。
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表7-17 列出了每个通道上的寄生电容。
表7-17. 每通道寄生电容
Cp (pF)
ADC 通道
比较器已禁用
12.7
13.7
9.2
比较器已启用
15.2
16.2
11.7
9.4
ADCINA0
ADCINA1
ADCINA2
ADCINA3
ADCINA4
ADCINA5
ADCINA6
ADCINA7
ADCINA8
ADCINA9
ADCINA10
ADCINB0
ADCINB1
ADCINB2
ADCINB3(1)
ADCINB4
ADCINB5
ADCINB6
ADCINB8
ADCINB15
ADCINC0
ADCINC1
ADCINC2
ADCINC3
ADCINC4
ADCINC5
ADCINC6
ADCINC8
ADCINC10
ADCINC12
ADCINC14
ADCINC15
6.9
9.2
11.7
10
7.5
8.0
10.5
9.5
7.0
10.0
8.1
12.5
10.6
11.8
9.6
9.3
7.1
9.3
11.8
12.1
128.1
11.3
9.6
9.6
125.6
8.8
7.1
9.2
11.7
11.7
15.2
8.9
9.2
12.7
6.4
6.1
8.6
5.24
5.5
7.74
8
6.2
8.7
5.6
8.1
9.6
12.1
11.3
11.8
6.6
8.8
9.3
4.1
4.5
7
12.7
15.2
(1) 该引脚还用于为COMPDAC 和GPDAC 提供基准电压，并包含一个内部去耦电容器。
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7.10.1.3.4 ADC 时序图
图7-44 显示了在下列假设下两个SOC 的ADC 转换时序：
• SOC0 和SOC1 配置为使用相同的触发器。
• 触发发生时，没有其他SOC 正在转换或挂起。
• 轮循指针处于使SOC0 首先转换的状态。
• ADCINTSEL 配置为在SOC0 的转换结束时设置一个ADCINT 标志（该标志是否传播到CPU 以引起中断由
PIE 模块中的配置决定）。
表7-18 列出了ADC 时序参数的说明。表7-19 列出了ADC 时序。
Sample n
Input on SOC0.CHSEL
Input on SOC1.CHSEL
Sample n+1
ADC S+H
SOC0
SOC1
SYSCLK
ADCCLK
ADCTRIG
ADCSOCFLG.SOC0
ADCSOCFLG.SOC1
ADCRESULT0
Sample n
(old data)
(old data)
ADCRESULT1
Sample n+1
ADCINTFLG.ADCINTx
tSH
tLAT
tEOC
tINT
图7-44. ADC 时序
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表7-18. ADC 时序参数
参数
说明
S+H 窗口的持续时间。
在该窗口结束时，S+H 电容器上的值则变为待转换成数字值的电压。持续时间由(ACQPS + 1) 个SYSCLK 周期
计算得出。ACQPS 可以为每个SOC 单独配置，因此对于不同的SOC，tSH 不一定相同。
tSH
注意：无论器件时钟设置如何，S+H 电容器上的值都将在S+H 窗口结束前大约5ns 时被采集。
从S+H 窗口结束到ADC 结果锁存到ADCRESULTx 寄存器的时间。
tLAT
如果在此时间之前读取ADCRESULTx 寄存器，将返回之前的转换结果。
tEOC
从S+H 窗口结束到下一个ADC 转换的S+H 窗口可以开始的时间。后续采样可以在锁存转换结果之前开始。
从S+H 窗口结束到设置ADCINT 标志（如果已配置）的时间。
如果设置了ADCCTL1 寄存器中的INTPULSEPOS 位，tINT 将与锁存到结果寄存器中的转换结果相一致。
如果INTPULSEPOS 位为0，tINT 将与S+H 窗口的结束相一致。如果tINT 触发读取ADC 结果寄存器（直接通
过DMA 读取或通过触发读取结果的ISR 来间接读取），必须注意确保读取发生在结果锁存之后（否则，将读取
之前的结果）。
tINT
如果INTPULSEPOS 位为0，并且ADCINTCYCLE 寄存器中的OFFSET 域不为0，则在设置ADCINT 标志之
前会有OFFSET SYSCLK 周期的延迟。此延迟可用于在采样准备就绪时进入ISR 或触发DMA。
表7-19. ADC 时序
ADCCLK 预分频
SYSCLK 周期
ADCCLK 周期
tEOC
(1)
(2)
tEOC
11
tLAT
tINT(EARLY)
tINT(LATE)
11
ADCCTL2 [预分频]
比率ADCCLK:SYSCLK
0
2
1
2
3
4
5
6
7
8
13
1
1
1
1
1
1
1
1
11
21
31
41
51
61
71
81
23
34
44
55
65
76
86
21
10.5
4
31
10.3
6
41
10.3
8
51
10.2
10
12
14
61
10.2
71
10.1
81
10.1
(1) 请参阅“ADC：DMA 读取过时结果”公告，位于TMS320F28004x 实时MCU 器件勘误表。
(2) 默认情况下，如果INTPULSEPOS 为0，则tINT 在S+H 窗口后的一个SYSCLK 周期内发生。这可以通过写入ADCINTCYCLE 寄存器
的OFFSET 域来改变。
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7.10.2 可编程增益放大器(PGA)
可编程增益放大器(PGA) 用于放大输入电压，以提高下游ADC 和CMPSS 模块的有效分辨率。
集成的 PGA 有助于使传统上需要外部独立放大器的许多控制应用降低成本和设计工作量。通过片上集成可确保
PGA 与下游ADC 及CMPSS 模块兼容。软件可选增益和滤波器设置使PGA 能够满足各种性能需求。
该PGA 具有以下特性：
• 四种可编程增益模式：3 倍、6 倍、12 倍、24 倍
• 由VDDA 和VSSA 进行内部供电
• 支持使用PGA_GND 引脚进行开尔文接地连接
• 使用嵌入式串联电阻进行RC 滤波
PGA 中的有源器件是一个嵌入式运算放大器，通过内部反馈电阻配置为同相放大器。这些内部反馈电阻值经过配
对以产生软件可选的电压增益。
器件引脚上有三个PGA 信号：
• PGA_IN 是PGA 运算放大器的正输入。施加到该引脚的信号将被PGA 放大。
• PGA_GND 是PGA_IN 信号的开尔文接地基准。理想情况下，PGA_GND 基准等于VSSA；但是，PGA 可以
容忍VSSA 的小失调电压。
• PGA_OF 支持使用RC 元件进行运算放大器输出滤波。经滤波后的信号可由内部ADC 和CMPSS 模块进行采
样和监控。PGA RFILTER 路径在某些器件版本上不可用。更多信息，请参阅TMS320F28004x 实时MCU 器
件勘误表。
PGA_OUT 是运算放大器输出端的内部信号。它可由内部 ADC 和 CMPSS 模块进行采样和监控。图 7-45 所示为
PGA 方框图。
VDDA
PGA_IN
+
PGACTL[PGAEN]
PGA_OUT
Op Amp
VSSA
To ADC and CMPSS
To ADC and CMPSS
RFILTER
œ
PGACTL[FILTRESSEL]
RGND
ROUT
PGA_GND
PGACTL[GAIN]
PGA_OF
图7-45. PGA 方框图
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7.10.2.1 PGA 电气数据和时序
节7.10.2.1.1 列出了PGA 的运行条件。节7.10.2.1.2 列出了PGA 的特征。
7.10.2.1.1 PGA 运行条件
在建议运行条件下测得（除非另有说明）
参数
PGA 输出范围(1)
PGA GND 范围
测试条件
最小值
典型值
最大值
VDDA –0.35
200
单位
VSSA + 0.35
V
-50
mV
最小ADC S+H
（无滤波器；增益= 3、6、
12）
稳定在±1 ADC LSB 精度范
围内
160
ns
最小ADC S+H
（无滤波器；增益= 24）
稳定在±2 ADC LSB 精度范
围内
200
ns
(1) 这是PGA 的线性输出范围。PGA 可以输出此范围以外的电压，但电压将不呈线性。
7.10.2.1.2 PGA 特征
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
通用
3、6、12、24
增益设置
2
nA
输入偏置电流
短路电流
35
mA
满量程阶跃响应（无滤波
器）
稳定在±2 ADC LSB 精度范
围内
450
10
ns
µs
V/µs
V/µs
V/µs
V/µs
kΩ
建立时间
压摆率
RGND
增益开关
增益：3
增益：6
增益：12
增益：24
增益：3
增益：6
增益：12
增益：24
增益：3
增益：6
增益：12
增益：24
增益：3
增益：6
增益：12
增益：24
15
31
61
78
20
37
73
98
9
4.5
kΩ
2.25
1.125
18
kΩ
kΩ
R 输出
kΩ
22.5
24.75
25.875
kΩ
kΩ
kΩ
RFILT
40
50
Ω
80
100
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7.10.2.1.2 PGA 特征(continued)
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
Ω
145
190
234
滤波电阻目标
RFILT = 200Ω
117
95
71
55
31
153
125
96
188
154
120
98
RFILT = 160Ω
RFILT = 130Ω
RFILT = 100Ω
RFILT = 80Ω
RFILT = 50Ω
Ω
Ω
Ω
77
Ω
49
66
Ω
500
µs
上电时间
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7.10.2.1.2 PGA 特征(continued)
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
直流特征(5)
增益误差(1)
-0.5
-0.8
0.5
0.8
%
%
增益= 3、6、12
增益：24
±0.004
%/C
增益温度系数
失调误差(2)
失调温度系数
直流代码扩展
AC 特征
1.5
mV
–1.5
以输入为基准
以输入为基准
±5.5
2.5
µV/C
12b LSB
30
27
MHz
MHz
MHz
MHz
MHz
MHz
MHz
MHz
dB
增益= 3（小信号）
增益= 6（小信号）
增益= 12（小信号）
增益= 24（小信号）
增益= 3（大信号）
增益= 6（大信号）
增益= 12（大信号）
增益= 24（大信号）
直流
13
9
带宽(3)
15
14
9
6
–78
–70
–60
-50
–75
-50
200
THD(4)
CMRR
dB
高达100 kHz
直流
dB
dB
高达100 kHz
直流
dB
PSRR(4)
dB
高达100 kHz
1kHz
噪声PSD(4)
nV/sqrt(Hz)
集成噪声
（以输入为基准）(4)
100
µV
3 Hz 至30 MHz
(1) 包括外部基准模式下的ADC 增益误差。
(2) 包括外部基准模式下的ADC 失调误差。
(3) 3dB 带宽。
(4) PGA 单独的表现。
(5) PGA 的DNL/INL 在ADC 的DNL/INL 容差范围内，因此未单独显示。
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7.10.2.1.3 PGA 典型特征图
图7-46 所示为输入偏置电流与温度间的关系。
备注
对于图7-46，需满足以下条件（除非另有说明）：
• TA=30°C
• VDDA = 3.3V
• VDD = 1.2 V
INPUT BIAS CURRENT vs TEMPERATURE
300
0V INPUT
1.65V INPUT
3.3V INPUT
250
200
150
100
50
0
-50
-100
-40 -20
0
20
40
TEMPERATURE (C)
60
80 100 120 140 160
DPLO
图7-46. 输入偏置电流与温度间的关系
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7.10.3 温度传感器
7.10.3.1 温度传感器电气数据和时序
温度传感器可用于测量器件结温。温度传感器通过与 ADC 的内部连接进行采样，并通过 TI 提供的软件转换为温
度。在对温度传感器进行采样时，ADC 必须满足节7.10.3.1.1 中的采集时间要求。
7.10.3.1.1 温度传感器特征
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
Tacc
tstartup
tSH
±15
°C
温度精度
外部基准
启动时间
（TSNSCTL[ENABLE] 至采
样温度传感器）
500
µs
ns
450
ADC 采样保持时间
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7.10.4 缓冲数模转换器(DAC)
缓冲 DAC 模块由一个内部 12 位 DAC 和一个可以驱动外部负载的模拟输出缓冲器组成。为了驱动比典型值更高
的负载，可以在负载大小和输出电压摆幅之间进行权衡。有关缓冲 DAC 的负载条件，请参阅节 7.10.4.1。缓冲
DAC 是一种通用 DAC，可用于生成直流电压或交流波形，例如正弦波、方波、三角波等。软件写入 DAC 值寄存
器可立即生效，也可以与EPWMSYNCO 事件同步。
每个缓冲DAC 具有以下特性：
• 12 位分辨率
• 可选择的基准电压源
• 使用内部VREFHI 时的X1 和x2 增益模式
• 能够与EPWMSYNCO 同步
图7-47 显示了缓冲DAC 的方框图。
DACCTL[DACREFSEL]
ANAREFx2P5
VDAC
0
DACREF
1.65v
2.5v
0
1
Internal
Reference
Circuit
1
0
1
VREFHI
ANAREFxSEL
VDDA
DACCTL[LOADMODE]
0
SYSCLK
DACVALS
>
Q
Q
D
12-bit
DAC
DACOUT
Amp
(x1 or x2)
DACVALA
1
D
EPWM1SYNCPER
EPWM2SYNCPER
EPWM3SYNCPER
0
1
2
EN
VSSA
VSSA
...
EPWMnSYNCPER
Y
n-1
DACCTL[MODE]
(Select x1 or x2 Gain)
DACCTL[SYNCSEL]
图7-47. DAC 模块方框图
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7.10.4.1 缓冲DAC 电气数据和时序
节7.10.4.1.1 列出了缓冲DAC 运行条件。节7.10.4.1.2 列出了缓冲DAC 电气特性。
7.10.4.1.1 缓冲DAC 运行条件
在建议运行条件下测得（除非另有说明）(1)
参数
电阻负载(2)
容性负载
测试条件
最小值
典型值
最大值
单位
kΩ
pF
V
RL
CL
5
100
VDDA –0.3
VDDA –0.6
VDDA
0.3
0.6
2.4
RL = 5kΩ
RL = 1kΩ
有效输出电压范围(3)
VOUT
V
基准电压(4)
VDAC 或VREFHI
2.5 或3.0
V
(1) 典型值是在VREFHI = 3.3V 和VREFLO = 0V 时测得的，除非另外注明。在VREFHI = 2.5V 和VREFLO = 0V 条件下对最小值和最大
值进行测试或表征。
(2) DAC 可以驱动最小1kΩ的阻性负载，但输出范围会受到限制。
(3) 这是DAC 的线性输出范围。DAC 可以产生此范围以外的电压，但由于缓冲器的原因，输出电压将不呈线性。
(4) 为了获得卓越PSRR 性能，VDAC 或VREFHI 应小于VDDA。
7.10.4.1.2 缓冲DAC 电气特性
在建议运行条件下测得（除非另有说明）(1)
参数
测试条件
最小值
典型值
12
最大值
单位
通用
分辨率
位
-1
1
mV/V
V-ns
负载调整率
毛刺脉冲能量
1.5
在0.3V 至3V 切换后稳定到
2LSB
2
µs
µs
电压输出稳定时间满量程
1.6
电压输出稳定时间第1/4 满量程
在0.3V 至0.75V 切换后稳定
到2LSB
2.8
4.5
328
557
V/µs
ns
从0.3V 到3V 转换的压摆率
5kΩ负载
电压输出压摆率
负载瞬态的稳定时间(6)
基准输入电阻(2)
ns
1kΩ负载
160
200
240
500
VDAC 或VREFHI
外部基准模式
kΩ
µs
TPU
上电时间
5000
µs
内部基准模式
直流特性
偏移
-10
-2.5
-1
10
2.5
1
mV
FSR 百分比
LSB
偏移量误差
增益误差(3)
微分非线性(4)
中点
Gain
DNL
±0.4
±2
已更正端点
已更正端点
INL
5
LSB
–5
积分非线性
交流特性
从100Hz 到100kHz 的积分
噪声
600
µVrms
输出噪声
800
64
10kHz 时的噪声密度
1kHz，200KSPS
1kHz，200KSPS
1kHz，200KSPS
1kHz，200KSPS
nVrms/√Hz
SNR
dB
dB
dB
dB
信噪比
THD
-64.2
66
总谐波失真
SFDR
SINAD
无杂散动态范围
信噪比和失真比
61.7
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7.10.4.1.2 缓冲DAC 电气特性(continued)
在建议运行条件下测得（除非另有说明）(1)
参数
测试条件
最小值
典型值
70
最大值
单位
dB
直流
电源抑制比(5)
PSRR
100kHz
30
dB
(1) 典型值是在VREFHI = 3.3V 和VREFLO = 0V 时测得的，除非另外注明。在VREFHI = 2.5V 和VREFLO = 0V 条件下对最小值和最大
值进行测试或表征。
(2) 每个有源缓冲DAC 模块。
(3) 增益误差是在线性输出范围内计算得出。
(4) DAC 输出是单调输出。
(5) VREFHI = 3.2V，VDDA = 3.3V DC + 100mV 正弦。
(6) 稳定在3LSB 以内。
备注
VDAC 引脚必须保持低于 VDDA + 0.3V，以确保正常运行。如果 VDAC 引脚超过此电平，可能会激活
阻塞电路，并且VDAC 的内部值可能会在内部浮动至0V，从而导致DAC 输出不正确。
备注
VREFHI 引脚必须保持低于 VDDA + 0.3V，以确保正常工作。如果 VREFHI 引脚超过此电平，可能会
激活阻塞电路，并且VREFHI 的内部值可能会在内部浮动至0V，从而导致 ADC 转换或DAC 输出不正
确。
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7.10.4.1.3 缓冲DAC 示意图
图7-48 显示了缓冲DAC 的偏移量。图7-49 显示了缓冲DAC 增益。图7-50 显示了缓冲DAC 线性。
Offset Error
Code 2048
图7-48. 缓冲DAC 偏移
Actual Gain
Ideal Gain
Code 3722
Code 373
Linear Range
(3.3-V Reference)
图7-49. 缓冲DAC 增益
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Linearity Error
Code 3722
Code 373
Linear Range
(3.3-V Reference)
图7-50. 缓冲DAC 线性
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7.10.4.1.4 缓冲DAC 典型特性图
图7-51 至图7-56 显示了一些缓冲 DAC 参数的典型性能。图7-51 显示了 DNL。图7-52 显示了 INL。图7-53 显
示了毛刺脉冲响应（511 至512 DACVAL），图7-54 显示了毛刺脉冲响应（512 至511 DACVAL）。请注意，毛
刺脉冲仅发生在MSB 转换时，最坏的情况是 511 至512 和512 至511 转换。图7-55 显示了 1kΩ 负载瞬态。图
7-56 显示了5kΩ 负载瞬态。
备注
对于图7-51 至图7-56，以下条件适用（除非另有说明）：
• TA=30°C
• VDDA = 3.3V
• VDD = 1.2 V
DNL at VREFHI = 2.5V
INL at VREFHI = 2.5V
0.6
0.4
0.2
0
1.8
1.6
1.4
1.2
1
DACA
DACB
0.8
0.6
0.4
0.2
0
-0.2
-0.4
-0.6
-0.2
-0.4
-0.6
-0.8
-1
DACA
DACB
0
500 1000 1500 2000 2500 3000 3500 4000
DACVAL
0
500 1000 1500 2000 2500 3000 3500 4000
DACVAL
DPLO
DPLO
图7-51. DNL
图7-52. INL
GLITCH RESPONSE at VDAC = 2.5V
511 to 512 DACVAL
GLITCH RESPONSE at VDAC = 2.5V
512 to 511 DACVAL
0.33
0.329
0.328
0.327
0.326
0.325
0.324
0.323
0.322
0.321
0.32
0.325
0.323
0.321
0.319
0.317
0.315
0.313
0.311
0.309
0.307
0.305
0.319
0.318
0.317
0.316
0.315
0
100
200
300
TIME (ns)
400
500
600
0
100
200
300
TIME (ns)
400
500
600
DPLO
DPLO
图7-53. 毛刺脉冲响应–511 至512 DACVAL
图7-54. 毛刺脉冲响应–512 至511 DACVAL
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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1K LOAD TRANSIENT at VDAC = 2.5V
5K LOAD TRANSIENT at VDAC = 2.5V
2.4
2.38
2.36
2.34
2.32
2.3
2.4
2.38
2.36
2.34
2.32
2.3
LOAD CONNECTED
LOAD CONNECTED
2.28
2.26
2.24
2.22
2.2
2.28
2.26
2.24
2.22
2.2
0
100
200
300
400
TIME (ns)
500
600
700
800
0
100
200
300
400
TIME (ns)
500
600
700
800
DPLO
DPLO
图7-55. 1kΩ负载瞬态
图7-56. 5kΩ负载瞬态
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7.10.5 比较器子系统(CMPSS)
每个 CMPSS 包含两个比较器、两个参考 12 位 DAC、两个数字滤波器和一个斜坡发生器。比较器在每个模块中
用“H”或“L”表示，其中“H”和“L”分别代表高电平和低电平。每个比较器都会生成一个数字输出，指示正
输入上的电压是否大于负输入上的电压。比较器的正输入可由外部引脚或由PGA 驱动。负输入可由外部引脚或可
编程基准 12 位 DAC 驱动。每个比较器输出都会通过一个可编程的数字滤波器，该滤波器可以去除伪跳变信号。
如果不需要滤波，也可以使用未滤波的输出。斜坡发生器电路可用于控制子系统中高电平比较器的基准 12 位
DAC 值。每个 CMPSS 模块有两个输出。这两个输出在连接到 ePWM 模块或 GPIO 引脚之前通过数字滤波器和
交叉开关。图7-57 显示了CMPSS 连接性。
Comparator Subsystem 1
CTRIP1H
CTRIP1L
CTRIP2H
CTRIP2L
CMP1_HP
CMP1_HN
CTRIP1H
Digital
Filter
VDDA or VDAC
CTRIPOUT1H
DAC12
DAC12
CTRIP1L
Digital
Filter
CMP1_LN
CMP1_LP
CTRIPOUT1L
ePWM X-BAR
ePWMs
Comparator Subsystem 2
CMP2_HP
CMP2_HN
CTRIP2H
Digital
Filter
VDDA or VDAC
CTRIPOUT2H
DAC12
DAC12
CTRIP7H
CTRIP7L
CTRIP2L
Digital
Filter
CMP2_LN
CMP2_LP
CTRIPOUT2L
CTRIPOUT1H
CTRIPOUT1L
CTRIPOUT2H
CTRIPOUT2L
Comparator Subsystem 7
CMP7_HP
CMP7_HN
CTRIP7H
Digital
Filter
VDDA or VDAC
CTRIPOUT7H
Output X-BAR
GPIO Mux
DAC12
DAC12
CTRIP7L
Digital
Filter
CMP7_LN
CMP7_LP
CTRIPOUT7L
CTRIPOUT7H
CTRIPOUT7L
图7-57. CMPSS 连接
备注
并非所有封装都具有所有CMPSS 引脚。请参阅模拟引脚和内部连接表。
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7.10.5.1 CMPSS 电气数据和时序
节 7.10.5.1.1 列出了比较器电气特性。图 7-58 显示了 CMPSS 比较器的以输入为基准的偏移量。图 7-59 显示了
CMPSS 比较器迟滞。
7.10.5.1.1 比较器电气特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
TPU
500
µs
上电时间
0
VDDA
20
V
比较器输入(CMPINxx) 范围
-20
mV
低共模，反相输入设置为50mV
以输入为基准的偏移量误差
1x
12
24
36
48
21
26
30
46
2x
迟滞(1)
LSB
3x
4x
60
阶跃响应
ns
响应时间（从CMPINx 输入更改到ePWM X-BAR
输出或X-BAR 输出的延迟）
斜坡响应(1.65V/µs)
斜坡响应(8.25mV/µs)
高达250kHz
ns
dB
dB
PSRR
电源抑制比
CMRR
40
共模抑制比
(1) CMPSS DAC 用作确定应用多少迟滞的基准。因此，迟滞将随CMPSS DAC 基准电压而变化。迟滞适用于所有比较器输入源配置。
备注
CMPSS 输入必须保持低于VDDA + 0.3V，以确保正常工作。如果CMPSS 输入超过此电平，内部阻塞
电路将内部比较器与外部引脚隔离，直至外部引脚电压返回到 VDDA + 0.3V 以下。在此期间，内部比
较器输入将处于悬空状态，并能在大约 0.5µs 内衰减至 VDDA 以下。在此之后，比较器可能会开始输
出不正确的结果，具体取决于其他比较器输入的值。
Input Referred Offset
CTRIPx
Logic Level
CTRIPx = 1
CTRIPx = 0
COMPINxP
Voltage
0
CMPINxN or
DACxVAL
图7-58. CMPSS 比较器以输入为基准的偏移量
Hysteresis
CTRIPx
Logic Level
CTRIPx = 1
CTRIPx = 0
COMPINxP
Voltage
0
CMPINxN or
DACxVAL
图7-59. CMPSS 比较器迟滞
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节7.10.5.1.2 列出了CMPSS DAC 静态电气特性。
7.10.5.1.2 CMPSS DAC 静态电气特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
VDDA
单位
0
0
内部基准
外部基准
V
CMPSS DAC 输出范围
VDAC(4)
静态偏移量误差(1)
静态增益误差(1)
静态DNL
–25
-2
25
2
mV
FSR 百分比
LSB
4
>–1
–16
已更正端点
16
1
LSB
静态INL
已更正端点
µs
满量程输出变化后稳定到1LSB
趋稳时间
12
分辨率
位
由同一CMPSS 模块内的比较器跳闸或
CMPSS DAC 代码更改引起的误差
CMPSS DAC 输出干扰(2)
–100
100
LSB
CMPSS DAC 干扰时间(2)
VDAC 基准电压
200
VDDA
10
ns
V
2.4
6
当VDAC 为基准时
当VDAC 为基准时
2.5 或3.0
VDAC 负载(3)
kΩ，
8
(1) 包含以比较器输入为基准的误差。
(2) 在比较器跳闸后的一段时间内，CMPSS DAC 输出可能会出现干扰误差。
(3) 每个有源CMPSS 模块。
(4) 当VDAC > VDDA 时，最大输出电压为VDDA。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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7.10.5.1.3 CMPSS 示意图
图 7-60 显示了 CMPSS DAC 静态偏移量。图 7-61 显示了 CMPSS DAC 静态增益。图 7-62 显示了 CMPSS
DAC 静态线性。
Offset Error
图7-60. CMPSS DAC 静态偏移量
Ideal Gain
Actual Gain
图7-61. CMPSS DAC 静态增益
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
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Linearity Error
图7-62. CMPSS DAC 静态线性
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7.11 控制外设
7.11.1 增强型捕获(eCAP)
1 类增强型捕捉(eCAP) 模块用于注重外部事件精确时序的系统。
eCAP 模块的应用包括：
• 旋转机械的速度测量（例如，通过霍尔传感器感应齿状链轮）
• 位置传感器脉冲之间的持续时间测量
• 脉冲序列信号的周期和占空比测量
• 解码来自占空比编码电流/电压传感器的电流或电压振幅
eCAP 模块包括以下特性：
• 4 事件时间戳寄存器（每个32 位）
• 边缘极性选择，最多选择四个序列时间戳捕获事件
• 四个事件中的任何一个发生时的CPU 中断
• 独立的DMA 触发器
• 多达4 个事件时间戳的单脉冲捕捉
• 在一个4 深循环缓冲区中连续捕获时间戳的模式
• 绝对时间戳采集
• 差分(Δ) 模式时间戳采集
• 128:1 输入多路复用器
• 事件预分频器
• 当未用于捕获模式时，eCAP 模块可配置为单通道PWM 输出。
1 类eCAP 的捕捉功能通过0 类eCAP 得到增强，增加了以下特性：
• 事件过滤器复位位
– 向ECCTL2[CTRFILTRESET] 写入1 将清零事件滤波器、模计数器和任何挂起的中断标志。这对于初始化
和调试很有用。
• 模数计数器状态位。
– 模数计数器(ECCTL2[MODCTRSTS]) 指示接下来将加载哪个捕捉寄存器。在0 类eCAP 中，无法知道模
数计数器的当前状态。
• DMA 触发源
– eCAPxDMA 被添加为一个DMA 触发器。CEVT[1–4] 可以配置为eCAPxDMA 的源。
• 输入多路复用器
– ECCTL0[INPUTSEL] 选择128 个输入信号之一。
• EALLOW 保护
– EALLOW 保护已添加到关键寄存器。
输入 X-BAR 必须用于将器件输入引脚连接到模块。输出 X-BAR 必须用于将输出信号连接到 OUTPUTXBARx 输
出位置。请参阅节6.4.3 和节6.4.4。
图7-63 显示了eCAP 方框图。
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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ECCTL2 [ SYNCI_EN, SYNCOSEL, SWSYNC]
ECCTL2[CAP/APWM]
CTRPHS
APWM Mode
(phase register−32 bit)
ECAPxSYNCIN
OVF
RST
CTR_OVF
CTR [0−31]
PRD [0−31]
CMP [0−31]
TSCTR
ECAPxSYNCOUT
PWM
Compare
Logic
Output
X-Bar
(counter−32 bit)
Delta−Mode
32
CTR=PRD
CTR=CMP
CTR [0−31]
PRD [0−31]
32
ECCTL1 [ CAPLDEN, CTRRSTx]
HRCTRL[HRE]
32
32
LD1
CAP1
Polarity
Select
LD
(APRD Active)
APRD
32
shadow
CMP [0−31]
32
HRCTRL[HRE]
32
HRCTRL[HRE]
32
CAP2
Polarity
Select
LD2
LD
Other
Sources
(ACMP Active)
[127:16]
[15:0]
Event
Prescale
Event
32
ACMP
16
qualifier
Input
shadow
LD
ECCTL1[PRESCALE]
HRCTRL[HRE]
32
X-Bar
32
Polarity
Select
LD3
LD4
CAP3
(APRD Shadow)
HRCTRL[HRE]
32
32
CAP4
Polarity
Select
LD
(ACMP Shadow)
Edge Polarity Select
ECCTL1[CAPxPOL]
4
Capture Events
4
CEVT[1:4]
ECAPxDMA_INT
ECCTL2[CTRFILTRESET]
Interrupt
Continuous /
Oneshot
Trigger
and
MODCNTRSTS
CTR_OVF
CTR=PRD
CTR=CMP
Capture Control
ECCTL2[DMAEVTSEL]
Flag
Control
ECAPx
(to ePIE)
ECCTL2 [ REARM, CONT_ONESHT, STOP_WRAP]
Registers: ECEINT, ECFLG, ECCLR, ECFRC
Capture Pulse
HR Input
SYSCLK
HRCLK
(A)
HR Submodule
ECAPx_HRCAL
(to ePIE)
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A. HRCAP 子模块并非在所有eCAP 模块上都可用；在这种情况下，高分辨率多路复用器和硬件未被执行。
图7-63. eCAP 方框图
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7.11.1.1 eCAP 电气数据和时序
节7.11.1.1.1 列出了eCAP 时序要求。节7.11.1.1.2 列出了eCAP 开关特性。
7.11.1.1.1 eCAP 时序要求
最小值 标称值 最大值
2tc(SCO)
2tc(SCO)
单位
异步
tw(CAP)
ns
采集输入脉冲宽度
同步
1tc(SCO) + tw_(QSW)
带输入限定器
7.11.1.1.2 eCAP 开关特性
在建议运行条件下测得（除非另有说明）
参数
最小值
20
典型值
最大值
单位
tw(APWM)
ns
脉冲持续时间，APWMx 输出高电平/低电平
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7.11.2 高分辨率捕捉子模块(HRCAP6–HRCAP7)
该器件最多包含两个高分辨率捕捉 (HRCAP) 子模块。HRCAP 子模块可以测量与系统时钟异步的脉冲之间的时间
差。该子模块是eCAP 1 类模块新增的子模块，与0 类HRCAP 模块相比具有许多增强功能。
HRCAP 的应用包括：
• 电容式触控应用
• 脉冲序列周期的高分辨率周期和占空比测量
• 瞬时速度测量
• 瞬时频率测量
• 在一个隔离边界上的电压测量
• 距离/声纳测量和扫描
• 流量测量
HRCAP 子模块包含以下特性：
• 在非高分辨率或高分辨率模式下进行脉宽捕捉
• 绝对模式脉宽捕捉
• 连续或“一次性”捕捉
• 在下降沿或上升沿捕捉
• 4 深度缓冲器中脉冲宽度的持续模式捕捉
• 通过硬件校准逻辑实现精密高分辨率捕捉
• 使用输入X-BAR 的任何引脚上均可使用此列表中的所有资源。
HRCAP 子模块包含一个高分辨率捕捉通道以及一个校准块。校准块允许HRCAP 子模块在设定的时间间隔内持续
重新校准，不存在“中断时间”。由于 HRCAP 子模块现在使用与其相应 eCAP 相同的硬件，因此如果使用
HRCAP，则相应的eCAP 将不可用。
每个支持高分辨率的通道都具有以下独立的关键资源。
• 相应eCAP 的所有硬件
• 高分辨率校准逻辑
• 专用校准中断
图7-64 所示为HRCAP 方框图。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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ECCTL2 [ SYNCI_EN, SYNCOSEL, SWSYNC]
ECCTL2[CAP/APWM]
CTRPHS
APWM Mode
(phase register−32 bit)
ECAPxSYNCIN
OVF
RST
CTR_OVF
CTR [0−31]
PRD [0−31]
CMP [0−31]
TSCTR
ECAPxSYNCOUT
PWM
Compare
Logic
Output
X-Bar
(counter−32 bit)
Delta−Mode
32
CTR=PRD
CTR=CMP
CTR [0−31]
PRD [0−31]
32
ECCTL1 [ CAPLDEN, CTRRSTx]
HRCTRL[HRE]
32
32
LD1
CAP1
Polarity
Select
LD
(APRD Active)
APRD
32
shadow
CMP [0−31]
32
HRCTRL[HRE]
32
HRCTRL[HRE]
32
CAP2
Polarity
Select
LD2
LD
Other
Sources
(ACMP Active)
[127:16]
Event
Prescale
Event
32
ACMP
16
qualifier
Input
shadow
LD
ECCTL1[PRESCALE]
[15:0]
HRCTRL[HRE]
32
X-Bar
32
Polarity
Select
LD3
LD4
CAP3
(APRD Shadow)
HRCTRL[HRE]
32
32
CAP4
Polarity
Select
LD
(ACMP Shadow)
Edge Polarity Select
ECCTL1[CAPxPOL]
4
Capture Events
4
CEVT[1:4]
ECAPxDMA_INT
ECCTL2[CTRFILTRESET]
Interrupt
Continuous /
Oneshot
Trigger
and
MODCNTRSTS
CTR_OVF
CTR=PRD
CTR=CMP
Capture Control
ECCTL2[DMAEVTSEL]
Flag
Control
ECAPx
(to ePIE)
ECCTL2 [ REARM, CONT_ONESHT, STOP_WRAP]
Registers: ECEINT, ECFLG, ECCLR, ECFRC
Capture Pulse
HR Input
SYSCLK
HRCLK
(A)
HR Submodule
ECAPx_HRCAL
(to ePIE)
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A. HRCAP 子模块并非在所有eCAP 模块上都可用；在这种情况下，不会使用高分辨率多路复用器和硬件。
图7-64. HRCAP 方框图
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7.11.2.1 HRCAP 电气数据和时序
节 7.11.2.1.1 列出了 HRCAP 开关特性。图 7-65 所示为 HRCAP 精度和分辨率。图 7-66 所示为 HRCAP 标准偏
差特性。
7.11.2.1.1 HRCAP 开关特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
110
ns
输入脉冲宽度
精度(1) (2) (3) (4)
±390
±450
540
ps
ps
测量时长≤5µs
测量时长> 5µs
1450
请参见图7-66
标准差
分辨率
300
ps
(1) 使用100PPM 的振荡器获得的值，振荡器精度直接影响HRCAP 精度。
(2) 使用上升-上升沿或下降-下降沿完成测量。
(3) 由于VIH 和VIL 之间的差异，极性相反的边沿将进一步降低精度。这种影响取决于信号的压摆率。
(4) 精度仅适用于经过时间转换的测量。
HRCAP’s Mean
Accuracy
Resolution
(Step Size)
Precision
(Standard Deviation)
Actual
Input Signal
A. HRCAP 在性能上有一些变化，其概率分布可以使用以下术语描述：
• 精度：输入信号与HRCAP 分布均值之间的时间差。
• 精度: HRCAP 分布的宽度，以标准偏差的形式给出。
• 分辨率：最小可测量增量。
图7-65. HRCAP 精度和分辨率
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7.4
2
Typical Core Conditions
Noisy Core Supply
1.8
1.6
1.4
1.2
1
6.66
5.92
5.18
4.44
3.7
0.8
0.6
0.4
0.2
2.96
2.22
1.48
0.74
0
1000
2000
3000
4000
5000
Time Between Edges(nS)
6000
7000
8000
9000
10000
A. 典型的内核条件：所有外设时钟被启用。
B. 有噪声的内核电源：在测量期间，所有内核时钟都以一个固定周期启用和禁用。这会导致1.2V 电源轨在测量期间出现18.5mA 的摆幅。
C. 1.2V 电源轨上的电流和电压波动会导致HRCAP 的标准偏差上升。应注意确保1.2V 电源是清洁的，并且在使用HRCAP 时已最大限度地
减少了干扰性内部事件（例如启用和禁用时钟树）。
图7-66. HRCAP 标准偏差特性
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7.11.3 增强型脉宽调制器(ePWM)
ePWM 外设是控制商业和工业设备中的许多电力电子系统的关键元件。ePWM 4 类模块会以最少的 CPU 开销生
成复杂脉宽波形。ePWM 4 类模块的一些亮点包括复杂波形生成、死区生成、灵活的同步方案、高级跳变区功能
和全局寄存器重载功能。
图7-67 显示了与ePWM 的信号互连情况。图7-68 显示了ePWM 跳闸输入连接。
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TBCTL2[SYNCOSELX]
Time-Base (TB)
Disable
00
01
10
11
CTR=CPMC
CTR=CPMD
Rsvd
TBPRD Shadow (24)
TBPRD Active (24)
CTR=ZERO
CTR=CMPB
TBPRDHR (8)
Sync
Out
Select
EPWMxSYNCO
TBCTL[SWFSYNC]
EPWMxSYNCI
8
CTR=PRD
TBCTL[PHSEN]
TBCTL[SYNCOSEL]
DCAEVT1.sync(A)
DCBEVT1.sync(A)
Counter
Up/Down
(16 Bit)
CTR=ZERO
CTR_Dir
TBCTR
Active (16)
CTR=PRD
CTR=ZERO
EPWMx_INT
TBPHSHR (8)
16
8
CTR=PRD or ZERO
CTR=CMPA
EPWMxSOCA
EPWMxSOCB
Phase
Control
On-chip
ADC
TBPHS Active (24)
Event
Trigger
and
CTR=CMPB
CTR=CMPC
Interrupt
(ET)
ADCSOCOUTSELECT
CTR=CMPD
Counter Compare (CC)
CTR_Dir
Action
Qualifier
(AQ)
DCAEVT1.soc(A)
DCBEVT1.soc(A)
Select and pulse stretch
for external ADC
CTR=CMPA
CMPAHR (8)
ADCSOCAO
ADCSOCBO
16
HiRes PWM (HRPWM)
CMPAHR (8)
EPWMA
CMPA Active (24)
CMPA Shadow (24)
ePWMxA
PWM
Chopper
(PC)
Trip
Zone
(TZ)
Dead
Band
(DB)
CTR=CMPB
CMPBHR (8)
16
EPWMB
ePWMxB
CMPB Active (24)
CMPB Shadow (24)
CMPBHR (8)
CTR=CMPC
EPWMx_TZ_INT
TZ1 to TZ3
TBCNT(16)
EMUSTOP
CTR=ZERO
DCAEVT1.inter
DCBEVT1.inter
DCAEVT2.inter
CLOCKFAIL
CMPC[15-0] 16
EQEPxERR
CMPC Active (16)
CMPC Shadow (16)
DCAEVT1.force(A)
DCAEVT2.force(A)
DCBEVT1.force(A)
DCBEVT2.force(A)
DCBEVT2.inter
TBCNT(16)
CTR=CMPD
CMPD[15-0] 16
CMPD Active (16)
CMPD Shadow (16)
A. 这些事件由ePWM 数字比较(DC) 子模块根据TRIPIN 输入电平生成。
图7-67. ePWM 子模块和关键内部信号互连
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图7-68. ePWM 跳闸输入连接
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7.11.3.1 控制外设同步
ePWM 和eCAP 同步链允许系统的多个模块之间进行同步。图7-69 显示了同步链架构。
EXTSYNCIN2
EXTSYNCIN1
EPWM1
EPWM1SYNCOUT
EPWM2
EPWM4
EPWM3
EPWM4SYNCOUT
EPWM5
SYNCSELECT.EPWM4SYNCIN
EPWM6
EPWM7
EPWM7SYNCOUT
EPWM8
SYNCSELECT.EPWM7SYNCIN
EXTSYNCOUT
Pulse-Stretched
(8 PLLSYSCLK
Cycles)
ECAP1
ECAP1SYNCOUT
ECAP2
SYNCSELECT.ECAP1SYNCIN
ECAP3
ECAP4
ECAP4SYNCOUT
SYNCSELECT.ECAP4SYNCIN
ECAP5
ECAP6
SYNCSELECT.ECAP6SYNCIN
SYNCSELECT.SYNCOUT
ECAP7
图7-69. 同步链架构
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7.11.3.2 ePWM 电气数据和时序
节7.11.3.2.1 列出了ePWM 时序要求，而节7.11.3.2.2 列出了ePWM 开关特性。
7.11.3.2.1 ePWM 时序要求
最小值
2tc(EPWMCLK)
2tc(EPWMCLK)
最大值
单位
周期
异步
tw(SYNCIN)
同步
同步输入脉冲宽度
带输入限定器(1)
1tc(EPWMCLK) + tw(IQSW)
(1) 有关输入限定符参数的说明，请参阅节7.9.6.2.1。
7.11.3.2.2 ePWM 开关特性
在建议运行条件下测得（除非另有说明）
参数
最小值 最大值
单位
tw(PWM)
20
ns
脉冲持续时间，PWMx 输出高电平/低电平
tw(SYNCOUT)
8tc(SYSCLK)
同步输出脉冲宽度
周期
延迟时间，跳变输入激活到PWM 强制高电平
延迟时间，跳变输入激活到PWM 强制低电平
延迟时间，跳变输入激活到PWM 高阻抗
td(TZ-PWM)
25
ns
7.11.3.2.3 跳闸区输入时序
节7.11.3.2.3.1 列出了跳闸区输入时序要求。图7-70 显示了PWM Hi-Z 特征。
7.11.3.2.3.1 跳闸区域输入时序要求
最小值 最大值 单位
1tc(EPWMCLK)
异步
2tc(EPWMCLK)
tw(TZ)
脉冲持续时间，TZx 输入低电平
同步
周期
带输入限定器(1)
1tc(EPWMCLK) + tw(IQSW)
(1) 有关输入限定符参数的说明，请参阅节7.9.6.2.1。
EPWMCLK
tw(TZ)
TZ(A)
td(TZ-PWM)
PWM(B)
A. TZ：TZ1、TZ2、TZ3、TRIP1 至TRIP12
B. PWM 是指器件内的所有PWM 引脚。TZ 置于高电平后PWM 引脚的状态取决于PWM 恢复软件。
图7-70. PWM Hi-Z 特征
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7.11.3.3 外部ADC 转换启动电气数据和时序
节7.11.3.3.1 列出了外部ADC 转换启动开关特性。图7-71 显示了ADCSOCAO 或ADCSOCBO 时序。
7.11.3.3.1 外部ADC 转换启动开关特性
在建议运行条件下测得（除非另有说明）
参数
最小值
最大值
单位
周期
tw(ADCSOCL)
32tc(SYSCLK)
脉冲持续时间，ADCSOCxO 低电平
tw(ADCSOCL)
ADCSOCAO
or
ADCSOCBO
图7-71. ADCSOCAO 或者ADCSOCBO 时序
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7.11.4 高分辨率脉宽调制器(HRPWM)
通过使用专用的校准延迟线路，HRPWM 在单个模块和简化的校准系统内结合了多条延迟线路。对于每个 ePWM
模块，都有两个HR 输出：
• 通道A 上的HR 占空比和死区控制
• 通道B 上的HR 占空比和死区控制
HRPWM 模块提供 PWM 分辨率（时间粒度），此分辨率明显优于使用传统数字 PWM 方法所能达到的分辨率。
HRPWM 模块的关键点为：
• 大大扩展了传统导出数字PWM 的时间分辨率能力
• 此功能可用于单边沿（占空比和相移控制）以及双边沿控制以实现频率/周期调制。
• 通过对ePWM 模块的比较A、B、相位、周期和死区寄存器的扩展来实现更加精细的时间粒度控制或边沿定位
控制。
备注
HRPWM 允许的最小HRPWMCLK 频率为60MHz。
7.11.4.1 HRPWM 电气数据和时序
节7.11.4.1.1 列出了高分辨率PWM 开关特征性。
7.11.4.1.1 高分辨率PWM 特征
参数
最小值 典型值 最大值 单位
150 310 ps
微边沿定位(MEP) 步长(1)
(1) MEP 步长在高温和VDD 上的电压最小时达到最大值。MEP 步长将随温度的升高和电压的下降而增加，并随温度的下降和电压的升高而
减小。
使用HRPWM 特性的应用应该使用MEP 比例因子优化器(SFO) 估计软件功能。有关在最终应用中使用SFO 函数的详细信息，请参阅
TI 软件库。SFO 功能有助于在HRPWM 运行时动态估计每个SYSCLK 周期的MEP 步数。
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7.11.5 增强型正交编码器脉冲(eQEP)
1 类eQEP 外设包含以下主要功能单元（请参阅图7-72）：
• 针对每个引脚的可编程输入鉴定（GPIO MUX 的一部分）
• 正交解码器单元(QDU)
• 用于位置测量的位置计数器和控制单元(PCCU)
• 用于低速测量的正交边沿捕捉单元(QCAP)
• 用于速度/频率测量的单位时基(UTIME)
• 用于检测失速的看门狗计时器(QWDOG)
• 正交模式适配器(QMA)
System
control registers
To CPU
EQEPxENCLK
SYSCLK
QCPRD
Enhanced QEP (eQEP) peripheral
QCAPCTL
16
QCTMR
16
16
Quadrature
capture unit
(QCAP)
QCTMRLAT
QCPRDLAT
QUTMR
QUPRD
QWDTMR
QWDPRD
Registers
used by
multiple units
32
16
QDECCTL
16
QEPCTL
QEPSTS
QFLG
UTOUT
UTIME
QWDOG
EQEPx_A
EQEPxAIN
EQEPxBIN
WDTOUT
QMA
EQEPx_B
EQEPxINT
QCLK
QDIR
QI
PIE
EQEPxIIN
Quadrature
decoder
(QDU)
32
GPIO
MUX
EQEPx_INDEX
EQEPxIOUT
EQEPxIOE
Position counter/
control unit
(PCCU)
QS
QPOSLAT
PHE
QPOSSLAT
QPOSILAT
PCSOUT
EQEPxSIN
EQEPx_STROBE
EQEPxSOUT
EQEPxSOE
32
32
16
QEINT
QPOSCNT
QPOSINIT
QPOSMAX
QPOSCMP
QFRC
QCLR
QPOSCTL
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图7-72. eQEP 方框图
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7.11.5.1 eQEP 电气数据和时序
节7.11.5.1.1 列出了eQEP 时序要求，而节7.11.5.1.2 列出了eQEP 开关特性。
7.11.5.1.1 eQEP 时序要求
最小值
最大值
单位
周期
异步(2)/同步
2tc(SYSCLK)
tw(QEPP)
QEP 输入周期
带输入限定器(1)
异步(2)/同步
2[1tc(SYSCLK) + tw(IQSW)
]
2tc(SYSCLK)
2tc(SYSCLK) + tw(IQSW)
2tc(SYSCLK)
tw(INDEXH)
tw(INDEXL)
tw(STROBH)
tw(STROBL)
QEP 索引输入高电平时间
QEP 索引输入低电平时间
QEP 选通高电平时间
QEP 选通输入低电平时间
周期
周期
周期
周期
带输入限定器(1)
异步(2)/同步
带输入限定器(1)
异步(2)/同步
2tc(SYSCLK) + tw(IQSW)
2tc(SYSCLK)
2tc(SYSCLK) + tw(IQSW)
2tc(SYSCLK)
带输入限定器(1)
异步(2)/同步
带输入限定器(1)
2tc(SYSCLK) + tw(IQSW)
(1) 有关输入限定符参数的说明，请参阅节7.9.6.2.1。
(2) 有关异步模式中的限制，请参阅TMS320F28004x 实时MCU 器件勘误表。
7.11.5.1.2 eQEP 开关特性
在建议运行条件下测得（除非另有说明）
参数
最小值
最大值
单位
周期
td(CNTR)xin
5tc(SYSCLK)
延迟时间，外部时钟到计数器增量
td(PCS-OUT)QEP
7tc(SYSCLK)
延迟时间，QEP 输入边沿到位置比较同步输出
个周期
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7.11.6 Σ-Δ滤波器模块(SDFM)
SDFM 是一种四通道数字滤波器，专为电机控制应用中的电流测量和旋转变压器位置解码而设计。每个通道都可
以接收独立的 Σ-Δ 调制位流。位流由四个独立可编程的数字抽取滤波器进行处理。该滤波器组包括快速比较
器，用于过流和欠流监测进行即时数字阈值比较。
SDFM 特性包括：
• 每个SDFM 模块8 个外部引脚
– 每个SDFM 模块4 个Σ-Δ数据输入引脚(SDx_D1-4)
– 每个SDFM 模块4 个Σ-Δ时钟输入引脚(SDx_C1-4)
• 4 种不同的可配置调制器时钟模式：
– 模式0：调制器时钟速率等于调制器数据速率
– 模式1：调制器时钟速率为调制器数据速率的一半
– 模式2：调制器数据为曼彻斯特编码。不需要调制器时钟。
– 模式3：调制器时钟速率为调制器数据速率的两倍
• 每个SDFM 模块4 个独立的可配置次级滤波器（比较器）单元：
– 提供4 个不同的滤波器类型选择(Sinc1/Sinc2/Sincfast/Sinc3) 选项
– 能够检测超值、低值和过零条件
– 比较器滤波器单元的OSR 值(COSR) 可编程为1 至32
• 每个SDFM 模块4 个独立的可配置初级滤波器（数据滤波器）单元：
– 提供4 个不同的滤波器类型选择(Sinc1/Sinc2/Sincfast/Sinc3) 选项
– 数据滤波器单元的OSR 值(DOSR) 可编程为1 至256
– 能够启用独立的滤波器模块
– 可利用主滤波器使能(MFE) 位或PWM 信号使SDFM 模块的所有4 个独立滤波器实现同步
• 数据滤波器单元具有可编程FIFO 来减少中断开销。FIFO 具有以下特性：
– 初级滤波器（数据滤波器）具有16 深× 32 位FIFO
– FIFO 可在达到可编程数量的数据就绪事件后中断CPU
– FIFO 等待同步功能：能够忽略数据就绪事件，直至接收到PWM 同步信号(SDSYNC)。一旦接收到
SDSYNC 事件，就会在每个数据就绪事件时填充FIFO
– 数据滤波器输出可以用16 位或32 位表示
• 可根据每个数据滤波器通道将PWMx.SOCA/SOCB 配置为SDSYNC 源
• 可使用PWM 为ΔΣ调制器生成调制器时钟
备注
应注意避免在 SDx_Cy 输入端出现噪声。如果不满足最小脉冲宽度要求（例如，通过噪声干扰），则
SDFM 结果可能会变为不明状态。
图7-73 所示为SDFM 方框图。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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SDFM- Sigma Delta Filter Module
SDyFLTx.DRINT
DMA
G4
Streams
Filter Module 1
Secondary
(Comparator)
Filter
Interrupt
Unit
SDx_D1
SDx_C1
Input
Ctrl
Primary (Data)
Filter
SDy_ERR
SDyFLTx.DRINT
CLA
SDSYNC
SDSYNC
FIFO
PWMx.SOCA / SOCB
PWMx.SOCA / SOCB
PWMx.SOCA / SOCB
PWMx.SOCA / SOCB
SDx_D2
Filter Module 2
SDy_ERR
SDx_C2
SDyFLTx.DRINT
ePIE
GPIO
MUX
SDx_D3
SDx_C3
Filter Module 3
Filter Module 4
Output / PWM
XBAR
SDyFLTx.COMPL
SDSYNC
SDSYNC
Register
Map
SDyFLTx.COMPHA
SDx_D4
SDx_C4
SDyFLTx.COMPL
SDyFLTx.COMPHA
SDyFLTx.COMPHB
ECAP
LEGEND
Interrupt / trigger sources from Primary Filter
Internal secondary filter signals
图7-73. SDFM 方框图
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7.11.6.1 SDFM 电气数据和时序
通过设置 GPyQSELn = 0b11 来定义具有异步 GPIO 的 SDFM 操作。节 7.11.6.1.1 列出了使用异步 GPIO
(ASYNC) 选项时的SDFM 时序要求。图7-74、图7-75、图7-76 和图7-77 所示为SDFM 时序图。
7.11.6.1.1 使用异步GPIO (ASYNC) 选项时的SDFM 时序要求
最小值
最大值
单位
模式0
tc(SDC)M0
40
10
5
ns
ns
ns
ns
周期时间，SDx_Cy
256 个SYSCLK 周期
tw(SDCH)M0
脉冲持续时间，SDx_Cy 高电平
tc(SDC)M0 –10
tsu(SDDV-SDCH)M0
th(SDCH-SDD)M0
SDx_Cy 变为高电平之前SDx_Dy 有效的设置时间
SDx_Cy 变为高电平之后SDx_Dy 等待的保持时间
5
模式1
tc(SDC)M1
80
10
5
ns
ns
ns
ns
ns
ns
周期时间，SDx_Cy
256 个SYSCLK 周期
c(SDC)M1 –10
tw(SDCH)M1
脉冲持续时间，SDx_Cy 高电平
t
tsu(SDDV-SDCL)M1
tsu(SDDV-SDCH)M1
th(SDCL-SDD)M1
th(SDCH-SDD)M1
SDx_Cy 变为低电平之前SDx_Dy 有效的设置时间
SDx_Cy 变为高电平之前SDx_Dy 有效的设置时间
SDx_Cy 变为低电平之后SDx_Dy 等待的保持时间
SDx_Cy 变为高电平之后SDx_Dy 等待的保持时间
5
5
5
模式2
tc(SDD)M2
ns
ns
周期时间，SDx_Dy
8 个tc(SYSCLK)
20 个tc(SYSCLK)
tw(SDDH)M2
10
脉冲持续时间，SDx_Dy 高电平
SDx_Dy 长脉冲持续保留时间，其中长脉冲不得落入所列
出的最小值或最大值内。
tw(SDD_LONG_KEEPOUT)M2
(N * tc(SYSCLK)) + 0.5
ns
ns
长脉冲被定义为高或低脉冲，其是曼彻斯特位时钟周期的
完整宽度。
对于8 到20 之间的任何整数，都必须满足此要求。
(N * tc(SYSCLK)) –0.5
用于高或低脉冲的SDx_Dy 短脉冲持续时间
（SDD_SHORT_H 或SDD_SHORT_L）。
短脉冲定义为高或低脉冲，其是曼彻斯特位时钟周期的一
半宽度。
tw(SDD_SHORT)M2
tw(SDD_LONG)/2 + tc(SYSCLK)
tw(SDD_LONG)/2 –tc(SYSCLK)
tw(SDD_LONG_DUTY)M2
tw(SDD_SHORT_DUTY)M2
tc(SYSCLK)
tc(SYSCLK)
ns
ns
SDx_Dy 长脉冲变化(SDD_LONG_H –SDD_LONG_L)
–tc(SYSCLK)
–tc(SYSCLK)
SDx_Dy 短脉冲变化(SDD_SHORT_H –
SDD_SHORT_L)
模式3
tc(SDC)M3
40
10
5
ns
ns
ns
ns
周期时间，SDx_Cy
256 个SYSCLK 周期
tw(SDCH)M3
脉冲持续时间，SDx_Cy 高电平
tc(SDC)M3 –5
tsu(SDDV-SDCH)M3
th(SDCH-SDD)M3
SDx_Cy 变为高电平之前SDx_Dy 有效的设置时间
SDx_Cy 变为高电平之后SDx_Dy 等待的保持时间
5
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7.11.6.1.2 SDFM 时序图
WARNING
当没有GPIO 输入同步时，SDFM 时钟输入（SDx_Cy 引脚）直接对SDFM 模块进行计时。这些输入
端的任何干扰或振铃噪声都会破坏SDFM 模块的运行。应对这些信号采取特殊的预防措施，以确保满
足SDFM 时序要求的干净且无噪声的信号。建议采取预防措施，例如对时钟驱动器的任何阻抗不匹配
而导致的振铃进行串联终止，以及将走线与其他噪声信号隔离开来。
WARNING
不建议将模式 2（曼彻斯特模式）用于新应用。请参阅曼彻斯特模式（模式 2）在一些条件下不能产
生正确的滤除结果”公告（位于TMS320F28004x 实时MCU 器件勘误表中）。
Mode 0
tw(SDCH)M0
tc(SDC)M0
SDx_Cy
SDx_Dy
tsu(SDDV-SDCH)M0
th(SDCH-SDD)M0
图7-74. SDFM 时序图- 模式0
Mode 1
SDx_Cy
tw(SDCH)M1
tc(SDC)M1
tsu(SDDV-SDCL)M1
tsu(SDDV-SDCH)M1
SDx_Dy
th(SDCL-SDD)M1
th(SDCH-SDD)M1
图7-75. SDFM 时序图- 模式1
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Mode 2
(Manchester-encoded-bit stream)
tc(SDD)M2
Modulator
Internal clock
tw(SDDH)M2
Modulator
Internal data
1
1
0
1
1
0
0
1
1
tw(SDD_LONG_KEEPOUT)
SDx-Dy
tw(SDD_LONG_L)
tw(SDD_LONG_H)
tw(SDD_SHORT_L)
tw(SDD_SHORT_H)
N x tc(SYSCLK) + 0.5
N x SYSCLK
SYSCLK
N x tc(SYSCLK) œ0.5
œ
图7-76. SDFM 时序图- 模式2
(CLKx is driven externally)
tc(SDC)M3
Mode 3
tw(SDCH)M3
SDx_Cy
SDx_Dy
tsu(SDDV-SDCH)M3
th(SDCH-SDD)M3
图7-77. SDFM 时序图- 模式3
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7.11.6.2 SDFM 电气数据和时序（同步GPIO）
通过设置 GPyQSELn = 0b00 来定义具有同步 GPIO 的 SDFM 操作。使用这种同步 GPIO 模式时，必须满足
tw(GPI) 脉冲持续时间至少为 2tc(SYSCLK) 的时序要求。为 SD-Cx 和 SD-Dx 对配置 SYNC 选项非常重要。节
7.11.6.2 列出了使用异步 GPIO (SYNC) 选项时的 SDFM 时序要求。图7-74、图7-75、图7-76 和图7-77 所示为
SDFM 时序图。
7.11.6.2.1 使用同步GPIO (SYNC) 选项时的SDFM 时序要求
最小值
最大值
单位
模式0
tc(SDC)M0
ns
ns
ns
ns
周期时间，SDx_Cy
5 个SYSCLK 周期
2 个SYSCLK 周期
2 个SYSCLK 周期
2 个SYSCLK 周期
256 个SYSCLK 周期
3 个SYSCLK 周期
tw(SDCHL)M0
脉冲持续时间，SDx_Cy 高电平/低电平
tsu(SDDV-SDCH)M0
th(SDCH-SDD)M0
SDx_Cy 变为高电平之前SDx_Dy 有效的设置时间
SDx_Cy 变为高电平之后SDx_Dy 等待的保持时间
模式1
tc(SDC)M1
ns
ns
ns
ns
ns
ns
周期时间，SDx_Cy
10 个SYSCLK 周期
2 个SYSCLK 周期
2 个SYSCLK 周期
2 个SYSCLK 周期
2 个SYSCLK 周期
2 个SYSCLK 周期
256 个SYSCLK 周期
8 个SYSCLK 周期
tw(SDCHL)M1
脉冲持续时间，SDx_Cy 高电平/低电平
SDx_Cy 变为低电平之前SDx_Dy 有效的设置时间
SDx_Cy 变为高电平之前SDx_Dy 有效的设置时间
SDx_Cy 变为低电平之后SDx_Dy 等待的保持时间
SDx_Cy 变为高电平之后SDx_Dy 等待的保持时间
模式2
tsu(SDDV-SDCL)M1
tsu(SDDV-SDCH)M1
th(SDCL-SDD)M1
th(SDCH-SDD)M1
tc(SDD)M2
周期时间，SDx_Dy
选项不可用
tw(SDDH)M2
脉冲持续时间，SDx_Dy 高电平
模式3
tc(SDC)M3
ns
ns
ns
ns
周期时间，SDx_Cy
5 个SYSCLK 周期
2 个SYSCLK 周期
2 个SYSCLK 周期
2 个SYSCLK 周期
256 个SYSCLK 周期
3 个SYSCLK 周期
tw(SDCHL)M3
脉冲持续时间，SDx_Cy 高电平/低电平
SDx_Cy 变为高电平之前SDx_Dy 有效的设置时间
SDx_Cy 变为高电平之后SDx_Dy 等待的保持时间
tsu(SDDV-SDCH)M3
th(SDCH-SDD)M3
备注
SDFM 同步 GPIO (SYNC) 选项可以防止 SDFM 模块因 SDx_Cy 引脚上偶尔随机产生的噪声干扰而损
坏，这些噪声干扰可能导致错误的比较器跳闸和滤波器输出。
SDFM 同步 GPIO (SYNC) 模式对持续违反上述时序要求的情况不提供保护。时序违规将损坏与违反要
求的数据位数成正比的数据。
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7.12 通信外设
7.12.1 控制器局域网(CAN)
备注
CAN 模块使用称为DCAN 的IP。本文档交替使用名称CAN 和DCAN 来引用此外设。
CAN 模块实现下列特性：
• 符合ISO11898-1（Bosch® CAN 协议规范2.0 A 和B）
• 最高1Mbps 的比特率
• 多个时钟源
• 32 个消息对象（邮箱），每个对象具有以下属性：
– 可配置为接收或者发送
– 可配置标准（11 位）或扩展（29 位）标识符
– 支持可编程标识符接收掩码
– 支持数据和远程帧
– 保留0 到8 个字节的数据
– 奇偶校验配置和数据RAM
• 每个消息对象的单独标识符掩码
• 消息对象的可编程FIFO 模式
• 用于自检操作的可编程环回模式
• 调试支持的挂起模式
• 软件模块复位
• 由一个可编程32 位计时器实现在总线关闭状态后自动开启总线
• 2 条中断线路
• DMA 支持
备注
对于100 MHz 的CAN 位时钟，最小比特率可能为3.90625kbps。
备注
片上零引脚振荡器的精度如节7.9.3.5.1 所示。根据相关参数（如CAN 位时序设置、比特率、总线长度
和传播延迟），此振荡器的精度可能不符合CAN 协议的要求。在这种情况下，必须使用外部时钟源。
图7-78 显示了CAN 功能方框图。
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CAN_RX
CAN_TX
CAN
CAN Core
Message RAM
Message Handler
Message
RAM
Interface
Registers and Message
Object Access (IFx)
32
Message
Objects
(Mailboxes)
Test Modes
Only
Module Interface
CPU Bus
to ePIE
DMA
图7-78. CAN 方框图
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7.12.2 内部集成电路(I2C)
I2C 模块具有以下特性：
• 符合NXP Semiconductor I2C 总线规范（版本2.1）：
– 支持8 位格式传输
– 7 位和10 位寻址模式
– 常规调用
– START 字节模式
– 支持多个主发送器和从接收器
– 支持多个从发送器和主接收器
– 组合主器件发送/接收和接收/发送模式
– 数据传输速率从10kbps 到400kbps（快速模式）
• 一个16 字节接收FIFO 和一个16 字节发送FIFO
• 支持两个ePIE 中断
– I2Cx 中断- 可以配置以下任何条件来生成I2Cx 中断：
• 发送就绪
• 接收就绪
• 寄存器访问就绪
• 无确认
• 仲裁丢失
• 检测到停止条件
• 被寻址为从器件
– I2Cx_FIFO 中断：
• 发送FIFO 中断
• 接收FIFO 中断
• 模块启用和禁用能力
• 自由数据格式模式
图7-79 显示了I2C 外设模块如何在器件内连接。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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I2C module
I2CXSR
I2CDXR
TX FIFO
RX FIFO
FIFO Interrupt
to CPU/PIE
SDA
Peripheral bus
I2CRSR
I2CDRR
Control/status
registers
CPU
Clock
synchronizer
SCL
Prescaler
Noise filters
Arbitrator
Interrupt to
CPU/PIE
I2C INT
图7-79. I2C 外设模块接口
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.12.2.1 I2C 电气数据和时序
节7.12.2.1.1 列出了I2C 时序要求。节7.12.2.1.2 列出了I2C 开关特征。图7-80 显示了I2C 时序图。
7.12.2.1.1 I2C 时序要求
编号
标准模式
T0
最小值
最大值
单位
fmod
7
4.0
4.0
0
12
MHz
µs
µs
µs
ns
ns
ns
ns
ns
µs
ns
pF
I2C 模块频率
T1
T2
T3
T4
T5
T6
T7
T8
T9
T10
T11
th(SDA-SCL)START
tsu(SCL-SDA)START
th(SCL-DAT)
tsu(DAT-SCL)
tr(SDA)
保持时间，启动条件，SDA 下降后SCL 下降延迟
设置时间，重复启动，SDA 下降延迟之前SCL 上升
保持时间，SCL 下降后的数据
设置时间，SCL 上升前的数据
上升时间，SDA
250
1000
1000
300
tr(SCL)
上升时间，SCL
tf(SDA)
下降时间，SDA
tf(SCL)
300
下降时间，SCL
tsu(SCL-SDA)STOP
tw(SP)
4.0
0
设置时间，停止条件，SDA 上升延迟之前SCL 上升
将由滤波器抑制的尖峰脉冲持续时间
每条总线上的电容负载
50
Cb
400
快速模式
T0
fmod
7
0.6
0.6
0
12
MHz
µs
µs
µs
ns
ns
ns
ns
ns
µs
ns
pF
I2C 模块频率
T1
T2
T3
T4
T5
T6
T7
T8
T9
T10
T11
th(SDA-SCL)START
tsu(SCL-SDA)START
th(SCL-DAT)
tsu(DAT-SCL)
tr(SDA)
保持时间，启动条件，SDA 下降后SCL 下降延迟
设置时间，重复启动，SDA 下降延迟之前SCL 上升
保持时间，SCL 下降后的数据
设置时间，SCL 上升前的数据
上升时间，SDA
100
20
300
300
300
300
tr(SCL)
20
上升时间，SCL
tf(SDA)
11.4
11.4
0.6
0
下降时间，SDA
tf(SCL)
下降时间，SCL
tsu(SCL-SDA)STOP
tw(SP)
设置时间，停止条件，SDA 上升延迟之前SCL 上升
将由滤波器抑制的尖峰脉冲持续时间
每条总线上的电容负载
50
Cb
400
7.12.2.1.2 I2C 开关特征
在推荐的工作条件下（除非另有说明）
编号
标准模式
S1
参数
测试条件
最小值
最大值 单位
fSCL
0
10
100
kHz
µs
µs
µs
µs
µs
µs
µA
SCL 时钟频率
S2
TSCL
SCL 时钟周期
S3
tw(SCLL)
tw(SCLH)
tBUF
4.7
4.0
4.7
脉冲持续时间，SCL 时钟低电平
脉冲持续时间，SCL 时钟高电平
停止和启动条件之间的总线空闲时间
有效时间，SCL 下降后的数据
有效时间，SCL 下降后的确认
引脚上的输入电流
S4
S5
S6
tv(SCL-DAT)
tv(SCL-ACK)
II
3.45
3.45
10
S7
S8
0.1 Vbus < Vi < 0.9 Vbus
-10
快速模式
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7.12.2.1.2 I2C 开关特征(continued)
在推荐的工作条件下（除非另有说明）
编号
参数
测试条件
最小值
最大值 单位
S1
fSCL
0
400
kHz
µs
µs
µs
µs
µs
µs
µA
SCL 时钟频率
S2
S3
S4
S5
S6
S7
S8
TSCL
2.5
1.3
0.6
1.3
SCL 时钟周期
tw(SCLL)
tw(SCLH)
tBUF
脉冲持续时间，SCL 时钟低电平
脉冲持续时间，SCL 时钟高电平
停止和启动条件之间的总线空闲时间
有效时间，SCL 下降后的数据
有效时间，SCL 下降后的确认
引脚上的输入电流
tv(SCL-DAT)
tv(SCL-ACK)
II
0.9
0.9
10
0.1 Vbus < Vi < 0.9 Vbus
-10
7.12.2.1.3 I2C 时序图
备注
为了满足所有的I2C 协议时序规范，I2C 模块时钟(Fmod) 必须配置为7MHz 至12MHz 范围内的值。
STOP
START
SDA
SCL
ACK
Contd...
Contd...
S7
S6
T10
T5
T7
S3
S4
9th
clock
T6
T8
S2
Repeated
START
STOP
S5
SDA
ACK
T2
T9
T1
SCL
9th
clock
图7-80. I2C 时序图
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7.12.3 电源管理总线(PMBus) 接口
PMBus 模块具有以下特性：
• 符合SMI Forum PMBus 规范（第I 部分v1.0 和第II 部分v1.1）
• 支持主模式和从模式
• 支持I2C 模式
• 支持两种速度：
– 标准模式：高达100 kHz
– 快速模式：高达400 kHz
• 数据包错误检查
• 控制和警报信号
• 时钟高电平和低电平超时
• 四字节发送和接收缓冲器
• 一个可屏蔽中断，可由以下几个条件生成：
– 接收数据就绪
– 发送缓冲器为空
– 接收到从器件地址
– 消息结束
– 警报输入被置为有效
– 时钟低超时
– 时钟高电平超时
– 总线空闲
图7-81 所示为PMBus 方框图。
PCLKCR20
SYSCLK
PMBCTRL
Div
ALERT
CTL
DMA
CPU
PIE
Bit clock
Other registers
GPIO Mux
PMBTXBUF
SCL
Shift register
PMBRXBUF
SDA
PMBUSA_INT
PMBus Module
图7-81. PMBus 方框图
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7.12.3.1 PMBus 电气数据和时序
节 7.12.3.1.1 列出了 PMBus 电气特性。节 7.12.3.1.2 列出了 PMBUS 快速模式开关特性。节 7.12.3.1.3 列出了
PMBUS 标准模式开关特性。
7.12.3.1.1 PMBus 电气特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值 典型值 最大值
单位
V
VIL
VIH
VOL
IOL
0.8
有效低电平输入电压
有效高电平输入电压
低电平输出电压
低电平输出电流
2.1
VDDIO
0.4
V
V
在Ipullup = 4mA 时
4
0
mA
VOL ≤0.4V
必须由输入滤波器进行抑制的尖峰脉冲
宽度
tSP
50
ns
Ii
0.1Vbus < Vi < 0.9Vbus
-10
10
10
µA
pF
每个引脚上的输入漏电流
每个引脚上的电容
Ci
7.12.3.1.2 PMBus 快速模式开关特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值 典型值 最大值
单位
kHz
µs
fSCL
tBUF
10
400
SCL 时钟频率
1.3
停止和启动条件之间的总线空闲时间
启动条件保持时间- SDA 下降至SCL
下降延迟
tHD;STA
tSU;STA
tSU;STO
0.6
0.6
0.6
µs
µs
µs
重复启动设置时间- SCL 上升至SDA
下降延迟
停止条件设置时间- SCL 上升至SDA
上升延迟
tHD;DAT
tSU;DAT
tTimeout
tLOW
300
100
25
ns
ns
SCL 下降后的数据保持时间
SCL 上升前的数据设置时间
时钟低超时
35
ms
µs
µs
ms
ms
ns
1.3
0.6
SCL 时钟的低电平周期
tHIGH
50
25
SCL 时钟的高电平周期
tLOW;SEXT
tLOW;MEXT
tr
累计时钟低电平延长时间（从器件）
累计时钟低电平延长时间（主器件）
SDA 和SCL 的上升时间
SDA 和SCL 的下降时间
从启动到停止
在每个字节内
5%至95%
10
20
20
300
300
tf
ns
95%至5%
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7.12.3.1.3 PMBus 标准模式开关特性
在建议运行条件下测得（除非另有说明）
参数
测试条件
最小值 典型值 最大值
单位
kHz
µs
fSCL
tBUF
10
100
SCL 时钟频率
4.7
停止和启动条件之间的总线空闲时间
启动条件保持时间- SDA 下降至SCL
下降延迟
tHD;STA
tSU;STA
tSU;STO
4
4.7
4
µs
µs
µs
重复启动设置时间- SCL 上升至SDA
下降延迟
停止条件设置时间- SCL 上升至SDA
上升延迟
tHD;DAT
tSU;DAT
tTimeout
tLOW
300
250
25
ns
ns
SCL 下降后的数据保持时间
SCL 上升前的数据设置时间
时钟低超时
35
ms
µs
µs
ms
ms
ns
4.7
4
SCL 时钟的低电平周期
tHIGH
50
25
SCL 时钟的高电平周期
tLOW;SEXT
tLOW;MEXT
tr
累计时钟低电平延长时间（从器件）
累计时钟低电平延长时间（主器件）
SDA 和SCL 的上升时间
SDA 和SCL 的下降时间
从启动到停止
在每个字节内
10
1000
300
tf
ns
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7.12.4 串行通信接口(SCI)
SCI 是一种双线制异步串行端口，通常称为 UART。SCI 模块支持 CPU 与其他异步外设之间使用标准非归零码
(NRZ) 格式的数字通信
SCI 发送器和接收器都有一个用于减少服务开销的 16 级深度 FIFO，且具有各自独立的使能位和中断位。两者都
能独立进行半双工通信，或同时进行全双工通信。为了指定数据完整性，SCI 检查接收到的数据是否存在中断检
测、奇偶校验、超限和成帧错误。比特率通过16 位波特选择寄存器可编程为不同的速度。
SCI 模块的特性包括：
• 两个外部引脚：
– SCITXD：SCI 发送-输出引脚
– SCIRXD：SCI 接收-输入引脚
备注
如果不用于SCI，则两个引脚都可以用作GPIO。
– 波特率可编程为64K 不同速率
• 数据字格式
– 1 个起始位
– 数据字长度可在1 至8 位之间编程
– 可选偶数/奇数/无奇偶校验位
– 1 个或2 个停止位
• 四个错误检测标志：奇偶、超载、组帧、和中断检测
• 两种唤醒多处理器模式：空闲线和地址位
• 半双工或全双工操作
• 双缓冲接收和发送功能
• 发送器和接收器操作可通过带有状态标志的中断驱动或轮询算法来完成。
– 发送器：TXRDY 标志（发送器缓冲寄存器已准备好接收另一个字符）和TX EMPTY 标志（发送器移位寄
存器为空）
– 接收器：RXRDY 标志（接收器缓冲寄存器已准备好接收另一个字符）、BRKDT 标志（发生了中断条件）
和RX ERROR 标志（监测四个中断条件）
• 发送器和接收器中断的独立使能位（BRKDT 除外）
• NRZ 格式
• 自动波特检测硬件逻辑
• 16 级发送和接收FIFO
备注
此模块中的所有寄存器均为 8 位寄存器。当寄存器被访问时，寄存器数据位于低位字节（位 7-0），高
位字节（位15-8）读取为零。对高字节进行写入无效。
图7-82 显示了SCI 模块方框图。
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TXENA
SCICTL1.1
TXSHF
Register
SCITXD
Frame
Format and Mode
8
Parity
Even/Odd
SCICCR.6
TXEMPTY
SCICTL2.6
0
1
8
Enable
TX FIFO_0
TX FIFO_1
TXINT
To CPU
SCICCR.5
TX Interrupt
Logic
TX FIFO Interrupts
8
TX FIFO_N
TXINTENA
SCICTL2.0
TXRDY
8
1
0
TXWAKE
SCICTL2.7
SCICTL1.3
SCI TX Interrupt Select Logic
8
WUT
Transmit Data
Buffer Register
SCITXBUF.7-0
Auto Baud Detect Logic
RXENA
Baud Rate
MSB/LSB
Registers
SCICTL1.0
LSPCLK
RXSHF
Register
SCIRXD
SCIHBAUD.15-8
SCILBAUD.7-0
RXWAKE
8
SCIRXST.1
0
1
8
SCIFFENA
SCIFFTX.14
RX FIFO_0
RX FIFO_1
RXINT
To CPU
8
RX FIFO Interrupts
RX Interrupt
Logic
RX FIFO_N
RXFFOVF
8
1
SCIFFRX.15
0
RXBKINTENA
SCICTL2.1
RXRDY
SCIRXST.6
RXENA
BRKDT
RXERRINTENA
SCICTL1.6
SCICTL1.0
SCIRXST.5
SCI RX Interrupt Select Logic
8
SCIRXST.5-2
BRKDT FE OE PE
RXERROR
Receive Data
Buffer Register
SCIRXBUF.7-0
SCIRXST.7
图7-82. SCI 方框图
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7.12.5 串行外设接口(SPI)
串行外设接口 (SPI) 是一种高速同步串行输入和输出(I/O) 端口，其允许以编程的位传输速率将编程长度（1 至16
位）的串行位流移入和移出器件。SPI 通常用于MCU 控制器与外部外设或另一控制器之间的通信。典型应用包括
外部 I/O 或者通过诸如移位寄存器、显示驱动器和模数转换器 (ADC) 等器件进行外设扩展。SPI 的主/从工作模式
支持多器件通信。该端口支持16 级接收和发送FIFO，以减少CPU 服务开销。
SPI 模块的特性包括：
• SPISOMI：SPI 从器件输出/主器件输入引脚
• SPISIMO：SPI 从器件输入/主器件输出引脚
• SPISTE：SPI 从器件发送使能引脚
• SPICLK：SPI 串行时钟引脚
备注
如果未使用SPI 模块，所有四个引脚均可用作GPIO。
• 两种工作模式：主器件和从属器件
• 波特率：125 个不同的可编程速率。可采用的最大波特率受限于SPI 引脚上使用的I/O 缓冲器的最大速度。
• 数据字长度：1 至16 数据位
• 四种计时方案（由时钟极性和时钟相位的位控制）包含：
– 无相位延迟的下降沿：SPICLK 高电平有效。SPI 在SPICLK 信号的下降沿上发送数据，在SPICLK 信号的
上升沿上接收数据。
– 有相位延迟的下降沿：SPICLK 高电平有效。SPI 在SPICLK 信号下降沿提前半个周期发送数据，在
SPICLK 信号的下降沿上接收数据。
– 无相位延迟的上升沿：SPICLK 低电平无效。SPI 在SPICLK 信号的上升沿上发送数据，在SPICLK 信号的
下降沿上接收数据。
– 有相位延迟的上升沿：SPICLK 低电平无效。SPI 在SPICLK 信号上升沿的半个周期之前发送数据，而在
SPICLK 信号的上升沿上接收数据。
• 同时接收和发送操作（可在软件中禁用发送功能）
• 发送器和接收器操作通过中断驱动或轮询算法完成
• 16 级发送/接收FIFO
• DMA 支持
• 高速模式
• 延迟的发送控制
• 3 线SPI 模式
• 在带有两个SPI 模块的器件上实现数字音频接口接收模式的SPISTE 反转
图7-83 所示为SPI CPU 接口。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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PCLKCR8
Low-Speed
Prescaler
CPU
LSPCLK
SYSCLK
Bit Clock
SYSRS
SPISIMO
SPISOMI
SPICLK
SPISTE
SPI
GPIO MUX
SPIINT
PIE
SPITXINT
SPIRXDMA
SPITXDMA
DMA
图7-83. SPI CPU 接口
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7.12.5.1 SPI 电气数据和时序
以下几节将介绍非高速模式下的SPI 外部时序：
节7.12.5.1.1
节7.12.5.1.2
非高速主模式时序
非高速从模式时序
以下几节将介绍高速模式下的SPI 外部时序：
节7.12.5.1.3
节7.12.5.1.4
高速主模式时序
高速从模式时序
备注
SPI 高速模式的所有时序参数都假设SPICLK、SPISIMO 和SPISOMI 上的负载电容为5pF。
更多有关高速模式下 SPI 的信息，请参阅 TMS320F28004x 实时微控制器技术参考手册 的“串行外设接口
(SPI)”一章。
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7.12.5.1.1 非高速主模式时序
节7.12.5.1.1.1 列出了时钟相位 = 0 时的SPI 主模式开关特性。图7-84 显示了时钟相位 = 0 时的SPI 主模式外部
时序。
节7.12.5.1.1.2 列出了时钟相位 = 1 时的SPI 主模式开关特性。图7-85 显示了时钟相位 = 1 时的SPI 主模式外部
时序。
节7.12.5.1.1.3 列出了SPI 主模式时序要求。
7.12.5.1.1.1 SPI 主模式开关特性（时钟相位= 0）
在推荐的工作条件下（除非另有说明）
(BRR + 1) 条件
编号
参数
最小值
最大值 单位
128tc(LSPCLK)
(1)
4tc(LSPCLK)
5tc(LSPCLK)
偶数
奇数
偶数
1
tc(SPC)M
ns
周期时间，SPICLK
127tc(LSPCLK)
0.5tc(SPC)M - 3
0.5tc(SPC)M + 3
2
tw(SPC1)M
ns
脉冲持续时间，SPICLK，第一个脉冲
脉冲持续时间，SPICLK，第二个脉冲
0.5tc(SPC)M
0.5tc(LSPCLK) –3
+
0.5tc(SPC)M
0.5tc(LSPCLK) + 3
+
奇数
偶数
奇数
0.5tc(SPC)M - 3
0.5tc(SPC)M + 3
3
4
5
tw(SPC2)M
td(SIMO)M
tv(SIMO)M
ns
ns
ns
0.5tc(SPC)M
–
0.5tc(SPC)M
–
0.5tc(LSPCLK) + 3
0.5tc(LSPCLK) –3
延迟时间，SPICLK 至SPISIMO 有效
的时间
5
偶数，奇数
偶数
0.5tc(SPC)M - 6
有效时间，SPICLK 之后SPISIMO 有
效的时间
0.5tc(SPC)M
–
奇数
0.5tc(LSPCLK) –3
1.5tc(SPC)M
3tc(SYSCLK) –3
–
偶数
延迟时间，SPISTE 有效至SPICLK
的时间
23 td(SPC)M
ns
ns
1.5tc(SPC)M
3tc(SYSCLK) –3
–
奇数
偶数
奇数
0.5tc(SPC)M –6
延迟时间，SPICLK 至SPISTE 无效
的时间
24 td(STE)M
0.5tc(SPC)M
0.5tc(LSPCLK) –3
–
(1) 当(SPIBRR + 1) 为偶数或SPIBRR 为0 或2 时，(BRR + 1) 条件为偶数。当(SPIBRR + 1) 为奇数且SPIBRR 大于3 时，(BRR + 1)
条件为奇数。
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7.12.5.1.1.2 SPI 主模式开关特性（时钟相位= 1）
在推荐的工作条件下（除非另有说明）
(BRR + 1) 条件
编号
参数
最小值
最大值 单位
128tc(LSPCLK)
(1)
4tc(LSPCLK)
5tc(LSPCLK)
偶数
奇数
偶数
1
tc(SPC)M
ns
周期时间，SPICLK
127tc(LSPCLK)
0.5tc(SPC)M+3
0.5tc(SPC)M - 3
2
3
4
5
tw(SPC1)M
ns
脉冲持续时间，SPICLK，第一个脉冲
脉冲持续时间，SPICLK，第二个脉冲
0.5tc(SPC)M
0.5tc(LSPCLK) –3
–
0.5tc(SPC)M
0.5tc(LSPCLK) + 3
–
奇数
偶数
奇数
偶数
奇数
偶数
奇数
0.5tc(SPC)M+3
0.5tc(SPC)M –3
tw(SPC2)M
td(SIMO)M
tv(SIMO)M
ns
ns
0.5tc(SPC)M
0.5tc(LSPCLK) –3
+
0.5tc(SPC)M
0.5tc(LSPCLK) + 3
+
0.5tc(SPC)M - 4
延迟时间，SPISIMO 有效至SPICLK
的时间
0.5tc(SPC)M
0.5tc(LSPCLK) –1
+
0.5tc(SPC)M - 6
有效时间，SPICLK 之后SPISIMO 有
效的时间
ns
ns
ns
0.5tc(SPC)M
0.5tc(LSPCLK) –1
–
延迟时间，SPISTE 有效至SPICLK
的时间
2tc(SPC)M –3tc(SYSCLK)
–
3
23 td(SPC)M
偶数，奇数
偶数
0.5tc(SPC)M –6
0.5tc(SPC)M
0.5tc(LSPCLK) –1
延迟时间，SPICLK 至SPISTE 无效
的时间
24 td(STE)M
–
奇数
(1) 当(SPIBRR + 1) 为偶数或SPIBRR 为0 或2 时，(BRR + 1) 条件为偶数。当(SPIBRR + 1) 为奇数且SPIBRR 大于3 时，(BRR + 1)
条件为奇数。
7.12.5.1.1.3 SPI 主模式时序要求
(BRR + 1) 条件
编号
最小值
最大值 单位
(1)
SPICLK 之前SPISOMI 有效的设置时
间
8
9
tsu(SOMI)M
th(SOMI)M
20
0
ns
ns
偶数，奇数
SPICLK 之后SPISOMI 有效的保持时
间
偶数，奇数
(1) 当(SPIBRR + 1) 为偶数或SPIBRR 为0 或2 时，(BRR + 1) 条件为偶数。当(SPIBRR + 1) 为奇数且SPIBRR 大于3 时，(BRR + 1)
条件为奇数。
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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1
SPICLK
(clock polarity = 0)
2
3
SPICLK
(clock polarity = 1)
4
5
SPISIMO
Master Out Data Is Valid
8
9
Master In Data
Must Be Valid
SPISOMI
SPISTE(A)
24
23
A. 除了在FIFO 和非FIFO 模式下的背对背传输字之间的情况外，在字的尾端，SPISTE 将变为停止状态。
图7-84. SPI 主模式外部时序（时钟相位= 0）
1
SPICLK
(clock polarity = 0)
2
3
SPICLK
(clock polarity = 1)
4
5
SPISIMO
Master Out Data Is Valid
8
9
Master In Data Must
Be Valid
SPISOMI
SPISTE(A)
24
23
A. 除了在FIFO 和非FIFO 模式下的背对背传输字之间的情况外，在字的尾端，SPISTE 将变为停止状态。
图7-85. SPI 主模式外部时序（时钟相位= 1）
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.12.5.1.2 非高速从模式时序
节7.12.5.1.2.1 列出了SPI 从模式开关特性。节7.12.5.1.2.2 列出了SPI 从模式时序要求。
图7-86 显示了时钟相位= 0 时的SPI 从模式外部时序。图7-87 显示了时钟相位= 1 时的SPI 从模式外部时序。
7.12.5.1.2.1 SPI 从模式开关特性
在推荐的工作条件下（除非另有说明）
编号
参数
最小值
最大值 单位
延迟时间，SPICLK 至SPISOMI 有效的时
间
15 td(SOMI)S
16
ns
ns
有效时间，SPICLK 之后SPISOMI 有效的
时间
16 tv(SOMI)S
0
7.12.5.1.2.2 SPI 从模式时序要求
编号
最小值
最大值 单位
12 tc(SPC)S
13 tw(SPC1)S
14 tw(SPC2)S
19 tsu(SIMO)S
20 th(SIMO)S
4tc(SYSCLK)
ns
周期时间，SPICLK
ns
ns
ns
ns
脉冲持续时间，SPICLK，第一个脉冲
脉冲持续时间，SPICLK，第二个脉冲
SPICLK 之前SPISIMO 有效的设置时间
SPICLK 之后SPISIMO 有效的保持时间
2tc(SYSCLK) –1
2tc(SYSCLK) –1
1.5tc(SYSCLK)
1.5tc(SYSCLK)
SPICLK 之前SPISTE 有效的设置时间（时
钟相位= 0）
2tc(SYSCLK) + 2
ns
25 tsu(STE)S
SPICLK 之前SPISTE 有效的设置时间（时
钟相位= 1）
2tc(SYSCLK) + 22
1.5tc(SYSCLK)
ns
ns
26 th(STE)S
SPICLK 之后SPISTE 无效的保持时间
12
SPICLK
(clock polarity = 0)
13
14
SPICLK
(clock polarity = 1)
15
16
SPISOMI
SPISOMI Data Is Valid
19
20
SPISIMO Data
Must Be Valid
SPISIMO
SPISTE
25
26
图7-86. SPI 从模式外部时序（时钟相位= 0）
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12
SPICLK
(clock polarity = 0)
13
14
SPICLK
(clock polarity = 1)
15
SPISOMI
SPISOMI Data Is Valid
Data Valid
Data Valid
16
19
20
SPISIMO Data
Must Be Valid
SPISIMO
SPISTE
26
25
图7-87. SPI 从模式外部时序（时钟相位= 1）
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7.12.5.1.3 高速主模式时序
节7.12.5.1.3.1 列出了时钟相位 = 0 时的SPI 高速主模式开关特性。图7-88 所示为时钟相位 = 0 时的高速SPI 主
模式外部时序。
节7.12.5.1.3.2 列出了时钟相位 = 1 时的SPI 高速主模式开关特性。图7-89 所示为时钟相位 = 1 时的高速SPI 主
模式外部时序。
节7.12.5.1.3.3 列出了SPI 高速主模式时序要求。
7.12.5.1.3.1 SPI 高速主模式开关特性（时钟相位= 0）
在推荐的工作条件下（除非另有说明）
(BRR + 1) 条件
编号
参数
最小值
最大值 单位
128tc(LSPCLK)
(1)
4tc(LSPCLK)
5tc(LSPCLK)
偶数
奇数
偶数
1
tc(SPC)M
ns
周期时间，SPICLK
127tc(LSPCLK)
0.5tc(SPC)M + 1
0.5tc(SPC)M –1
2
tw(SPC1)M
ns
脉冲持续时间，SPICLK，第一个脉冲
脉冲持续时间，SPICLK，第二个脉冲
0.5tc(SPC)M
0.5tc(LSPCLK) –1
+
0.5tc(SPC)M
0.5tc(LSPCLK) + 1
+
奇数
偶数
奇数
0.5tc(SPC)M + 1
0.5tc(SPC)M –1
3
4
5
tw(SPC2)M
td(SIMO)M
tv(SIMO)M
ns
ns
ns
0.5tc(SPC)M
–
0.5tc(SPC)M
–
0.5tc(LSPCLK) + 1
0.5tc(LSPCLK) –1
延迟时间，SPICLK 至SPISIMO 有效
的时间
3
偶数，奇数
偶数
0.5tc(SPC)M –4
0.5tc(SPC)M
0.5tc(LSPCLK) –1
1.5tc(SPC)M
3tc(SYSCLK) –1
1.5tc(SPC)M
有效时间，SPICLK 之后SPISIMO 有
效的时间
–
奇数
–
偶数
延迟时间，SPISTE 有效至SPICLK
的时间
23 td(SPC)M
ns
ns
–
奇数
偶数
奇数
3tc(SYSCLK) –1
0.5tc(SPC)M –4
延迟时间，SPICLK 至SPISTE 无效
的时间
24 td(STE)M
0.5tc(SPC)M
–
0.5tc(LSPCLK) –1
(1) 当(SPIBRR + 1) 为偶数或SPIBRR 为0 或2 时，(BRR + 1) 条件为偶数。当(SPIBRR + 1) 为奇数且SPIBRR 大于3 时，(BRR + 1)
条件为奇数。
7.12.5.1.3.2 SPI 高速主模式开关特性（时钟相位= 1）
在推荐的工作条件下（除非另有说明）
(BRR + 1) 条件
编号
参数
最小值
最大值 单位
128tc(LSPCLK)
(1)
4tc(LSPCLK)
5tc(LSPCLK)
偶数
奇数
偶数
1
tc(SPC)M
ns
周期时间，SPICLK
127tc(LSPCLK)
0.5tc(SPC)M+3
0.5tc(SPC)M –3
2
3
4
tw(SPCH)M
ns
脉冲持续时间，SPICLK，第一个脉冲
脉冲持续时间，SPICLK，第二个脉冲
0.5tc(SPC)M
0.5tc(LSPCLK) –3
–
0.5tc(SPC)M
0.5tc(LSPCLK) + 3
–
奇数
偶数
奇数
偶数
奇数
0.5tc(SPC)M+3
0.5tc(SPC)M –3
tw(SPC2)M
ns
ns
0.5tc(SPC)M
0.5tc(LSPCLK) –3
+
0.5tc(SPC)M
0.5tc(LSPCLK) + 3
+
0.5tc(SPC)M –4
延迟时间，SPISIMO 有效至SPICLK
的时间
td(SIMO)M
0.5tc(SPC)M
0.5tc(LSPCLK) –1
+
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7.12.5.1.3.2 SPI 高速主模式开关特性（时钟相位= 1） (continued)
在推荐的工作条件下（除非另有说明）
(BRR + 1) 条件
编号
参数
最小值
最大值 单位
(1)
0.5tc(SPC)M –6
偶数
奇数
有效时间，SPICLK 之后SPISIMO 有
效的时间
5
tv(SIMO)M
ns
0.5tc(SPC)M
–
0.5tc(LSPCLK) –1
2tc(SPC)M
3tc(SYSCLK) –1
–
延迟时间，SPISTE 有效至SPICLK
的时间
23 td(SPC)M
ns
ns
偶数，奇数
偶数
0.5tc(SPC)M - 6
延迟时间，SPICLK 至SPISTE 无效
的时间
24 td(STE)M
0.5tc(SPC)M
0.5tc(LSPCLK) –1
–
奇数
(1) 当(SPIBRR + 1) 为偶数或SPIBRR 为0 或2 时，(BRR + 1) 条件为偶数。当(SPIBRR + 1) 为奇数且SPIBRR 大于3 时，(BRR + 1)
条件为奇数。
7.12.5.1.3.3 SPI 高速主模式时序要求
(BRR + 1) 条件
编号
最小值
最大值 单位
(1)
SPICLK 之前SPISOMI 有效的设置时
间
8
9
tsu(SOMI)M
th(SOMI)M
2
ns
ns
偶数，奇数
SPICLK 之后SPISOMI 有效的保持时
间
11
偶数，奇数
(1) 当(SPIBRR + 1) 为偶数或SPIBRR 为0 或2 时，(BRR + 1) 条件为偶数。当(SPIBRR + 1) 为奇数且SPIBRR 大于3 时，(BRR + 1)
条件为奇数。
1
SPICLK
(clock polarity = 0)
2
3
SPICLK
(clock polarity = 1)
4
5
SPISIMO
Master Out Data Is Valid
8
9
Master In Data
Must Be Valid
SPISOMI
SPISTE(A)
24
23
A. 除了在FIFO 和非FIFO 模式下的背对背传输字之间的情况外，在字的尾端，SPISTE 将变为停止状态。
图7-88. 高速SPI 主模式外部时序（时钟相位= 0）
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1
SPICLK
(clock polarity = 0)
2
3
SPICLK
(clock polarity = 1)
4
5
SPISIMO
Master Out Data Is Valid
8
9
Master In Data Must
Be Valid
SPISOMI
SPISTE(A)
24
23
A. 除了在FIFO 和非FIFO 模式下的背对背传输字之间的情况外，在字的尾端，SPISTE 将变为停止状态。
图7-89. 高速SPI 主模式外部时序（时钟相位= 1）
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7.12.5.1.4 高速从模式时序
节7.12.5.1.4.1 列出了SPI 高速从模式开关特性。节7.12.5.1.4.2 列出了SPI 高速从模式时序要求。
图7-90 所示为时钟相位= 0 时的高速 SPI 从模式外部时序。图7-91 所示为时钟相位= 1 时的高速 SPI 从模式外
部时序。
7.12.5.1.4.1 SPI 高速从模式开关特性
在推荐的工作条件下（除非另有说明）
编号
参数
最小值
最大值 单位
延迟时间，SPICLK 至SPISOMI 有效的时
间
15 td(SOMI)S
14
ns
ns
有效时间，SPICLK 之后SPISOMI 有效的
时间
16 tv(SOMI)S
0
7.12.5.1.4.2 SPI 高速从模式时序要求
编号
最小值
最大值 单位
12 tc(SPC)S
13 tw(SPC1)S
14 tw(SPC2)S
19 tsu(SIMO)S
20 th(SIMO)S
4tc(SYSCLK)
ns
周期时间，SPICLK
ns
ns
ns
ns
脉冲持续时间，SPICLK，第一个脉冲
脉冲持续时间，SPICLK，第二个脉冲
SPICLK 之前SPISIMO 有效的设置时间
SPICLK 之后SPISIMO 有效的保持时间
2tc(SYSCLK) –1
2tc(SYSCLK) –1
1.5tc(SYSCLK)
1.5tc(SYSCLK)
设置时间，SPICLK 之前SPISTE 有效的时
间
25 tsu(STE)S
26 th(STE)S
1.5tc(SYSCLK)
1.5tc(SYSCLK)
ns
ns
SPICLK 之后SPISTE 无效的保持时间
12
SPICLK
(clock polarity = 0)
13
14
SPICLK
(clock polarity = 1)
15
16
SPISOMI
SPISOMI Data Is Valid
19
20
SPISIMO Data
Must Be Valid
SPISIMO
SPISTE
25
26
图7-90. 高速SPI 从模式外部时序（时钟相位= 0）
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12
SPICLK
(clock polarity = 0)
13
14
SPICLK
(clock polarity = 1)
15
SPISOMI
SPISOMI Data Is Valid
Data Valid
Data Valid
16
19
20
SPISIMO Data
Must Be Valid
SPISIMO
SPISTE
26
25
图7-91. 高速SPI 从模式外部时序（时钟相位= 1）
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.12.6 本地互连网络(LIN)
此器件包含一个本地互连网络 (LIN) 模块。LIN 模块遵循 LIN 规范包修订版 2.1 定义的 LIN 2.1 标准。LIN 是一种
低成本串行接口，专为CAN 协议实施成本太高的应用而设计，例如用于汽车应用中车内照明或车窗控制等舒适功
能的小型子网。
LIN 标准基于 SCI (UART) 串行数据连接格式。该接口的通信概念是在任何网络节点之间实现具有消息标识的单
主/多从式多播传输。
LIN 模块可以编程作为一个 SCI 或作为一个 LIN 运行，因为此模块的内核为 SCI。SCI 的硬件特性得到增强以实
现LIN 兼容性。SCI 模块是一个通用异步收发器(UART)，可实现标准的非归零格式。
虽然LIN 和SCI 的寄存器是通用的，但是寄存器说明中有相应注释指出不同模式下的寄存器/位用法。因此，为该
模块编写的代码无法直接移植到独立SCI 模块，反之亦然。
LIN 模块具有以下特性：
• 与LIN 1.3、2.0 和2.1 协议兼容
• 波特率最高可配置为20kbps（根据LIN 2.1 协议）
• 两个外部引脚：LINRX 和LINTX
• 多缓冲接收和发送单元
• 针对信息过滤的识别掩码
• 自动主器件头文件生成
– 可编程同步中断域
– 同步域
– 标识符域
• 从器件自动同步
– 同步中断检测
– 可选波特率更新
– 同步验证
• 使用7 个分数位支持231 个可编程传输速率
• 从收发器在LINRX 主级别上唤醒
• 自动唤醒支持
– 唤醒信号生成
– 唤醒信号超期时间
• 自动总线闲置检测
• 错误检测
– 位错误
– 总线错误
– 无响应错误
– 校验和错误
– 同步域错误
– 奇偶校验错误
• 能够使用直接存储器访问(DMA) 发送和接收数据
• 两个中断线路带有以下项目的优先级编码：
– 接收
– 发送
– ID、错误和状态
• 支持LIN 2.0 校验和
• 增强型同步器有限状态机(FSM) 支持帧处理
• 增强对扩展帧的处理能力
• 增强型波特率发生器
• 更新唤醒/进入睡眠模式
图7-92 显示了LIN 功能方框图。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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READ DATA BUS
WRITE DATA BUS
ADDRESS BUS
CHECKSUM
CALCULATOR
INTERFACE
ID PARTY
CHECKER
BIT
MONITOR
TXRX ERROR
DETECTOR (TED)
TIME-OUT
CONTROL
COUNTER
COMPARE
LINRX/
SCIRX
LINTX/
SCITX
DMA
CONTROL
MASK
FILTER
8 RECEIVE
BUFFERS
FSM
8 TRANSMIT
BUFFERS
SYNCHRONIZER
图7-92. LIN 方框图
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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7.12.7 快速串行接口(FSI)
快速串行接口 (FSI) 是一种能够进行可靠而稳健的高速通信的串行通信外设。FSI 旨在确保在芯片到芯片之间以及
跨越隔离栅的板到板之间等诸多系统条件下实现数据稳健性。CRC、帧起始和结束模式以及用户定义的标签等有
效载荷完整性检查在发送前进行编码，然后在接收后进行验证，无需额外的 CPU 交互。可以使用定期发送的方式
检测线路中断，所有这些均由硬件管理和监控。FSI 还与器件上的其他控制外设紧密集成。为了确保提供最新的传
感器数据或控制参数，可以在每个控制环路周期发送帧。为了处理由于各种因素而在时钟和数据信号之间可能出
现的偏斜（包括布线长度不匹配和隔离芯片引起的偏斜），接收器上添加了一个集成的偏斜补偿块。借助嵌入式
数据稳健性检查、数据链路完整性检查、偏斜补偿以及与控制外设的集成，FSI 可以在任何系统中实现高速、稳健
的通信。FSI 除了这些特性，还有许多其他特性，如下所示。
FSI 模块包含以下特性：
• 独立的变送器和接收器内核
• 源同步发送
• 双数据速率(DDR)
• 一条或两条数据线路
• 可编程数据长度
• 偏斜调整块可针对电路板和系统延迟的不匹配部分进行补偿
• 帧错误检测
• 通过可编程的帧标记进行消息过滤
• 通过硬件ping 检测通信期间的线路中断（ping 看门狗）
• 每个FSI 内核对应两个中断
• 外部触发帧生成
• 由硬件或软件计算CRC
• 嵌入式ECC 计算模块
• 寄存器写保护
• DMA 支持
• CLA 任务触发
• SPI 兼容模式（可用功能受限）
为了让FSI 在双数据速率(100Mbps) 下以最大速度(50MHz) 运行，可能需要根据具体运行条件逐例配置集成的偏
斜补偿块。快速串行接口 (FSI) 偏斜补偿 应用报告通过软件示例介绍了如何在快速串行接口上配置和设置集成偏
斜补偿块。
FSI 包含独立发送器(FSITX) 和接收器(FSIRX) 内核。FSITX 和FSIRX 内核是独立配置和运行的。节7.12.7.1 和
节7.12.7.2 分别介绍了FSITX 和FSIRX 上可用的功能。
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7.12.7.1 FSI 变送器
FSI 变送器模块会处理数据组帧、CRC 生成、TXCLK、TXD0 和 TXD1 的信号生成以及中断生成。变送器内核的
运行通过可编程控制寄存器进行控制和配置。变送器控制寄存器可让 CPU（或CLA）对FSI 变送器的运行进行编
程、控制和监控。CPU、CLA 和DMA 均可访问发送数据缓冲器。
变送器具有以下特性：
• 自动生成ping 帧
• 外部触发ping 帧
• 外部触发数据帧
• 可通过软件配置帧长度
• 16 字数据缓冲器
• 数据缓冲器欠运转和溢出检测
• 硬件生成数据位CRC
• 使用软件对选定数据进行ECC 计算
• DMA 支持
• CLA 任务触发
图 7-93 所示为 FSITX CPU 接口。图 7-94 所示为 FSITX 的简要方框图。图中并未显示所有数据路径和内部连
接。此图提供了FSITX 中存在的内部模块的简要概览。
PLLRAWCLK
PCLKCR18
SYSCLK
SYSRSN
C28x
ePIE
FSITXyINT1
FSITXyINT2
CLA
FSITXyCLK
FSITXyD0
FSITXyD1
FSITX
DMA
FSITXyDMA
32
A. TMS320F28004x 实时微控制器技术参考手册的“快速串行接口(FSI)”一章中的“外部帧触发器多路复用器”一节介绍了连接到触发器
多路复用器的信号。
图7-93. FSITX CPU 接口
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TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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FSITX
PLLRAWCLK
SYSRSN
SYSCLK
FSI Mode:
TXCLKIN
Transmit Clock
Generator
TXCLK = TXCLKIN/2
SPI Signaling Mode:
TXCLK = TXCLKIN
Register Interface
Core Reset
FSITXINT1
FSITXINT2
Control Registers,
Interrupt Management
TXCLK
Ping Time-out Counter
FSITX_DMA_EVT
TXD0
TXD1
Transmitter Core
External Frame Triggers
Transmit Data
Buffer
ECC Logic
图7-94. FSITX 方框图
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7.12.7.1.1 FSITX 电气数据和时序
节7.12.7.1.1.1 列出了FSITX 开关特性。图7-95 所示为FSITX 时序。
7.12.7.1.1.1 FSITX 开关特性
在自然通风条件下的工作温度范围内测得（除非另有说明）
编号
参数
最小值
最大值
单位
1
tc(TXCLK)
20
ns
TXCLK 周期时间
2
3
tw(TXCLK)
(0.5tc(TXCLK)) + 1
ns
ns
TXCLK 低电平或TXCLK 高电平的脉冲宽度
TXCLK 上升或下降之后数据有效的延迟时间
(0.5tc(TXCLK)) –1
td(TXCLKL–TXD)
(0.25tc(TXCLK)) + 4.7
(0.25tc(TXCLK)) –3.2
1
2
FSITXCLK
FSITXD0
FSITXD1
3
图7-95. FSITX 时序
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7.12.7.2 FSI 接收器
接收器模块在通过可选的可编程延迟线路后连接到FSI 时钟 (RXCLK) 和数据线路（RXD0 和RXD1）。接收器内
核会处理数据组帧、CRC 计算和与帧相关的错误检查。接收器位时钟和状态机由与器件系统时钟异步的 RXCLK
输入运行。
接收器控制寄存器可让 CPU（或 CLA）对 FSIRX 的运行进行编程、控制和监控。CPU、CLA 和 DMA 均可访问
接收数据缓冲器。
接收器内核具有以下特性：
• 16 字数据缓冲器
• 支持多种帧类型
• Ping 帧看门狗
• 帧看门狗
• 在硬件中进行CRC 计算和比较
• ECC 检测
• 针对输入信号的可编程延迟线路控制
• DMA 支持
• CLA 任务触发
• SPI 兼容模式
图7-96 所示为 FSIRX CPU 接口。图7-97 提供了 FSIRX 中存在的内部模块的简要概览。图中并未显示所有数据
路径和内部连接。
PCLKCR18
SYSCLK
SYSRSN
C28x
ePIE
FSIRXyINT1
FSIRXyINT2
CLA
FSIRXyCLK
FSIRXyD0
FSIRXyD1
FSIRX
DMA
FSIRXyDMA
图7-96. FSIRX CPU 接口
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FSIRX
SYSRSn
SYSCLK
Frame Watchdog
Core Reset
Register Interface
FSIRXINT1
Control Registers,
Interrupt Management
FSIRXINT2
RXCLK
Ping Watchdog
FSIRX_DMA_EVT
Receiver Core
Skew
Control
RXD0
RXD1
Receive Data
Buffer
ECC Check
Logic
图7-97. FSIRX 方框图
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7.12.7.2.1 FSIRX 电气数据和时序
节7.12.7.2.1.1 列出了FSIRX 开关特性。节7.12.7.2.1.2 列出了FSIRX 时序要求。图7-98 所示为FSIRX 时序。
7.12.7.2.1.1 FSIRX 开关特性
编号
参数
最小值
最大值
单位
RX_DLYLINE_CTRL[RXCLK_DLY]=31 时的
RXCLK 延迟补偿
1
td(RXCLK)
6
21
ns
RX_DLYLINE_CTRL[RXD0_DLY]=31 时的
RXD0 延迟补偿
2
3
4
td(RXD0)
6
6
21
21
ns
ns
ns
RX_DLYLINE_CTRL[RXD1_DLY]=31 时的
RXD1 延迟补偿
td(RXD1)
每个延迟线路元件的RXCLK、RXD0 和
RXD1 增量延迟
td(DELAY_ELEMENT)
0.17
0.7
7.12.7.2.1.2 FSIRX 时序要求
编号
最小值
最大值
单位
1
2
tc(RXCLK)
tw(RXCLK)
20
ns
RXCLK 周期时间
(0.5tc(RXCLK)) + 1
ns
ns
RXCLK 低电平或RXCLK 高电平的脉冲宽度
(0.5tc(RXCLK)) –1
相对于RXCLK 的设置时间，应用于时钟的两
个边沿
3
4
tsu(RXCLK–RXD)
th(RXCLK–RXD)
1.7
相对于RXCLK 的保持时间，应用于时钟的两
个边沿
3.8
ns
1
2
FSIRXCLK
FSIRXD0
FSIRXD1
3
4
图7-98. FSIRX 时序
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7.12.7.3 FSI SPI 兼容模式
FSI 支持 SPI 兼容模式以实现与可编程 SPI 器件的通信。在此模式下，FSI 发送数据的方式与 SPI 在单时钟配置
模式下发送数据的方式相同。虽然 FSI 在此模式下能够通过物理方式连接 SPI，但外部器件必须能够对 FSI 帧进
行编码和解码才能成功进行通信。这是因为 FSI 会发送除前同步码和后同步码之外的所有 SPI 帧相位。FSI 提供
与标准FSI 模式相同的数据验证和帧检查功能，从而在不占用CPU 周期的情况下实现更稳健的通信。为此，需要
使用外部 SPI 来发送所有相关信息，并可用于访问标准 FSI 功能，例如 FSIRX 上的 ping 帧看门狗、帧标记或自
定义CRC 值。SPI 兼容模式的特性如下：
• 将在时钟的上升沿发送数据，并在下降沿接收数据。
• 仅支持16 位字大小。
• TXD1 将像低电平有效片选信号一样被驱动。信号在整个帧发送期间将处于低电平。
• 无需接收器片选输入。不使用RXD1。数据在每个有效时钟边沿转移到接收器中。
• 不会发送前同步码或后同步码时钟。帧相位结束后，所有信号都恢复到空闲状态。
• 由于FSI TXCLK 不能采用外部时钟源，因此无法在SPI 从器件配置下进行发送。
7.12.7.3.1 FSITX SPI 信令模式电气数据和时序
节 7.12.7.3.1.1 列出了 FSITX SPI 信令模式开关特性。图 7-99 所示为 FSITX SPI 信令模式时序。在 SPI 信令模
式下，FSIRX 不需要特殊时序。节7.12.7.2.1.2 中列出的FSIRX 时序适用于 SPI 兼容模式。设置和保持时间仅在
FSIRXCLK 的下降沿有效，因为这是SPI 信令模式中的有效边沿。
7.12.7.3.1.1 FSITX SPI 信令模式开关特性
在自然通风条件下的工作温度范围内测得（除非另有说明）
编号
参数
最小值
最大值
单位
1
tc(TXCLK)
20
ns
TXCLK 周期时间
2
3
4
5
tw(TXCLK)
(0.5tc(TXCLK)) + 1
3
ns
ns
ns
ns
TXCLK 低电平或TXCLK 高电平的脉冲宽度
TXCLK 高电平之后数据有效的延迟时间
TXD1 低电平之后TXCLK 高电平的延迟时间
TXCLK 低电平之后TXD1 高电平的延迟时间
(0.5tc(TXCLK)) –1
td(TXCLKH–TXD0)
td(TXD1-TXCLK)
td(TXCLK-TXD1)
t
w(TXCLK) –1
w(TXCLK) –1
t
1
2
FSITXCLK
3
FSITXD0
FSITXD1
5
4
图7-99. FSITX SPI 信令模式时序
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8 详细说明
8.1 概述
TMS320F28004x (F28004x) 是一个功能强大的 32 位浮点微控制器单元 (MCU)，可让设计人员在单个器件上集成
关键的控制外设、差分模拟和非易失性存储器。
实时控制子系统基于TI 的32 位C28x CPU，可提供100MHz 的信号处理性能。C28x CPU 的性能通过新的TMU
扩展指令集和 VCU-I 扩展指令集得到了进一步提升，TMU 扩展指令集可快速执行包含变换和扭矩环路计算中常见
三角运算的算法，VCU-I 扩展指令集可降低编码应用中常见复杂数学运算的延迟。
CLA 允许从主 C28x CPU 上大量卸载常见任务。CLA 是一款与 CPU 并行执行的独立 32 位浮点数学加速器。此
外，CLA 自带专用存储资源，它可以直接访问典型控制系统中所需的关键外设。对 ANSI C 子集的支持是标准配
置，就像硬件断点和硬件任务切换等关键特性也是标准配置。
F28004x 支持高达 256KB (128KW) 的闪存，这些闪存分为两个 128KB (64KW) 存储体，支持并行编程和执行。
此外，还以 4KB (2KW) 和 16KB (8KW) 块提供高达 100KB (50KW) 的片上 SRAM，以进行高效的系统分区。还
支持闪存ECC、SRAM ECC/奇偶校验和双区安全性。
F28004x MCU 上集成了高性能模拟块，以进一步支持系统整合。三个独立的 12 位 ADC 可准确、高效地管理多
个模拟信号，从而最终提高系统吞吐量。模拟前端上的七个 PGA 可以在转换之前实现片上电压调节。七个模拟比
较器模块针对跳闸情况下的对输入电压电平进行连续监控。
TMS320C2000™ 微控制器包含先进的控制外设（具有独立于频率的 ePWM/HRPWM 和 eCAP），可对系统进行
出色的控制。内置的4 通道SDFM 允许在隔离层上无缝集成过采样Σ-Δ调制器。
通过各种业界通用通信端口（如 SPI、SCI、I2C、LIN 和 CAN）支持连接，并且提供了多个多路复用选项，可在
各种应用中实现出色的信号布局。C2000 平台新增了完全符合标准的PMBus。此外，FSI 率先在业内实现了高速
可靠的通信，补充了嵌入该器件的各种外设的功能。
专门实现的器件型号 TMS320F28004xC 允许访问可配置逻辑块 (CLB) 来实现额外连接功能，还允许访问安全
ROM，该ROM 包含用于支持InstaSPIN-FOC™ 的库。有关详细信息，请参阅器件比较。
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8.2 功能方框图
图8-1 显示了CPU 系统及相关外设。
A. 安全存储器显示为红色。
图8-1. 功能方框图
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8.3 存储器
8.3.1 C28x 存储器映射
表 8-1 描述了 C28x 存储器映射。CLA 或 DMA 可访问的存储器（直接存储器存取）也已注明。请参阅
TMS320F28004x 实时微控制器技术参考手册中“系统控制”一章的“存储器控制器模块”部分。
表8-1. C28x 存储器映射
存储器
访问
保护
起始
地址
结束
地址
SECURE
CLA 存取
DMA 存取
支持ECC
存储器
大小
奇偶校验
M0 RAM
M1 RAM
1K × 16
1K × 16
512 × 16
128 × 16
128 × 16
0x0000 0000
0x0000 0400
0x0000 0D00
0x0000 1480
0x0000 1500
0x0000 03FF
0x0000 07FF
0x0000 0EFF
0x0000 14FF
0x0000 157F
是
是
PieVectTable
CLA 至CPU MSGRAM
CPU 至CLA MSGRAM
读/写
是
是
读取
除电流限制以
外的
LS0 RAM
LS1 RAM
LS2 RAM
LS3 RAM
LS4 RAM
LS5 RAM
LS6 RAM
LS7 RAM
2K × 16
2K × 16
2K × 16
2K × 16
2K × 16
2K × 16
2K × 16
2K × 16
0x0000 8000
0x0000 8800
0x0000 9000
0x0000 9800
0x0000 A000
0x0000 A800
0x0000 B000
0x0000 B800
0x0000 87FF
0x0000 8FFF
0x0000 97FF
0x0000 9FFF
0x0000 A7FF
0x0000 AFFF
0x0000 B7FF
0x0000 BFFF
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
除电流限制以
外的
除电流限制以
外的
除电流限制以
外的
除电流限制以
外的
除电流限制以
外的
除电流限制以
外的
除电流限制以
外的
GS0 RAM
GS1 RAM
GS2 RAM
GS3 RAM
CAN A 消息RAM
CAN B 消息RAM
闪存组0
8K × 16
8K × 16
8K × 16
8K × 16
2K × 16
2K × 16
64K × 16
64K × 16
32K × 16
64K × 16
64 × 16
4K × 16
0x0000 C000
0x0000 E000
0x0001 0000
0x0001 2000
0x0004 9000
0x0004 B000
0x0008 0000
0x0009 0000
0x003E 8000
0x003F 0000
0x003F FFC0
0x0100 1000
0x0000 DFFF
0x0000 FFFF
0x0001 1FFF
0x0001 3FFF
0x0004 97FF
0x0004 B7FF
0x0008 FFFF
0x0009 FFFF
0x003E FFFF
0x003F FFBF
0x003F FFFF
0x0100 1FFF
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
支持
支持
不可用
不可用
是
是
是
闪存组1
安全ROM
引导ROM
矢量
CLA 数据ROM
读取
8.3.2 控制律加速器(CLA) ROM 存储器映射
表 8-2 显示了 CLA 数据 ROM 存储器映射。有关 CLA 程序 ROM 的信息，请参阅 TMS320F28004x 实时微控制
器技术参考手册中的“CLA 程序ROM (CLAPROMCRC)”一章。
表8-2. CLA 数据ROM 存储器映射
存储器
起始地址
结束地址
长度
0x0100 1070
0x0100 186F
0x0800
FFT 表（加载）
数据（加载）
版本（加载）
FFT 表（运行）
数据（运行）
版本（运行）
0x0100 1870
0x0100 1FFA
0x0000 F070
0x0000 F870
0x0000 FFFA
0x0100 1FF9
0x0100 1FFF
0x0000 F86F
0x0000 FFF9
0x0000 FFFF
0x078A
0x0006
0x0800
0x078A
0x0006
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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8.3.3 闪存映射
在F28004x 器件上最多可以使用两个闪存存储体（每个均为128KB [64KW]）。闪存存储体由单个 FMC（闪存模
块控制器）进行控制。在只有一个闪存存储体的器件（F280041 和 F280040）上，闪存的编程代码应在 RAM 之
外执行。在有两个闪存存储体的器件（F280049、F280048 和 F280045）上，一次只能对一个存储体进行编程或
擦除。在双存储体的器件中，可从一个闪存存储体执行闪存的编程代码以擦除或编程另一个闪存存储体，也可从
RAM 执行该代码。不应对正在进行擦除/编程操作的闪存存储体进行任何类型的访问。表 8-3 列出了 F280049、
F280048 和F280045 的闪存扇区地址。表8-4 列出了F280041 和F280040 的闪存扇区地址。
表8-3. F280049、F280048 和F280045 的闪存扇区地址
地址
ECC 地址
扇区
START
END
START
END
尺寸
尺寸
OTP 扇区
1K x 16
1K x 16
0x0007 0000
0x0007 0400
0x0007 03FF
0x0007 07FF
128 x 16
128 x 16
0x0107 0000
0x0107 0080
0x0107 007F
0x0107 00FF
TI OTP 组0
TI OTP 组1
用户可配置的
DCSM OTP 存储
体0
1K x 16
1K x 16
0x0007 8000
0x0007 8400
0x0007 83FF
0x0007 87FF
128 x 16
128 x 16
0x0107 1000
0x0107 1080
0x0107 107F
0x0107 10FF
用户可配置的
DCSM OTP 存储
体1
闪存存储体0 扇区
0x0008 0FFF
0x0008 1FFF
0x0008 2FFF
0x0008 3FFF
0x0008 4FFF
0x0008 5FFF
0x0008 6FFF
0x0008 7FFF
0x0008 8FFF
0x0008 9FFF
0x0008 AFFF
0x0008 BFFF
0x0008 CFFF
0x0008 DFFF
0x0008 EFFF
0x0008 FFFF
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
0x0008 0000
0x0008 1000
0x0008 2000
0x0008 3000
0x0008 4000
0x0008 5000
0x0008 6000
0x0008 7000
0x0008 8000
0x0008 9000
0x0008 A000
0x0008 B000
0x0008 C000
0x0008 D000
0x0008 E000
0x0008 F000
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
0x0108 0000
0x0108 0200
0x0108 0400
0x0108 0600
0x0108 0800
0x0108 0A00
0x0108 0C00
0x0108 0E00
0x0108 1000
0x0108 1200
0x0108 1400
0x0108 1600
0x0108 1800
0x0108 1A00
0x0108 1C00
0x0108 1E00
0x0108 01FF
0x0108 03FF
0x0108 05FF
0x0108 07FF
0x0108 09FF
0x0108 0BFF
0x0108 0DFF
0x0108 0FFF
0x0108 11FF
0x0108 13FF
0x0108 15FF
0x0108 17FF
0x0108 19FF
0x0108 1BFF
0x0108 1DFF
0x0108 1FFF
扇区0
扇区1
扇区2
扇区3
扇区4
扇区5
扇区6
扇区7
扇区8
扇区9
扇区10
扇区11
扇区12
扇区13
扇区14
扇区15
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END
表8-3. F280049、F280048 和F280045 的闪存扇区地址(continued)
ECC 地址
地址
扇区
START
END
START
尺寸
尺寸
闪存存储体1 扇区
0x0009 0FFF
0x0009 1FFF
0x0009 2FFF
0x0009 3FFF
0x0009 4FFF
0x0009 5FFF
0x0009 6FFF
0x0009 7FFF
0x0009 8FFF
0x0009 9FFF
0x0009 AFFF
0x0009 BFFF
0x0009 CFFF
0x0009 DFFF
0x0009 EFFF
0x0009 FFFF
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
0x0009 0000
0x0009 1000
0x0009 2000
0x0009 3000
0x0009 4000
0x0009 5000
0x0009 6000
0x0009 7000
0x0009 8000
0x0009 9000
0x0009 A000
0x0009 B000
0x0009 C000
0x0009 D000
0x0009 E000
0x0009 F000
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
0x0108 2000
0x0108 2200
0x0108 2400
0x0108 2600
0x0108 2800
0x0108 2A00
0x0108 2C00
0x0108 2E00
0x0108 3000
0x0108 3200
0x0108 3400
0x0108 3600
0x0108 3800
0x0108 3A00
0x0108 3C00
0x0108 3E00
0x0108 21FF
0x0108 23FF
0x0108 25FF
0x0108 27FF
0x0108 29FF
0x0108 2BFF
0x0108 2DFF
0x0108 2FFF
0x0108 31FF
0x0108 33FF
0x0108 35FF
0x0108 37FF
0x0108 39FF
0x0108 3BFF
0x0108 3DFF
0x0108 3FFF
扇区0
扇区1
扇区2
扇区3
扇区4
扇区5
扇区6
扇区7
扇区8
扇区9
扇区10
扇区11
扇区12
扇区13
扇区14
扇区15
表8-4. F280041 和F280040 的闪存扇区地址
地址
ECC 地址
扇区
START
END
START
END
尺寸
尺寸
OTP 扇区
0x0007 03FF
1K x 16
1K x 16
0x0007 0000
0x0007 8000
128 x 16
128 x 16
0x0107 0000
0x0107 1000
0x0107 007F
0x0107 107F
TI OTP 组0
用户可配置的
DCSM OTP 存储
体0
0x0007 83FF
闪存存储体0 扇区
0x0008 0FFF
0x0008 1FFF
0x0008 2FFF
0x0008 3FFF
0x0008 4FFF
0x0008 5FFF
0x0008 6FFF
0x0008 7FFF
0x0008 8FFF
0x0008 9FFF
0x0008 AFFF
0x0008 BFFF
0x0008 CFFF
0x0008 DFFF
0x0008 EFFF
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
4K x 16
0x0008 0000
0x0008 1000
0x0008 2000
0x0008 3000
0x0008 4000
0x0008 5000
0x0008 6000
0x0008 7000
0x0008 8000
0x0008 9000
0x0008 A000
0x0008 B000
0x0008 C000
0x0008 D000
0x0008 E000
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
512 x 16
0x0108 0000
0x0108 0200
0x0108 0400
0x0108 0600
0x0108 0800
0x0108 0A00
0x0108 0C00
0x0108 0E00
0x0108 1000
0x0108 1200
0x0108 1400
0x0108 1600
0x0108 1800
0x0108 1A00
0x0108 1C00
0x0108 01FF
0x0108 03FF
0x0108 05FF
0x0108 07FF
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0x0108 0BFF
0x0108 0DFF
0x0108 0FFF
0x0108 11FF
0x0108 13FF
0x0108 15FF
0x0108 17FF
0x0108 19FF
0x0108 1BFF
0x0108 1DFF
扇区0
扇区1
扇区2
扇区3
扇区4
扇区5
扇区6
扇区7
扇区8
扇区9
扇区10
扇区11
扇区12
扇区13
扇区14
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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表8-4. F280041 和F280040 的闪存扇区地址(continued)
ECC 地址
地址
扇区
START
END
START
END
尺寸
尺寸
4K x 16
0x0008 F000
0x0008 FFFF
512 x 16
0x0108 1E00
0x0108 1FFF
扇区15
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8.3.4 外设寄存器内存映射
表8-5 列出了外设寄存器。
表8-5. 外设寄存器内存映射
流水线
保护(1)
CLA 存取
DMA 存取
寄存器
结构名称
起始地址
结束地址
外设帧0
AdcaResultRegs(2)
AdcbResultRegs(2)
AdccResultRegs(2)
ADC_RESULT_REGS
ADC_RESULT_REGS
ADC_RESULT_REGS
0x0000 0B00
0x0000 0B20
0x0000 0B40
0x0000 0B1F
0x0000 0B3F
0x0000 0B5F
是
是
是
是
是
是
是- 仅限
CLA，无
CPU 访问权
限
Cla1OnlyRegs
CLA_ONLY_REGS
0x0000 0C00
0x0000 0CFF
CpuTimer0Regs
CpuTimer1Regs
CpuTimer2Regs
PieCtrlRegs
CPUTIMER_REGS
CPUTIMER_REGS
CPUTIMER_REGS
PIE_CTRL_REGS
0x0000 0C00
0x0000 0C08
0x0000 0C10
0x0000 0CE0
0x0000 0C07
0x0000 0C0F
0x0000 0C17
0x0000 0CFF
是- 仅限
CLA，无
CPU 访问权
限
Cla1SoftIntRegs
CLA_SOFTINT_REGS
0x0000 0CE0
0x0000 0CFF
DmaRegs
Cla1Regs
DMA_REGS
CLA_REGS
0x0000 1000
0x0000 1400
外设帧1
0x0000 11FF
0x0000 147F
是
EPwm1Regs
EPwm2Regs
EPwm3Regs
EPwm4Regs
EPwm5Regs
EPwm6Regs
EPwm7Regs
EPwm8Regs
EQep1Regs
EQep2Regs
ECap1Regs
ECap2Regs
ECap3Regs
ECap4Regs
ECap5Regs
ECap6Regs
Hrcap6Regs
ECap7Regs
Hrcap7Regs
Pga1Regs
EPWM_REGS
EPWM_REGS
EPWM_REGS
EPWM_REGS
EPWM_REGS
EPWM_REGS
EPWM_REGS
EPWM_REGS
EQEP_REGS
EQEP_REGS
ECAP_REGS
ECAP_REGS
ECAP_REGS
ECAP_REGS
ECAP_REGS
ECAP_REGS
HRCAP_REGS
ECAP_REGS
HRCAP_REGS
PGA_REGS
0x0000 4000
0x0000 4100
0x0000 4200
0x0000 4300
0x0000 4400
0x0000 4500
0x0000 4600
0x0000 4700
0x0000 5100
0x0000 5140
0x0000 5200
0x0000 5240
0x0000 5280
0x0000 52C0
0x0000 5300
0x0000 5340
0x0000 5360
0x0000 5380
0x0000 53A0
0x0000 5B00
0x0000 5B10
0x0000 5B20
0x0000 5B30
0x0000 5B40
0x0000 5B50
0x0000 5B60
0x0000 5C00
0x0000 5C10
0x0000 5C80
0x0000 5CA0
0x0000 5CC0
0x0000 5CE0
0x0000 5D00
0x0000 5D20
0x0000 40FF
0x0000 41FF
0x0000 42FF
0x0000 43FF
0x0000 44FF
0x0000 45FF
0x0000 46FF
0x0000 47FF
0x0000 513F
0x0000 517F
0x0000 521F
0x0000 525F
0x0000 529F
0x0000 52DF
0x0000 531F
0x0000 535F
0x0000 537F
0x0000 539F
0x0000 53BF
0x0000 5B0F
0x0000 5B1F
0x0000 5B2F
0x0000 5B3F
0x0000 5B4F
0x0000 5B5F
0x0000 5B6F
0x0000 5C0F
0x0000 5C1F
0x0000 5C9F
0x0000 5CBF
0x0000 5CDF
0x0000 5CFF
0x0000 5D1F
0x0000 5D3F
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
是
Pga2Regs
PGA_REGS
Pga3Regs
PGA_REGS
Pga4Regs
PGA_REGS
Pga5Regs
PGA_REGS
Pga6Regs
PGA_REGS
Pga7Regs
PGA_REGS
DacaRegs
DAC_REGS
DacbRegs
DAC_REGS
Cmpss1Regs
Cmpss2Regs
Cmpss3Regs
Cmpss4Regs
Cmpss5Regs
Cmpss6Regs
CMPSS_REGS
CMPSS_REGS
CMPSS_REGS
CMPSS_REGS
CMPSS_REGS
CMPSS_REGS
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表8-5. 外设寄存器内存映射(continued)
流水线
保护(1)
CLA 存取
DMA 存取
寄存器
结构名称
起始地址
结束地址
Cmpss7Regs
Sdfm1Regs
CMPSS_REGS
SDFM_REGS
0x0000 5D40
0x0000 5E00
外设帧2
0x0000 5D5F
0x0000 5E7F
是
是
是
是
是
有
SpiaRegs(4)
SpibRegs(4)
PmbusaRegs
FsiTxaRegs
FsiRxaRegs
SPI_REGS
SPI_REGS
0x0000 6100
0x0000 6110
0x0000 6400
0x0000 6600
0x0000 6680
外设帧3
0x0000 610F
0x0000 611F
0x0000 641F
0x0000 667F
0x0000 66FF
有
有
是
是
是
是
是
是
是
是
是
是
是
是
是
PMBUS_REGS
FSI_TX_REGS
FSI_RX_REGS
AdcaRegs
AdcbRegs
AdccRegs
ADC_REGS
ADC_REGS
ADC_REGS
0x0000 7400
0x0000 7480
0x0000 7500
外设帧4
0x0000 747F
0x0000 74FF
0x0000 757F
有
有
有
是
是
是
InputXbarRegs
XbarRegs
INPUT_XBAR_REGS
XBAR_REGS
0x0000 7900
0x0000 7920
0x0000 7940
0x0000 7980
0x0000 7A00
0x0000 7A80
0x0000 7C00
0x0000 7F00
外设帧5
0x0000 791F
0x0000 793F
0x0000 794F
0x0000 79BF
0x0000 7A3F
0x0000 7ABF
0x0000 7EFF
0x0000 7FFF
是
是
是
是
是
是
是
是
SyncSocRegs
SYNC_SOC_REGS
DmaClaSrcSelRegs
EPwmXbarRegs
OutputXbarRegs
GpioCtrlRegs
DMA_CLA_SRC_SEL_REGS
EPWM_XBAR_REGS
OUTPUT_XBAR_REGS
GPIO_CTRL_REGS
GPIO_DATA_REGS
GpioDataRegs(3)
是
DevCfgRegs
ClkCfgRegs
DEV_CFG_REGS
CLK_CFG_REGS
0x0005 D000
0x0005 D200
0x0005 D300
0x0005 D500
0x0005 D700
外设帧6
0x0005 D17F
0x0005 D2FF
0x0005 D3FF
0x0005 D6FF
0x0005 D7FF
是
是
是
是
是
CpuSysRegs
CPU_SYS_REGS
PeriphAcRegs
AnalogSubsysRegs
PERIPH_AC_REGS
ANALOG_SUBSYS_REGS
EnhancedDebugGlobalRegs
EnhancedDebugHWBP1Regs
EnhancedDebugHWBP2Regs
EnhancedDebugHWBP3Regs
EnhancedDebugHWBP4Regs
EnhancedDebugHWBP5Regs
EnhancedDebugHWBP6Regs
EnhancedDebugHWBP7Regs
EnhancedDebugHWBP8Regs
EnhancedDebugCounter1Regs
EnhancedDebugCounter2Regs
EnhancedDebugCounter3Regs
EnhancedDebugCounter4Regs
DcsmBank0Z1Regs
ERAD_GLOBAL_REGS
ERAD_HWBP_REGS
0x0005 E800
0x0005 E900
0x0005 E908
0x0005 E910
0x0005 E918
0x0005 E920
0x0005 E928
0x0005 E930
0x0005 E938
0x0005 E980
0x0005 E990
0x0005 E9A0
0x0005 E9B0
0x0005 F000
0x0005 F040
0x0005 F100
0x0005 F140
0x0005 F070
0x0005 F080
0x0005 F400
0x0005 F4C0
0x0005 F500
0x0005 F800
0x0005 FB00
外设帧7
0x0005 E80A
0x0005 E907
0x0005 E90F
0x0005 E917
0x0005 E91F
0x0005 E927
0x0005 E92F
0x0005 E937
0x0005 E93F
0x0005 E98F
0x0005 E99F
0x0005 E9AF
0x0005 E9BF
0x0005 F022
0x0005 F062
0x0005 F122
0x0005 F162
0x0005 F07F
0x0005 F087
0x0005 F47F
0x0005 F4FF
0x0005 F53F
0x0005 FAFF
0x0005 FB3F
ERAD_HWBP_REGS
ERAD_HWBP_REGS
ERAD_HWBP_REGS
ERAD_HWBP_REGS
ERAD_HWBP_REGS
ERAD_HWBP_REGS
ERAD_HWBP_REGS
ERAD_COUNTER_REGS
ERAD_COUNTER_REGS
ERAD_COUNTER_REGS
ERAD_COUNTER_REGS
DCSM_BANK0_Z1_REGS
DCSM_BANK0_Z2_REGS
DCSM_BANK1_Z1_REGS
DCSM_BANK1_Z2_REGS
DCSM_COMMON_REGS
DCSM_COMMON_REGS
MEM_CFG_REGS
是
是
是
是
是
是
是
是
是
是
是
DcsmBank0Z2Regs
DcsmBank1Z1Regs
DcsmBank1Z2Regs
DcsmCommonRegs
DcsmCommon2Regs
MemCfgRegs
AccessProtectionRegs
ACCESS_PROTECTION_REGS
MEMORY_ERROR_REGS
FLASH_CTRL_REGS
MemoryErrorRegs
Flash0CtrlRegs
Flash0EccRegs
FLASH_ECC_REGS
CanaRegs
CAN_REGS
0x0004 8000
0x0004 87FF
是
是
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表8-5. 外设寄存器内存映射(continued)
流水线
保护(1)
CLA 存取
DMA 存取
寄存器
结构名称
起始地址
结束地址
CanbRegs
RomPrefetchRegs
DccRegs
CAN_REGS
ROM_PREFETCH_REGS
DCC_REGS
0x0004 A000
0x0005 E608
0x0005 E700
外设帧8
0x0004 A7FF
0x0005 E609
0x0005 E73F
是
是
是
是
LinaRegs
LIN_REGS
0x0000 6A00
外设帧9
0x0000 6AFF
是
是
是
WdRegs(4)
NmiIntruptRegs(4)
XintRegs(4)
WD_REGS
NMI_INTRUPT_REGS
XINT_REGS
0x0000 7000
0x0000 7060
0x0000 7070
0x0000 7200
0x0000 7210
0x0000 7300
0x0000 703F
0x0000 706F
0x0000 707F
0x0000 720F
0x0000 721F
0x0000 733F
是
是
是
是
是
是
SciaRegs(4)
SCI_REGS
ScibRegs(4)
SCI_REGS
I2caRegs(4)
I2C_REGS
(1) CPU（不适用于CLA 或DMA）包含先写后读保护模式，以确保在受保护地址范围内，通过延迟读取操作直至启动写入操作，按写入形
式执行位于写入操作之后的任何读取操作。
(2) ADC 结果寄存器没有仲裁。每个主器件都可以访问任何ADC 结果寄存器而无需任何仲裁。
(3) CPU 和CLA 都有各自的GPIO_DATA_REGS 副本，因此CPU 和CLA 之间无需仲裁。有关更多详细信息，请参阅TMS320F28004x
实时微控制器技术参考手册的“通用输入/输出(GPIO)”一章。
(4) 仅限具有16 位访问权限的寄存器。
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8.3.5 存储器类型
8.3.5.1 专用RAM (Mx RAM)
CPU 子系统有两个支持ECC 功能的专用RAM 模块：M0 和M1。这些存储器是与CPU 紧密耦合的小型非安全块
（即，只有CPU 可以访问这些存储器）。
8.3.5.2 本地共享RAM (LSx RAM)
专用于每个子系统且仅可由其CPU 和CLA 访问的RAM 块称为本地共享RAM (LSx RAM)。
所有LSx RAM 块都具有奇偶校验功能。这些存储器都是安全的，且具有访问保护（CPU 写入/CPU 获取）特性。
默认情况下，这些存储器仅供 CPU 使用，用户可以通过适当地配置 LSxMSEL 寄存器中的 MSEL_LSx 位字段来
选择与CLA 共享这些存储器（请参阅表8-6）。
表8-6. 对LSx RAM 的主访问
（假设已禁用所有其他访问保护）
MSEL_LSx
CLAPGM_LSx
CPU 允许访问
CLA1 允许的访问
注释
LSx 存储器被配置为CPU
专用RAM。
00
X
全部
–
数据读取
数据写入
仿真数据读取
仿真数据写入
LSx 存储器在CPU 和
CLA1 之间共享。
01
01
0
1
全部
仅获取
仿真程序读取
仿真程序写入
LSx 存储器是CLA1 程序
存储器。
仿真读取
仿真写入
8.3.5.3 全局共享RAM (GSx RAM)
可从 CPU 和 DMA 访问的 RAM 块被称为全局共享 RAM (GSx RAM)。CPU 和 DMA 都具有对这些内存的完全读
写访问权限。表8-7 显示了GSx RAM 的特性。
表8-7. 全局共享RAM
CPU（获取）
CPU（读取）
CPU（写入）
CPU.DMA（读取）
CPU.DMA（写入）
是
是
是
是
是
所有GSx RAM 块都具有奇偶校验功能。
GSx RAM 具有访问保护（CPU 写入/CPU 获取/DMA 写入）。
8.3.5.4 CLA 消息RAM (CLA MSGRAM)
这些 RAM 块可用于在 CPU 和 CLA 之间共享数据。CLA 具有对“CLA 到 CPU MSGRAM”的读写访问权限。
CPU 具有对“CPU 到CLA MSGRAM”的读写访问权限。CPU 和CLA 都具有对两个MSGRAM 的读取权限。
该RAM 具有奇偶校验功能。
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8.4 标识
表 8-8 列出了器件标识寄存器。有关器件标识的其他信息，请参阅 TMS320F28004x 实时微控制器技术参考手
册。请参阅 PARTIDH 和 PARTIDL 的寄存器说明，了解量产状态的标识（TMX 或 TMS）、InstaSPIN-FOC™ 的
可用性以及其他器件信息。
表8-8. 器件标识寄存器
大小(x16)
名称
地址
说明
器件型号标识号
TMS320F280049
TMS320F280049C
TMS320F280048
TMS320F280048C
TMS320F280045
TMS320F280041
TMS320F280041C
TMS320F280040
TMS320F280040C
0x01FF 0500
0x01FF 0500
0x01FE 0500
0x01FE 0500
0x01FB 0500
0x01F7 0500
0x01F7 0500
0x01F6 0500
0x01F6 0500
PARTIDH
0x0005 D00A
2
器件修订版本号
修订版0
0x0000 0000
0x0000 0001
0x0000 0002
REVID
0x0005 D00C
0x0007 03CC
2
2
修订版A
修订版B
唯一标识号。此编号在具有相同PARTIDH 的每个单独器件上是
不同的。此唯一编号可以用作应用中的序列号。此编号仅存在于
TMS 修订版B 器件上。
UID_UNIQUE
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8.5 总线架构- 外设连接
表8-9 列出了每个总线主器件对外设和配置寄存器的可访问性。
表8-9. 总线主器件对外设的访问
DMA
CLA
CPU
外设
系统外设
Y
Y
Y
Y
Y
Y
Y
CPU 计时器
系统配置（WD、NMIWD、LPM、外设时钟门控）
器件功能、外设复位
时钟和PLL 配置
闪存配置
复位配置
GPIO 引脚映射和配置
GPIO 数据(2)
是
是
Y
DMA 和CLA 触发源选择
控制外设
模拟外设
ePWM/HRPWM
eCAP/HRCAP
eQEP(1)
是
是
是
是
是
是
是
是
是
是
是
是
SDFM
Y
模拟系统控制
ADC 配置
ADC 结果(3)
CMPSS(1)
DAC(1)
是
是
是
是
是
是
是
是
是
是
是
是
是
是
PGA(1)
通信外设
CAN
SPI
是
是
是
是
Y
是
是
I2C
PMBus
SCI
是
是
Y
LIN
是
是
是
是
是
是
FSI
(1) 这些模块可从DMA 访问，但不能触发DMA 传输。
(2) GPIO 数据寄存器对于CPU 和CLA 是唯一的。当GPIO 引脚映射寄存器配置为将GPIO 分配给特定主器件时，相应的GPIO 数据寄存
器将控制该GPIO。有关更多详细信息，请参阅TMS320F28004x 实时微控制器技术参考手册的“通用输入/输出(GPIO)”一章。
(3) 每个主器件的ADC 结果寄存器都是重复的。这使得它们能够在0 等待状态下被读取，而无需任何或者所有主器件的仲裁。
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8.6 C28x 处理器
CPU 是一个 32 位定点处理器，借鉴了数字信号处理的优异特性；精简指令集计算 (RISC)；以及微控制器架构、
固件和工具集。
特性包括：
• CPU –改进的Harvard 架构和循环寻址。CPU 修改后的Harvard 架构使指令和数据获取能够并行执行。CPU
可以读取指令和数据，同时写入数据以在整个流水线中保持单周期指令操作。CPU 通过六个独立的地址和数据
总线完成上述操作。
• RISC –单周期指令执行、寄存器到寄存器操作和修改后的Harvard 架构。
• 微控制器–通过直观的指令集、字节打包和解包以及位操作来实现易用性。
有关 CPU 架构和指令集的更多信息，请参阅 TMS320C28x CPU 和指令集参考指南。更多有关 C28x 浮点单元
(FPU) 的信息，请参阅TMS320C28x 扩展指令集技术参考手册。TMS320C28x CPU 和指令集参考指南 内描述的
所有 C28x 特性都适用于 C28x+VCU。TMS320C28x 扩展指令集技术参考手册 内描述的所有特性适用于
C28x+FPU+VCU。此处提供了FPU、TMU 和VCU 0 类的简要概述。
有关VCU-I 指令的概述，请参阅TMS320C28x 扩展指令集技术参考手册。
8.6.1 嵌入式实时分析和诊断(ERAD)
ERAD 模块增强了器件的调试和系统分析功能。ERAD 模块提供的调试和系统分析增强功能在 CPU 之外完成。
ERAD 模块由增强型总线比较器单元和基准测试系统事件计数器单元组成。增强型总线比较器单元用于生成硬件
断点、硬件观察点和其他输出事件。基准系统事件计数器单元用于分析和评测系统。ERAD 模块可由调试器和应
用软件访问，这显著提高了许多实时系统的调试功能，尤其是在调试器未连接的情况下。在 TMS320F28004x 器
件中，ERAD 模块包含八个增强型总线比较器单元和四个基准系统事件计数器单元。
8.6.2 浮点单元(FPU)
C28x 加浮点 (C28x+FPU) 处理器通过增加支持 IEEE 单精度浮点运算的寄存器和指令来扩展 C28x 定点 CPU 的
功能。
具有C28x+FPU 的器件包含标准C28x 寄存器集以及一组额外的浮点单元寄存器。额外的浮点单元寄存器如下：
• 八个浮点结果寄存器，RnH（其中n=0–7）
• 浮点状态寄存器(STF)
• 重复块寄存器(RB)
除 RB 寄存器外，所有浮点寄存器都采用影子化技术。这种影子化可用于高优先级中断，以实现浮点寄存器的快
速上下文保存和恢复。
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8.6.3 三角法数学单元(TMU)
TMU 通过增加指令和利用可加速执行常见三角函数和表8-10 中所列算术运算的现有 FPU 指令来扩展C28x+FPU
的功能。
表8-10. TMU 支持的指令
C 等效运算
指令
流水线周期
MPY2PIF32 RaH,RbH
DIV2PIF32 RaH,RbH
DIVF32 RaH,RbH,RcH
SQRTF32 RaH,RbH
SINPUF32 RaH,RbH
COSPUF32 RaH,RbH
ATANPUF32 RaH,RbH
2/3
2/3
5
a = b * 2π
a = b / 2π
a = b/c
a = sqrt(b)
5
4
a = sin(b*2π)
a = cos(b*2π)
a = atan(b)/2π
4
4
QUADF32 RaH,RbH,RcH,RdH
5
用于协助计算ATANPU2 的运算
对现有指令、流水线或内存总线架构均未做任何更改。所有 TMU 指令都使用现有的 FPU 寄存器集（R0H 至
R7H）来执行运算。
8.6.4 Viterbi、复杂数学和CRC 单元(VCU-I)
带VCU 的C28x (C28x+VCU) 处理器可通过增加支持以下算法类型的寄存器和指令来扩展 C28x 定点或浮点CPU
的功能。
• Viterbi 解码
Viterbi 解码通常用于基带通信应用中。Viterbi 解码算法包含三个主要部分：分支度量计算、比较-选择（Viterbi
蝶形）和回溯运算。表8-11 汇总了每个运算的VCU-I 性能。
表8-11. Viterbi 解码性能
VITERBI 运算
分支度量计算（码速率= 1/2）
VCU 周期
1
2p
分支度量计算（码速率= 1/3）
Viterbi 蝶形（相加-比较-选择）
每阶段回溯
2 (1)
3(2)
(1) C28x CPU 完成每个蝶形需要15 个周期。
(2) C28x CPU 完成每个阶段需要22 个周期。
• 循环冗余校验(CRC)
CRC 算法提供了一种简单的方法来验证大型数据块、通信数据包或代码段上的数据完整性。C28x+VCU 可执
行8 位、16 位和32 位CRC。例如，VCU 可以在10 个周期内计算出块长度为10 字节的CRC。CRC 结果寄
存器包含当前CRC，每次执行CRC 指令时，该CRC 都会更新。
• 复杂数学
– 复杂数学用于许多应用中，例如：
– 快速傅里叶变换(FFT)
复数FFT 用于扩频通信以及许多信号处理算法中。
– 复数滤波器
复数滤波器可增加数据可靠性、延长传输距离和提高功效。C28x+VCU 可在单个周期内将复数I 和Q 乘以
系数（四倍）。此外，C28x+VCU 可在单个周期内将16 位复数数据的实部和虚部读/写入内存中。
表8-12 汇总了VCU 支持的一些复杂数学运算。
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表8-12. 复杂数学性能
VCU 周期
复杂数学运算
注意事项
32 ± 32 = 32 位（适用于滤波器）
16 ± 32 = 15 位（适用于FFT）
16 × 16 = 32 位
1
1
加法或减法
加法或减法
乘法
2p
2p
乘法和累加(MAC)
32 + 32 = 32 位，16 × 16 = 32 位
重复MAC。第一次运算后的单个周期。
RPT MAC
2p+N
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8.7 控制律加速器(CLA)
CLA 2 类是一款独立、完全可编程的32 位浮点数学处理器，为C28x 系列实现了并发控制环路执行。CLA 的低中
断延迟使其能够“及时”读取 ADC 样本。这显著降低了 ADC 采样到输出延迟，从而实现了更快的系统响应和更
高的MHz 控制环路。通过利用CLA 为时间关键型控制环路提供服务，可腾出主CPU 来执行其他系统任务，如通
信和诊断。
控制律加速器通过添加并行处理来扩展 C28x CPU 的功能。CLA 处理的时间关键控制环路可实现低 ADC 采样输
出延迟。因此，CLA 支持更快速的系统响应和可高频率的控制环路。将 CLA 用于时间关键型任务可释放主 CPU
以同时执行其他系统和通信功能。
以下是CLA 主要特性的列表。
• 时钟速率与主CPU 一致(SYSCLKOUT)。
• 一个独立的架构使得CLA 能够独立于主C28x CPU 之外执行算法。
– 完整的总线架构：
• 程序地址总线(PAB) 和程序数据总线(PDB)
• 数据读取地址总线(DRAB)、数据读取数据总线(DRDB)、数据写入地址总线(DWAB) 和数据写入数据
总线(DWDB)
– 独立的8 级流水线。
– 16 位程序计数器(MPC)
– 四个32 位结果寄存器（MR0 至MR3）
– 两个16 位辅助寄存器（MAR0、MAR1）
– 状态寄存器(MSTF)
• 指令集包括：
– IEEE 单精度（32 位）浮点数学运算
– 涉及并行载入或者存储的浮点数学
– 涉及并行加法或者减法的浮点乘法
– 1/X 和1/sqrt(X) 估值
– 数据类型转换
– 条件分支指令和调用
– 数据载入/存储操作
• CLA 程序代码可包含多达8 个任务或中断处理例程，或者7 个任务和一个主后台任务。
– 每一个任务的开始地址由MVECT 寄存器指定。
– 只要任务适合可配置的CLA 程序内存空间，任务大小就没有限制。
– 每次处理并完成一个任务。无任务嵌套。
– 任务完成时，在PIE 内标志一个任务专用中断。
– 当一个任务结束时，下一个具有最高优先级的等待任务自动开始。
– 2 类CLA 可以有一个在后台连续运行的主任务，而其他高优先级事件则触发前台任务。
• 任务触发机制：
– 借助于IACK 指令的C28x CPU
– 任务1 到任务8：最多256 个可能的触发源，来自连接到共享总线的外设，CLA 在共享总线上承担二级所
有权。
– 任务8 可以设置为后台任务，而任务1 至7 采用外设触发。
• 内存和共用外设：
– 两个专用消息RAM 用于CLA 和主CPU 间的通信。
– C28x CPU 能够将CLA 程序和数据内存映射到主CPU 空间或者CLA 空间。
图8-2 显示了CLA 功能方框图。
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CLA Control
Register Set
MIFR(16)
MPERINT1
to
MPERINT8
CLA_INT1
to
CLA_INT8
MIOVF(16)
MICLR(16)
From Shared
Peripherals
MICLROVF(16)
MIFRC(16)
C28x
CPU
PIE
INT11
INT12
MIER(16)
MIRUN(16)
LVF
LUF
MCTLBGRND(16)
MSTSBGRND(16)
CLA1SOFTINTEN(16)
CLA1INTFRC(16)
SYSCLK
CLA Clock Enable
SYSRS
MVECT1(16)
MVECT2(16)
MVECT3(16)
MVECT4(16)
MVECT5(16)
MVECT6(16)
MVECT7(16)
MVECT8(16)
CPU Read/Write Data Bus
CLA Program
Memory (LSx)
CLA Program Bus
LSxMSEL[MSEL_LSx]
LSxCLAPGM[CLAPGM_LSx]
MVECTBGRND(16)
MVECTBGRNDACTIVE(16)
MPSACTL(16)
MPSA1(32)
CLA Data
Memory (LSx)
MPSA2(32)
MCTL(16)
CLA Message
RAMs
CLA Execution
Register Set
MPC(16)
MSTF(32)
MR0(32)
MR1(32)
MR2(32)
MR3(32)
Shared
Peripherals
MEALLOW
MAR0(16)
MAR1(16)
CPU Read Data Bus
图8-2. CLA 方框图
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8.8 直接存储器访问(DMA)
DMA 模块提供了一种在外设和/或存储器之间传输数据的硬件方法，无需 CPU 干预，从而为其他系统功能释放带
宽。此外，DMA 还能够在数据传输时对其进行正交重排，以及在缓冲器之间对数据执行“乒乓”操作。这些特性
对于将数据结构化为模块以实现最优CPU 处理非常有用。
DMA 特性包括：
• 六个具有独立PIE 中断的通道
• 外设中断触发源
– ADC 中断和EVT 信号
– 外部中断
– ePWM SOC 信号
– CPU 计时器
– eCAP
– Σ-Δ滤波器模块
– SPI 发送和接收
– CAN 发送和接收
– LIN 发送和接收
• 数据源和目标：
– GSx RAM
– ADC 结果寄存器
– 控制外设寄存器（ePWM、eQEP、eCAP、SDFM）
– DAC 和PGA 寄存器
– SPI、LIN、CAN 和PMBus 寄存器
• 字大小：16 位或32 位（SPI 限制到16 位）
• 数据率：每个字四个周期，无需仲裁
图8-3 显示了DMA 的器件级方框图。
Global Shared
(GSx) RAMs
ADC
WRAPPER
ADC
RESULTS
XINT
TIMER
CAN
LIN
C28x Bus
DMA Bus
TINT (0-2)
XINT (1-5)
DMA Trigger
Source Selection
ADCx.INT(1-4), ADCx.EVT
LINATXDMA, LINARXDMA
CANxIF(1-3)
DMACHSRCSEL1.CHx
DMACHSRCSEL2.CHx
CHx.MODE.PERINTSEL
(x = 1 to 6)
DMA
C28x
ECAP(1-7)DMA
SD1DRINT (1-4)
EPWM(1-8).SOCA, EPWM(1-8).SOCB
SPITXDMA(A-B), SPIRXDMA(A-B)
PIE
FSITXADMA, FSIRXADMA
DMA Trigger Source
CPU and DMA Data Path
FSI
eCAP
SDFM
EPWM
SPI
PMBUS
图8-3. DMA 方框图
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8.9 引导ROM 和外设引导
器件引导 ROM 包含引导加载软件。器件 ROM 有一个内部引导加载程序（由 TI 编程），该引导加载程序在器件
上电以及器件每次复位时执行。引导加载程序用作初始程序，通过任何可引导外设将应用程序加载到器件 RAM
中，或配置为在闪存中启动应用程序（如果有）。
表8-13 列出了默认引导模式选项。用户可以选择自定义支持的引导模式以及引导模式选择引脚。
表8-13. 器件默认引导模式
GPIO24
（默认引导模式选择引脚1）
GPIO32
（默认引导模式选择引脚0）
引导模式
0
0
1
1
0
1
0
1
并行IO
SCI/等待引导
CAN
闪存
表 8-14 列出了器件上可能支持的引导模式。默认引导模式引脚为 GPIO24（引导模式引脚 1）和 GPIO32（引导
模式引脚 0）。如果用户在这些引脚上也使用外设，则可选择为引导模式引脚设置弱上拉，因此上拉可能会过驱
动。在此器件上，客户可以通过对用户可配置的双代码安全模块 (DCSM) OTP 位置进行编程来更改出厂默认的引
导模式引脚。
表8-14. 所有可用的引导模式
引导模式编号
引导模式
0
并行IO
1
2
3
4
5
6
7
8
SCI/等待引导
CAN
闪存
等待
RAM
SPI 主器件
I2C 主器件
PLC
备注
所有支持的外设引导模式都使用外设模块（SCIA、SPIA、I2CA、CANA 等）的第一个实例。凡是本节
提到的这些引导模式（例如 SCI 引导）时，实际均指第一个模块实例，如 SCIA 端口上的 SCI 引导。
这同样适用于其他外设引导。
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8.9.1 配置交替引导模式选择引脚
本节介绍了用户如何通过在用户可配置 DCSM OTP 中对 BOOTPIN_CONFIG 位置进行编程来定制引导模式选择
引脚。用户 DCSM OTP 中的位置是 Z1-OTP-BOOTPIN-CONFIG。调试时，EMU-BOOTPIN-CONFIG 是 Z1-
OTP-BOOTPIN-CONFIG 的仿真等效，可对其进行编程，以在不写入 OTP 的情况下使用不同的引导模式进行实
验。可根据需要对器件进行编程，以使用0、1、2 或3 个引导模式选择引脚。
表8-15. BOOTPIN_CONFIG 位字段
位
名称
说明
将0x5A 写入这8 位，告诉引导ROM 代码此寄存器中的位有效
请参阅BMPS0 说明
31-24
密钥
23-16
15-8
引导模式选择引脚2 (BMSP2)
引导模式选择引脚1 (BMSP1)
请参阅BMSP0 说明
设置为在引导期间使用的GPIO 引脚（最多255）。
0x0 = GPIO0；0x01 = GPIO1 等等
如果所有其他BMSP 也设置为0xFF，则0xFF 无效，并选择出厂默认
值BMSP0。
7–0
引导模式选择引脚0 (BMSP0)
如果任何其他BMSP 未设置为0xFF，则将BMSP 设置为0xFF 将禁用
该特定的BMSP。
备注
以下 GPIO 不能用作 BMSP。如果为特定的 BMSP 选择，引导 ROM 会自动选择出厂默认 GPIO
（BMSP2 的出厂默认值为0xFF，这会禁用BMSP）。
• GPIO 20 至23
• GPIO 36
• GPIO 38
• GPIO 60 至223
表8-16. 独立引导模式选择引脚解码
BOOTPIN_CONFIG
键
BMSP0
不用考虑
0xFF
BMSP1
不用考虑
0xFF
BMSP2
不用考虑
0xFF
实现的引导模式
!= 0x5A
由出厂默认BMSP（GPIO24、GPIO32）定义的引导
引导模式0 的引导表中定义的引导
（禁用所有BMSP）
由BMSP0 值定义的引导
（禁用BMSP1 和BMSP2）
0xFF
有效GPIO
0xFF
0xFF
0xFF
有效GPIO
0xFF
由BMSP1 值定义的引导
（禁用BMSP0 和BMSP2）
由BMSP2 值定义的引导
（禁用BMSP0 和BMSP1）
0xFF
有效GPIO
0xFF
= 0x5A
由BMSP0 和BMSP1 的值定义的引导
（禁用BMSP2）
有效GPIO
有效GPIO
有效GPIO
0xFF
由BMSP0 和BMSP2 的值定义的引导
（禁用BMSP1）
有效GPIO
由BMSP1 和BMSP2 的值定义的引导
（禁用BMSP0）
0xFF
有效GPIO
有效GPIO
有效GPIO
有效GPIO
有效GPIO
由BMSP0、BMPS1 和BMSP2 的值定义的引导
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8.9.2 配置交替引导模式选项
本节介绍了如何为器件配置引导定义表 BOOTDEF 以及相关的引导选项。64 位位置位于 Z1-OTP-BOOTDEF-
LOW 和Z1-OTP-BOOTDEF-HIGH 位置的用户可配置DCSM OTP 中。调试时，EMU-BOOTDEF-LOW 和EMU-
BOOTDEF-HIGH 是 Z1-OTP-BOOTDEF-LOW 和 Z1-OTP-BOOTDEF-HIGH 的仿真等效，并且可以进行编程，
以便在不写入 OTP 的情况下使用不同的引导模式选项进行实验。引导定义表的自定义范围取决于正在使用多少引
导模式选择引脚。有关如何使用 BOOTPIN_CONFIG 和 BOOTDEF 值的示例，请参阅 TMS320F28004x 实时微
控制器技术参考手册中“ROM 代码和外设引导”一章的“引导模式示例用例”部分。
表8-17. BOOTDEF 位字段
名称
BOOTDEF 名称
字节位置
说明
设置引导模式和引导模式选项。这可能包括更改特定
引导外设的GPIO 或指定不同的闪存入口点。任何不
支持的引导模式都会导致器件复位。
BOOT_DEF0
7–0
BOOT_DEF0 模式和选项
有关有效的BOOTDEF 值，请参阅GPIO 分配。
BOOT_DEF1
BOOT_DEF2
BOOT_DEF3
BOOT_DEF4
BOOT_DEF5
BOOT_DEF6
BOOT_DEF7
15-8
BOOT_DEF1 模式和选项
BOOT_DEF2 模式和选项
BOOT_DEF3 模式和选项
BOOT_DEF4 模式和选项
BOOT_DEF5 模式和选项
BOOT_DEF6 模式和选项
BOOT_DEF7 模式和选项
23-16
31-24
39–32
47–40
55–48
63–56
请参阅BOOT_DEF0 说明。
8.9.3 GPIO 分配
本节将详细介绍 GPIO 以及在位于 Z1-OTP-BOOTDEF-LOW 和 Z1-OTP-BOOTDEF-HIGH 的 BOOT_DEFx 中设
置的每种引导模式的引导选项。请参阅配置备用引导模式选择引脚，了解如何操作 BOOT_DEFx。选择引导模式
选项时，请确认所用特定器件封装的引脚多路复用器选项中提供了必要的引脚。
表8-18. SCI 引导选项
SCIATX GPIO
SCIARX GPIO
GPIO28
BOOTDEFx 值
选项
0x01
GPIO29
0（默认值）
1
2
3
4
0x21
GPIO16
GPIO17
0x41
GPIO8
GPIO9
0x61
GPIO48
GPIO49
0x81
GPIO24
GPIO25
备注
在SCIATX 和SCIARX 引脚上启用上拉电阻。
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表8-19. CAN 引导选项
CANTXA GPIO
CANRXA GPIO
GPIO33
BOOTDEFx 值
选项
0x02
GPIO32
0（默认值）
1
2
3
0x22
GPIO4
GPIO5
0x42
GPIO31
GPIO30
0x62
GPIO37
GPIO35
备注
在CANTXA 和SCIARX 引脚上启用上拉电阻。
表8-20. 闪存引导选项
BOOTDEFx 值
闪存入口点（地址）
选项
闪存存储体、扇区
闪存- 默认选项1
(0x00080000)
0x03
0（默认值）
存储体0 扇区0
闪存- 选项2
(0x0008EFF0)
1
2
3
0x23
0x43
0x63
存储体0 扇区14
存储体1 扇区0
存储体1 扇区14
闪存- 选项3
(0x00090000)
闪存- 选项4
(0x0009EFF0)
表8-21. 等待引导选项
BOOTDEFx 值
选项
看门狗状态
被启用
0
1
0x04
0x24
禁用
表8-22. SPI 引导选项
SPIA_SIMO
SPIA_SOMI
SPIA_CLK
GPIO9
SPIA_STE
GPIO11
GPIO57
GPIO57
GPIO11
BOOTDEFx 值
0x26
选项
1
2
3
4
GPIO8
GPIO54
GPIO16
GPIO8
GPIO10
GPIO55
GPIO17
GPIO17
0x46
GPIO56
GPIO56
GPIO9
0x66
0x86
备注
在SPIA_SIMO、SPIA_SOMI、SPIA_CLK 和SPIA_STE 引脚上启用上拉电阻。
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表8-23. I2C 引导选项
SDAA GPIO
SCLA GPIO
BOOTDEFx 值
选项
0
1
2
0x07
GPIO32
GPIO33
GPIO27
GPIO43
0x47
GPIO26
0x67
GPIO42
备注
在SDAA 和SCLA 引脚上启用上拉电阻。
表8-24. 并行引导选项
D0 至D7 GPIO
BOOTDEFx 值
DSP 控制GPIO
主机控制GPIO
选项
0x00
GPIO16
GPIO11
0（默认值）
GPIO0 至GPIO7
备注
在GPIO0 至GPIO7 上启用上拉电阻。
表8-25. RAM 引导选项
BOOTDEFx 值
0x05
RAM 入口点地址
0x00000000
选项
0
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8.10 双代码安全模块
双代码安全模块 (DCSM) 防止对片上安全内存进行访问。术语“安全”意味着阻止对安全存储器和资源的访问。
术语“不安全”是指允许访问；例如，通过代码调试器™ (CSS) 等调试工具。
代码安全机制为两个区域，即区域 1 (Z1) 和区域 2 (Z2)，提供保护。这两个区域的安全实现是相同的。每个区域
都有自身的专用安全资源（OTP 存储器和安全ROM）和分配的安全资源（CLA、LSx RAM 和闪存扇区）。
每个区域的安全性都由自身的 128 位密码（CSM 密码）确保。每个区域的密码根据区域专用链接指针存储在
OTP 存储器位置中。可以更改链接指针值，以在OTP 中编程一组不同的安全设置（包括密码）。
Code Security Module Disclaimer
本器件所包含的代码安全模块 (CSM) 旨在对存储在相关存储器中的数据进行密码保护，并且由德州仪
器(TI) 根据其标准条款和条件保证以符合TI 发布的适用于本器件的保修期规范。
然而，TI 不保证或承诺 CSM 不会受到损坏或破坏，也不保证或承诺存储在相关存储器中的数据不能通
过其他方式访问。此外，除上述内容外，TI 也未对本器件的 CSM 或运行做任何保证或表示，包括对适
销性或特定用途适用性的任何暗示保证。
在任何情况下，TI 对以任何方法使用 CSM 或本器件产生的任何必然、特殊、间接、偶然或惩罚性损害
概不负责，无论 TI 是否已告知上述损害。排除的损害包括但不限于数据丢失、信誉损失、使用损失、
业务中断或其他经济损失。
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8.11 看门狗
该看门狗模块与之前的 TMS320C2000 器件上的模块相同，但针对计数器的软件复位之间的时间提供了一个可选
的下限。默认情况下会禁用此窗口倒计时，因此该看门狗完全向后兼容。
看门狗生成复位或中断。看门狗使用可选分频器通过内部振荡器计时。
图8-4 显示了看门狗模块内的各种功能块。
WDCR.WDPRECLKDIV
WDCR.WDPS
WDCR.WDDIS
WDCNTR
8-bit
Watchdog
Counter
WDCLK
(INTOSC1)
WDCLK
Divider
Watchdog
Prescaler
Overflow
1-count
delay
SYSRSn
Clear
Count
WDWCR.MIN
WDKEY (7:0)
Watchdog
Window
Detector
Out of Window
Good Key
Watchdog
Key Detector
55 + AA
WDCR(WDCHK(2:0))
Bad Key
WDRSTn
WDINTn
Generate
512-WDCLK
Output Pulse
1
0
1
Watchdog Time-out
SCSR.WDENINT
图8-4. 窗口看门狗
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8.12 可配置逻辑块(CLB)
C2000 可配置逻辑块 (CLB) 是一组模块的集合，这些模块使用软件进行互连，以实现自定义数字逻辑功能或增强
现有的片上外设。CLB 能够通过一组交叉开关互连来增强现有的外设，为现有的控制外设（例如增强型脉宽调制
器 (ePWM)、增强型采集模块 (eCAP) 和增强型正交编码器脉冲模块 (eQEP)）提供高度连接性。交叉开关还允许
将CLB 连接到外部GPIO 引脚。通过这种方式，CLB 可以配置为与器件外设交互以执行小型逻辑功能（例如比较
器），或实现自定义串行数据交换协议。通过 CLB，原本需要使用外部逻辑器件实现的功能现在可在 MCU 内实
现。
CLB 外设是通过 CLB 工具进行配置的。有关 CLB 工具、可用示例、应用报告和用户指南的更多信息，请参阅
C2000Ware 软件包（C2000Ware_2_00_00_03 及更高版本）中的以下位置：
• C2000WARE_INSTALL_LOCATION\utilities\clb_tool\clb_syscfg\doc
• CLB 工具用户指南
• “使用C2000™ 可配置逻辑块(CLB) 进行设计”应用报告
• “如何将自定义逻辑从FPGA/CPLD 迁移到C2000™ 微控制器”应用报告
CLB 模块及其互连如图8-5 所示。
图8-5. CLB 概述
绝对编码器协议接口现在作为 C2000Ware MotorControl SDK 中的 位置管理器 解决方案提供。C2000Ware
MotorControl SDK 提供了此类解决方案的配置文件、应用程序接口 (API) 和使用示例。在某些解决方案中，TI 配
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置的 CLB 与其他片上资源（例如 SPI 端口或 C28x CPU）一起使用，以执行更复杂的功能。有关支持 CLB 特性
的器件，请参阅表5-1。
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8.13 功能安全
功能安全合规型产品是使用符合 ISO 26262/IEC 61508 标准的硬件开发流程开发的，这些硬件经过单独评估和认
证，满足 ASIL D/SIL 3 系统功能的要求（参阅证书）。TMS320F28004x 已通过认证，满足 ASIL B 的元件级随
机硬件功能要求（参阅证书）。
描述了所有硬件和软件功能安全机制的功能安全手册。请参阅TMS320F28004x 功能安全手册。
一个详细的、可调、故障注入、定量的 FMEDA，能够计算随机硬件指标（如国际标准化组织 ISO 26262 和国际
电工委员会 IEC 61508 分别针对汽车和工业应用的规定）。必须申请这种可调 FMEDA；请参阅适用于汽车和工
业实时微控制器的C2000™ 安全包用户指南。
• 提供了一份概述可调FMEDA 的价值（或优势）的白皮书。请参阅功能安全：适用于C2000™ MCU 的可调
FMEDA 出版物。
• 由五部分组成的FMEDA 调谐培训的第1 部分和第2 部分已推出。请参阅C2000™ 功能安全可调FMEDA 培
训页面。第3、4 和5 部分与可调FMEDA 整理在一起，因此必须申请。
专为 F28004x 系列器件设计的三个诊断库可用于协助开发功能安全系统：C28x 自检库 (C28x_STL)、CLA 自检
库 (CLA_STL) 和软件诊断库 (SDL)。C28x_STL 和 CLA_STL 分别提供 C28x CPU 和 CLA 的软件测试，并经过
独立评估和认证。这些库是应要求提供的，详情请参阅适用于汽车和工业实时微控制器的 C2000™ 安全包用户指
南。SDL 包含一组参考软件，提供器件安全手册中描述的多种安全机制的实施示例，例如SRAM 的软件测试、时
钟丢失检测功能的软件测试、使用 CPU 计时器进行的时钟完整性检查以及其他几个主要特性。SDL 作为
C2000Ware 的一部分提供。
C2000 实时 MCU 还配备有基于 TI 版本验证的 C28x 和 CLA 编译器认证套件 (CQKIT)，该套件可免费获得，您
可以在安全编译器认证套件网页上申请。
更多有关如何使用C2000 实时MCU 开发功能安全系统的详细信息，请参阅以下文档：
• 适用于C2000™ 实时微控制器的汽车功能安全汇总了可用于协助进行ISO 26262 认证过程的功能安全产品、
文档、软件和支持。
• SRAM 中的错误检测应用报告提供了有关SRAM 位单元和位阵列的性质以及SRAM 故障来源的技术信息。然
后提出了管理电子系统中存储器故障的方法。本讨论旨在为那些有兴趣提高嵌入式SRAM 的稳健性的电子系
统开发人员或集成商。
• C2000™ CPU 存储器内置自检描述了在主动控制循环期间使用C28x 中央处理单元(CPU) 进行的嵌入式存储
器验证。该文档讨论了存储器验证的系统挑战，以及C2000 器件和软件提供的不同解决方案。最后，还介绍
了用于存储器测试的软件诊断库功能。
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9 应用、实施和布局
备注
以下应用部分中的信息不属于TI 器件规格的范围，TI 不担保其准确性和完整性。TI 的客 户应负责确定
器件是否适用于其应用。客户应验证并测试其设计，以确保系统功能。
“F2800x C2000™ 实时 MCU 系列的硬件设计指南”应用手册 是使用 C2000 器件的硬件开发人员的基本指南，
有助于简化设计过程，同时降低设计故障的可能性。论述的主要主题包括：电源要求、通用输入/输出 (GPIO) 连
接、模拟输入和ADC、时钟生成和要求以及JTAG 调试等。
9.1 器件主要特性
表9-1. 器件主要特性
模块
特性
系统优势
监控
TI 的32 位C28x DSP 内核可为从片上闪存或SRAM 运行的浮点或定点
代码提供100MHz 的信号处理性能。
为从片上闪存或SRAM 运行的浮点或定点代码提供100MHz 的信号处理
高达200MIPS
性能。
C28x：100MIPS
CLA：100MIPS
闪存：高达256KB
RAM：高达100KB
FPU32：原生硬件支持IEEE-754 单精度浮点运算
实时控制CPU
TMU：使用加速器加快三角函数和算术运算执行速度，从而提高控制应
用的计算速度（例如PLL 和DQ 变换）。有助于实现更快的控制环路，
从而提高效率和优化元件尺寸。
32 位浮点单元(FPU32)
三角法数学单元(TMU)
维特比复杂数学单元(VCU)
特殊指令支持非线性PID 控制算法
VCU： 降低已编码应用中常见的复杂数学运算延迟
展示C2000™ 控制MCU 优化信号链的实时基准测试
毫米波和AVDS
ADC 对全部三相电流和直流总线进行精准并行采样，且具有零抖动。
ADC 后处理- 片上硬件将降低ADC ISR 复杂度并缩短电流环路周期。
多达3 个ADC 模块
3.45MSPS
模数转换器(ADC)
（12 位）
增加ADC 数量在多相应用中很有用。提供更高的有效MSPS（过采
样）和典型ENOB 以实现更好的控制环路性能。
高达21 通道
系统保护无误报：
CMPSS
比较器子系统(CMPSS) 模块适用于峰值电流模式控制、开关模式电
2 个窗口比较器
源、功率因数校正和电压跳闸监控等应用。
双12 位DAC
DAC 斜坡生成
借助模拟比较器子系统提供的消隐窗口和滤波功能，PWM 跳闸触发和消
除不必要噪声变得非常容易。
比较器子系统
(CMPSS)
外部引脚上提供低DAC 输出
数字滤波器
提供更出色的控制精度。无需进一步的CPU 配置即可通过比较器和12
位DAC (CMPSS) 控制PWM。
60ns 跳闸检测时间
斜率补偿
使用同一引脚实现保护和控制。
用于与线性或旋转增量编码器进行直接连接，以便获得高性能运动和位
置控制系统中使用的旋转机器的位置、方向和速度信息。另外，也可以
在其他应用中用于对来自外部器件（例如传感器）的输入脉冲进行计
数。
增强型正交编码器
脉冲(eQEP)
2 个eQEP 模块
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表9-1. 器件主要特性(continued)
模块
特性
系统优势
eCAP 的应用包含：
7 个eCAP 模块（2 个具有HRCAP 功能）
测量事件之间经过的时间（最多4 个带时间戳
的事件）。
旋转机械的速度测量（例如，通过霍尔传感器感应齿状链轮）
位置传感器脉冲之间的持续时间测量
通过输入X-BAR 连接到任何GPIO。
当未用于采集模式时，eCAP 模块可配置为单
通道PWM 输出(APWM)。
脉冲序列信号的周期和占空比测量
对来自占空比编码电流/电压传感器的电流或电压幅度进行解码
增强型捕捉
(eCAP)/高分辨率增
强型捕捉(HRCAP)
HRCAP 的应用包括：
脉冲序列周期的高分辨率周期和占空比测量
瞬时速度测量
2 个HRCAP 通道
瞬时频率测量
能够以300ps 的典型分辨率测量外部脉冲的
在一个隔离边界上的电压测量
距离/声纳测量和扫描
流量测量
宽度。
电容式触控应用
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TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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表9-1. 器件主要特性(continued)
模块
特性
系统优势
驱动
灵活的PWM 波形生成功能，具有出色的电源拓扑覆盖范围。
影子化死区和影子化动作限定器可实现自适应PWM 生成和保护，从而
提高控制精度并降低功率损耗。
多达16 个ePWM 通道
能够生成具有死区的高侧/低侧PWM
支持谷底开关（能够在谷点切换PWM 输出）
以及消隐窗口等特性
可改善功率因数(PF) 和总谐波失真(THD)，这在功率因数校正(PFC) 应
用中尤为重要。可提高轻载效率。
HRPWM 功能：
有利于精确控制并实现性能更佳的高频功率转换。
所有16 个通道均提供高分辨率功能(150ps)
为占空比、周期、死区以及相位偏移提供
150ps 的步长，精度提高99%
实现更干净的波形并避免输出端产生振荡/限制周期。
对于变频和多相直流/直流应用至关重要，有助于实现高频控制环路
(>2MHz)。
一次性和全局重新加载功能
能够在高频下控制交错式LLC 拓扑
增强型脉宽调制
(ePWM)/高分辨率
脉宽调制
提供逐周期保护并在故障条件下完全关闭PWM。有助于实现多相PFC
或直流/直流控制。
针对逐周期(CBC) 跳闸事件和一次性跳闸
(OST) 跳闸事件进行独立PWM 操作
(HRPWM)
在SYNC 时加载（支持在发生SYNC 事件时
的“影子到活动”加载）
支持变频应用（允许在功率转换中进行LLC 控制）。
无需软件干预即可关闭PWM（无ISR 延迟）
在出现故障时提供快速保护
有助于利用峰值电流模式控制(PCMC) 相移全桥(PSFB) 直流/直流转换
器轻松实现死区，无需占用大量CPU 资源（即使发生基于比较器、跳闸
或同步输入事件的触发事件时也是如此）。
延迟跳闸功能
通过向PWM 信号上升沿(RED) 和下降沿(FED) 添加可编程延迟，防止
高侧和低侧栅极同时导通。
死区发生器(DB) 子模块
每个ePWM 模块都能与其他ePWM 模块或其他外设同步。可使PWM
边沿彼此保持同步或与特定事件保持同步。
灵活的PWM 相位关系和计时器同步
支持采用特定采样窗口实现灵活的ADC 调度，与功率器件切换保持同
步。
CONNECTIVITY
串行外设接口(SPI) 2 个高速SPI 端口
支持25MHz
串行通信接口(SCI) 2 个SCI (UART) 模块
与控制器连接
提供一种低成本解决方案，无需控制器局域网(CAN) 的带宽和容错能
力。
本地互连网络(LIN) 1 个LIN
也可用作SCI 与其他控制器进行通信。
控制器局域网
1 个DCAN 模块
(CAN/DCAN)
能够兼容经典CAN 模块
内部集成电路(I2C) 1 个I2C 模块
与外部EEPROM、传感器或控制器连接
1 个PMBus 模块
电源管理总线
(PMBus)
符合SMI Forum PMBus 规范（第I 部分v1.0
基于硬件的无缝主机通信
和第II 部分v1.1）
最多1 个FSI 变送器和1 个FSI 接收器
带变送器和接收器
的快速串行接口 能够进行可靠的高速通信的串行通信外设
快速串行接口(FSI) 可用于低引脚数的高速通信，甚至能够以高达
100Mbps 的速度跨越隔离边界进行通信。
(FSI)
在隔离器件之间通信（高达100MHz）
其他系统特性
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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表9-1. 器件主要特性(continued)
模块
特性
系统优势
DCSM：防止对专有代码进行复制和逆向工程
看门狗：如果CPU 陷入无休止的执行循环，则会产生复位
寄存器受写保护：
双区域代码安全模块(DCSM)
看门狗
针对系统配置寄存器进行锁定保护
防止虚假CPU 写入
寄存器受写保护
安全增强功能
丢失时钟检测逻辑(MCD)
纠错码(ECC) 和奇偶校验
MCD：自动时钟故障检测
ECC 和奇偶校验：single-bit 纠错和double-bit 错误检测
可灵活连接各种配置中的器件输入、输出和内
部资源。
增强硬件设计的通用性：
输入X-BAR：将信号从任何GPIO 路由到芯片内的多个IP 块
输出XBAR：将内部信号路由到指定的GPIO 引脚上
ePWM X-BAR：将内部信号从各种IP 块路由到ePWM
CLB X-BAR：允许用户将信号从各种IP 块传输到CLB
•输入X-BAR
•输出X-BAR
•ePWM X-BAR
•CLB X-BAR
交叉开关(XBAR)
9.2 应用信息
9.2.1 典型应用
典型应用一节将详细介绍该器件的一些应用。如需查看更详细的应用列表，请参阅本数据表的应用一节。
9.2.1.1 服务器电信电源单元(PSU)
服务器电信电源单元 (PSU) 包含功率因数校正 (PFC) 级和直流/直流转换器级。通常使用图腾柱 PFC 作为 PFC
级。对于直流/直流级，LLC 和相移全桥(PSFB) 是两种常用的拓扑。通常，当前服务器PSU 基于双芯片架构，如
图9-1 所示。电信PSU 更有可能采用单芯片架构，如图9-2 所示。
PFC 级从交流电源汲取与交流电压同相的正弦波电流，并在其输出端保持稳定的直流总线电压（VDC，通常为
+400V）。该输出电压施加到直流/直流级的输入端，可将其转换为隔离式低输出电压Vout（服务器为 12V/48V，
电信为48V）。
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9.2.1.1.1 系统方框图
Dc bus
VBUS
VOUT
GaN
2A
GaN
3A
Si
VACL
4A
5A
1A
95~275
VAC
F
I
+
L
T
E
R
IPFC
GaN
2B
GaN
3B
Si
VACN
4B
5B
6B
6A
1B
IRES
IOUT
4A
1A
1B
2A
Aux.
Isolated
DC/DC
PWM1
PWM2
PWM3
PWM4
PWM1
PWM2
PWM3
PWM4
4B
5A
Aux.
DC/DC
C28x
3V3
3V3
C28x
DC bus
DC bus
2B
5B
3A
3B
CLA
3V3
I/O
3V3
6A
6B
CLA
VACL
VOUT
VACN
VBUS
IRES
IOUT
Comms
Comms
ADC
ADC
IPFC
SPI
SPI
GPIO
UART
FSI
UART
FSI
GPIO
Host
图9-1. 典型的服务器PSU 架构
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Dc bus
VBUS
VOUT
GaN
2A
GaN
3A
Si
4A
5A
95~275
VAC
F
I
+
L
T
E
R
GaN
2B
GaN
3B
Si
4B
5B
6B
6A
IRES
IOUT
VOUT
VACL
VACN
VBUS
AMC1311
C28x
ADC
IPFC
IRES
IOUT
Aux.
DC/DC
CLA
3V3
DC bus
1A
1B
2A
PWM1
PWM2
PWM3
PWM4
PWM5
3V3
I/On
2B
3A
3B
4A
4B
Comms
5A
5B
I2C
PMB us
SPI
UART
CAN
6A
6B
PWM6
Host
图9-2. 典型的电信PSU 架构
9.2.1.1.2 服务器和电信PSU 资源
参考设计和相关培训视频
具有有源钳位、功率密度大于270W/in3 的3kW 相移全桥参考设计
此参考设计是基于 GaN 的3kW 相移全桥(PSFB)，旨在实现更高的功率密度。该设计具有一个有源钳位，可尽可
能地减小次级同步整流器 MOSFET 的电压应力，以使用具有更好品质因数 (FoM) 的额定电压较低的 MOSFET。
PMP23126 在初级侧使用我们的30mΩGaN，在次级侧使用硅MOSFET。与Si MOSFET 相比，LMG3522 顶部
冷却 GaN 集成了驱动器和保护功能，可在更宽的工作范围内保持 ZVS，从而实现更高的效率。PSFB 以 100kHz
的频率运行，可实现97.74% 的峰值效率。
PMP23069 功率密度大于180W/in³ 的3.6kW 单相图腾柱无桥PFC 参考设计
此参考设计是一款基于 GaN 的3.6kW 单相连续导通模式 (CCM) 图腾柱功率因数校正 (PFC) 转换器，旨在实现更
高的功率密度。此功率级之后是一个小型升压转换器，这有助于缩小大容量电容器的尺寸。LMG3522 采用 GaN
功率级顶部冷却封装，具有集成驱动器和保护功能，可实现更高的效率、缩小低电源尺寸和降低复杂性。
F28004x 或F28002x C2000™ 控制器可用于所有高级控制，包括快速继电器控制、交流压降事件期间的小幅升压
运行、反向电流流动保护以及 PFC 和通用控制器之间的通信。PFC 在 65kHz 的开关频率下运行，可实现 98.7%
的峰值效率。
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数字控制的交错式LLC 谐振转换器：TIDM-1001（视频）
TIDA-010203 采用GaN 和C2000™ 实时控制MCU 的高效PFC 级（视频）
GaN 功率FET 和C2000™ MCU 支持图腾柱功率因数校正(PFC) 拓扑，可消除桥式整流器的功率损耗。
TIDA-010062 1kW、80 Plus Titanium、GaN CCM 图腾柱无桥PFC 和半桥LLC 参考设计
此参考设计是一种数字控制的紧凑型 1kW 交流/直流电源设计，适用于服务器电源单元 (PSU) 和通信电源整流器
应用。该高效设计支持两个主要功率级，包括一个前端连续导通模式 (CCM) 图腾柱无桥功率因数校正 (PFC) 级。
PFC 级采用带有集成驱动器的 LMG341x GaN FET，可在较宽的负载范围内实现更高的效率，并且符合 80 Plus
Titanium 要求。此设计还支持半桥 LLC 隔离式直流/直流级，以便在 1kW 功率下获得 +12V 直流输出。两个控制
卡使用C2000™ 入门级高性能MCU 来控制两个功率级。
TIDA-010203 采用C2000 和GaN 的4kW 单相图腾柱PFC 参考设计
此参考设计是一款具有 F280049/F280025 控制卡和 LMG342x EVM 板的 4kW CCM 图腾柱 PFC。此设计展示了
一个强大的 PFC 解决方案，它通过将控制器接地置于 MOSFET 桥臂的中间来避免隔离式电流检测。得益于非隔
离特性，可以通过高速放大器 OPA607 来实现交流电流检测，从而帮助实现可靠的过流保护。在此设计中，效
率、热感图像、交流压降、雷电浪涌和 EMI CE 均进行了充分的验证。此参考设计具有完整的测试数据，显示了
采用C2000 和GaN 的图腾柱PFC 具有更高的成熟度，并且是高效产品PFC 级设计的良好研究平台。
TIDM-02011 采用C2000™ 实时MCU 的实时固件更新参考设计
此参考设计说明了在 C2000™ 实时 MCU（包括 C28x CPU 和控制律加速器 (CLA)）上无需器件复位即可实现的
实时固件更新 (LFU)。此设计使用的软件可帮助用户缩短产品上市时间。与服务器电源单元 (PSU) 类似，无需器
件复位的 LFU 是高可用性系统的一项重要考虑因素，因为需要停机时间尽可能短。使用 C2000WARE-
DIGITALPOWER-SDK 和该参考设计时，请查看设计指南中的编译器版本指导。
TIDM-1001 使用C2000™ MCU 的两相交错式LLC 谐振转换器参考设计
谐振转换器是常用的直流/直流转换器，通常用于服务器、电信、汽车、工业和其他电源应用。这些转换器性能
（效率、功率密度等）高，且不断提高各种行业标准要求和功率密度目标，是中高级电源应用的理想之选。此参
考设计实现了 500W 的数控式两相交错 LLC 谐振转换器。该系统由单个 C2000™ 微控制器 (MCU)
TMS320F280025C 控制，还可在所有工作模式下生成适合所有电源电子开关器件的PWM 波形。此设计通过利用
创新的电流共享技术，可准确地实现相间均流。
TIDM-1007 交错式CCM 图腾柱PFC 参考设计（视频）
此视频介绍了使用 C2000 微控制器控制图腾柱 PFC 所需的硬件要素、控制要素和软件设计。此演示中还介绍了
在该参考设计上实现的测试结果。
变频、ZVS、5kW、基于GaN 的两相图腾柱PFC 参考设计
此参考设计是一种高密度、高效的 5kW 图腾柱功率因数校正 (PFC) 设计。设计采用两相图腾柱 PFC，能在可变
频率和零电压开关 (ZVS) 条件下运行。控制器采用新拓扑和改进型三角电流模式 (iTCM)，能够减小尺寸并提高效
率。设计方案为在 TMS320F280049C 微控制器内使用高性能处理内核，可在广泛的工作范围内保证效率。PFC
的运行频率范围为100kHz 至800kHz。峰值系统效率为99%，该数值在120W/in3 开放式框架功率密度下实现。
9.2.1.2 单相在线UPS
不间断电源 (UPS) 在将关键负载（例如计算机、通信系统、医疗/生命支持系统和工业控制）连接至公共电网方面
扮演着重要角色。它们旨在为主要处于任何正常或异常实用电源条件下的负载提供清洁、持续的电源。在各种
UPS 拓扑或配置中，在线 UPS，也称为反向器首选 UPS，可为负载提供最佳的线路调节性能和最强大的保护以
防止出现公共电源问题。它可以在任何输入线路条件下提供稳定的正弦输出电压。从公共电力线获得电源后，它
将保持正弦输入电流处于高输入功率因素。这些增强的输入/输出特征使在线 UPS 成为许多应用领域中的理想解
决方案。
一个三路转换在线 UPS 系统如图 9-3 所示。功率因数校正 (PFC) 输入级是一个交流/直流转换器，可对交流输入
电压进行整流并生成直流总线电压，同时在高输入功率因数下维持正弦输入电流。PFC 级还针对交流输入电压的
变化调节直流总线电压。通过输出直流/交流逆变器级对直流总线电压进行反相即可生成适当频率的交流输出电
压。直流/直流降压转换器级将实现电池充电器。电池充电器级可降低高直流总线电压（高达 400V），从而为较
小的电池充电。当系统以电池备用模式运行时，直流/直流升压转换器将电池电压升高至总线电压。
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9.2.1.2.1 系统方框图
Bypass
AC Output
AC
Power Factor Correction
AC Input
and AC / DC conversion
DC
Normal
DC
DC
Battery
图9-3. 三路转换在线UPS 系统
V+
V+
Q1
Q3
Vbat
Q5
C1
1A
3A
2A
Ibat
Lb
Io
Is
Ls
Lo
Vo
C2
Cb
Q2
Q4
Q6
Co
RL
1B
3B
2B
V-
V-
1A
1B
2A
PWM1
PWM2
PWM3
Aux.
DC/DC
C28x
3V3
DC bus
2B
3A
3B
3V3
CLA
Is
V+
V-
Comms
Vbat
Ibat
Vo
ADC
SPI
LIN
CAN
CAN &
LIN
Transceiver
GPIO
Io
图9-4. 单相在线UPS
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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9.2.1.2.2 单相在线UPS 资源
参考设计和相关培训视频
TIDM-HV-1PH-DCAC 具有电压源和并网模式的单相逆变器参考设计
此参考设计使用C2000™ F2837xD 和F28004x 微控制器实现单相逆变器（直流/交流）控制。此设计支持逆变器
的两种工作模式。第一种模式是使用输出LC 滤波器的电压源模式。此控制模式一般用于不间断电源(UPS)。第二
种模式是具有输出 LCL 滤波器的并网模式，这种模式通常用于光伏逆变器。此设计的固件在 powerSUITE 框架下
受支持，因此允许使用解决方案适配器对其进行调整，并可使用补偿设计器和 SFRA 来调节控制环路。高效、低
THD 和直观的软件使此设计对从事 UPS 的逆变器设计以及替代能源应用（例如，光伏逆变器、电网存储和微电
网）的工程师很有吸引力。
TIDM-02008 采用C2000™ MCU 的双向高密度GaN CCM 图腾柱PFC
此参考设计是一个 3kW 双向交错式连续导通模式 (CCM) 图腾柱 (TTPL) 无桥功率因数校正 (PFC) 功率级，采用
C2000™ 实时控制器和具有集成驱动器和保护功能的 LMG3410R070 氮化镓 (GaN)。此电源拓扑支持双向潮流
（PFC 和并网逆变器）且使用 LMG341x GaN 器件，可提高效率并减小电源尺寸。该设计可利用切相和自适应死
区时间来提高效率，通过输入电容补偿方案提高轻负载下的功率因数，并借助非线性电压环降低PFC 模式下的瞬
态电压尖峰。此参考设计中的硬件和软件可帮助您缩短产品上市时间。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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TIDU638 TIDM-BUCKBOOST-BIDIR 双向非隔离式降压/升压转换器
此设计实现了双向非隔离式降压/升压电源转换器，非常适合太阳能微型转换器、具备再生（再生或能量回收）功
能的混合动力电动汽车(HEV) 和电池充电应用。
9.2.1.3 微型光伏逆变器
微型光伏逆变器包含直流/交流逆变器功率级和最大功率点跟踪(MPPT) 直流/直流功率级。逆变器（直流/交流）的
典型开关频率介于 20kHz-50kHz 之间，而直流/直流侧的开关频率范围可在 100kHz-200kHz 之间。可以使用各种
功率级来实现这一目的，该图仅描述了典型的功率级以及控制和通信要求。C2000 微控制器采用片上 EPWM、
ADC 和模拟比较器模块来实现此类微型逆变器系统的完全数字控制。
9.2.1.3.1 系统方框图
S3
Active Clamp Flyback with
sec Voltage Multiplier
DC – AC
Inverter
DC bus
S6
3B
2B
S5
1A
Vgrid
PV
27V – 45V
I
1B
2A
3A
4 (Relay)
S7
GND
S1 (S2)
interleaved
phases
S4
GND
Isolation
S6 S7
S1 S2 S3 S4 S5
4
1A 1B 2A 2B 3A 3B
ADC
Comparators
Vref
Aux.
DC/DC
3V3
DC bus
3V3
Comms
SPI
GPIO
UART
CAN
C28x
Flash
SRAM
QEP
图9-5. 微型光伏逆变器
9.2.1.3.2 微型光伏逆变器资源
参考设计和相关培训视频
C2000™ 数字电源培训系列（视频）
此培训系列介绍了数字电源控制的基础知识以及如何在C2000 微控制器上实施数字电源控制。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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向太阳能电网添加储能系统的四大设计注意事项
此白皮书探讨了并网太阳能装置集成储能系统的设计注意事项
C2000WARE-DIGITALPOWER-SDK
适用于 C2000™ 微控制器 (MCU) 的 DigitalPower SDK 包含一套全面的软件基础架构、工具和文档，旨在尽可能
缩短基于 C2000 MCU 的数字电源系统开发时间，适用于各种交流/直流、直流/直流和直流/交流电源应用。该软
件包含可运行于 C2000 数字电源评估模块 (EVM) 的固件和适用于太阳能、电信、服务器、电动汽车充电器和工
业电力输送应用的TI Designs (TID)。DigitalPower SDK 包含数字电源应用在开发和评估等各阶段所需的所有资源
使用C2000™ Piccolo 微控制器的数字控制微型光伏逆变器设计
本文档介绍了使用 C2000 微控制器的数字控制微型光伏逆变器的实现细节。250W 隔离式微型逆变器设计采用
Piccolo-B (F28035) 控制卡提供所有必要的 PV 逆变器功能。此文档介绍了微型逆变器电路板上的功率级，以及一
个通过验证开环运行情况和闭环运行情况来构建软件的增量式构建级别系统。此指南介绍了用于控制功率流、最
大化 PV 电池板功率 (MPPT) 以及使用锁相环 (PLL) 锁定到电网的控制结构和算法，同时还介绍了德州仪器 (TI)
微型光伏逆变器套件(TMDSOLARUINVKIT) 的硬件详细信息
TIDU405B 具有MPPT 功能的并网微型光伏逆变器
此 C2000 微型光伏逆变器 EVM 硬件包含两个级。分别是：(1) 具有次级倍压器的有源钳位反激式直流/直流转换
器和 (2) 直流/交流逆变器。该系统的方框图如图 1b 所示。此直流/直流转换器从 PV 电池板汲取直流电流，这
样，此电池板运行在其最大功率传输点上。这要求将电池板输出（即直流/直流转换器输入）保持在一个由 MPPT
算法确定的电平上。MPPT 算法可以确定用于最大功率传输的电池板输出电流（基准电流）。然后，反激式转换
器的电流控制环路可确保转换器输入电流会跟踪MPPT 基准电流。反激式转换器还为直流/直流级提供高频隔离。
反激式级的输出是一条可驱动直流/交流逆变器的高压直流总线。逆变器级将直流总线保持在所需的设定点，并将
受控的正弦波电流注入电网。逆变器还实现电网同步，以便保持其电流波形锁定到电网电压的相位和频率。一个
具有片上 PWM、ADC 和模拟比较器模块的 C2000 Piccolo 微控制器能够实现这种微型逆变器系统的完全数字控
制。
适用于单相并网逆变器并采用C2000™ 微控制器的软件锁相环设计应用报告
并网应用需要准确估算电网角度才能将电力同步馈入电网。为此需要使用一个软件锁相环(PLL)。此应用报告讨论
了软件锁相环设计中的不同挑战，并介绍了使用C2000 控制器为单相并网应用设计锁相环的方法。
9.2.1.4 电动汽车充电站电源模块
直流充电站中的电源模块包含交流/直流功率级和直流/直流功率级。每个与其功率级相关的转换器都包含多个开关
管和一个栅极驱动器、电流和电压检测以及实时微控制器。输入侧有三相交流电源，连接到交流/直流功率级。该
块将传入的交流电压转换为约 800V 的固定直流电压。该电压用作直流/直流功率级的输入，直流/直流功率级处理
功率并直接与电动汽车上的电池连接。每个功率级都有一个独立的实时微控制器，该微控制器负责处理模拟信号
并提供快速控制操作。
交流/直流级（也称为 PFC 级）是电动汽车充电站中的第一级功率转换。它将从电网传入的交流功率 (380-415
VAC) 转换为大约800V 的稳定直流链路电压。PFC 级保持正弦输入电流（THD 通常小于5%），并提供高于线间
输入电压幅度的受控直流输出电压。直流/直流级是电动汽车充电站中的第二级功率转换。它将 800V 的传入直流
链路电压（对于三相系统）转换为较低的直流电压，以便为电动汽车的电池充电。直流/直流转换器必须能够在宽
范围内为电池提供额定功率，并且能够根据电池的荷电状态(SOC) 以恒流或恒压模式为电池充电。
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9.2.1.4.1 系统方框图
图9-6. 双有源电桥直流/直流转换器
9.2.1.4.2 电动汽车充电站电源模块资源
参考设计和相关培训视频
TIDM-02002 适用于混合动力汽车/电动汽车车载充电器的CLLLC 谐振双有源电桥（视频）
具有双向功率流功能和软开关特性的 CLLLC 谐振 DAB 是混合动力电动汽车/电动汽车 (HEV/EV) 车载充电器和能
量存储应用的理想候选器件。此设计演示了在闭合电压和闭合电流环路模式中使用 C2000™ MCU 控制此电源拓
扑。采用此设计的硬件和软件可帮助您缩短产品上市时间。
TIDA-01606 10kW 双向三相三级（T 型）逆变器和PFC 参考设计
此参考设计概述了如何实现基于 SiC 的双向三级三相有源前端 (AFE) 逆变器和 PFC 级。此设计使用 50kHz 开关
频率和LCL 输出滤波器来减小磁性元件的尺寸。峰值效率达到了 99%。此设计展示了如何在 DQ 域中实现完整的
三相AFE 控制。控制和软件在实际硬件上和“硬件在环”(HIL) 设置中经过了验证。
TIDA-010210 基于GaN 的11kW 双向三相ANPC 参考设计
此参考设计提供了用于实现基于 GaN 的三级三相氮化镓 (GaN) 逆变器功率级的设计模板。使用快速开关型功率
器件可实现 100kHz 的更高开关频率，不仅减小了滤波器磁性元件的尺寸，还提高了功率级的功率密度。多级拓
扑允许在高达 1000V 的较高直流母线电压下使用额定电压为 600V 的功率器件。较低的开关电压应力可降低开关
损耗，从而使峰值效率达到98.5%
TIDA-010054 适用于3 级电动汽车充电站的双向双有源电桥参考设计
此参考设计概述了单相双有源电桥 (DAB) 直流/直流转换器的实现。DAB 拓扑具有软开关换向、器件数量减少和
效率高等优势。当功率密度、成本、重量、电隔离、高电压转换比和可靠性是关键因数时，该设计大有裨益，使
其成为电动汽车充电站和能量存储应用的理想之选。DAB 中的模块化和对称结构允许堆叠转换器，以实现高功率
吞吐量，并促进双向运行模式，从而支持电池充电和放电应用。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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C2000™ MCU - 电动汽车(EV) 培训视频（视频）
此C2000™ MCU 视频集介绍了电动汽车(EV) 的英语和中文专项培训。
更大限度地提高3 级电动汽车充电站的功率
这说明了C2000 丰富的产品系列如何提供出色解决方案，帮助工程师解决设计难题并实施高级电源拓扑。
“电动汽车充电站的电源拓扑注意事项”应用报告
本应用报告讨论了设计用作快速直流充电站设计构建块的电源模块的拓扑注意事项。
TIDM-02000 使用C2000™ 实时MCU 的峰值电流模式控制相移全桥参考设计
该设计采用数字化峰值电流模式控制型 (PCMC) 相移全桥 (PSFB) 直流/直流转换器，可将 400V 直流输入转换为
稳定的 12V 直流输出。该设计的亮点是：基于 4 类 PWM 和内部斜坡补偿的全新 PCMC 波形生成，以及简单的
PCMC 实现。采用来自C2000 实时微控制器系列的TMS320F280049C MCU。
TIDUEG2C TIDM-02002 针对HEV/EV 车载充电器的双向CLLLC 谐振双有源电桥(DAB) 参考设计
具有双向功率流功能和软开关特性的 CLLLC 谐振 DAB 是混合动力电动汽车/电动汽车 (HEV/EV) 车载充电器和能
量存储应用的理想候选器件。此设计演示了在闭合电压和闭合电流环路模式中使用 C2000™ MCU 控制此电源拓
扑。采用此设计的硬件和软件可帮助您缩短产品上市时间。
TIDM-1000 基于Vienna 整流器且采用C2000 MCU 的三相功率因数校正参考设计
高功率三相功率因数校正应用（例如非车载电动汽车充电和通信电源整流器）中使用了 Vienna 整流器电源拓扑。
此设计说明了如何使用C2000 MCU 控制Vienna 整流器。
9.2.1.5 伺服驱动器控制模块
伺服驱动器需要高精度电流和电压检测功能以实现精确的扭矩控制，并且通常支持用于多种编码器类型的接口以
及通信接口。F28004x 既可用作独立伺服驱动器的单芯片解决方案（如图 9-7 所示），也可用于分散式系统（如
图 9-8 所示）。在后一种情况下，F2838x 充当控制器，对所有电压和电流输入进行采样并为逆变器生成正确的
PWM 信号。每个 F28004x 器件均作为目标轴的实时控制器，用于控制电机的电流控制环。通过使用快速串行接
口(FSI) 外设，一个F2838x 最多可管理16 个轴。F2838x 作为外部环路控制器执行主轴电机控制，控制通过FSI
与所有副轴的数据交换，并通过EtherCAT 与主机或PLC 进行通信。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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9.2.1.5.1 系统方框图
DC bus
VBUS
3A
1A
2A
400
F
VAC
I
L
T
E
R
External
Brake
M
1B
Iu
2B
3B
Absolute
Encoder
IU
Iv
Iw
VU
Vv
Vw
4
Iw
Incremental
Encoder
Resolver
Iv
TMODULE
IDC
Absolute
Encoder
1A 1B 2A 2B 3A 3B
4
TMODULE
IDC
Iu Iv Iw VU Vv Vw VBUS
Resolver
Configurable logic
block
SAR ADC
SDFM
Aux.
DC/DC
3V3
DC bus
3V3
Flash
Fast Serial
Interface
C28x
QEP
CLA
SRAM
Incremental
Encoder
图9-7. 伺服驱动器控制模块
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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CLK
DAT
A
B
AH
AL
BH
BL
CH
CL
CLK
DAT
FSIRX
FSITX
FSITX1
FSITX2
PWM1
PWM2
CPU1
FPU
TMU
CPU1
FPU
TMU
AH
BH
CH
SCIA
A
B
A
B
CLK
DAT
CLK
DAT
Ia(option)
Load
Ib
PWM3
TZ1
Option
M
CLA1
Ic
DMA
A1
ADCA
12-bit
CMP1
CMP1
CMP1
Ia
Ib
A
B
I
A2
B1
B2
C1
C2
AL
BL
CL
Incremental
Encoder
DMA1
EQEP
A
AH
AL
BH
BL
CH
CL
ADCB
12-bit
ADCC
12-bit
PWM1
B
Ic
Vdc
+
-
A
B
Vdc
PWM-2
BOOSTXL-3PHGANINV
ECAT
C-M4
F28004x
Node # 1
A
B
PWM-3
TZ1
Ia
Ib
ADCA
12-bit
A1
A2
B1
B2
CMP1
CMP2
CPU2
FPU
TMU
ADCB
12-bit
CLK
DAT
A
AH
AL
BH
BL
CH
CL
FSIRX
FSITX
PWM1
PWM2
CPU1
FPU
TMU
B
A
B
A
B
AH
BH
CH
ADCC C1
12-bit
Ic
CMP3
CMP4
CLK
DAT
F2838xD
Master
CLA2
Ia(option)
C2
Load
Load
Load
ADCD
12-bit D2
D1
PWM3
TZ1
Vdc
Option
Ib
Ic
M
DMA2
A
DMA
A1
ADCA
12-bit
Ia
Ib
CMP1
CMP1
CMP1
EQEP1
B
I
A
B
I
A2
B1
B2
C1
C2
AL
BL
CL
Incremental
Encoder
EQEP
ADCB
12-bit
ADCC
12-bit
Ic
Vdc
+
-
Vdc
AH
BH
CH
BOOSTXL-3PHGANINV
F28004x
F28004x
F28004x
Node # 2
Ia(option)
Ib
Load
M
Ic
CLK
DAT
A
AH
AL
BH
BL
CH
CL
Incremental
Encoder
FSIRX
FSITX
AL
BL
CL
PWM1
PWM2
CPU1
FPU
TMU
B
A
B
A
B
AH
BH
CH
CLK
DAT
Ia(option)
+
-
Vdc
PWM3
TZ1
Option
IDDK
Ib
Ic
M
DMA
A1
ADCA
12-bit
CMP1
CMP1
CMP1
Ia
Ib
A
B
I
A2
B1
B2
C1
C2
AL
BL
CL
Incremental
Encoder
EQEP
ADCB
12-bit
ADCC
12-bit
Ic
Vdc
+
-
Vdc
BOOSTXL-3PHGANINV
Node # 3
CLK
DAT
A
AH
AL
BH
BL
CH
CL
FSIRX
FSITX
PWM1
PWM2
CPU1
FPU
TMU
B
A
B
A
B
AH
BH
CH
CLK
DAT
Ia(option)
PWM3
TZ1
Option
Ib
Ic
M
DMA
A1
ADCA
12-bit
Ia
Ib
CMP1
CMP1
CMP1
A
B
I
A2
B1
B2
C1
C2
AL
BL
CL
Incremental
Encoder
EQEP
ADCB
12-bit
ADCC
12-bit
Ic
Vdc
+
-
Vdc
BOOSTXL-3PHGANINV
Node # 4
图9-8. 分布式多轴伺服驱动器
9.2.1.5.2 伺服驱动器控制模块资源
参考设计和相关培训视频
具有基于采样电阻的内嵌式电机相电流采样的48V 三相逆变器评估模块
BOOSTXL-3PHGANINV 评估模块采用 48V/10A 三相 GaN 逆变器，具备基于分流器的精密直列式相电流检测功
能，从而对精密驱动器（例如，伺服驱动器）进行精准控制。
用于工业电机控制的C2000 DesignDRIVE 开发套件
DesignDRIVE 开发套件 (IDDK) 硬件提供了可驱动高电压三相电机的全功率级集成伺服驱动器设计，并简化了对
各种位置反馈、电流检测和控制拓扑的评估。
C2000 DesignDRIVE Position Manager BoosterPack™ 插件模块
PositionManager BoosterPack 是一个用于评估绝对编码器和模拟传感器（如旋转变压器和 SinCos 传感器）接口
的灵活低电压平台。与DesignDRIVE Position Manager 软件解决方案结合使用时，这种低成本评估模块成为用于
将许多流行的位置编码器类型（如 EnDat、BiSS 和 T-Format）与 C2000 实时控制器件连接的强大工具。C2000
Position Manager 技术将流行的数字和模拟位置传感器接口集成到C2000 实时控制器上，因此无需外部FPGA 来
实现这些功能。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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C2000Ware MotorControl SDK
适用于C2000™ 微控制器(MCU) 的MotorControl SDK 包含一套全面的软件基础架构、工具和文档，旨在尽可能
缩短基于 C2000 实时控制器的电机控制系统开发时间，适用于各种三相电机控制应用。该软件包括在 C2000 电
机控制评估模块 (EVM) 和针对工业驱动器、机器人、电器和汽车应用的 TI Designs (TID) 上运行的固件。
MotorControl SDK 包含高性能电机控制应用在开发和评估等各阶段所需的所有资源。
TIDM-02006 基于快速串行接口(FSI) 的分布式多轴伺服驱动器参考设计
此参考设计展示了使用 C2000™ 实时控制器通过快速串行接口 (FSI) 实现的分布式或分散式多轴伺服驱动器示
例。多轴伺服驱动器用于工厂自动化和机器人等多种应用。凭借每轴成本、性能和易用性等特性，该驱动器受到
上述系统的高度青睐。FSI 是一种可靠的成本优化型高速通信接口，具有低抖动，能以菊花链形式连接多个
C2000 微控制器。在此设计中，每个TMS320F280049 或TMS320F280025 实时控制器均作为分布式轴的实时控
制器，控制电机的电流控制环。单个 TMS320F28388D 控制各轴的位置和速度控制环。上述 F2838x 还通过充分
利用多个内核，执行集中式电机控制轴和 EtherCAT 通信。该设计采用我们的现有 EVM 套件，软件随附
C2000WARE MotorControl SDK 发布。
TIDM-02007 在单个MCU 上使用快速电流环路(FCL) 和SFRA 的双轴电机驱动器参考设计
此参考设计展示了在单个C2000 控制器上使用快速电流环路(FCL) 和软件频率响应分析器 (SFRA) 技术的双轴电
机驱动器。FCL 可利用双核（CPU、CLA）并行处理技术来显著改善控制带宽和相位裕度，降低反馈采样和
PWM 更新之间的延迟，实现更高的控制带宽和最大调制指数，提高驱动器的直流总线利用率和电机的转速范围。
开发人员可通过集成的 SFRA 工具快速测量应用的频率响应，以调整转速和电流控制器。鉴于 C2000 系列 MCU
的系统级集成和高性能，此系列器件能够同时支持双轴电机驱动器要求，以更高的性能提供非常强大的位置控
制。相关软件在C2000Ware MotorControl SDK 中发布。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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10 器件和文档支持
10.1 器件和开发支持工具命名规则
为了标示产品开发周期所处的阶段，TI 为所有 TMS320 MCU 器件和支持工具的器件型号分配了前缀。每个
TMS320 ™ MCU 商用产品系列成员都具有以下三个前缀之一： TMX 、TMP 或 TMS （ 例如，
TMS320F280049）。德州仪器 (TI) 为其支持工具推荐使用三种可能的前缀指示符中的两个：TMDX 和 TMDS。
这些前缀代表了产品从工程原型（其中 TMX 针对器件，而 TMDX 针对工具）直到完全合格的生产器件和工具
（其中TMS 针对器件，而TMDS 针对工具）的产品开发演变阶段。
Device development evolutionary flow:
TMX Experimental device that is not necessarily representative of the final device's electrical specifications and
may not use production assembly flow.
TMP Prototype device that is not necessarily the final silicon die and may not necessarily meet final electrical
specifications.
TMS Production version of the silicon die that is fully qualified.
Support tool development evolutionary flow:
TMDX Development-support product that has not yet completed Texas Instruments internal qualification testing.
TMDS Fully-qualified development-support product.
TMX and TMP devices and TMDX development-support tools are shipped against the following disclaimer:
"Developmental product is intended for internal evaluation purposes."
Production devices and TMDS development-support tools have been characterized fully, and the quality and
reliability of the device have been demonstrated fully. TI's standard warranty applies.
Predictions show that prototype devices (X or P) have a greater failure rate than the standard production
devices. Texas Instruments recommends that these devices not be used in any production system because their
expected end-use failure rate still is undefined. Only qualified production devices are to be used.
TI 器件的命名规则还包括一个带有器件系列名称的后缀。这个后缀表明封装类型（例如，PZ）和温度范围（如，
S）。
若要获取器件型号以及更多订购信息，请访问TI 网站(www.ti.com.cn) 或者联系您的TI 销售代表。
有关芯片上器件命名规则标记的其他说明，请参阅TMS320F28004x 实时MCU 器件勘误表。
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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A. 可订购器件型号使用前缀X。
图10-1. 器件命名规则
10.2 标识
图10-2 和图10-3 提供了 F28004x 器件标识示例并定义了各个标识。您可以通过封装顶部所示的符号判断器件的
修订版本，如图10-2 所示。一些原型器件的标识可能与图示标识有所不同。
980
F280049PZS
980
F280049PMS
$$#−YMLLLLS
G4
$$#−YMLLLLS
G4
Package
Pin 1
Package
Pin 1
YMLLLLS
Lot Trace Code
=
YM
LLLL
S
980
$$
2-Digit Year/Month Code
Assembly Lot
Assembly Site Code
TI E.I.A. Code
Wafer Fab Code (one or two characters) as applicable
Silicon Revision Code
=
=
=
=
=
=
#
G4
Green (Low Halogen and RoHS-compliant)
=
图10-2. PM 和PZ 封装的器件标识示例
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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YMLLLLS
Lot Trace Code
=
F280049
YM
LLLL
S
2-Digit Year/Month Code
Assembly Lot
Assembly Site Code
Wafer Fab Code (one or two characters) as applicable
Silicon Revision Code
=
=
=
=
=
RSHS
$$#−YMLLLLS
$$
#
TI
G4
G4
Green (Low Halogen and RoHS-compliant)
=
Package
Pin 1
图10-3. RSH 封装的器件标识示例
表10-1. 从批次追踪代码中确定器件的修订版本
REVID(1)
器件修订版本代码
器件修订版本
备注
地址：0x5D00C
0x0000 0000
0x0000 0001
0x0000 0002
0
A
B
该器件修订版本以TMX 形式提供。
该器件修订版本以TMX 形式提供。
该器件修订版本的代码为TMX 和TMS。
空白
A
B
(1) 器件修订版本ID
10.3 工具和软件
TI 提供大量的开发工具。下面是部分用于评估器件性能、生成代码和开发解决方案的工具和软件。要查看 C2000
实时控制MCU 的所有可用工具和软件，请访问使用我们的C2000™ 实时微控制器开始开发页面。
开发工具
F280049C controlCARD 评估模块
F280049C controlCARD 评估模块是一种基于 HSEC180 controlCARD 的评估和开发工具，适用于 C2000
F28004x 系列的微控制器产品。controlCARD 非常适合用于初始评估和系统原型设计。它们也是完整的板级模
块，利用两种标准外形尺寸（100 引脚 DIMM 或 180 引脚 HSEC）中的一种来提供轻巧的单板控制器解决方案。
对于首次评估，controlCARD 通常与基板捆绑购买，或捆绑在应用套件中。
软件工具
用于C2000 MCU 的C2000Ware
用于 C2000™ 微控制器的 C2000Ware 是一系列紧密结合的开发软件和文档，旨在最大限度地缩短软件开发时
间。从特定于器件的驱动程序和库到器件外设示例，C2000Ware 能够为您提供坚实的基础，以便您开始开发和评
估相关产品。
用于C2000 微控制器的Code Composer Studio (CCS) 集成开发环境(IDE)
Code Composer Studio 是支持 TI 微控制器和嵌入式处理器产品系列的集成开发环境 (IDE)。Code Composer
Studio 包含一整套用于开发和调试嵌入式应用的工具。它包含优化的 C/C++ 编译器、源代码编辑器、项目构建环
境、调试器、分析器以及多种其他功能。直观的 IDE 提供了单一用户界面，带领用户完成应用开发流程的每个步
骤。熟悉的工具和界面使用户能够比以前更快地上手。Code Composer Studio 将 Eclipse 软件框架的优势和 TI
高级嵌入式调试功能相结合，为嵌入式开发人员提供了一种极具吸引力且功能丰富的开发环境。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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引脚多路复用工具
Pin Mux （引脚多路复用）实用程序是一款软件工具，可提供图形用户界面，用于配置引脚多路复用设置、解决
冲突以及指定TI MPU 的I/O 单元特性。
F021 闪存应用编程接口(API)
F021 闪存应用编程接口(API) 提供的软件功能库用于对F021 片上闪存执行编程、擦除和验证操作。
C2000 第三方搜索工具
TI 与多家公司携手推出适用于 TI C2000 器件的各种解决方案和服务。这些公司可使用 C2000 器件加速量产流
程。下载此搜索工具，快速浏览第三方详细信息，并寻找合适的第三方来满足您的需求。
UniFlash 独立闪存工具
UniFlash 是一款独立工具，用于通过GUI、命令行或脚本接口对片上闪存进行编程。
模型
可以从产品的“工具与软件”页面下载各种模型。这些模型包括 I/O 缓冲器信息规范 (IBIS) 模型和边界扫描描述
语言(BSDL) 模型。若要查看所有可用模型，请访问每个器件的“工具与软件”页面的“模型”部分。
培训
为帮助设计工程师充分利用C2000 微控制器的特性和性能，TI 开发了各种培训资源。通过利用在线培训资料和可
下载的实际操作技术讲座，可方便地获得关于 C2000 微控制器系列的全方位的实际知识。这些培训资源旨在简化
学习过程，同时缩短开发时间并加快产品上市速度。有关各种培训资源的更多信息，请访问 C2000™ 实时控制
MCU - 支持和培训站点。
有关具体的TMS320F28004x 实践技术培训资源，请访问C2000™ MCU 器件技术讲座。
新型C2000 TMS320F28004x 器件系列技术简介
了解 C2000 MCU 系列的最新成员。该演示将介绍 TMS320F28004x 架构的技术细节并重点说明各种主要外设的
新改进，如增强了 2 类 CLA（能够运行后台任务）以及包含一组高速可编程增益放大器。此外，全新的引导模式
流支持扩展的引导选项。我们将在适当的情况下提供与 TMS320F2807x MCU 器件系列的对比，此外，一些有关
以前的器件架构的知识有助于理解该演示中介绍的主题。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
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10.4 文档支持
To receive notification of documentation updates, navigate to the device product folder on ti.com. Click on
Subscribe to updates to register and receive a weekly digest of any product information that has changed. For
change details, review the revision history included in any revised document.
下面列出了介绍处理器、相关外设以及其他配套技术资料的最新文档。
勘误
TMS320F28004x 实时MCU 器件勘误表介绍了有关器件的已知公告，并给出了权变措施。
技术参考手册
TMS320F28004x 实时微控制器技术参考手册详述了 F28004x 微控制器中每个外设和子系统的集成、环境、功能
说明和编程模型。
InstaSPIN 技术参考手册
InstaSPIN-FOC™ 和InstaSPIN-MOTION™ 用户指南介绍了InstaSPIN-FOC 和InstaSPIN-MOTION™ 器件。
CPU 用户指南
TMS320C28x CPU 和指令集参考指南介绍了 TMS320C28x 定点数字信号处理器 (DSP) 的中央处理器 (CPU) 和
汇编语言指令。此参考指南还介绍了这些DSP 上可用的仿真特性。
TMS320C28x 扩展指令集技术参考手册介绍了TMU、VCU-II 和FPU 加速器的架构、流水线和指令集。
外设指南
C2000 实时控制外设参考指南介绍了28x DSP 的外设参考指南。
工具指南
TMS320C28x 汇编语言工具 v22.6.0.LTS 用户指南介绍了用于 TMS320C28x 器件的汇编语言工具（用于开发汇
编语言代码的汇编器和其他工具）、汇编器指令、宏、通用目标文件格式和符号调试指令。
TMS320C28x 优化 C/C++ 编译器 v22.6.0.LTS 用户指南介绍了 TMS320C28x C/C++ 编译器。此编译器接受
ANSI 标准C/C++ 源代码，并为TMS320C28x 器件生成TMS320 DSP 汇编语言源代码。
迁移指南
TMS320F28004x 和TMS320F28002x 之间的迁移描述了在F28004x 和F28002x C2000™ MCU 之间迁移时需要
注意的硬件和软件差异。
TMS320F28004x 和TMS320F28003x 之间的迁移描述了在F28004x 和F28003x C2000™ MCU 之间迁移时需要
注意的硬件和软件差异。
应用报告
SMT 和封装应用手册网站列出了有关 TI Surface Mount Technology (SMT) 的文档以及涵盖各种封装相关主题的
应用手册。
半导体包装方法介绍了向最终用户发货时对半导体器件使用的包装方法。
计算嵌入式处理器的有效使用寿命介绍了如何计算 TI 嵌入式处理器 (EP) 在电子系统中运行时的有效使用寿命。
本文档的目标读者为希望确定TI EP 的可靠性是否符合终端系统可靠性要求的总工程师。
IBIS（I/O 缓冲器信息规范）建模简介讨论了 IBIS 的各个方面，包括其历史、优势、兼容性、模型生成流程、输
入/输出结构建模中的数据要求以及未来趋势。
C2000™ 微控制器的串行闪存编程介绍了使用闪存内核和ROM 加载程序对器件进行串行编程。
使用 C2000™ 实时微控制器的基本开发指南更深入探究了使与实时控制系统相关的C2000 微控制器 (MCU) 脱颖
而出的器件。
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TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
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10.5 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
10.6 商标
InstaSPIN-FOC™, FAST™, TMS320C2000™, C2000™, 代码调试器™, InstaSPIN-MOTION™, and TI E2E™ are
trademarks of Texas Instruments.
TMS320™ is a trademark of Texas Instruments.
Bosch® is a registered trademark of Robert Bosch GmbH Corporation.
所有商标均为其各自所有者的财产。
10.7 静电放电警告
静电放电(ESD) 会损坏这个集成电路。德州仪器(TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理
和安装程序，可能会损坏集成电路。
ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参
数更改都可能会导致器件与其发布的规格不相符。
10.8 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
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TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
TMS320F280049C-Q1, TMS320F280048C-Q1, TMS320F280041C-Q1, TMS320F280040C-Q1
TMS320F280049C, TMS320F280041C, TMS320F280049-Q1, TMS320F280048-Q1
TMS320F280041-Q1, TMS320F280040-Q1, TMS320F280049, TMS320F280045, TMS320F280041
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11 机械、封装和可订购信息
11.1 封装信息
以下页面包含机械、封装和可订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，
且不会对此文档进行修订。如需获取此数据表的浏览器版本，请查阅左侧的导航栏。
对于具有散热焊盘的封装，“机械数据”图显示了通用散热焊盘（无尺寸）。有关适用于该器件的实际散热焊盘
尺寸，请参阅“散热焊盘机械数据”图。
要了解关于TI 封装的更多信息，请访问封装信息网站。
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254 Submit Document Feedback
Product Folder Links: TMS320F280049C-Q1 TMS320F280048C-Q1 TMS320F280041C-Q1
TMS320F280040C-Q1 TMS320F280049C TMS320F280041C TMS320F280049-Q1 TMS320F280048-Q1
TMS320F280041-Q1 TMS320F280040-Q1 TMS320F280049 TMS320F280045 TMS320F280041
PACKAGE OPTION ADDENDUM
www.ti.com
9-Jan-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
F280040CPMQR
F280040PMQR
F280041CPMS
F280041CPZQR
F280041CPZS
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
LQFP
LQFP
LQFP
LQFP
LQFP
VQFN
PM
PM
PM
PZ
64
64
1000 RoHS & Green
1000 RoHS & Green
NIPDAU
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
F280040CPMQ
Samples
Samples
Samples
Samples
Samples
Samples
NIPDAU
NIPDAU
F280040PMQ
F280041CPMS
F280041CPZQ
F280041CPZS
64
160
1000 RoHS & Green
90 RoHS & Green
2500 RoHS & Green
160 RoHS & Green
RoHS & Green
100
100
56
NIPDAU
PZ
NIPDAU
F280041CRSHSR
RSH
Call TI | NIPDAU
F280041C
RSHS
F280041PMS
F280041PMSR
F280041PZQR
F280041PZS
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
LQFP
LQFP
LQFP
LQFP
LQFP
VQFN
PM
PM
PZ
64
64
NIPDAU
NIPDAU
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
F280041PMS
F280041PMS
F280041PZQ
F280041PZS
F280041PZS
Samples
Samples
Samples
Samples
Samples
Samples
1000 RoHS & Green
1000 RoHS & Green
100
100
100
56
NIPDAU
PZ
90
RoHS & Green
NIPDAU
F280041PZSR
F280041RSHSR
PZ
1000 RoHS & Green
2500 RoHS & Green
NIPDAU
RSH
Call TI | NIPDAU
F280041
RSHS
F280045PMS
F280045PMSR
F280045PZS
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
LQFP
LQFP
LQFP
LQFP
VQFN
PM
PM
PZ
64
64
160
1000 RoHS & Green
90 RoHS & Green
RoHS & Green
NIPDAU
NIPDAU
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
F280045PMS
F280045PMS
F280045PZS
F280045PZS
Samples
Samples
Samples
Samples
Samples
100
100
56
NIPDAU
F280045PZSR
F280045RSHSR
PZ
1000 RoHS & Green
2500 RoHS & Green
NIPDAU
RSH
Call TI | NIPDAU
F280045
RSHS
F280048CPMQR
F280048PMQR
ACTIVE
ACTIVE
LQFP
LQFP
PM
PM
64
64
1000 RoHS & Green
1000 RoHS & Green
NIPDAU
NIPDAU
Level-3-260C-168 HR
Level-3-260C-168 HR
-40 to 125
-40 to 125
F280048CPMQ
Samples
Samples
F280048PMQ
Addendum-Page 1
PACKAGE OPTION ADDENDUM
www.ti.com
9-Jan-2023
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
F280049CPMS
F280049CPMSR
F280049CPZQR
F280049CPZS
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
LQFP
LQFP
LQFP
LQFP
VQFN
PM
PM
PZ
64
64
160
RoHS & Green
NIPDAU
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
F280049CPMS
Samples
Samples
Samples
Samples
Samples
1000 RoHS & Green
1000 RoHS & Green
NIPDAU
NIPDAU
F280049CPMS
F280049CPZQ
F280049CPZS
100
100
56
PZ
90
2500 RoHS & Green
160 RoHS & Green
1000 RoHS & Green
90 RoHS & Green
1000 RoHS & Green
90 RoHS & Green
RoHS & Green
NIPDAU
F280049CRSHSR
RSH
Call TI | NIPDAU
F280049C
RSHS
F280049PMS
F280049PMSR
F280049PZQ
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
VQFN
PM
PM
PZ
64
64
NIPDAU
NIPDAU
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-3-260C-168 HR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
F280049PMS
F280049PMS
F280049PZQ
F280049PZQ
F280049PZS
F280049PZS
Samples
Samples
Samples
Samples
Samples
Samples
Samples
100
100
100
100
56
NIPDAU
F280049PZQR
F280049PZS
PZ
NIPDAU
PZ
NIPDAU
F280049PZSR
F280049RSHSR
PZ
1000 RoHS & Green
2500 RoHS & Green
NIPDAU
RSH
Call TI | NIPDAU
F280049
RSHS
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
Addendum-Page 2
PACKAGE OPTION ADDENDUM
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9-Jan-2023
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
OTHER QUALIFIED VERSIONS OF TMS320F280041, TMS320F280041-Q1, TMS320F280041C, TMS320F280041C-Q1, TMS320F280049, TMS320F280049-Q1,
TMS320F280049C, TMS320F280049C-Q1 :
Catalog : TMS320F280041, TMS320F280041C, TMS320F280049, TMS320F280049C
•
Automotive : TMS320F280041-Q1, TMS320F280041C-Q1, TMS320F280049-Q1, TMS320F280049C-Q1
•
NOTE: Qualified Version Definitions:
Catalog - TI's standard catalog product
•
Automotive - Q100 devices qualified for high-reliability automotive applications targeting zero defects
•
Addendum-Page 3
PACKAGE MATERIALS INFORMATION
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23-May-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
F280040CPMQR
F280040PMQR
F280041CPZQR
F280041PMSR
F280041PZQR
F280045PMSR
F280045PZSR
F280048CPMQR
F280048PMQR
F280049CPMSR
F280049CPZQR
F280049PMSR
F280049PZQR
F280049PZSR
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
PM
PM
PZ
PM
PZ
PM
PZ
PM
PM
PM
PZ
PM
PZ
PZ
64
64
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
330.0
330.0
330.0
330.0
330.0
330.0
330.0
330.0
330.0
330.0
330.0
330.0
330.0
330.0
24.4
24.4
32.4
24.4
32.4
24.4
32.4
24.4
24.4
24.4
32.4
24.4
32.4
32.4
13.0
13.0
16.9
13.0
16.9
13.0
16.9
13.0
13.0
13.0
16.9
13.0
16.9
16.9
13.0
13.0
16.9
13.0
16.9
13.0
16.9
13.0
13.0
13.0
16.9
13.0
16.9
16.9
2.1
2.1
2.0
2.1
2.0
2.1
2.0
2.1
2.1
2.1
2.0
2.1
2.0
2.0
16.0
16.0
24.0
16.0
24.0
16.0
24.0
16.0
16.0
16.0
24.0
16.0
24.0
24.0
24.0
24.0
32.0
24.0
32.0
24.0
32.0
24.0
24.0
24.0
32.0
24.0
32.0
32.0
Q2
Q2
Q2
Q2
Q2
Q2
Q2
Q2
Q2
Q2
Q2
Q2
Q2
Q2
100
64
100
64
100
64
64
64
100
64
100
100
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
23-May-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
F280040CPMQR
F280040PMQR
F280041CPZQR
F280041PMSR
F280041PZQR
F280045PMSR
F280045PZSR
F280048CPMQR
F280048PMQR
F280049CPMSR
F280049CPZQR
F280049PMSR
F280049PZQR
F280049PZSR
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
PM
PM
PZ
PM
PZ
PM
PZ
PM
PM
PM
PZ
PM
PZ
PZ
64
64
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
1000
336.6
336.6
367.0
336.6
367.0
336.6
367.0
336.6
336.6
336.6
367.0
336.6
367.0
367.0
336.6
336.6
367.0
336.6
367.0
336.6
367.0
336.6
336.6
336.6
367.0
336.6
367.0
367.0
41.3
41.3
55.0
41.3
55.0
41.3
55.0
41.3
41.3
41.3
55.0
41.3
55.0
55.0
100
64
100
64
100
64
64
64
100
64
100
100
Pack Materials-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
23-May-2023
TRAY
L - Outer tray length without tabs
KO -
Outer
tray
height
W -
Outer
tray
width
Text
P1 - Tray unit pocket pitch
CW - Measurement for tray edge (Y direction) to corner pocket center
CL - Measurement for tray edge (X direction) to corner pocket center
Chamfer on Tray corner indicates Pin 1 orientation of packed units.
*All dimensions are nominal
Device
Package Package Pins SPQ Unit array
Max
matrix temperature
(°C)
L (mm)
W
K0
P1
CL
CW
Name
Type
(mm) (µm) (mm) (mm) (mm)
F280041CPMS
F280041CPZS
F280041PMS
F280041PZS
F280045PMS
F280045PZS
F280049CPMS
F280049CPZS
F280049PMS
F280049PZQ
F280049PZS
PM
PZ
PM
PZ
PM
PZ
PM
PZ
PM
PZ
PZ
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
LQFP
64
100
64
160
90
8 X 20
6 x 15
8 X 20
6 x 15
8 X 20
6 x 15
8 X 20
6 x 15
8 X 20
6 x 15
6 x 15
150
150
150
150
150
150
150
150
150
150
150
315 135.9 7620 15.2
315 135.9 7620 20.3
315 135.9 7620 15.2
315 135.9 7620 20.3
315 135.9 7620 15.2
315 135.9 7620 20.3
315 135.9 7620 15.2
315 135.9 7620 20.3
315 135.9 7620 15.2
315 135.9 7620 20.3
315 135.9 7620 20.3
13.1
15.4
13.1
15.4
13.1
15.4
13.1
15.4
13.1
15.4
15.4
13
15.4
13
160
90
100
64
15.4
13
160
90
100
64
15.4
13
160
90
100
64
15.4
13
160
90
100
100
15.4
15.4
90
Pack Materials-Page 3
PACKAGE OUTLINE
RSH0056D
VQFN - 1 mm max height
S
C
A
L
E
2
.
0
0
0
VQFN
7.15
6.85
A
B
PIN 1 INDEX AREA
7.15
6.85
C
1 MAX
SEATING PLANE
0.05
0.00
5.3 0.1
(0.2)
15
28
14
29
52X 0.4
4X
5.2
1
42
0.25
56X
PIN 1 ID
0.15
43
56
(OPTIONAL)
0.1
C A
C
B
0.6
0.4
56X
0.05
4218794/A 07/2013
NOTES:
1. All linear dimensions are in millimeters. Dimensions in parenthesis are for reference only. Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
www.ti.com
EXAMPLE BOARD LAYOUT
RSH0056D
VQFN - 1 mm max height
VQFN
(5.3)
43
SYMM
56
SEE DETAILS
56X (0.7)
56X (0.2)
1
42
52X (0.4)
6X
(1.12)
(1.28)
TYP
SYMM
(6.7)
14
29
(
0.2) TYP
VIA
15
28
(1.28) TYP
6X (1.12)
(6.7)
LAND PATTERN EXAMPLE
SCALE:10X
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
METAL
SOLDERMASK
OPENING
SOLDERMASK
OPENING
METAL
NON SOLDERMASK
DEFINED
SOLDERMASK
DEFINED
(PREFERRED)
SOLDERMASK DETAILS
4218794/A 07/2013
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, refer to QFN/SON PCB application note
in literature No. SLUA271 (www.ti.com/lit/slua271).
www.ti.com
EXAMPLE STENCIL DESIGN
RSH0056D
VQFN - 1 mm max height
VQFN
SYMM
METAL
TYP
(1.28) TYP
43
56
56X (0.7)
1
42
56X (0.2)
52X (0.4)
(1.28)
TYP
SYMM
(6.7)
14
29
15
28
16X (1.08)
(6.7)
SOLDERPASTE EXAMPLE
BASED ON 0.1mm THICK STENCIL
EXPOSED PAD
67% PRINTED SOLDER COVERAGE BY AREA
SCALE:12X
4218794/A 07/2013
NOTES: (continued)
5. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
www.ti.com
PACKAGE OUTLINE
PM0064A
LQFP - 1.6 mm max height
SCALE 1.400
PLASTIC QUAD FLATPACK
10.2
9.8
B
NOTE 3
64
49
PIN 1 ID
1
48
10.2
9.8
12.2
TYP
11.8
NOTE 3
33
16
32
17
A
0.27
0.17
64X
60X 0.5
4X 7.5
0.08
C A B
C
(0.13) TYP
SEATING PLANE
0.08
SEE DETAIL A
0.25
GAGE PLANE
(1.4)
1.6 MAX
0.05 MIN
0.75
0.45
0 -7
DETAIL
SCALE: 14
A
DETAIL A
TYPICAL
4215162/A 03/2017
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
4. Reference JEDEC registration MS-026.
www.ti.com
EXAMPLE BOARD LAYOUT
PM0064A
LQFP - 1.6 mm max height
PLASTIC QUAD FLATPACK
SYMM
49
64
64X (1.5)
1
48
64X (0.3)
SYMM
(11.4)
60X (0.5)
(R0.05) TYP
33
16
17
32
(11.4)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
0.05 MAX
ALL AROUND
EXPOSED METAL
METAL
0.05 MIN
ALL AROUND
EXPOSED METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4215162/A 03/2017
NOTES: (continued)
5. Publication IPC-7351 may have alternate designs.
6. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
7. For more information, see Texas Instruments literature number SLMA004 (www.ti.com/lit/slma004).
www.ti.com
EXAMPLE STENCIL DESIGN
PM0064A
LQFP - 1.6 mm max height
PLASTIC QUAD FLATPACK
SYMM
64
49
64X (1.5)
1
48
64X (0.3)
SYMM
(11.4)
60X (0.5)
(R0.05) TYP
16
33
17
32
(11.4)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:8X
4215162/A 03/2017
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
MECHANICAL DATA
MTQF013A – OCTOBER 1994 – REVISED DECEMBER 1996
PZ (S-PQFP-G100)
PLASTIC QUAD FLATPACK
0,27
0,17
0,50
75
M
0,08
51
50
76
26
100
0,13 NOM
1
25
12,00 TYP
Gage Plane
14,20
SQ
13,80
0,25
16,20
SQ
0,05 MIN
0°–7°
15,80
1,45
1,35
0,75
0,45
Seating Plane
0,08
1,60 MAX
4040149/B 11/96
NOTES: A. All linear dimensions are in millimeters.
B. This drawing is subject to change without notice.
C. Falls within JEDEC MS-026
1
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相关型号：
SI9130DB
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-
VISHAY
SI9135LG-T1
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-
VISHAY
SI9135LG-T1-E3
SMBus Multi-Output Power-Supply ControllerWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
VISHAY
SI9135_11
SMBus Multi-Output Power-Supply ControllerWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
VISHAY
SI9136_11
Multi-Output Power-Supply ControllerWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
VISHAY
SI9130CG-T1-E3
Pin-Programmable Dual Controller - Portable PCsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
VISHAY
SI9130LG-T1-E3
Pin-Programmable Dual Controller - Portable PCsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
VISHAY
SI9130_11
Pin-Programmable Dual Controller - Portable PCsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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VISHAY
SI9137
Multi-Output, Sequence Selectable Power-Supply Controller for Mobile ApplicationsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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VISHAY
SI9137DB
Multi-Output, Sequence Selectable Power-Supply Controller for Mobile ApplicationsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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VISHAY
SI9137LG
Multi-Output, Sequence Selectable Power-Supply Controller for Mobile ApplicationsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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VISHAY
SI9122E
500-kHz Half-Bridge DC/DC Controller with Integrated Secondary Synchronous Rectification DriversWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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VISHAY
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