LMK04368MPAPTEP [TI]
Enhanced product ultra-low-noise 3.2-GHz JESD204C jitter cleaner | PAP | 64 | -55 to 125;
| 型号： | LMK04368MPAPTEP |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | Enhanced product ultra-low-noise 3.2-GHz JESD204C jitter cleaner | PAP | 64 | -55 to 125 |
| 文件： | 总108页 (文件大小：3404K) |
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LMK04368-EP
ZHCSQ63 –MAY 2023
LMK04368-EP 符合JESD204B/C 标准的超低噪声、双环路时钟抖动清除器
1 特性
3 说明
• VID#:V62/23612
LMK04368-EP 是一款适用于航天应用、支持 JEDEC
JESD204B/C 的高性能时钟调节器。
• 环境温度范围：-55°C 至125°C
• 最高时钟输出频率：3255MHz
• 多模式：双PLL、单PLL 和时钟分配
• 6GHz 外部VCO 或分配输入
• 超低噪声（2500MHz 时）：
– 54fs RMS 抖动（12kHz 至20MHz）
– 64fs RMS 抖动（100Hz 至20MHz）
– –157.6dBc/Hz 本底噪声
PLL2 可以配置 14 个时钟输出以驱动 7 个
JESD204B/C 转换器或其他逻辑器件（使用器件和
SYSREF 时钟）。SYSREF 可以通过直流和交流耦合
提供。14 个输出中的每一个输出都可以单独配置为用
于传统时钟系统的高性能输出（不限于 JESD204B/C
应用）。
无论有无 SYSREF 生成或重新计时，该器件都可以配
置为在双 PLL、单 PLL 或时钟分配模式下运行。PLL2
可以使用内部或外部VCO 工作。
• 超低噪声（3200MHz 时）：
– 61fs RMS 抖动（12kHz 至20MHz）
– 67fs RMS 抖动（100Hz 至100MHz）
– –156.5dBc/Hz 本底噪声
• PLL2
高性能与多种特性（如功耗和性能权衡调节、双
VCO、动态数字延迟和保持）相结合，可提供灵活的
高性能时钟树。
– –230dBc/Hz PLL FOM
– –128dBc/Hz PLL 1/f
– 相位检测器频率高达320MHz
– 两个集成VCO：2440MHz 至2600MHz
和2945MHz 至3255MHz
封装信息
封装(1)
器件型号
封装尺寸
LMK04368-EP
HTQFP (64)
10mm × 10mm
• 多达14 个差分器件时钟
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附
录。
– CML、LVPECL、LCPECL、HSDS、LVDS 和
2xLVCMOS 可编程输出
CPOUT1
FIN1
• 最多1 个缓冲VCXO/XO 输出
Input Switching/Holdover
CLKIN0
FIN0
– LVPECL、LVDS、2xLVCMOS 可编程输出
• 1-1023 CLKOUT 分频器
• 1-8191 SYSREF 分频器
CLKIN1/
FIN1/
FPCLKIN
Phase
Switchable R Divider
÷2
Detector/
Charge
Pump
PLL1
CLKIN2/
OSCOUT
N Divider
CPOUT2
• SYSREF 时钟25ps 阶跃模拟延迟
• 器件时钟和SYSREF 数字延迟和动态数字延迟
• PLL1 保持模式
• PLL1 或PLL2 0 延迟
• 高可靠性
N Divider
Phase
Detector/
Charge
Pump
OSCIN
CLKIN1
CLKOUT6
CLKOUT8
SYSREFDIV
PLL2
SCK
Control
Registers
SDIO
SPI
X2
R Divider
CS#
Clock Distribution Path
STATUS_LD1
CLKOUT0
CLKOUT1
÷1,÷2,..,÷1023
ꢀ
ꢀ
– 受控基线
– 一个组装/测试场所
– 一个制造场所
– 延长的产品生命周期
– 延长的产品变更通知
– 产品可追溯性
SYSREF/SYNC
STATUS_LD2
RESET/GPO
CLKIN_SEL0
CLKIN_SEL1
Device
Control
SYSREFDIV
Divider
14 Di eren al
...
...
...
SYNC/SYSREF
Distribution Path
Outputs
SYNC
CLKOUT12
ꢀ
CLKIN0
Pulser
÷1,÷2,..,÷1023
ꢀ
CLKOUT13
方框图
2 应用
• 军用雷达
• 电子对抗战
• 数据转换器时钟
• 无线基础设施
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LMK04368-EP
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 引脚配置和功能................................................................. 3
6 规格................................................................................... 6
6.1 绝对最大额定值...........................................................6
6.2 ESD 等级.................................................................... 6
6.3 建议运行条件.............................................................. 6
6.4 热性能信息..................................................................6
6.5 电气特性......................................................................7
6.6 时序要求....................................................................13
6.7 时序图....................................................................... 13
6.8 典型特性....................................................................14
7 参数测量信息...................................................................15
7.1 电荷泵电流规格定义..................................................15
7.2 差分电压测量术语..................................................... 16
8 详细说明.......................................................................... 17
8.1 概述...........................................................................17
8.2 功能方框图................................................................22
8.3 特性说明....................................................................25
8.4 器件功能模式............................................................ 37
8.5 编程...........................................................................40
8.6 寄存器映射................................................................41
9 应用和实施.......................................................................87
9.1 应用信息....................................................................87
9.2 典型应用....................................................................94
9.3 系统示例....................................................................96
9.4 电源相关建议............................................................ 98
9.5 布局...........................................................................99
10 器件和文档支持........................................................... 102
10.1 器件支持................................................................102
10.2 文档支持................................................................102
10.3 接收文档更新通知................................................. 102
10.4 支持资源................................................................102
10.5 商标.......................................................................102
10.6 静电放电警告........................................................ 102
10.7 术语表................................................................... 102
11 机械、封装和可订购信息............................................. 103
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
日期
修订版本
说明
May 2023
*
初始发行版
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5 引脚配置和功能
VCC5_DIG
1
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
CLKOUT2_N
CLKOUT2_P
CLKOUT3_N
CLKOUT3_P
LDOBYP2
LDOBYP1
VCC1_VCO
FIN0_N
CLKIN1_P/FIN1_P/FBCLKIN_P
CLKIN1_N/FIN1_N/FBCLK_N
VCC6_PLL1
2
3
4
CLKIN0_P
5
CLKIN0_N
6
VCC7_OSCOUT
OSCOUT_P/CLKIN2_P
OSCOUT_N/CLKIN2_N
VCC8_OSCIN
7
8
DAP
9
FIN0_P
10
11
12
13
14
15
16
GND
OSCIN_P
SYNC/SYSREF_REQ
RESET/GPO
OSCIN_N
VCC9_CP2
CLKOUT1_N
CPOUT2
CLKOUT1_P
VCC10_PLL2
CLKOUT0_N
STATUS_LD2
CLKOUT0_P
Not to scale
图5-1. PAP 封装64 引脚HTQFP 顶视图
表5-1. 引脚功能
引脚
I/O
类型
说明
编号
名称
1
VCC5_DIG
-
PWR
数字电路的电源。
CLKIN1_P：PLL1 的参考时钟输入端口1。FIN1_P：外部VCO 输入
或时钟分配输入。FBCLKIN_P：外部时钟反馈输入的反馈输入（0 延
迟模式）。
CLKIN1_P/
FIN1_P/
FBCLKIN_P
2
I
ANLG
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表5-1. 引脚功能(continued)
引脚
I/O
类型
说明
编号
名称
CLKIN1_N
FIN1_N
PLL1 的参考时钟输入端口1。
外部VCO 输入或时钟分配输入。
3
I
ANLG
FBCLK_N
外部时钟反馈输入的反馈输入（0 延迟模式）。
PLL1 的电源、电荷泵1、保持DAC
4
5
6
7
VCC6_PLL1
CLKIN0_P
-
I
PWR
ANLG
PWR
PLL1 的参考时钟输入端口0。
CLKIN0_N
VCC7_OSCOUT
OSCOUT_P
CLKIN2_P
-
OSCOUT 引脚的电源。
OSCIN 引脚的缓冲输出
PLL1 的参考时钟输入端口2。
OSCIN 引脚的缓冲输出
PLL1 的参考时钟输入端口2。
OSCIN 电源
8
9
I/O
可编程
OSCOUT_N
CLKIN2_N
I/O
可编程
PWR
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
VCC8_OSCIN
OSCIN_P
-
I
ANLG
PLL1 的反馈和PLL2 的基准输入。交流耦合。
OSCIN_N
VCC9_CP2
CPOUT2
-
O
-
PWR
ANLG
PWR
PLL2 电荷泵的电源。
电荷泵2 输出。
VCC10_PLL2
STATUS_LD2
CLKOUT9_P
CLKOUT9_N
CLKOUT8_P
CLKOUT8_N
VCC11_CG3
CLKOUT10_P
CLKOUT10_N
CLKOUT11_P
CLKOUT11_N
CLKIN_SEL0
CLKIN_SEL1
CLKOUT13_P
CLKOUT13_N
CLKOUT12_P
CLKOUT12_N
VCC12_CG0
CLKOUT0_P
CLKOUT0_N
CLKOUT1_P
CLKOUT1_N
RESET/GPO
PLL2 的电源。
I/O
可编程
可编程状态引脚。
时钟输出9。对于JESD204B/C 系统，建议使用SYSREF 时钟。(1)可
编程格式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
O
可编程
时钟输出8。对于JESD204B/C 系统，建议使用器件时钟。(1)可编程格
式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
O
-
可编程
PWR
时钟输出8、9、10 和11 的电源。
时钟输出10。对于JESD204B/C 系统，建议使用器件时钟。(1)可编程
格式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
O
可编程
可编程
时钟输出11。对于JESD204B/C 系统，建议使用SYSREF 时钟。(1)可
编程格式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
O
I/O
I/O
可编程
可编程
可编程状态引脚。
可编程状态引脚。
时钟输出13。对于JESD204B/C 系统，建议使用SYSREF 时钟。(1)
可编程格式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
O
可编程
时钟输出12。对于JESD204B/C 系统，建议使用器件时钟。(1)可编程
格式：CML、LVPECL、LCPECL 或LVDS。
O
-
可编程
PWR
时钟输出0、1、12 和13 的电源。
时钟输出0。对于JESD204B/C 系统，建议使用器件时钟。(1)可编程格
式：CML、LVPECL、LCPECL 或LVDS。
O
可编程
可编程
时钟输出1。对于JESD204B/C 系统，建议使用SYSREF 时钟。可编
程格式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
O
I
I
-
CMOS
CMOS
GND
器件复位输入或GPO
SYNC/
SYSREF_REQ
38
39
用于请求连续SYSREF 的同步输入或SYSREF_REQ。
该引脚应接地。
GND
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表5-1. 引脚功能(continued)
引脚
I/O
类型
说明
编号
40
名称
FIN0_P
FIN0_N
用于外部VCO 或时钟分配的高速输入。对于大于3250MHz 的频率，
支持/2。
I
ANLG
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
DAP
VCC1_VCO
LDOBYP1
-
-
-
PWR
ANLG
ANLG
用于VCO 和时钟分配的电源。
LDO 旁路，通过10µF 电容器旁路至接地。
LDO 旁路，通过0.1µF 电容器旁路至接地。
LDOBYP2
时钟输出3。对于JESD204B/C 系统，建议使用SYSREF 时钟。(1)可
编程格式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
CLKOUT3_P
CLKOUT3_N
CLKOUT2_P
CLKOUT2_N
VCC2_CG1
CS#
O
O
可编程
可编程
时钟输出2。对于JESD204B/C 系统，建议使用器件时钟。可编程格
式：CML、LVPECL、LCPECL 或LVDS。
-
PWR
CMOS
CMOS
CMOS
PWR
时钟输出2 和3 的电源。
I
I
片选
SCK
SPI 时钟
SDIO
I/O
-
SPI 数据
VCC3_SYSREF
CLKOUT5_P
CLKOUT5_N
CLKOUT4_P
CLKOUT4_N
VCC4_CG2
CLKOUT6_P
CLKOUT6_N
CLKOUT7_P
CLKOUT7_N
STATUS_LD1
CPOUT1
SYSREF 分频器和SYNC 的电源。
时钟输出5。对于JESD204B/C 系统，建议使用SYSREF 时钟。(1)可
编程格式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
O
可编程
时钟输出4。对于JESD204B/C 系统，建议使用器件时钟。(1)可编程格
式：CML、LVPECL、LCPECL 或LVDS。
O
-
可编程
PWR
时钟输出4、5、6 和7 的电源。
时钟输出6。对于JESD204B/C 系统，建议使用器件时钟。(1)可编程格
式：CML、LVPECL、LCPECL 或LVDS。
O
可编程
可编程
时钟输出7。对于JESD204B/C 系统，建议使用SYSREF 时钟。(1)可
编程格式：CML、LVPECL、LCPECL、LVDS 或2xLVCMOS。
O
I/O
O
-
可编程
可编程状态引脚。
ANLG
电荷泵1 输出。
DAP
GND
裸片连接焊盘，连接至GND。
(1) 器件时钟和SYSREF 的实际理想分配取决于对常用频率进行分组的频率规划。
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6 规格
6.1 绝对最大额定值
在自然通风条件下的工作温度范围内测得（除非另有说明）(1)
符号
参数
最小值
最大值
单位
VDD、VDD_A
-0.3
3.6
V
电源电压
VIN
VDD + 0.3
V
–0.3
输入电压
差分输入电流（CLKIN_P/N、
OSCIN_P/N、FIN0_P/N、FIN1_P/N）
IIN
5
mA
TJ
150
150
°C
°C
结温
Tstg
–65
贮存温度
(1) 超出绝对最大额定值下列出的压力可能会对器件造成损坏。这些仅是压力额定值，并不意味着器件在这些条件下以及在建议运行条件以
外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可能会影响器件的可靠性。
6.2 ESD 等级
符号
参数
条件
值
单位
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001，所
±2000
有引脚(1)
V(ESD)
V
静电放电
充电器件模式（CDM），符合JEDEC 规范JESD22-C101，
±250
所有引脚(2)
(1) JEDEC 文件JEP155 指出：500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文件JEP157 指出：250V CDM 可实现在标准ESD 控制流程下安全生产。
6.3 建议运行条件
在外壳温度范围内（除非另有说明）
符号
VDD
VDD_A
TA
参数
最小值
3.135
3.135
标称值
最大值
3.465
3.465
125
单位
3.3
3.3
V
V
IO 电源电压
内核电源电压
环境温度
°C
–55
6.4 热性能信息
热指标(1)
符号
值
单位
RθJA
21.3
8.3
6.9
0.1
6.8
0.5
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RθJC(top)
RθJB
结至外壳（顶部）热阻
结至电路板热阻
ΨJT
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
ΨJB
RθJC(bot)
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告。
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6.5 电气特性
VDD，VDD_A = 3.3V ± 5%，–55°C ≤TA ≤125°C。典型值是VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
符号
参数
测试条件
最小值 典型值 最大值 单位
电流消耗
3.3
5
关断电源电流
器件断电
旁路中4 个CML 32mA
时钟
3 个LVDS 时钟/12
4 个SYSREF 作为
LCPECL
980
3 个SYSREF 作为
LVDS
旁路中4 个CML 32mA
时钟
PLL1 锁定到外部
VCXO，PLL2 锁定到
内部VCO
ICC
mA
电源电流(1)
3 个LVDS 时钟/12
4 个SYSREF 作为
LCPECL（低电平状态）
3 个SYSREF 作为
LVDS（低电平状态）
850
700
旁路中4 个CML 32mA
时钟
3 个LVDS 时钟/12
7 个SYSREF 输出断电
CLKIN 规格
LOS_EN = 1
0.001
0.001
125
250
LOS 电路
CLKinX-
TYPE=1(MOS)
交流耦合输入
交流耦合输入
交流耦合输入
PLL1
CLKinX-TYPE=0（双
极）
0.001
0.001
0.001
750
500
fCLKINx
MHz
V/ns
CLKinX_TYPE=0（双
极）
PLL2
带外部反馈的0 延迟
(CLKIN1)
750
0 延迟
交流耦合输入
交流耦合输入
0.001
0.15
0.5
3250
仅CLKIN1/FIN1 引脚
分配模式
输入压摆率(2)
SLEWCLKIN
VCLKINx/FIN1
0.5
2.4 Vpp
输入引脚交流耦合；互补引脚交流耦合至GND
单端时钟输入电压
VIDCLKINx/
FIN1
0.125
0.25
1.55
|V|
差分时钟输入电压(3)
交流耦合
VSSCLKINx/
FIN1
3.1 Vpp
0
55
20
CLKIN0/1/2（双极）
CLKIN0/1 (MOS)
CLKIN2 (MOS)
|VCLKINx
offset|
-
CLKINx_P /CLKINx_N 之间的直流失
调电压。每个引脚交流耦合
|mV|
VCLKINVIH
VCLKINVIL
FIN0 输入引脚
fFIN0
VCLKIN-VIH
VCLKIN-VIL
2
0
Vcc
0.4
V
V
高输入电压
直流耦合输入
直流耦合输入
低输入电压
FIN0_DIV2_EN=1
FIN0_DIV2_EN=2
1
1
3250 MHz
6400 MHz
1.55 Vpp
3.1 Vpp
交流耦合压摆率>
150V/us
外部输入频率
fFIN0
VIDFIN0
VSSFIN0
0.125
0.25
差分输入电压
交流耦合
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VDD，VDD_A = 3.3V ± 5%，–55°C ≤TA ≤125°C。典型值是VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
符号
PLL 1 规格
fPD1
参数
测试条件
最小值 典型值 最大值 单位
40 MHz
-117
相位检测器频率
PLL1_CP_GAIN = 350µA
PLL 归一化1/f 噪声(4)
PLL 品质因数(5)
PN10kHz
PN FOM
PLL1_CP_GAIN = 1550µA
PLL1_CP_GAIN = 350µA
PLL1_CP_GAIN = 1550µA
-118
dBc/Hz
-221.5
-223
50
PLL1_CP_GAIN=0
PLL1_CP_GAIN=1
PLL1_CP_GAIN=2
PLL1_CP_GAIN=4
PLL1_CP_GAIN=8
150
电荷泵电流(6)
ICPOUT1
VCPout=Vcc/2
250
450
850
µA
ICPOUT1%MI
S
VCPout1 = Vcc/2，T = VCPout1 = Vcc/2，T =
25°C 25°C
1
1
2
10
10
%
%
电荷泵灌电流/拉电流不匹配
ICPOUT1VTUN
0.5V < VCPout1 < VCC - 0.5V < VCPout1 < VCC -
电荷泵电流变化幅度与电荷泵电压间
的关系
0.5V TA = 25°C
0.5V TA = 25°C
E
ICPOUT1%TE
MP
10
10
%
电荷泵电流与温度变化间的关系
ICPOUT1TRI
nA
电荷泵TRI_STATE 漏电流
OSCIN 输入
EN_PLL2_REF_2X=0
EN_PLL2_REF_2X=1
输入压摆率
0.001
0.001
0.15
0.2
500
320
fOSCIN
MHz
V/ns
SLEWOSCIN
VOSCIN
0.5
20
2.4 Vpp
OSCIN_P 或OSCIN_N 的输入电压 交流耦合；单端；未使用的引脚交流耦合至GND
VIDOSCIN
VSSOSCIN
0.2
1.55
|V|
差分电压摆幅(3)
交流耦合
0.4
3.1 Vpp
VCLKINxOffse
t
CLKINx_P/CLKINx_N 之间的直流失
调电压。每个引脚交流耦合
mV
PLL 2 规格
fPD
320 MHz
相位检测器频率
PLL2_CP_GAIN = 1600uA
-123
–128
-226.5
-230
PLL 归一化1/f 噪声(4)
PN10kHz
PN FOM
ICPOUT
PLL2_CP_GAIN = 3200uA
dBc/Hz
µA
PLL2_CP_GAIN = 1600uA
PLL 品质因数(5)
PLL2_CP_GAIN = 3200uA
PLL2_CP_GAIN=2
1600
电荷泵电流大小(6)
VCPOUT=Vcc/2
PLL2_CP_GAIN=3
VCPOUT = Vcc/2，T = VCPOUT1 = Vcc/2，T =
25°C 25°C
0.5V < VCPOUT1 < VCC 0.5V < VCPOUT1 < VCC
3200
ICPOUT1%MI
S
1
2
3
10
10
%
%
电荷泵灌电流/拉电流不匹配
-
电荷泵电流变化幅度与电荷泵电压间
的关系
ICPout1VTUNE
- 0.5V TA = 25°C
0.5V TA = 25°C
ICPOUT%TE
MP
10
10
%
电荷泵电流与温度变化间的关系
ICPOUT1TRI
nA
电荷泵TRI_STATE 漏电流
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VDD，VDD_A = 3.3V ± 5%，–55°C ≤TA ≤125°C。典型值是VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
符号
参数
测试条件
最小值 典型值 最大值 单位
内部VCO 规格
VCO0
VCO1
VCO0
VCO1
VCO0
VCO1
10kHz
100 kHz
2440
2945
2600
3255
fVCO
MHz
VCO 频率范围
13
26
KVCO
MHz/V
VCO 调优灵敏度
oC
oC
连续锁定的容许温漂(7)
连续锁定的容许温漂(7)
150
180
|ΔTCL
|
-88.4
-117
800kHz
1MHz
-137.5
-139.7
-152.6
-85.7
2440 MHz 时的VCO0
2580 MHz 时的VCO0
2945 MHz 时的VCO1
10MHz
10kHz
100kHz
800kHz
1MHz
L(f)VCO
dBc/Hz
开环VCO 相位噪声
-115.8
-137
-138.6
-151.8
-82.6
10MHz
10kHz
100 kHz
800kHz
1MHz
-112.3
-134.9
-137.2
-151.1
–81
10MHz
10kHz
100kHz
L(f)VCO
dBc/Hz
开环VCO 相位噪声
-110.4
-134.3
-135.6
-149.3
3250 MHz 时的VCO1 800kHz
1MHz
10MHz
输出时钟延迟和时序
35
15
35
相同的器件时钟对和相同的格式
偶数到偶数或奇数到奇数，相同格式
偶数时钟到奇数时钟
SKEWCLKOU
ps
输出到输出延迟
TX
FIN 引脚在分配模式下的附加抖动（注6）
LVCMOS
LVDS
50
50
40
35
40
35
245.76MHz 输出频
LVPECL
L(f)CLKOUT
fs
附加抖动，无分频的分配模式
率，12kHz 至20MHz
集成带宽
LCPECL
HSDS
CML
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VDD，VDD_A = 3.3V ± 5%，–55°C ≤TA ≤125°C。典型值是VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
符号
参数
测试条件
最小值 典型值 最大值 单位
LVCMOS 输出
fCLKOUT
250 MHz
5pF 负载
20MHz 偏移
频率
L(f)CLKOUT
VOH
245.76 MHz
dBc/Hz
V
–160
本底噪声
Vcc–
1mA 负载
输出高电压
0.1
VOL
IOH
0.1
V
1mA 负载
FD=1.65V
Vd=1.65V
输出低电压
输出高电流
输出低电流
输出占空比
-28
28
50
mA
mA
%
IOL
ODC
LVDS 时钟输出
L(f)CLKOUT
-159.5
175
dBc/Hz
ps
245.76MHz 输出
20MHz 偏移
本底噪声
TR/TF
VOD
20% 至80% 上升/下降时间，fOUT≥1GHz
差分输出电压
350
mV
mV
V
-60
60
1.375
35
ΔVOD
VOS
针对互补输出状态的VOD 变化
直流测量，交流耦合到接收器输入RL = 100Ω差
分
1.125
1.25
输出失调电压
mV
mA
ΔVOS
ISHORT
针对互补输出状态的VOS 变化
24
–24
短路输出电流
LCPECL 时钟输出
L(f)CLKOUT
-162.5
135
1.4
dBc/Hz
245.76MHz 输出
fOUT ≥1GHz
20MHz 偏移
本底噪声
TR/TF
VOH
ps
V
20% 至80% 上升/下降时间
输出高电压
50Ω至0.5V 的直流测
量
VOL
0.6
V
输出低电压
50Ω至0.5V 的直流测
量
VOD
870
mV
差分输出电压
LVPECL 时钟输出
245.76MHz 输出，
L(f)CLKOUT
-163
dBc/Hz
ps
20MHz 偏移
本底噪声
LVPECL 2.0V
TR/TF
VOH
135
20% 至80% 上升/下降时间
fOUT ≥1GHz
LVPECL 1.6V
LVPECL 2.0V
Vcc–1
V
输出高电压
Vcc–
1.1
直流测量端接50Ω至
Vcc-2V
Vcc–
LVPECL 1.6V
1.8
VOL
V
V
输出低电压
LVPECL 2.0V
LVPECL 1.6V
Vcc–2
0.7
2.5GHz，Em = 120Ω
至GND，RL = 交流耦
合100Ω
VOD
差分输出电压
LVPECL 2.0V
0.9
HSDS 时钟输出
L(f)CLKOUT
dBc/Hz
ps
245.76MHz 输出
20MHz 偏移
–162
本底噪声
20% 至80% 上升/下降时间
TR/TF
170
f
OUT ≥1GHz
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VDD，VDD_A = 3.3V ± 5%，–55°C ≤TA ≤125°C。典型值是VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
符号
参数
测试条件
最小值 典型值 最大值 单位
Vcc–
HSDS 6mA
0.9
VOH
V
输出高电压
Vcc–
HSDS 8mA
HSDS 6mA
HSDS 8mA
1.0
50Ω至0.5V 的直流测
量
Vcc–
1.5
VOL
V
输出低电压
输出电压
Vcc–
1.7
HSDS 6mA
HSDS 8mA
HSDS 6mA
HSDS 8mA
0.5
VOD
V
0.75
50Ω至0.5V 的直流测
量
-80
80
mV
ΔVOD
针对互补输出状态的VOS 变化
115
–115
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VDD，VDD_A = 3.3V ± 5%，–55°C ≤TA ≤125°C。典型值是VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
符号
参数
测试条件
最小值 典型值 最大值 单位
CML 输出
L(f)CLKOUT
-163
140
dBc/Hz
20MHz 偏移
本底噪声
CML 16mA
TR/TF
VOH
CML 24mA
CML 32mA
140
ps
V
20% 至80% 上升/下降时间
fOUT ≥1.5GHz
140
Vcc-0.1
50Ω上拉至Vcc，直流测量
CML 16mA
输出高电压
Vcc–
0.8
50Ω上拉至Vcc，直
流测量
Vcc–
VOL
CML 24mA
CML 32mA
V
输出低电压
1.1
Vcc–
1.4
CML 16mA
CML 24mA
CML 32mA
CML 16mA
CML 24mA
CML 32mA
680
1000
1300
550
50Ω上拉至Vcc，直
流测量
mV
mV
VOD
输出电压
50Ω上拉至Vcc，直
流测量，RL = 交流耦
合100Ω，250MHz
815
1070
数字输出（CLKin_SELX、STATUS_LDX 和RESET/GPO、SDIO）
Vcc–
VOH
VOL
V
V
输出高电压
输出低电压
0.4
0.4
数字输入
VIH
1.2
V
V
高电平输入电压
低电平输入电压
VIL
0.5
80
25
RESET/GPO、SYNC、SCK、SDIO、CS#
IIH
uA
高电平输入电流
SYNC
VIH = VCC
CLKINX_SEL、RESET/GPO、SYNC、SCK、
SDIO、CS#
IIL
IIL
-5
-5
5
5
低电平输入电流
低电平输入电流
uA
SYNC
VIL = 0V
(1) 使用TICS Pro 工具计算特定配置的Icc
(2) 器件将以低至0.15V/ns 的压摆率运行，但建议使用0.5V/ns 或更高的压摆率，以获得出色的相位噪声性能。
(3) 有关VID 和VOD 电压的定义，请参阅“差分电压测量术语”。
(4) 归一化PLL 1/f 噪声是PLL 带内相位噪声建模的规格，它接近载波并且具有典型的10dB/十倍频程斜率。PN10kHz 归一化为10kHz 偏
移和1GHz 载波频率。PN10kHz = LPLL_flicker(10kHz) - 20 log(fOUT/ 1GHz)，其中LPLL_flicker(f) 是仅闪烁噪声对总噪声L(f) 影响的
单边带相位噪声。要测量LPLL_flicker(f)，务必具有接近载波的10dB/十倍频程斜率。高比较频率和干净的晶体对于将此噪声源与总相位
噪声L(f) 隔离非常重要。如果使用低功耗或高噪声源，则基准振荡器性能可以屏蔽LPLL_flicker(f)。总PLL 带内相位噪声性能是
LPLL_flicker(f) 和LPLL_flat(f) 的总和
(5) PLL 品质因数是一种标准化指标，用于量化带内相位噪声的平坦部分。它的计算公式为PN_FOM = LPLL_flat(f) - 20 log(N) - 10
log(fPDX)。LPLL_flat(f) 是在1Hz 带宽内以偏移频率f 测量的单边带相位噪声，fPDX 是合成器的相位检测器频率。LPLL_flat(f) 会影响总
噪声L(f)。该指标是使用CLKIN 输入测量的。如果使用OSCin 输入，指标大约差2dB。
(6) 该参数可编程为比电气规格中所示状态更多的状态
(7) 连续锁定的最大容许温漂是指在器件仍保持锁定状态的情况下，温度可以从上次使用PLL2_FCAL_DIS = 0 编程0x168 寄存器时的值向
任一方向漂移的距离。即使将0x168 寄存器编程为相同的值，也会激活频率校准例程。这意味着该器件将在整个频率范围内工作，但如
果温漂大于连续锁定的最大容许温漂，则需要重新加载相应的寄存器以确保其保持锁定状态。该参数是间接测试的。
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6.6 时序要求
VDD，VDD_A = 3.3V ± 5%，–55°C ≤TA ≤125°C。典型值是VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
符号
时序要求
tdS
参数
最小值
标称值
最大值
单位
40
20
ns
ns
ns
ns
ns
ns
ns
ns
SDI 边沿到SCK 上升沿的设置时间
SDI 边沿到SCK 上升沿的保持时间
SCK 周期
tdH
tSCK
tHIGH
tLOW
tCS
400
120
120
40
SCK 的高宽度
SCK 的低宽度
CS# 下降沿到SCK 上升沿的建立时间
tCH
40
从SCK 上升沿到CS# 上升沿的保持时间
SCK 下降沿到有效读回数据
tDV
120
6.7 时序图
SDIO 引脚上的寄存器编程信息在SCK 信号的每个上升沿输入到移位寄存器中。在CS# 信号的上升沿，移位寄存
器中的寄存器编程信息发送到已寻址的寄存器。建议为这些信号使用至少为30V/µs 的压摆率。编程完成后，CS#
信号应恢复到高电平状态。如果在 VCO 锁定时切换了 SCK 或 SDIO 线路，由于这些线路有时会与其他部分共
享，所以可能会导致在这个编程期间相位噪声降低。
4 线模式读回具有与SDIO 引脚相同的时序。
R/W 位= 0 表示SPI 写入。R/W 位= 1 表示SPI 读取。
SDIO
(WRITE)
A12 to A0,
D7 to D2
R/W
A14
A13
D1
D0
tdS
tdH
SCLK
tcH
tcS
tHIGH
tLOW
tSCLK
SDIO
(Read)
D7 to
D2
D1
D0
tdV
CS#
图6-1. SPI 时序图
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6.8 典型特性
100Hz 至100MHz 的抖动= 63.6fs rms。
100Hz 至100MHz 的抖动= 67fs rms。
输出为CLKOUT4，即CML 32mA，具有68nH 至20Ω直流
偏置。
输出为CLKOUT4，即CML 32mA，具有68nH 至20Ω直流
偏置。
其他设置包括CLKout4_5_IDL = 1
其他设置包括CLKout4_5_IDL = 1
和CLKout4_5_BYP = 1。
和CLKout4_5_BYP = 1。
PLL2 环路滤波器R2 = 470Ω，C2 = 150nF，
电荷泵= 3200µA。
PLL2 环路滤波器R2 = 470Ω，C2 = 150nF，
电荷泵= 3200µA。
基准是带SMAB - B711 选件的R&S SMA100B 信号发生器，
通过Prodyn BIB-100G 平衡-非平衡变压器连接到OSCin。
基准是带SMAB - B711 选件的R&S SMA100B 信号发生器，
通过Prodyn BIB-100G 平衡-非平衡变压器连接到OSCin。
图6-2. PLL2 具有VCO1 性能（2500MHz 频率下）和
312.5MHz OSCin/相位检测器频率
图6-3. PLL2 具有VCO1 性能（3200MHz 频率下）和
320MHz OSCin/相位检测器频率
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7 参数测量信息
7.1 电荷泵电流规格定义
I1 为VCPout = VCC - ΔV 处的电荷泵灌电流
I2 为VCPout = VCC/2 处的电荷泵灌电流
I3 为VCPout = ΔV 处的电荷泵灌电流
I4 为VCPout = VCC - ΔV 处的电荷泵拉电流
I5 为VCPout = VCC/2 处的电荷泵拉电流
I6 为VCPout = ΔV 处的电荷泵拉电流
ΔV = 相对于正极和负极电源轨的失调电压。对于此器件，定义为0.5V。
7.1.1 电荷泵输出电流幅度变化与电荷泵输出电压间的关系
7.1.2 电荷泵灌电流与电荷泵输出拉电流失配间的关系
7.1.3 电荷泵输出电流幅度变化与环境温度间的关系
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7.2 差分电压测量术语
差分信号的差分电压可以用两种不同的定义来描述，这会导致用户在阅读数据表或与其他工程师交流时产生混
淆。本节将讨论差分信号的测量和描述，以便读者在使用差分信号时能够理解和区分这两种不同的定义。
差分信号的第一种定义是反相和同相信号之间电势差的绝对值。这种测量的符号通常为 VID 或 VOD，具体取决于
说明对象是输入电压还是输出电压。
差分信号的第二种定义测量的是同相信号相对于反相信号的电势。这种测量的符号为 VSS，该参数通过计算得
出。在集成电路 (IC) 中，该信号相对于接地是不存在的，它仅相对于其差分对存在。可以用具有浮动基准的示波
器来直接测量VSS，否则可以将该值计算为第一种描述中所述的VOD 值的两倍。
图 7-1 并排显示了针对输入的两种不同定义，而图 7-2 并排显示了针对输出的两种不同定义。VID 和 VOD 定义中
给出了 VIH 和 VIL 两个直流电平，同相信号和反相信号均在这两种电平之间切换（相对于接地）。在 VSS 输入和
输出定义中，如果将反相信号视为基准电势，则此时同相信号的电势将超出以接地为基准时的同相电势范围。因
此，可以测量差分信号的峰峰值电压。
VID 和VOD 通常定义为电压(V)，VSS 通常定义为电压峰峰值(VPP)。
VID Definition
VSS Definition for Input
Noninverting Clock
VA
VB
2 × VID
VID
Inverting Clock
VID = | VA VB
|
VSS = 2 × VID
GND
图7-1. 差分输入信号的两种不同定义
VOD Definition
VSS Definition for Output
Non-Inverting Clock
VA
VB
2·VOD
VOD
Inverting Clock
VOD = | VA - VB
|
VSS = 2·VOD
GND
图7-2. 差分输出信号的两种不同定义
更多信息，请参阅应用手册：AN-912 通用数据传输参数及其定义(SNLA036)。
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8 详细说明
8.1 概述
该器件非常灵活，可以满足许多应用要求。用例包括双环路、嵌套0 延迟双环路、级联0 延迟双环路、单环路、0
延迟单环路和时钟分配。
通过向目标器件提供器件时钟和SYSREF，该器件可用于 JESD204B/C 系统，不过，通过对输出对进行编程来共
享时钟分频器或采用JESD204B/C 与传统输出的任意组合，该器件也可以用于传统（非JESD204B/C）系统。
8.1.1 与LMK04832 的区别
LMK04832 是一款与此器件类似并且广为人知的器件。但是，这些器件并非完全相同，而是存在一些差异。
表8-1. LMK04368-EP 与LMK04832 之间的差异
LMK04832
–40ºC 至+85ºC
9 × 9mm
LMK04368-EP
属性
-55°C 至+125ºC
温度
封装
10mm × 10mm
引脚旋转
不适用
从LMK04832 旋转180°
是，引脚40/41 为FIN0_P/FIN0_N
GND（引脚39）
6.4GHz CLK/VCO 输入引脚
SYNC/SYSREFREQ 引脚之后的引脚
编程速度
否，引脚8/9 为NC
NC（引脚7）
5MHz
2.5MHz
8.1.1.1 抖动清除
双环路 PLL 架构可在很宽的输出频率和相位噪声集成带宽范围内提供超低抖动性能。第一级 PLL (PLL1) 由外部
参考时钟驱动，使用外部VCXO 为第二级倍频PLL (PLL2) 提供频率精确、低相位噪声的参考时钟。
PLL1 通常使用窄环路带宽（通常为10Hz 至200Hz）来保持参考时钟输入信号的频率精度，同时抑制参考时钟可
能沿其路径或从其他电路累积的较高失调电压频率相位噪声。这个经过清理的参考时钟为 PLL2 提供了参考输
入。
提供给PLL2 的低相位噪声参考允许 PLL2 在宽环路带宽（通常为50kHz 至200kHz）下运行。选择PLL2 的环路
带宽是为了利用内部VCO 卓越的高失调电压频率相位噪声曲线和参考VCXO 良好的低失调电压频率相位噪声。
超低抖动是通过允许外部 VCXO 的相位噪声在低失调电压频率下控制最终输出相位噪声，并让内部 VCO 的相位
噪声在高失调电压频率下控制最终输出相位噪声来实现的。这会产生出色的整体相位噪声和抖动性能。
8.1.1.2 JEDEC JESD204B/C 支持
该器件使用七个器件时钟和七个 SYSREF 时钟为多达七个 JESD204B/C 目标提供时钟，并允许将每个时钟输出
配置为器件时钟或SYSREF 时钟。
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8.1.2 时钟输入
备注
CLKIN1 可用作双环路、单环路或时钟分配模式的基准，因此在通过单路时钟输入配置器件的不同运行
模式时可以灵活多变。
8.1.2.1 PLL1 的输入
CLKIN0、CLKIN1 和 CLKIN2 是三个冗余输入，具有自己的 PLL1 R 分频器，可用作 PLL1 的参考输入。这些输
入之间的切换可以是自动的，也可以是手动的。对于手动切换，CLKIN_SEL0 和CLKIN_SEL1 引脚可用于更快的
速度。这些输入引脚也可用于其他功能。
• CLKIN1 共享用作外部0 延迟反馈(FBCLKIN)，或与外部VCO (FIN) 一起使用。
• CLKIN2 被共享用作OSCout。要使用CLKIN2 作为输入断电OSCout，请参阅VCO_MUX、OSCout_MUX、
OSCout_FMT 部分。
8.1.2.2 PLL2 的输入
在双环路配置中，PLL2 参考来自 OSCin。然而，在单 PLL2 环路操作中，也可以使用 PLL1 的三个 CLKIN 输入
中的任何一个作为PLL2 的参考。
8.1.2.3 使用时钟分配模式时的输入
对于时钟分配模式，可以将参考信号应用于FIN0 或FIN1 引脚。CLKIN0 可用于通过器件分发SYSREF 信号。在
此用例中，CLKIN0 由 CLKIN1 重新计时。通常建议使用 FIN0 引脚而不是 FIN1 引脚，因为 FIN0 引脚允许更高
的频率，使用更低的噪声路径，并且不能用于其他函数（例如冗余输入）。
8.1.3 PLL1
PLL1 允许清除低失调电压抖动，以及使用冗余输入和频率保持。
8.1.3.1 频率保持
当参考丢失时，频率保持使时钟输出保持在具有最小漂移的频率上，直到重新建立有效的参考时钟信号。这只能
在使用PLL1 时使用。
8.1.3.2 用于PLL1 的外部VCXO
当使用 PLL1 时，需要一个外部 VCXO。此 VCXO 的近距离噪声性能对于良好的抖动清除性能至关重要。
OSCout 引脚默认上电，并在 OSCin 上提供 PLL1 反馈和 PLL2 参考输入的缓冲副本。该参考输入通常是低噪声
VCXO 或XO。在对器件进行编程之前，该输出可用于为微控制器、FPGA、CPLD 等外部器件提供时钟。
• OSCout 缓冲器输出类型可编程为LVDS、LVPECL 或LVCMOS。
• VCXO 缓冲输出可以通过使用级联0 延迟模式与VCO 时钟分配输出同步。
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8.1.4 PLL2
8.1.4.1 PLL2 的内部VCO
PLL2 有两个内部 VCO。所选 VCO 的输出被路由到时钟分配路径。同样的选择也通过预分频器和 N 分频器反馈
到PLL2 相位检测器。
8.1.4.2 外部VCO 模式
外部VCO 可与PLL2 一起使用，外部VCO 的输入来自FIN0 或FIN1，尽管通常首选FIN0。
备注
通常建议使用 FIN0_P/FIN0_N 输入，因为它噪声更低，支持更高的输入频率（如果使用 div2，最高可
达6GHz），并且它使CLKIN1 可用于冗余输入。
由于上述原因，通常不推荐FIN1_P/FIN1_N 输入，尽管可以使用它们。
8.1.5 时钟分配
共有14 个由内部或外部VCO 驱动的PLL2 时钟输出。
所有时钟输出都具有可编程的输出类型。可以将这些时钟输出编程为 CML、LVPECL、LVDS、HSDS 或
LCPECL。所有奇数时钟输出加上CLKOUT8 和CLKOUT10 都可以编程为LVCMOS。
除了这 14 个时钟之外，还有一个额外的 OSCout 输出，总共有 15 个差分输出时钟。OSCout 可以是 OSCIN、
DCLKOUT6、DCLKOUT8 或SYSREF 的缓冲版本，其输出格式可编程为LVDS、LVPECL 或LVCMOS。
以下几节将讨论时钟分配通道的具体功能，用户可以通过这些功能控制输出时钟的各个方面。
8.1.5.1 时钟分频器
有七个时钟分频器。在传统时钟系统中，每个分频器可以驱动两个输出。分频器范围是 1 至1023。可以为输出启
用占空比校正。使用分频器时，偶数时钟不能输出CML。
在 JESD204B/C 系统中，一个时钟输出是由时钟分频器驱动的器件时钟，另一个配对的时钟来自 SYSREF 分频
器。为了实现连接灵活性，偶数或奇数时钟输出可由时钟分频器驱动，也可以是SYSREF 输出。
8.1.5.2 高性能分频器旁路模式
偶数时钟输出 (CLKOUT0/2/4/6/8/10/12) 可绕过时钟分频器以实现更合适的本底噪声和输出摆幅。在此模式下，
唯一可用的输出格式是CML。
8.1.5.3 SYSREF 时钟分频器
SYSREF 分频器支持 8 至 8191 的分频范围（偶数和奇数都可以）。SYSREF 分频器没有占空比校正值。
SYSREF 输出可路由至所有时钟输出。
8.1.5.4 器件时钟延迟
器件时钟针对时钟输出相位调整支持数字延迟。
数字延迟允许输出延迟 8 到 1023 个 VCO 周期。延迟步进最多可以缩短到时钟分配路径周期的一半。例如，
3.2GHz VCO 频率可产生156.25ps 步进。
数字延迟值在SYNC 事件后对时钟输出相位生效。
8.1.5.5 动态数字延迟
器件时钟分频器支持动态数字延迟特性，允许将时钟延迟一个完整的器件时钟周期。通过一次编程，最多可以进
行255 个单周期延迟的调整。进行多步调整时，会定期应用调整以减少对时钟的影响。
半个时钟分配周期的动态相位调整可以按半步进行。
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动态数字延迟可以重复使用 SYSREF 数字延迟值。要实现一个周期延迟，可将 SYSREF 数字延迟值编程为比
SYSREF 分频值的一半大1。
8.1.5.6 SYSREF 延迟：全局和本地
SYSREF 分频器包括一个数字延迟块，此延迟块允许相对于器件时钟的全局相移。
每个时钟输出对包括一个本地SYSREF 模拟和数字延迟，用于对每个SYSREF 时钟进行独特的相位调整。
本地模拟延迟可以实现大约 21ps 的步进调整。开启模拟延迟会在时钟路径中增加额外 124ps 的延迟。数字延迟
步长最多可以缩短到时钟分配路径周期的一半。例如，3.2GHz VCO 频率可产生156.25ps 步长。
本地数字延迟和半步进让SYSREF 输出可以从1.5 个时钟分配路径周期延迟到11 个时钟分配路径周期。
8.1.5.7 可编程输出格式
所有时钟输出都可以编程为 LVDS、HSDS、LVPECL 或 LCPECL 输出类型。除了 CLKOUT8 和 CLKOUT10 之
外，奇数时钟输出也可以编程为LVCMOS。所有奇数时钟输出也可以编程为CML。在旁路模式下，偶数时钟输出
可能仅为CML。
OSCout 可以编程为LVDS、LVPECL 或LVCMOS 输出类型。
任何HSDS 输出类型都可以编程为6mA 或8mA 振幅水平。
任何 LVPECL 输出类型都可以编程为 1600mVpp 或 2000mVpp 振幅水平。2000mVpp LVPECL 输出类型是德州
仪器(TI) 专有配置，可产生2000mVpp 差分摆幅以与许多数据转换器兼容，也称为2VPECL。
LCPECL 允许将SYSREF 直流耦合到低电压JESD204B/C 目标。
8.1.5.8 时钟输出同步
使用SYNC 输入会使所有有效时钟输出共用一个由固定数字延迟编程的上升沿。
SYNC 事件必须发生才能使数字延迟值生效。
8.1.6 0 延迟
支持两种类型的0 延迟模式。
1. 级联0 延迟
2. 嵌套0 延迟
级联 0 延迟模式在 PLL2 输入时钟 (OSCIN) 相位与反馈多路复用器选择的时钟输出相位之间建立一个固定的确定
性相位关系。0 延迟反馈使用来自 CLKOUT6、CLKOUT8 或 SYSREF 的内部反馈。0 延迟反馈也可以源于通过
FBCLKIN 引脚提供的外部反馈。FB_MUX 选择反馈源。OSCIN 与反馈时钟之间具有固定的确定性相位关系，因
此 OSCout 与反馈时钟之间也具有固定的确定性相位关系。在此模式下，PLL1 输入时钟 (CLKINx) 与 PLL2 输入
时钟 (OSCIN) 之间也具有固定的确定性相位关系；因此，从 CLKINx 到时钟输出的所有时钟之间都具有固定的确
定性相位关系。
嵌套0 延迟模式在 PLL1 输入时钟(CLKINx) 相位与反馈多路复用器选择的时钟输出相位之间建立一个固定的确定
性相位关系。0 延迟反馈使用来自 CLKOUT6、CLKOUT8 或 SYSREF 的内部反馈。0 延迟反馈也可以源于通过
FBCLKIN 端口提供的外部反馈。FB_MUX 选择反馈源。
在不使用0 延迟模式的情况下，根据时钟输出分频值，从时钟输入到时钟输出将有n 个可能的固定相位关系。
使用外部0 延迟反馈会将可用时钟输入的数量减一。
8.1.7 状态引脚
根据器件编程，可以监控状态引脚以获得反馈，或者在某些情况下用于输入。例如：
• CLKin_SEL0 引脚可能指示CLKIN0 发生LOS（信号丢失）。
• CLKin_SEL1 引脚可能是用于选择有效时钟输入的输入。
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• Status_LD1 引脚可能指示器件是否已锁定。
• Status_LD2 引脚可能指示PLL2 是否已锁定。
状态引脚可以编程为各种其他输出，包括 PLL 分频器输出、组合的 PLL 锁定检测信号、PLL1 Vtune 限制、回读
等。更多信息，请参阅寄存器映射。
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8.2 功能方框图
图8-1 展示了简要方框图。
Internal Output
Internal Input
External Pin
Switching Control
Input clock switching
and Holdover
CLKin0
CLKIN0_P
_OUT
CLKIN0_N
_DEMUX
CLKin0
Fin1
Switchable CLKIN0/1/2
R Divider (1 to 16,383)
CLKin
MUX
PLL 1
Phase
Detector/
Charge
Pump
CPOUT1
N1 Divider
(1 to 16,383)
CLKin1
CLKIN1_P/FIN_P/FBCLKIN_P
_OUT
CLKIN1_N/FIN_N/FBCLKIN_N
_DEMUX
FB Mux
CLKOUT6
CLKOUT8
SYSREF Div
FB_
MUX
PLL1
_NCLK
_MUX
OSCOUT_P/CLKIN2_P
OSCOUT_N/CLKIN2_N
OSCout
MUX
2X
Partially
Integrated
Loop Filter
PLL2
_REF
_2X_EN
R2 Divider
(1 to 4,095)
Internal Dual
Core VCO
PLL2
Phase
Detector/
Charge
Pump
OSCIN_P
OSCIN_N
PLL2
_NCLK
_MUX
N2 Divider
(1 to 262,143)
STATUS_LD1
STATUS_LD2
RESET/GPO
Device
CLKIN_SEL0
VCO0
VCO1
Control
CLKIN_SEL1
Clock Distribution Path
N2 Prescaler
(2 to 8)
VCO_
MUX
÷ 2
SCK
MUX
FIN0_P
FIN0_N
Control
Registers
SPI
SDIO
CS#
Fin1
SYSREF/SYNC Control
Divider
(8 to 8191)
CLKOUT12_P
CLKOUT12_N
Dig. Delay
Dig. Delay
Div (1 to 1023)
A. Delay
SYSREF/SYNC
Distribution Path
D
SYNC
D
CLKOUT13_P
CLKOUT13_N
CLKin0
Pulser
CLKOUT10_P
CLKOUT10_N
Dig. Delay
Dig. Delay
Div (1 to 1023)
CLKOUT0_P
CLKOUT0_N
Div (1 to 1023)
A. Delay
Dig. Delay
Dig. Delay
CLKOUT11_P
CLKOUT11_N
A. Delay
CLKOUT1_P
CLKOUT1_N
CLKOUT8_P
CLKOUT8_N
Dig. Delay
Dig. Delay
Div (1 to 1023)
CLKOUT2_P
CLKOUT2_N
Div (1 to 1023)
A. Delay
Dig. Delay
Dig. Delay
CLKOUT9_P
CLKOUT9_N
A. Delay
CLKOUT3_P
CLKOUT3_N
CLKOUT6_P
CLKOUT6_N
CLKOUT4_P
CLKOUT4_N
Div (1 to 1023)
A. Delay
Dig. Delay
Dig. Delay
Dig. Delay
Dig. Delay
Div (1 to 1023)
A. Delay
CLKOUT5_P
CLKOUT5_N
CLKOUT7_P
CLKOUT7_N
图8-1. 简要方框图
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CLKout0, 2, 4, 6, 8, 10, 12
CLKoutX_Y_PD
CLKoutX_
FMT
Device Clock (DCLK)
DCLKX
_BYP
CML
DCLKX_Y
_POL
VCO
DCLKX_Y_ DCLKX_Y_
CLKoutX_
SRC_MUX
DDLY
DIV
DCLKX_Y_
DCC
(8 to 1023)
(1 to 1023)
DCLKX_Y_HS DCC
DDLYdX_EN
DCLKout6/8 to FB_MUX
CLKoutX_Y_ODL
SYNC_
DISX
CLKoutX_Y_IDL
SYSREF_GBL_PD
SCLKX_Y_DIS_MODE
SYSREF Clock (SCLK)
SCLKX_Y
_ADLY_EN
SCLKX_Y
_POL
SYSREF/SYNC
SCLKX_Y_
DDLY
SCLKX_Y
_HS
SCLKX_Y
_ADLY
CLKoutY_
SRC_MUX
CLKoutY_
FMT
SYSREF_CLR
CLKout1, 3, 5, 7, 9, 11, 13
X = Even Numbers
Y = Odd Numbers
Legend
SYSREF/SYNC Clock
VCO/Distribution Clock
Internal Signal Path
SPI Field
External Pin
图8-2. 器件和SYSREF 时钟输出块
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SPI Register: SYNC_EN
Must Be Set To Enable Any
SYNC/SYSREF Functionality
CLKin0
CLKin0_
DEMUX
PLL1
D
SYNC_PLL1_DLD
PLL1_DLD
SYNC_PLL2_DLD
PLL2_DLD
SYSREF_REQ_EN
SYNC
SYNC
_MODE
SYSREF_
MUX
SYNC
_POL
D
PULSER MODE
One
Shot
Pulser
SYSREF_PULSE_CNT
VCO0
VCO1
VCO
SYSREF_PLSR_PD
SYNC/SYSREF
SYSREF
DDLY
SYSREF
Divider
_MUX
SYSREF_
1SHOT_MUX
Fin0
External
VCO
SYSREF_PD
SYSREF_DDLY_PD
DCLKout6
DCLKout8
OSCin
OSCout
_MUX
SYNC_
DISSYSREF
FB_MUX
OSCout
CLKin1
CLKin1
FB_MUX
PLL1
CLKin1_
DEMUX
DCLKout0, 2, 4, 6, 8, 10, 12
Clock
VCO Frequency
DDLY
(4 to 32)
Divider
(1 to 32)
Output
Buffer
Distribution Path
DCC
SYNC_
DISX
SYSREF/SYNC
Digital
DLY
Analog
DLY
Output
Buffer
Legend
SYSREF_CLR
SYSREF/SYNC Clock
VCO/Distribution Clock
SPI Register
SDCLKout1, 3, 5, 7, 9, 11, 13
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图8-3. SYNC/SYSREF 时钟路径
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8.3 特性说明
8.3.1 同步PLL R 分频器
在某些情况下，为了让时钟输出到输入之间具有确定性，有必要同步PLL R 分频器。当总PLL N 分频与总PLL R
分频之间的比值不能约简为N/1 时，通常需要同步PLL R 分频器。
8.3.1.1 PLL1 R 分频器同步
可以使用 CLKIN0 或 SYNC 引脚来同步 PLL1 R 分频器。为此，器件设置为同步，PLL1 R 分频器准备用于同
步，然后上升的同步边沿从 SYNC 引脚或 CLKIN0 到达。在 PLL1 R 分频器准备就绪后，PLL1 解锁，直到同步
边沿到达并允许分频器运行和PLL 锁定。同步PLL1 R 的过程如下：
1. 设置用于同步PLL1 R 的器件：
• PLL1R_SYNC_EN = 0x1
• PLL1R_SYNC_SRC = 0x1（SYNC 引脚）或0x2 (CLKIN0)
• CLKin0_DEMUX = 0x2 (PLL1)
• CLKin1_DEMUX = 0x2 (PLL1)
• CLKin0_TYPE = 0x1 (MOS)，用于直流耦合或CLKin0_TYPE = 0x0（双极），用于交流耦合
2. 配置用于同步的Arm PLL1 R 分频器
• PLL1R_RST = 1，然后为0。
• PLL1 解锁。
3. 在SYNC 引脚或CLKIN0 上发送上升沿。
• PLL1 R 分频器从复位状态释放，PLL1 重新锁定。
当CLKIN0 或SYNC 引脚电平升高时，必须满足设置和保持时间，以确保PLL1 R 分频器的确定性复位。
SYNC_POL 位对PLL1 R 同步的SYNC 极性没有影响。
8.3.1.2 PLL2 R 分频器同步
SYNC 引脚必须用于同步 PLL2 R 分频器。当 PLL2R_SYNC_EN = 1 时，只要 SYNC 引脚保持高电平，PLL2 R
分频器就会保持复位状态。当 SYNC 引脚返回低电平时，允许分频器继续分频。当 PLL2R_SYNC_EN = 1 且
SYNC 引脚为高电平时，PLL2 解锁。
当SYNC 引脚变为低电平时，必须满足设置和保持时间，以确保PLL2 R 分频器的确定性复位。
SYNC_POL 位对PLL2 R 同步的同步极性没有影响。
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8.3.2 SYNC/SYSREF
SYNC 和 SYSREF 信号共用同一个 SYNC/SYSREF 时钟分配路径。为了正确使用 JESD204B/C 的 SYNC 和/或
SYSREF，务必要了解 SYNC/SYSREF 系统。图 8-2 展示了包含 SYNC 电路在内的时钟输出块的详细图示。图
8-3 显示了互连，并突出显示了一些用于控制器件以实现SYNC/SYSREF 目的的重要寄存器。
要复位或同步分频器，必须满足以下条件：
1. 必须设置SYNC_EN。这可确保SYNC 电路正常运行。
2. 为了提供有效的SYNC/SYSREF 信号，SYSREF_MUX 和SYNC_MODE 必须设置为正确的组合。
• 如果使用的是SYSREF 块，则必须清除SYSREF_PD 位。
• 如果使用的是SYSREF 脉冲发生器，则必须清除SYSREF_PLSR_PD 位。
• 对于每个用于SYSREF 的CLKOUTx 或CLKOUTY，必须清除相应的SCLKX_Y_PD 位。
3. 必须清除DCLKX_Y_DDLY_PD 和SYSREF_DDLY_PD 位，以便为同步期间使用的数字延迟电路上电，从而
在器件时钟分频器和全局SYSREF 分频器之间产生确定性相位。
4. 必须清除SYNC_DISX 位，以允许将SYNC/SYSREF 信号发送到分频器电路。如果清除了相应的
SYNC_DISX 位，则SYSREF_MUX 寄存器会选择复位SYSREF/CLKOUTx 分频器的SYNC 源。
5. 可根据需要设置会影响同步操作的其他位，例如SYNC_1SHOT_EN。
6. 在同步这些分频器后，可以设置DCLKX_Y_DDLY_PD 和SYSREF_DDLY_PD 位以节省电流。如果在上电时
清除了这些寄存器的值，可能会破坏输出时钟相位。
表8-2 显示了SYSREF_MUX 和SYNC_MODE 的一些可能组合。
表8-2. 一些可能的SYNC 配置
SYNC_MODE
SYSREF_MUX
名称
其它
说明
0
0
SYNC 已禁用
CLKin0_DEMUX ≠0
不会发生同步。
基本SYNC 功能，SYNC 引脚极性由SYNC_POL 选
择。
要通过SPI 实现SYNC，请切换SYNC_POL 位。
1
X
2
0
引脚或SPI SYNC
CLKin0_DEMUX ≠0
CLKin0_DEMUX = 0
差分输入SYNC
0 或1
差分CLKin0 现在作为SYNC 输入运行。
在引脚转换时触发
JESD204B/C 脉冲
发生器。
在引脚转换时生成SYSREF_PULSE_CNT 编程脉冲
数。SYNC_POL 可用于通过SPI 引发SYNC。
SYSREF_PULSE_CNT 设
置脉冲计数
2
在SPI 编程时触发
JESD204B/C 脉冲
发生器。
SYSREF_PULSE_CNT 设 对SYSREF_PULSE_CNT 寄存器进行编程会开始发送
3
1
0
X
2
1
2
3
置脉冲计数
脉冲数。
SYSREF 可运行，并且已
经根据需要配置了相应的
可为LM97600 等非JESD 转换器实现n 位帧训练模式
时钟恢复型SYNC
SYSREF 分频器以适应训 的精确SYNC。
练帧大小。
当SYNC 引脚被置为有效时，会发生连续的SYSREF
脉冲。脉冲的开启和关闭实现同步，以防止SYSREF
上出现窄脉冲。
SYSREF_REQ_EN = 1
脉冲发生器已上电
外部SYSREF 请
求
SYSREF_PD = 0
SYSREF_DDLY_PD = 0
连续SYSREF
连续SYSREF 信号。
SYSREF_PLSR_PD = 1
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表8-2. 一些可能的SYNC 配置(continued)
SYNC_MODE
SYSREF_MUX
名称
其它
说明
SYSREF_DDLY_PD = 1
SYSREF_PLSR_PD = 1
SYSREF_PD = 1。
时钟恢复型
SYSREF 分配
CLKin0 的扇出重新生成时钟信号后再分配到时钟分配
路径。
0
0
(1) 根据SYSREF 输出的要求，SCLKX_Y_PD = 0。当SCLKX_Y_MUX = 1（SYSREF 输出）时，这适用于SCLKX_Y 上的任何SYNC 或
SYSREF 输出
备注
SYNC/SYSREF 信号由时钟分配路径重新生成时钟信号，因此时钟分配路径上必须存在有效时钟（来
自VCO 或处于分配模式的FIN0/FIN1 引脚），SYNC 才能生效。
备注
任何未设置 SYNC_DISX 位或 SYNC_DISSYSREF 位的器件时钟分频器或 SYSREF 分频器将在
SYNC/SYSREF 分配路径为高电平时复位。这对于 SYSREF 分频器尤其重要， 如果
SYNC_DISSYSREF = 0，这样就让该分频器可以自行复位！确保根据需要设置 SYNC_DISX/
SYNC_DISSYSREF 位。
备注
在对 DCLK_X_Y_DIV 使用 2 分频或 3 分频时，SYNC 程序需要首先对 4 分频进行编程，然后在进行
SYNC 之前对2 分频或3 分频进行编程。
8.3.3 JEDEC JESD204B/C
8.3.3.1 如何启用SYSREF
表8-3 总结了使SYSREF 功能正常运行所需的位。
表8-3. SYSREF 位
寄存器
字段
值
说明
0x140
0x140
0x143
SYSREF_PD
0
必须清零，为SYSREF 电路（包括SYSREF 分频器）上电。
SYSREF_DDLY
_PD
必须清零才能为数字延迟电路上电。必须在初始SYNC 期间上电，以确保其他时钟分频器
的确定性时序。
0
1
SYNC_EN
必须设置，以便启用SYNC。
除启动时外，请勿将本地SYSREF DDLY 块保持在复位状态。
如果任何时候由于用户编程或器件复位使得SYSREF_PD = 1，则需要设置SYSREF_CLR
并持续15 个VCO 时钟周期，以清除本地SYSREF 数字延迟。清除延迟后，必须清除
SYSREF_CLR 以允许SYSREF 运行。
0x143
SYSREF_CLR
1→0
启用JESD204B/C 操作涉及将所有时钟分频器与SYSREF 分频器同步，然后配置实际的SYSREF 功能。
8.3.3.1.1 SYSREF 设置示例
以下程序是一个以 3000MHz VCO 频率运行的系统的编程示例。使用 CLKOUT0 和 CLKOUT2 在 1500MHz 频率
下驱动转换器。使用CLKOUT4 在150MHz 频率下驱动FPGA。使用两个频率为 10MHz 的SYSREF 脉冲来同步
转换器和FPGA。
1. 对寄存器0x000 至0x555 进行编程（请参阅建议编程序列）。准备SYSREF 操作的关键：
a. 准备手动同步：SYNC_POL = 0、SYNC_MODE = 1、SYSREF_MUX = 0
b. 根据示例设置输出分频器：对于1500MHz 的频率，DCLK0_1_DIV 和DCLK2_3_DIV = 2。对于150MHz
的频率，DCLK4_5_DIV = 20。
c. 根据示例设置输出分频器：对于10MHz SYSREF，SYSREF_DIV = 300。
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d. 设置SYSREF：SYSREF_PD = 0、SYSREF_DDLY_PD = 0、DCLK0_1_DDLY_PD = 0、
DCLK2_3_DDLY_PD = 0、DCLK4_5_DDLY_PD = 0、SYNC_EN = 1、SYSREF_PLSR_PD = 0、
SYSREF_PULSE_CNT = 1（2 个脉冲）。SCLK0_1_PD = 0、SCLK2_3_PD = 0、SCLK4_5_PD = 0。
e. 清除本地SYSREF DDLY：SYSREF_CLR = 1。
2. 确立JESD204B/C 的SYSREF 与器件时钟之间的确定性相位关系：
a. 设置器件时钟和SYSREF 分频器数字延迟：DCLK0_1_DDLY、DCLK2_3_DDLY、DCLK4_5_DDLY 和
SYSREF_DDLY。
b. 设置器件时钟数字延迟半步进：DCLK0_1_HS、DCLK2_3_HS、DCLK4_5_HS。
c. 根据需要设置SYSREF 时钟数字延迟，以实现已知的相位关系：SCLK0_1_DDLY、SCLK2_3_DDLY 和
SCLK4_5_DDLY。如果需要进行半步进调整，则可选择SCLK0_1_HS、SCLK2_3_HS 和
SCLK4_5_HS。
d. 要允许SYNC 影响分频器，请设置：SYNC_DIS0 = 0、SYNC_DIS2 = 0、SYNC_DIS4 = 0、
SYNC_DISSYSREF = 0。
e. 通过切换SYNC_POL = 1，然后SYNC_POL = 0，从而执行同步。
3. 现在，分频器已同步，请禁用SYNC 以防止复位这些分频器。SYSREF 复位它自己的分频器或输出时钟的分
频器是不可取的。
a. 防止SYNC (SYSREF) 影响分频器：SYNC_DIS0 = 1、SYNC_DIS2 = 1、SYNC_DIS4 = 1、
SYNC_DISSYSREF = 1。
4. 释放本地SYSREF 数字延迟的复位状态。
a. SYSREF_CLR = 0。请注意，在SYSREF_PD = 0 之后，只需为15 个时钟分配路径时钟设置此位。
5. 设置SYSREF 操作。
a. 允许引脚SYNC 事件启动脉冲发生器：SYNC_MODE = 2。
b. 选择脉冲发生器作为SYSREF 信号：SYSREF_MUX = 2。
6. 完成！将SYNC 引脚置为有效或切换SYNC_POL 以发送一系列2 个SYSREF 脉冲。
8.3.3.1.2 SYSREF_CLR
SCLKX_Y_DDLY 的本地数字延迟通过移位缓冲器来实现。为了确保在启动时此 SYSREF 输出端不会产生不必要
的脉冲，当使用SYSREF 时，需要通过设置SYSREF_CLR = 1 且持续15 个VCO 时钟周期来清除缓冲器。复位
后，此位会被设置，因此在使用SYSREF 输出之前，必须将其清除。
如果使用 SYSREF 脉冲发生器，在 SYSREF 脉冲发生器上电后，也需要设置 SYSREF_CLR = 1，并持续 15 个
VCO 时钟周期。
8.3.3.2 SYSREF 模式
8.3.3.2.1 SYSREF 脉冲发生器
使用此模式可为每个 SYNC 引脚事件或 SPI 编程输出 1、2、4 或 8 个 SYSREF 脉冲。这实现了 JEDEC
JESD204B/C 规范中要求的间隔周期性功能。
在 SYSREF 脉冲发生器模式下，用户可以调整寄存器 0x13E 中的 SYSREF_PULSE_CNT 字段，将脉冲发生器
编程为发出一定数量的脉冲。
8.3.3.2.2 连续SYSREF
该模式允许持续输出SYSREF 时钟。
备注
由于 SYSREF 时钟与器件时钟之间有串扰，TI 不建议连续运行 SYSREF 时钟。JESD204B/C 设计为
在启动时以单个脉冲突发形式运行以初始化系统，之后理论上不需要发送另一个 SYSREF，因为系统
将继续以确定性的相位运行。
8.3.3.2.3 SYSREF 请求
使用此模式可让外部源使用SYNC/SYSREF_REQ 引脚同步打开或关闭连续的SYSREF 脉冲流。
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通过编程 SYSREF_REQ_EN = 1 和SYSREF_MUX = 2（脉冲发生器）来设置模式。在此运行模式下，不需要为
脉冲发生器供电。
当 SYSREF_REQ 引脚被置为有效时，SYSREF_MUX 同步设置为连续模式，在 SYSREF 频率下提供持续脉
冲，直至 SYSREF_REQ 引脚置为无效。当 SYSREF_REQ 引脚置为无效时，最终的 SYSREF 脉冲同步完成发
送。
8.3.4 数字延迟
数字（粗略）延迟允许将一组输出延迟 8 到 1023 个时钟分布路径周期。使用 DCLKX_Y_HS 位可以将延迟步进
最多缩短到时钟分配路径周期的一半。可通过两种不同的方式来使用数字延迟：
1. 固定数字延迟
2. 动态数字延迟
在这两种延迟模式中，均可将常规时钟分频器替换为备用分频值。
8.3.4.1 固定数字延迟
固定数字延迟值在同步事件后对时钟输出生效。对于在应用程序运行期间调整数字延迟时不能接受时钟中断的应
用程序，应使用动态数字延迟来调整相位。对于小于 7 的分频值，固定数字延迟具有一些限制和隐含限制。请注
意
备注
当分频值小于8 时，需要对固定数字延迟进行特殊处理。如果需要，请联系TI。
8.3.4.2 固定数字延迟示例
假设器件已经具有以下初始配置，并且与CLKOUT0 相比，应用程序将CLKOUT2 延迟了一个VCO 周期：
• VCO 频率= 2949.12MHz
• CLKOUT0 = 368.64MHz（DCLK0_1_DIV = 8，CLKOUT0_SRC_MUX = 0（器件时钟））
• CLKOUT2 = 368.64MHz（DCLK2_3_DIV = 8，CLKOUT2_SRC_MUX = 0（器件时钟））
应遵循以下步骤：
1. 设置DCLK0_1_DDLY = 8 和DCLK2_3_DDLY = 9。每个时钟的静态延迟。
2. 设置DCLK0_1_DDLY_PD = 0 和DCLK2_3_DDLY_PD = 0。给数字延迟电路上电。
3. 设置SYNC_DIS0 = 0 和SYNC_DIS2 = 0。允许输出同步。
4. 通过先将SYNC 置为有效，然后再置为无效，执行同步。这可以通过使用SYNC_POL 位或SYNC 引脚来完
成。
5. 在同步完成后，您可以通过设置DCLK0_1_DDLY_PD = 1 和/或DCLK2_3_DDLY_PD = 1 来断电，以节省电
源。
6. 设置SYNC_DIS0 = 1 和SYNC_DIS2 = 1。防止输出同步，因为这对于使用JESD204B/C 时的稳态操作非常
重要。
No output during SYNC
CLKOUT0
368.64 MHz
CLKOUT2
368.64 MHz
SYNC event
1 VCO cycle delay
图8-4. 固定数字延迟示例
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8.3.4.3 动态数字延迟
动态数字延迟允许时钟的相位相对于彼此改变，并且对时钟信号的影响很小。
对于器件时钟分频器，实现此目标的方式是用一个周期内比常规分频器大 1 的备用分频值替换常规时钟分频器。
对于DDLYdX_EN = 1 的所有输出，进行这种替换的次数等于编程到DDLYd_STEP_CNT 字段中的值。
对于 SYSREF 分频器，用备用分频值替换常规分频值。如果 DDLYd_SYSREF_EN = 1，进行这种替换的次数等
于编程到 DDLYd_STEP_CNT 中的值。要像器件时钟分频器那样实现一个周期延迟，请将 SYSREF_DDLY 值设
置为比 SYSREF_DIV+SYSREF_DIV/2 大 1 的值。例如，对于 SYSREF 分频器 100，要实现 1 个周期延迟，则
SYSREF_DDLY = 100 + 50 + 1 = 151。
使用动态数字延迟特性时，CLKin_OVERRIDE 必须设置为0。
• 通过设置一个更大的备用分频器（延迟）值，调整输出后的相位相对于其他时钟会有延迟。
• 通过设置一个更小的备用分频器（延迟）值，调整输出后的相位相对于其他时钟会提前。
8.3.4.4 单个和多个动态数字延迟示例
在此示例中，对器件时钟进行了两次单独的调整。在第一次调整中，在 CLKOUT2 和 CLKOUT0 之间发生时长为
一个VCO 周期的单个延迟。在第二次调整中，在CLKOUT2 和CLKOUT0 之间发生时长为一个VCO 周期的两个
延迟。这个例子中，CLKOUT2 此时比CLKOUT0 延迟了三个VCO 周期。
假设器件已具有以下初始配置：
• VCO 频率：2949.12 MHz
• CLKOUT0 = 368.64MHz，DCLK0_1_DIV = 8
• CLKOUT2 = 368.64MHz，DCLK2_3_DIV = 8
以下步骤说明了上面的示例：
1. 设置DCLK2_3_DDLY = 4。CLKOUT2 延迟的第一部分。
2. 设置DCLK2_3_DDLY_PD = 0。为CLKOUT2 启用数字延迟。
3. 设置DDLYd0_EN = 0 和DDLYd2_EN = 1。为CLKOUT2 启用动态数字延迟，但不为CLKOUT0 启用。
4. 设置DDLYd_STEP_CNT = 1。这将开始第一次调整。
在步骤4 之前，CLKOUT2 时钟边沿与CLKOUT0 对齐。
在步骤 4 之后，CLKOUT2 将九个时钟分配路径周期计入下一个上升沿，即比分频器值大一，从而有效地将
CLKOUT2 相对于CLKOUT0 延迟一个VCO 周期。这是第一次调整。
5.设置DDLYd_STEP_CNT = 2。这将开始第二次调整。
在步骤5 之前，将CLKOUT2 时钟边沿相比于DCLKOUT0 延迟一个时钟分配路径周期。
在步骤 5 之后，CLKOUT2 将九个时钟分配路径周期进行两次计数，每次比分频值大一，从而有效地将
CLKOUT2 相比于CLKOUT0 延迟两个时钟分配路径周期。这是第二次调整。
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VCO
2949.12 MHz
CLKout0
368.64 MHz
CLKout2
368.64 MHz
First
Adjustment
DCLK2_3_DIV + 1
CLKout2
368.64 MHz
Second
Adjustment
DCLK2_3_DIV + 1
DCLK2_3_DIV + 1
图8-5. 单次调整和多次调整动态数字延迟示例
8.3.5 SYSREF 与器件时钟对齐
为了确保 JESD204B/C 正常运行，必须调整 SYSREF 和器件时钟之间的时序关系，以便获得出色的建立时间和
保持时间，如图 8-6 所示。为了在 SYSREF 和器件时钟之间提供所需的建立时间和保持时间，可以调整全局
SYSREF 数字延迟 (SYSREF_DDLY)、本地 SYSREF 数字延迟 (SCLKX_Y_DDLY)、本地 SYSREF 半步进
(SCLKX_Y_HS) 和本地 SYSREF 模拟延迟（SCLKX_Y_ADLY、SCLK2_3_ADLY_EN）。还可以调整器件时钟
数字延迟(DCLKX_Y_DDLY) 和半步进（DCLK0_1_HS、DCLK0_1_DCC），以便相对于SYSREF 调整相位。
图8-6. SYSREF 到器件时钟时序对齐
根据 DCLKout_X 路径设置，本地 SCLK_X_Y_DDLY 可能需要调整因子。以下公式可用于计算将 SYSREF 与相
应的DCLKOUT 对齐所需的数字延迟值
SYSREF_DDLY = DCLKX_Y_DDLY –1 + DCLK_DIV_ADJUST + DCLK_HS_ADJUST –SCLK_X_Y_DDLY
(1)
SYSREF_DDLY > 7；SCLK_X_Y_DDLY > 1。
表8-4. DCLK_DIV_ADJUST
DCLKX_Y_DIV
DCLK_DIV_ADJUST
>6
6
0
-1
2
5
4
0
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表8-4. DCLK_DIV_ADJUST (continued)
DCLKX_Y_DIV
DCLK_DIV_ADJUST
3(1)
-2
-2
2 (1)
(1) 请参阅SYNC 要求SYNC/SYSREF
表8-5. DCLK_HS_ADJUST
DCLK_HS_ADJUST
DCLK 和HS
0
1
0
1
例如：DCLKX_Y_DIV = 32、DCLKX_Y_DDLY = 10、DCC&HS = 1；
SYSREF_DDLY=10 –1 + 0 + 1 –2 = 8
8.3.6 输入时钟切换
手动、引脚选择和自动是三种不同的时钟输入切换模式，可以根据位的组合进行选择，如图8-7 中所示。
Input Clock Select
It is required for CLKin1
to be selected for
distribution mode.
Recommend using
CLKin_SEL_MANUAL
CLKin_SEL_
AUTO_EN
Yes
No
Active CLKin is set Auto
Mode State Machine
CLKin_SEL_
PIN_EN
Yes
No
Active CLKin is set by
CLKin_SEL_MANUAL
CLKin_SEL_
PIN_POL
Yes
No
Active CLKin is set by
CLKin_SEL# and Status_LD1
pins, inverted.
Active CLKin is set by
CLKin_SEL# and Status_LD1
pins.
图8-7. CLKINx 输入基准
以下几部分提供有关如下内容的信息：如何选择有效输入时钟，以及在各种时钟输入选择模式中导致切换事件的
原因。
8.3.6.1 输入时钟切换- 手动模式
当CLKin_SEL_AUTO_EN = 0 且CLKin_SEL_PIN_EN = 0 时，由CLKin_SEL_MANUAL 选择有效CLKin。将值
0、1 或 2 编程到 CLKin_SEL_MANUAL 会导致 CLKin0、CLKin1 或 CLKin2 分别成为选定的有效输入时钟。在
此模式下，EN_CLKinX 位被覆盖，使得即使CLKinX 因EN_CLKinX = 0 而被禁用，CLKinX 缓冲器也会运行。
如果在此模式下通过设置 CLKin_SEL_MANUAL = 3 进入保持模式，器件将在退出保持模式时重新锁定到选定的
CLKin。
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8.3.6.2 输入时钟切换- 引脚选择模式
当 CLKin_SEL_AUTO_EN = 0 且 CLKin_SEL_PIN_EN = 1 时，有效时钟由 CLKIN_SELx 和 STATUS_LD1 引脚
选择。
配置引脚选择模式
必须将CLKin_SEL0_TYPE 编程为CLKIN_SEL0 引脚的输入值，以用作引脚选择模式的输入。
必须将CLKin_SEL1_TYPE 编程为CLKIN_SEL1 引脚的输入值，以用作引脚选择模式的输入。
时钟输入选择引脚的极性可以通过CLKin_SEL_PIN_POL 位反转。
表 8-6 定义了根据时钟输入选择引脚状态哪个输入时钟处于有效状态。CLKIN_SEL1、CLKIN_SEL0 和
STATUS_LD1 引脚必须设置为输入类型。任何设置为输出的引脚都将始终报告低电平，如下表所示。
表8-6. 有效时钟输入- 引脚选择模式，CLKin_SEL_INV = 0
CLKIN_SEL0 引脚
CLKIN_SEL1 引脚
STATUS_LD1 引脚
有效时钟
CLKIN0
CLKIN1
CLKIN2
保持
低
低
高
高
低
高
低
高
低
低
高
X
引脚选择模式会覆盖 EN_CLKinX 位，使得即使 CLKinX 因 EN_CLKinX = 0 而被禁用，CLKinX 缓冲器也会运
行。要尽可能快地切换，请保持已启用可以切换到的时钟输入缓冲器(EN_CLKinX = 1)。
8.3.6.3 输入时钟切换- 自动模式
当CLKin_SEL_AUTO_EN = 1，LOS_EN = 1 并且HOLDOVER_EXIT_MODE = 0（基于LOS 退出）时，按优先
级顺序选择有效时钟，CLKin0 为最高优先级，CLKin1 为第二优先级，CLKin2 为第三优先级。
对于有资格切换到的时钟输入，必须使用EN_CLKinX 启用。LOS_TIMEOUT 也应设置为低于输入频率的频率。
为确保LOS 对交流耦合输入有效，必须为CLKin 设置MOS 模式，并且除非引脚被直流阻断，否则引脚之间不允
许有任何终端。例如，交流耦合电容器IC 侧的CLKin0 和CLKin0* 引脚上没有100Ω终端。
8.3.7 数字锁定检测(DLD)
PLL1 和PLL2 都支持数字锁定检测。数字锁定检测功能会比较 PLL 的参考路径(R) 与反馈路径(N) 之间的相位。
当两个信号之间的时间误差（即相位误差）小于指定窗口大小 (ε) 时，锁定检测计数将递增。当锁定检测计数达
到用户指定的值 PLL1_DLD_CNT 或 PLL2_DLD_CNT 时，锁定检测将置位为 true。一旦数字锁定检测为 true，
指定窗口外的单相比较将导致数字锁定检测被置位为false。如图8-8 所示。
NO
NO
PLLX
Lock Detected = False
Lock Count = 0
YES
YES
Increment
PLLX Lock Count
PLLX
Lock Detected = True
PLLX Lock Count =
PLLX_DLD_CNT
START
Phase Error < g
Phase Error < g
YES
NO
图8-8. 数字锁定检测流程图
这种增量锁定检测计数特性可用作数字滤波器，以确保在初始锁相期间当R 和N 的相位在规定容差范围内的时间
很短时，锁定检测在一小段时间内不置位。
请参阅数字锁定检测频率精度，详细了解如何对寄存器进行编程以通过锁定检测功能实现指定的频率精度（以
ppm 为单位）。
可以在 Status_LD1 或Status_LD2 引脚上监测数字锁定检测信号。该引脚可以编程为输出PLL1 和/或PLL2 的锁
定检测状态。
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8.3.7.1 计算数字锁定检测频率精度
请参阅数字锁定检测频率精度，详细了解如何对寄存器进行编程以通过锁定检测功能实现指定的频率精度（以
ppm 为单位）。
数字锁定检测功能还可与保持模式一起使用，用于自动退出保持模式。有关更多信息，请参阅退出保持。
8.3.8 保持
当PLL1 的输入时钟参考变为无效时，保持模式会导致PLL2 保持锁定在具有最小频率漂移的频率上。在保持模式
下，PLL1 电荷泵为三态，固定调谐电压设置在CPout1 上，以在开环中操作PLL1。
8.3.8.1 启用保持
编程HOLDOVER_EN = 1 以启用保持模式。
可将保持模式配置为在进入保持模式时将CPout1 电压设置为用户定义的固定电压(EN_MAN_DAC = 1) 或跟踪电
压(EN_MAN_DAC = 0)。
8.3.8.1.1 固定（手动）CPout1 保持模式
通过编程MAN_DAC_EN = 1，MAN_DAC 值将在保持期间设置在CPout1 引脚上。
用户可以选择启用 CPout1 电压跟踪 (TRACK_EN = 1)，回读跟踪的 DAC 值，然后根据先前 DAC 回读的信息将
MAN_DAC 值重新编程为用户所需的值。这允许用户更好地控制保持CPout1 电压，但也需要更多的用户干预。
8.3.8.1.2 跟踪CPout1 保持模式
通过编程 MAN_DAC_EN = 0 和 TRACK_EN = 1，可在保持期间在 CPout1 引脚上设置 CPout1 的跟踪电压。当
DAC 已获取当前 CPout1 电压时，系统会设置 DAC_LOCKED 信号，可通过分别对 PLL1_LD_MUX 或
PLL2_LD_MUX 进行编程在Status_LD1 或Status_LD2 引脚上观察到该信号。
跟踪的 CPout1 子模式的 DAC 值更新速率为 PLL1 相位检测器频率除以 (DAC_CLK_MULT ×
DAC_CLK_CNTR)。
DAC 更新速率应编程为≤100kHz，从而确保实现DAC 保持精度。
能够对慢 DAC 更新速率进行编程，例如，当使用 1024kHz PLL1 相位检测器频率且 DAC_CLK_MULT = 16,384
和 DAC_CLK_CNTR = 255 时，每 4.08 秒进行一次 DAC 更新，让器件可以在发生导致出现保持的事件之前，回
溯CPout1 并将其设置为之前良好的CPout1 调谐电压值。
可以使用RB_DAC_VALUE 读回DAC 当前电压值，请参阅RB_DAC_VALUE 部分。
8.3.8.2 在保持期间
PLL1 在开环模式下运行。
• PLL1 电荷泵设置为三态。
• PLL1 DLD 已置为无效。
• HOLDOVER 状态已置为有效。
• 在保持期间，如果PLL2 在进入保持模式之前被锁定，则PLL2 DLD 继续置为有效。
• CPout1 电压设置为：
– MAN_DAC 寄存器中设置的电压(MAN_DAC_EN = 1)。
– 被确定为最后一个有效CPout1 电压的电压(MAN_DAC_EN = 0)。
• PLL1 尝试锁定为有效时钟输入。
通过将 PLL1_DLD_MUX 或 PLL2_DLD_MUX 寄存器设置为保持状态，可以在 Status_LD1 或 Status_LD2 引脚
上监测保持状态信号。
8.3.8.3 退出保持
可通过以下两种方式之一退出保持模式：
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• 手动，通过从主机对器件进行编程。
• 自动，当LOS 信号对于为PLL1 提供有效输入的时钟无效时。
8.3.8.4 保持频率精度和DAC 性能
在保持模式下，PLL1 以开环方式运行，DAC 设置 CPout1 电压。如果使用固定 CPout1 模式，则 DAC 的输出取
决于 MAN_DAC 寄存器。如果使用跟踪 CPout1 模式，则 DAC 的输出与进入保持模式之前 CPout1 引脚上的电
压大致相同。当使用跟踪模式且 MAN_DAC_EN = 1 时，保持期间的 DAC 值加载 MAN_DAC 中的编程值而不是
跟踪值。
在跟踪 CPout1 模式下，获取PLL1 调谐电压后，DAC 的最坏情况跟踪误差为±2LSB。步长约为 3.2mV，因此在
保持模式期间由 DAC 跟踪精度引起的 VCXO 频率误差为 ±6.4mV × Kv，其中 Kv 是所用 VCXO 的调谐灵敏度。
因此，系统在保持模式下的精度（以ppm 为单位）为：
6.4 mV × Kv × 1e6
Holdover accuracy (ppm) =
VCXO Frequency
(2)
例如，考虑一个具有 19.2MHz 时钟输入，一个 153.6MHz VCXO，并且 Kv 为 17kHz/V 的系统。以 ppm 为单位
的系统保持精度为：
±0.71ppm = ±6.4mV × 17kHz/V × 1e6/153.6MHz
(3)
在确定导致退出保持模式的允许频率误差范围时，务必考虑此频率误差。
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8.3.9 PLL2 环路滤波器
环路滤波器充当低通滤波器，累积来自电荷泵的校正电流，并将这些校正电流转换为电压。环路滤波器决定 PLL
环路带宽，这对 PLL 的性能有显著影响，因为它直接影响器件的相位噪声、杂散水平和开关速度。环路滤波器组
件值取决于相位检测器频率、电荷泵增益和VCO 的增益。
环路滤波器的设计需要权衡。理想带宽的选择取决于应用。尽可能减少抖动可能会导致更高的杂散水平和更长的
锁定时间；因此，确定环路滤波器组件也因应用而异。
如何使用此工具获得旨在更大限度减少抖动的理想环路滤波器设计。在以下示例中，FPD
= 245.76MHz，KPD = 3.2mA，KVCO = 12.1MHz/V（此值也取决于应用）
导致C1 = 220pF、C2 = 68nF 和R2 = 120Ω的外部环路滤波器。
PLL2 具有一个 C1i = 60pF，R3 = 2400Ω，C3 = 50pF，R4 = 200Ω且C4 = 10pF 的集成环路滤波器，如图8-9
中所示。环路滤波器组件C1、C2 和R2 可以使用PLLatinumSim 软件求解
图8-9. PLL2 片上环路滤波器
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8.4 器件功能模式
该器件可针对多种不同的用例进行配置。下面的简化方框图可帮助用户了解器件的不同用例。
8.4.1 双PLL
8.4.1.1 双环路
图 8-10 显示了双环路模式的典型用例。在双环路模式下，对 PLL1 的参考来自 CLKin0、CLKin1 或 CLKin2。一
个外部VCXO 用于提供第一个PLL 的反馈以及对第二个PLL 的参考。第一个PLL 使用窄环路带宽清除VCXO 的
抖动。可以通过 OSCout 端口对 VCXO 进行缓冲。VCXO 用作对 PLL2 的参考，并可以用倍频器进行倍频。内部
VCO 可驱动多达7 个分频/延迟块，从而驱动多达14 个时钟输出。
当输入参考时钟丢失时，可选择使用无中断切换和保持功能。实现保持的方法是将 DAC 电压强制为 VCXO 的调
谐电压。
也可以使用外部 VCO 代替 PLL2 的内部 VCO。在这种情况下，由于 CLKin1 用于外部输入，因此会少一个可用
作参考的CLKin。
External
Loop Filter
OSCOUT_P
OSCOUT_N
External
VCXO
CLKINx_P
CLKINx_N
PLL1
Phase
Detector/
Charge
Pump
R
CPOUT2
7 Blocks
External
Loop Filter
Up to 3
inputs
Device Clock
Divider
Digital Delay
R
N
PLL2
PLL2
CLKOUTx_P
CLKOUTx_N
Phase
Detector/
Charge
Pump
N
Up to 14 Clock or
SYSREF Outputs
PLL1
7 Blocks
SYSREF
CLKOUTy_P
CLKOUTy_N
Global SYSREF
Divider and Delay
Digital Delay
Analog Delay
图8-10. 双环路模式的功能方框图简化版
8.4.1.2 具有级联0 延迟的双环路
图8-11 显示了级联0 延迟双环路模式的用例。此配置与图8-10 中的双环路模式不同之处在于，PLL2 的反馈由时
钟输出驱动，而不是直接由VCO 输出驱动。
也可以使用外部 VCO 代替 PLL2 的内部 VCO，但会减少一个可用作参考的 CLKin，并且外部 0 延迟反馈不可
用。
External
Loop Filter
OSCOUT_P
OSCOUT_N
External
VCXO
CLKINx_P
CLKINx_N
PLL1
Phase
Detector/
Charge
Pump
R
CPOUT2
7 Blocks
External
Loop Filter
Up to 3
inputs
Device Clock
Divider
Digital Delay
R
N
PLL2
PLL2
CLKOUTx_P
CLKOUTx_N
Phase
Detector/
Charge
Pump
N
Up to 14 Clock or
SYSREF Outputs
PLL1
7 Blocks
SYSREF
CLKOUTy_P
CLKOUTy_N
Global SYSREF
Divider and Delay
Digital Delay
Analog Delay
Internal or external loopback, user programmable
图8-11. 级联0 延迟双环路模式的功能方框图简化版
8.4.1.3 具有嵌套0 延迟的双环路
图8-12 显示了嵌套 0 延迟双环路模式的用例。此配置类似于图8-10 中的双PLL，不同之处在于第一个 PLL 的反
馈由时钟输出驱动。PLL2 参考OSCIN 对于CLKIN 或反馈时钟不具有确定性。
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External
Loop Filter
OSCOUT_P
OSCOUT_N
External
VCXO
CLKINx_P
R
PLL1
Phase
Detector/
Charge
Pump
CLKINx_N
Up to 3
CPOUT2
7 Blocks
External
Loop Filter
Device Clock
Divider
Digital Delay
R
N
PLL2
PLL2
CLKOUTx_P
CLKOUTx_N
inputs
Phase
Detector/
Charge
Pump
N
Up to 14 Clock or
SYSREF Outputs
PLL1
7 Blocks
SYSREF
CLKOUTy_P
CLKOUTy_N
Global SYSREF
Divider and Delay
Digital Delay
Analog Delay
Internal or external loopback, user programmable
图8-12. 嵌套0 延迟双环路模式的功能方框图简化版
8.4.2 单个PLL
8.4.2.1 PLL2 单环路
图 8-13 显示了 PLL2 单环路模式的用例。当与高频清洁参考一起使用时，可以实现与双环路模式一样好的性能。
传统上，OSCIN 用作PLL2 的参考，但也可以使用CLKINx 作为PLL2 的参考。
External
Loop Filter
OSCOUT_P
OSCOUT_N
CPOUT2
7 Blocks
OSCIN_P
OSCIN_N
Device Clock
Divider
R
N
PLL2
PLL2
CLKOUTx_P
CLKOUTx_N
Phase
Detector/
Charge
Pump
Up to 4
Inputs
Digital Delay
CLKINx_P
CLKINx_N
Up to 14 Clock or
SYSREF Outputs
7 Blocks
SYSREF
CLKOUTy_P
CLKOUTy_N
Global SYSREF
Divider and Delay
Digital Delay
Analog Delay
图8-13. 单回路模式的简化功能框图
8.4.2.1.1 具有0 延迟的PLL2 单环路
图 8-14 显示了 0 延迟单环路模式的用例。此配置与单环路模式的不同之处在于，PLL2 的反馈由时钟输出驱动，
而不是直接由VCO 输出驱动。
PLL2
Up to 1 OSCout
External
OSCOUT_P
OSCOUT_N
Loop Filter
Up to 4
inputs
Up to 14
Device or
SYSREF
Clocks
CPOUT2
7 blocks
Dual Internal
VCOs
OSCIN_P
OSCIN_N
R
N
Device Clock
Divider
Digital Delay
Phase
Detector
PLL2
CLKOUTx_P
CLKOUTx_N
Input
Buffer
7 blocks
CLKINx_P
CLKINx_N
SYSREF
CLKOUTy_P
CLKOUTy_N
Digital Delay
Analog Delay
Global SYSREF
Divider and DDLY
IC
图8-14. 具有0 延迟的单环路模式的简化功能框图
图8-14 列出了设置具有0 延迟模式的PLL2 单环路所需进行的编程。
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表8-7. 具有0 延迟模式寄存器配置的单个PLL
寄存器
地址
字段
功能
值
选择值
PLL1_PD
0x140[7]
0x140[6]
0x140[5]
0x173[6]
0x173[5]
0x140[4]
0x13F[5]
0x13F[7]
0x13F[0]
0x138[6:5]
1
关闭PLL1 的电源
关闭VCO_LDO 的电源
关闭VCO 的电源
已断电
已上电
已上电
已上电
已上电
已上电
VCO_LDO_PD
VCO_PD
0
0
PLL2_PRE_PD
PLL2_PD
0
关闭PLL2 预分频器的电源
关闭PLL2 的电源
0
OSCin_PD
0
关闭OSCin 端口的电源
选择PLL2 N 分频器的输入
选择PLL2 的参考源
PLL2_NCLK_MUX
PLL2_RCLK_MUX
FB_MUX_EN
VCO_MUX
1
0
反馈多路复用器
OSCin
1
启用反馈多路复用器
启用
选择VCO 0、1 或外部VCO
0 或1
VCO0 或VCO1
8.4.2.2 具有外部VCO 的PLL2
FIN0/FIN1 输入引脚可与外部 VCO 一起使用。输入可以是单端或差分形式。在高频时，FIN0/FIN1 的输入阻抗较
低。建议使用电阻焊盘进行匹配。
External Loop Filter
OSCOUT_P
FIN0_P
FIN0_N
7 Blocks
OSCOUT_N
CPOUT2
OSCIN_P
OSCIN_N
Device Clock
Divider
Digital Delay
R
N
PLL2
Phase
Detector/
Charge
Pump
CLKOUTx_P
CLKOUTx_N
Up to3
Inputs
PLL2
Up to 14 Clock or
SYSREF Outputs
CLKINx_P
CLKINx_N
7 Blocks
SYSREF
CLKOUTy_P
CLKOUTy_N
Global SYSREF
Divider and Delay
Digital Delay
Analog Delay
图8-15. 采用外部VCO 的单环路模式的简化功能框图
表8-8 列出了为采用外部VCO 的PLL 设置器件的必填编程字段。
表8-8. 具有外部VCO 模式寄存器配置的单个PLL
寄存器
地址
字段
PLL1_NCLK_MUX
功能
值
选择值
0x13F
1
0
1
选择PLL1 N 分频器的输入。
选择PLL2 N 分频器的输入
启用反馈多路复用器。
反馈多路复用器
PLL2_NCLK_MUX
FB_MUX_EN
0x13F
0x13F
PLL2 P
启用
在DCLKout6、DCLKout8、
SYSREF 之间选择
FB_MUX
0x13F
0、1 或2
选择反馈多路复用器的输出。
OSCin_PD
CLKin0_DEMUX
CLKin1_DEMUX
VCO_MUX
0x140
0x147
0x147
0x138
0
关闭OSCin 端口的电源。
选择CLKIN0 的输出方向。
选择CLKIN1 的输出方向。
选择VCO 0、1 或外部VCO
已上电
2
PLL1
0 或2
0 或1
FIN 或PLL1
VCO 0 或VCO 1
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8.4.3 分配模式
图 8-16 显示了分配模式的用例。与所有其他用例一样，OSCIN 至 OSCOUT 可用作缓冲器，既可缓冲到
OSCIN，也可以通过CLKOUT6、CLKOUT8 或SYSREF 分频器从时钟分配路径进行缓冲。
高频时，FIN0/FIN1 的输入阻抗较低，建议使用电阻焊盘进行匹配。
OSCIN_P
OSCIN_N
OSCOUT_P
OSCOUT_N
CLKOUT6/8
FIN0_P
7 Blocks
FIN0_N
Device Clock
Divider
Digital Delay
Analog Delay
÷2
CLKOUTx_P
CLKOUTx_N
CLKIN1_P/FIN1_P
CLKIN1_N/FIN1_N
Up to 14 Clock or
SYSREF Outputs
7 Blocks
CLKOUTx_P
CLKOUTx_N
SYSREF
Global SYSREF
Divider and Delay
CLKIN1_P/FIN1_P
CLKIN1_N/FIN1_N
Digital Delay
Analog Delay
A
图8-16. 分配模式的功能方框图简化版
8.5 编程
该器件使用 24 位寄存器进行编程。每个寄存器包含一个 1 位命令字段 (R/W)、一个 15 位地址字段（A14 至
A0）和一个 8 位数据字段（D7 至 D0）。每个寄存器的内容传入时，首先传入 MSB (R/W)，然后是 LSB (D0)。
在编程期间，CS* 信号保持低电平。串行数据在 SCK 信号的上升沿传入。在传入 LSB 后，CS* 信号变为高电
平，以便将内容锁存到移位寄存器中。TI 建议按数字顺序对寄存器进行编程（例如，0x000 至 0x555，建议编程
序列 中注明的情况除外）。每个寄存器由一个或多个可控制器件功能的字段组成。有关时序的详细信息，请参阅
电气特性表和图6-1。
8.5.1 建议编程序列
系统通常按数字顺序对寄存器进行编程，首先对寄存器 0x000 进行编程，0x555 是最后一个编程的寄存器。POR
的建议编程序列为：
1. 将寄存器0x000 编程为RESET = 1。
2. 对从0x000 到0x165 的已定义寄存器进行编程。
3. 如果使用了PLL2，则将0x173 编程为清除PLL2_PD 和PLL2_PRE_PD 位，以允许PLL2 在PLL2_N 编程
后锁定。
4. 继续对从0x166 到0x555 的已定义寄存器进行编程。
备注
使用内部 VCO 时，必须在对其他 PLL2 分频器编程后对 PLL2_N 寄存器0x166、0x167 和0x168 进行
编程，以确保进行正确的 VCO 频率校准。当 PLL2_NCLK_MUX = 1 时，PLL2_N_CAL 寄存器
0x163、0x164、0x165 也是如此。因此，如果任何分频器（如PLL2_R）修改为更改 VCO 频率，则必
须通过对PLL2_N 进行编程来再次运行VCO 校准。
在对 PLL2_N 进行编程之前，通过设置寄存器 0x173 中的 PLL2_PRE_PD = 0 和 PLL2_PD = 0，实现
PLL2 上电。
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8.6 寄存器映射
8.6.1 用于器件编程的寄存器映射
表8-9 提供了用于器件编程的寄存器映射。可以从写入数据的同一地址读取任何寄存器的值。
表8-9. 寄存器映射
ADDRESS
DATA[7:0]
[14:0]
23:8
7
6
5
4
3
2
1
0
SPI_3WIRE
_DIS
0x000
0
0
0
0
0
0
复位
POWER
DOWN
0x002
0
0
0
0
0
0
0
0x003
0x004
0x005
0x006
0x00C
0x00D
0x100
0x101
ID_DEVICE_TYPE
ID_PROD[7:0]
ID_PROD[15:8]
ID_MASKREV
ID_VNDR[15:8]
ID_VNDR[7:0]
DCLK0_1_DIV[7:0]
DCLK0_1_DDLY[7:0]
CLKout0_1_OD
L
DCLK0_1_DDLY
_PD
0x102
0x103
0x104
0x105
CLKout0_1_PD
CLKout0_1_IDL
DCLK0_1_DDLY[9:8]
DCLK0_1_BYP DCLK0_1_DCC DCLK0_1_POL
SCLK0_1_DIS_MODE SCLK0_1_POL
SCLK0_1_ADLY
SCLK0_1_DDLY
DCLK0_1_DIV[9:8]
CLKout0_SRC_
MUX
0
0
1
0
DCLK0_1_PD
SCLK0_1_PD
DCLK0_1_HS
SCLK0_1_HS
CLKout1_SRC_
MUX
SCLK0_1_ADLY
_EN
0
0
0
0
0x106
0x107
0x108
0x109
0
0
CLKout1_FMT
CLKout0_FMT
DCLK2_3_DIV[7:0]
DCLK2_3_DDLY[7:0]
DCLK2_3_DDLY
CLKout2_3_OD
L
0x10A
0x10B
0x10C
0x10D
CLKout2_3_PD
CLKout2_3_IDL
DCLK2_3_DDLY[9:8]
DCLK2_3_DIV[9:8]
_PD
CLKout2_SRC_
MUX
0
0
1
0
DCLK2_3_PD
DCLK2_3_BYP DCLK2_3_DCC DCLK2_3_POL
DCLK2_3_HS
SCLK2_3_HS
CLKout3_SRC_
MUX
SCLK2_3_PD
SCLK2_3_DIS_MODE
SCLK2_3_ADLY
SCLK2_3_DDLY
SCLK2_3_POL
SCLK2_3_ADLY
_EN
0
0
0
0
0x10E
0x10F
0x110
0x111
0
0
CLKout3_FMT
CLKout2_FMT
DCLK4_5_DIV[7:0]
DCLK4_5_DDLY[7:0]
DCLK4_5_DDLY
CLKout4_5_OD
L
0x112
0x113
0x114
0x115
CLKout4_5_PD
CLKout4_5_IDL
DCLK4_5_DDLY[9:8]
DCLK4_5_DIV[9:8]
_PD
CLKout4_SRC_
MUX
0
0
1
0
DCLK4_5_PD
DCLK4_5_BYP DCLK4_5_DCC DCLK4_5_POL
DCLK4_5_HS
SCLK4_5_HS
CLKout5_SRC_
MUX
SCLK4_5_PD
SCLK4_5_DIS_MODE
SCLK4_5_ADLY
SCLK4_5_POL
SCLK4_5_ADLY
_EN
0
0
0
0
0x116
0x117
0x118
0x119
0
0
SCLK4_5_DDLY
CLKout4_FMT
CLKout5_FMT
DCLK6_7_DIV[7:0]
DCLK6_7_DDLY[7:0]
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表8-9. 寄存器映射(continued)
ADDRESS
[14:0]
DATA[7:0]
23:8
7
6
5
4
3
2
1
0
CLKout6_7_OD
L
DCLK6_7_DDLY
_PD
0x11A
CLKout6_7_PD
CLKout6_7_IDL
DCLK6_7_DDLY[9:8]
DCLK6_7_BYP DCLK6_7_DCC DCLK6_7_POL
SCLK6_7_DIS_MODE SCLK6_7_POL
SCLK6_7_ADLY
SCLK6_7_DDLY
DCLK6_7_DIV[9:8]
CLKout6_SRC_
MUX
0x11B
0x11C
0x11D
0
0
1
0
DCLK6_7_PD
SCLK6_7_PD
DCLK6_7_HS
SCLK6_7_HS
CLKout7_SRC_
MUX
SCLK6_7_ADLY
_EN
0
0
0
0
0x11E
0x11F
0x120
0x121
0
0
CLKout7_FMT
CLKout6_FMT
DCLK8_9_DIV[7:0]
DCLK8_9_DDLY[7:0]
DCLK8_9_DDLY
CLKout8_9_OD
L
0x122
0x123
0x124
0x125
CLKout8_9_PD
CLKout8_9_IDL
DCLK8_9_DDLY[9:8]
DCLK8_9_DIV[9:8]
_PD
CLKout8_SRC_
MUX
0
0
1
0
DCLK8_9_PD
DCLK8_9_BYP DCLK8_9_DCC DCLK8_9_POL
DCLK8_9_HS
SCLK8_9_HS
CLKout9_SRC_
MUX
SCLK8_9_PD
SCLK8_9_DIS_MODE
SCLK8_9_ADLY
SCLK8_9_POL
SCLK8_9_ADLY
_EN
0
0
0
0
0x126
0x127
0x128
0x129
0
0
SCLK8_9_DDLY
CLKout8_FMT
CLKout9_FMT
DCLK10_11_DIV[7:0]
DCLK10_11_DDLY[7:0]
CLKout10_11_P CLKout10_11_O CLKout10_11_I DCLK10_11_DD
0x12A
0x12B
0x12C
0x12D
DCLK10_11_DDLY[9:8]
DCLK10_11_DIV[9:8]
D
DL
DL
LY_PD
CLKout10_SRC
_MUX
DCLK10_11_BY DCLK10_11_DC DCLK10_11_PO
0
1
DCLK10_11_PD
DCLK10_11_HS
SCLK10_11_HS
P
C
L
CLKout11_SRC
_MUX
SCLK10_11_PO
L
0
0
SCLK10_11_PD
SCLK10_11_DIS_MODE
SCLK10_11_ADLY
SCLK10_11_AD
LY_EN
0
0
0
0
0x12E
0x12F
0x130
0x131
0
0
SCLK10_11_DDLY
CLKout10_FMT
CLKout11_FMT
DCLK12_13_DIV[7:0]
DCLK12_13_DDLY[7:0]
CLKout12_13_P CLKout12_13_O CLKout12_13_I DCLK12_13_DD
0x132
0x133
0x134
0x135
DCLK12_13_DDLY[9:8]
DCLK12_13_DIV[9:8]
D
DL
DL
LY_PD
CLKout12_SRC
_MUX
DCLK12_13_BY DCLK12_13_DC DCLK12_13_PO
0
1
DCLK12_13_PD
DCLK12_13_HS
SCLK12_13_HS
P
C
L
CLKout13_SRC
_MUX
SCLK12_13_PO
L
0
0
SCLK12_13_PD
SCLK12_13_DIS_MODE
SCLK12_13_ADLY
SCLK12_13_DDLY
SCLK12_13_AD
LY_EN
0
0
0
0
0x136
0x137
0x138
0
0
CLKout13_FMT
VCO_MUX
CLKout12_FMT
OSCout_FMT
0
0
0
OSCout_MUX
SYSREF_REQ_
EN
0x139
0
0
0
0
SYNC_BYPASS
0
SYSREF_MUX
0x13A
0x13B
0x13C
0x13D
SYSREF_DIV[12:8]
SYSREF_DIV[7:0]
0
0
0
SYSREF_DDLY[12:8]
SYSREF_DDLY[7:0]
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表8-9. 寄存器映射(continued)
ADDRESS
[14:0]
DATA[7:0]
23:8
7
6
5
4
3
2
1
0
0x13E
0
0
0
0
0
SYSREF_PULSE_CNT
FB_MUX FB_MUX_EN
PLL2_RCLK_
MUX
PLL2_NCLK_
MUX
0x13F
0x140
0
PLL1_NCLK_MUX
SYSREF_GBL_
PD
SYSREF_DDLY SYSREF_PLSR
PLL1_PD
VCO_LDO_PD
DDLYd12_EN
VCO_PD
OSCin_PD
SYSREF_PD
DDLYd4_EN
_PD
_PD
DDLYd_
SYSREF_EN
0x141
0x142
0x143
DDLYd10_EN
DDLYd8_EN
DDLYd6_EN
DDLYd2_EN
DDLYd0_EN
DDLYd_STEP_CNT
SYNC_1SHOT_
EN
SYNC_PLL2_
DLD
SYNC_PLL1_
DLD
SYSREF_CLR
SYNC_POL
SYNC_DIS10
CLKin2_EN
SYNC_EN
SYNC_DIS8
CLKin1_EN
SYNC_MODE
SYNC_DISSYS
REF
0x144
0x146
SYNC_DIS12
SYNC_DIS6
CLKin0_EN
SYNC_DIS4
SYNC_DIS2
SYNC_DIS0
CLKin_SEL_PIN CLKin_SEL_PIN
CLKin2_TYPE
CLKin1_TYPE
CLKin0_TYPE
_EN
_POL
CLKin_SEL_
AUTO_
REVERT_EN
CLKin_SEL_
AUTO_EN
0x147
CLKin_SEL_MANUAL
CLKin1_DEMUX
CLKin0_DEMUX
0x148
0x149
0x14A
0x14B
0
0
0
0
CLKin_SEL0_MUX
CLKin_SEL1_MUX
RESET_MUX
CLKin_SEL0_TYPE
CLKin_SEL1_TYPE
RESET_TYPE
SDIO_RDBK_
TYPE
0
HOLDOVER_
FORCE
LOS_TIMEOUT
LOS_EN
TRACK_EN
MAN_DAC_EN
MAN_DAC[9:8]
0x14C
0x14D
0x14E
0x14F
MAN_DAC[7:0]
0
0
DAC_TRIP_LOW
DAC_TRIP_HIGH
DAC_CLK_MULT
DAC_CLK_CNTR
CLKin_OVERRI
DE
HOLDOVER_
EXIT_MODE
HOLDOVER_ LOS_EXTERNA HOLDOVER_ CLKin_SWITCH HOLDOVER_
0x150
0
0
PLL1_DET
L_INPUT
HOLDOVER_DLD_CNT[13:8]
HOLDOVER_DLD_CNT[7:0]
CLKin0_R[13:8]
VTUNE_DET
_CP_TRI
EN
0x151
0x152
0x153
0x154
0x155
0x156
0x157
0x158
0x159
0x15A
0x15B
0x15C
0x15D
0x15E
0x15F
0x160
0x161
0
0
0
0
0
0
0
0
0
CLKin0_R[7:0]
CLKin1_R[7:0]
CLKin2_R[7:0]
PLL1_N[7:0]
CLKin1_R[13:8]
CLKin2_R[13:8]
PLL1_N[13:8]
PLL1_WND_SIZE
PLL1_CP_TRI
PLL1_CP_POL
PLL1_CP_GAIN
PLL1_DLD_CNT[13:8]
0
0
0
0
0
0
PLL1_DLD_CNT[7:0]
0
HOLDOVER_EXIT_NADJ
PLL1_LD_TYPE
PLL2_R
PLL1_LD_MUX
0
0
PLL2_R
PLL2_REF_2X_
EN
0x162
PLL2_P
0
0
OSCin_FREQ
PLL2_XTAL_EN
0x163
0x164
0x165
0
0
0
0
0
PLL2_N_CAL[17:16]
PLL2_N_CAL[15:8]
PLL2_N_CAL[7:0]
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表8-9. 寄存器映射(continued)
ADDRESS
[14:0]
DATA[7:0]
23:8
7
6
5
4
3
2
1
0
PLL2_FCAL_DI
S
0x166
0
0
0
0
0
PLL2_N[17:16]
0x167
0x168
0x169
0x16A
0x16B
0x177
PLL2_N[15:8]
PLL2_N[7:0]
0
0
PLL2_WND_SIZE
PLL2_CP_GAIN
PLL2_CP_POL
PLL2_CP_TRI
PLL2_DLD_EN
0
PLL2_DLD_CNT[13:8]
PLL2_DLD_CNT[7:0]
PLL1R_RST
0
CLR_PLL1_LD_ CLR_PLL2_LD_
0x182
0x183
0
0
0
0
0
0
0
0
LOST
LOST
RB_PLL1_DLD_
LOST
RB_PLL2_DLD_
LOST
0
RB_PLL1_DLD
RB_PLL2_DLD
RB_CLKin2_
SEL
RB_CLKin1_
SEL
RB_CLKin0_
SEL
RB_CLKin2_
LOS
RB_CLKin1_
LOS
RB_CLKin0_
LOS
0x184
0x185
0x188
0x555
RB_DAC_VALUE[9:8]
RB_DAC_VALUE[7:0]
RB_DAC_RAIL RB_DAC_HIGH RB_DAC_LOW
SPI_LOCK
RB_
HOLDOVER
RB_DAC_
LOCKED
0
X
X
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8.6.2 器件寄存器说明
下一节详细介绍了每个寄存器的字段、上电复位默认值以及每个位的具体说明。
在某些情况下，相似的字段位于多个寄存器中。在这种情况下，特定输出可以指定为 X 或 Y。在这些情况下，X
表示从0 到12 的偶数，Y 表示从1 到13 的奇数。如果位的名称中同时使用了X 和Y，则Y = X + 1。
表8-10. 器件寄存器说明摘要
说明
地址范围
功能
0x00 至0x00D
只读信息，例如产品和供应商ID 等
系统功能
对于七个时钟输出对中的每一对，一组寄存器控制每个输出的行为。
CLKout0_1：0x100 至0x107，CLKout2_3：0x108 至0x10F，CLKout4_5：
0x110 至0x117，CLKout6_7：0x118 至0x11F，CLKout8_9：0x120 至
0x127，CLKout10_11：0x128 至0x12F，CLKout12_13：0x130 至0x137
器件时钟和SYSREF 时钟输出
控制
0x100 至0x137
0x138 和0x145
SYSREF 和SYNC 配置的设置，例如SYSREF 分频值、延迟、脉冲计数等。设
置VCO 和OSCout 多路复用器输出信号和OSCout 的输出格式。器件元件的断
电寄存器（CLKoutX_Y 除外）
SYSREF、SYNC 和器件配置
CLKin 控制
0x146 至0x149
0x14A
控制CLKinX 的不同行为，例如选择输入时钟源、启用CLKinX 等
RESET_MUX、RESET_TYPE 控制RESET_MUX 和RESET_TYPE
0x14B 至0x152
保持
控制启用保持时的不同行为
0x153 至0x15F 以及
0x177
PLL1 配置
PLL2 配置
控制PLL1 的不同行为，例如设置和同步R 和N 分频器、校准PLL1 等
控制PLL2 的不同行为，例如设置和同步R 和N 分频器、校准PLL2 等
不同寄存器和SPI 锁定的回读访问
0x160 至0x173
0x174 至0x555（0x177
除外）
其他寄存器
8.6.2.1 系统功能
8.6.2.1.1 RESET、SPI_3WIRE_DIS
此寄存器包含 RESET 功能并能够关闭3 线SPI 模式。要使用 4 线SPI 模式，请在其中一个输出多路复用器设置
中选择SPI 读回。例如CLKin0_SEL_MUX 或RESET_MUX。可以同时有3 线和4 线读回。
表8-11. 寄存器0x000
位
7
名称
复位
POR 默认值
说明
0：正常运行
1：复位（自动清除）
0
0
6:5
不适用
保留
禁用3 线SPI 模式。
0：启用3 线模式
1：禁用3 线模式
4
SPI_3WIRE_DIS
0
3:0
不适用
不适用
保留
8.6.2.1.2 POWERDOWN
该寄存器中包含POWERDOWN 功能。
表8-12. 寄存器0x002
POR 默认值
位
名称
说明
7:1
0
不适用
保留
0：正常运行
1：关闭器件电源。
0
POWERDOWN
0
8.6.2.1.3 ID_DEVICE_TYPE
该寄存器包含产品器件类型。这是只读寄存器。
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表8-13. 寄存器0x003
POR 默认值
位
名称
ID_DEVICE_TYPE
说明
7:0
6
PLL 产品器件类型。
8.6.2.1.4 ID_PROD
这些寄存器包含产品标识符。这是只读寄存器。
表8-14. ID_PROD 字段寄存器
MSB
LSB
0x005[7:0] / ID_PROD[15:8]
0x004[7:0] / ID_PROD[7:0]
表8-15. 寄存器0x004 和0x005
POR 默认值
寄存器
位
字段名称
说明
0x005
7:0
7:0
ID_PROD[15:8]
209 (0xD1)
99 (0x63)
产品标识符的MSB。
产品标识符的LSB。
0x004
ID_PROD[7:0]
8.6.2.1.5 ID_MASKREV
该寄存器包含IC 版本标识符。这是只读寄存器。
表8-16. 寄存器0x006
POR 默认值
位
名称
说明
7:0
ID_MASKREV
112 (0x70)
IC 版本标识符
8.6.2.1.6 ID_VNDR
这些寄存器包含供应商标识符。这是只读寄存器。
表8-17. ID_VNDR 字段寄存器
MSB
LSB
0x00C[7:0] / ID_VNDR[15:8]
0x00D[7:0] / ID_VNDR[7:0]
表8-18. 寄存器0x00C、0x00D
寄存器
0x00C
0x00D
位
名称
POR 默认值
说明
7:0
7:0
ID_VNDR[15:8]
ID_VNDR[7:0]
81 (0x51)
4 (0x04)
供应商标识符的MSB。
供应商标识符的LSB。
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8.6.2.2 （0x100 至0x137）器件时钟和SYSREF 时钟输出控制
表8-19 列出了所有CLKoutX_Y 组及其各自的寄存器，并附有简要说明。
表8-19. 按时钟输出组划分的字段寄存器
CLKout0 和 CLKout2 和 CLKout4 和 CLKout6 和 CLKout8 和 CLKout10 和 CLKout12 和
寄存器名称
说明
CLKout1
CLKout3
CLKout5
CLKout7
CLKout9
CLKout11
CLKout13
0x102[1:0]
和
0x100[7:0]
将VCO 频率
分频以获得所
需的输出频率
0x10A[1:0] 和 0x112[1:0] 和 0x11A[1:0] 和 0x122[1:0] 和 0x12A[1:0] 和 0x132[1:0] 和
0x108[7:0] 0x110[7:0] 0x118[7:0] 0x120[7:0] 0x128[7:0] 0x130[7:0]
DCLKX_Y_DIV
0x102[2:3]
和
0x101[7:0]
将输出时钟延
迟几个VCO
周期
0x10A[2:3] 和 0x112[2:3] 和 0x11A[2:3] 和 0x122[2:3] 和 0x12A[2:3] 和 0x132[2:3] 和
DCLKX_Y_DDLY
CLKoutX_Y_PD
0x109[7:0]
0x10A[7]
0x10A[6]
0x10A[5]
0x10A[4]
0x111[1:0]
0x112[7]
0x112[6]
0x112[5]
0x119[7:0]
0x11A[7]
0x11A[6]
0x11A[5]
0x121[7:0]
0x122[7]
0x122[6]
0x122[5]
0x129[7:0]
0x12A[7]
0x12A[6]
0x12A[5]
0x12A[4]
0x131[7:0]
0x132[7]
0x132[6]
0x132[5]
0x132[4]
将CLKout 组
断电
0x102[7]
设置输出驱动
电平
CLKoutX_Y_ODL 0x102[6]
设置输入驱动
电平
CLKoutX_Y_IDL
0x102[5]
0x102[4]
DCLKX_Y_DDLY_
PD
将数字延迟电
路断电
0x112[4]
0x11A[4]
0x122[4]
CLKoutX_SRC_M CLKout0： CLKout2：
UX 和
CLKout4：
0x103[5] 和 0x10B[5] 和 0x113[5] 和
CLKout6：
CLKout8：
CLKout10： CLKout12：
0x11B[5] 和 0x123[5] 和 0x12B[5] 和 0x133[5] 和
CLKout7：
0x11C[5]
选择源
CLKoutY_SRC_M CLKout1： CLKout3：
CLKout5：
0x114[5]
CLKout9：
0x124[5]
CLKout11： CLKout13：
UX
0x104[5]
0x10C[5]
0x12C[5]
0x134[5]
DCLKX_Y_PD
0x103[4]
0x10B[4]
0x113[4]
0x113[3]
0x11B[4]
0x11B[3]
0x123[4]
0x123[3]
0x12B[4]
0x133[4]
将时钟源断电
启用高性能旁
路路径
DCLKX_Y_BYP
DCLKX_Y_DCC
DCLKX_Y_POL
DCLKX_Y_HS
SCLKX_Y_PD
0x103[3]
0x103[2]
0x103[1]
0x103[0]
0x104[4]
0x10B[3]
0x10B[2]
0x10B[1]
0x10B[0]
0x10C[4]
0x12B[3]
0x12B[2]
0x12B[1]
0x12B[0]
0x12C[4]
0x133[3]
0x133[2]
0x133[1]
0x133[0]
0x134[4]
分频器的占空
比校正
0x113[2]
0x113[1]
0x113[0]
0x114[4]
0x11B[2]
0x11B[1]
0x11B[0]
0x11C[4]
0x123[2]
0x123[1]
0x123[0]
0x124[4]
反转器件时钟
的极性
设置器件时钟
半步进
将SYSREF
断电
由SYSREF
控制时设置禁
用模式
SCKX_Y_DIS_MO
DE
0x104[3:2]
0x10C[3:2]
0x114[3:2]
0x11C[3:2]
0x124[3:2]
0x12C[3:2]
0x134[3:2]
反转SYSREF
时钟的极性
SCLKX_Y_POL
SCLKX_Y_HS
0x104[1]
0x104[0]
0x105[5]
0x10C[1]
0x10C[0]
0x10D[5]
0x114[1]
0x114[0]
0x115[5]
0x11C[1]
0x11C[0]
0x11D[5]
0x124[1]
0x124[0]
0x125[5]
0x12C[1]
0x12C[0]
0x12D[5]
0x134[1]
0x134[0]
0x135[5]
设置SYSREF
时钟半步进
SCLKX_Y_ADLY_
EN
启用模拟延迟
设置SYSREF
时钟的模拟延
迟
SCLKX_Y_ADLY
SCLKX_Y_DDLY
0x105[4:0]
0x106[3:0]
0x10D[4:0]
0x115[4:0]
0x11D[4:0]
0x125[4:0]
0x12D[4:0]
0x12E[3:0]
0x135[4:0]
0x136[3:0]
设置SYSREF
时钟的数字延
迟
0x10E[3:0]
0x116[3:0]
0x11E[3:0]
0x126[3:0]
CLKout0：
CLKout2：
CLKout4：
CLKout6：
CLKout8：
CLKout10： CLKout12：
0x107[3:0]
和
CLKoutX_FMT 和
CLKoutY_FMT
0x10F[3:0] 和 0x117[3:0] 和 0x11F[3:0] 和 0x127[3:0] 和 0x12F[3:0] 和 0x137[3:0] 和
CLKout3：
0x10F[7:4]
设置时钟格式
CLKout5：
0x117[7:4]
CLKout7：
0x11F[7:4]
CLKout9：
0x127[7:4]
CLKout11： CLKout13：
0x12F[7:4] 0x137[7:4]
CLKout1：
0x107[7:4]
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8.6.2.2.1 DCLKX_Y_DIV
器件时钟分频器最多可驱动两个输出，即一个偶数 (X) 时钟输出和一个奇数 (Y) 时钟输出。分频是一个 10 位的数
字，分为两个寄存器。
表8-20. DCLKX_Y_DIV 字段寄存器
MSB
LSB
0x0102[1:0] = DCLK0_1_DIV[9:8]
0x010A[1:0] = DCLK2_3_DIV[9:8]
0x0112[1:0] = DCLK4_5_DIV[9:8]
0x011A[1:0] = DCLK6_7_DIV[9:8]
0x0122[1:0] = DCLK8_9_DIV[9:8]
0x012A[1:0] = DCLK10_11_DIV[9:8]
0x0132[1:0] = DCLK12_13_DIV[9:8]
0x100[7:0] = DCLK0_1_DIV[7:0]
0x108[7:0] = DCLK2_3_DIV[7:0]
0x110[7:0] = DCLK4_5_DIV[7:0]
0x118[7:0] = DCLK6_7_DIV[7:0]
0x120[7:0] = DCLK8_9_DIV[7:0]
0x128[7:0] = DCLK10_11_DIV[7:0]
0x130[7:0] = DCLK12_13_DIV[7:0]
表8-21. 寄存器0x100、0x108、0x110、0x118、0x120、0x128、0x130、
0x102、0x10A、0x112、0x11A、0x122、0x12A、0x132
POR 默认值
寄存器
0x102、
位
名称
说明
DCLKX_Y_DIV 设置时钟输出的分频值，分频可以是偶数或奇数。如果
启用占空比校正(DCC)，则偶数或奇数分频都会输出一个50% 占空比
的时钟。
0x10A、
0x112、
0x11A、
0x122、
0x12A、
0x132
1:0
DCLKX_Y_DIV[9:8]
字段值
0 (0x00)
1 (0x01)
2 (0x02)
...
分频器值
保留
1 (1)
2
X_Y = 0_1 →2
X_Y = 2_3 →4
X_Y = 4_5 →8
X_Y = 6_7 →8
X_Y = 8_9 →8
X_Y = 10_11 →8
X_Y = 12_13 →2
0x100、
0x108、
0x110、
0x118、
0x120、
0x128、
0x130
...
1022 (0x3FE)
1022
7:0
DCLKX_Y_DIV[7:0]
1023 (0x3FF)
1023
(1) 还必须启用占空比校正，DCLKX_Y_DCC = 1。
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8.6.2.2.2 DCLKX_Y_DDLY
该寄存器可以控制器件时钟输出的数字延迟。
表8-22. DCLKX_Y_DDLY 字段寄存器
MSB
LSB
0x0102[2:3] = DCLK0_1_DDLY[9:8]
0x010A[2:3] = DCLK2_3_DDLY[9:8]
0x0112[2:3] = DCLK4_5_DDLY[9:8]
0x011A[2:3] = DCLK6_7_DDLY[9:8]
0x0122[2:3] = DCLK8_9_DDLY[9:8]
0x012A[2:3] = DCLK10_11_DDLY[9:8]
0x0132[2:3] = DCLK12_13_DDLY[9:8]
0x101[7:0] = DCLK0_1_DDLY[7:0]
0x109[7:0] = DCLK2_3_DDLY[7:0]
0x111[7:0] = DCLK4_5_DDLY[7:0]
0x119[7:0] = DCLK6_7_DDLY[7:0]
0x121[7:0] = DCLK8_9_DDLY[7:0]
0x129[7:0] = DCLK10_11_DDLY[7:0]
0x131[7:0] = DCLK12_13_DDLY[7:0]
表8-23. 寄存器0x101、0x109、0x111、0x119、0x121、0x129、0x131、
0x102、0x10A、0x112、0x11A、0x122、0x12A、0x132
POR 默认值
寄存器
0x102、
位
名称
说明
在SYNC 之后生效的静态数字延迟。
0x10A、
0x112、
0x11A、
0x122、
0x12A、
0x132
字段值
0 (0x00)
1 (0x01)
...
延迟值
保留
保留
...
2:3 DCLKX_Y_DDLY[9:8]
10 (0x0A)
7 (0x07)
8 (0x08)
9 (0x09)
...
保留
8
0x101、
0x109、
0x111、
0x119、
0x121、
0x129、
0x131
9
7:0 DCLKX_Y_DDLY[7:0]
...
1022 (0x3FE)
1023 (0x3FF)
1022
1023
根据DCLK 分频值，可能需要调整相位延迟。表8-24 说明了不同分频值对最终数字延迟的影响。
表8-24. 基于分频值的数字延迟调整
分频值
数字延迟调整
2、3
–2(1)
0
4、7 至1023
5
6
+2
+1
(1) 在SYNC 之前，将分频器编程为4 分频，然后恢复为2 分频或3 分频，以确保“-2”延迟关系。
例如，表8-25 显示一个系统中的时钟输出具有分频值/2、/4、/5 和/6 以共享公共沿。
表8-25. 数字延迟调整说明
已编程的DDLY
实际DDLY
分频值
2
4
5
6
13
11
8
11
11
11
11
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8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、
DCLKX_Y_DIV[9:8]
表8-26. 寄存器0x102、0x10A、0x112、0x11A、0x122、0x12A、0x132
POR 默认值
位
名称
说明
将X 和Y 定义的时钟组断电。
0：启用
7
CLKoutX_Y_PD
1
1：将包括CLKoutX 和CLKoutY 在内的整个时钟组断电。
设置时钟的输出驱动电平。对旁路模式下的偶数时钟输出没有影响。
0：正常运行
1：电流消耗增高，本底噪声降低。
6
5
4
CLKoutX_Y_ODL
CLKoutX_Y_IDL
0
0
0
设置时钟的输入驱动电平。
0：正常运行
1：电流消耗增高，本底噪声降低。
将器件时钟数字延迟电路断电。
0：启用
DCLKX_Y_DDLY_PD
1：将器件时钟分频器的静态数字延迟电路断电。
3:2
1:0
DCLKX_Y_DDLY[9:8]
DCLKX_Y_DIV[9:8]
0
0
静态数字延迟的MSB，请参阅DCLKX_Y_DDLY。
器件时钟分频值的MSB，请参阅表8-21。
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8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
这些寄存器控制器件时钟的模拟延迟属性。
表8-27. 寄存器0x103、0x10B、0x113、0x11B、0x123、0x12B、0x133
POR 默认值
位
7
名称
说明
0
1
不适用
不适用
保留
保留
6
选择CLKOUTx 时钟源。时钟源也必须上电。
5
4
3
2
CLKoutX_SRC_MUX
DCLKX_Y_PD
0
0
0
0
0：器件时钟
1：SYSREF
将X 和Y 定义的时钟组断电。
0：启用
1：将整个时钟组X_Y 断电。
为偶数时钟输出启用高性能旁路路径。
0：CLKoutX 未处于高性能旁路模式。CML 对CLKoutX_FMT 无效。
1：CLKoutX 处于高性能旁路模式。只有CML 时钟格式有效。
DCLKX_Y_BYP
DCLKX_Y_DCC
器件时钟分频器的占空比校正。对于半步进，这是必需的。
0：无占空比校正。
1：启用占空比校正。
反转器件时钟输出的极性。也适用于高性能旁路模式下的CLKoutX。极性反转
是一种在高性能旁路模式或/1 分频值下获得半步进相位调整的方法。
0：正常极性
1：反转极性
1
0
DCLKX_Y_POL
DCLKX_Y_HS
0
0
设置器件时钟的半步进值。必须设置为零(0) 才能实现1 分频。
如果DCLKX_Y_DCC = 0，则无效。
0：无相位调整
1：调整器件时钟相位–0.5 个时钟分配路径周期。
8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
这些寄存器可设置器件时钟的半步进、SYSREF 输出多路复用器、SYSREF 时钟数字延迟和半步进。
表8-28. 寄存器0x104、0x10C、0x114、0x11C、0x124、0x12C、0x134
位
名称
POR 默认值
说明
7:6
0
不适用
保留
选择CLKOUTx 时钟源。时钟源也必须上电。
5
4
CLKoutY_SRC_MUX
SCLKX_Y_PD
0
1
0：器件时钟
1：SYSREF
将SYSREF 时钟输出电路断电。
0：启用SYSREF
1：将时钟对的SYSREF 路径断电。
为SYSREF 控制的时钟输出设置禁用模式。当SYSREF_GBL_PD = 1 时，某
些情况下将置为有效。
字段值
0 (0x00)
1 (0x01)
禁用模式
在正常运行状态下有效
如果SYSREF_GBL_PD = 1，则输出
为逻辑低电平，否则为有效。
3:2
SCLKX_Y_DIS_MODE
0
2 (0x02)
如果SYSREF_GBL_PD=1，则对于奇
数时钟通道，输出为Vcm 标称电压
(1)，而对于偶数时钟通道，输出则为
Vcm 低电压。否则，输出有效。
输出为Vcm 标称电压(1)
3 (0x03)
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表8-28. 寄存器0x104、0x10C、0x114、0x11C、0x124、0x12C、0x134 (continued)
位
名称
POR 默认值
说明
使用CLKoutX_MUX 或CLKoutY_MUX 选择SYSREF 时钟输出时，设置
SCLKX_Y 上的时钟极性。
0：正常
1
SCLKX_Y_POL
0
1：反转
设置本地SYSREF 时钟半步进值。
0：无相位调整
0
SCLKX_Y_HS
0
1：调整器件SYSREF 相位-0.5 个时钟分配路径周期。
(1) 如果使用LVPECL 模式时发射极电阻接地，则输出Vcm 将约为0V，每个引脚将约为0V。如果使用CML 模式时上拉至VCC，则输出
CM 将约为VCC V，每个引脚将约为VCC V。
V
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8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
这些寄存器设置SYSREF 输出的模拟延迟参数。
表8-29. 寄存器0x105、0x10D、0x115、0x11D、0x125、0x12D、0x135
位
名称
POR 默认值
说明
7:6
0
0
不适用
保留
启用SYSREF 输出的模拟延迟。
0：禁用
1：启用
SCLKX_Y
_ADLY_EN
5
SYSREF 模拟延迟，步长约为21ps。选择模拟延迟会增加额外125ps 的传播
延迟。范围为125ps 至608ps。
字段值
0 (0x0)
1 (0x1)
延迟值
125 ps
146ps（与0x00 相比+21ps）
167ps（与0x00 相比+42ps）
188ps（与0x00 相比+63ps）
...
SCLKX_Y
_ADLY
4:0
0
2 (0x2)
3 (0x3)
...
14 (0xE)
15 (0xF)
587ps（与0x00 相比+462ps）
608ps（与0x00 相比+483ps）
8.6.2.2.7 SCLKX_Y_DDLY
表8-30. 寄存器0x106、0x10E、0x116、0x11E、0x126、0x12E、0x136
位
名称
POR 默认值
说明
7:4
0
不适用
保留
按以下方式设置延迟SDCLKout 的VCO 周期数
字段值
延迟周期数
0 (0x00)
旁路
1 (0x01)
2
3:0
SCLKX_Y_DDLY
0
2 (0x02)
3
...
...
10 (0x0A)
11
11 至15（0x0B 至0x0F）
保留
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8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
表中的不同之处在于，某些时钟输出具有反转的CMOS 极性设置。
表8-31. 寄存器0x107 (CLKout0_1)、0x11F (CLKout6_7)、0x12F (CLKout10_11)
位
POR 默认值
名称
说明
设置CLKoutY 时钟格式
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
8 (0x08)
9 (0x09)
输出格式
掉电
LVDS
HSDS 6mA
HSDS 8mA
LVPECL 1600mV
LVPECL 2000mV
LCPECL
7:4
CLKoutY_FMT
0
CML 16mA
CML 24mA
CML 32mA
10 (0x0A)
11 (0x0B)
CMOS（关闭/反转）
CMOS（正常/关闭）
CMOS（反转/反转）
CMOS（反转/正常）
CMOS（正常/反转）
CMOS（正常/正常）
12 (0x0C)
13 (0x0D)
14 (0x0E)
15 (0x0F)
设置CLKoutX 时钟格式
输出格式
DCLKX_BYP = 0
输出格式
DCLKX_BYP = 1
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
8 (0x08)
9 (0x09)
10 (0x0A)
11 (0x0B)
12 (0x0C)
13 (0x0D)
14 (0x0E)
15 (0x0F)
掉电
LVDS
保留
保留
HSDS 6mA
HSDS 8mA
LVPECL 1600mV
LVPECL 2000mV
LCPECL
保留
保留
保留
保留
保留
3:0
CLKoutX_FMT
0
CML 16mA
CML 24mA
CML 32mA
保留
保留
保留
CMOS（关闭/反转）(1)
CMOS（正常/关闭）(1)
CMOS（反转/反转）(1)
CMOS（反转/正常）(1)
CMOS（正常/反转）(1)
CMOS（正常/正常）(1)
保留
保留
保留
保留
保留
保留
(1) 仅对CLKout10 有效。
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表8-32. 寄存器0x10F (CLKout2_3)、0x117 (CLKout4_5)、0x127 (CLKout8_9)、0x137 (CLKout12_13)
位
POR 默认值
名称
说明
设置CLKoutY 时钟格式
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
8 (0x08)
9 (0x09)
输出格式
掉电
LVDS
HSDS 6mA
HSDS 8mA
LVPECL 1600mV
LVPECL 2000mV
LCPECL
7:4
CLKoutY_FMT
0
CML 16mA
CML 24mA
CML 32mA
10 (0x0A)
11 (0x0B)
CMOS（关闭/正常）
CMOS（反转/关闭）
CMOS（正常/正常）
CMOS（正常/反转）
CMOS（反转/正常）
CMOS（反转/反转）
12 (0x0C)
13 (0x0D)
14 (0x0E)
15 (0x0F)
设置CLKoutX 时钟格式
输出格式
DCLKX_BYP = 0
输出格式
DCLKX_BYP = 1
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
8 (0x08)
9 (0x09)
10 (0x0A)
11 (0x0B)
12 (0x0C)
13 (0x0D)
14 (0x0E)
15 (0x0F)
掉电
LVDS
保留
保留
HSDS 6mA
HSDS 8mA
LVPECL 1600mV
LVPECL 2000mV
LCPECL
保留
保留
保留
保留
保留
3:0
CLKoutX_FMT
0
CML 16mA
CML 24mA
CML 32mA
保留
保留
保留
CMOS（关闭/正常）(1)
CMOS（反转/关闭）(1)
CMOS（正常/正常）(1)
CMOS（正常/反转）(1)
CMOS（反转/正常）(1)
CMOS（反转/反转）(1)
保留
保留
保留
保留
保留
保留
(1) 仅对CLKout8 有效。
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8.6.2.3 SYSREF、SYNC 和器件配置
8.6.2.3.1 VCO_MUX、OSCout_MUX、OSCout_FMT
表8-33. 寄存器0x138
POR 默认值
位
名称
说明
7
0
不适用
保留
从VCO0、VCO1 或CLKIN（外部VCO）选择时钟分配路径源
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
选择VCO
VCO 0
6:5
VCO_MUX
2
0
VCO 1
FIN1/CLKIN1（外部VCO）
FIN0
选择OSCout 的源：
0：缓冲OSCIN
4
OSCout_MUX
1：反馈多路复用器
选择OSCout 的输出格式。断电时，这些引脚可用作CLKIN2。
OSCOUT 格式
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
8 (0x08)
9 (0x09)
10 (0x0A)
11 (0x0B)
12 (0x0C)
13 (0x0D)
14 (0x0E)
断电(CLKIN2)
LVDS
保留
保留
LVPECL 1600mVpp
LVPECL 2000mVpp
LVCMOS（正常/反转）
LVCMOS（反转/正常）
LVCMOS（正常/正常）
LVCMOS（反转/反转）
LVCMOS（关闭/正常）
LVCMOS（关闭/反转）
LVCMOS（正常/关闭）
LVCMOS（反转/关闭）
LVCMOS（关闭/关闭）
3:0
OSCout_FMT
4
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8.6.2.3.2 SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
此寄存器设置SYSREF 输出的源。请参阅图8-3 和SYNC/SYSREF。
表8-34. 寄存器0x139
POR 默认值
位
7:6
5
名称
说明
0
0
不适用
不适用
保留
保留
启用SYNC/SYSREF_REQ 引脚，强制SYSREF_MUX = 3 以实现连续脉冲。
使用此功能时，启用脉冲发生器并设置SYSREF_MUX = 2（脉冲发生器）。
4
SYSREF_REQ_EN
0
绕过SYNC 极性反转和其他电路。
0：正常
1：绕过SYNC 信号
3
2
SYNC_BYPASS
0
0
不适用
保留
选择SYSREF 源。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
SYSREF 源
正常SYNC
1:0
SYSREF_MUX
0
时钟恢复
SYSREF 脉冲发生器
SYSREF 连续
8.6.2.3.3 SYSREF_DIV
这些寄存器设置SYSREF 输出分频器的值。
表8-35. SYSREF_DIV[12:0]
MSB
LSB
0x13A[4:0] = SYSREF_DIV[12:8]
0x13B[7:0] = SYSREF_DIV[7:0]
表8-36. 寄存器0x13A 和0x13B
POR 默认值
寄存器
位
名称
说明
0x13A
7:5
0
不适用
保留
SYSREF 输出的分频值。
字段值
分频值
保留
8
0x13A
0x13B
4:0
7:0
SYSREF_DIV[12:8]
SYSREF_DIV[7:0]
12
0 至7（0x00 至0x07）
8 (0x08)
9 (0x09)
9
...
...
0
8190 (0x1FFE)
8191 (0X1FFF)
8190
8191
8.6.2.3.4 SYSREF_DDLY
这些寄存器设置SYSREF 数字延迟值的延迟。
表8-37. SYSREF 数字延迟寄存器配置，SYSREF_DDLY[12:0]
MSB
LSB
0x13C[4:0] / SYSREF_DDLY[12:8]
0x13D[7:0] / SYSREF_DDLY[7:0]
表8-38. 寄存器0X13C 和0X13D
POR 默认值
寄存器
位
名称
说明
0x13C
7:5
0
不适用
保留
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表8-38. 寄存器0X13C 和0X13D (continued)
POR 默认值
寄存器
位
名称
说明
设置SYSREF 数字延迟的值。
字段值
0x00 到0x07
8 (0x08)
延迟值
0x13C
4:0
7:0
SYSREF_DDLY[12:8]
0
8
保留
8
9 (0x09)
9
...
...
0x13D
SYSREF_DDLY[7:0]
8190 (0x1FFE)
8191 (0X1FFF)
8190
8191
8.6.2.3.5 SYSREF_PULSE_CNT
如果 SYSREF 未处于连续模式，此寄存器设置 SYSREF 脉冲数。有关 SYSREF 输出的更多说明，请参阅
SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX。
如果通过 SYSREF_MUX 选择了“SYSREF 脉冲”且启用了 SYSREF 功能，则对寄存器编程会导致输出指定数
量的脉冲。
表8-39. 寄存器0x13E
POR 默认值
位
名称
说明
7:2
0
不适用
保留
设置在未处于连续模式时产生的SYSREF 脉冲数。
更多有关SYSREF 模式的信息，请参阅SYSREF_REQ_EN、
SYNC_BYPASS、SYSREF_MUX。
字段值
脉冲数
1 个脉冲
2 个脉冲
4 个脉冲
8 个脉冲
1:0
SYSREF_PULSE_CNT
3
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
8.6.2.3.6 PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
此寄存器控制反馈功能。
表8-40. 寄存器0x13F
POR 默认值
位
7
名称
说明
选择PLL2 参考源。
0：OSCIN
1：当前选择了CLKIN。
PLL2_RCLK_MUX
0
0
0
6
不适用
保留
选择PLL2 N 分频器的输入
0：PLL2 预分频器
5
PLL2_NCLK_MUX
1：反馈多路复用器
选择PLL1 N 分频器的输入。
0：OSCIN
1：反馈多路复用器
2：PLL2 预分频器
4:3
PLL1_NCLK_MUX
0
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表8-40. 寄存器0x13F (continued)
POR 默认值
位
名称
说明
在0 延迟模式下，反馈多路复用器会选择要反馈回到PLL1 N 分频器的时钟输
出。
字段值
0 (0x00)
1 (0x01)
吸电流
CLKOUT6
CLKOUT8
2:1
FB_MUX
0
2 (0x02)
3 (0x03)
SYSREF 分频器
外部
使用0 延迟时，必须将FB_MUX_EN 设置为1，以打开反馈多路复用器的电
源。
0：反馈多路复用器已断电
1：已启用反馈多路复用器
0
FB_MUX_EN
0
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8.6.2.3.7 PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、
SYSREF_PLSR_PD
该寄存器包含对OSCIN 和SYSREF 功能的断电控制。
表8-41. 寄存器0x140
POR 默认值
位
名称
说明
断电PLL1
0：正常运行
1：断电
7
PLL1_PD
1
断电VCO_LDO
0：正常运行
1：断电
6
5
4
VCO_LDO_PD
VCO_PD
1
1
0
断电VCO
0：正常运行
1：断电
关闭OSCIN 端口。
0：正常运行
1：断电
OSCin_PD
根据每个SYSREF 输出的SCLKX_Y_DIS_MODE 设置，关闭单个SYSREF 输
出。SYSREF_GBL_PD 允许通过单个位控制多个SYSREF 输出。
0：正常运行
1：激活断电模式
3
2
SYSREF_GBL_PD
SYSREF_PD
0
0
关闭SYSREF 电路和分频器的电源。如果断电，将不能使用SYSREF 输出模
式。也无法提供SYNC。
0：SYSREF 可通过单独的SYSREF 输出寄存器编程使用。
1：断电
关闭SYSREF 数字延迟电路的电源。
0：正常操作，可以使用SYSREF 数字延迟。必须在SYNC 期间上电，以确定
与其他时钟的相位关系。
1：断电
1
0
SYSREF_DDLY_PD
SYSREF_PLSR_PD
0
0
关闭SYSREF 脉冲发生器的电源。
0：正常运行
1：断电
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8.6.2.3.8 DDLYdSYSREF_EN、DDLYdX_EN
对DDLYd_STEP_CNT 编程后，该寄存器为已启用的器件时钟和SYSREF 启用动态数字延迟。
表8-42. 寄存器0x141
POR 默认值
位
7
6
5
4
3
2
1
0
名称
DDLYd_SYSREF_EN
DDLYd12_EN
DDLYd10_EN
DDLYd8_EN
说明
0
0
0
0
0
0
0
0
为SYSREF 输出启用动态数字延迟
为DCLKout12 启用动态数字延迟
为DCLKout10 启用动态数字延迟
为DCLKout8 启用动态数字延迟
为DCLKout6 启用动态数字延迟
为DCLKout4 启用动态数字延迟
为DCLKout2 启用动态数字延迟
为DCLKout0 启用动态数字延迟
0：禁用
1：被启用
DDLYd6_EN
DDLYd4_EN
DDLYd2_EN
DDLYd0_EN
8.6.2.3.9 DDLYd_STEP_CNT
该寄存器可以设置动态数字延迟调整将发生的次数。编程时将针对启用了动态数字延迟的每个时钟输出开始进行
动态数字延迟调整。动态数字延迟只能由SPI 启动。
其他寄存器必须设置：SYNC_MODE = 3
表8-43. 寄存器0x142
POR 默认值
位
名称
说明
设置动态数字延迟调整将发生的次数。
字段值
动态数字延迟调整
0 (0x00)
无调整
1 步
1 (0x01)
2 (0x02)
3 (0x03)
...
2 步
7:0
DDLYd_STEP_CNT
0
3 步
...
254 (0xFE)
255 (0xFF)
254 步
255 步
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8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、
SYNC_MODE
此寄存器设置极化和模式等一般 SYNC 参数。请参阅图 8-3，查看相关方框图。有关为特定 SYNC 使用案例使用
SYNC_MODE 的信息，请参阅表8-2。
表8-44. 寄存器0x143
POR 默认值
位
名称
说明
除了在SYSREF 设置过程中（请参阅SYNC/SYSREF），此位应始终编程为
0。设置此位时，将使用额外的电流。
7
SYSREF_CLR
0
SYNC 单稳态实现边沿敏感SYNC。
0：SYNC 是电平敏感型，只要SYNC 置为有效，输出将保持在SYNC 中。
1：SYNC 是边沿敏感型，输出将在SYNC 的上升沿同步。这使得时钟在
SYNC 中保持极短的时间。
6
SYNC_1SHOT_EN
0
设置SYNC 引脚的极性。
0：不反转
1：反转
5
4
SYNC_POL
SYNC_EN
0
0
启用SYNC 功能。
0：禁用
1：启用
0：关闭
3
2
SYNC_PLL2_DLD
SYNC_PLL1_DLD
0
0
1：使SYNC 有效，直至PLL2 DLD = 1
0：关闭
1：使SYNC 有效，直至PLL1 DLD = 1
设置生成SYNC 事件的方法。
SYNC 生成
字段值
防止SYNC 引脚、SYNC_PLL1_DLD
标志或SYNC_PLL2_DLD 标志生成
SYNC 事件。
0 (0x00)
从SYNC 引脚生成SYNC 事件，或在
启用SYNC_PLL1_DLD 标志或
SYNC_PLL2_DLD 标志时生成SYNC
事件。
1 (0x01)
2 (0x02)
1:0
SYNC_MODE
1
与脉冲发生器配合使用- SYNC/
SYSREF 脉冲由脉冲发生器块通过
SYNC 引脚生成，或在启用
SYNC_PLL1_DLD 标志或
SYNC_PLL2_DLD 标志时生成。
与脉冲发生器一起使用- 当写入编程寄
存器0x13E (SYSREF_PULSE_CNT)
时，脉冲发生器块生成SYNC/
SYSREF 脉冲（请参阅
3 (0x03)
SYSREF_PULSE_CNT）。
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8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
SYNC_DISX 将防止SYNC 事件或输出SYSREF 时同步或中断时钟输出。
表8-45. 寄存器0x144
POR 默认值
位
名称
说明
防止在发生SYNC 事件时同步SYSREF 时钟。如果启用了
SYNC_DISSYSREF，器件将在SYNC 事件期间继续正常运行。
7
SYNC_DISSYSREF
0
6
5
4
3
2
1
0
SYNC_DIS12
SYNC_DIS10
SYNC_DIS8
SYNC_DIS6
SYNC_DIS4
SYNC_DIS2
SYNC_DIS0
0
0
0
0
0
0
0
防止器件时钟输出在SYNC 事件或SYSREF 时钟期间同步。如果启用了特定输
出的SYNC_DIS 位，则器件将在SYNC 事件或SYSREF 时钟期间继续正常运
行。
8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
这些位在同步PLL1 和PLL2 R 分频器时使用。
表8-46. 寄存器0x145
POR 默认值
位
名称
说明
7
0
不适用
保留
启用PLL1 R 分频器同步
0：未启用
6
PLL1R_SYNC_EN
0
1：启用
选择PLL1 R 分频器同步源
字段值
定义
0 (0x00)
保留
5:4
PLL1R_SYNC_SRC
0
1 (0x01)
2 (0x02)
3 (0x03)
SYNC 引脚
CLKIN0
保留
启用PLL2 R 分频器同步。PLL2 R 的同步始终来自SYNC 引脚。
3
2
PLL2R_SYNC_EN
FIN0_DIV2_EN
0
0
0：未启用
1：启用
设置输入路径以使用或绕过除以2。
0：已绕过(÷1)
1：已分频(÷2)
为使用的硬件接口输入类型编程。
字段值
0 (0x00)
1 (0x01)
定义
差分输入
1:0
FIN0_INPUT_TYPE
0
单端输入(FIN0_P)
单端输入(FIN0_N)
保留
2 (0x02)
3 (0x03)
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8.6.2.4 (0x146 - 0x149) CLKIN 控制
8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、
CLKin1_TYPE、CLKin0_TYPE
该寄存器具有CLKin 使能和类型控制功能。更多有关如何进行时钟输入选择的信息，请参阅输入时钟切换。
表8-47. 寄存器0x146
位
POR 默认值
名称
说明
7
CLKin_SEL_PIN_EN
0
根据输入时钟切换，启用引脚控制。
反转CLKin 极性以用于引脚选择模式。
0：高电平有效
1：低电平有效
6
5
4
3
CLKin_SEL_PIN_POL
CLKin2_EN
0
0
1
1
启用要在自动切换期间使用的CLKin2。
0：在自动模式下未启用
1：在自动时钟切换模式下启用
启用要在自动切换期间使用的CLKin1。
0：在自动模式下未启用
1：在自动时钟切换模式下启用
CLKin1_EN
启用要在自动切换期间使用的CLKin0。
0：在自动模式下未启用
CLKin0_EN
1：在自动时钟切换模式下启用
2
1
CLKin2_TYPE
CLKin1_TYPE
0
0
CLKin0、1 和2 有两种缓冲器类型：
双极和CMOS。对于LVDS 或
LVPECL 等差分输入，建议使用双极。
对于直流耦合单端输入，建议使用
CMOS。
使用双极时，CLKINx_P 和CLKINx_N
必须是交流耦合。
0：双极
1：MOS
使用CMOS 时，如果输入信号是差分
信号，则CLKINx_P 和CLKINx_N 可
以是交流或直流耦合。如果输入信号是
单端信号，则使用的输入可以是交流或
直流耦合，而未使用的输入必须交流接
地。
0
CLKin0_TYPE
0
8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、
CLKin0_DEMUX
表8-48. 寄存器0x147
POR 默认值
位
7
名称
说明
CLKin_SEL_
AUTO_REVERT_EN
如果在器件处于自动时钟切换模式时在更高优先级时钟上检测到有效时钟，则
会立即切换时钟输入。最高优先级输入是编号最低的有效时钟输入。
0
0
6
CLKin_SEL_AUTO_EN
根据图8-7，启用引脚控制。
在手动模式下，根据图8-7 选择时钟输入。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
定义
CLKIN0
CLKIN1
CLKIN2
5:4
CLKin_SEL_MANUAL
1
保持
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表8-48. 寄存器0x147 (continued)
POR 默认值
位
名称
说明
选择CLKin1 缓冲器的输出方向。
CLKin1 目标
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
FIN
3:2
CLKin1_DEMUX
0
反馈多路复用器（0 延迟模式）
PLL1
关闭
选择CLKin0 缓冲器的输出方向。
CLKin0 目标
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
SYSREF 多路复用器
1:0
CLKin0_DEMUX
3
保留
PLL1
关闭
8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
该寄存器具有CLKin_SEL0 控制功能。
表8-49. 寄存器0x148
位
名称
POR 默认值
说明
7:6
0
不适用
保留
设置CLKin_SEL0 引脚的输出值。该寄存器仅在CLKin_SEL0_TYPE 设置为输
出模式时才适用。
字段值
0 (0x00)
1 (0x01)
输出格式
逻辑低电平
CLKin0 LOS
2 (0x02)
已选择CLKin0
已锁定DAC
DAC 低电平
DAC 高电平
SPI 回读
5:3
CLKin_SEL0_MUX
0
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
保留
设置CLKin_SEL0 引脚的IO 类型。
字段值
配置
输入
功能
0 (0x00)
输入模式，请参阅输入时
钟切换- 引脚选择模式以
了解输入模式的相关说
明。
1 (0x01)
2 (0x02)
具有上拉电阻器的输入
2:0
CLKin_SEL0_TYPE
2
具有下拉电阻器的输入
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
输出（推挽）
输出反相（推挽）
保留
输出模式，请参阅
CLKin_SEL0_MUX 寄存
器的输出说明。
输出（开漏）
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8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
此寄存器有CLKin_SEL1 控制和寄存器读回SDIO 引脚类型。
表8-50. 寄存器0x149
POR 默认值
位
名称
说明
7
0
不适用
保留
在3 线模式下的SPI 读回期间，将SDIO 引脚设置为开漏。
0：输出，推挽
6
SDIO_RDBK_TYPE
1
1：输出，开漏。
该位设置CLKin_SEL1 引脚的输出值。该寄存器仅在CLKin_SEL1_TYPE 设置
为输出模式时才适用。
字段值
0 (0x00)
1 (0x01)
输出格式
逻辑低电平
CLKin1 LOS
2 (0x02)
已选定CLKin1
DAC 被锁定
DAC 低电平
DAC 高电平
SPI 读回
5:3
CLKin_SEL1_MUX
0
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
保留
该位设置CLKin_SEL1 引脚的IO 类型。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
配置
功能
输入
输入模式；有关输入模式
的说明，请参阅输入时钟
切换- 引脚选择模式。
具有上拉电阻器的输入
具有下拉电阻器的输入
输出（推挽）
2:0
CLKin_SEL1_TYPE
2
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
输出模式；有关输出说
明，请参阅
CLKin_SEL1_MUX 寄存
器。
输出反相（推挽）
保留
输出（开漏）
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8.6.2.5 RESET_MUX、RESET_TYPE
此寄存器包含RESET 引脚的控制位。
表8-51. 寄存器0x14A
POR 默认值
位
名称
说明
7:6
0
不适用
保留
此位设置RESET 引脚的输出值。此寄存器仅在RESET_TYPE 设置为输出模式
时才适用。
字段值
0 (0x00)
1 (0x01)
输出格式
逻辑低电平
保留
5:3
RESET_MUX
0
2 (0x02)
选定CLKin2
DAC 被锁定
DAC 低电平
DAC 高电平
SPI 读回
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
此位设置RESET 引脚的IO 类型。
字段值
配置
输入
功能
0 (0x00)
复位模式
复位引脚高电平= 复位
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
具有上拉电阻器的输入
具有下拉电阻器的输入
输出（推挽）
2:0
RESET_TYPE
2
输出模式；有关输出的
说明，请参阅
RESET_MUX 寄存器。
输出反相（推挽）
保留
输出（开漏）
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8.6.2.6 (0x14B - 0x152) 保持
8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
该寄存器包含保持功能。
表8-52. 寄存器0x14B
POR 默认值
位
名称
说明
这可以控制因CLKin 上没有活动而执行强制时钟切换事件的时间量。
Timeout
字段值
0 (0x00)
5 MHz（典型值）
25 MHz（典型值）
100 MHz（典型值）
200 MHz（典型值）
7:6
LOS_TIMEOUT
0
1 (0x01)
2 (0x02)
3 (0x03)
启用LOS（信号丢失）超时控制。对MOS 时钟输入有效。
0：禁用
1：启用
5
4
LOS_EN
0
0
启用DAC 以跟踪PLL1 调谐电压，可选择用于保持模式。器件复位后，跟踪从
DAC 代码= 512 开始。
跟踪可用于在任何模式下监控PLL1 电压。
TRACK_EN
0：禁用
1：启用，仅在PLL1 锁定时跟踪。
该位强制进入保持模式。强制进入保持模式时，如果MAN_DAC_EN = 1，DAC
将设置已编程的MAN_DAC 值。否则，跟踪的DAC 值将设置DAC 电压。
0：禁用
HOLDOVER
_FORCE
3
0
1：被启用。
该位使能手动DAC 模式。
0：自动
1：手动
2
MAN_DAC_EN
MAN_DAC[9:8]
1
2
1:0
有关MAN_DAC 设置的更多信息，请参阅MAN_DAC。
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8.6.2.6.2 MAN_DAC
这些寄存器在手动使用时设置保持模式下DAC 的值。
表8-53. MAN_DAC[9:0]
MSB
LSB
0x14B[1:0]
0x14C[7:0]
POR 默认值
寄存器
位
名称
说明
有关这些位的信息，请参阅LOS_TIMEOUT、LOS_EN、
TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、
MAN_DAC[9:8]。
0x14B
7:2
在手动DAC 模式下设置手动DAC 的值。
字段值
0 (0x00)
DAC 值
0x14B
0x14C
1:0
7:0
MAN_DAC[9:8]
MAN_DAC[7:0]
2
0
0
1
1 (0x01)
2 (0x02)
2
...
...
1022 (0x3FE)
1023 (0x3FF)
1022
1023
8.6.2.6.3 DAC_TRIP_LOW
该寄存器包含进入保持模式的高值。
表8-54. 寄存器0x14D
POR 默认值
位
名称
说明
7:6
0
不适用
保留
在启用HOLDOVER_VTUNE_DET 的情况下，进入保持状态时的GND 电压。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
...
DAC 跳闸值
1 x Vcc/64
2 x Vcc/64
3 x Vcc/64
4 x Vcc/64
...
5:0
DAC_TRIP_LOW
0
61 (0x17)
62 (0x18)
63 (0x19)
62 x Vcc/64
63 x Vcc/64
64 x Vcc/64
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8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
该寄存器包含DAC 时钟计数器的乘数和进入保持模式的低值。
表8-55. 寄存器0x14E
POR 默认值
位
名称
说明
这是DAC_CLK_CNTR 的乘数，用于设置跟踪DAC 值的速率。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
DAC 乘数值
4
7:6
DAC_CLK_MULT
0
64
1024
16384
在启用HOLDOVER_VTUNE_DET 的情况下，进入保持模式时的Vcc 电压。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
...
DAC 跳闸值
1 x Vcc/64
2 x Vcc/64
3 x Vcc/64
4 x Vcc/64
...
5:0
DAC_TRIP_HIGH
0
61 (0x17)
62 (0x18)
63 (0x19)
62 x Vcc/64
63 x Vcc/64
64 x Vcc/64
8.6.2.6.5 DAC_CLK_CNTR
该寄存器包含跟踪模式下的DAC 值。
表8-56. 寄存器0x14F
POR 默认值
位
名称
说明
与DAC_CLK_MULT 一起设置DAC 更新的速率。更新速率=
DAC_CLK_MULT * DAC_CLK_CNTR/PLL1 PDF
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
...
DAC 值
0
1
2
7:0
DAC_CLK_CNTR
127
3
...
253 (0xFD)
254 (0xFE)
255 (0xFF)
253
254
255
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8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、
HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
该寄存器可以控制开关事件中的时钟启用。
表8-57. 寄存器0x150
POR 默认值
位
名称
说明
7
0
不适用
保留
启用了手动时钟选择时，CLKin_SEL_MANUAL = 0/1/2 选择手动时钟输入。
CLKin_OVERRIDE = 1 将强制使用该时钟输入。CLKin_OVERRIDE = 1 与时钟
分配模式一起使用时可提供出色性能。
CLKin
_OVERRIDE
6
0
0：正常，无覆盖。
1：在手动模式下根据CLKin_SEL_MANUAL 的指定值强制仅选择
CLKin0/1/2。动态数字延迟不会起效。
HOLDOVER_
EXIT_MODE
0：基于LOS 状态退出。如果时钟被LOS 激活，则开始退出。
1：基于PLL1 DLD 退出。当PLL1 相位检测器确认有效时钟时。
5
4
0
0
在PLL1 锁定检测信号从高电平转换为低电平时启用HOLDOVER。
0：PLL1 DLD 不会导致时钟切换事件
1：PLL1 DLD 会导致时钟切换事件
HOLDOVER
_PLL1_DET
使用LOS 状态的外部信号而不是内部LOS 电路。CLKin_SEL0 引脚用于
CLKin0 LOS，CLKin_SEL1 引脚用于CLKin1 LOS，Status_LD1 用于CLKin2
LOS。要使这些引脚中的任何一个有效，必须将相应的_TYPE 寄存器编程为输
入。
0：禁用
1：启用
3
2
LOS_EXTERNAL_INPUT
0
0
启用DAC VTune 轨检测器。当DAC 达到指定的Vtune 时，如果启用了该位，
则当前时钟输入被视为无效，并且系统会生成输入时钟切换事件。
0：禁用
HOLDOVER_
VTUNE_DET
1：被启用
使用三态电荷泵启用时钟切换。
0：未启用。
1：PLL1 电荷泵在时钟切换期间处于三态。
1
0
CLKin_SWITCH_CP_TRI
HOLDOVER_EN
0
0
设置保持模式是否有效。
0：禁用
1：启用
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8.6.2.6.7 HOLDOVER_DLD_CNT
表8-58. HOLDOVER_DLD_CNT[13:0]
MSB
LSB
0x151[5:0] / HOLDOVER_DLD_CNT[13:8]
0x152[7:0] / HOLDOVER_DLD_CNT[7:0]
该寄存器包含退出保持前PLL1 PDF 的有效时钟数。
表8-59. 寄存器0x151 和0x152
POR 默认值
寄存器
位
名称
说明
0x151
7:6
0
不适用
保留
退出保持模式前PLL1 PDF 的有效时钟数。
字段值
0 (0x00)
计数值
HOLDOVER
_DLD_CNT[13:8]
0x151
0x152
5:0
7:0
2
0
0
1
1 (0x01)
2 (0x02)
2
...
...
HOLDOVER
_DLD_CNT[7:0]
16382 (0x3FFE)
16383 (0x3FFF)
16382
16383
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8.6.2.7 (0x153 - 0x15F) PLL1 配置
8.6.2.7.1 CLKin0_R
表8-60. CLKin0_R[13:0]
MSB
LSB
0x153[5:0]/CLKin0_R[13:8]
0x154[7:0]/CLKin0_R[7:0]
这些寄存器包含CLKin0 分频器的值。
表8-61. 寄存器0x153 和0x154
POR 默认值
寄存器
位
名称
说明
0x153
7:6
0
不适用
保留
选择CLKin0 时PLL1 N 计数器的值。
字段值
0 (0x00)
分频值
保留
1
0x153
0x154
5:0
7:0
CLKin0_R[13:8]
CLKin0_R[7:0]
0
1 (0x01)
2 (0x02)
2
...
...
120
16382 (0x3FFE)
16383 (0x3FFF)
16382
16383
8.6.2.7.2 CLKin1_R
MSB
表8-62. CLKin1_R[13:0]
LSB
0x155[5:0]/CLKin1_R[13:8]
0x156[7:0]/CLKin1_R[7:0]
这些寄存器包含CLKin1 R 分频器的值。
表8-63. 寄存器0x155 和0x156
POR 默认值
寄存器
位
名称
说明
0x155
7:6
0
不适用
保留
选择CLKin1 时PLL1 R 计数器的值。
字段值
0 (0x00)
分频值
保留
1
0x155
0x156
5:0
7:0
CLKin1_R[13:8]
CLKin1_R[7:0]
0
1 (0x01)
2 (0x02)
2
...
...
150
16382 (0x3FFE)
16383 (0x3FFF)
16382
16383
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8.6.2.7.3 CLKin2_R
表8-64. CLKin2_R[13:0]
MSB
LSB
0x157[5:0]/CLKin2_R[13:8]
0x158[7:0]/CLKin2_R[7:0]
表8-65. 寄存器0x157 和0x158
POR 默认值
寄存器
位
名称
说明
0x157
7:6
0
不适用
保留
选择CLKin2 时PLL1 R 计数器的值。
字段值
0 (0x00)
分频值
0x157
0x158
5:0
CLKin2_R[13:8]
0
保留
1
1 (0x01)
2 (0x02)
2
...
...
7:0
CLKin2_R[7:0]
150
16382 (0x3FFE)
16383 (0x3FFF)
16382
16383
8.6.2.7.4 PLL1_N
表8-66. PLL1_N[13:0]
MSB
LSB
0x159[5:0] / PLL1_N[13:8]
0x15A[7:0] / PLL1_N[7:0]
这些寄存器包含PLL1 的N 分频器值。
表8-67. 寄存器0x159 和0x15A
POR 默认值
寄存器
位
名称
说明
0x159
7:6
0
不适用
保留
PLL1 N 计数器的值。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
...
分频值
无效
1
0x159
0x15A
5:0
7:0
PLL1_N[13:8]
PLL1_N[7:0]
0
2
120
...
4,095 (0xFFF)
4,095
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8.6.2.7.5 PLL1_WND_SIZE、PLL1_CP_TRI、PLL1_CP_POL、PLL1_CP_GAIN
该寄存器控制PLL1 相位检测器。
表8-68. 寄存器0x15B
POR 默认值
位
名称
说明
PLL1_WND_SIZE 设置用于PLL1 数字锁定检测的窗口大小。如果PLL1 的参
考和反馈之间的相位误差小于指定时间，PLL1 锁定计数器会递增。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
定义
4ns
7:6
PLL1_WND_SIZE
3
9ns
19ns
43ns
该位允许将PLL1 电荷泵输出引脚CPout1 置于三态。
0：PLL1 CPout1 有效
1：PLL1 CPout1 处于三态
5
4
PLL1_CP_TRI
PLL1_CP_POL
0
1
PLL1_CP_POL 设置PLL1 的电荷泵极性。许多VCXO 使用正斜率。
正斜率VCXO 会随着电压的增加而增加输出频率。负斜率VCXO 会随着电压的
增加而降低输出频率。
0：负斜率VCO/VCXO
1：正斜率VCO/VCXO
该位对PLL1 电荷泵输出电流电平进行编程。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
...
增益
50µA
150µA
250µA
350µA
450µA
...
3:0
PLL1_CP_GAIN
4
14 (0x0E)
15 (0x0F)
1450µA
1550µA
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8.6.2.7.6 PLL1_DLD_CNT
表8-69. PLL1_DLD_CNT[13:0]
MSB
LSB
0x15C[5:0] / PLL1_DLD_CNT[13:8]
0x15D[7:0] / PLL1_DLD_CNT[7:0]
该寄存器包含PLL1 DLD 计数器的值。
表8-70. 寄存器0x15C 和0x15D
POR 默认值
寄存器
位
名称
说明
0x15C
7:6
0
不适用
保留
PLL1 的参考和反馈必须在PLL1_WND_SIZE 指定的相位误差
窗口内持续这么多个相位检测器周期，才能断言PLL1 数字锁
定检测。
PLL1_DLD
_CNT[13:8]
0x15C
0x15D
5:0
7:0
32
字段值
0 (0x00)
延迟值
保留
1 (0x01)
1
2 (0x02)
2
3
3 (0x03)
PLL1_DLD
_CNT[7:0]
0
...
...
16,382 (0x3FFE)
16,383 (0x3FFF)
16,382
16,383
8.6.2.7.7 HOLDOVER_EXIT_NADJ
表8-71. 寄存器0x15E
POR 默认值
位
名称
说明
7:5
0
不适用
保留
当存在保持时，PLL1 R 计数器和PLL1 N 计数器被复
位。HOLDOVER_EXIT_NADJ 是一个2s 补码，它提
供PLL1 R 和PLL1 N 分频器之间的相对时序偏移。
4:0
HOLDOVER_EXIT_NADJ
30
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8.6.2.7.8 PLL1_LD_MUX, PLL1_LD_TYPE
该寄存器可配置PLL1 LD 引脚。
表8-72. 寄存器0x15F
POR 默认值
位
名称
说明
这会设置Status_LD1 引脚的输出值。
MUX 值
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
逻辑低电平
PLL1 DLD
PLL2 DLD
PLL1 和PLL2 DLD
保持状态
DAC 被锁定
保留
SPI 读回
7:3
PLL1_LD_MUX
1
8 (0x08)
9 (0x09)
DAC 轨
DAC 低电平
DAC 高电平
PLL1_N /2
PLL1_N / 4
PLL2_N / 2
PLL2_N / 4
PLL1_R / 2
PLL1_R / 4
PLL2_R(1) / 2
PLL2_R / 4(1)
10 (0x0A)
11 (0x0B)
12 (0x0C)
13 (0x0D)
14 (0x0E)
15 (0x0F)
16 (0x10)
17 (0x11)
18 (0x12)
设置Status_LD1 引脚的IO 类型。
字段值
类型
外部CLKin2 LOS 的输入
外部CLKin2 LOS 输入（上拉）
外部CLKin2 LOS 输入（下拉）
输出（推挽）
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
2:0
PLL1_LD_TYPE
6
输出反相（推挽）
保留
输出（开漏）
(1) 仅当PLL2_LD_MUX 未设置为2 (PLL2_DLD) 或3（PLL1 和PLL2 DLD）时有效。
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8.6.2.8 (0x160 - 0x16E) PLL2 配置
8.6.2.8.1 PLL2_R
表8-73. PLL2_R[11:0]
MSB
LSB
0x160[3:0] / PLL2_R[11:8]
0x161[7:0] / PLL2_R[7:0]
此寄存器中包含PLL2 R 分频器值。
表8-74. 寄存器0x160 和0x161
POR 默认值
寄存器
位
名称
说明
0x160
7:4
0
不适用
保留
PLL2 R 分频器的有效值。
字段值
0 (0x00)
分频值
0x160
0x161
3:0
7:0
PLL2_R[11:8]
PLL2_R[7:0]
0
无效
1
1 (0x01)
2 (0x02)
2
3 (0x03)
3
2
...
...
4,094 (0xFFE)
4,095 (0xFFF)
4,094
4,095
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8.6.2.8.2 PLL2_P、OSCin_FREQ、PLL2_REF_2X_EN
该寄存器设置其他PLL2 功能。
表8-75. 寄存器0x162
POR 默认值
位
名称
说明
PLL2 N 预分频器按Mode_MUX1 选择的方式对VCO 的输出进行分频，并连接
到PLL2 N 分频器。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
值
8
2
2
3
4
5
6
7
7:5
PLL2_P
2
必须对PLL2 相位检测器（OSCIN_P/OSCIN_N 引脚）的PLL2 参考输入频率
进行编程，以支持正确操作将内部VCO 锁定到目标频率的频率校准例程。
OSCIN 频率
0 至63 MHz
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
>63MHz 至127MHz
>127MHz 至255MHz
保留
4:2
OSCin_FREQ
3
>255MHz 至500MHz
保留
5 (0x05) 至7(0x07)
1
0
0
1
不适用
保留
启用PLL2 参考倍频器允许PLL2 上的相位检测器频率高于给定VCXO 频率通
常允许的频率。
较高的相位检测器频率会降低PLL2 N 值，从而使设计更宽的环路带宽滤波器成
为可能。
PLL2_REF_2X_EN
0：倍频器已禁用
1：倍频器已启用
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8.6.2.8.3 PLL2_N_CAL
PLL2_N_CAL[17:0]
PLL2 在频率校准期间从不使用 0 延迟。这些寄存器中包含在级联 0 延迟模式校准期间与 PLL2 预分频器一起使用
的 PLL2 N 分频器值。校准完成后，PLL2 将使用 PLL2_N 值。当 PLL2_NCLK_MUX = 1 时，会出现级联 0 延迟
模式。
表8-76. PLL2_N_CAL[17:0]
—
MSB
LSB
0x163[1:0] / PLL2_N_CAL[17:16]
0x164[7:0] / PLL2_N_CAL[15:8]
0x165[7:0] / PLL2_N_CAL[7:0]
表8-77. 寄存器0x163、0x164 和0x165
POR 默认值
寄存器
位
名称
说明
0x163
7:2
0
不适用
保留
字段值
0 (0x00)
1 (0x01)
2 (0x02)
...
分频值
0x163
0x164
0x165
1:0
7:0
7:0
PLL2_N _CAL[17:16]
PLL2_N_CAL[15:8]
PLL2_N_CAL[7:0]
0
无效
1
0
2
...
12
262,143 (0x3FFFF)
262,143
8.6.2.8.4 PLL2_N
该寄存器可禁用频率校准并设置 PLL2 N 分频器值。如果 PLL2_FCAL_DIS = 0，编程寄存器 0x168 将启动 VCO
校准例程。
表8-78. PLL2_N[17:0]
—
MSB
LSB
0x166[1:0] / PLL2_N[17:16]
0x167[7:0] / PLL2_N[15:8]
0x168[7:0] / PLL2_N[7:0]
表8-79. 寄存器0x166、0x167 和0x168
POR 默认值
寄存器
位
名称
说明
0x166
0x166
7:3
0
不适用
保留
将此寄存器设置为1 会禁用对寄存器0x168 编程时进行PLL2
频率校准
2
PLL2_FCAL_DIS
0
字段值
0 (0x00)
分频值
0x166
0x167
0x168
1:0
PLL2_N[17:16]
PLL2_N[15:8]
PLL2_N[7:0]
0
0
无效
1 (0x01)
1
7:0
7:0
2 (0x02)
2
...
...
12
262,143 (0x3FFFF)
262,143
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8.6.2.8.5 PLL2_WND_SIZE、PLL2_CP_GAIN、PLL2_CP_POL、PLL2_CP_TRI
该寄存器控制PLL2 相位检测器。
表8-80. 寄存器0x169
POR 默认值
位
名称
说明
7
0
不适用
保留
PLL2_WND_SIZE 设置用于PLL2 数字锁定检测的窗口大小。如果PLL2 的参
考和反馈之间的相位误差小于指定时间，PLL2 锁定计数器会递增。
最大相位检测器频率/窗口大小
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
保留
6:5
PLL2_WND_SIZE
2
320MHz/1ns
240MHz/1.8ns
160MHz/2.6ns
该位对PLL2 电荷泵输出电流电平进行编程。下表还显示了PLL2 TRISTATE 位
与PLL2_CP_GAIN 的影响。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
定义
保留
4:3
PLL2_CP_GAIN
3
保留
1600µA
3200µA
PLL2_CP_POL 设置PLL2 的电荷泵极性。内部VCO 要求选择负电荷泵极性。
许多VCO 使用正斜率。
正斜率VCO 会随着电压的增加而增加输出频率。负斜率VCO 会随着电压的增
加而降低输出频率。
2
PLL2_CP_POL
0
字段值
说明
0
负斜率VCO/VCXO
正斜率VCO/VCXO
1
PLL2_CP_TRI 对PLL2 电荷泵的输出进行三态处理。
1
0
PLL2_CP_TRI
PLL2_DLD_EN
0
0
0：禁用
1：三态
当PLL2 DLD 用于向锁定检测状态引脚提供输出时，PLL2 DLD 电路被启用。
PLL2_DLD_EN 允许启用PLL2 DLD 电路，而无需向状态引脚提供PLL2
DLD。这使PLL2 DLD 状态能够使用SPI 回读，同时允许将状态引脚用于其他
目的。
0：仅在Status_LD_MUX 输出PLL2 DLD 或PLL1 + PLL2 DLD 信号时，PLL2
DLD 电路才上电。
1：PLL2 DLD 电路被强制上电。
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8.6.2.8.6 PLL2_DLD_CNT
表8-81. PLL2_DLD_CNT[13:0]
MSB
LSB
0x16A[5:0] / PLL2_DLD_CNT[13:8]
0x16B[7:0] / PLL2_DLD_CNT[7:0]
该寄存器具有PLL2 DLD 计数器的值。
表8-82. 寄存器0x16A 和0x16B
POR 默认值
寄存器
位
名称
说明
0x16A
7
0
不适用
保留
PLL2 的参考和反馈必须在PLL2_WND_SIZE 指定的相位误差
窗口内持续PLL2_DLD_CNT 个周期，才能断言PLL2 数字锁
定检测。
PLL2_DLD
_CNT[13:8]
0x16A
0x16B
5:0
7:0
32
字段值
0 (0x00)
分频值
无效
1 (0x01)
1
2 (0x02)
2
3
3 (0x03)
PLL2_DLD_CNT
0
...
...
16,382 (0x3FFE)
16,383 (0x3FFF)
16,382
16,383
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8.6.2.8.7 PLL2_LD_MUX、PLL2_LD_TYPE
此寄存器设置Status_LD2 引脚的输出值。
表8-83. 寄存器0x16E
POR 默认值
位
名称
说明
此寄存器可设置Status_LD2 引脚的输出值。
MUX 值
字段值
0 (0x00)
1 (0x01)
2 (0x02)
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
7 (0x07)
逻辑低电平
PLL1 DLD
PLL2 DLD
PLL1 和PLL2 DLD
保持状态
DAC 被锁定
保留
SPI 读回
7:3
PLL2_LD_MUX
0
8 (0x08)
9 (0x09)
DAC 轨
DAC 低电平
DAC 高电平
PLL1_N / 2
PLL1_N / 4
PLL2_N / 2
PLL2_N / 4
PLL1_R / 2
PLL1_R / 4
PLL2_R / 2(1)
PLL2_R / 4(1)
10 (0x0A)
11 (0x0B)
12 (0x0C)
13 (0x0D)
14 (0x0E)
15 (0x0F)
16 (0x10)
17 (0x11)
18 (0x12)
设置Status_LD2 引脚的IO 类型。
字段值
0 (0x00)
1 (0x01)
2 (0x02)
类型
保留
保留
2:0
PLL2_LD_TYPE
6
保留
3 (0x03)
4 (0x04)
5 (0x05)
6 (0x06)
输出（推挽）
输出反相（推挽）
保留
输出（开漏）
(1) 仅当PLL1_LD_MUX 未设置为2 (PLL2_DLD) 或3（PLL1 和PLL2 DLD）时有效。
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8.6.2.9 (0x16F - 0x555) 其他寄存器
8.6.2.9.1 PLL2_PRE_PD、PLL2_PD、FIN0_PD
表8-84. 寄存器0x173
POR 默认值
位
名称
说明
7
0
不适用
保留
关闭PLL2 预分频器的电源
0：正常运行
1：断电
6
5
PLL2_PRE_PD
PLL2_PD
1
1
关闭PLL2 的电源
0：正常运行
1：断电
关闭FIN0 的电源
0：正常运行
1：断电
4
FIN0_PD
1
0
3:0
不适用
保留
8.6.2.9.2 PLL1R_RST
有关同步PLL1 R 分频器的更多信息，请参阅PLL1 R 分频器同步。
表8-85. 寄存器0x177
POR 默认值
位
名称
说明
7:6
0
不适用
保留
设置后，PLL1 R 分频器将保持复位状态。PLL1R_RST = 1 时，PLL1 绝不会锁
定。同步PLL1 R 分频器时使用此位。
0：PLL1 R 分频器正常工作。
5
PLL1R_RST
0
0
1：PLL1 R 分频器保持复位状态。
4:0
不适用
保留
8.6.2.9.3 CLR_PLL1_LD_LOST、CLR_PLL2_LD_LOST
表8-86. 寄存器0x182
POR 默认值
位
名称
说明
7:2
0
不适用
保留
要复位RB_PLL1_LD_LOST，请为CLR_PLL1_LD_LOST 写入1，然后再写入
0。
1
0
CLR_PLL1_LD_LOST
CLR_PLL2_LD_LOST
0
0
0：RB_PLL1_LD_LOST 将在下一个PLL1 DLD 下降沿置位。
1：RB_PLL1_LD_LOST 保持清零(0)。用户必须清除此位才能再次设置
RB_PLL1_LD_LOST。
要复位RB_PLL2_LD_LOST，请为CLR_PLL2_LD_LOST 写入1，然后再写入
0。
0：RB_PLL2_LD_LOST 将在下一个PLL2 DLD 下降沿置位。
1：RB_PLL2_LD_LOST 保持清零(0)。用户必须清除此位才能再次设置
RB_PLL2_LD_LOST。
8.6.2.9.4 RB_PLL1_LD_LOST、RB_PLL1_LD、RB_PLL2_LD_LOST、RB_PLL2_LD
为了使 PLL2 DLD 读回有效，必须从状态引脚输出 PLL2 DLD 或 PLL1 + PLL2 DLD 信号，或 PLL2_DLD_EN 位
必须设置为= 1。
表8-87. 寄存器0x183
POR 默认值
位
名称
说明
7:4
0
不适用
保留
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表8-87. 寄存器0x183 (continued)
POR 默认值
位
名称
说明
当PLL1 DLD 边沿下降时，设置此位。如果在PLL1 DLD 为低电平时清除，则
不置位。
3
2
1
RB_PLL1_LD_LOST
RB_PLL1_LD
0
读回0：PLL1 DLD 为低电平。
读回1：PLL1 DLD 为高电平。
0
0
当PLL2 DLD 边沿下降时，设置此位。如果在PLL2 DLD 为低电平时清除，则
不置位。
RB_PLL2_LD_LOST
PLL1_LD_MUX 或PLL2_LD_MUX 必须选择设置2 (PLL2 DLD) 才能有效读取
此位。
读回0：PLL2 DLD 为低电平。
读回1：PLL2 DLD 为高电平。
0
RB_PLL2_LD
0
8.6.2.9.5 RB_DAC_VALUE (MSB)、RB_CLKinX_SEL、RB_CLKinX_LOS
此寄存器提供对 CLKinX 选择指示器和 CLKinX LOS 指示器的读回访问。2 个MSB 与RB_DAC_VALUE 的MSB
相同。更多信息请参阅RB_DAC_VALUE 部分。
表8-88. 寄存器0x184
POR 默认值
位
名称
说明
7:6
RB_DAC_VALUE[9:8]
请参阅RB_DAC_VALUE 部分。
读回0：未选择CLKin2 作为PLL1 的输入。
读回1：已选择CLKin2 作为PLL1 的输入。
5
4
RB_CLKin2_SEL
RB_CLKin1_SEL
RB_CLKin0_SEL
读回0：未选择CLKin1 作为PLL1 的输入。
读回1：已选择CLKin1 作为PLL1 的输入。
读回0：未选择CLKin0 作为PLL1 的输入。
读回1：已选择CLKin0 作为PLL1 的输入。
3
2
1
不适用
读回1：CLKin1 LOS 处于激活状态。
读回0：CLKin1 LOS 未激活。
RB_CLKin1_LOS
读回1：CLKin0 LOS 处于激活状态。
读回0：CLKin0 LOS 未激活。
0
RB_CLKin0_LOS
8.6.2.9.6 RB_DAC_VALUE
包含了DAC 的值，以供用户读回。
表8-89. RB_DAC_VALUE[9:0]
MSB
LSB
0x184 [7:6] / RB_DAC_VALUE[9:8]
0x185 [7:0] / RB_DAC_VALUE[7:0]
表8-90. 寄存器0x184 和0x185
POR 默认值
寄存器
位
名称
RB_DAC_
VALUE[9:8]
0x184
7:6
2
上电复位时DAC 值为512，如果PLL1 在上电时锁定，DAC
值会发生变化。
RB_DAC_
VALUE[7:0]
0x185
7:0
0
8.6.2.9.7 RB_HOLDOVER
表8-91. 寄存器0x188
POR 默认值
位
名称
说明
7:5
不适用
保留
读回0：未处于保持模式。
读回1：处于保持模式。
4
RB_HOLDOVER
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表8-91. 寄存器0x188 (continued)
POR 默认值
位
名称
不适用
说明
3:0
保留
8.6.2.9.8 SPI_LOCK
防止写入SPI 寄存器，0x555 除外。
此寄存器无法读回。
表8-92. 寄存器0x555
POR 默认值
位
名称
说明
0：寄存器已解锁。
1 至255：寄存器已锁定。
7:0
SPI_LOCK
0
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9 应用和实施
备注
以下应用部分中的信息不属于 TI 元件规格，TI 不担保其准确性和完整性。TI 的客户负责确定元件是否
适合其用途，以及验证和测试其设计实现以确认系统功能。
9.1 应用信息
德州仪器 (TI) 在 ti.com 网站上提供了 TICSPRO 软件来帮助进行器件设置、分频器计算和常规器件编程，并提供
了用于环路滤波器设计和相位噪声/抖动仿真的PLLatinum™ 仿真软件。
9.1.1 处理未使用的引脚
并非每个应用都需要所有引脚。通常，在软件中关闭未使用的功能。未使用的引脚可保持悬空，或通过一个 1kΩ
电阻器来接地。
表9-1. 处理未使用的引脚
引脚
未使用时的处理方法
1kΩ至GND 或悬空引脚
1kΩ至GND 或悬空引脚
1kΩ至GND 或悬空引脚
1kΩ至GND 或悬空引脚
1kΩ至GND 或悬空引脚
1kΩ至GND 或悬空引脚
1kΩ至GND 或悬空引脚
1kΩ至GND 或悬空引脚
CLKOUTx_P/CLKOUTx_N
RESET/GPO
SYNC/SYSREF_REQ
FIN0_P/FIN0_N
STATUS_LD1、STATUS_LD2
CPOUT1、CPOUT2
OSCOUT_P/CLKIN2_P
OSCOUT_N/CLKIN2_N
9.1.2 数字锁定检测频率精度
数字锁定检测电路用于确定 PLL1 被锁定、PLL2 被锁定和保持退出事件。针对要发生的每个事件，可以对窗口大
小和锁定计数寄存器进行编程，以便将参考的 ppm 频率精度设置为 PLL 的反馈信号。发生 PLL 数字锁定事件
时，PLL 的数字锁定检测被置位为 true。发生保持退出事件时，器件将在 HOLDOVER_EXIT_MODE = 1 时退出
保持模式（基于DLD 退出）。
表9-2. 数字锁定检测相关字段
PLL
PLL1
事件
PLL1 被锁定
窗口大小
锁定计数
PLL1_WND_SIZE
PLL2_WND_SIZE
PLL1_WND_SIZE
PLL1_DLD_CNT
PLL2_DLD_CNT
PLL2
PLL1
PLL2 被锁定
HOLDOVER_DLD_CNT
保持退出
要发生数字锁定检测事件，必须存在锁定计数 数量的 PLLX 相位检测器周期数，在此期间，PLLX_R 参考和
PLLX_N 反馈信号边沿的时间和相位误差位于用户可编程的窗口大小 范围内。在锁定事件发生之前，必须至少有
一个锁定计数 相位检测器事件，因此最小数字锁定事件时间可以按如下方来计算：锁定计数/fPDX，对于PLL1，X
= 1，对于PLL2，X = 2。
通过使用方程式 4，可以选择锁定计数 和窗口大小 的值，以便在数字锁定检测事件发生之前设置系统所需的频率
精度（以ppm 为单位）：
1e6 × PLLX_WND_SIZE × fPDX
ppm =
PLLX_DLD_CNT
(4)
锁定计数值的作用是通过将窗口大小除以锁定计数来缩短有效锁定窗口大小。
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只要PLLX_R 参考和PLLX_N 反馈信号超出了窗口大小设置的时间窗口范围，锁定计数值会立即复位为0。
9.1.2.1 最小锁定时间计算示例
在 PLL2 相位检测器频率为 40MHz 并且 PLL2_DLD_CNT = 10,000 的情况下，计算最短 PLL2 数字 锁定时间。
那么，PLL2 的最短锁定时间将为10,000 / 40MHz = 250µs。
9.1.3 驱动CLKIN 和OSCIN 输入
9.1.3.1 使用差分源驱动CLKIN 和OSCIN 引脚
CLKin 和 OSCin 引脚可由差分信号驱动。使用差分参考时钟时， TI 建议将输入模式设置为双极
(CLKinX_BUF_TYPE = 0)。该器件在内部对输入引脚进行偏置，因此差分接口应为交流耦合。图 9-1 和图 9-2 中
显示了利用LVDS 或LVPECL 驱动CLKin 引脚的推荐电路。
CLKINx_P
0.1 µF
LVDS
Output
100 Trace
(Di eren al)
Input
CLKINx_N
0.1 µF
图9-1. 用于LVDS 参考时钟源的CLKINx_P/CLKINx_N 或OSCIN 终端
CLKINx_P
0.1 µF
LVPECL
Output
100 Trace
(Di eren al)
Input
CLKINx_N
0.1 µF
图9-2. 用于LVPECL 参考时钟源的CLKINx_P/CLKINx_N 或OSCIN 终端
最后，产生差分正弦波输出的参考时钟源可以使用以下电路驱动 CLKIN 引脚。注意：信号电平必须符合电气特性
表中所列的CLKIN 引脚的要求。
CLKINx_P
0.1 µF
100 Trace
(Di eren al)
Input
CLKINx_N
Di eren al
Sinewave Clock
0.1 µ F
图9-3. 用于差分正弦波参考时钟源的CLKINx_P/CLKINx_N 或OSCIN 终端
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9.1.3.2 使用单端源驱动CLKIN 引脚
可以使用单端参考时钟源（例如，正弦波源或 LVCMOS/LVTTL 源）驱动 CLKIN 和 OSCIN 引脚。CLKIN 支持交
流耦合和直流耦合。OSCin 必须使用交流耦合。对于需要50Ω负载的正弦波源，TI 建议使用带50Ω终端的交流
耦合方案，如图9-4 所示。
备注
信号电平必须符合电气特性表中所列的CLKIN 或OSCIN 引脚的要求。
为支持 LOS 功能， 在交流耦合的情况下必须将 CLKinX_BUF_TYPE 设置为 MOS 模式
(CLKinX_BUF_TYPE = 1)。交流耦合的情况下，如果 100Ω 终端放置在阻断电容器的 IC 侧，则 LOS
功能将无效。
CLKINx_P
50
0.1 µF
Input
Clock Source
CLKINx_N
0.1 µ F
图9-4. CLKINx_P/CLKINx_N 单端终端
如果 CLKin 引脚由单端 LVCMOS/LVTTL 源驱动，则可以使用直流耦合或交流耦合。如果使用直流耦合，则应将
CLKinX_BUF_TYPE 设置为 MOS 缓冲模式 (CLKinX_BUF_TYPE = 1)，并且该源的电压摆幅必须符合电气特性
表中给出的直流耦合 MOS 模式时钟输入规格。如果使用交流耦合，则应将 CLKinX_BUF_TYPE 设置为双极缓冲
模式 (CLKinX_BUF_TYPE = 0)。输入引脚上的电压摆幅必须满足电气特性 表中给出的交流耦合双极模式时钟输
入规格。在这种情况下，可能需要对时钟输入电平进行一定的衰减。交流耦合电容器之前的简单电阻分压器电路
就足够了。
CLKINx_P
50
0.1 µF
Input
LVCMOS/LVTTL
Clock Source
CLKINx_N
0.1 µF
图9-5. 直流耦合LVCMOS/LVTTL 参考时钟
9.1.4 端接和使用时钟输出驱动器
在端接时钟驱动器时，请牢记以下有关实现出色相位噪声和抖动性能的指导原则：
• 为了实现良好的阻抗匹配以防止反射，应该遵循传输线路理论。
• 时钟驱动器应具有适当的负载。例如：
– LVDS 驱动器是电流驱动器，需要闭合电流环路。
– LVPECL 驱动器是开路发射极，需要直流接地路径。
• 为了确保接收器正常工作，应该向接收器发送偏置到其指定直流偏置电平（共模电压）的信号。一些接收器具
有自偏置输入，可自动偏置至适当的电压电平。在这种情况下，信号通常应进行交流耦合。
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只要遵循上述指导原则，就可以使用LVDS 或LVPECL 驱动器驱动非LVPECL 或非LVDS 接收器。检查受驱动的
接收器或输入的数据表，确定适合的端接和耦合方法，以确保接收器偏置为适宜的直流电压（共模电压）。例
如，当驱动OSCIN_P/OSCIN_N 输入时，因为输入在内部偏置至适宜的直流偏置电平，它应该进行交流耦合。
9.1.4.1 直流耦合差分操作的端接
对于LVDS 驱动器的直流耦合操作，在尽可能靠近LVDS 接收器的位置端接100Ω电阻器，如图9-6 所示。
CLKOUTx_P
100ꢀꢁTrace
(Differential)
LVDS
Receiver
LVDS
Driver
CLKOUTx_N
图9-6. 直流耦合差分LVDS 操作（接收器无偏置）
对于 LVPECL 驱动器的直流耦合操作，在 VCC - 2V 处端接 50Ω 电阻器，如图 9-7 所示。或者，在 VCC = 3.3V
的情况下，端接戴维南等效电路（120Ω 电阻器连接到 VCC，82Ω 电阻器连接到地，驱动器连接到 120Ω 和
82Ω电阻器的结点），如图9-8 所示。
Vcc - 2 V
CLKOUTx_P
100ꢀꢁTrace
(Differential)
LVPECL
Driver
LVPECL
Receiver
CLKOUTx_N
Vcc - 2 V
图9-7. 直流耦合差分LVPECL 操作
Vcc
CLKOUTx_P
100ꢀꢁTrace
(Differential)
LVPECL
Driver
LVPECL
Receiver
CLKOUTx_N
Vcc
图9-8. 直流耦合差分LVPECL 操作（戴维南等效电路）
9.1.4.2 交流耦合差分操作的端接
交流耦合可在驱动不同接收器标准时改变直流偏置电平（共模电压）。由于交流耦合会阻止驱动器在接收器上提
供直流偏置电压，因此务必要确保接收器偏置到其理想的直流电平。
使用 LVDS 驱动器驱动非偏置 LVDS 接收器时，可以通过添加直流阻断电容器对信号进行交流耦合，但需要在接
收器上建立适当的直流偏置点。其中一种方法是使用图9-9 中的端接电路。
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0.1 ꢀF
100ꢁ Trace
(Differential)
CLKOUTx_P
CLKOUTx_N
LVDS
Receiver
LVDS
Driver
Vbias
0.1 ꢀF
图9-9. 交流耦合差分LVDS 操作（接收器外部偏置）
某些 LVDS 接收器可能在输入端有内部偏置。在这种情况下，修改图 9-9 所示的电路，将连接至 Vbias 的两个
50Ω 端接电阻替换为接收器输入引脚之间的单个 100Ω 电阻器，如图 9-10 所示。当对 LVDS 输出使用交流耦合
时，可能会由于电容器充电而在时钟输出中观察到启动延迟。前面的图采用 0.1µF 电容器。可能需要调整此值以
满足特定应用的启动要求。
0.1 ꢀF
100ꢁ Trace
(Differential)
LVDS
Receiver
LVDS
Driver
0.1 ꢀF
图9-10. 自偏置接收器的LVDS 端接
LVPECL 驱动器需要一条直流接地路径。当对 LVPECL 信号进行交流耦合时，请使用靠近 LVPECL 驱动器的
120Ω 发射极电阻器来提供直流接地路径，如图 9-11 所示。为了使接收器正常运行，信号应偏置到接收器指定的
直流偏置电平（共模电压）。LVPECL 接收器的典型直流偏置电压为 2V。在 VCC = 3.3V 的情况下，戴维南等效
电路（82Ω 电阻器连接到 VCC，120Ω 电阻器接地，驱动器连接到 82Ω 和 120Ω 电阻器的结点）是一个有效端
接，如图9-11 所示。请注意，这种戴维南电路不同于图9-8 中的直流耦合示例。
Vcc
CLKOUTx_P
0.1 ꢁF
100ꢀ Trace
(Differential)
LVPECL
Receiver
LVPECL
Driver
0.1 ꢁF
CLKOUTx_N
Vcc
图9-11. 交流耦合差分LVPECL 操作（戴维南等效电路、接收器外部偏置）
9.1.4.3 单端操作的端接
平衡-非平衡变压器可与LVDS 或LVPECL 驱动器一起使用，将平衡、差分信号转换为不平衡的单端信号。
可以将 LVPECL 驱动器用作一个或两个单独的800mVpp 信号。当只使用 CLKOUTx_P/CLKOUTx_N 对中的一个
LVPECL 驱动器时，请确保正确端接未使用的驱动器。当直流耦合其中一个 LMK04808C 时钟 LVPECL 驱动器
时，应在 VCC - 2V 处端接 50Ω 的电阻器，如图 9-12 所示。在 Vcc = 3.3V 的情况下，戴维南等效电路也是有效
的端接，如图9-13 所示。
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Vcc - 2V
CLKOUTx_P
50ꢀꢁTrace
LVPECL
Driver
Vcc - 2V
Load
CLKOUTx_N
50ꢀ
图9-12. 直流耦合单端LVPECL 操作
图9-13. 直流耦合单端LVPECL 操作（戴维南等效电路）
当对 LVPECL 驱动器进行交流耦合时，使用 120Ω 发射极电阻器来提供直流接地路径，并确保接收器使用 50Ω
端接并具有适当的直流偏置电平。LVPECL 接收器的典型直流偏置电压为 2V。如果未使用配套驱动器，则应进行
适当的交流端接或直流端接。后一个交流耦合、单端 LVPECL 信号的示例可用于使用频谱分析仪或相位噪声分析
仪测量单端 LVPECL 性能。使用大多数射频测试设备时，无需直流偏置点 (0 VDC) 即可确保安全和正常运行。测
试设备的内部50Ω端接电阻正确端接要测量的LVPECL 驱动器，如图9-14 所示。
Vcc
CLKOUTx_P
Vcc
50ꢀꢁTrace
LVPECL
Driver
CLKOUTx_N
Load
图9-14. 交流耦合单端LVPECL 操作
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9.1.5 输出终止和偏置
9.1.5.1 LVPECL
图 9-15 显示了针对 CLKout 引脚和 OSCout 引脚的 LVPECL 格式的推荐电阻器偏置配置。可以选择用于
DCLKoutX 或 SDCLKoutY 的 LVPECL 发射极电阻，使 120Ω ≤ Re ≤ 240Ω。当 OSCout（引脚 40 和 41）配
置为提供 LVPECL 格式的缓冲振荡器输出时，TI 建议将 OSCout 的发射极电阻器的值设置为240Ω。为避免偏置
电路的偏置不匹配或过载，TI 建议通过交流耦合电容器将LVPECL 输出连接到负载，如下图所示。
Re
240
To
100-
Load
To
100-
Load
0.1 ꢁF
0.1 ꢁF
0.1 ꢁF
0.1 ꢁF
100- ꢀTrace
(Differential)
100- ꢀTrace
(Differential)
CLKOUT
OSCOUT
Re
240
120
Re
图9-15. CLKout 和OSCout 的LVPECL 偏置
9.1.5.2 LVDS/HSDS
图 9-16 显示了针对 CLKout 引脚和 OSCout 引脚的 LVDS/HSDS 格式的推荐电阻器偏置配置。将 HSDS 输出连
接到负载时，应将其设置为交流耦合。如果 LVDS 输出的共模输出电压与 LVDS 接收器的共模输入电压匹配，可
以使用直流耦合；然而，LVDS 通常也是交流耦合的，以避免任何驱动器/接收器不匹配问题。
LVDS/HSDS 驱动器在初始启动时需要一个直流路径，用于从 CLKOUTx_P 到 CLKOUTx_N 以及从 OSCOUT_P
到 OSCOUT_N 的电流。如果启动时不存在电流的直流路径，LVDS/HSDS 输出启动时的振幅可能低于预期，在
某些情况下可能会产生矮脉冲，或在启动后的一段时间内无法振荡。100Ω 端接应放置在交流耦合电容器的时钟
输出侧，如图9-16 所示。不需要560Ω电阻器来为输出提供直流路径。
CLKOUTx_P
OSCOUT_P
0.1 ꢀF
100ꢁ Trace
(Differential)
LVDS/HSDS
Receiver
LVDS/HSDS
0.1 ꢀF
CLKOUTx_N
OSCOUT_N
图9-16. OSCout 和CLKout 的LVDS/HSDS 输出终端
9.1.5.3 CML
图 9-17 显示了时钟输出的 CML 格式所需的电阻配置。带有上拉至 VCC 的 50Ω 电阻的 CML 输出可用于低频输
出，例如 VCO 分频和 SYSREF 输出。对于高频 CML 输出（1GHz 至 2GHz 之间）的更高振幅，在连接到 VCC
的20Ω公共电阻的每个输出引脚上使用68nH。
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Vcc
20
Vcc
68 nH
CML
68 nH
50
To
100-
Load
To
100-
Load
0.1 ꢁF
0.1 ꢁF
0.1 ꢁF
0.1 ꢁF
100- ꢀTrace
(Differential)
100- ꢀTrace
(Differential)
CML
Vcc
50
图9-17. CLKout 的CML 偏置
9.1.6 用于实现最佳相位噪声性能的OSCin 倍频器
PLL2 OSCin 输入路径中包含一个片上倍频器。为获得出色相位噪声性能，TI 建议尽可能提高 PLL2 相位检测器
频率。例如，使用 122.88MHz VCXO 时，可以通过设置 PLL2_REF_2X_EN 将 PLL2 相位检测器频率增加到
245.76MHz。倍频器路径是 OSCin 时钟的高性能路径。对于无法使用倍频器的配置，TI 建议使用倍频器和
PLL2_RDIV = 2。要在输入时钟和输出时钟之间具有确定的相位关系，应使用 0 延迟模式（双环路配置的嵌套 0
延迟模式，而不是级联0 延迟模式）。
9.2 典型应用
此设计示例重点介绍了用于设计环路滤波器和创建编程映射的可用工具。
CLKOUT10
VCXO
Mul ple “clean” clocks
at di erent and much
higher frequencies
LMX2694-EP
Recovered
CLKOUT11
PLL+VCO
“dirty” clock
or clean clock
CLKIN0
OSCOUT
CLKOUT8
CLKOUT9
FPGA
Backup
Reference
Clock
LMK04368-EP
CLKIN1
CLKOUT4 &
CLKOUT6
CLKOUT5 &
CLKOUT7
CLKOUT0 &
CLKOUT2
CLKOUT12,
CLKOUT13
DAC
ADC12DJ1600
-Q1
CLKOUT1 &
CLKOUT3
Serializer/
Deserializer
图9-18. 典型应用
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9.2.1 设计要求
时钟输出：
• 1x 122.88MHz LVCMOS
• 1x 122.88MHz HSDS
• 1x 245.76MHz LVPECL
• 1x 983.04MHz LVDS
• 1x 2949.12MHz CML
为获得出色性能，PLL2 应使用尽可能高频率的相位检测器。因此使用 122.88MHz VCXO。假设 2949.12MHz
CML 时钟是性能最关键的时钟。
9.2.2 详细设计过程
TI 拥有 TICSPRO 和 PLLatinum™ 仿真工具，可用于确定寄存器值并设计环路滤波器。CML 和 LVPECL 输出格
式的本底噪声更低，但消耗的电流也更多，因此当本底噪声很重要时最好使用这些格式。对于频率规划，
CLKOUT4 的输出最为关键，并且该输出与 CLKOUT6 之间有很强的交互作用。为避免过强的交互作用，本例中
未使用 CLKOUT6，因此向 CLKOUT4 添加了杂散。122.88MHz HSDS 时钟可能会产生大量杂散和混频产物，因
此将该HSDS 时钟放置在与其他通道交互最弱的CLKOUT8 上。
9.2.2.1 器件选择
在工具中输入所需的频率。本设计中，VCO0 和 VCO1 均满足设计要求。VCO0 的 VCO 性能相对于 VCO1 有一
定提升。在这种情况下，选择VCO0 可改善12kHz 至20MHz 集成范围内的RMS 抖动。
9.2.2.2 器件配置和仿真
这些工具会自动配置仿真以满足给定的输入和输出频率要求，并对其他参数做出假设以提供一些默认仿真。但
是，用户可以选择进行调整以更准确地对其应用进行仿真。例如：
• 输入外部VCXO（甚至可能外部VCO）使用的器件的VCO 增益。
• 调整电荷泵电流以帮助选择环路滤波器元件。电荷泵电流越低，元件就越小，但可能增加泄漏的影响，并且在
最低值时会降低PLL 相位噪声性能。
• Clock Architect 允许为参考或VCXO 块加载自定义相位噪声图。通常会为CLKin 输入自定义相位噪声图，以
将参考相位噪声与器件相匹配；还可以提供VCXO 的相位噪声图，以匹配所用的VCXO 的性能。为了改善仿
真精度和优化环路滤波器设计，请务必加载这些自定义噪声曲线以在实际应用中使用。
• PLLatinum™ 仿真工具也可用于设计和仿真环路滤波器。
9.2.2.3 器件设置
频率规划
• 偶数时钟输出具有最简单的输出路径和最低的本底噪声，因此选择了偶数时钟输出。
• 由于使用了CLKOUT4，因此应当不使用CLKOUT6 和CLKOUT7，或者至少为它们分配与CLKOUT4 相同的
频率。
• 由于使用了CLKOUT8，因此应当不使用CLKOUT10 和CLKOUT11，或者至少为它们分配与CLKOUT8 相同
的频率。
输出格式
• 为983.04MHz 和2949.12MHz 时钟选择CML 和LVPECL 以降低本底噪声
• 为122.88MHz 时钟选择CMOS 以降低电流消耗
编程
• 使用时钟设计工具配置时，需要使用此信息手动更新TICS Pro 软件以满足应用要求。
• 为了获得最佳性能，可以设置输入和输出驱动电平位。在CLKout2_3_IDL = 1 和CLKout2_3_ODL = 1 时可以
实现最佳本底噪声性能。
• 在高性能旁路模式下，CLKoutX_Y_ODL 位对偶数时钟输出没有影响。
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9.2.3 应用曲线
-80
-85
OSCOUT
CLKOUT8
CLKOUT0
CLKOUT2
CLKOUT4
-90
-95
-100
-105
-110
-115
-120
-125
-130
-135
-140
-145
-150
-155
-160
-165
-170
1x102
1x103
1x104
1x105
1x106
1x107
1x108
Offset (Hz)
图9-19. 偏移与相位噪声间的关系
表9-3. 偏移与相位噪声间的关系
相位噪声(dBc/Hz)
频率
(MHz)
抖动
(fs)
输出电压
格式
100Hz
1kHz
10kHz
100kHz
1MHz
10MHz
向下取整
OSCO
122.88
LVCMOS
132.2
87.7
-111.8
-137.3
-148.3
-144.4
-154.0
-155.4
-155.9
-156.0
HSDS
(8mA)
CLKOUT8
122.88
245.76
983.04
2949.12
-111.7
-98.0
-92.7
-81.4
-134.7
-127.6
-115.9
-106.5
-146.4
-139.1
-128.2
-118.8
-157.2
-154.1
-141.4
-132.0
-162.7
-161.9
-157.4
-154.7
-162.8
-162.6
-159.4
-158.0
LVPECL
(2Vpp)
CLKOUT0
CLKOUT2
CLKOUT4
70.0
67.1
65.4
-137.2
-125.7
-116.3
LVPECL
(1.6Vpp)
CML
(32mA)
9.3 系统示例
9.3.1 系统级方框图
图9-20 和图9-21 显示了时钟和电源的外部电路。
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150
0.1 ꢀF
CLKOUT2_P
CLKOUT2_N
LVPECL
JESD204B clock
to ADC
CLKin_SEL0
CLKin_SEL1
STATUS_LD1
STATUS_LD2
0.1 ꢀF
50
150
50
To Host
processor
LCPECL
SYNC
RESET
CS#
CLKOUT3_P
CLKOUT3_N
JESD204B
SYSREF clock to
ADC
50
SCK
240
50
0.1 ꢀF
SDIO
CLKOUT4_P/6_P
CLKOUT4_N/6_N
2x LVPECL
JESD204B clocks
to DAC
Recovered
Reference
Clock
0.1 ꢀF
0.1 ꢀF
CLKIN0_P
240
240
CLKIN0_N
50
0.1 ꢀF
2x LVPECL
JESD204B
SYSREF clocks
to DAC
0.1 ꢀF
CLKOUT5_P/7_P
CLKOUT5_N/7_N
IC
0.1 ꢀF
0.1 ꢀF
CLKIN1_P
CLKIN1_N
240
560
0.1 ꢀF
CLKOUT8_P/10_P
CLKOUT8_N/10_N
2x LVDS clocks to
FPGA
100
0.1 ꢀF
TCXO
CLKOUT9_P
CLKOUT9_N
0.1 ꢀF
1x LVDS JESD204B
clock to FPGA
CLKOUT11_P
CLKOUT11_N
1x LVDS JESD204B
SYSREF clock to
FPGA
0.1 ꢀF
0.1 ꢀF
OSCIN_P
OSCIN_N
CLKOUT0_P/12_P
CLKOUT0_N/12_N
R
term
CLKOUT1_P/13_P
COKOUT1_N/13_N
VCXO
240
LDOBYP1
LDOBYP2
0.1 ꢀF
OSCOUT_P
PSCPIT+M
LVPECL OSCout
clocks to PLL
references
0.1 ꢀF
10 ꢀF
0.1 ꢀF
240
OSCout on at startup
OSCout LVPECL only
PLL1 Loop Filter
supports 240 emi er
resistors
Up to 15 total di eren al
clocks
4 clock outputs unused in
above design
PLL2 External
Loop Filter
图9-20. 示例应用- 系统原理图（不包括电源）
图 9-20 显示主参考时钟输入为 CLKin0/0*。一个辅助参考时钟驱动 CLKin1/1*。两个时钟均描述为交流耦合驱动
器。连接到 OSCin/OSCin* 端口的 VCXO 配置为交流耦合单端驱动器。任何输入端口（CLKin0/0*、CLKin1/1*、
CLKin2/2*、OSCin/OSCin*）都可以配置为差分或单端。
PLL1 的环路滤波器配置为二阶无源滤波器，而 PLL2 的环路滤波器配置为四阶无源滤波器（使用内部三阶和四阶
元件）。通常，对于 PLL1，无需将滤波器增大到 2 阶以上。PLL2 支持通过软件编程来控制三阶和四阶元件。
PLLatinum Sim 可用于计算实现卓越相位噪声所需的环路滤波器值。
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所有 LVPECL 时钟输出均与 0.1µF 电容器进行交流耦合。一些 LVPECL 输出用 240kΩ 发射极电阻器表示，一些
用 150kΩ 发射极电阻器来表示。LVPECL 时钟输出可使用 120Ω 至 240Ω 之间的发射极电阻器。OSCout
LVPECL 格式仅支持 240Ω 发射极电阻器，图中显示了 240Ω 发射极电阻器。LCPECL SYSREF 输出为直流耦
合，其端接值与电气特性中为 LCPECL 指定的条件相匹配。JESD204B 和 JESD204C LVDS 输出为直流耦合。
未使用的输出保持悬空状态。
PCB 设计会影响串扰性能。与松散耦合时钟布线相比，紧密耦合时钟布线的串扰更小。接近其他时钟布线会影响
串扰。
PLL Supply Plane
VCC1
VCO LDO
FB
VCC5
Digital
VCC6
PLL1
10 µF, 1 µF, 0.1 µF
VCC7
OSCOUT/CLKIN2
FB
FB
0.1 µF
0.1 µF
0.1 µF
VCC8
VCC10
VCC9
1 µF, 0.1 µF, 10 nF
OSCIN
FB
0.1 µF
LDO
LP3878-ADJ
PLL2 N Divider
FB
0.1 µF
0.1 µF
0.1 µF
1 µF
IC
PLL2 CP
FB = Ferrite
bead
FB
0.1 µF
VCC4
CLKOUT2/3
FB
FB
Example
Frequency 1
(245.76 MHz)
Clock
Supply
Plane
VCC2
Clock Group 0
CLKOUT0/1/12/13
FB
FB
FB
Example
Frequency 2
(983.04 MHz)
VCC11
1 µF
1 µF
Clock Group 2
CLKOUT4/5/6/7
Do not directly copy schema c. This
is for example frequency plan only.
VCC12
VCC13
Clock Group 3
CLKOUT8/9/10/11
Example
Frequency 3
(122.88MHz)
Recommenda on is to group supplies
by same frequency and share a ferrite
bead among outputs of the same
frequency.
Example
Frequency 4
(10.24 MHz)
SYSREF Divider
图9-21. 示例应用- 电源系统原理图
图 9-21 显示了一个示例去耦和旁路方案，该方案可应用于图 9-20 中所示的配置。以虚线绘制的元件是可选的。
这些示例设计中使用了两个电源平面，一个用于时钟输出，另一个用于 PLL 电路。通过将具有相同频率或可以耐
受不同频率输出之间潜在串扰的 CLKout 的时钟输出 Vcc 引脚连接在一起，可以减少去耦元件数。在这两个示例
中，因为没有使用时钟组 0 的输出，VCC2 和 VCC11 可以连接在一起。PCB 设计会影响电源的阻抗。过孔和布
线会增加电源的阻抗。确保实现良好的直接返回电流路径。
9.4 电源相关建议
9.4.1 电流消耗
电流消耗随输出数量和输出格式的变化而显著变化。可以通过TI TICSPro 软件来计算该值。
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9.5 布局
9.5.1 热管理
功耗非常高，需要注意热管理。出于可靠性和性能原因，芯片温度应限制为最高 125°C。也就是说，根据估算，
TA（环境温度）加上器件功耗乘以RθJA 不应超过125°C。
9.5.2 布局指南
通常，牢记以下通用指南很有用。
• 封装外周上的GND 引脚可以在封装上布线回DAP
• 确保器件上的DAP 通过多个通孔良好接地。
• 使用低损耗介电材料，例如Rogers 4350B，以获得出色输出功率。
• 对于电源旁路，隔离每个时钟组。
除此之外，输出的布线也有特殊的考虑。输出分为几个输出组。
• 时钟组0：CLKOUT0、CLKOUT1、CLKOUT12、CLKOUT13
• 时钟组1：CLKOUT2、CLKOUT3
• 时钟组2：CLKOUT4、CLKOUT5、CLKOUT6、CLKOUT7
• 时钟组3：CLKOUT8、CLKOUT9、CLKOUT10、CLKOUT11
最好用铁氧体磁珠隔离这些时钟组引脚的电源引脚，以防止输出之间发生串扰，尤其是在输出组具有不同频率的
情况下。如果可以灵活地规划哪些频率进入哪些输出，可以通过将不同的频率放在不同的输出组中（而不是将它
们放在同一输出组中）来更大限度减少串扰。
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9.5.3 布局示例
图9-22. 顶层
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Emi er resistors for
LVPECL can be put on
back side of the board.
Resistors, Ferrite
Beads, and
Capacitors on back
side of board
provide power
supply ltering
图9-23. 底层
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10 器件和文档支持
10.1 器件支持
10.1.1 开发支持
10.1.1.1 时钟树架构
部件选择、环路滤波器设计、仿真。
要运行在线的时钟树架构工具，请转到时钟树架构。
10.1.1.2 PLLatinum 仿真
支持环路滤波设计和仿真。所有仿真均针对单环路。要执行双环路仿真，必须加载第一次 PLL 仿真的结果作为第
二次PLL 仿真的基准。
要下载PLLatinum™ 仿真工具，请转到www.ti.com/tool/PLLATINUMSIM-SW
10.1.1.3 TICS Pro
EVM 编程软件。还可用于生成寄存器映射，以便进行编程和计算当前功耗估计值。
如需TICS Pro，请访问www.ti.com.cn/tool/cn/TICSPRO-SW
10.2 文档支持
10.2.1 相关文档
请参阅如下相关文档：
• AN-912 通用数据传输参数及其定义(SNLA036)
10.3 接收文档更新通知
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击订阅更新 进行注册，即可每周接收产品信息更
改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
10.4 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
10.5 商标
PLLatinum™ and TI E2E™ are trademarks of Texas Instruments.
所有商标均为其各自所有者的财产。
10.6 静电放电警告
静电放电(ESD) 会损坏这个集成电路。德州仪器(TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理
和安装程序，可能会损坏集成电路。
ESD 的损坏小至导致微小的性能降级，大至整个器件故障。精密的集成电路可能更容易受到损坏，这是因为非常细微的参
数更改都可能会导致器件与其发布的规格不相符。
10.7 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
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11 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。数据如有变更，恕不另行通知，也不会对此文档进行修订。
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PACKAGE OPTION ADDENDUM
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7-May-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
LMK04368MPAPTEP
ACTIVE
HTQFP
PAP
64
250
RoHS & Green
NIPDAU
Level-3-260C-168 HR
-55 to 125
LMK04368
MPAPEP
Samples
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
Addendum-Page 1
PACKAGE OUTLINE
TM
PAP0064E
PowerPAD TQFP - 1.2 mm max height
SCALE 1.300
PLASTIC QUAD FLATPACK
10.2
9.8
B
NOTE 3
64
49
PIN 1 ID
1
48
10.2
9.8
12.2
TYP
11.8
NOTE 3
16
33
17
32
A
0.27
64X
60X 0.5
0.17
0.08
C A B
4X 7.5
C
SEATING PLANE
1.2 MAX
(0.127)
TYP
SEE DETAIL A
17
32
0.25
GAGE PLANE
(1)
33
16
0.15
0.05
0.08 C
0 -7
0.75
0.45
65
6.08
4.67
DETAIL A
A
17
TYPICAL
1
48
49
64
4228332/A 01/2022
PowerPAD is a trademark of Texas Instruments.
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs.
4. Strap features may not be present.
5. Reference JEDEC registration MS-026.
www.ti.com
EXAMPLE BOARD LAYOUT
TM
PAP0064E
PowerPAD TQFP - 1.2 mm max height
PLASTIC QUAD FLATPACK
(
8)
NOTE 8
(
6.08)
SYMM
SOLDER MASK
49
64
DEFINED PAD
64X (1.5)
(R0.05)
TYP
1
48
64X (0.3)
65
(11.4)
SYMM
(1.3 TYP)
60X (0.5)
33
16
(
0.2) TYP
VIA
METAL COVERED
BY SOLDER MASK
17
32
SEE DETAILS
(1.3 TYP)
(11.4)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:6X
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
OPENING
METAL
EXPOSED METAL
EXPOSED METAL
METAL UNDER
SOLDER MASK
SOLDER MASK
OPENING
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4228332/A 01/2022
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
8. This package is designed to be soldered to a thermal pad on the board. See technical brief, Powerpad thermally enhanced package,
Texas Instruments Literature No. SLMA002 (www.ti.com/lit/slma002) and SLMA004 (www.ti.com/lit/slma004).
9. Vias are optional depending on application, refer to device data sheet. It is recommended that vias under paste be filled,
plugged or tented.
10. Size of metal pad may vary due to creepage requirement.
www.ti.com
EXAMPLE STENCIL DESIGN
TM
PAP0064E
PowerPAD TQFP - 1.2 mm max height
PLASTIC QUAD FLATPACK
(
6.08)
BASED ON 0.125
THICK STENCIL
SYMM
SEE TABLE FOR
DIFFERENT OPENINGS
FOR OTHER STENCIL
THICKNESSES
64
49
64X (1.5)
1
48
64X (0.3)
(R0.05) TYP
SYMM
65
(11.4)
60X (0.5)
33
16
METAL COVERED
BY SOLDER MASK
17
32
(11.4)
SOLDER PASTE EXAMPLE
EXPOSED PAD
100% PRINTED SOLDER COVERAGE BY AREA
SCALE:6X
STENCIL
THICKNESS
SOLDER STENCIL
OPENING
0.1
6.80 X 6.80
6.08 X 6.08 (SHOWN)
5.55 X 5.55
0.125
0.15
0.175
5.14 X 5.14
4228332/A 01/2022
NOTES: (continued)
11. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
12. Board assembly site may have different recommendations for stencil design.
www.ti.com
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TI“按原样”提供技术和可靠性数据（包括数据表）、设计资源（包括参考设计）、应用或其他设计建议、网络工具、安全信息和其他资源，
不保证没有瑕疵且不做出任何明示或暗示的担保，包括但不限于对适销性、某特定用途方面的适用性或不侵犯任何第三方知识产权的暗示担
保。
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邮寄地址：Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
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相关型号：
SI9130DB
5- and 3.3-V Step-Down Synchronous ConvertersWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
VISHAY
SI9135LG-T1
SMBus Multi-Output Power-Supply ControllerWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
VISHAY
SI9135LG-T1-E3
SMBus Multi-Output Power-Supply ControllerWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
VISHAY
SI9135_11
SMBus Multi-Output Power-Supply ControllerWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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SI9136_11
Multi-Output Power-Supply ControllerWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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SI9130CG-T1-E3
Pin-Programmable Dual Controller - Portable PCsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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SI9130LG-T1-E3
Pin-Programmable Dual Controller - Portable PCsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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SI9130_11
Pin-Programmable Dual Controller - Portable PCsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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SI9137
Multi-Output, Sequence Selectable Power-Supply Controller for Mobile ApplicationsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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SI9137DB
Multi-Output, Sequence Selectable Power-Supply Controller for Mobile ApplicationsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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SI9137LG
Multi-Output, Sequence Selectable Power-Supply Controller for Mobile ApplicationsWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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SI9122E
500-kHz Half-Bridge DC/DC Controller with Integrated Secondary Synchronous Rectification DriversWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
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