OPA2192IDGKT [TI]

具有 e-trim 的 36V、精密、RRIO、低失调电压、低输入偏置电流运算放大器 | DGK | 8 | -40 to 125;


型号：	OPA2192IDGKT
厂家：	TEXAS INSTRUMENTS
描述：	具有 e-trim 的 36V、精密、RRIO、低失调电压、低输入偏置电流运算放大器 \| DGK \| 8 \| -40 to 125 放大器光电二极管运算放大器
文件：	总55页 (文件大小：3469K)
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OPA192, OPA2192, OPA4192

ZHCSBX9E –DECEMBER 2013–REVISED NOVEMBER 2015

OPAx192 36V 低失调电压、低输入偏置电流、

轨到轨输入/输出精密运算放大器，具有 e-trim™

1 特性

3 说明

•

低失调电压：±5µV

OPAx192 系列（OPA192、OPA2192 和 OPA4192）

是新一代 36V e-trim 运算放大器。

低失调电压漂移：±0.2µV/°C

低噪声：1kHz 时为 5.5nV/√Hz

高共模抑制：140dB

这些器件具有卓越的直流精度和交流性能，包括轨到轨

输入/输出、低偏移（典型值：±5μV）、低零漂（典型

值：±0.2µV/°C）和 10MHz 带宽。

低偏置电流：±5pA

轨到轨输入和输出

OPA192 系列拥有诸多独一无二的特性，例如电源轨

的差分输入电压范围、高输出电流 (±65mA)、高达

1nF 的高容性负载驱动以及高压摆率 (20V/µs)，是稳

健耐用的高性能运算放大器，适用于各种高压的工业级

应用。

高带宽：10MHz GBW

高压摆率：20V/µs

低静态电流：每个放大器 1mA

宽电源电压范围：±2.25V 至 ±18V，4.5V 至 36V

已过滤电磁干扰 (EMI)/射频干扰 (RFI) 的输入

达到电源轨的差分输入电压范围

高容性负载驱动能力：1nF

工业标准封装：

OPA192 系列运算放大器采用标准封装，在 -40°C 至

+125°C 的额定温度范围内工作。

器件信息⁽¹⁾

–

单通道电源版本采用 SOIC-8、SOT-23-5 和

VSSOP-8 封装

器件型号

封装

封装尺寸（标称值）

SOIC (8)中的脚注 2 4.90mm × 3.90mm

–

双通道电源版本采用 SOIC-8 和 VSSOP-8 封装

OPA192

SOT-23 (5)

VSSOP (8)

SOIC (8)

2.90mm × 1.60mm

3.00mm × 3.00mm

4.90mm × 3.90mm

3.00mm × 3.00mm

8.65mm x 3.90mm

5.00mm x 4.40mm

四通道电源版本采用 SOIC-14 和 TSSOP-14 封

装

OPA2192

OPA4192

VSSOP (8)

SOIC (14)

TSSOP (14)

2 应用

•

多路复用数据采集系统

测试和测量设备

(1) 要了解所有可用封装，请参见数据表末尾的封装选项附录。

高分辨率模数转换器 (ADC) 驱动器放大器

逐次逼近寄存器 (SAR) ADC 基准缓冲器

可编程逻辑控制器

高侧和低侧电流检测

高精度比较器

OPA192 应用于高压多路复用数据采集系统

Analog Inputs

REF3140

RC Filter

OPA350

RC Filter

Bridge Sensor

Thermocouple

Reference Driver

Gain Network

OPA192

4:2

MUX

REF

OPA192

V_INP

Gain Network

Antialiasing

Filter

OPA192

ADS8864

Current Sensing

Photo

V_INM

Detector

LED

High-Voltage Multiplexed Input

High-Voltage Level Translation

VCM

Optical Sensor

An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,

intellectual property matters and other important disclaimers. PRODUCTION DATA.

English Data Sheet: SBOS620

OPA192, OPA2192, OPA4192

ZHCSBX9E –DECEMBER 2013–REVISED NOVEMBER 2015

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8.1 概述......................................................................... 23

8.2 功能框图.................................................................. 23

8.3 特性说明................................................................. 24

8.4 器件功能模式........................................................... 30

应用和实现............................................................. 31

9.1 应用信息.................................................................. 31

9.2 典型应用................................................................. 31

特性.......................................................................... 1

应用.......................................................................... 1

说明.......................................................................... 1

修订历史记录 ........................................................... 2

引脚配置和功能........................................................ 4

规格.......................................................................... 6

6.1 绝对最大额定值......................................................... 6

6.2 ESD 额定值............................................................... 6

6.3 建议的工作条件......................................................... 6

6.4 热性能信息：OPA192 ............................................... 7

6.5 热性能信息：OPA2192............................................. 7

6.6 热性能信息：OPA4192............................................. 7

6.7 电气特性：V_S= ±4V 至 ±18V (V_S= +8V 至 +36V)... 8

10 电源相关建议......................................................... 35

11 布局 ....................................................................... 35

11.1 布局准则................................................................ 35

11.2 布局示例................................................................ 35

12 器件和文档支持 ..................................................... 37

12.1 器件支持................................................................ 37

12.2 文档支持................................................................ 37

12.3 相关链接................................................................ 37

12.4 社区资源................................................................ 37

12.5 商标....................................................................... 37

12.6 静电放电警告......................................................... 38

12.7 Glossary................................................................ 38

13 机械、封装和可订购信息....................................... 38

6.8 电气特性：V_S= ±2.25V 至 ±4V（V_S= +4.5V 至

+8V）....................................................................... 10

6.9 典型特性.................................................................. 12

6.10 典型特性................................................................ 13

参数测量信息 ......................................................... 21

7.1 输入失调电压漂移 ................................................... 21

详细说明................................................................ 23

4 修订历史记录

注：之前版本的页码可能与当前版本有所不同。

Changes from Revision D (September 2015) to Revision E

Page

•

已将 PW 封装从产品预览改为量产数据.................................................................................................................................. 1

将 PW 封装添加到输入失调电压漂移测试条件中.................................................................................................................... 6

将 PW 封装条件添加到图 8 ................................................................................................................................................ 13

将 PW 封装条件添加到图 10 .............................................................................................................................................. 13

将 PW 封装条件添加到图 52 .............................................................................................................................................. 21

更改图 71 以修正键入错误.................................................................................................................................................... 36

Changes from Revision C (March 2015) to Revision D

Page

•

已将器件状态改为量产数据；OPA4192 发布为量产数据 ....................................................................................................... 1

删除了器件信息表................................................................................................................................................................... 1

已删除引脚配置和功能一节中的脚注 2 ................................................................................................................................... 4

更改 ESD 等级表：增加修正的 OPA4192 CDM 规格 ............................................................................................................ 6

增加频率响应、串扰参数到电气特性：V_S= ±4V 至 ±18V 表 .............................................................................................. 6

增加频率响应、串扰参数到电气特性：V_S= ±2.25V 至 ±4V 表 ........................................................................................... 6

更改典型特性为电流标准（将图形的曲线和表分成单独的部分以符合 SDS 要求） ........................................................... 12

将串扰与频率行添加到表 1 .................................................................................................................................................. 12

增加图 48 ............................................................................................................................................................................ 20

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Changes from Revision B (March 2014) to Revision C

Page

•

在 ESD 等级表中增加针对 OPA2192、OPA4192 的 CDM 行 ............................................................................................... 6

更改 V_CM≥ (V+) – 1.5V 测试条件的输入失调电压值............................................................................................................... 6

更改 V_CM= (V+) – 1.5V 测试条件输入失调电压参数典型规格 ............................................................................................... 6

更改 dV_OS/dT 参数的测试条件 ................................................................................................................................................ 6

更改 V_CM= (V+) – 3V 测试条件的输入失调电压最大值和测试条件 ........................................................................................ 6

更改 V_CM= (V+) – 1.5V 测试条件的输入失调电压值和测试条件 ............................................................................................ 6

更改 V_CM= (V+) – 1.5V 测试条件的输入失调电压参数典型规格 ............................................................................................ 6

更改 dV_OS/dT 参数的测试条件 ............................................................................................................................................... 6

在布局指南一节的最后一个项目符号中增加文本 .................................................................................................................. 35

Changes from Revision A (January 2014) to Revision B

Page

•

已添加“ESD 额定值”和“建议运行条件”表，参数测量信息，应用和实施，电源相关建议以及器件和文档支持部分，并

已移动现有部分....................................................................................................................................................................... 1

已将所有 OPA192 和 OPA2192 封装改为量产数据。............................................................................................................ 1

已根据最新标准更改了封装名称；将所有 MSOP 更改为 VSSOP，所有 SO 更改为 SOIC，所有 SOT23 更改为 SOT........ 1

删除了 DCK 封装引脚配置...................................................................................................................................................... 4

增加有关 OPA192 DBV 和 DGK 封装的热性能信息............................................................................................................... 6

增加 OPA2192 和 OPA4192 热性能信息表 ........................................................................................................................... 6

在输入失调电压参数中增加包含附加测试条件的行................................................................................................................. 6

更改输入失调电压漂移参数 .................................................................................................................................................... 6

更改 CMRR 测试条件 ............................................................................................................................................................ 6

在输入失调电压参数中增加包含附件测试条件的行................................................................................................................. 6

更改输入失调电压漂移参数..................................................................................................................................................... 6

更改 PSSR 参数 .................................................................................................................................................................... 6

更改 CMRR 测试条件 ............................................................................................................................................................ 6

增加输出一节 .......................................................................................................................................................................... 6

将典型特性曲线添加到表 1 .................................................................................................................................................. 12

在典型特性条件行中增加 T_A= 25°C .................................................................................................................................... 12

将九个新的直方图从图 2 添加到图 10 .................................................................................................................................. 13

更改图 11 以显示更多单元.................................................................................................................................................... 13

已更改图 19 .......................................................................................................................................................................... 15

在应用信息一节增加文本 ...................................................................................................................................................... 31

更改布局准则一节中的文本................................................................................................................................................... 35

•

Changes from Original (December 2013) to Revision A

Page

•

更改 16 位精度多路复用数据采集系统一节的第一段........................................................................................................... 31

更改图 66 和标题 .................................................................................................................................................................. 31

更改 TIDU181 参考设计标题 ................................................................................................................................................ 32

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5 引脚配置和功能

DBV 封装：OPA192

5 引脚 SOT

D 和 DGK 封装：OPA2192

8 引脚 SOIC 和 VSSOP

俯视图

V+

OUT

V-

OUT A

-IN A

+IN A

V-

V+

OUT B

-IN B

+IN B

-IN

+IN

D 和 DGK 封装：OPA192

8 引脚 SOIC 和 VSSOP

俯视图

D 和 PW 封装：OPA4192

14 引脚 SOIC 和 TSSOP

俯视图

NC⁽¹⁾

-IN

+IN

V-

NC⁽¹⁾

V+

OUT A

-IN A

+IN A

V+

14 OUT D

13 -IN D

12 +IN D

11 V-

OUT

NC⁽¹⁾

+IN B

-IN B

OUT B

10 +IN C

-IN C

OUT C

(1) NC = 没有与内部电路连接。

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引脚功能：OPA192

引脚

OPA192

I/O

说明

名称

D (SOIC)，

DGK (VSSOP)

DBV (SOT)

+IN

–IN

OUT

V+

同相输入

反相输入

1、5、8

—

没有与内部电路连接（可以悬空处理）

输出

正电源（最高）

负电源（最低）

V–

引脚功能：OPA2192 和 OPA4192

引脚

OPA2192

OPA4192

I/O

说明

名称

D (SOIC)，

DGK (VSSOP)

PW (TSSOP)

+IN A

+IN B

+IN C

+IN D

–IN A

–IN B

–IN C

–IN D

OUT A

OUT B

OUT C

OUT D

V+

同相输入，通道 A

同相输入，通道 B

同相输入，通道 C

同相输入，通道 D

反相输入，通道 A

反相输入，通道 B

反相输入，通道 C

反相输入，通道 D

输出，通道 A

—

输出，通道 B

—

输出，通道 C

输出，通道 D

正电源（最高）

负电源（最低）

V–

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6 规格

6.1 绝对最大额定值

在自然通风温度范围内测得（除非另有说明）⁽¹⁾

最小值

最大值

单位

±20

电源电压，V_S= (V+) – (V–)

（40，单通道电源）

共模

差分

(V–) – 0.5

(V+) + 0.5

(V+) – (V–) + 0.2

±10

电压

电流

信号输入引脚

输出短路⁽²⁾

工作

连续

温度范围

结温

–55

-65

150

°C

储存温度，T_stg

(1) 超出这些列出的绝对最大额定值可能会对器件造成永久损坏。这些仅为在极端额定值下的工作情况，这不表示在这些条件下以及其它在超

出推荐的操作条件下的任何其它操作时，器件能够功能性操作. 在绝对最大额定值条件下长时间运行会影响器件可靠性。

(2) 对地短路，每个封装含一个放大器。

6.2 ESD 额定值

值

单位

V_(ESD)

静电放电

人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001⁽¹⁾

充电器件模型 (CDM)，符合 JEDEC 规范 JESD22-C101⁽²⁾

±4000

OPA192

V_(ESD)

±1000

±750

±500

OPA2192

V_(ESD)

OPA4192

V_(ESD)

(1) JEDEC 文档 JEP155 规定：500V HBM 能够在标准 ESD 控制流程下安全生产。

(2) JEDEC 文档 JEP157 规定：250V CDM 能够在标准 ESD 控制流程下安全生产。

6.3 建议的工作条件

在自然通风条件下的工作温度范围内（除非另有说明）

最小值

4.5 (±2.25)

-40

标称值

最大值

36 (±18)

+125

单位

电源电压，V_S= (V+) – (V–)

额定温度范围

°C

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6.4 热性能信息：OPA192

OPA192

热指标⁽¹⁾

D (SOIC)

8 引脚

115.8

60.1

DBV (SOT)

5 引脚

158.8

60.7

DGK (VSSOP)

8 引脚

180.4

单位

R_θJA

结至环境热阻

°C/W

R_θJC(top)

R_θJB

结至芯片外壳（顶部）热阻

结至电路板热阻

67.9

56.4

44.8

102.1

ψ_JT

结至顶部的特征参数

结至电路板的特征参数

结至芯片外壳（底部）热阻

12.8

1.6

10.4

ψ_JB

55.9

4.2

100.3

R_θJC(bot)

不适用

(1) 有关传统和新热指标的更多信息，请参阅应用报告《半导体和 IC 封装热指标》。

6.5 热性能信息：OPA2192

OPA2192

DGK (VSSOP)

热指标⁽¹⁾

D (SOIC)

单位

8 引脚

107.9

53.9

8 引脚

158

R_θJA

结至环境热阻

°C/W

R_θJC(top)

R_θJB

结至芯片外壳（顶部）热阻

结至电路板热阻

48.6

78.7

3.9

48.9

ψ_JT

结至顶部的特征参数

结至电路板的特征参数

结至芯片外壳（底部）热阻

6.6

ψ_JB

48.3

77.3

不适用

R_θJC(bot)

不适用

(1) 有关传统和新热指标的更多信息，请参阅应用报告《半导体和 IC 封装热指标》。

6.6 热性能信息：OPA4192

OPA4192

热指标⁽¹⁾

D (SOIC)

14 引脚

86.4

PW (TSSOP)

14 引脚

92.6

单位

R_θJA

结至环境热阻

°C/W

R_θJC(top)

R_θJB

结至芯片外壳（顶部）热阻

结至电路板热阻

46.3

27.5

41.0

33.6

ψ_JT

结至顶部的特征参数

结至电路板的特征参数

结至芯片外壳（底部）热阻

11.3

1.9

ψ_JB

40.7

33.1

R_θJC(bot)

不适用

(1) 有关传统和新热指标的更多信息，请参阅应用报告《半导体和 IC 封装热指标》。

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6.7 电气特性：V_S= ±4V 至 ±18V (V_S= +8V 至 +36V)

T_A= +25°C 时，V_CM= V_OUT= V_S/ 2，并且 R_LOAD= 10kΩ 连接至 V_S/ 2，除非另有说明。

参数

测试条件

最小值

典型值

最大值

单位

失调电压

±5

±8

±25

±50

T_A= 0°C 至 85°C

T_A= -40°C 至 +125°C

±10

±75

V_OS

输入失调电压

µV

±10

±40

V_CM= (V+) – 1.5V

T_A= 0°C 至 85°C

±25

±150

±250

±0.5

±0.8

±1.0

T_A= -40°C 至 +125°C

T_A= 0°C 至 85°C

±50

±0.1

±0.15

±0.1

±0.2

±0.3

仅 D 封装

T_A= -40°C 至 +125°C

T_A= 0°C 至 85°C

dV_OS/dT

输入失调电压漂移

电源抑制比

µV/°C

µV/V

仅 DBV、DGK 和 PW 封装

T_A= -40°C 至 +125°C

PSRR

输入偏置电流

±5

±2

±20

±5

I_B

输入偏置电流

输入偏移电流

T_A=-40°C 至 +125°C

±20

±2

I_OS

噪声

E_n

(V-)-0.1V<V_CM<(V+)-3V

f = 0.1Hz 至 10Hz

f = 100Hz

1.30

输入电压噪声

µV_PP

(V+) – 1.5V < V_CM< (V+) + 0.1V

10.5

5.5

(V-)-0.1V<V_CM<(V+)-3V

f=1kHz

e_n

输入电压噪声密度

nV/√Hz

f = 100Hz

(V+) – 1.5V < V_CM< (V+) + 0.1V

f = 1kHz

12.5

噪声（续）

i_n

输入电流噪声密度

共模电压范围

f=1kHz

1.5

fA/√Hz

输入电压

V_CM

(V–) – 0.1

120

(V+)+0.1

140

126

120

100

(V-)-0.1V<V_CM<(V+)-3V

T_A= -40°C 至 +125°C

114

CMRR

共模抑制比

100

(V+) – 1.5V < V_CM< (V+)

(V+) – 3V < V_CM< (V+) – 1.5V

请参阅典型特性

输入阻抗

Z_ID

差分

共模

100 || 1.6

1 || 6.4

MΩ || pF

10¹³Ω ||

Z_IC

开环增益

120

134

126

140

134

(V–) + 0.6V < V_O< (V+) –

0.6V，R_LOAD= 2kΩ

T_A= -40°C 至 +125°C

114

126

120

A_OL

开环电压增益

(V–) + 0.3V < V_O< (V+) –

0.3V，R_LOAD= 10kΩ

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电气特性：V_S= ±4V 至 ±18V (V_S= +8V 至 +36V) (continued)

T_A= +25°C 时，V_CM= V_OUT= V_S/ 2，并且 R_LOAD= 10kΩ 连接至 V_S/ 2，除非另有说明。

参数

测试条件

最小值

典型值

最大值

单位

频率响应

GBW

单位带宽增益积

压摆率

MHz

V/µs

G = 1，10V阶跃

达 0.01%

V _S= ±18V，G = 1，10V 阶跃

1.4

V _S= ±18V，G = 1，5V 阶跃

V _S= ±18V，G = 1，10V 阶跃

V _S= ±18V，G = 1，5V 阶跃

0.9

t_s

稳定时间

µs

2.1

达 0.001%

1.8

t_OR

过载恢复时间

V_IN× G = V_S

200

THD+N

总谐波失真 + 噪声

G = 1，f = 1kHz，V_O= 3.5V_RMS

OPA2192 和 OPA4192，在 dc 下

OPA2192 和 OPA4192，f = 100kHz

0.00008%

150

串扰

130

输出

无负载

110

500

正电源轨

负电源轨

R_LOAD= 10kΩ

R_LOAD= 2kΩ

无负载

430

V_O

电压输出摆幅到

R_LOAD= 10kΩ

R_LOAD= 2kΩ

110

500

430

±65

I_SC

短路电流

C_LOAD

Z_O

容性负载驱动

开环输出阻抗

请参阅典型特性

f=1MHz，I_O= 0A，请参阅图 31

375

电源

I_O= 0A

1.2

1.5

I_Q

每个放大器的静态电流

过热保护⁽¹⁾

°C

T_A= –40°C 至 +125°C，I_O= 0A

温度

140

(1) 有关过热保护的详细说明，请参阅过热保护一节。

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6.8 电气特性：V_S= ±2.25V 至 ±4V（V_S= +4.5V 至 +8V）

在T_A= +25°C 时，V_CM= V_OUT= V_S/ 2，并且 R_LOAD= 10kΩ 连接至 V_S/ 2，除非另有说明。

参数

测试条件

最小值

典型值

最大值

单位

失调电压

±5

±8

±25

±50

±75

V_CM= (V+) – 3V

T_A= 0°C 至 85°C

µV

T_A= -40°C 至 +125°C

±10

V_OS

输入失调电压

(V+) – 3.5V < V_CM< (V+) – 1.5V

V_CM= (V+) – 1.5V

请参阅共模电压范围一节

±10

±25

±40

±150

±250

±0.5

±0.8

±1.1

±3

T_A= 0°C 至 85°C

µV

T_A= -40°C 至 +125°C

T_A= 0°C 至 85°C

±50

±0.1

±0.15

±0.1

±0.2

±0.5

±1

V_CM= (V+) – 3V，

仅有D封装

T_A= -40°C 至 +125°C

T_A= 0°C 至 85°C

dV_OS/dT

输入失调电压漂移

电源抑制比

µV/°C

µV/V

V_CM= (V+) – 3V，

仅 DBV、DGK 和 PW 封装

T_A= -40°C 至 +125°C

V_CM= (V+) – 1.5V，T_A= –40°C 至 +125°C

T_A= –40°C 至 +125°C，V_CM= V_S/ 2 – 0.75V

PSRR

输入偏置电流

±5

±2

±20

±5

I_B

输入偏置电流

输入偏移电流

T_A=-40°C 至 +125°C

±20

±2

I_OS

噪声

E_n

(V–) – 0.1V < V_CM< (V+) – 3V，f = 0.1Hz 至 10Hz

(V+) – 1.5V < V_CM< (V+) + 0.1V，f = 0.1Hz 至 10Hz

1.30

输入电压噪声

µV_PP

f = 100Hz

(V-)-0.1V<V_CM<(V+)-3V

10.5

5.5

f=1kHz

e_n

输入电压噪声密度

nV/√Hz

f = 100Hz

(V+) – 1.5V < V_CM< (V+) + 0.1V

f = 1kHz

12.5

1.5

i_n

输入电流噪声密度

共模电压范围

f=1kHz

fA/√Hz

输入电压

V_CM

(V–) – 0.1

(V+)+0.1

110

104

120

100

(V–) – 0.1V < V_CM< (V+) – 3V

T_A= -40°C 至 +125°C

CMRR

共模抑制比

100

(V+) – 1.5V < V_CM< (V+)

T_A= -40°C 至 +125°C

(V+) – 3V < V_CM< (V+) – 1.5V

请参阅典型特性

输入阻抗

Z_ID

差分

共模

100 || 1.6

1 || 6.4

MΩ || pF

10¹³Ω ||

Z_IC

开环增益

110

120

114

126

120

(V–) + 0.6V < V_O< (V+) –

0.6V，R_LOAD= 2kΩ

T_A= -40°C 至 +125°C

100

110

A_OL

开环电压增益

(V–) + 0.3V < V_O< (V+) –

0.3V，R_LOAD= 10kΩ

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电气特性：V_S= ±2.25V 至 ±4V（V_S= +4.5V 至 +8V） (continued)

在T_A= +25°C 时，V_CM= V_OUT= V_S/ 2，并且 R_LOAD= 10kΩ 连接至 V_S/ 2，除非另有说明。

参数

测试条件

最小值

典型值

最大值

单位

频率响应

GBW

单位带宽增益积

压摆率

MHz

V/µs

µs

G = 1，10V阶跃

达 0.01%

t_s

稳定时间

V_S= ±3V，G = 1，5V 阶跃

t_OR

过载恢复时间

V_IN× G = V_S

200

150

130

OPA2192 和 OPA4192，在 dc 下

OPA2192 和 OPA4192，f = 100kHz

串扰

输出

无负载

110

500

正电源轨

负电源轨

R_LOAD= 10kΩ

R_LOAD= 2kΩ

无负载

430

V_O

电源轨的电压输出摆幅

R_LOAD= 10kΩ

R_LOAD= 2kΩ

110

500

430

±65

I_SC

短路电流

C_LOAD

Z_O

容性负载驱动

开环输出阻抗

请参阅典型特性

f=1MHz，I_O= 0A，请参阅图 31

375

电源

1.2

1.5

I_Q

每个放大器的静态电流

过热保护⁽¹⁾

I_O= 0A

°C

T_A= -40°C 至 +125°C

温度

140

(1) 有关过热保护的详细说明，请参阅过热保护一节。

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6.9 典型特性

表 1. 图形列表

说明

失调电压产生分布

图表

图 1 到图 6

图 7 到图 10

图 11

失调电压漂移分布

失调电压与温度间的关系

失调电压与共模电压间的关系

失调电压与电源电压间的关系

开环增益和相位与频率间的关系

闭环增益和相位与频率间的关系

输入偏置电流与共模电压间的关系

全温度范围内输入偏置电流

输出电压摆幅与输出电流间的关系（最大电源电压）

CMRR 和 PSRR 与频率间的关系

CMRR 与温度间的关系

图 12 到图 14

图 15

图 16

图 17

图 18

图 19

图 20

图 21

图 22

PSRR 与温度间的关系

图 23

0.1Hz 至 10Hz 噪声

图 24

输入电压噪声频谱密度与频率间的关系

THD+N 比与频率间的关系

THD+N 与输出摆幅间的关系

静态电流与电源电压间的关系

静态电流与温度间的关系

开环增益与温度间的关系

开环输出阻抗与频率间的关系

小信号过冲与容性负载间的关系（输出阶跃为 100mV）

无相位反转

图 25

图 26

图 27

图 28

图 29

图 30

图 31

图 32，图 33

图 34

正过载恢复

图 35

负过载恢复

图 36

小信号阶跃响应 (100mV)

大信号阶跃响应

图 37, 图 38

图 39

稳定时间

图 40 到图 43

图 44

短路电流与温度间的关系

最大输出电压与频率间的关系

传播延迟上升沿

图 45

图 46

传播延迟下降沿

图 47

串扰与频率

图 48

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6.10 典型特性

T_A= 25°C 时，V_S= ±18V，V_CM= V_S/ 2，R_LOAD= 10kΩ 连接至 V_S/ 2，并且 C_L= 100pF，除非另有说明。

Distribution Taken From 190 Amplifiers

T_A= 125 °C

Distribution Taken From 4715 Amplifiers

Offset Voltage (ꢀV)

Offset Voltage (µV)

C032

C013

图 1. 25°C 下失调电压产生分布图

图 2. 125°C 下失调电压产生分布图

Distribution Taken From 190 Amplifiers

T_A= 85°C

Distribution Taken From 190 Amplifiers

T_A= 0°C

Offset Voltage (µV)

图 3. 85°C 下失调电压产生分布图

图 4. 0°C 下失调电压产生分布图

Distribution Taken From 190 Amplifiers

T_A= -25°C

Distribution Taken From 190 Amplifiers

T_A= -40°C

Offset Voltage (µV)

图 5. -25°C 下失调电压产生分布图

图 6. -40°C 下失调电压产生分布图

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典型特性 (接下页)

T_A= 25°C 时，V_S= ±18V，V_CM= V_S/ 2，R_LOAD= 10kΩ 连接至 V_S/ 2，并且 C_L= 100pF，除非另有说明。

Distribution Taken From 120 Amplifiers

SOIC, T_A= -40°C to +125°C

Distribution Taken From 75 Amplifiers

SOT and VSSOP, T_A= -40°C to +125°C

Offset Voltage Drift (µV/°C)

C013

OPA192ID 和 OPA2192ID

OPA192IDBV、OPA192IDGK、OPA2192IDGK 和 OPA4192IPW

图 7. 失调电压漂移分布图

–40°C 至 +125°C

图 8. 失调电压漂移分布图

–40°C 至 +125°C

Distribution Taken From 120 Amplifiers

SOIC, T_A= 0°C to 85°C

Distribution Taken From 75 Amplifiers

SOT and VSSOP, T_A= 0°C to 85°C

Offset Voltage Drift (µV/°C)

C013

OPA192ID 和 OPA2192ID

OPA192IDBV、OPA192IDGK、OPA2192IDGK 和 OPA4192IPW

图 9. 失调电压漂移分布图

0°C 至 85°C

图 10. 失调电压漂移分布图

0°C 至 85°C

100

190 Typical Units Shown

5 Typical Units Shown

œ25

œ50

œ75

œ100

V_CM= -18.1 V

œ25

œ50

œ75 œ50 œ25

100 125 150

œ20

œ15

œ10

œ5

Temperature (°C)

C001

V_CM(V)

C001

图 11. 失调电压与温度间的关系

图 12. 失调电压与共模电压间的关系

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典型特性 (接下页)

T_A= 25°C 时，V_S= ±18V，V_CM= V_S/ 2，R_LOAD= 10kΩ 连接至 V_S/ 2，并且 C_L= 100pF，除非另有说明。

200

150

100

5 Typical Units Shown

V_S= ±2.25 V

V_CM= +18.1 V

V_CM= -18.1 V

œ50

œ100

œ150

œ200

œ25

œ50

œ75

œ100

P-Channel

N-Channel

V_CM= +2.35 V

N-Channel

V_CM= -2.35 V

Transition

P-Channel

œ2.5 œ2.0 œ1.5 œ1.0 œ0.5 0.0 0.5 1.0 1.5 2.0 2.5

12.5

13.5

14.5

15.5

16.5

17.5

18.5

V_CM(V)

C001

图 13. 失调电压与共模电压间的关系

图 14. 失调电压与共模电压间的关系

140.0

180

10 Typical Units Shown

V_S= ±2.25 V to ±18 V

C_LOAD= 15 pF

120.0

100.0

80.0

60.0

40.0

20.0

0.0

Open-loop Gain

135

Phase

œ10

œ20

œ30

œ40

œ50

œ20.0

0.0 2.0 4.0 6.0 8.0 10.0 12.0 14.0 16.0 18.0 20.0

100

10k 100k 1M

10M 100M

C004

V_SUPPLY(V)

C001

Frequency (Hz)

图 15. 失调电压与电源电压间的关系

图 16. 开环增益和相位与频率间的关系

60.0

40.0

20.0

0.0

G = -100

G = +1

G = -1

I_B-

G = -10

I_B+

œ5

œ10

œ15

œ20

œ20.0

1000

10k

100k

10M

œ18.0

œ9.0

0.0

9.0

18.0

C003

Frequency (Hz)

V_CM(V)

C001

图 17. 闭环增益和相位与频率间的关系

图 18. 输入偏置电流与共模电压间的关系

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典型特性 (接下页)

T_A= 25°C 时，V_S= ±18V，V_CM= V_S/ 2，R_LOAD= 10kΩ 连接至 V_S/ 2，并且 C_L= 100pF，除非另有说明。

6000

5000

4000

3000

2000

1000

(V-) + 5

(V-) + 4

(V-) + 3

(V-) + 2

(V-) + 1

(V-)

I_B+

I_{B -}

I_os

+125°C

-40°C

I_os

œ1000

(V-) - 1

œ75 œ50 œ25

75 100 125 150 175

I_out(mA)

Temperature (°C)

C001

图 19. 全温度范围内输入偏置电流

图 20. 输出电压摆幅与输出电流间的关系（最大电源电压）

160.0

140.0

120.0

100.0

80.0

60.0

40.0

20.0

0.0

V_S= ±2.25 V, V_CM= V+ - 3 V

œ2

V_S= ±18 V, V_CM= 0 V

œ4

+PSRR

CMRR

-PSRR

œ6

œ8

œ10

100

10k

100k

œ75 œ50 œ25

100 125 150

C012

Frequency (Hz)

Temperature (°C)

C001

图 21. CMRR 和 PSRR 与频率间的关系

图 22. CMRR 与温度间的关系

0.8

0.6

0.4

0.2

-0.2

-0.4

-0.6

-0.8

-1

Peak-to-Peak Noise = V_RMS× 6.6 = 1.30 ꢀV_pp

Time (1 s/div)

œ75 œ50 œ25

100 125 150

C001

Temperature (°C)

C001

图 23. PSRR 与温度间的关系

图 24. 0.1Hz 至 10Hz 噪声

OPA192, OPA2192, OPA4192

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典型特性 (接下页)

T_A= 25°C 时，V_S= ±18V，V_CM= V_S/ 2，R_LOAD= 10kΩ 连接至 V_S/ 2，并且 C_L= 100pF，除非另有说明。

0.1

-60

1000

100

G = +1 V/V, RL = 10 kꢀ

G = +1 V/V, RL = 2 kꢀ

G = -1 V/V, RL = 10 kꢀ

G = -1 V/V, RL = 2 kꢀ

0.01

-80

V_CM= V+ - 100 mV

N-Channel Input

0.001

-100

-120

-140

0.0001

0.00001

V_OUT= 3.5 V_RMS

BW = 80 kHz

V_CM= 0 V

P-Channel Input

100

Frequency (Hz)

10k

0.1

100

1k 10k

100k

Frequency (Hz)

C007

C002

图 26. THD+N 比与频率间的关系

图 25. 输入电压噪声频谱密度

与频率间的关系

0.1

-60

1.2

1.1

1.0

0.9

0.8

f = 1 kHz

BW = 80 kHz

0.01

0.001

-80

-100

-120

-140

0.0001

G = +1 V/V, RL = 10 kꢀ

G = +1 V/V, RL = 2 kꢀ

G = -1 V/V, RL = 10 kꢀ

G = -1 V/V, RL = 2 kꢀ

0.00001

0.01

0.1

Output Amplitude (VRMS)

C008

Supply Voltage (V)

C001

图 27. THD+N 与输出摆幅间的关系

图 28. 静态电流与电源电压间的关系

3.0

2.0

1.2

1.1

V_s= 4.5 V

V_s= 36 V

1.0

V_s= ±18 V

0.0

V_s= ±2.25 V

œ1.0

œ2.0

œ3.0

0.9

0.8

R_L= 10 kΩ

œ75 œ50 œ25

100 125 150

œ75 œ50 œ25

100 125 150

Temperature (°C)

C001

图 30. 开环增益与温度间的关系

图 29. 静态电流与温度间的关系

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典型特性 (接下页)

T_A= 25°C 时，V_S= ±18V，V_CM= V_S/ 2，R_LOAD= 10kΩ 连接至 V_S/ 2，并且 C_L= 100pF，除非另有说明。

10k

= 1 kO

R_I_I= 1kΩ

R_F= 1kΩ

G = -1

+ 18 V

R_ISO

OPA192

V_IN

C_L

œ 18 V

R_ISO= 0 ꢀ

100

R_ISO= 252ꢀ5

R_ISO= 50 ꢀ50

100

10k 100k 1M

10M

10p

100p

Capacitive Load (F)

Frequency (Hz)

C016

C013

图 31. 开环输出阻抗与频率间的关系

图 32. 小信号过冲与容性负载间的关系

（输出阶跃为 100mV）

G = +1

+ 18 V

V_IN

+ 18 V

R_ISO

OPA192

V_OUT

R_L

C_L

V_IN

œ 18 V

37 V_PP

Sine Wave

(±18.5V)

V_OUT

R_ISO= 0 ꢀ

R_ISO= 25 ꢀ

R_ISO= 50 ꢀ

Time (200 ꢀs/div)

10p

100p

Capacitive Load (F)

C011

C013

图 33. 小信号过冲与容性负载间的关系

（输出阶跃为 100mV）

图 34. 无相位反转

= 1 kO

R_F= 10 kO

R_F= 10kΩ

R_I_I= 1kΩ

+ 18 V

VOUT

R_I= 1 kO

R_I= 1kΩ

R_F= 10 kO

OPA192

V_OUT

R_F= 10kΩ

V_IN

VOUT

+ 18 V

œ 18 V

G = -10

OPA192

V_OUT

V_IN

œ 18 V

G = -10

VIN

Time (200 ns/div)

C009

C010

图 35. 正过载恢复

图 36. 负过载恢复

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典型特性 (接下页)

T_A= 25°C 时，V_S= ±18V，V_CM= V_S/ 2，R_LOAD= 10kΩ 连接至 V_S/ 2，并且 C_L= 100pF，除非另有说明。

G = -1

= 1 kO

R_I= 1kΩ

R_F= 1kΩ

+ 18 V

OPA192

V_IN

C_L

œ 18 V

G = +1

+ 18 V

OPA192

V_IN

R_L

C_L

œ 18 V

R_L= 1 kΩ

C_L= 10 pF

Time (120 ns/div)

Time (100 ns/div)

C006

C015

图 38. 小信号阶跃响应 (100mV)

图 37. 小信号阶跃响应 (100mV)

G = +1

R_L= 1 kΩ

C_L= 10 pF

G = -1

R ^R

=^I⁼1¹k^kΩ^O

R ^R=^F⁼1¹k^kΩ^O

+ 18 V

-1

-2

-3

-4

0.01% Settling = ±1 mV

Step Applied at t = 0

OPA192

V_IN

C_L

œ 18 V

Time (300 ns/div)

0.25

0.5

0.75

1.25

1.5

1.75

Time (ꢀs)

C034

C005

图 40. 稳定时间（10V 正阶跃）

图 39. 大信号阶跃响应

G = +1

0.01% Settling = ±500 ꢀV

-1

-2

-3

-4

-1

-2

-3

-4

0.01% Settling = ±1 mV

Step Applied at t = 0

1.2 1.4 1.6 1.8

0.2

0.4

0.6

0.8

1.2

1.4

1.6

1.8

0.2 0.4 0.6 0.8

Time (ꢀs)

C034

图 41. 稳定时间（5V 正阶跃）

图 42. 稳定时间（10V 负阶跃）

OPA192, OPA2192, OPA4192

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典型特性 (接下页)

T_A= 25°C 时，V_S= ±18V，V_CM= V_S/ 2，R_LOAD= 10kΩ 连接至 V_S/ 2，并且 C_L= 100pF，除非另有说明。

G = +1

I_SC, Source

I_SC, Sink

0.01% Settling = ±500 ꢀV

-1

-2

-3

-4

Step Applied at t = 0

0.2

0.4

0.6

0.8

1.2

1.4

1.6

1.8

œ75 œ50 œ25

100 125 150

Time (ꢀs)

Temperature (°C)

C034

C001

图 43. 稳定时间（5V 负阶跃）

图 44. 短路电流与温度间的关系

Maximum output voltage without

slew-rate induced distortion.

V_S= ±15 V

Overdrive = 100 mV

t_pLH= 0.97 ꢀs

V_S= ±5 V

V_S= ±2.25 V

V_OUTVoltage

Time (200 ns/div)

10k

100k

10M

Frequency (Hz)

C033

C025

图 45. 最大输出电压与频率间的关系

图 46. 传播延迟上升沿

-80

-100

-120

-140

-160

-180

V_OUTVoltage

t_pLH= 1.1 ꢀs

Overdrive = 100 mV

Time (200 ns/div)

10k

100k

C026

Frequency (Hz)

图 47. 传播延迟下降沿

图 48. 串扰与频率

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7 参数测量信息

7.1 输入失调电压漂移

OPAx192 系列运算放大器利用 TI 的 e-trim 技术制造而成。每个放大器的输入失调电压和输入失调电压漂移在生产

中都经过微调，从而尽可能减小与输入失调电压和输入失调电压漂移相关的误差。e-trim 技术是 TI 专有的一种在晶

圆测试或最终测试阶段微调内部器件参数的方法。在微调输入失调电压漂移时，每个器件上的系统性或线性漂移误

差都被微调至零。这尽可能减小了与输入零点漂移相关的剩余误差，并且结果只来自于非线性误差源。图 49阐明

了这一概念。

V_OSBefore e-trim

V_OSAfter e-trim

Linear component of drift

Temperature

图 49. 漂移微调前后的输入失调

确定输入失调电压漂移的一种常用方法是框方法。框方法通过给失调电压与温度间关系曲线加框和使用此边界框的

角来估计最大输入零点漂移，从而确定漂移。连接框的对角的连线斜率对应输入失调电压漂移。图 50阐述了框方

法的概念。当输入零点漂移在线性漂移组成中占主导时，框方法尤其适用，但是，因为 OPA192 系列采用 TI 的 e-

trim 技术去除输入失调电压漂移的线性成分，所以框方法在精确执行误差分析时不是特别有用的方法。图 50显示了

30 种典型的 OPAx192 单元，同时叠加了框方法以作说明。框的边界由沿 x 轴的额定温度范围和沿 y 轴的跨同一

温度范围的最大确定输入失调电压决定。使用框方法预测输入失调电压漂移为 0.9 µV/°C。如图 50所示，实际输入

失调电压与温度间关系曲线的斜率比框方法预测的要小很多。框方法预测的最大输入失调电压漂移值偏高，所以在

执行误差分析时不建议采用该方法。

Offset Voltage vs Temperature

100

-25

-50

-75

-100

-50

-25

100

125

150

Temperature (èC)

图 50. 框方法

有一种便捷的方法可替代框方法来阐明输入零点漂移，那就是计算输入失调电压与温度间关系曲线的斜率。这与计

算输入失调电压与温度间关系曲线上每个点的输入零点漂移相同。OPAx192 系列的结果如图 51和图 52所示。

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输入失调电压漂移 (接下页)

1.1

0.9

SOT and VSSOP

SOIC

0.8

+3 1

0.7

0.6

0.4

0.2

+3 1

+ 1

0.5

+ 1

0.3

0.1

-0.1

-0.3

-0.5

-0.7

-0.9

-1.1

-0.2

-0.4

-0.6

-0.8

-1

- 1

-3 1

œ75 œ50 œ25

100 125 150

œ75 œ50 œ25

100 125 150

Temperature (°C)

C001

图 51. 输入失调电压漂移与温度间的关系

（OPA192ID 和 OPA2192ID）

图 52. 输入失调电压漂移与温度间的关系

（OPA192IDBV、OPA192IDGK、OPA2192IDGK 和

OPA4192IPW）

如图 51所示，在 –40°C 至 +125°C 的范围内，输入零点漂移通常小于 ±0.3µV/°C。在整个指定的温度范围内执行

误差分析时，请按照电气特性表所述，使用输入失调电压漂移的典型最大值。如果缩小的温度范围适用，则在执行

误差分析时，使用图 51 或图 52 中所示信息。要确定输入失调电压变化，请使用公式 1：

ΔV_OS= ΔT × dV_OS/dT

其中

•

ΔV_OS= 输入失调电压变化

ΔT = 温度变化

dV_OS/dT = 输入失调电压漂移

(1)

例如，确定 25°C 到 75°C 温度范围内 1 σ (68%) 单元的 OPA192ID 输入失调电压变化量。如图 51所示，输入零

点漂移通常为 0.15 µV/°C。此输入零点漂移导致典型的输入失调电压变化量为 (75°C – 25°C) × 0.15µV/°C =

7.5µV。

对于 3 σ (99.7%) 的单元，图 51显示典型的输入零点漂移为 0.4µV/°C。此输入零点漂移导致典型的输入失调电压

变化量为 (75°C – 25°C) × 0.4µV/°C = 20µV。

图 53 显示六个典型单元。

6 Typical Units Shown

3 1

œ25

-3 1

œ50

œ75

œ75 œ50 œ25

100 125 150

Temperature (°C)

C001

图 53. 六个典型单元的输入失调电压漂移与温度间的关系

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8 详细说明

8.1 概述

OPAx192 系列运算放大器使用 e-trim 方法，这是在塑模成型工艺之后，在最终制造步骤阶段对失调和失调温度漂

移实施封装级微调的一种方法。该方法最大限度地减少了固有的输入晶体管不匹配的影响和在封装成型过程中引入

的误差。在器件完成封装后进行器件的稳零调节，这样可以将封装引入的失调也一起校正，当调节完成后会熔断内

部调零通信接口。功能框图一节显示了使用 e-trim 的 OPA192 的简单示意图。

与以往的 e-trim 运算放大器不同，OPAx192 使用获得专利的双温度微调体系结构，在整个指定的温度范围内获得

了一个非常低的 25µV（最大）的失调电压和 0.5µV/°C（最大）的低电压零点漂移。在宽电源电压下的这一精度水

平使得这些放大器非常适用于高阻抗工业传感器、滤波器和高电压数据采集。

8.2 功能框图

OPAx192

NCH Input

Stage

IN+

VOUT

High

Capacitive Load

Compensation

36-V

Differential

Front End

Output

Stage

Slew

Boost

IN-

PCH Input

Stage

e-trim

Package Level Trim

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8.3 特性说明

8.3.1 输入保护电路

OPAx192 使用独特的输入体系结构来消除对输入保护二极管的需求，但在瞬态情形下仍能提供可靠的输入保护。

可以通过快速瞬态阶跃响应来激活图 54 中所示的常规输入二极管保护方案，但由于交流电路径，这将引入信号失

真和稳定时间延迟，如图 55所示。对于增益电路，这些快速斜向输入信号前向偏置背对背二极管会导致输入电流

增加，进而使稳定时间延长，如图 56所示。

V+

V_IN+

V_OUT

OPA192

~0.7 V

36 V

V_IN-

V-

OPA192 Provides Full 36-V

Differential Input Range

Conventional Input Protection

Limits Differential Input Range

图 54. OPA192 输入保护不限制差分输入能力

R_{on_mux}

V_n= +10 V

R_FILT

+10 V

S_n

~œ9.3 V

+10 V

C_FILT

C_S

C_D

Vinœ

R_{on_mux}

S_n+1

V_n+1= œ10 V R_FILT

œ10 V

~0.7 V

Vout

C_FILT

C_S

I_{diode_transient}

Vin+

œ10 V

Input Low Pass Filter

Simplified Mux Model

Buffer Amplifier

图 55. 背对背二极管造成稳定问题

100

Standard Input Diode Structure

Extends Settling Time

0.1% Settling = ±10 mV

œ20

œ40

œ60

œ80

œ100

OPA192 Input Structure

Offers Fast Settling

10 15 20 25 30 35 40 45 50 55 60

Time (ꢀs)

C040

图 56. OPA192 保护电路保持快速稳定瞬态响应

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特性说明 (接下页)

OPAx192 系列运算放大器为高压应用提供真正的高阻抗差分输入能力。这种获得专利的输入保护体系结构不会引

入额外的信号失真或延迟稳定时间，使该器件成为多通道、高开关输入应用的理想运算放大器。OPA192 可以承受

高达 36V 的最大差分摆幅（运算放大器的反相和同相引脚之间的电压）、使该器件适合作为比较器，或用于存在

快速斜向输入信号的应用（如多路复用数据采集系统）；请参阅图 66。

8.3.2 EMI 抑制

OPAx192 使用集成电磁干扰 (EMI) 过滤来降低干扰源（如无线通信设备以及混合使用模拟信号链和数字组件的高

密度电路板）产生的 EMI 效应。OPAx192 采用上述这些设计和改进，受益不少。德州仪器 (TI) 已经开发出在

10MHz 至 6GHz 宽频谱范围内准确测量和量化运算放大器抗扰度的功能。图 57显示对 OPA192 执行此测试的结

果。表 2显示在实际应用中经常遇到的特定频率下 OPA192 的 EMIRR IN+ 值。在表 2中列出的应用可在下图给出

的特定频率或其近似频率下运行。详细信息另见于应用报告运算放大器中的 EMI 抑制比，SBOA128；下载地址为

www.ti.com。

160.0

P_RF= -10 dBm

V_SUPPLY= ±18 V

V_CM= 0 V

140.0

120.0

100.0

80.0

60.0

40.0

20.0

0.0

10M

100M

Frequency (Hz)

10G

C017

图 57. EMIRR 测试

表 2. OPA192 在目标频率下的 EMIRR IN+

频率

应用或分配

EMIRR IN+

400MHz

移动无线广播、移动卫星、太空操作、气象、雷达、超高频 (UHF) 应用

44.1dB

移动通信全球系统 (GSM) 应用，广播通信、导航、GPS（至 1.6GHz）、GSM、航空移动、UHF 应

用

900MHz

1.8GHz

2.4GHz

52.8dB

61.0dB

69.5dB

GSM 应用，个人移动通信、宽带、卫星、L 波段（1GHz 至 2GHz）

802.11b、802.11g、802.11n、蓝牙^®、个人移动通信、工业、科学和医疗 (ISM) 无线频段、业余无

线电通信和卫星、S 波段（2GHz 至 4GHz）

3.6GHz

5.0GHz

无线电定位、航空通信和导航、卫星、移动通信、S 波段

88.7dB

802.11a、802.11n、航空通信和导航、移动通信、太空和卫星运行、C 波段（4GHz 至 8GHz）

105.5dB

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8.3.3 反相保护

OPAx192

系列具有内部反相保护。当输入被驱动至超过其线性共模范围时，很多运算放大器表现出一个相位反

转。这个情况经常出现在输入被驱动至超过额定共模电压范围的时候，从而导致输出反向进入相对的电源轨。

OPAx192 是一个轨至轨输入运算放大器；因此，共模范围可扩展至电源轨。电源轨之外的输入信号不会导致相位

反转；相反，输出限制在适当的电源轨中。图 58中显示了这个特性。

V_IN

+ 18 V

OPA192

V_OUT

œ 18 V

37 V_PP

Sine Wave

(±18.5V)

V_OUT

Time (200 ꢀs/div)

C011

图 58. 无相位反转

8.3.4 过热保护

任何放大器的内部功耗都会导致内部温度（结温）升高。这一现象称为自热。OPAx192 的绝对最大结温为 150°

C。超过此温度会导致器件损坏。OPAx192 具有过热保护功能，可防止由自热造成的损坏。保护的方式是，监控器

件的温度，一旦温度超过 140°C，则关闭运算放大器输出驱动。图 59显示了 OPA192 的一个应用示例，该示例因

为其功耗 (0.81W) 而会产生显著的自热 (159°C)。热计算表明，在 65°C 环境温度下，器件结温一定会达到 187°

C。不过，实际器件会关闭输出驱动以保持安全的结温。图

59显示了电路在过热保护期间的行为。在正常工作期

间，器件充当缓冲区，因此输出为 3V。当自热导致器件结温升高到 140°C 以上时，过热保护强制输出进入高阻抗

状态，输出通过电阻 RL 拉向地。

Normal

Operation

3 V

T_A= 65°C

+30 V

P_D= 0.81W

ꢀ_JA= 116°C/W

T_J= 116°C/W × 0.81W + 65°C

T_J= 159°C (expected)

Output

High-Z

0 V

150°C

140ºC

OPA192

I_OUT= 30 mA

3 V

100 Ω

V_IN

3 V

图 59. 过热保护

8.3.5 容性负载和稳定性

OPAx192 具有获得专利的输出级，能够驱动大容性负载，并且在单位增益配置下，可直接驱动高达 1nF 的纯容性

负载。增加增益可增强放大器驱动更大容性负载的能力；请参阅图 60 和图 61。在确定放大器是否将稳定运行时，

需要考虑一些因素，如特定的运算放大器电路配置、布局、增益和输出负载等。

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= 1 kO

R_I_I= 1kΩ

R_F= 1kΩ

G = +1

G = -1

+ 18 V

R_ISO

OPA192

R_ISO

R_L

C_L

OPA192

V_IN

œ 18 V

V_IN

C_L

œ 18 V

R_ISO= 0 ꢀ

R_ISO= 252ꢀ5

R_ISO= 50 ꢀ50

R_ISO= 0 ꢀ

R_ISO= 25 ꢀ

R_ISO= 50 ꢀ

10p

100p

Capacitive Load (F)

10p

100p

Capacitive Load (F)

C013

图 60. 小信号过冲与容性负载间的关系（输出阶跃为 100mV）

图 61. 小信号过冲与容性负载间的关系（输出阶跃为 100mV）

要增加单位增益配置下的驱动能力，可与输出串联，插入一个小的

（10Ω 至 20Ω）电阻器 R_ISO，如图 62 中所示，以此来提高容性负载驱动能力。此电阻器可显著减少振铃，并保持

纯容性负载的交流性能。但是，如果电阻负载与容性负载并联，则会产生一个电压分压器，从而在输出端引入增益

误差并略微减小输出摆幅。引入的误差与 R_ISO/ R_L的比率成正比，在低输出电平下通常可忽略不计。高容性负载

驱动的特性使得 OPA192 非常适用于诸如参考缓冲器、MOSFET 栅极驱动和电缆屏蔽驱动等应用。图 62所示的

电路使用隔离电阻器 R_ISO来稳定运算放大器的输出。R_ISO修改系统的开环增益以增加相位裕量，表 3 总结了使用

OPA192 的结果。有关使用此电路进行优化和设计的技巧的其他信息，TI 精密设计 TIDU032 详述了完整的设计目

标、模拟和测试结果。

+V_s

V_out

R_iso

C_load

V_in

-V_s

图 62. 使用 OPA192 扩展容性负载驱动

表 3. 使用隔离电阻器的 OPA192 容性负载驱动解决方案的计算及测量结果比较

参数

容性负载

值

100pF

1000pF

0.01µF

0.1µF

1µF

相位裕量

45°

60°

360.0

10.4

45°

24.0

22.5

45.8°

60°

45°

20.0

22.1

46.1°

60°

51.0

8.7

45°

6.2

60°

15.8

8.6

45°

2.0

60°

4.7

R_ISO(Ω)

47.0

100.0

9.0

测量的过冲 (%)

计算出的 PM

23.2 8.6

45.1°

23.1

45.2°

21.0

47.2°

8.6

58.1°

59.7°

60.1°

60.2°

有关分步设计程序、电路原理图、物料清单、印制电路板 (PCB) 文件、模拟结果和测试结果、请参见 TI 精密设

计 TIDU032，使用隔离电阻器的容性负载驱动解决方案。

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8.3.6 共模电压范围

OPAx192 是一个 36V 的真正轨至轨输入运算放大器，其输入共模范围在任一电源轨之外扩展了 100mV。此宽范

围通过并联互补的 N 通道和 P 通道差分输入对实现，如图 63所示。当输入电压接近正电源轨，通常比正电源高

(V+) – 3V 到 100mV 时，N 通道对正常运行。当输入电压低于负电源轨 100mV 至大约 (V+) – 1.5V 时，P 通道对

正常运行。存在一个小转换区域，通常为 (V+) –3V 到 (V+) – 1.5V ，在该区域中两个输入对都处于打开状态。此转

换区域可能与过程变化略有不同，在该区域内，相比区域外的运算，PSRR、CMRR、失调电压、零点漂移、噪声

和 THD 性能可能会退化。

+Vsupply

IS1

VIN-

PCH1

NCH4

NCH3

PCH2

VIN+

e-Çrim^Ça

CÜ{9 .!bY

ëh{ ÇwLa

ëh{ 5wLCÇ ÇwLa

-Vsupply

图 63. 轨至轨输入级

为实现两级轨至轨输入放大器的最佳性能，应尽可能避免转换区域。OPAx192 对 N 通道和 P 通道区域都使用精确

微调。此技术使失调电平大大低于前代器件，导致输入级转换区域内的变化幅度相对于整个共模范围内的失调显得

比较大，如图 64所示。

P-Channel

Region

Transition

Region

N-Channel

Region

P-Channel

Region

Transition

Region

N-Channel

Region

200

100

200

100

œ100

œ200

œ300

OPA192 e-Trim

Input Offset Voltage vs Vcm

œ200

œ300

Input Offset Voltage vs Vcm

without e-Trim Input

œ15.0 œ14.0

…

11.0

12.0

13.0

14.0

15.0

œ15.0 œ14.0

…

11.0

12.0

13.0

14.0

15.0

Common-Mode Voltage (V)

图 64. 共模转换与标准轨至轨放大器

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8.3.7 电气过载

设计人员常常会问到有关运算放大器承受电气过应力 (EOS) 的能力的问题。这些问题的重点在于器件输入，但同时

也会涉及电源引脚甚至是输出引脚。这些不同引脚功能的每一个功能具有由独特的半导体制造工艺和连接到引脚的

特定电路确定的电气过载限值。此外，这些电路有内置的内部静电放电 (ESD) 保护来在产品组装之前和组装过程中

保护此电路不受意外的 ESD 事件的影响。

能够充分了解 ESD 基本电路及其与电气过载事件的关联会有所帮助。图 65图示了 OPAx192 中包含的 ESD 电路

（用虚线区域指示）。ESD 保护电路涉及从输入和输出引脚连接并路由回内部供电线路的数个导流二极管，其中二

极管在吸收器件或电源 ESD 单元（运算放大器的内在部分）处相接。该保护电路在电路正常工作时处于未激活状

态。

TVS

R_F

+V_S

V_DD

OPA192

100 Ω

R₁

R_S

INœ

IN+

Power-Supply

ESD Cell

R_L

I_D

V_IN

V_SS

œV_S

TVS

图 65. 与典型电路应用相关的等效内部 ESD 电路

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ESD

事件持续时间非常短，电压非常高（例如，1kV，100ns），而

EOS

事件持续时间长，电压较低（例

如，50V，100ms）。ESD 二极管设计用于电路外 ESD 保护（即在器件被焊接到 PCB 上之前的组装、测试和贮

存阶段）。在 ESD 事件中，ESD 信号通过 ESD 导流二极管传递给吸收电路（列为 ESD 电源电路）。ESD 吸收

电路将电源钳制在一个安全的水平。

尽管这种行为对于电路外保护来说是必要的，但如果在电路内激活，则会导致过流和损坏。瞬态电压抑制器 (TVS)

可用于防止电路内 ESD 事件中因打开 ESD 吸收电路而导致的损坏。使用适当的限流电阻和 TVS 二极管则允许使

用器件 ESD 二极管来防止 EOS 事件。

8.3.8 过载恢复

过载恢复的定义是运算放大器输出从饱和状态恢复到线性状态所需的时间。当输出电压由于高输入电压或高增益而

超过额定工作电压时，运算放大器的输出器件进入饱和区。器件进入饱和区后，输出器件中的电荷载体需要时间返

回到线性状态。当电荷载体返回到线性状态时，器件开始以指定的压摆率进行转换。因此，过载时的传播延迟等于

过载恢复时间与转换时间的总和。OPAx192 的过载恢复时间大约为 200ns。

8.4 器件功能模式

OPAx192

具有单一功能模式，可在电源电压大于

4.5V（±2.25V）时工作。OPAx192 的最大电源电压为 36V (±18V)。

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9 应用和实现

注

以下应用部分的信息不属于 TI 组件规范，TI 不担保其准确性和完整性。TI 的客户应负责

确定组件是否适用于其应用。客户应验证并测试其设计是否能够实现，以确保系统功能。

9.1 应用信息

OPAx192 系列提供卓越的直流精度和交流性能。这些器件可以运行在高达 36V 的供电电源，并提供真正的轨至轨

输入/输出、超低失调电压、失调电压漂移以及

10MHz 带宽和高容性负载驱动。这些特性使 OPAx192 成为一个适用于高压工业应用的强大的高性能运算放大

器。

9.2 典型应用

9.2.1 16 位精度多路复用数据采集系统

图 66显示一个 16 位的差分 4 通道多路复用数据采集系统。这在需要低失真和高压差分输入的工业应用中是一个

典型的示例。电路中使用了 ADS8864，这是一个 16 位的 400 kSPS 逐次逼近式电阻 (SAR) 模数转换器 (ADC)，

还使用了一个高精度高压信号调节前端和一个 4 通道差分多路复用器 (mux)。此 TI 高精度设计详细描述了通过使

用 OPA192 和 OPA140 来优化精度、高压以及前端驱动电路，并搭配 ADS8864 来实现采集系统卓越的动态性能

以及高线性度。

High-Impedance Inputs

No Differential Input Clamps

Fast Settling-Time Requirements

Attenuate High-Voltage Input Signal

Fast-Settling Time Requirements

Stability of the Input Driver

Attenuate ADC Kickback Noise

V_REFOutput: Value and Accuracy

Low Temp and Long-Term Drift

Very Low Output Impedance

Input-Filter Bandwidth

Voltage

Reference

OPA192

CH0+

CH0-

RC Filter

Buffer

RC Filter

±20-V,

10-kHz

Sine Wave

Reference Driver

Gain

Network

Gain

Network

OPA192

4:2

Mux

REFP

OPA140

V_INP

Gain

Network

OPA192

CH3+

OPA192

Antialiasing

Filter

SAR

ADC

±20-V,

10-kHz

Sine Wave

V_INM

OPA192

CH3-

CONV

16 Bits

High-Voltage Level Translation

400 kSPS

High-Voltage Multiplexed Input

Voltage

Divider

REF3240

OPA350

Shmidtt

Trigger

VCM Generation Circuit

Counter

Delay

Digital Counter For Multiplexer

Fast logic transition

图 66. OPA192 用于 16 位 400kSPS 4 通道多路复用数据采集系统，可实现低失真下的高电压输入

9.2.1.1 设计要求

主要目标是将 16 位 400kSPS 吞吐量的 ADS8864 用于满量程 10kHz 纯正弦波输入，设计一个具有最小失真度的

±20V 差分 4 通道多路复用数据采集系统。针对这个块设计的设计需求为：

•

系统电源电压： ±15V

ADC 电源电压：3.3V

ADC 采样率：400kSPS

ADC 参考电压 (REFP)：4.096V

OPA192, OPA2192, OPA4192

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典型应用 (接下页)

•

系统输入信号：峰值振幅为 10V，频率 (f_IN) 为 10kHz 的高压差分输入信号应用于多路复用器的每个差分输

入。

9.2.1.2 详细设计流程

该精密设计的目的是设计一个优化的高电压多路复用数据采集系统，以实现最高系统线性度和快速的稳定时间。总

系统框图如图 66所示。该电路是一个多通道数据采集信号链，由输入低通滤波器、多路复用器 (mux)、多路复用器

输出缓冲器、衰减 SAR ADC 驱动器、多路复用数字计数器和参考驱动器组成。该体系结构允许使用单个 ADC 对

多个通道进行快速采样，从而提供低成本的解决方案。为了尽可能提高精密多路复用数据采集系统的性能，有两个

主要设计考虑因素，一个是多路复用器输入模拟前端，一个是高压电平转换 SAR ADC 驱动器设计。但是，只有根

据 ADC 性能规范精心设计每个模拟电路块，才能得到 16 位分辨率下的最快稳定性能和最低失真系统。此图包含

针对每个单独模拟块的最主要的技术规格。

本设计系统地接近每个模拟电路块，以获得满量程输入级电压的 16 位稳定时间，以及每个输入通道上 10kHz 正弦

输入信号的线性度。设计的第一步是了解多路复用器极低阻抗输入滤波器设计的要求。了解此要求有助于决定适当

的输入滤波器和选择多路复用器，以满足系统稳定要求。下一个重要步骤是设计衰减模拟前端 (AFE)，用于在保持

放大器稳定性的同时，将高压输入信号电平转换为低压 ADC 输入。再下一步是设计一个数字接口，以最小的延迟

来切换多路复用输入通道。最后的设计挑战是设计一个高精度参考驱动电路，来提供一个具有低偏移、温漂和噪声

的 REEP 参考电压。

9.2.1.3 应用曲线

2.0

1.5

1.0

0.5

–0.5

–1.0

–1.5

–2.0

–20

–15

–10

–5

ADC Differential Input (V)

图 67. 多路复用数据采集块的 ADC 16 位线性误差

有关分步设计程序、电路原理图、物料清单、PCB 文件、模拟结果和测试结果、请参见 TI 精密设计 TIDU181，

最低失真度下，16 位 400kSPS 4 通道多路复用高压输入数据采集系统。

9.2.2 输入保护的压摆率限制

在阀门或马达控制系统中，电压或电流的突变会导致机械损伤。通过控制驱动电路中的电压给定的压摆率，负载电

压会以安全的速度上升和下降。对于对称的压摆率应用（正压摆率等于负压摆率），一个额外的运算放大器为一

个给定的模拟增益电路提供压摆率控制。OPAx192 独特的输入保护、高输出电流以及压摆率使 OPAx192 成为单

双通道电源供电的压摆率控制系统的理想运放。图 68显示压摆率限制设计中的 OPA192。

OPA192, OPA2192, OPA4192

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Op Amp Gain Stage

Slew Rate Limiter

470 nF

1.69 kΩ

V_EE

1.6 MΩ

OPA192

V_IN

V+

OPA192

V+

V_OUT

V_CC

R_L

V_CC

10 kΩ

图 68. 压摆率限制器使用一个运算放大器

有关分步设计程序、电路原理图、物料清单、PCB 文件、模拟结果和测试结果，请参见 TI 精密设计 TIDU026，

压摆率限制器使用一个运算放大器。

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9.2.3 精密参考缓冲区

OPAx192 具有高输出电流驱动能力和低输入失调电压，使该器件成为一个卓越的参考缓冲器，可提供精确的缓冲

输出，并且有充足驱动电流用于瞬态变化。对于图 69 中所示的 10µF 陶瓷电容器，R_ISO（一个 37.4Ω 的隔离电

阻）可隔离两个反馈路径以实现最佳稳定性。反馈路径 1 通过 R_F，直接连接到输出 V_OUT端。反馈路径 2 通过 R_Fx

和 C_F，连接到运算放大器的输出端。所示的对 10uF 负载设计的优化稳定性组件能够对 V_OUT提供 4kHz 的闭环带

宽，并且仍然提供 89° 环路增益相位裕量。任何其他负载电容都需要重新计算稳定性组件：R_F、R_Fx、C_F

和

R_ISO。

R_F

1 kΩ

C_F

39 nF

R_Fx

10 kΩ

R_ISO

37.4 Ω

OPA192

V+

V_OUT

C_L

10 µF

V_CC

V_REF

2.5 V

图 69. 精密参考缓冲区

OPA192, OPA2192, OPA4192

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10 电源相关建议

OPAx192 的额定工作电压范围是 4.5V 到 36V（±2.25V 到 ±18V）；许多规格在 –40°C 至 +125°C 的温度下适

用。典型特性介绍了随工作电压或温度发生明显变化的参数。

CAUTION

电源电压超过 40V 就会对器件造成永久损坏，请参见绝对最大额定值。

将 0.1μF 旁路电容放置于电源引脚附近，旁路电容可以提供低阻抗回路来降低电源的耦合噪声。有关旁路电容放置

位置的详细信息，请参见布局部分。

11 布局

11.1 布局准则

为了实现器件的最佳运行性能，应使用良好的 PCB 布局规范，包括：

•

噪声可以通过整个电路的电源引脚和运算放大器本身传入模拟电路。旁路电容为局部模拟电路提供低阻抗电

源，用于降低耦合噪声。

–

在每个电源引脚和接地端之间连接低 ESR 0.1µF 陶瓷旁路电容器，放置位置尽量靠近器件。从 V+ 到接

地端的单个旁路电容器适用于单通道电源应用。

•

将电路中的模拟部分和数字部分单独接地是最为简单有效的噪声抑制方法。多层 PCB 中通常将一层或多层

专门作为接地层。接地层有助于散热和降低电磁干扰 (EMI) 噪声。确保对数字接地和模拟接地进行物理隔

离，同时应注意接地电流。有关更多详细信息，请参见电路板布局技巧，SLOA089。

为降低寄生耦合，输入走线应尽量远离电源或输出走线。如果这些走线不能保持分离，则敏感走线与有噪声

走线垂直相交比平行更好。

•

外部组件的位置应尽量靠近器件。如图 71所示，使 RF 和 RG 靠近反相输入可最大限度地减小寄生电容。

尽可能缩短输入走线。切记：输入走线是电路中最敏感的部分。

考虑在关键走线周围设定驱动型低阻抗保护环。这样可显著减少附近走线在不同电势下产生的泄漏电流。

为获得最佳性能，建议在组装 PCB 板后进行清洗。

任何精密集成电路都可能因湿气渗入塑料封装中而出现性能变化。请遵循任何 PCB 水清洁过程，建议将

PCB 组装烘干，以去除清洗时渗入器件封装中的水分。大多数情形下，清洗后在 85°C 下低温烘干 30 分钟

即可。

11.2 布局示例

VIN

VOUT

图 70. 原理图表示

OPA192, OPA2192, OPA4192

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布局示例 (接下页)

Place components close

to device and to each

other to reduce parasitic

errors

Run the input traces

as far away from

the supply lines

as possible

VS+

N/C

Use a low-ESR,

ceramic bypass

capacitor

GND

œIN

+IN

Vœ

V+

OUTPUT

N/C

VIN

GND

VSœ

VOUT

Ground (GND) plane on another layer

Use low-ESR,

ceramic bypass

capacitor

图 71. 同相配置的运算放大器电路板布局

OPA192, OPA2192, OPA4192

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12 器件和文档支持

12.1 器件支持

12.1.1 开发支持

12.1.1.1 TINA-TI™（免费软件下载）

TINA™是一款简单、功能强大且易于使用的电路仿真程序，此程序基于 SPICE 引擎。TINA-TI 是 TINA 软件的一

款免费全功能版本，除了一系列无源和有源模型外，此版本软件还预先载入了一个宏模型库。TINA-TI 提供所有传

统的 SPICE 直流、瞬态和频域分析，以及其他设计功能。

TINA-TI 可从 Analog eLab Design Center（模拟电子实验室设计中心）免费下载，它提供全面的后续处理能力，

使得用户能够以多种方式形成结果。虚拟仪器提供选择输入波形和探测电路节点、电压和波形的功能，从而创建一

个动态的快速入门工具。

注

这些文件需要安装 TINA 软件（由 DesignSoft™提供）或者 TINA-TI 软件。请从 TINA-TI 文

件夹中下载免费的 TINA-TI 软件。

12.1.1.2 TI 高精度设计

OPA192 采用多种 TI 高精度设计，获取相关内容请访问 http://www.ti.com.cn/ww/analog/precision-designs/。TI 高

精度设计是由 TI 公司高精度模拟应用专家创建的模拟解决方案，提供了许多实用电路的工作原理、组件选择、仿

真、完整印刷电路板 (PCB) 电路原理图和布局布线、物料清单以及性能测量结果。

12.2 文档支持

12.2.1 相关文档

《电路板布局布线技巧》，SLOA089。

《适用于所有人的运算放大器》，SLOD006。

12.3 相关链接

表 4 列出了快速访问链接。类别包括技术文档、支持与社区资源、工具和软件，以及申请样片或购买产品的快速链

接。

表 4. 相关链接

器件

产品文件夹

请单击此处

样片与购买

请单击此处

技术文档

请单击此处

工具和软件

请单击此处

支持和社区

请单击此处

OPA192

OPA2192

OPA4192

12.4 社区资源

下列链接提供到 TI 社区资源的连接。链接的内容由各个分销商“按照原样”提供。这些内容并不构成 TI 技术规范，

并且不一定反映 TI 的观点；请参阅 TI 的《使用条款》。

TI E2E™ 在线社区 TI 的工程师对工程师 (E2E) 社区。此社区的创建目的在于促进工程师之间的协作。在

e2e.ti.com 中，您可以咨询问题、分享知识、拓展思路并与同行工程师一道帮助解决问题。

设计支持

TI 参考设计支持可帮助您快速查找有帮助的 E2E 论坛、设计支持工具以及技术支持的联系信息。

12.5 商标

e-trim, E2E are trademarks of Texas Instruments.

TINA-TI is a trademark of Texas Instruments, Inc and DesignSoft, Inc.

蓝牙 is a registered trademark of Bluetooth SIG, Inc.

TINA, DesignSoft are trademarks of DesignSoft, Inc.

OPA192, OPA2192, OPA4192

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12.5 商标 (接下页)

All other trademarks are the property of their respective owners.

12.6 静电放电警告

ESD 可能会损坏该集成电路。德州仪器 (TI) 建议通过适当的预防措施处理所有集成电路。如果不遵守正确的处理措施和安装程序 , 可

能会损坏集成电路。

ESD 的损坏小至导致微小的性能降级 , 大至整个器件故障。精密的集成电路可能更容易受到损坏 , 这是因为非常细微的参数更改都可

能会导致器件与其发布的规格不相符。

12.7 Glossary

SLYZ022 — TI Glossary.

This glossary lists and explains terms, acronyms, and definitions.

13 机械、封装和可订购信息

以下页中包括机械封装、封装和可订购信息。这些信息是针对指定器件可提供的最新数据。这些数据发生变化时，

我们可能不会另行通知或修订此文档。如欲获取此产品说明书的浏览器版本，请参见左侧的导航栏。

PACKAGE OPTION ADDENDUM

www.ti.com

10-Dec-2020

PACKAGING INFORMATION

Orderable Device

Status Package Type Package Pins Package

Eco Plan

Lead finish/

Ball material

MSL Peak Temp

Op Temp (°C)

Device Marking

Samples

Drawing

Qty

(1)

(2)

(3)

(4/5)

(6)

OPA192ID

OPA192IDBVR

OPA192IDBVT

OPA192IDGKR

OPA192IDGKT

OPA192IDR

ACTIVE

SOIC

SOT-23

VSSOP

SOIC

DBV

DGK

RoHS & Green

NIPDAU

Level-2-260C-1 YEAR

Level-3-260C-168 HR

-40 to 125

OPA192

3000 RoHS & Green

250 RoHS & Green

2500 RoHS & Green

250 RoHS & Green

2500 RoHS & Green

75 RoHS & Green

2500 RoHS & Green

250 RoHS & Green

2500 RoHS & Green

50 RoHS & Green

2500 RoHS & Green

90 RoHS & Green

2000 RoHS & Green

NIPDAU

OUYS

OUXS

OPA192

2192

OPA2192ID

SOIC

OPA2192IDGKR

OPA2192IDGKT

OPA2192IDR

OPA4192ID

VSSOP

SOIC

DGK

OVLM

2192

SOIC

OPA4192

OPA4192IDR

OPA4192IPW

OPA4192IPWR

SOIC

TSSOP

⁽¹⁾The marketing status values are defined as follows:

ACTIVE: Product device recommended for new designs.

LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.

NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.

PREVIEW: Device has been announced but is not in production. Samples may or may not be available.

OBSOLETE: TI has discontinued the production of the device.

⁽²⁾RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance

do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may

reference these types of products as "Pb-Free".

Addendum-Page 1

PACKAGE OPTION ADDENDUM

www.ti.com

10-Dec-2020

RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.

Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based

flame retardants must also meet the <=1000ppm threshold requirement.

⁽³⁾MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

⁽⁴⁾There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.

⁽⁵⁾Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation

of the previous line and the two combined represent the entire Device Marking for that device.

(6)

Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two

lines if the finish value exceeds the maximum column width.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information

provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and

continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.

TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

Addendum-Page 2

PACKAGE MATERIALS INFORMATION

www.ti.com

3-Jun-2022

TAPE AND REEL INFORMATION

REEL DIMENSIONS

TAPE DIMENSIONS

Reel

Diameter

Cavity

A0 Dimension designed to accommodate the component width

B0 Dimension designed to accommodate the component length

K0 Dimension designed to accommodate the component thickness

Overall width of the carrier tape

P1 Pitch between successive cavity centers

Reel Width (W1)

QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE

Sprocket Holes

Q1 Q2

Q3 Q4

Q1 Q2

Q3 Q4

User Direction of Feed

Pocket Quadrants

*All dimensions are nominal

Device

Package Package Pins

Type Drawing

SPQ

Reel

Pin1

Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant

(mm) W1 (mm)

OPA192IDBVR

OPA192IDBVT

OPA192IDGKR

OPA192IDGKT

OPA192IDR

SOT-23

VSSOP

SOIC

DBV

DGK

3000

250

180.0

330.0

177.8

330.0

177.8

330.0

8.4

3.23

5.3

6.4

5.3

6.4

6.5

6.9

3.17

3.4

5.2

3.4

5.2

9.0

5.6

1.37

1.4

2.1

1.4

2.1

1.6

4.0

8.0

8.4

8.0

2500

250

12.4

16.4

12.4

12.0

16.0

12.0

2500

250

OPA2192IDGKR

OPA2192IDGKT

OPA2192IDR

VSSOP

SOIC

DGK

2500

2000

OPA4192IDR

SOIC

OPA4192IPWR

TSSOP

Pack Materials-Page 1

PACKAGE MATERIALS INFORMATION

www.ti.com

3-Jun-2022

TAPE AND REEL BOX DIMENSIONS

Width (mm)

*All dimensions are nominal

Device

Package Type Package Drawing Pins

SPQ

Length (mm) Width (mm) Height (mm)

OPA192IDBVR

OPA192IDBVT

OPA192IDGKR

OPA192IDGKT

OPA192IDR

SOT-23

VSSOP

SOIC

DBV

DGK

3000

250

223.0

358.0

223.0

356.0

346.0

223.0

356.0

270.0

335.0

270.0

356.0

346.0

270.0

356.0

35.0

29.0

35.0

2500

250

2500

250

OPA2192IDGKR

OPA2192IDGKT

OPA2192IDR

VSSOP

SOIC

DGK

2500

2000

OPA4192IDR

SOIC

OPA4192IPWR

TSSOP

Pack Materials-Page 2

PACKAGE MATERIALS INFORMATION

www.ti.com

3-Jun-2022

TUBE

T - Tube

height

L - Tube length

W - Tube

width

B - Alignment groove width

*All dimensions are nominal

Device

Package Name Package Type

Pins

SPQ

L (mm)

W (mm)

T (µm)

B (mm)

OPA192ID

OPA2192ID

OPA4192ID

OPA4192IPW

SOIC

506.6

508

3940

3250

4.32

2.8

SOIC

TSSOP

8.5

Pack Materials-Page 3

PACKAGE OUTLINE

DBV0005A

SOT-23 - 1.45 mm max height

SMALL OUTLINE TRANSISTOR

3.0

2.6

0.1 C

1.75

1.45

0.90

PIN 1

INDEX AREA

(0.1)

2X 0.95

1.9

3.05

2.75

1.9

(0.15)

0.5

0.3

0.15

0.00

(1.1)

TYP

0.2

C A B

NOTE 5

0.25

GAGE PLANE

0.22

0.08

TYP

0.6

0.3

TYP

SEATING PLANE

4214839/G 03/2023

NOTES:

1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing

per ASME Y14.5M.

2. This drawing is subject to change without notice.

3. Refernce JEDEC MO-178.

4. Body dimensions do not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not

exceed 0.25 mm per side.

5. Support pin may differ or may not be present.

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EXAMPLE BOARD LAYOUT

DBV0005A

SOT-23 - 1.45 mm max height

SMALL OUTLINE TRANSISTOR

PKG

5X (1.1)

5X (0.6)

SYMM

(1.9)

2X (0.95)

(R0.05) TYP

(2.6)

LAND PATTERN EXAMPLE

EXPOSED METAL SHOWN

SCALE:15X

SOLDER MASK

OPENING

SOLDER MASK

OPENING

METAL UNDER

SOLDER MASK

METAL

EXPOSED METAL

0.07 MIN

ARROUND

0.07 MAX

ARROUND

NON SOLDER MASK

DEFINED

SOLDER MASK

DEFINED

(PREFERRED)

SOLDER MASK DETAILS

4214839/G 03/2023

NOTES: (continued)

6. Publication IPC-7351 may have alternate designs.

7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.

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EXAMPLE STENCIL DESIGN

DBV0005A

SOT-23 - 1.45 mm max height

SMALL OUTLINE TRANSISTOR

PKG

5X (1.1)

5X (0.6)

SYMM

(1.9)

2X(0.95)

(R0.05) TYP

(2.6)

SOLDER PASTE EXAMPLE

BASED ON 0.125 mm THICK STENCIL

SCALE:15X

4214839/G 03/2023

NOTES: (continued)

8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate

design recommendations.

9. Board assembly site may have different recommendations for stencil design.

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PACKAGE OUTLINE

D0008A

SOIC - 1.75 mm max height

SCALE 2.800

SMALL OUTLINE INTEGRATED CIRCUIT

SEATING PLANE

.228-.244 TYP

[5.80-6.19]

.004 [0.1] C

PIN 1 ID AREA

6X .050

[1.27]

.189-.197

[4.81-5.00]

NOTE 3

.150

[3.81]

4X (0 -15 )

8X .012-.020

[0.31-0.51]

.150-.157

[3.81-3.98]

NOTE 4

.069 MAX

[1.75]

.010 [0.25]

C A B

.005-.010 TYP

[0.13-0.25]

4X (0 -15 )

SEE DETAIL A

.010

[0.25]

.004-.010

[0.11-0.25]

0 - 8

.016-.050

[0.41-1.27]

DETAIL A

TYPICAL

(.041)

[1.04]

4214825/C 02/2019

NOTES:

1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.

Dimensioning and tolerancing per ASME Y14.5M.

2. This drawing is subject to change without notice.

3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not

exceed .006 [0.15] per side.

4. This dimension does not include interlead flash.

5. Reference JEDEC registration MS-012, variation AA.

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EXAMPLE BOARD LAYOUT

D0008A

SOIC - 1.75 mm max height

SMALL OUTLINE INTEGRATED CIRCUIT

8X (.061 )

[1.55]

SYMM

SEE

DETAILS

8X (.024)

[0.6]

SYMM

(R.002 ) TYP

[0.05]

6X (.050 )

[1.27]

(.213)

[5.4]

LAND PATTERN EXAMPLE

EXPOSED METAL SHOWN

SCALE:8X

SOLDER MASK

OPENING

SOLDER MASK

OPENING

METAL UNDER

SOLDER MASK

METAL

EXPOSED

METAL

EXPOSED

METAL

.0028 MAX

[0.07]

.0028 MIN

[0.07]

ALL AROUND

SOLDER MASK

DEFINED

NON SOLDER MASK

DEFINED

SOLDER MASK DETAILS

4214825/C 02/2019

NOTES: (continued)

6. Publication IPC-7351 may have alternate designs.

7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.

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EXAMPLE STENCIL DESIGN

D0008A

SOIC - 1.75 mm max height

SMALL OUTLINE INTEGRATED CIRCUIT

8X (.061 )

[1.55]

SYMM

8X (.024)

[0.6]

SYMM

(R.002 ) TYP

[0.05]

6X (.050 )

[1.27]

(.213)

[5.4]

SOLDER PASTE EXAMPLE

BASED ON .005 INCH [0.125 MM] THICK STENCIL

SCALE:8X

4214825/C 02/2019

NOTES: (continued)

8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate

design recommendations.

9. Board assembly site may have different recommendations for stencil design.

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