OPA2316IDRGR [TI]
Dual, 5.5-V, 10-MHz, low noise (11-nV/√Hz), RRIO operational amplifier | DRG | 8 | -40 to 125;
| 型号： | OPA2316IDRGR |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | Dual, 5.5-V, 10-MHz, low noise (11-nV/√Hz), RRIO operational amplifier | DRG | 8 | -40 to 125 放大器 光电二极管 |
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OPA316, OPA2316, OPA2316S, OPA4316
ZHCSCD1F –APRIL 2014–REVISED OCTOBER 2016
OPAx316 10MHz，低功率，低噪声，轨到轨输入输出 (RRIO)，1.8V
CMOS 运算放大器
1 特性
3 说明
1
•
单位增益带宽：10MHz
OPAx316 系列单路、双路和四路运算放大器代表新一
代通用低功耗运算放大器。由于采用轨至轨输入和输出
摆幅以及低静态电流（典型值为 400µA/通道），同时
兼具 10MHz 宽带宽和极低噪声
•
•
•
•
•
•
•
•
•
低 IQ：每通道 400µA
宽电源电压范围：1.8V 至 5.5V
低噪声：1kHz 时为 11nV/√Hz
低输入偏置电流 ：±5pA
偏移电压：±0.5mV
（1kHz 时为 11nV/√Hz）等特性，此系列成为对于各
种 应用 而言非常具有吸引力。低输入偏置电流支持那
些将在具有 兆欧姆级源阻抗 的应用中使用的运算放大
器。
单位增益稳定
内部射频干扰 (RFI)/电磁干扰 (EMI) 滤波器
停产版本：OPA2316S
OPAx316 器件采用稳健耐用的设计，方便电路设计人
员使用，具有单位增益稳定的集成 RFI/EMI 抑制滤波
器，在过驱条件下不出现反相，并且带有高静电放电
(ESD) 保护 (4kV HBM)。
扩展温度范围：–40°C 至 +125°C
2 应用
•
电池供电仪器：
此类器件经过优化，适合在 1.8V (±0.9V) 至 5.5V
(±2.75V) 的低电压状态下工作。这款最新补充的低压
CMOS 运算放大器与 OPAx313 和 OPAx314 搭配，
为用户提供了广泛的带宽、噪声和功率选择，可以满足
各种应用的 广泛需求的理想之选。
–
–
消费类应用、工业应用、医疗应用
笔记本电脑、便携式媒体播放器
•
•
•
•
•
传感器信号调节
汽车 应用
条形码扫描器
有源滤波器
音频
器件信息(1)
器件编号
OPA316
封装
SC-70 (5)
封装尺寸（标称值）
1.25mm × 2.00mm
1.60mm x 2.90mm
3.00mm × 3.00mm
SOT-23 (5)
DFN (8)
OPA2316
MSOP、VSSOP (8) 3.00mm x 3.00mm
SOIC (8)
3.91mm × 4.90mm
MSOP、VSSOP
(10)
3.00mm × 3.00mm
OPA2316S
OPA4316
X2QFN (10)
TSSOP (14)
SOIC (14)
1.50mm x 2.00mm
4.40mm × 5.00mm
8.65mm × 3.91mm
(1) 如需了解所有可用封装，请参阅产品说明书末尾的可订购产品
附录。
单极低通滤波器
10MHz 带宽下的低电源电流（400µA/通道）
RG
RF
120
100
80
270
225
180
135
90
R1
VOUT
VIN
60
C1
Phase
40
1
2pR1C1
f
=
-3 dB
20
45
VS = ±2.75 V
VOUT
VIN
RF
0
0
1
1 + sR1C1
Gain
=
1 +
(
(
RG
VS =±0.9V
œ20
-45
1
10
100
1k
10k
100k
1M
10M 100M
Frequency (Hz)
C006
1
An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
intellectual property matters and other important disclaimers. PRODUCTION DATA.
English Data Sheet: SBOS703
OPA316, OPA2316, OPA2316S, OPA4316
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目录
7.3 特性 说明................................................................. 18
7.4 器件功能模式........................................................... 20
应用和实施............................................................. 21
8.1 应用信息.................................................................. 21
8.2 典型应用.................................................................. 21
电源建议................................................................. 25
1
2
3
4
5
6
特性.......................................................................... 1
应用.......................................................................... 1
说明.......................................................................... 1
修订历史记录 ........................................................... 2
引脚配置和功能........................................................ 4
规格.......................................................................... 6
6.1 绝对最大额定值......................................................... 6
6.2 ESD 额定值............................................................... 6
6.3 建议运行条件............................................................. 6
6.4 热性能信息：OPA316 ............................................... 6
6.5 热性能信息：OPA2316............................................. 7
6.6 热性能信息：OPA2316S........................................... 7
6.7 热性能信息：OPA4316............................................. 7
6.8 电气特征.................................................................... 9
6.9 典型特性.................................................................. 12
详细 说明................................................................ 18
7.1 概述......................................................................... 18
7.2 功能方框图 .............................................................. 18
8
9
10 布局 ....................................................................... 26
10.1 布局指南................................................................ 26
10.2 布局示例................................................................ 26
11 器件和文档支持 ..................................................... 27
11.1 文档支持................................................................ 27
11.2 相关链接................................................................ 27
11.3 接收文档更新通知 ................................................. 27
11.4 社区资源................................................................ 27
11.5 商标....................................................................... 27
11.6 静电放电警告......................................................... 27
11.7 术语表 ................................................................... 27
12 机械、封装和可订购信息....................................... 27
7
4 修订历史记录
注：之前版本的页码可能与当前版本有所不同。
Changes from Revision E (May 2016) to Revision F
Page
•
•
•
已添加 SOIC (14) / OPA4316 尺寸信息至器件信息表............................................................................................................ 1
Added D 封装至 PW 封装引脚图 ........................................................................................................................................... 4
Added 将 D (SOIC) 热性能信息添加到热性能信息：OPA4316 表 ......................................................................................... 7
Changes from Revision D (December 2014) to Revision E
Page
•
已添加新的“RUG”封装 ............................................................................................................................................................ 1
Changes from Revision C (October 2014) to Revision D
Page
•
•
将关断部分添加至“电气特征”表............................................................................................................................................. 11
添加了相关文档部分 ............................................................................................................................................................. 27
Changes from Revision B (August 2014) to Revision C
Page
•
•
已更新器件信息表中的器件和封装.......................................................................................................................................... 1
增加了有关 OPA2316S 和 OPA4316 .................................................................................................................................... 7
Changes from Revision A (April 2014) to Revision B
Page
•
•
•
•
•
已添加 OPA2316 至器件信息表.............................................................................................................................................. 1
增加了有关 OPA2316 ............................................................................................................................................................ 7
在电气特征中添加了通道分离 ................................................................................................................................................. 9
在电气特征中添加了 GBP 而不是 UGB ................................................................................................................................. 9
已添加通道分离与频率间的关系 ........................................................................................................................................... 17
2
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OPA316, OPA2316, OPA2316S, OPA4316
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Changes from Original (April 2014) to Revision A
Page
•
已将状态从产品预览更改为量产数据 ...................................................................................................................................... 1
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3
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5 引脚配置和功能
DCK 封装
5 引脚 SC70
俯视图
DGS 封装
10 引脚 MSOP
俯视图
+IN
V-
1
2
3
5
4
V+
V+
OUT A
–IN A
1
2
3
4
5
10
9
OUT B
–IN B
+IN B
A
-IN
OUT
+IN A
V–
8
B
7
SHDN B
SHDN A
6
DBV 封装
5 引脚 SOT-23
俯视图
RUG 封装
10 引脚 QFN
俯视图
OUT
V-
1
5
V+
2
3
+IN A
+IN
4
-IN
10
Vœ
1
2
3
4
9
œIN A
DRG 封装
8 引脚 DFN
俯视图
SHDN A
8
7
6
OUT A
V+
8
7
6
5
V+
OUT A
-IN A
+IN A
V-
1
2
3
4
Exposed
Thermal
Die Pad
on
SHDN B
+IN B
OUT B
-IN B
+IN B
Underside(1)
OUT B
5
间距：0.5mm。
œIN B
将散热焊盘连接至 V–。焊盘尺寸：2.00mm × 1.20mm。
D、DGK 封装
8 引脚 MSOP、SO
俯视图
D、PW 封装
14 引脚 SOIC、TSSOP
俯视图
OUT A
-IN A
+IN A
V-
1
2
3
4
8
7
6
5
V+
OUT A
1
2
3
4
5
6
7
14 OUT D
13 -IN D
A
D
OUT B
-IN B
+IN B
-IN A
+IN A
V+
12 +IN D
11 V-
+IN B
-IN B
OUT B
10 +IN C
9
8
-IN C
B
C
OUT C
4
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引脚功能
引脚
OPA316
DBV DCK
OPA2316
OPA2316S
OPA4316
说明
名称
D、DGK、
DGS
RUG
PW
D
DRG
+IN
3
1
—
3
—
3
—
10
4
—
3
—
3
同相输入
同相输入
同相输入
同相输入
同相输入
反相输入
反相输入
反相输入
反相输入
反相输入
输出
+IN A
+IN B
+IN C
+IN D
–IN
—
—
—
—
4
—
—
—
—
3
5
7
5
5
—
—
—
2
—
—
—
2
—
—
—
9
10
12
—
2
10
12
—
2
–IN A
–IN B
–IN C
–IN D
OUT
—
—
—
—
1
—
—
—
—
4
6
8
5
6
6
—
—
—
1
—
—
—
1
—
—
—
8
9
9
13
—
1
13
—
1
OUT A
OUT B
OUT C
OUT D
—
—
—
—
—
—
—
—
输出
7
9
6
7
7
输出
—
—
—
—
—
—
8
8
输出
14
14
输出
SHDN
A
—
—
—
—
—
—
5
6
2
3
—
—
—
—
关断（逻辑低电平），启用（逻辑高电平）
关断（逻辑低电平），启用（逻辑高电平）
SHDN
B
V+
V–
5
2
5
2
8
4
10
4
7
1
4
4
正电源
11
11
负电源或接地（对于单电源供电）
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5
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6 规格
6.1 绝对最大额定值
在自然通风温度下测得（除非另有说明）(1)
最小值
(V–) – 0.5
-10
最大值
7
单位
V
电源电压
共模
(V+) + 0.5
V
电压(2)
信号输入引脚
差模
(V+) – (V–) + 0.2
V
电流(2)
10
持续
mA
输出短路(3)
TA
工作温度
结温
–55
150
°C
°C
°C
TJ
150
Tstg
贮存温度
-65
150
(1) 应力超出绝对最大额定值 下所列的值可能会对器件造成永久损坏。这些列出的值仅仅是应力额定值，这并不表示器件在这些条件下以及在
建议运行条件以外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可能会影响器件的可靠性。
(2) 输入引脚被二极管钳制至电源轨。对于摆幅能超过电源轨 0.5V 的输入信号，应将其电流限制在 10mA 或者更低。
(3) 对地短路，每个封装对应一个放大器。
6.2 ESD 额定值
在自然通风温度范围内测得（除非另有说明）。
值
单位
人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001(1)
充电器件模型 (CDM)，符合 JEDEC 规范 JESD22-C101(2)
±4000
±1500
V(ESD)
静电放电
V
(1) JEDEC 文档 JEP155 指出：500V HBM 时能够在标准 ESD 控制流程下安全生产。
(2) JEDEC 文档 JEP157 指出：250V CDM 时能够在标准 ESD 控制流程下安全生产。
6.3 建议运行条件
在自然通风温度范围内测得（除非另有说明）。
最小值
1.8
最大值
5.5
单位
V
VS
电源电压
额定温度范围
–40
125
°C
6.4 热性能信息：OPA316
OPA316
热指标(1)
DBV (SOT23)
5 引脚
221.7
DCK (SC70)
5 引脚
263.3
75.5
单位
RθJA
结至环境热阻(2)
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻(3)
结至电路板热阻(4)
144.7
49.7
51
ψJT
管结至顶部的特征参数(5)
管结至电路板的特征参数(6)
结至外壳（底部）热阻(7)
26.1
1
ψJB
49
50.3
RθJC(bot)
不适用
不适用
(1) 有关传统和新热指标的更多信息，请参阅《半导体和 IC 封装热指标》(SPRA953)。
(2) 在 JESD51-2a 描述的环境中，按照 JESD51-7 的规定，在一个 JEDEC 标准高 K 电路板上进行仿真，从而获得自然对流条件下的结至环
境热阻抗。
(3) 通过在封装顶部进行冷板测试仿真来获得结至外壳（顶部）热阻。JEDEC 标准中没有相关测试的描述，但 可在 ANSI SEMI 标准 G30 -
88 中找到相应的说明。
(4) 结至板热阻，可按照 JESD51-8 中的说明在使用环形冷板夹具来控制 PCB 温度的环境中进行仿真来获得。
(5) 结点至顶部特性参数 ψJT 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中获
取该温度。
(6) 结点至电路板特性参数 ψJB 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中
获取该温度。
(7) 通过在外露（电源）焊盘上进行冷板测试仿真来获得结至外壳（底部）热阻。JEDEC 标准中没有相关测试的描述，但 可在 ANSI SEMI 标
准 G30 - 88 中找到相应的说明。
6
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6.5 热性能信息：OPA2316
OPA2316
热指标(1)的热性能信息
D (SO)
8 引脚
127.2
71.6
DGK (MSOP)
8 引脚
186.6
DRG (DFN)
8 引脚
56.3
单位
RθJA
结至环境热阻(2)
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻(3)
结至电路板热阻(4)
78.8
72.2
68.2
107.9
31
ψJT
管结至顶部的特征参数(5)
管结至电路板的特征参数(6)
结至外壳（底部）热阻(7)
22
15.5
2.3
ψJB
67.6
106.3
21.2
RθJC(bot)
不适用
不适用
10.9
(1) 有关传统和新热指标的更多信息，请参阅《半导体和 IC 封装热指标》(SPRA953)。
(2) 在 JESD51-2a 描述的环境中，按照 JESD51-7 的规定，在一个 JEDEC 标准高 K 电路板上进行仿真，从而获得自然对流条件下的结至环
境热阻抗。
(3) 通过在封装顶部进行冷板测试仿真来获得结至外壳（顶部）热阻。JEDEC 标准中没有相关测试的描述，但 可在 ANSI SEMI 标准 G30 -
88 中找到相应的说明。
(4) 结至板热阻，可按照 JESD51-8 中的说明在使用环形冷板夹具来控制 PCB 温度的环境中进行仿真来获得。
(5) 结点至顶部特性参数 ψJT 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中获
取该温度。
(6) 结点至电路板特性参数 ψJB 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中
获取该温度。
(7) 通过在外露（电源）焊盘上进行冷板测试仿真来获得结至外壳（底部）热阻。JEDEC 标准中没有相关测试的描述，但 可在 ANSI SEMI 标
准 G30 - 88 中找到相应的说明。
6.6 热性能信息：OPA2316S
OPA2316S
热指标(1)的热性能信息
DGS (MSOP)
10 引脚
189.6
QFN (RUG)
单位
10 引脚
158
52
RθJA
结至环境热阻(2)
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻(3)
结至电路板热阻(4)
73.9
110.7
88
ψJT
管结至顶部的特征参数(5)
管结至电路板的特征参数(6)
结至外壳（底部）热阻(7)
13.4
1
ψJB
109.1
87
RθJC(bot)
不适用
不适用
(1) 有关传统和新热指标的更多信息，请参阅《半导体和 IC 封装热指标》(SPRA953)。
(2) 在 JESD51-2a 描述的环境中，按照 JESD51-7 的规定，在一个 JEDEC 标准高 K 电路板上进行仿真，从而获得自然对流条件下的结至环
境热阻抗。
(3) 通过在封装顶部进行冷板测试仿真来获得结至外壳（顶部）热阻。JEDEC 标准中没有相关测试的描述，但 可在 ANSI SEMI 标准 G30 -
88 中找到相应的说明。
(4) 结至板热阻，可按照 JESD51-8 中的说明在使用环形冷板夹具来控制 PCB 温度的环境中进行仿真来获得。
(5) 结点至顶部特性参数 ψJT 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中获
取该温度。
(6) 结点至电路板特性参数 ψJB 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中
获取该温度。
(7) 通过在外露（电源）焊盘上进行冷板测试仿真来获得结至外壳（底部）热阻。JEDEC 标准中没有相关测试的描述，但 可在 ANSI SEMI 标
准 G30 - 88 中找到相应的说明。
6.7 热性能信息：OPA4316
OPA4316
热指标(1)
PW (TSSOP)
14 引脚
117.2
D (SOIC)
14 引脚
87.0
单位
RθJA
结至环境热阻(2)
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻(3)
结至电路板热阻(4)
46.2
44.4
58.9
41.7
(1) 有关传统和新热指标的更多信息，请参阅《半导体和 IC 封装热指标》 (SPRA953)。
(2) 在 JESD51-2a 描述的环境中，按照 JESD51-7 的规定，在一个 JEDEC 标准高 K 电路板上进行仿真，从而获得自然对流条件下的结至环
境热阻抗。
(3) 通过在封装顶部进行冷板测试仿真来获得结至外壳（顶部）热阻。JEDEC 标准中没有相关测试的描述，但 可在 ANSI SEMI 标准 G30 -
88 中找到相应的说明。
(4) 结至板热阻，可按照 JESD51-8 中的说明在使用环形冷板夹具来控制 PCB 温度的环境中进行仿真来获得。
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热性能信息：OPA4316 (continued)
OPA4316
热指标(1)
PW (TSSOP)
14 引脚
4.9
D (SOIC)
14 引脚
11.6
单位
ψJT
管结至顶部的特征参数(5)
管结至电路板的特征参数(6)
结至外壳（底部）热阻(7)
°C/W
°C/W
°C/W
ψJB
58.3
41.4
RθJC(bot)
不适用
不适用
(5) 结点至顶部特性参数 ψJT 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中获
取该温度。
(6) 结点至电路板特性参数 ψJB 估算器件在实际系统中的结温，可通过 JESD51-2a（第 6 节和第 7 节）介绍的步骤从获得 RθJA 的仿真数据中
获取该温度。
(7) 通过在外露（电源）焊盘上进行冷板测试仿真来获得结至外壳（底部）热阻。JEDEC 标准中没有相关测试的描述，但 可在 ANSI SEMI 标
准 G30 - 88 中找到相应的说明。
8
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6.8 电气特征
VS（总电源电压）= (V+) – (V–) = 1.8 V 至 5.5 V。
TA = 25°C 时，RL = 10 kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
参数
测试条件
最小值
典型值
最大值
单位
失调电压
VS = 5V
±0.5
±2.5
±3.5
±10
mV
mV
VOS
输入失调电压
VS = 5V，TA = –40°C 至 125°C
VS = 5V，TA = –40°C 至 125°C
VS = 1.8 V – 5.5 V，VCM = (V–)
dVOS/dT 漂移
±2
μV/°C
µV/V
电源抑制
±30
±150
比
(PSRR)
与电源的关系
VS = 1.8 V – 5.5 V，VCM = (V–)，TA = –40°C 至 125°C
±250
µV/V
通道分离，直流
输入电压范围
在直流
10
µV/V 时
VS = 1.8V 至 2.5V
VS = 2.5V 至 5.5V
(V–) – 0.2
(V-)-0.2
(V+)
V
V
VCM
共模电压
(V+)+0.2
VS = 1.8V，(V–) – 0.2V < VCM < (V+) – 1.4 V，
TA= –40°C 至 125°C
70
76
57
65
86
90
72
80
dB
dB
dB
dB
VS = 5.5V，(V–) – 0.2V < VCM < (V+) – 1.4V，
TA= –40°C 至 125°C
CMRR
共模抑制比
VS = 1.8V，VCM = –0.2V 至 1.8V，
TA= –40°C 至 125°C
VS = 5.5V，VCM = –0.2V 至 5.7V，
TA= –40°C 至 125°C
输入偏置电流
±5
±2
±15
±15
±15
±8
pA
nA
pA
nA
IB
输入偏置电流
TA= –40°C 至 125°C
TA= –40°C 至 125°C
IOS
输入偏移电流
噪声
En
输入电压噪声（峰峰值）
输入电压噪声密度
VS = 5V，f = 0.1Hz 至 10Hz
VS = 5V，f = 1kHz
f = 1kHz
3
11
μVPP
en
nV/√Hz
fA/√Hz
in
输入电流噪声密度
1.3
输入阻抗
ZID
1016Ω || pF
1011Ω || pF
差分
共模
2 || 2
2 || 4
ZIC
开环增益
VS = 1.8V，(V–) + 0.04V < VO < (V+) – 0.04V，
RL = 10kΩ
94
104
90
100
110
96
dB
dB
dB
dB
dB
dB
VS = 5.5V，(V–) + 0.05V < VO < (V+) – 0.05V，
RL = 10kΩ
VS = 1.8V，(V–) + 0.1V < VO < (V+) – 0.1V，
RL = 2kΩ
AOL
开环电压增益
VS = 5.5V，(V–) + 0.15V < VO < (V+) – 0.15V，
RL = 2kΩ
100
86
106
VS = 5.5V，(V–) + 0.05V < VO < (V+) – 0.05V，
RL = 10kΩ，TA= –40°C 至 125°C
VS = 5.5V，(V–) + 0.15V < VO < (V+) – 0.15V，
RL = 2kΩ，TA= –40°C 至 125°C
84
频率响应
GBP
φm
增益带宽积
相位裕度
压摆率
VS = 5V，G = +1
VS = 5V，G = +1
VS = 5V，G = +1
10
60
6
MHz
度
SR
V/μs
精度达到 0.1%，VS = 5V，2V 阶跃，G = +1，CL
100pF
=
1
μs
tS
建立时间
精度达到 0.01%，VS = 5V，2V 阶跃，G = +1，CL
=
1.66
0.3
μs
μs
100pF
tOR
过载恢复时间
VS = 5V，VIN × 增益 = VS
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电气特征 (continued)
VS（总电源电压）= (V+) – (V–) = 1.8 V 至 5.5 V。
TA = 25°C 时，RL = 10 kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
参数
测试条件
最小值
典型值
最大值
单位
THD + N 总谐波失真 + 噪声(1)
VS = 5V，VO = 0.5VRMS，G = +1，f = 1kHz
0.0008%
(1) 三阶滤波器；-3dB 时的带宽 = 80kHz。
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电气特征 (continued)
VS（总电源电压）= (V+) – (V–) = 1.8 V 至 5.5 V。
TA = 25°C 时，RL = 10 kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
参数
测试条件
最小值
典型值
最大值
单位
输出
VS = 1.8V，RL = 10kΩ，TA= –40°C 至 125°C
VS = 5.5V，RL = 10kΩ，TA= –40°C 至 125°C
VS = 1.8V，RL = 2kΩ，TA= –40°C 至 125°C
VS = 5.5V，RL = 2kΩ，TA= –40°C 至 125°C
VS = 5V
15
30
mV
mV
mV
mV
mA
Ω
VO
相对于电源轨的电压输出摆幅
60
120
ISC
ZO
短路电流
±50
250
开环输出阻抗
VS = 5V，f = 10MHz
电源
VS
额定电压
1.8
5.5
V
IQ
每个放大器的静态电流
开通时间
VS = 5V，IO = 0mA，TA= –40°C 至 125°C
VS = 0V 至 5.5V
400
200
500
µA
µs
关断（VS = 1.8V 至 5.5V）(2)
所有放大器均已禁用，SHDN = VS–
已禁用一个放大器 (OPA2316S)
已启用放大器
0.01
345
1
µA
µA
V
IQSD
每个器件的静态电流
VIH
VIL
高压（已启用）
(V+) – 0.5
低电压（已禁用）
已禁用放大器
(V–) + 0.2
V
完全关断，G = 1，VOUT = 0.9 × VS / 2(4)
部分关断，G = 1，VOUT = 0.9 × VS / 2(4)
G = 1，VOUT = 0.1 × VS / 2
VIH = 5V
13
10
5
µs
µs
µs
pA
pA
tON
放大器启用时间(3)
放大器禁用时间(3)
tOFF
3.5
2.5
SHDN 引脚输入偏置电流（每个引
脚）
VIL = 0V
温度
额定温度范围
工作温度
–40
–55
-65
125
150
150
°C
°C
°C
TA
Tstg
贮存温度
(2) 由设计和特征确保；未经生产测试。
(3) 启用时间 (tON) 和禁用时间 (tOFF) 是指施加给 SHDN 引脚的信号为 50% 时到输出电压达到 10%（禁用）或 90%（启用）电平时之间的时
间。
(4) 完全关断是指双通道 OPA2316S 的通道 A 和 B 均处于禁用状态 (SHDN_A = SHDN_B = VS–)。部分关断是指仅使用一个 SHDN 引脚；在
这种模式下，内部偏置和振荡器保持工作状态，并且启用时间更短。
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6.9 典型特性
TA = 25°C时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
25
20
15
10
5
40
35
30
25
20
15
10
5
0
0
Offset Voltage (mV)
Offset Voltage Drift (µV/°C)
C013
C013
根据 12551 个放大器得出的分布图
TA = –40°C 至 +125°C，根据 70 个放大器得出的分布图
Figure 1. 失调电压分布
Figure 2. 失调电压漂移分布图
2500
2000
1500
1000
500
2500
2000
VCM = 2.95 V
1500
VCM = -2.95 V
1000
500
0
0
œ500
œ1000
œ1500
œ2000
œ2500
œ500
œ1000
N-
Channel
P-
Channel
œ1500
œ2000
Transition
œ2500
0
25
50
75
100 125 150
0
1
2
3
œ75 œ50 œ25
œ3
œ2
œ1
Temperature (°C)
VCM (V)
C001
C001
显示 9 个典型单元
V+ = 2.75 V，V– = –2.75 V，显示 9 个典型单元
Figure 4. 失调电压与共模电压间的关系
Figure 3. 失调电压与温度间的关系
2500
120
100
80
270
2000
1500
1000
500
225
180
135
90
VS = ±2.75 V
VS = ±0.9 V
60
0
Phase
40
œ500
œ1000
œ1500
œ2000
œ2500
20
45
VS = ±2.75 V
0
0
Gain
VS =±0.9V
œ20
-45
0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8
1
10
100
1k
10k
100k
1M
10M 100M
VSUPPLY (V)
Frequency (Hz)
C001
C006
V+ = 0.9 V 至 2.75V，V– = –0.9V 至 –2.75V，
显示 9 个典型单元
VCM < (V+) – 1.4V
Figure 5. 失调电压与电源间的关系
Figure 6. 开环增益和相位与频率间的关系
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典型特性 (continued)
TA = 25°C时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
100
75
50
25
0
100
75
50
25
0
VS = 1.8 V
VS = 1.8 V
VS = 5.5 V
VS = 5.5 V
-25
-50
-25
-50
0
25
50
75
100 125 150
œ75 œ50 œ25
0
25
50
75
100 125 150
œ75 œ50 œ25
Temperature (°C)
Temperature (°C)
C001
C001
RL = 10kΩ
RL = 2kΩ
Figure 7. 开环增益与温度间的关系
Figure 8. 开环增益与温度间的关系
100000
10000
1000
100
10
25
IB+
IB -
Ios
20
15
10
5
0
-5
G = +1
G = +10
G = -1
-10
-15
-20
1
0
0
25
50
75
100 125 150
œ75 œ50 œ25
10k
100k
1M
10M
100M
C007
Frequency (Hz)
Temperature (°C)
C001
Figure 9. 闭环增益与频率间的关系
Figure 10. 输入偏置和偏移电流与温度间的关系
3
2
1
0
120
25°C
-40°C
100
80
60
40
20
0
85°C
125°C
125°C
85°C
-1
PSRR
CMRR
-2
-3
-40°C
25°C
0
10
20
30
40
50
60
1
10
100
1k
10k
100k
1M
C011
Iout (mA)
Frequency (Hz)
C001
V+ = 2.75V，V– = –2.75V
Figure 12. CMRR 和 PSRR 与频率间的关系
Figure 11. 输出电压摆幅与输出电流间的关系
（以输入为参考）
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典型特性 (continued)
TA = 25°C时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
200
150
100
50
1000
750
VS = 1.8 V, (V-) - 0.2 V ≤ VCM ≤ (V+) - 1.4 V
500
VS = 1.8 V, (V-) - 0.2 V ≤ VCM ≤ (V+)
250
0
0
VS = 5.5 V, (V-) - 0.2 V ≤ VCM ≤ (V+) - 1.4 V
VS = 5.5 V, (V-) - 0.2 V ≤ VCM ≤ (V+) + 0.2 V
œ50
œ100
œ150
œ200
œ250
œ500
œ750
œ1000
0
25
50
75
100 125 150
0
25
50
75
100 125 150
œ75 œ50 œ25
œ75 œ50 œ25
Temperature (°C)
Temperature (°C)
C001
C001
Figure 13. CMRR 与温度间的关系（窄范围）
Figure 14. CMRR 与温度间的关系（宽范围）
100
80
60
40
20
0
Peak-to-Peak Noise = VRMS × 6.6 = 3 ꢀVpp
-20
Time (1 s/div)
0
25
50
75
100 125 150
œ75 œ50 œ25
C014
Temperature (°C)
C001
Figure 16. 0.1Hz 至 10Hz 输入电压噪声
Figure 15. PSRR 与温度间的关系
1000
100
10
16
15
14
13
12
11
10
9
1
8
0.1
1
10
100
1k
10k
100k
0
0.5
1
1.5
2
2.5
3
3.5
4
4.5
5
5.5
C015
Frequency (Hz)
Common-Mode Voltage (V)
C039
ƒ = 1kHz
Figure 17. 输入电压噪声频谱密度与频率间的关系
Figure 18. 输入电压噪声与共模电压间的关系
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典型特性 (continued)
TA = 25°C时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
0.1
-60
1.
-40
G = +1 V/V, RL = 10 kꢀ
G = +1 V/V, RL = 2 kꢀ
0.1
-60
G=-1 V/V,R=10kꢀ
L
0.01
-80
G = -1 V/V, R = 2 kꢀ
L
0.01
-80
0.001
0.0001
0.00001
-100
-120
-140
0.001
0.0001
-100
-120
G = +1 V/V, RL = 10 kꢀ
G = +1 V/V, RL = 2 kꢀ
G = -1 V/V, RL = 10 kꢀ
G=-1V/V,R=2kꢀ
L
10
100
1k
10k
100k
0.001
0.01
0.1
1
10
Frequency (Hz)
Output Amplitude (VRMS)
C017
C018
BW = 80kHz，VOUT = 0.5VRMS
ƒ = 1kHz，BW = 80kHz
Figure 19. THD + N 与频率间的关系
Figure 20. THD + N 与幅度间的关系
450
425
400
375
350
325
300
275
250
450
425
400
375
350
VS = 5.5 V
VS = 1.8 V
1.5
2
2.5
3
3.5
4
4.5
5
5.5
6
0
25
50
75
100 125 150
œ75 œ50 œ25
Supply Voltage (V)
Temperature (°C)
C001
C001
Figure 21. 静态电流与电源电压间的关系
Figure 22. 静态电流与温度间的关系
10k
1k
50
40
30
20
10
0
RI = 1 kohm
RF = 1 kohm
+ 2.75 V
100
10
œ
+
Device
VIN = 100 mVpp
+
CL
œ
œ 2.75 V
1
10
100
1k
10k 100k 1M 10M 100M 1000M
0p
100p
200p
300p
Frequency (Hz)
Capacitive Load (F)
C024
C025
V+ = 2.75V，V– = –2.75V，G = –1V/V
Figure 23. 开环输出阻抗与频率间的关系
Figure 24. 小信号过冲与负载电容间的关系
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典型特性 (continued)
TA = 25°C时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
80
VIN
70
60
50
VOUT
+ 2.75 V
40
+ 2.75 V
œ
30
Device
VOUT
œ
Device
+
+
+
+
20
10
0
œ 2.75 V
VIN = 100 mVpp
RL
CL
œ 2.75 V
6.1 VPP
Sine Wave
œ
œ
Time (100 ꢀs/div)
0p
100p
200p
300p
C027
Capacitive Load (F)
C026
V+ = 2.75V，V– = –2.75V
V+ = 2.75V，V– = –2.75V，G = +1V/V，RL = 1kΩ
Figure 25. 小信号过冲与负载电容间的关系
Figure 26. 无相位反转
1 V
0 V
VOUT
5.5 V
RI
=
1
kohm
RF = 10 kohm
+
2.75
V
V
œ
+
Device
VOUT
VIN
VIN
= 1 Vpp
+
œ
œ
2.75
Saturated
Recovering
Slewing
RI
=
1
kohm
RF = 10 kohm
Saturated
Slewing
Recovering
VIN
+
2.75
V
œ
+
Device
VOUT
VIN
= 1 Vpp
+
œ
œ
2.75
V
0 V
-5.5 V
VOUT
-1 V
Time (100 ns/div)
Time (100 ns/div)
C028
C029
V+ = 2.75V，V– = –2.75V，G = –10V/V
Figure 27. 正过载恢复
V+ = 2.75V，V– = –2.75V，G = –10V/V
Figure 28. 负过载恢复
+ 2.75
V
CL = 10 pF
œ
Device
CL = 100 pF
+
+
VIN = 1 Vpp
RL
CL
œ
2.75
V
œ
VOUT
+ 2.75 V
œ
Device
+
+
VIN = 100 mVpp
RL
CL
œ 2.75 V
œ
VIN
Time (100 ns/div)
Time (200 ns/div)
C030
C031
V+ = 2.75V，V– = –2.75V，G = +1V/V
Figure 29. 小信号阶跃响应
V+ = 2.75V，V– = –2.75V，CL = 100pF，G = +1V/V
Figure 30. 大信号阶跃响应
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典型特性 (continued)
TA = 25°C时，VS = 5.5V，RL = 10kΩ 连接至 VS / 2，VCM = VS / 2，且 VOUT = VS / 2（除非另有说明）。
100
80
60
40
20
0
40
20
0
0.1% Settling = ±2 mV
-20
-40
-60
-80
0.1% Settling = ±2 mV
-20
-40
0
0.5
1
1.5
2
0
0.5
1
1.5
2
Time (ꢀs)
Time (ꢀs)
C032
C033
CL = 100pF，G = +1V/V
CL = 100pF，G = +1V/V
Figure 31. 正极性大信号趋稳时间
Figure 32. 负极性大信号趋稳时间
70
60
50
40
30
7
6
5
4
3
2
1
0
VS = 5.5 V
VS = 5 V
ISC, Source
Maximum output voltage without
slew-rate induced distortion.
VS = 1.8 V
ISC, Sink
0
25
50
75
100 125 150
100k
1M
10M
œ75 œ50 œ25
Temperature (°C)
Frequency (Hz)
C001
C035
Figure 33. 短路电流与温度间的关系
Figure 34. 最大输出电压与
频率和电源电压间的关系
100
80
60
40
20
0
0
œ20
œ40
œ60
œ80
œ100
œ120
10M
100M
Frequency (Hz)
1G
10G
10
100
1k
10k
100k
1M
10M
C036
Frequency (Hz)
C001
PRF = –10dBm
V+ = 2.75V，V– = –2.75V
Figure 35. 以同相输入为参考的
电磁干扰抑制比 (EMIRR IN+) 与频率间的关系
Figure 36. 通道分离与频率间的关系
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7 详细 说明
7.1 概述
OPA316 是一系列具有低功耗、轨至轨输入和输出的运算放大器。这些器件的工作电压范围为 1.8V 至 5.5V，具有
单位增益稳定特性，并且适用于各种通用 应用。的理想之选。AB 类输出级能够驱动连接至 V+ 和接地间任一点的
小于或等于 10kΩ 的负载。输入共模电压范围包括两个电源轨，并支持将 OPA316 系列器件用于几乎任何单电源应
用。轨至轨输入和输出摆幅可大幅扩大动态范围（尤其在低电源 应用中），因此这些器件成为了驱动采样模数转换
器 (ADC) 的理想之选。
OPA316 系列 消除 10MHz 宽带和 6V/μs 转换率，且每个通道仅有 400μA 的电源电流，从而在功耗极低的情况下
提供良好的交流电性能。在直流 应用 中也具有良好性能，其输入噪声电压极低（在 1kHz 时为 11nV/√Hz），输入
偏置电流低 (5pA)，且输入失调电压为 0.5mV（典型值）。
7.2 功能方框图
V+
Reference
Current
VIN+
VIN-
VBIAS1
Class AB
Control
Circuitry
VO
VBIAS2
V-
(Ground)
7.3 特性 说明
7.3.1 工作电压
OPAx316 运算放大器在 1.8V 至 5.5V 的电压范围内可安全无虞地运行。此外，许多规格在 –40°C 至 +125°C 温度
下适用。典型特性 图表中说明了随工作电压或温度变化而显著变化的参数。
7.3.2 轨至轨输入
OPAx316 系列的输入共模电压范围在电源轨基础上向外扩展了 200mV，从而支持高于 2.5V 的电源电压。此性能
由一个互补输入级实现：一个 N 通道输入差分对和一个 P 通道差分对并联，如 功能方框图 所示。当输入电压靠近
正轨（通常在 (V+) – 1.4V 到高于正电源电压 200mV 之间）时，N 沟道对有效；而当输入在低于负电源电压
200mV 到大约 (V+) – 1.4V 之间时，P 沟道对有效。在一个通常介于 (V+) – 1.2V 到 (V+) – 1V 之间的小转换区域
内，两个通道对都会打开。此 200mV 转换区域可能会随工艺不同而发生变化，最高可达 200mV。因此，此转换区
域（两个级都打开）在低端上的范围为 (V+)-1.4V 至 (V+)-1.2V，在高端上的范围高达 (V+)-1 V 至 (V+)-0.8V。与
器件在此区域外运行相比，器件在此转换区域内运行时，PSRR、CMRR、失调电压、温漂和 THD 会降级。
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特性 说明 (continued)
7.3.3 输入和 ESD 保护
OPAx316 在所有引脚上均整合了内部 ESD 保护电路。在输入和输出引脚的情况下，这种保护主要包括连接在输入
和电源引脚间的导流二极管。只要电流如绝对最大额定值中所述不超过 10mA，这些 ESD 保护二极管便还能提供
电路内输入过驱保护。Figure 37 显示了如何通过将串联输入电阻器添加到被驱动的输入端来限制输入电流。添加
的电阻器会增加放大器输入端的热噪声；在对噪声敏感的应用中，该值必须保持在最低 值中，该值应保持在最低
值。
V+
IOVERLOAD
10-mA max
VOUT
Device
VIN
5 kW
Figure 37. 输入电流保护
7.3.4 共模抑制比 (CMRR)
OPAx316 的 CMRR 是以多种方式指定的，因此对于给定的应用，用户可以使用最佳匹配项；请参阅电气特征。首
先，数据表给出了低于转换区域 [VCM < (V+) – 1.4V] 的共模范围内的器件 CMRR。当应用需要使用其中一个差分
输入对时，此规格最能说明器件的能力。其次，指定了在 VCM = –0.2V 至 5.7V 时（对于 VS = 5.5V）整个共模范
围的 CMRR。最后这个值包含整个转换区域内的变化，如Figure 4 所示。
7.3.5 EMI 敏感性和输入滤波
运算放大器随着器件对于电磁干扰 (EMI) 的易感性而发生变化。如果传导 EMI 进入运算放大器，放大器输出中观
察到的直流偏移值在有 EMI 时可能偏离其标称值。这个偏离是由与内部半导体结相关的信号修整引起的。虽然所有
的运算放大器引脚功能都会受到 EMI 的影响，但是信号输入引脚可能是最易受影响的。OPA316 运算放大器系列
整合了内部输入低通滤波器，该滤波器可减少放大器对 EMI 的响应。此滤波器提供共模和差分模式滤波。此滤波器
针对大约 80MHz (-3dB) 的截止频率而设计，具有每十倍频 20dB 的下降率。
TI 已经开发出在 10MHz 至 6GHz 的宽频谱范围内精确测量和量化运算放大器抗扰度的功能。EMI 抑制比 (EMIRR)
指标允许按 EMI 抗扰性直接比较运算放大器。Figure 35 说明了针对 OPA316 系列执行的此测试的结果。有关更多
信息，请参阅《运算放大器的 EMI 抑制比》(SBOA128)。
7.3.6 轨至轨输出
OPAx316 器件是一种低功耗、低噪声运算放大器，可提供强大的输出驱动能力。一个具有共源晶体管 AB 类输出
级被用于实现完全轨到轨输出摆幅功能。对于 10kΩ 的电阻负载，无论施加的电源电压是多少，输出摆幅通常在两
个电源轨的 30mV 以内。不同的负载情况会改变放大器在靠近电源轨范围内摆动的能力；请参阅典型特性图输出电
压摆幅与输出电流间的关系 (Figure 11)。
7.3.7 电容负载和稳定性
OPAx316 旨在用于 需要驱动 容性负载的应用。与所有运算放大器一样，可能存在会使 OPAx316 变得不稳定的特
定情况。在确定特定运算放大器的运行是否稳定时，需要考虑放大器电路配置、布局、增益和输出负载等因素。在
单位增益
(+1V/V) 缓冲器配置下驱动电容负载的运算放大器比在更高噪声增益下工作的放大器更容易出现不稳定的情况。电
容负载与运算放大器输出电阻相结合后，在反馈环路内产生一个使相补角降级的极点。相位裕量的减小随着容性负
载的增加而增加。保守而言，最佳做法是设计 25% 的过冲（40° 相补角），这样可在流程变化期间提供更高的稳
定性。某些较大的电容器（CL 大于 1μF）的等效串联电阻 (ESR) 足以改变反馈环路内的相位特性，从而使放大器
保持稳定。增加放大器闭环增益使得放大器能够驱动更大的电容。当在更高电压增益上观察放大器的过冲响应时，
这个增加的驱动能力会十分明显。请参阅典型特性图：小信号过冲与电容负载间的关系 (Figure 24，G = –1V/V) 和
小信号过冲与电容负载间的关系 (Figure 25，G = +1V/V)。
放大器在单位增益配置下运行时增大电容负载驱动能力的一种方法就是串行插入一个小电阻器（一般为 10Ω
到
20Ω），与输出串联（如 Figure 38 中所示）。这个电阻器大大减少了与大电容负载相关的过冲和振铃。然而，这
个技巧的一个可能问题是这个增加的串联电阻和任一与负载电容并联的连接电阻会生成一个分压器。此分压器在输
出上引入一个减少输出摆幅的增益误差。
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特性 说明 (continued)
V+
RS
VOUT
Device
VIN
10 W to
20 W
RL
CL
Figure 38. 改进容性负载驱动
7.3.8 过载恢复
过载恢复定义为运算放大器输出从饱和状态恢复到线性状态所需的时间。当输出电压由于高输入电压或高增益而超
过额定工作电压时，运算放大器的输出器件进入饱和区。器件进入饱和区后，输出器件中的电荷载体需要时间返回
到线性状态。当电荷载体返回到线性状态时，器件开始以指定的压摆率进行转换。因此，过载时的传播延迟等于过
载恢复时间与转换时间的总和。OPAx316 的过载恢复时间大约为 300ns。
7.3.9 DFN 封装
OPA2316（双通道版本）器件使用 DFN 样式封装（也称为 SON）；此封装是一种仅在封装底部两侧有触点的
QFN 封装。这种无引线封装最大限度增加了印刷电路板 (PCB) 空间，并通过外露散热焊盘来增强散热和电气特
征。DFN 封装的主要优点之一是它的高度 (0.9-mm) 较低。DFN 封装物理尺寸小，具有更小的布线面积、更高的散
热性能以及更低的电气寄生，并且所采用的引脚分配机制与其他常用封装（如 SOIC 和 MSOP）一致。此外，无外
部引线也消除了引线弯曲问题。
对于 DFN 封装，可使用标准 PCB 组装技巧轻松安装。请参阅《QFN/SON PCB 连接》 (SLUA271) 和《方形扁平
无引脚逻辑封装》(SCBA017)。
NOTE
将 DFN 封装底部的外露引线框芯片垫连接至最低负电位 (V–)。
7.4 器件功能模式
OPA316、OPA2316 和 OPA4316 器件会在连接电源时通电。这些器件可根据应用情况作为单电源运算放大器或双
电源放大器使用。
OPA2316S 器件具有 SHDN（启用）引脚功能，以运算放大器的负电源电压为基准。逻辑高电平将启用运算放大
器。有效逻辑高电平是指施加到 SHDN 引脚上的电压 [(V+) – 0.1V]，最大为 (V+)。有效逻辑低电平是指施加到使
能引脚上的电压 [(V–) + 0.1 V]，最低为 (V–)。施加到 SHDN 的最大允许电压相对于负电源为 5.5V（与正电源电压
无关）。将该引脚连接至有效的高电压、低电压或者被驱动，而不是保留开路。
逻辑输入是高阻抗 CMOS 输入。对于这两个输入，将独立控制。对于电池供电的 应用，这种特性可以用于大幅降
低平均电流并延长电池使用寿命。
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8 应用和实施
NOTE
以下应用部分中的 信息 不属于 TI 组件规格的范围，TI 不担保其准确性和完整性。TI 的客
户应负责确定组件是否适用于其应用。客户应验证并测试其设计实现，以确认系统功能。
8.1 应用信息
8.1.1 一般配置
当接收到低电平信号时，器件通常需要限制即将进入系统的信号的带宽。建立这个受限带宽的最简单方法是在放大
器的同相引脚上放置一个 RC 滤波器，如Figure 39 中所示。
RG
RF
R1
VOUT
VIN
C1
1
2pR1C1
f
=
-3 dB
VOUT
VIN
RF
1
1 + sR1C1
=
1 +
(
(
RG
Figure 39. 单极低通滤波器
如果需要更多衰减，器件需要多极点滤波器。Sallen-Key 滤波器可用于完成此项任务，如Figure 40 所示。为了获
得最佳结果，放大器的带宽必须是滤波器频率带宽的 8 到 10 倍。不遵守这一准则可能导致放大器出现相移。
C1
R1 = R2 = R
C1 = C2 = C
R1
R2
Q = Peaking factor
(Butterworth Q = 0.707)
VIN
VOUT
C2
1
2pRC
f
=
-3 dB
RF
RF
RG
=
1
2 -
RG
(
(
Q
Figure 40. 两极低通 Sallen-Key 滤波器
8.2 典型应用
有些 应用 需要差分信号。 Figure 41 显示，简单电路可利用一个 2.7V 的电源将 0.1V 至 2.4V 的单端输入转换为
±2.3V 的差分输出。本示例有意限制输出范围以实现线性最大化。电路由两个放大器构成。一个放大器充当缓冲器
并产生 VOUT+ 电压。另一个放大器使输入反相并添加参考电压以生成 VOUT–。VOUT+ 和 VOUT– 范围为 0.1V
至 2.4V。差异 VDIFF 是指 VOUT+ 和 VOUT– 之间的差异，这导致差异输出电压范围为 2.3 V。
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典型应用 (continued)
R
2
2.7V
R
1
œ
V
+
OUTœ
R
3
+
V
REF
2.5V
R
4
V
V
DIFF
+
2.7V
œ
V
+
OUT+
+
V
IN
Figure 41. 单端输入到差分输出的转换原理图
8.2.1 设计要求
Table 1 列出了设计要求：
Table 1. 设计参数
设计参数
值
2.7V
电源电压
基准电压
2.5V
输入电压
0.1V 至 2.4V
±2.3V
输出差分电压
输出共模电压
小信号带宽
1.25V
5MHz
8.2.2 详细设计流程
在 Figure 41 中，电路采用单端输入信号 VIN，并生成两个输出信号（VOUT+ 和 VOUT–），生成输出信号时使用
两个放大器和基准电压 VREF。VOUT+ 是第一个放大器的输出，并且是输入信号 VIN 的缓冲版本（如Equation 1
所示）。VOUT– 是第二个放大器的输出，该放大器使用 VREF 将失调电压添加至 VIN 和反馈以添加反相增益。
VOUT– 的传递函数如Equation 2 所示。
VOUT+ = V
IN
(1)
≈
∆
«
’ ≈
ì 1+
’
÷
R4
R2
R2
R1
VOUT- = VREF
ì
- V ì
IN
÷ ∆
R3 +R4 ◊ « R1 ◊
(2)
差分输出信号 VDIFF 是两个单端输出信号 VOUT+ 和 VOUT– 之间的差异。Equation 3 显示了 VDIFF 的传递函
数。使用Equation 4 和Equation 5 中的条件并应用 R1 = R2 和 R3 = R4 两种条件，传递函数简化为了 Equation 6。
使用此配置，最大的输入信号等于基准电压，每个放大器的最大输出等于 VREF。差分输出范围为 2 × VREF。此
外，共模电压是 VREF 的一半，如Equation 7 所示。
≈
’
÷
≈
∆
«
’ ≈
ì 1+
’
÷
R2
R4
R2
VDIFF = VOUT+ - VOUT- = VINì 1+
- V
ì
∆
÷ ∆
REF
R1 ◊
R3 +R4 ◊ « R1 ◊
«
(3)
(4)
(5)
(6)
VOUT+ = V
IN
VOUT- = VREF - V
IN
VDIFF = 2ì VIN - VREF
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V
+ VOUT-
2
1
2
≈
’
OUT+
VCM
=
=
VREF
∆
÷
◊
«
(7)
8.2.2.1 放大器选择
输入范围的线性是实现良好直流精度的关键。共模输入范围和输出摆幅限制决定线性。通常，需要具有轨至轨输入
和输出摆幅的放大器。宽带是此设计的主要考虑因素，因此，选择 OPAx316 是因为其宽带高于 5MHz 的目标。宽
带和功耗比可使该器件实现低功耗，且低失调和低漂移可确保精度适中的 应用实现良好精度。
8.2.2.2 无源组件选择
由于 VOUT– 的传递函数高度依赖于电阻器（R1、R2、R3 和 R4），应使用低容差的电阻器以最大限度提高性能并
最大限度减小误差。此设计使用电阻值为 49.9kΩ 且容差为 0.1% 的电阻器。但是，如果系统噪声是关键参数，可
以选择较低电阻值（6kΩ 或更低）以使整个系统保持低噪音。这可确保电阻器噪声低于放大器噪声。
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8.2.3 应用曲线
Figure 42、Figure 43 和Figure 44 中的测量传递函数是通过扫描 0.1 V 至 2.4 V 输入电压而生成的。整个输入范围
实际上是 0V 至 2.5V，但被限制为不超过 0.1V 以维持最佳线性。有关此设计和可用于代替 OPAx316 的其他备选
器件的更多详细信息，请参阅《单端输入至差分输出转换电路参考设计》(TIPD131)。
2.50
2.00
1.50
1.00
0.50
0.00
2.50
2.00
1.50
1.00
0.50
0.00
0.00
0.50
1.00
1.50
2.00
2.50
0.00
0.50
1.00
1.50
2.00
2.50
Input voltage (V)
Input voltage (V)
C027
C027
Figure 42. VOUT+ 与输入电压间的关系
Figure 43. VOUT– 与输入电压间的关系
2.50
2.00
1.50
1.00
0.50
0.00
-0.50
-1.00
-1.50
-2.00
-2.50
0.00
0.50
1.00
1.50
2.00
2.50
Input voltage (V)
C027
Figure 44. VDIFF 与输入电压间的关系
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9 电源建议
OPAx316 的额定工作范围为 1.8V 至 5.5V （±0.9V 至 ±2.75V）；多种规格适用于 –40°C 至 +125°C 的温度范
围。典型特性 中介绍了可能会随工作电压或温度的变化而显著变化的参数。
CAUTION
电源电压大于 7V 可能对器件造成永久损坏（请参阅绝对最大额定值 表）。
将 0.1μF 旁路电容放置于电源引脚附近，旁路电容可以提供低阻抗回路来降低电源的耦合噪声。有关旁路电容器放
置的更多详细信息，请参阅布局指南。
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10 布局
10.1 布局指南
为了实现器件的最佳运行性能，应使用良好的 PCB 布局规范，包括：
•
噪声可通过全部电路电源引脚以及运算放大器传入模拟电路。旁路电容器通过提供模拟电路的本地低阻抗电
源来减少耦合噪声。
–
在每个电源引脚和接地端之间连接低 ESR 0.1µF 陶瓷旁路电容器，放置位置尽量靠近器件。从 V+ 到接
地端的单个旁路电容器适用于单通道电源 应用。
•
将电路的模拟和数字部分单独接地是最简单和最有效的噪声抑制方法之一。多层 PCB 中通常将一层或多层
专门作为接地层。接地层有助于散热和降低电磁干扰 (EMI) 噪声。请小心地对数字接地和模拟接地进行物理
隔离，同时应注意接地电流。有关更多详细信息，请参阅《电路板布局技巧》(SLOA089)。
•
•
为了减少寄生耦合，请让输入走线尽可能远离电源或输出走线。如果这些走线不能保持分离状态，让敏感走
线与有噪声的走线垂直相交比平行相交好得多。
外部组件的位置应尽量靠近器件。如布局示例 中所示，使 RF 和 RG 接近反相输入可最大限度地减小寄生
电容。
•
•
尽可能缩短输入走线。切记，输入走线是电路中最敏感的部分。
考虑在关键走线周围设定驱动型低阻抗保护环。这样可显著减少附近走线在不同电势下产生的泄漏电流。
10.2 布局示例
Place components close
to device and to each
other to reduce parasitic
errors
Run the input traces
as far away from
the supply lines
as possible
VS+
RF
NC
NC
Use a low-ESR,
ceramic bypass
capacitor
RG
GND
œIN
+IN
Vœ
V+
OUTPUT
NC
VIN
GND
GND
VSœ
VOUT
Ground (GND) plane on another layer
Use low-ESR,
ceramic bypass
capacitor
Figure 45. 同相配置的运算放大器电路板布局
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11 器件和文档支持
11.1 文档支持
11.1.1 相关文档
请参阅如下相关文档：
•
•
•
•
•
《运算放大器的 EMI 抑制比》（文献编号：SBOA128）。
《QFN/SON PCB 连接》（文献编号：SLUA271）。
《四方扁平无引线逻辑器件封装》（文献编号：SCBA017）。
《单端输入至差分输出转换电路参考设计》（文献编号：TIPD131）。
《电路板布局布线技巧》（文献编号：SLOA089）。
11.2 相关链接
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表 2. 相关链接
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11.3 接收文档更新通知
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11.4 社区资源
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并且不一定反映 TI 的观点；请参阅 TI 的 《使用条款》。
TI E2E™ 在线社区 TI 的工程师对工程师 (E2E) 社区。此社区的创建目的在于促进工程师之间的协作。在
e2e.ti.com 中，您可以咨询问题、分享知识、拓展思路并与同行工程师一道帮助解决问题。
设计支持
TI 参考设计支持 可帮助您快速查找有帮助的 E2E 论坛、设计支持工具以及技术支持的联系信息。
11.5 商标
E2E is a trademark of Texas Instruments.
All other trademarks are the property of their respective owners.
11.6 静电放电警告
这些装置包含有限的内置 ESD 保护。 存储或装卸时，应将导线一起截短或将装置放置于导电泡棉中，以防止 MOS 门极遭受静电损
伤。
11.7 术语表
SLYZ022 — TI 术语表。
这份术语表列出并解释术语、缩写和定义。
12 机械、封装和可订购信息
以下页面包含机械、封装和可订购信息。这些信息是指定器件的最新可用数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。如需获取此产品说明书的浏览器版本，请参阅左侧的导航栏。
版权 © 2014–2016, Texas Instruments Incorporated
27
PACKAGE OPTION ADDENDUM
www.ti.com
21-Feb-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
OPA2316ID
OPA2316IDGK
OPA2316IDGKR
OPA2316IDR
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
SOIC
VSSOP
VSSOP
SOIC
D
8
8
75
80
RoHS & Green
RoHS & Green
NIPDAU
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
O2316
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
DGK
DGK
D
NIPDAUAG
NIPDAUAG | SN
NIPDAU
OVMQ
OVMQ
O2316
SMD
8
2500 RoHS & Green
2500 RoHS & Green
3000 RoHS & Green
8
OPA2316IDRGR
OPA2316IDRGT
OPA2316SIDGS
OPA2316SIDGSR
OPA2316SIRUGR
OPA2316SIRUGT
OPA316IDBVR
OPA316IDBVT
OPA316IDCKR
OPA316IDCKT
OPA4316ID
SON
DRG
DRG
DGS
DGS
RUG
RUG
DBV
DBV
DCK
DCK
D
8
NIPDAU
SON
8
250
80
RoHS & Green
RoHS & Green
NIPDAU
SMD
VSSOP
VSSOP
X2QFN
X2QFN
SOT-23
SOT-23
SC70
10
10
10
10
5
NIPDAUAG
NIPDAUAG | SN
NIPDAU
SMG
2500 RoHS & Green
3000 RoHS & Green
SMG
1QU
250
3000 RoHS & Green
250 RoHS & Green
3000 RoHS & Green
RoHS & Green
NIPDAU
1QU
NIPDAU
SLE
5
NIPDAU
SLE
5
NIPDAU
SLD
SC70
5
250
50
RoHS & Green
RoHS & Green
NIPDAU
SLD
SOIC
14
14
14
14
NIPDAU
O4316D
O4316D
OPA4316
OPA4316
OPA4316IDR
SOIC
D
2500 RoHS & Green
90 RoHS & Green
2000 RoHS & Green
NIPDAU
OPA4316IPW
TSSOP
TSSOP
PW
NIPDAU
OPA4316IPWR
PW
NIPDAU
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
www.ti.com
21-Feb-2023
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
OTHER QUALIFIED VERSIONS OF OPA2316, OPA316, OPA4316 :
Automotive : OPA2316-Q1, OPA316-Q1, OPA4316-Q1
•
NOTE: Qualified Version Definitions:
Automotive - Q100 devices qualified for high-reliability automotive applications targeting zero defects
•
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
13-Jun-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
OPA2316IDGKR
OPA2316IDGKR
OPA2316IDR
VSSOP
VSSOP
SOIC
DGK
DGK
D
8
8
2500
2500
2500
3000
250
330.0
330.0
330.0
330.0
180.0
330.0
180.0
178.0
178.0
178.0
178.0
330.0
330.0
12.4
12.4
12.4
12.4
12.4
12.4
8.4
5.3
5.3
6.4
3.3
3.3
5.3
1.75
3.3
3.23
2.4
2.4
6.5
6.9
3.4
3.4
5.2
3.3
3.3
3.4
2.25
3.2
3.17
2.5
2.5
9.0
5.6
1.4
1.4
2.1
1.1
1.1
1.4
0.55
1.4
1.37
1.2
1.2
2.1
1.6
8.0
8.0
8.0
8.0
8.0
8.0
4.0
4.0
4.0
4.0
4.0
8.0
8.0
12.0
12.0
12.0
12.0
12.0
12.0
8.0
Q1
Q1
Q1
Q2
Q2
Q1
Q1
Q3
Q3
Q3
Q3
Q1
Q1
8
OPA2316IDRGR
OPA2316IDRGT
OPA2316SIDGSR
OPA2316SIRUGT
OPA316IDBVR
OPA316IDBVT
OPA316IDCKR
OPA316IDCKT
OPA4316IDR
SON
DRG
DRG
DGS
RUG
DBV
DBV
DCK
DCK
D
8
SON
8
VSSOP
X2QFN
SOT-23
SOT-23
SC70
10
10
5
2500
250
3000
250
9.0
8.0
5
9.0
8.0
5
3000
250
9.0
8.0
SC70
5
9.0
8.0
SOIC
14
14
2500
2000
16.4
12.4
16.0
12.0
OPA4316IPWR
TSSOP
PW
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
13-Jun-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
OPA2316IDGKR
OPA2316IDGKR
OPA2316IDR
VSSOP
VSSOP
SOIC
DGK
DGK
D
8
8
2500
2500
2500
3000
250
366.0
366.0
356.0
346.0
182.0
366.0
210.0
180.0
180.0
180.0
180.0
340.5
356.0
364.0
364.0
356.0
346.0
182.0
364.0
185.0
180.0
180.0
180.0
180.0
336.1
356.0
50.0
50.0
35.0
33.0
20.0
50.0
35.0
18.0
18.0
18.0
18.0
32.0
35.0
8
OPA2316IDRGR
OPA2316IDRGT
OPA2316SIDGSR
OPA2316SIRUGT
OPA316IDBVR
OPA316IDBVT
OPA316IDCKR
OPA316IDCKT
OPA4316IDR
SON
DRG
DRG
DGS
RUG
DBV
DBV
DCK
DCK
D
8
SON
8
VSSOP
X2QFN
SOT-23
SOT-23
SC70
10
10
5
2500
250
3000
250
5
5
3000
250
SC70
5
SOIC
14
14
2500
2000
OPA4316IPWR
TSSOP
PW
Pack Materials-Page 2
PACKAGE MATERIALS INFORMATION
www.ti.com
13-Jun-2023
TUBE
T - Tube
height
L - Tube length
W - Tube
width
B - Alignment groove width
*All dimensions are nominal
Device
Package Name Package Type
Pins
SPQ
L (mm)
W (mm)
T (µm)
B (mm)
OPA2316ID
OPA2316IDGK
OPA2316SIDGS
OPA4316ID
D
SOIC
VSSOP
VSSOP
SOIC
8
75
80
80
50
90
506.6
330
330
507
530
8
3940
500
4.32
2.88
2.88
4.32
3.5
DGK
DGS
D
8
6.55
6.55
8
10
14
14
500
3940
3600
OPA4316IPW
PW
TSSOP
10.2
Pack Materials-Page 3
PACKAGE OUTLINE
DCK0005A
SOT - 1.1 max height
S
C
A
L
E
5
.
6
0
0
SMALL OUTLINE TRANSISTOR
C
2.4
1.8
0.1 C
1.4
1.1
B
1.1 MAX
A
PIN 1
INDEX AREA
1
2
5
NOTE 4
(0.15)
(0.1)
2X 0.65
1.3
2.15
1.85
1.3
4
3
0.33
5X
0.23
0.1
0.0
(0.9)
TYP
0.1
C A B
0.15
0.22
0.08
GAGE PLANE
TYP
0.46
0.26
8
0
TYP
TYP
SEATING PLANE
4214834/C 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-203.
4. Support pin may differ or may not be present.
www.ti.com
EXAMPLE BOARD LAYOUT
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X (0.65)
4
(R0.05) TYP
(2.2)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:18X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214834/C 03/2023
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X(0.65)
4
(R0.05) TYP
(2.2)
SOLDER PASTE EXAMPLE
BASED ON 0.125 THICK STENCIL
SCALE:18X
4214834/C 03/2023
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DGS0010A
VSSOP - 1.1 mm max height
S
C
A
L
E
3
.
2
0
0
SMALL OUTLINE PACKAGE
C
SEATING PLANE
0.1 C
5.05
4.75
TYP
PIN 1 ID
AREA
A
8X 0.5
10
1
3.1
2.9
NOTE 3
2X
2
5
6
0.27
0.17
10X
3.1
2.9
1.1 MAX
0.1
C A
B
B
NOTE 4
0.23
0.13
TYP
SEE DETAIL A
0.25
GAGE PLANE
0.15
0.05
0.7
0.4
0 - 8
DETAIL A
TYPICAL
4221984/A 05/2015
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm per side.
5. Reference JEDEC registration MO-187, variation BA.
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EXAMPLE BOARD LAYOUT
DGS0010A
VSSOP - 1.1 mm max height
SMALL OUTLINE PACKAGE
10X (1.45)
(R0.05)
TYP
SYMM
10X (0.3)
1
5
10
SYMM
6
8X (0.5)
(4.4)
LAND PATTERN EXAMPLE
SCALE:10X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
NOT TO SCALE
4221984/A 05/2015
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
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EXAMPLE STENCIL DESIGN
DGS0010A
VSSOP - 1.1 mm max height
SMALL OUTLINE PACKAGE
10X (1.45)
SYMM
(R0.05) TYP
10X (0.3)
8X (0.5)
1
5
10
SYMM
6
(4.4)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:10X
4221984/A 05/2015
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DBV0005A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
1.45
0.90
B
A
PIN 1
INDEX AREA
1
2
5
(0.1)
2X 0.95
1.9
3.05
2.75
1.9
(0.15)
4
3
0.5
5X
0.3
0.15
0.00
(1.1)
TYP
0.2
C A B
NOTE 5
0.25
GAGE PLANE
0.22
0.08
TYP
8
0
TYP
0.6
0.3
TYP
SEATING PLANE
4214839/G 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-178.
4. Body dimensions do not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.25 mm per side.
5. Support pin may differ or may not be present.
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EXAMPLE BOARD LAYOUT
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214839/G 03/2023
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214839/G 03/2023
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DRG0008A
WSON - 0.8 mm max height
SCALE 5.000
PLASTIC SMALL OUTLINE - NO LEAD
3.1
2.9
B
A
3.1
2.9
PIN 1 INDEX AREA
0.8
0.7
C
SEATING PLANE
0.08 C
0.05
0.00
(0.2) TYP
EXPOSED
THERMAL PAD
1.2 0.1
4
1
5
8
2X
1.5
2 0.1
6X 0.5
0.3
8X
0.2
0.1
0.08
0.6
0.4
PIN 1 ID
8X
C A B
C
4218885/A 03/2020
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
www.ti.com
EXAMPLE BOARD LAYOUT
DRG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
(1.2)
SYMM
8X (0.7)
1
8
8X (0.25)
SYMM
(2)
(0.75)
5
6X (0.5)
4
(R0.05) TYP
(
0.2) VIA
TYP
(0.35)
(2.7)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
EXPOSED
EXPOSED
METAL
METAL
SOLDER MASK
OPENING
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4218885/A 03/2020
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
www.ti.com
EXAMPLE STENCIL DESIGN
DRG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
SYMM
METAL
TYP
8X (0.7)
8
8X (0.25)
1
SYMM
(1.79)
6X (0.5)
4
5
(R0.05) TYP
(1.13)
(2.7)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD
84% PRINTED SOLDER COVERAGE BY AREA
SCALE:25X
4218885/A 03/2020
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
www.ti.com
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