PUCC21530DWK [TI]
适用于 IGBT/SiC FET 且具有 EN 和 DT 引脚、采用 DWK 封装的 5.7kVrms、4A/6A 双通道隔离式栅极驱动器
| DWK | 14;
| 型号： | PUCC21530DWK |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 适用于 IGBT/SiC FET 且具有 EN 和 DT 引脚、采用 DWK 封装的 5.7kVrms、4A/6A 双通道隔离式栅极驱动器 | DWK | 14 栅极驱动 双极性晶体管 驱动器 |
| 文件： | 总45页 (文件大小：2356K) |
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UCC21530
ZHCSJ18C –OCTOBER 2018 –REVISED NOVEMBER 2021
具有3.3mm 通道到通道间距的UCC21530 4A、6A、5.7kVRMS 隔离式
双通道栅极驱动器
1 特性
3 说明
• 通用：双路低侧、双路高侧或半桥驱动器
UCC21530 是一款隔离式双通道栅极驱动器，具有 4A
峰值拉电流和 6A 峰值灌电流。该驱动器可用于驱动高
达 5MHz 的 IGBT、Si MOSFET 和 SiC MOSFET，具
有出色的传播延迟和脉宽失真度。
• 宽体SOIC-14 (DWK) 封装
• 驱动器通道之间的间距为3.3mm
• 开关参数：
– 19ns 典型传播延迟
– 10ns 最小脉冲宽度
– 5ns 最大延迟匹配
– 6ns 最大脉宽失真
输入侧通过 5.7kVRMS 增强型隔离层与两个输出驱动器
隔离，其共模瞬态抗扰度 (CMTI)至少为 100V/ns 。两
个次级侧驱动器之间的内部功能隔离支持高达 1850V
的工作电压。
• 共模瞬态抗扰度(CMTI) 大于100V/ns
• 隔离层寿命> 40 年
该器件可配置为两个低侧驱动器、两个高侧驱动器或一
个死区时间 (DT) 可编程的半桥驱动器。EN 引脚拉至
低电平时会同时关闭两个输出，悬空或拉高时可使器件
恢复正常运行。作为一种失效防护机制，初级侧逻辑故
障会强制两个输出为低电平。
• 4A 峰值拉电流、6A 峰值灌电流输出
• TTL 和CMOS 兼容输入
• 3V 至18V 输入VCCI 范围
• 高达25V 的VDD 输出驱动电源
• 可编程的重叠和死区时间
• 抑制短于5ns 的输入脉冲和噪声瞬态
• 工作温度范围：–40°C 至+125°C
• 安全相关认证：
此器件接受高达 25V 的VDD 电源电压。3V 到18V 的
宽输入电压 VCCI 范围使得该驱动器适用于连接数字和
模拟控制器。所有电源电压引脚都具有欠压锁定
(UVLO) 保护功能。
– 符合DIN V VDE V 0884-11:2017-01 标准的
8000VPK 隔离
– 符合UL 1577 标准且长达1 分钟的5.7kVRMS
隔离
器件信息(1)
封装尺寸（标称值）
器件型号
UCC21530
封装
DWK SOIC (14) 10.30mm x 7.50mm
– 符合IEC 60950-1、IEC 62368-1、IEC 61010-1
和IEC 60601-1 终端设备标准的CSA 认证
– 符合GB4943.1-2011 的CQC 认证
(1) 有关所有的可用封装，请参阅数据表末尾的可订购产品附录。
2 应用
• 太阳能串式和中央逆变器
• 交流/直流和直流/直流充电桩
• 交流逆变器和伺服驱动器
• 交流/直流和直流/直流电力输送
• 能量存储系统
功能方框图
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
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English Data Sheet: SLUSDC0
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 引脚配置和功能................................................................. 3
6 规格................................................................................... 4
6.1 绝对最大额定值...........................................................4
6.2 ESD 等级.................................................................... 4
6.3 建议工作条件.............................................................. 4
6.4 热性能信息..................................................................5
6.5 额定功率......................................................................5
6.6 绝缘规格......................................................................6
6.7 安全相关认证.............................................................. 7
6.8 安全限值......................................................................7
6.9 电气特征......................................................................8
6.10 开关特征....................................................................9
6.11 绝缘特征曲线...........................................................10
6.12 典型特征..................................................................11
7 参数测量信息...................................................................16
7.1 传播延迟和脉宽失真度..............................................16
7.2 上升和下降时间.........................................................16
7.3 输入和使能响应时间..................................................16
7.4 可编程死区时间.........................................................17
7.5 上电UVLO 到输出延迟.............................................17
7.6 CMTI 测试.................................................................18
8 详细说明.......................................................................... 19
8.1 概述...........................................................................19
8.2 功能方框图................................................................19
8.3 特性说明....................................................................20
8.4 器件功能模式............................................................ 23
9 应用和实现.......................................................................25
9.1 应用信息....................................................................25
9.2 典型应用....................................................................25
10 电源相关建议.................................................................35
11 布局................................................................................36
11.1 布局指南..................................................................36
11.2 布局示例..................................................................37
12 器件和文档支持............................................................. 39
12.1 文档支持..................................................................39
12.2 接收文档更新通知................................................... 39
12.3 支持资源..................................................................39
12.4 商标.........................................................................39
12.5 Electrostatic Discharge Caution..............................39
12.6 术语表..................................................................... 39
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
Changes from Revision B (December 2019) to Revision C (November 2021)
Page
• 更新了整个文档中的表格、图和交叉参考的编号格式.........................................................................................1
• 将特性部分的脉宽失真上限从"5ns" 更改为"6ns"...............................................................................................1
• 将节6.10 中的最大脉宽失真规格从"5ns" 更改为"6ns".....................................................................................9
Changes from Revision A (March 2019) to Revision B (December 2019)
Page
• 在安全相关认证表中新增了VDE 认证、CSA 主合同和CQC 证书编号............................................................. 7
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5 引脚配置和功能
图5-1. DWK 封装，14 引脚SOIC（顶视图）
表5-1. 引脚功能
引脚
类型
说明
名称
编号
DT 引脚配置：
• 将DT 连接到VCCI 可禁用DT 功能并允许输出重叠。
• 在DT 和GND 之间放置一个电阻器(RDT) 可根据以下公式调整死区时间：DT (ns) = 10 × RDT
(kΩ)。TI 建议靠近DT 引脚放置一个2.2 nF 或以上的陶瓷电容器来旁路此引脚，从而实现更佳
的抗噪性能。
DT
6
I
设置为高电平时会同时启用两个驱动器输出，而设置为低电平时则会禁用输出。如果不使用该引
脚，则建议将其连接至VCCI，以实现更好的抗噪性能。连接到远距离微控制器时，可在靠近EN
引脚处放置约1nF 的低ESR/ESL 电容器进行旁路。
EN
5
I
GND
INA
4
1
P
I
初级侧接地参考。初级侧的所有信号都以该接地为基准。
A 通道的输入信号。INA 输入具有兼容TTL/CMOS 的输入阈值。该引脚在保持开路时在内部被拉至
低电平。如果不使用该引脚，则建议将其接地，以实现更好的抗噪性能。
B 通道的输入信号。INB 输入具有兼容TTL/CMOS 的输入阈值。该引脚在保持开路时在内部被拉至
低电平。如果不使用该引脚，则建议将其接地，以实现更好的抗噪性能。
INB
2
I
NC
7
15
10
3
无内部连接。此引脚可以保持悬空、连接至VCCI 或连接至GND。
驱动器A 的输出。连接到A 通道FET 或IGBT 的栅极。
–
O
O
P
OUTA
OUTB
VCCI
VCCI
驱动器B 的输出。连接到B 通道FET 或IGBT 的栅极。
初级侧电源电压。使用尽可能靠近器件的低ESR/ESL 电容器在本地进行去耦（连接至GND）。
初级侧电源电压。此引脚在内部短接至引脚3。
8
P
驱动器A 的次级侧电源。使用尽可能靠近器件的低ESR/ESL 电容器在本地进行去耦（连接至
VSSA）。
VDDA
VDDB
16
11
P
P
驱动器B 的次级侧电源。使用尽可能靠近器件的低ESR/ESL 电容器在本地进行去耦（连接至
VSSB）。
VSSA
VSSB
14
9
P
P
次级侧驱动器A 接地。次级侧A 通道的接地参考。
次级侧驱动器B 接地。次级侧B 通道的接地参考。
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6 规格
6.1 绝对最大额定值
在自然通风条件下的工作温度范围内测得（除非另有说明）(1)
最小值
–0.5
–0.5
最大值
单位
20
V
VCCI 至GND
输入偏置引脚电源电压
驱动器偏置电源
30
V
V
VDDA-VSSA、VDDB-VSSB
VVDDA+0.5、
VVDDB+0.5
OUTA 至VSSA、OUTB 至VSSB
–0.5
输出信号电压
OUTA 至VSSA、OUTB 至VSSB、
200ns 瞬态
VVDDA+0.5、
VVDDB+0.5
-2
V
VVCCI+0.5
VVCCI+0.5
1850
V
V
INA、INB、EN、DT 至GND
200ns INA、200ns INB 瞬态
|VSSA-VSSB|
–0.5
输入信号电压
-2
V
通道间内部隔离电压
(2)
-40
-65
150
°C
结温，TJ
150
贮存温度，Tstg
℃
(1) 应力超出绝对最大额定值下所列的值可能会对器件造成永久损坏。这些仅仅是应力额定值，并不表示器件在这些条件下以及在建议工作
条件以外的任何其他条件下能够正常运行。长时间处于绝对最大额定条件下可能会影响器件的可靠性。
(2) 要保持TJ 的建议工作条件，请参阅节6.4。
6.2 ESD 等级
值
单位
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
充电器件模型(CDM)，符合JEDEC 规范JESD22-C101(2)
±4000
V(ESD）
V
静电放电
±1500
(1) JEDEC 文档JEP155 规定：500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文件JEP157 规定：250V CDM 可实现在标准ESD 控制流程下安全生产。
6.3 建议工作条件
在自然通风条件下的工作温度范围内测得（除非另有说明）
最小值 最大值 单位
VCCI
3
18
25
V
V
VCCI 输入电源电压
8V UVLO 版本-
UCC21530B-Q1
VDDA-
VSSA、
VDDB-
VSSB
9.2
驱动器输出偏置电源，请参阅Vss
12V UVLO 版本-
UCC21530-Q1
14.7
25
V
TA
TJ
-40
125
130
°C
°C
环境温度
结温
–40
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6.4 热性能信息
UCC21530
热指标(1)
单位
DWK-14 (SOIC)
RθJA
RθJC(top)
RθJB
ψJT
68.3
31.7
27.6
17.7
27
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
结至外壳（顶部）热阻
结至电路板热阻
结至顶部特征参数
结至电路板特征参数
ψJB
(1) 有关新旧热指标的更多信息，请参阅《半导体和IC 封装热指标》应用报告。
6.5 额定功率
值
单位
PD
1810
mW
UCC21530 的功率损耗
VCCI = 18V，VDDA/B = 15V，INA/B =
3.3V，3.9MHz，50% 占空比，方波，1nF 负
载
PDI
50
mW
mW
UCC21530 发送器侧的功率损耗
880
PDA、PDB UCC21530 每个驱动器侧的功率损耗
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6.6 绝缘规格
参数
测试条件
值
单位
外部间隙(1)
CLR
CPG
DTI
> 8
mm
引脚间的最短空间距离
外部爬电距离(1)
绝缘穿透距离
相对漏电起痕指数
材料组别
> 8
>21
> 600
I
mm
µm
V
引脚间的最短封装表面距离
双重绝缘的最小内部缝隙（内部间隙）(2 × 10.5 µm)
DIN EN 60112 (VDE 0303-11)；IEC 60112
符合IEC 60664-1
CTI
I-IV
I-III
额定市电电压≤600 VRMS
过压类别（符合IEC
60664-1）
额定市电电压≤1000VRMS
DIN V VDE V 0884-11 (VDE V 0884-11): 2017-01(2)
VIORM
2121
1500
2121
8000
VPK
VRMS
VDC
交流电压（双极）
最大重复峰值隔离电压
交流电压（正弦波）；时间依赖型电介质击穿(TDDB) 测试
（请参阅图6-1）
VIOWM
最大工作隔离电压
直流电压
VTEST = VIOTM，t = 60s（合格测试）
VTEST = 1.2 × VIOTM，t = 1s（100% 生产测试）
VIOTM
VPK
最大瞬态隔离电压
符合IEC 62368-1 的测试方法，1.2/50 µs 波形，
VTEST = 1.6 × VIOSM = 12800VPK（合格测试）
最大浪涌隔离电压(3)
VIOSM
8000
<5
VPK
方法a，输入/输出安全测试子组2/3 后。
Vini = VIOTM，tini = 60s；
Vpd(m) = 1.2 × VIORM = 2545VPK，tm = 10s
方法a，环境测试子组1 后。
Vini = VIOTM，tini = 60s；
Vpd(m) = 1.6 × VIORM = 3394VPK，tm = 10s
<5
<5
视在电荷(4)
qpd
pC
方法b1；常规测试（100% 生产测试）和预调节（类型测试）
Vini = 1.2 × VIOTM；tini = 1s；
Vpd(m) = 1.875 × VIORM = 3977VPK，tm = 1s
势垒电容，输入至输出(5)
隔离电阻，输入至输出(5)
VIO = 0.4 sin (2πft)，f =1MHz
VIO = 500V (TA = 25°C)
CIO
RIO
1.2
> 1012
> 1011
> 109
pF
VIO = 500V (100°C ≤TA ≤125°C)
VIO = 500V，TS = 150°C
Ω
2
污染等级
气候类别
40/125/21
UL 1577
VTEST = VISO = 5700VRMS，t = 60s（合格测试），
VTEST = 1.2 × VISO = 6840VRMS，t = 1s（100% 生产测试）
VISO
5700
VRMS
可承受的隔离电压
(1) 爬电距离和间隙应满足应用的特定设备隔离标准中的要求。请注意保持电路板设计的爬电距离和间隙，从而确保印刷电路板上隔离器的
安装焊盘不会缩短此距离。在某些情况下，印刷电路板上的爬电距离和间隙变得相等。在印刷电路板上插入坡口和/或肋等技术用于帮助
提高这些规格。
(2) 此耦合器仅适用于安全额定值范围内的安全电气绝缘。应借助合适的保护电路来确保符合安全额定值。
(3) 在空气或油中进行测试，以确定隔离栅的固有浪涌抗扰度。
(4) 视在电荷是局部放电(pd) 引起的电气放电。
(5) 将隔离层每一侧的所有引脚都连在一起，构成一个双引脚器件。
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6.7 安全相关认证
VDE
CSA
UL
CQC
根据DIN V VDE V
0884-11:2017-01 和DIN
EN 60950-1 (VDE
0805-1):2014-08 进行了
认证
根据IEC 60950-1、IEC 62368-1、IEC
61010-1 和IEC 60601-1 进行了认证
在UL 1577 组件认证计划下进
行了认证
根据GB 4943.1-2011 进行了认证
增强型绝缘最大瞬态隔离 符合CSA 60950-1-07+A1+A2 和IEC
单一保护，5700 VRMS
增强型绝缘，海拔≤5000m，热带气
候，最大工作电压为660VRMS
电压为8000VPK；最大
重复峰值隔离电压为
2121VPK；最大浪涌隔离
电压为8000VPK
60950-1 第2 版+A1+A2 标准的增强型绝
缘，最大工作电压为800VRMS （污染等
级2，材料组I）；符合CSA 62368-1-14
和IEC 62368-1 第2 版标准的增强型绝
缘，最大工作电压为800VRMS （污染等
级2，材料组I）；符合CSA
61010-1-12+A1 和IEC 61010-1 第3 版
的基础型绝缘，最大工作电压为
600VRMS （污染等级2，材料组III）；
符合CSA 60601-1:14 和IEC 60601-1 第
3 版+A1 的2 MOPP（患者保护措施），
最大工作电压为250VRMS
证书编号：40040142
主合同编号：220991
文件编号：E181974
证书编号：CQC16001155011
6.8 安全限值
安全限制旨在防止出现输入或输出电路故障时对隔离栅的潜在损害。I/O 发生故障时会导致低电阻接地或连接到电源，如果没
有限流电路，则会因为功耗过大而导致芯片过热并损坏隔离栅，甚至可能导致辅助系统出现故障。
参数
测试条件
侧
最小值
典型值
最大值
单位
R
θJA = 68.3°C/W，VDDA/B = 15V，TA
=
驱动器A、驱动
器B
25°C，TJ = 150°C
请参阅图6-2
58
mA
IS
安全输出电源电流
R
θJA = 68.3°C/W，VDDA/B = 25V，TA
=
驱动器A、驱动
器B
25°C，TJ = 150°C
请参阅图6-2
35
mA
50
880
输入
驱动器A
驱动器B
总计
R
θJA = 68.3°C/W，TA = 25°C，TJ = 150°C
PS
TS
mW
°C
安全电源
请参阅图6-3
880
1810
150
安全温度(1)
(1) 最高安全温度TS 与器件指定的最大结温TJ 的值相同。IS 和PS 参数分别表示安全电流和安全功率。请勿超出IS 和PS 的最大限值。此
类限值随着环境温度TA 的变化而变化。
节6.4 表中的结至空气热阻RθJA 是安装在含引线的表面贴装封装的高K 测试板上的器件的热阻。可以使用这些公式计算每个参数的
值：
TJ = TA + RθJA × P，其中P 是器件中耗散的功率。
TJ(max) = TS = TA + RθJA × PS ，其中TJ(max) 是允许的最大结温。
PS = IS × VI ，其中VI 是最大输入电压。
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6.9 电气特征
除非另有说明，否则VVCCI = 3.3V 或5V，从VCCI 至GND 的0.1µF 电容器，VVDDA = VVDDB = 15V，从VDDA 和VDDB 至
VSSA 和VSSB 的1µF 电容器，DT 引脚连接至VCCI，CL = 0pF，TA = –40°C 至+125°C。
参数
测试条件
最小值
典型值
最大值
单位
电源电流
IVCCI
VINA = 0V，VINB = 0V
VINA = 0 V, VINB = 0 V
每通道(f = 500kHz) 电流
1.5
1.0
2.0
2.0
1.8
mA
mA
mA
VCCI 静态电流
IVDDA
IVDDB
、
、
VDDA 和VDDB 静态电流
每个工作电流的VCCI
IVCCI
每通道(f = 500kHz) 电流，COUT
100pF，
=
IVDDA
IVDDB
3.0
mA
VDDA 和VDDB 工作电流
V
VDDA、VVDDB = 15V
VCCI 至GND 欠压阈值
VVCCI_ON
VVCCI_OFF
VVCCI_HYS
2.55
2.35
2.7
2.5
0.2
2.85
2.65
V
V
V
UVLO 上升阈值
UVLO 下降阈值
UVLO 阈值迟滞
UCC21530B-Q1 VDD 至VSS 欠压阈值
VVDDA_ON
VVDDB_ON
、
8
8.5
8
9
V
V
V
UVLO 上升阈值
UVLO 下降阈值
UVLO 阈值迟滞
VVDDA_OFF
VVDDB_OFF
、
、
7.5
8.5
VVDDA_HYS
VVDDB_HYS
0.5
UCC21530-Q1 VDD 至VSS 欠压阈值
VVDDA_ON
VVDDB_ON
、
12.5
11.5
13.5
12.5
1.0
14.5
13.5
V
V
V
UVLO 上升阈值
UVLO 下降阈值
UVLO 阈值迟滞
VVDDA_OFF
VVDDB_OFF
、
、
VVDDA_HYS
VVDDB_HYS
INA 和INB
1.6
0.8
1.8
1
2
V
V
V
V
INAH、VINBH
INAL、VINBL
输入高电平阈值电压
输入低电平阈值电压
1.2
VINA_HYS
VINB_HYS
、
0.8
V
V
输入阈值迟滞
-5
VINA、VINB
EN 阈值
VENH
负瞬态，参考GND，50 ns 脉冲
未经量产测试，仅进行了基准测试
2.0
V
V
启用高电压
启用低电压
VENL
0.8
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除非另有说明，否则VVCCI = 3.3V 或5V，从VCCI 至GND 的0.1µF 电容器，VVDDA = VVDDB = 15V，从VDDA 和VDDB 至
VSSA 和VSSB 的1µF 电容器，DT 引脚连接至VCCI，CL = 0pF，TA = –40°C 至+125°C。
参数
测试条件
最小值
典型值
最大值
单位
输出
OA+、IOB+
IOA-、IOB-
CVDD = 10 µF，CLOAD = 0.18 µF，f
= 1 kHz，基准测量
4
6
A
A
I
峰值输出拉电流
峰值输出灌电流
CVDD = 10 µF，CLOAD = 0.18 µF，f
= 1 kHz，台架测量
IOUT = –10mA，TA = 25°C，
R
OHA、ROHB 并不表示驱动上拉性
能。有关详细信息，请参阅节6.10
和节8.3.4 中的tRISE
5
ROHA、ROHB
高电平状态时的输出电阻
Ω
。
IOUT = 10mA；TA = 25°C
VDDA、VVDDB = 15V，IOUT = –
0.55
R
OLA、ROLB
OHA、VOHB
OLA、VOLB
低电平状态时的输出电阻
高电平状态时的输出电压
Ω
V
14.95
V
V
V
10mA，TA = 25°C
V
VDDA、VVDDB = 15V，IOUT =
5.5
mV
低电平状态时的输出电压
10mA，TA = 25°C
死区时间和重叠编程
死区时间
-
DT 引脚连接至VCCI
RDT = 20 kΩ
由INA INB 确定的重叠
160 200
240
ns
6.10 开关特征
除非另有说明，否则VVCCI = 3.3V 或5V，从VCCI 至GND 的0.1µF 电容器，VVDDA = VVDDB = 15V，从VDDA 和VDDB 至
VSSA 和VSSB 的1µF 电容器，TA = –40°C 至+125°C。
参数
测试条件
最小值
典型值
最大值
单位
tRISE
tFALL
tPWmin
tPDHL
tPDLH
tPWD
tDM
6
16
ns
COUT = 1.8nF
COUT = 1.8nF
输出上升时间，20% 至80% 测量点
输出下降时间，90% 至10% 测量点
最小脉宽
7
12
20
30
30
6
ns
ns
ns
ns
ns
ns
低于最小值时输出关闭，COUT = 0pF
14
14
19
19
从INx 至OUTx 下降沿的传播延迟
从INx 至OUTx 上升沿的传播延迟
脉宽失真度|tPDLH –tPDHL
|
5
VOUTA、VOUTB 之间的传播延迟匹
配
f = 100kHz
tVCCI+ to OUT
40
50
VCCI 上电延迟时间：UVLO 上升至
OUTA、OUTB，
请参阅图7-5
INA 或INB 连接到VCCI
µs
tVDD+ to OUT
VDDA、VDDB 上电延迟时间：
UVLO 上升至OUTA、OUTB，
请参阅图7-6
INA 或INB 连接到VCCI
GND 与VSSA/B 的压摆率，INA 和
高电平共模瞬态抗扰度（请参阅节
7.6）
|CMH|
|CML|
100
100
INB 都连接至GND 或VCCI；VCM
1500V；
=
V/ns
GND 与VSSA/B 的压摆率，INA 和
低电平共模瞬态抗扰度（请参阅节
7.6）
INB 都连接至GND 或VCCI；VCM
1500V；
=
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6.11 绝缘特征曲线
1.E+11
1.E+10
Safety Margin Zone: 1800 VRMS, 254 Years
Operating Zone: 1500 VRMS, 135 Years
TDDB Line (<1 PPM Fail Rate)
87.5%
1.E+9
1.E+8
1.E+7
1.E+6
1.E+5
1.E+4
1.E+3
1.E+2
1.E+1
20%
500 1500 2500 3500 4500 5500 6500 7500 8500 9500
Stress Voltage (VRMS
)
图6-1. 增强型隔离电容器寿命预测
70
60
50
40
30
20
10
0
2000
VDD=15V
VDD=25V
1600
1200
800
400
0
0
25
50
75
Ambient Temperature (°C)
100
125
150
175
0
25
50
75
Ambient Temperature (°C)
100
125
150
175
D001
D002
图6-2. 的安全相关限制电流的热降额曲线（ 标准）
（两个通道同时运行时每个通道的电流）
图6-3. 的安全相关限制功率的热降额曲线
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6.12 典型特征
VDDA = VDDB = 15V，VCCI = 3.3V，TA = 25°C，无负载。（除非另有说明）
16
12
8
60
50
40
30
20
10
0
4
VDD=15V
VDD=25V
VDD=15V
VDD=25V
0
0
1000
2000 3000
Frequency (kHz)
4000
5000
0
500
1000
1500
Frequency (kHz)
2000
2500
3000
D003
D004
CLOAD = 1nF
空载
图6-4. 每通道电流消耗与频率之间的关系
图6-5. 每通道电流消耗(IVDDA/B) 与频率之间的关系
27.5
6
50kHz
250kHz
500kHz
25
22.5
20
5
1MHz
4
17.5
15
3
2
1
0
12.5
10
7.5
5
VDD=15V
VDD=25V
2.5
0
0
10
20
30
40
50
60
Frequency (kHz)
70
80
90 100
-40 -20
0
20
40
60
80 100 120 140 160
D005
Temperature (èC)
D001
CLOAD = 10nF
VDD = 15V
无负载
图6-6. 每通道电流消耗(IVDDA/B) 与频率之间的关系
图6-7. 每通道(IVDDA/B) 电源电压与温度之间的关系
1.6
2
1.8
1.6
1.4
1.2
1.2
0.8
0.4
VDD=15V
VDD=25V
VCCI= 3.3V
VCCI= 5V
0
-40
1
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
-20
0
20
40
60
80
100 120 140
D006
Temperature (èC)
D001
空载
低电平输入
无开关
空载
输入低电平
无切换
图6-8. 每通道(IVDDA/B) 静态电源电流与温度之间的关
系
图6-9. IVCCI 静态电源电流与温度之间的关系
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25
20
15
10
5
10
8
6
Output Pull-Up
Output Pull-Down
4
2
tRISE
tFALL
0
0
0
2
4
6
8
10
-40
-20
0
20
40
60
80
100 120 140
Load (nF)
Temperature (èC)
D001
D001
图6-10. 上升时间及下降时间与负载之间的关系
图6-11. 输出电阻与温度之间的关系
28
20
19
18
17
16
15
24
20
16
12
Rising Edge (tPDLH
Falling Edge (tPDHL
)
)
Rising Edge (tPDLH)
Falling Edge (tPDHL
)
8
-40
-20
0
20
40
60
80
100 120 140
3
6
9
12
15 18
Temperature (èC)
VCCI (V)
D001
D001
图6-12. 传播延迟与温度之间的关系
图6-13. 传播延迟与VCCI 之间的关系
5
5
3
1
2.5
0
-1
-3
-5
-2.5
Rising Edge
Falling Edge
-5
10
13
16
19
22
25
-40
-20
0
20
40
60
80
100 120 140
VDDA/B (V)
Temperature (èC)
D001
D001
图6-15. 传播延迟匹配(tDM) 与VDD 之间的关系
图6-14. 脉宽失真度与温度之间的关系
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5
550
530
510
490
470
450
2.5
0
-2.5
Rising Edge
Falling Edge
-5
-40
-20
0
20
40
60
80
100 120 140
-40
-20
0
20
40
60
80
100 120 140
Temperature (èC)
Temperature (èC)
D001
D001
图6-16. 传播延迟匹配(tDM) 与温度之间的关系
图6-17. 8V UVLO 迟滞与温度之间的关系
10
1100
1080
1060
1040
1020
1000
980
9
8
7
6
960
940
920
VVDD_ON
VVDD_OFF
900
5
-40
-40
-20
0
20
40
60
80
100 120 140
-20
0
20
40
60
80
100 120 140
Temperature (èC)
D001
Temperature (èC)
D001
图6-19. 12V UVLO 迟滞与温度之间的关系
图6-18. 8V UVLO 阈值与温度之间的关系
15
900
860
820
780
740
700
14
13
12
11
10
VCC=3.3V
VCC=5V
VCC=12V
VVDD_ON
VVDD_OFF
-40
-20
0
20
40
60
80
100 120 140
-40
-20
0
20
40
60
80
100 120 140
Temperature (èC)
Temperature (èC)
D001
D001
图6-21. INA/B 迟滞与温度之间的关系
图6-20. 12V UVLO 阈值与温度之间的关系
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1.2
1.14
1.08
1.02
0.96
2
1.92
1.84
1.76
1.68
1.6
VCC=3.3V
VCC= 5V
VCC=12V
VCC=3.3V
VCC= 5V
VCC=12V
0.9
-40
-20
0
20
40
60
80
100 120 140
-40
-20
0
20
40
60
80
100 120 140
Temperature (èC)
Temperature (èC)
D001
D001
图6-22. INA/B 低阈值
图6-23. INA/B 高阈值
1200
1000
800
1.1
VCC=3.3V
VCC=5V
VCC=18V
1
600
0.9
400
VCC=3.3V
VCC=5.0V
VCC=18V
200
-40
0.8
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D001
D001
图6-24. EN 阈值迟滞与温度之间的关系
图6-25. EN 低阈值与温度之间的关系
2
1.8
1.6
1.4
1.2
1
1500
1200
900
600
300
0
RDT= 20kW
RDT= 100kW
VCC=3.3V
VCC=5.0V
VCC=18V
-40
-20
0
20
40
60
80
100 120 140
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
Temperature (èC)
D001
D001
图6-27. 死区时间与温度之间的关系
图6-26. EN 高阈值与温度之间的关系
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5
-6
-17
-28
-39
-50
RDT= 20kW
RDT = 100kW
-40
-20
0
20
40
60
80
100 120 140
Temperature (èC)
D001
图6-28. 死区时间匹配与温度之间的关系
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7 参数测量信息
7.1 传播延迟和脉宽失真度
图 7-1 显示了如何从通道 A 和 B 的传播延迟中计算脉宽失真度 (tPWD) 和延迟匹配 (tDM)。要测量延迟匹配，两个
输入必须同相，并且将DT 引脚短接至VCC 来禁用死区时间。
INA/B
tPDHLA
tPDLHA
tDM
OUTA
tPDLHB
tPDHLB
tPWDB = |tPDLHB t tPDHLB|
OUTB
图7-1. 重叠输入，禁用死区时间
7.2 上升和下降时间
图7-2 显示了测量上升时间(tRISE) 和下降时间 (tFALL) 的标准。有关如何实现较短的上升时间和下降时间的更多信
息，请参阅节8.3.4。
90%
80%
tRISE
tFALL
20%
10%
图7-2. 上升时间和下降时间标准
7.3 输入和使能响应时间
图7-3 显示了使能功能的响应时间。有关更多信息，请参阅节8.4.1。
INx
EN
EN Low
Response Time
EN High
Response Time
OUTx
tPDLH
90%
90%
tPDHL
10%
10%
10%
图7-3. 使能引脚时序
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7.4 可编程死区时间
将 DT 连接到 VCCI 可禁用 DT 功能并允许输出重叠。在 DT 引脚和 GND 之间放置一个电阻器 (RDT)，可调整死
区时间。有关死区时间的更多详细信息，请参阅节8.4.2。
INA
INB
90%
OUTA
10%
tPDHL
tPDLH
90%
OUTB
10%
tPDHL
Dead Time
(Set by RDT
Dead Time
(Determined by Input signals if
)
longer than DT set by RDT
)
图7-4. 死区时间开关参数
7.5 上电UVLO 到输出延迟
每当电源电压 VCCI 从低于下降阈值 VVCCI_OFF 变为高于上升阈值 VVCCI_ON 时，以及每当电源电压 VDDx 从低于
下降阈值 VVDDx_OFF 变为高于上升阈值 VVDDx_ON 时，输出开始响应输入前会存在一些延迟。对于 VCCI UVLO，
此延迟定义为 tVCCI+ to OUT，通常为 40 µs。对于 VDDx UVLO，此延迟定义为 tVDD+ to OUT，通常为 50 µs。TI 建
议在驱动输入信号前留出一些裕量，以确保将驱动器 VCCI 和 VDD 偏置电源完全激活。图 7-5 和图 7-6 显示了
VCCI 和VDD 的上电UVLO 延迟时序图。
每当电源电压 VCCI 降至下降阈值 VVCCI_OFF 以下，或者 VDDx 降至下降阈值 VVDDx_OFF 以下时，输出会停止响
应输入并在1 µs 内保持低电平。这种不对称延迟旨在确保器件能够在VCCI 或VDDx 断电期间安全运行。
VCCI,
INx
VCCI,
INx
VVCCI_ON
VVCCI_OFF
VDDx
OUTx
VDDx
OUTx
tVCCI+ to OUT
tVDD+ to OUT
VVDD_ON
VVDD_OFF
图7-5. VCCI 上电UVLO 延迟
图7-6. VDDA/B 上电UVLO 延迟
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7.6 CMTI 测试
图7-7 是CMTI 测试配置的简单示意图。
图7-7. 简化的CMTI 测试设置
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8 详细说明
8.1 概述
为了快速开关功率晶体管并减少开关功率损耗，通常会在控制器件的输出端和功率晶体管的栅极之间放置大电流
栅极驱动器。在一些情况下，控制器无法提供足够的电流来驱动功率晶体管的栅极。在使用数字控制器的情况下
尤其如此，因为来自数字控制器的输入信号通常是3.3V 逻辑信号，只能提供几毫安的电流。
UCC21530 是一款灵活的双路栅极驱动器，可以配置成支持各种电源和电机驱动拓扑，也可以驱动包含 SiC
MOSFET 在内的多种类型的晶体管。UCC21530 具有很多特性，使其控制电路很好地集成，并保护其驱动的晶体
管，此类特性包括：电阻器可编程死区时间 (DT) 控制、EN 引脚以及输入和输出电压的欠压锁定 (UVLO)。当输
入端保持开路时，或者输入脉宽不够时，UCC21530 也会将其输出保持为低电平。驱动器输入端与CMOS 和TTL
兼容，可连接数字和模拟电源控制器等。每条通道均由其各自的输入引脚（INA 和 INB）控制，因此允许完全独
立地控制每个输出。
8.2 功能方框图
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8.3 特性说明
8.3.1 VDD、VCCI 和欠压锁定(UVLO)
UCC21530 在两路输出 VDD 和 VSS 引脚之间的电源电路块具有内部欠压锁定 (UVLO) 保护功能。当 VDD 偏置
电压在器件启动后低于 VVDD_ON 或在启动后低于 VVDD_OFF 时，无论输入引脚（INA 和 INB）的状态如何，VDD
UVLO 功能都会使受影响的输出保持为低电平。
当驱动器的输出级处于未偏置或 UVLO 状态时，驱动器输出通过限制驱动器输出上电压上升的有源钳位电路保持
为低电平（如图8-1 所示）。在这种情况下，上部PMOS 被RHi-Z 阻断，而下部NMOS 栅极通过 RCLAMP 连接到
驱动器输出端。在该配置下，当没有偏置电源时，输出被有效地钳位到下部 NMOS 器件的阈值电压通常小于
1.5V。
VDD
RHI_Z
Output
Control
OUT
RCLAMP
RCLAMP is activated
during UVLO
VSS
图8-1. 有源下拉特性的简化表示
VDD UVLO 保护还具有迟滞功能 (VVDD_HYS)。当电源存在接地噪声时，该迟滞可防止抖动。得益于此，该器件还
可以接受偏置电压小幅下降，这种情况在器件开始切换和工作电流消耗突然增加时必然会发生的。
UCC21530 的输入侧还具有内部欠压锁定 (UVLO) 保护特性。除非电压 VCCI 在启动时超过 VVCCI_ON，否则器件
不会进入工作模式。一旦引脚接收到低于VVCCI_OFF 的电压，信号将停止传输。与VDD UVLO 的方式相同，存在
迟滞(VVCCI_HYS)以确保稳定运行。
UCC21530 可承受VDD 的绝对最大值为30V，VCCI 的绝对最大值为20V。
表8-1. UCC21530 VCCI UVLO 特性逻辑
条件
输入
输出
INA
INB
OUTA
OUTB
H
L
L
H
H
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
器件启动期间VCCI-GND < VVCCI_ON
器件启动期间VCCI-GND < VVCCI_ON
器件启动期间VCCI-GND < VVCCI_ON
器件启动期间VCCI-GND < VVCCI_ON
器件启动后VCCI-GND < VVCCI_OFF
器件启动后VCCI-GND < VVCCI_OFF
器件启动后VCCI-GND < VVCCI_OFF
器件启动后VCCI-GND < VVCCI_OFF
H
L
H
L
L
H
H
L
H
L
表8-2. UCC21530 VDD UVLO 特性逻辑
条件
输入：INx
输出：OUTx
L
H
L
L
L
L
器件启动期间VDDx-VSSx < VVDD_ON
器件启动期间VDDx-VSSx < VVDD_ON
器件启动后VDDx-VSSx < VVDD_OFF
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表8-2. UCC21530 VDD UVLO 特性逻辑(continued)
条件
输入：INx
输出：OUTx
H
L
器件启动后VDDx-VSSx < VVDD_OFF
8.3.2 输入和输出逻辑表
表8-3. 输入/输出逻辑表(1)
假设VCCI、VDDA、VDDB 均已上电。有关各个UVLO 工作模式的更多信息，请参阅节8.3.1。
输入
输出
EN
备注
INA
L
INB
L
OUTA
OUTB
L
L
L
H
L
H 或保持开路
H 或保持开路
H 或保持开路
H 或保持开路
H 或保持开路
H 或保持开路
如果使用死区时间功能，则死区时间结束后会发生输出切换。请参阅
节8.4.2
L
H
H
L
H
L
H
H
L
DT 保持开路或使用RDT 进行编程
H
H
H
L
H
L
DT 引脚会被上拉至VCCI
-
保持开路
保持开路
连接到远距离微控制器时，可在靠近EN 引脚处放置≥1nF 的低
ESR/ESL 电容器进行旁路
X
X
L
L
L
(1) “X”表示L、H 或保留开路。
8.3.3 输入级
UCC21530 的输入信号引脚（INA 和INB）基于TTL 和CMOS 兼容的输入阈值逻辑，该逻辑与VDD 电源完全隔
离。UCC21530 具有典型值为 1.8V 的高电平阈值 (VINA/BH) 和典型值为 1V 的低电平阈值，并且随温度变化很小
（请参阅图 6-22 和图 6-23），因此可以使用逻辑电平控制信号（例如来自 3.3V 微控制器）轻松地驱动输入引
脚。由于具有 0.8V 的宽迟滞 (VINA/B_HYS)，器件具有出色的抗噪性能并且运行稳定。如果任何输入保持开路，内
部下拉电阻器会强制将对应引脚置于低电平。此类电阻器通常为 200kΩ（请参阅 节 8.2）。但是，如果不使用输
入，仍建议将其接地。
由于 UCC21530 的输入侧与输出驱动器隔离，因此输入信号振幅可以大于或小于 VDD，只要其不超过建议的限
值。这样，在与控制信号源集成时，灵活性更高，并允许用户为所选择的栅极选择最有效的 VDD。也就是说，施
加于INA 或INB 的任何信号的振幅绝不能超过VCCI 的电压。
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8.3.4 输出级
UCC21530 的输出级具有上拉结构，在电源开关导通切换的米勒平台区域（当电源开关漏极或集电极电压经历
dV/dt）最需要时提供最高的峰值拉电流。输出级上拉结构具备一个 P 沟道 MOSFET 与一个额外的上拉 N 沟道
MOSFET（并联）。N 沟道 MOSFET 的功能是短暂增加峰值拉电流，从而实现快速导通。这是通过在输出状态
从低电平变为高电平时，在短时间内短暂导通 N 沟道 MOSFET 来实现的。激活时，该 N 沟道 MOSFET 的导通
电阻(RNMOS) 约为1.47Ω。
ROH 参数是直流测量值，仅代表 P 沟道器件的导通电阻。这是因为上拉 N 沟道器件在直流条件下保持在关断状
态，并且仅在输出状态从低电平变为高电平时短暂导通。因此，在该短暂导通阶段，UCC21530 上拉级的有效电
阻远低于ROH 参数所表示的有效电阻。
UCC21530 中的下拉结构仅由 N 沟道 MOSFET 组成。ROL 参数也是一项直流测量值，其表示器件中下拉状态下
的阻抗。UCC21530 的两个输出都能提供 4A 峰值拉电流和 6A 峰值灌电流脉冲。输出电压在 VDD 和 VSS 之间
摆动提供轨到轨运行，这归功于提供极低压降的MOS 输出级。
VDD
ROH
Shoot-
RNMOS
Input
Signal
Through
Prevention
Circuitry
OUT
VSS
ROL
Pull Up
图8-2. 输出级
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8.3.5 UCC21530 中的二极管结构
图8-3 显示了UCC21530 ESD 保护元件中涉及的多个二极管。这提供了器件的绝对最大额定值的图形表示。
图8-3. ESD 结构
8.4 器件功能模式
8.4.1 使能引脚
将EN 引脚设为低电平，即VEN≤0.8V，同时关闭两个输出。上拉 EN 引脚至高电平（或保持开路），即VEN ≥
2.0V，可使 UCC21530 正常工作。EN 引脚的反应相当灵敏，就传播延迟和其他开关参数而言，OUTA 和 OUTB
中会出现 EN 延迟，约为 40ns。只有当 VCCI 保持在 UVLO 阈值以上时，EN 引脚才起作用（并且很有必要）。
强烈建议将EN 直接连接至VCCI 以实现更好的抗噪性能。
8.4.2 可编程死区时间(DT) 引脚
使用UCC21530，用户可通过以下方式调整死区时间(DT)：
8.4.2.1 DT 引脚连接至VCC
输出与输入完全匹配，因此不会置位最小死区时间。这允许将输出重叠。如果不使用该引脚，建议将该引脚直接
连接至VCCI，从而实现更佳的抗噪性能。
8.4.2.2 DT 引脚连接至DT 和GND 引脚之间的编程电阻器
通过在 DT 引脚和 GND 之间放置一个电阻器 RDT 来对 tDT 编程。TI 建议靠近 DT 引脚放置一个 2.2 nF 或以上的
陶瓷电容器来旁路此引脚，从而实现更佳的抗噪性能。可以根据以下公式确定合适的RDT 值：
tDT ö 10ìRDT
其中
(1)
• tDT 是已编程设定的死区时间，单位为纳秒。
• RDT 是DT 引脚和GND 之间的电阻值，单位为千欧。
DT 引脚上的稳态电压约为 0.8V。RDT 对此引脚上的小电流进行编程，从而设置死区时间。随着 RDT 值的增加，
DT 引脚提供上的电流减小。当RDT = 100 kΩ时，DT 引脚电流将小于10 µA。对于更大的 RDT 值，TI 建议尽可
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能靠近 DT 引脚放置 RDT 和一个 2.2 nF 或以上的陶瓷电容器，从而实现更佳的抗噪性能并在两个通道之间实现更
好的死区时间匹配。
一个输入信号的下降沿会启动已编程设定的另一个信号的死区时间。已编程设定的死区时间是驱动器将两个输出
保持低电平的最短强制持续时间。如果 INA 和 INB 信号包含的死区持续时间长于已编程设定的最短时间，则输出
保持低电平的持续时间也会长于已编程设定的死区时间。如果两个输入同时都处于高电平，则两个输出都将立即
被设为低电平。此特性用于在半桥应用中防止击穿，并且它并不影响正常运行所需的已编程设定的死区时间。下
图显示并说明了各种驱动器死区时间逻辑工作条件。
INA
INB
DT
OUTA
OUTB
A
B
C
D
E
F
图8-4. 各种输入信号条件下输入与输出逻辑之间的关系
条件 A：INB 变为低电平，INA 变为高电平。INB 立即将 OUTB 设为低电平并将已编程设定的死区时间分配给
OUTA。在已编程设定的死区时间后，OUTA 能够变为高电平。
条件 B：INB 变为高电平，INA 变为低电平。INA 现在立即将 OUTA 设为低电平并将已编程设定的死区时间分配
给OUTB。在已编程设定的死区时间后，OUTB 能够变为高电平。
条件 C：INB 变为低电平，INA 仍为低电平。INB 立即将 OUTB 设为低电平并为 OUTA 分配已编程死区时间。在
这种情况下，输入信号的自身死区时间长于已编程死区时间。因此，当 INA 变为高电平时，INA 立即将 OUTA 设
为高电平。
条件 D：INA 变为低电平，INA 仍为低电平。INA 立即将 OUTA 设为低电平并将已编程设定的死区时间分配给
OUTB。INB 的自身死区时间长于已编程死区时间。因此，当 INB 变为高电平时，INB 立即将 OUTB 设为高电
平。
条件 E：INA 变为高电平，而 INB 和 OUTB 仍为高电平。为了避免过冲，INA 立即将 OUTB 拉至低电平并使
OUTA 保持低电平状态。一段时间后，OUTB 变为低电平并将已编程设定的死区时间分配给 OUTA。OUTB 已经
为低电平。在已编程设定的死区时间后，OUTA 能够变为高电平。
条件 F：INB 变为高电平，而 INA 和 OUTA 仍为高电平。为了避免过冲，INB 立即将 OUTA 拉至低电平并使
OUTB 保持低电平状态。一段时间后，OUTA 变为低电平并将已编程设定的死区时间分配给 OUTB。OUTA 已经
为低电平。在已编程设定的死区时间后，OUTB 能够变为高电平。
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9 应用和实现
备注
以下应用部分中的信息不属于 TI 元件规格，TI 不担保其准确性和完整性。TI 的客户负责确定元件是否
适合其用途，以及验证和测试其设计实现以确认系统功能。
9.1 应用信息
UCC21530 有效地将隔离功能和缓冲器驱动功能结合在一起。UCC21530（具有高达 18V 的 VCCI 和 25V 的
VDDA/VDDB）功能灵活且通用，这使得该器件能够用作 MOSFET、IGBT 或 SiC MOSFET 的低侧、高侧以及高
侧和低侧或半桥驱动器。UCC21530 具有集成组件、高级保护功能（UVLO、死区时间和使能）和经过优化的开
关性能，使设计人员可以为企业、电信、汽车和工业应用打造更小、更稳健耐用的设计，并加快上市的速度。
9.2 典型应用
图 9-1 中的电路显示了采用 UCC21530 驱动典型半桥配置的参考设计，该参考设计可以用在多种常见的电源转换
器拓扑中，例如同步降压、同步升压、半桥/全桥隔离式拓扑以及三相电机驱动应用。该电路使用两个电源（或单
输入双输出电源）。电源VA+ 决定正驱动输出电压，而VA– 决定负关断电压。通道B 的配置与通道A 相同。
当非理想 PCB 布局和较长的封装引线（例如 TO-220 和 TO-247 型封装）引入寄生电感时，功率晶体管的栅极源
驱动电压在高 di/dt 和 dv/dt 开关期间可能会出现振铃。如果振铃超过阈值电压，就有意外导通甚至发生击穿的风
险。在栅极驱动上施加负偏置是一种将振铃保持在阈值以下的常用方法。该解决方案为每个驱动器通道提供了两
个独立的电源，因此，在设置正负轨电压时，具备灵活性。
图9-1. 使用双电源的典型应用原理图
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9.2.1 设计要求
表9-1 列出了示例应用的参考设计参数：UCC21530 在高侧/低侧配置中驱动1000V SiC-MOSFET。
表9-1. UCC21530 设计要求
参数
值
单位
C3M0065100K
-
功率晶体管
VCC
5.0
15
V
V
V
VDD
VSS
-4
RON
2.2
0
Ω
Ω
ROFF
3.3
100
600
V
输入信号振幅
开关频率(fs)
直流链路电压
kHz
V
9.2.2 详细设计过程
9.2.2.1 设计INA/INB 输入滤波器
建议用户避免对输入栅极驱动器的信号进行整形以尝试减慢（或延迟）输出端的信号。然而，可以使用小型的输
入RIN-CIN 滤波器来滤除非理想布局或长PCB 迹线引入的振铃。
此类滤波器 RIN 取值范围应为 0Ω 至 100Ω ， CIN 取值范围应为 10 pF 和 100 pF 。在示例中，选择 RIN = 51Ω
且CIN = 33 pF，转角频率约为100 MHz。
在选择这些元件时，一定要注意在出色的抗噪性能与传播延迟之间进行权衡。
9.2.2.2 选择死区时间电阻器和电容器
从方程式1 中选择了一个10kΩ电阻器来将死区时间设置为100ns。在DT 引脚附近并联了一个2.2 nF 电容器来
提高抗噪性能。
9.2.2.3 栅极驱动器输出电阻器
外部栅极驱动器电阻器RON/ROFF 用于：
1. 限制寄生电感/电容引起的振铃。
2. 限制高电压/电流开关dv/dt、di/dt 和体二极管反向恢复引起的振铃。
3. 微调栅极驱动强度，即峰值灌电流和拉电流，以优化开关损耗。
4. 降低电磁干扰(EMI)。
如 节 8.3.4 中所述，UCC21530 具有包含并联 P 沟道 MOSFET 和额外上拉 N 沟道 MOSFET 的上拉结构。组合
的峰值拉电流为4A。因此，可以使用以下公式来预测峰值拉电流：
(2)
其中
• RON：在本例中，外部导通电阻RON 为2.2Ω；
• RGFET_INT：功率晶体管内部栅极电阻（见于功率晶体管数据表）。
• IO+ = 峰值拉电流–4A、栅极驱动器峰值拉电流和基于栅极驱动回路电阻计算出的值之间的最小值。
在本例中：
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(3)
因此，每条通道的驱动器峰值拉电流为2.4A。同样，可以使用以下公式来计算峰值灌电流：
(4)
其中
• ROFF：在本例中，外部关断电阻ROFF 为0；
• VGDF：与ROFF 串联的反向并联二极管的正向压降。本例中的二极管为MSS1P4。
• IO-：峰值灌电流–6A、栅极驱动器峰值灌电流和基于栅极驱动回路电阻计算出的值之间的最小值。
在本例中：
(5)
因此，每条通道的驱动器峰值灌电流为3.5A 。
重要的是，估算的峰值电流也受到PCB 布局和负载电容的影响。栅极驱动器环路中的寄生电感可以减慢峰值栅极
驱动电流并导致过冲和下冲。因此，强烈建议最大限度地缩小栅极驱动器环路。另一方面，当功率晶体管的负载
电容(CISS) 非常小（通常小于1 nF）时，由于上升和下降时间太短且接近寄生振铃周期，峰值拉电流/灌电流主要
由环路寄生效应决定。
9.2.2.4 估算栅极驱动器功率损耗
栅极驱动器子系统中的总损耗 PG 包括 UCC21530 (PGD) 的功率损耗和外围电路（如外部栅极驱动电阻器）中的
功率损耗。自举二极管损耗并未包含在PG 中，本节中也不对其进行讨论。
PGD 是决定UCC21530 的热安全相关限值的关键功率损耗，可以通过计算几个分量产生的损耗来对其进行估算。
第一个分量是静态功率损耗PGDQ，其中包含驱动器在一定开关频率下工作时的静态功率损耗以及驱动器的自身功
耗。PGDQ 是在给定VCCI、VDDA/VDDB、开关频率和环境温度下，在无负载连接到OUTA 和OUTB 时在工作台
上测量。图6-4 显示了无负载条件下每输出通道电流消耗与工作频率之间的关系。在本例中，VVCCI = 5V 且VVDD
− VVSS = 19V。当 INA/INB 以 100kHz 频率从 0V 切换至 3.3V 时，测得每个电源上的电流 IVCCI ≈ 2.5mA 且
IVDDA = IVDDB ≈1.5mA。因此，可以通过以下公式计算PGDQ
：
(6)
第二个分量是开关操作损耗PGDO，此时具有给定的负载电容，驱动器在每个开关周期中对其进行充电和放电。负
载开关产生的总动态损耗PGSW 可以通过以下公式进行估算：
(7)
其中
• QG 是功率晶体管的栅极电荷。
如果使用分离电源轨进行开启和关闭，则VDD 将等于正电源轨和负电源轨之间的差值。
因此，在本应用示例中：
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(8)
QG 表示功率晶体管在以 20 A 的电流和 600 V 的电压进行开关时的总栅极电荷，该电荷随测试条件的变化而变
化。输出级上的 UCC21530 栅极驱动器损耗 PGDO 是 PGSW 的一部分。如果外部栅极驱动器电阻为 0Ω，并且所
有栅极驱动器损耗都将在 UCC21530 内耗散，则 PGDO 将等于 PGSW。如果存在外部导通和关断电阻，则总损耗
将分布在栅极驱动器上拉/下拉电阻和外部栅极电阻之间。重要的是，如果拉电流/灌电流未达到 4 A/6 A 饱和值，
则上拉/下拉电阻是线性的固定电阻，然而，如果拉电流/灌电流达到饱和，它将是非线性的。因此，PGDO 在这两
种情形下是不同的。
案例1 - 线性上拉/下拉电阻器：
(9)
在该设计示例中，所有预测的拉电流/灌电流均小于4A/6A，因此可以使用以下公式来估算 UCC21530 栅极驱动器
损耗：
(10)
案例2 - 非线性上拉/下拉电阻器：
(11)
其中
• VOUTA/B(t) 为栅极驱动器OUTA 和OUTB 引脚在导通和关断瞬变期间的电压，它可以简化为恒流源（在导通时
为4A，在关断时为6A）对负载电容器进行充电或放电。因此，VOUTA/B(t) 波形将是线性的，可以轻松地预测
TR_Sys 和TF_Sys。
对于某些情形，如果只有一个上拉或下拉电路饱和，而另一个未饱和，则 PGDO 是案例 1 和案例 2 的组合，基于
上述讨论，可以轻松地确定上拉和下拉的方程。因此，栅极驱动器UCC21530 中的总栅极驱动器损耗PGD 为：
(12)
在本设计示例中该值等于103 mW。
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9.2.2.5 估算结温
UCC21530 的结温可以通过以下公式进行估算：
TJ = TC + YJT ìPGD
(13)
其中
• TJ 是结温。
• TC 是用热电偶或其他仪器测量的UCC21530 外壳顶部温度。
• ψJT 是从节6.4 表中得到的结至顶部特征参数。
使用结至顶特征参数 (ΨJT) 代替结至外壳热阻 (RΘJC) 可以极大地提高结温估算的准确性。大多数 IC 的大部分热
能通过封装引线释放到PCB 中，而只有一小部分的总能量通过外壳顶部（通常在此处进行热电偶测量）释放。只
有在大部分热能通过外壳释放时才能有效地使用RΘJC 电阻，例如金属封装或在 IC 封装上应用散热器时。在所有
其他情况下，使用RΘJC 将无法准确地估算真实的结温。ΨJT 是通过假设通过 IC 顶部的能量在测试环境和应用环
境中相似而通过实验得出的。只要遵循建议的布局指南就可以将结温估算精确到几摄氏度内。有关更多信息，请
参阅节11.1 和《半导体和IC 封装热指标》应用报告。
9.2.2.6 选择VCCI、VDDA/B 电容器
用于 VCCI、VDDA 和 VDDB 的旁路电容器对于实现可靠的性能至关重要。建议选择具有额定电压、温度系数和
电容差足够的低 ESR 和低ESL、表面贴装型多层陶瓷电容器(MLCC)。重要的是，MLCC 上的直流偏置将会影响
实际电容值。例如，当施加15VDC 的直流偏置时，测得25V、1µF X7R 电容器的电容仅为500 nF。
9.2.2.6.1 选择VCCI 电容器
连接到VCCI 的旁路电容器支持初级逻辑所需的瞬态电流以及总电流消耗，后者仅为几mA。因此，该应用建议使
用100nF 以上的 50V MLCC。如果偏置电源输出与VCCI 引脚的距离相对较长，则应使用值大于1 μF 的钽或电
解电容器与MLCC 并联放置。
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9.2.2.7 其他应用示例电路
当非理想的 PCB 布局和较长的封装引线（例如 TO-220 和 TO-247 型封装）引入寄生电感时，在高 di/dt 和 dv/dt
开关期间功率晶体管的栅极源驱动电压可能会出现振铃。如果振铃超过阈值电压，就有可能出现意外导通甚至击
穿的风险。在栅极驱动上施加负偏置是一种可以将振玲保持在阈值以下的常用方法。下面是实现负栅极驱动偏置
的几个例子。
图 9-2 显示了在隔离式电源输出级上使用齐纳二极管来对通道 A 驱动器上进行负偏置关断的示例，而不是使用两
个独立的电源来产生正负驱动电压。负偏置由齐纳二极管电压设置。如果隔离式电源VA 等于19V，则关断电压为
–3.9V，导通电压为 19V –3.9V ≈15V。通道 B 驱动器电路与通道A 的相同，因此该配置只需要为每条驱动通
道提供一个电源，并且RZ 上存在稳态功耗。
图9-2. 利用ISO 偏置电源输出上的齐纳二极管生成负偏置
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图 9-3 显示了另一个使用自举法为通道 A 提供电源的示例，该解决方案没有负电源轨电压，只适用于振铃较少的
电路或功率器件具有高阈值电压的情况。
图9-3. 高侧器件的自举电源
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如图 9-4 所示，最后一个示例是单电源配置，并通过栅极驱动环路中的齐纳二极管来生成负偏置。此解决方案的
优势是只使用一个电源，并且自举电源可用于高侧驱动。在这三种解决方案中，此设计的成本最低，所需设计工
作量也最少。不过，此解决方案有以下局限性：
1. 负栅极驱动偏置不仅由齐纳二极管决定，而且还由占空比决定，这意味着负偏置电压会随着占空比的变化而变
化。因此，在该解决方案中，使用变频谐振转换器或相移转换器等具有固定占空比(~50%) 的转换器比较有
利。
2. 高侧VDDA-VSSA 必须维持足够的电压来保持在建议的电源电压范围内，这意味着低侧开关必须导通或在体
（或反向并联）二极管上存在续流电流，以便在每个开关周期的特定时期内刷新自举电容器。因此，除非像其
他两个示例电路那样，高侧也使用专用电源，否则高侧无法实现100% 占空比。
图9-4. 使用单电源和栅极驱动路径上的齐纳二极管产生负偏置
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9.2.3 应用曲线
图 9-5 显示了一种多脉冲基准测试电路，其使用 L1 作为电感器负载，并产生一组控制脉冲，用于评估驱动器和
SiC MOSFET 在不同负载条件下的开关瞬态。测试条件为：VDC-Link = 600V、VCC = 5V、VDD = 15V、VSS = –
4V、fSW = 500kHz、RON = 5.1Ω、ROFF = 1.0Ω。图9-6 显示了大约20A 电流时的导通和关断波形
通道1（黄色）：低侧MOSFET 上的栅极源电压信号。
通道2（蓝色）：高侧MOSFET 上的栅极源电压信号。
通道3（粉色）：低侧MOSFET 上的漏极源电压信号。
通道4（绿色）：低侧MOSFET 上的漏极源电流信号。
在 图 9-6 中，高功率和低功率晶体管上的栅极驱动信号具有 100ns 死区时间，并且两种信号均使用 ≥ 500MHz
带宽探针进行测量。
图9-5. 具有SiC MOSFET 开关的基准测试电路
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图9-6. SiC MOSFET 开关波形
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10 电源相关建议
UCC21530 的建议输入电压 (VCCI) 介于 3V 和 18V 之间。输出偏置电源电压 (VDDA/VDDB) 范围取决于所使用
的UCC21530 版本。该偏置电源范围的下限由各器件的内部欠压锁定 (UVLO) 保护功能决定。VDD 和VCCI 不得
低于其各自的 UVLO 阈值（有关 UVLO 的更多信息，请参阅 节 8.3.1）。VDDA/VDDB 范围的上限取决于由
UCC21530 所驱动的功率器件的最大栅极电压。所有版本的UCC21530 都具有建议的VDDA/VDDB 上限(25V)。
在VDD 和VSS 引脚之间放置本地旁路电容器。将该旁路电容器尽可能靠近器件放置。使用低ESR 的陶瓷表面贴
装电容器。并联放置两个这样的电容器：其中一个的值为 220nF 至 10μF，用于进行器件偏置；另一个为 100nF
电容器，用于进行高频滤波。
同样，在 VCCI 和 GND 引脚之间放置本地旁路电容器。假设 UCC21530 输入侧逻辑电路汲取的电流很小，那么
该旁路电容器的最小建议值为100nF 。
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11 布局
11.1 布局指南
为了实现UCC21530 的最佳性能，应考虑这些PCB 布局指南。
11.1.1 元件放置注意事项
• 必须在VCCI 和GND 引脚之间以及VDD 和VSS 引脚之间靠近器件的位置连接低ESR 和低ESL 电容器，以
在外部功率晶体管导通时支持高峰值电流。
• 为了避免桥接配置中开关节点VSSA (HS) 引脚上产生较大的负瞬态，必须最大限度地减小顶部晶体管源极和
底部晶体管源极之间的寄生电感。
• 为了提升从远距离微控制器驱动EN 引脚时的抗噪性能，TI 建议在EN 引脚和GND 之间添加一个≥1nF 的小
型旁路电容器。
• 如果使用死区时间功能，TI 建议在靠近UCC21530 的DT 引脚处放置编程电阻器RDT 旁路电容器，从而防止
噪声意外耦合到内部死区时间电路上。该电容器不应小于2.2 nF。
11.1.2 接地注意事项
• 务必要将对晶体管栅极充电和放电的高峰值电流限制在最小的物理环路区域内。这样将会降低环路电感，并最
大限度地减少晶体管栅极端子上的噪声。栅极驱动器必须尽可能靠近晶体管放置。
• 注意高电流路径，其中包含自举电容器、自举二极管、局部接地参考旁路电容器和低侧晶体管体二极管/反并联
二极管。自举电容器由VDD 旁路电容器通过自举二极管逐周期进行重新充电。这种重新充电行为发生在较短
的时间间隔内，需要高峰值电流。最大程度地减小印刷电路板上的环路长度和面积对于确保可靠运行至关重
要。
11.1.3 高电压注意事项
• 为确保初级侧和次级侧之间的隔离性能，请避免在驱动器器件下方放置任何PCB 迹线或覆铜。建议使用PCB
切口，以防止污染影响隔离性能。
• 对于半桥或高侧/低侧配置，最大限度地增加PCB 布局中高侧和低侧PCB 迹线之间的间隙距离。
11.1.4 散热注意事项
• 如果驱动电压较高，负载较重或开关频率较高，那么UCC21530 可能会损耗较大的功率（更多详细信息，请
参阅节9.2.2.4）。适当的PCB 布局有助于将器件产生的热量散发到PCB，并将结点到电路板的热阻抗(θJB)
降至最低。
• 建议增加连接至VDDA、VDDB、VSSA 和VSSB 引脚的PCB 覆铜，并优先考虑尽可能增加至VSSA 和
VSSB 的连接（请参阅图11-2 和图11-3）。不过，必须保持前面提及的高电压PCB 注意事项。
• 如果系统有多个层，则还建议通过大小适当的通孔将VDDA、VDDB、VSSA 和VSSB 引脚连接到内部接地平
面或电源平面。确保不要重叠不同高电压平面的迹线或覆铜。
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11.2 布局示例
图11-1 显示了一个标记有信号和主要组件的2 层PCB 布局示例。
图11-1. 布局示例
图11-2 和图11-3 显示了顶层和底层迹线和覆铜。
备注
初级侧和次级侧之间没有PCB 迹线或覆铜，从而确保了隔离性能。
增加输出级中高侧和低侧栅极驱动器之间的PCB 迹线，以最大限度地增加高压运行时的爬电距离，这样，也会最
大限度地减少由于寄生电容耦合在开关节点 VSSA (SW)（可能存在高 dv/dt）和低侧栅极驱动器之间导致的串
扰。
图11-2. 顶层迹线和覆铜
图11-3. 底层迹线和覆铜
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图11-4 和图11-5 是具有俯视图和底视图的3D 布局图。
备注
初级侧和次级侧之间的PCB 切口位置，可确保隔离性能。
图11-5. 3D PCB 底视图
图11-4. 3D PCB 俯视图
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12 器件和文档支持
12.1 文档支持
12.1.1 相关文档
请参阅如下相关文档：
• 隔离相关术语
12.2 接收文档更新通知
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击订阅更新 进行注册，即可每周接收产品信息更
改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
12.3 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
12.4 商标
TI E2E™ is a trademark of Texas Instruments.
所有商标均为其各自所有者的财产。
12.5 Electrostatic Discharge Caution
This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled
with appropriate precautions. Failure to observe proper handling and installation procedures can cause damage.
ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may
be more susceptible to damage because very small parametric changes could cause the device not to meet its published
specifications.
12.6 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
机械、封装和可订购信息
以下页面包含机械、封装和可订购信息。这些信息是指定器件的最新可用数据。数据如有变更，恕不另行通知，
并对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。
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PACKAGE OPTION ADDENDUM
www.ti.com
11-Mar-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
PUCC21530DWK
UCC21530DWK
OBSOLETE
ACTIVE
TBD
Call TI
NIPDAU
Call TI
SOIC
SOIC
DWK
DWK
14
14
40
RoHS & Green
Level-2-260C-1 YEAR
-40 to 125
-40 to 125
UCC21530
UCC21530
Samples
Samples
UCC21530DWKR
ACTIVE
2000 RoHS & Green
NIPDAU
Level-2-260C-1 YEAR
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
www.ti.com
11-Mar-2023
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
OTHER QUALIFIED VERSIONS OF UCC21530 :
Automotive : UCC21530-Q1
•
NOTE: Qualified Version Definitions:
Automotive - Q100 devices qualified for high-reliability automotive applications targeting zero defects
•
Addendum-Page 2
PACKAGE OUTLINE
DWK0014A
SOIC - 2.65 mm max height
S
C
A
L
E
1
.
5
0
0
SMALL OUTLINE INTEGRATED CIRCUIT
C
10.63
9.97
SEATING PLANE
TYP
PIN 1 ID
AREA
0.1 C
A
11X 1.27
16
1
2X
10.5
10.1
NOTE 3
8.89
8
9
0.51
0.31
14X
7.6
7.4
B
2.65 MAX
0.25
C A
B
NOTE 4
0.33
0.10
TYP
SEE DETAIL A
0.25
GAGE PLANE
0.3
0.1
0 - 8
1.27
0.40
DETAIL A
TYPICAL
(1.4)
4224374/A 06/2018
NOTES:
1. All linear dimensions are in millimeters. Dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm, per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm, per side.
5. Reference JEDEC registration MS-013.
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EXAMPLE BOARD LAYOUT
DWK0014A
SOIC - 2.65 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
SYMM
SYMM
14X (2)
1
14X (1.65)
SEE
DETAILS
SEE
DETAILS
1
16
16
14X (0.6)
14X (0.6)
SYMM
SYMM
11X (1.27)
11X (1.27)
R0.05 TYP
9
8
9
8
R0.05 TYP
(9.75)
(9.3)
HV / ISOLATION OPTION
8.1 mm CLEARANCE/CREEPAGE
IPC-7351 NOMINAL
7.3 mm CLEARANCE/CREEPAGE
LAND PATTERN EXAMPLE
SCALE:4X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL
METAL
0.07 MAX
ALL AROUND
0.07 MIN
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4224374/A 06/2018
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
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EXAMPLE STENCIL DESIGN
DWK0014A
SOIC - 2.65 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
SYMM
SYMM
14X (1.65)
14X (2)
1
1
16
16
14X (0.6)
14X (0.6)
SYMM
SYMM
11X (1.27)
11X (1.27)
8
9
8
9
R0.05 TYP
R0.05 TYP
(9.75)
(9.3)
HV / ISOLATION OPTION
8.1 mm CLEARANCE/CREEPAGE
IPC-7351 NOMINAL
7.3 mm CLEARANCE/CREEPAGE
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:4X
4224374/A 06/2018
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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邮寄地址：Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
Copyright © 2023，德州仪器 (TI) 公司
相关型号：
PUCC21551CQDWKQ1
Automotive, 4-A, 6-A 5-kVRMS dual-channel isolated gate driver with EN and DT pins for IGBT/SiC | DWK | 14 | -40 to 150
TI
PUCC21551CQDWKRQ1
Automotive, 4-A, 6-A 5-kVRMS dual-channel isolated gate driver with EN and DT pins for IGBT/SiC | DWK | 14
TI
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