芯片路线图面临颠覆，曲线设计成关键因素

在当今科技飞速发展的时代，芯片作为电子设备的核心组件，其制造技术的发展一直备受关注。2025 年，芯片制造领域或许将迎来一场重大变革，传统的芯片路线图可能会被颠覆。

众所周知，制造用于先进逻辑应用的芯片始于复杂的电路设计过程。这一过程涵盖多个层面，从最基础的晶体管设计，逐步发展到标准单元的构建、布局布线的规划，直至整个系统设计层面的统筹。构成电路设计版图的图案随后会被精准地写入光掩模上。目前，这一关键步骤主要由利用电子束的掩模写入设备完成，常见的有可变形状束 (VSB：variable shaped beam) 掩模写入机和多光束掩模写入机 (MBMW：multi - beam mask writer)。

接下来的光刻曝光步骤至关重要。在这一步骤中，掩模上的图案会被缩小并精确投射到目标晶圆上方的光刻胶层上。光刻胶显影后，再采用先进的图案化和蚀刻技术，将印刷的图案进一步转移到基板的底层。然而，在光刻曝光过程中，预期的电路版图图像会不可避免地发生扭曲。这是由于光线在光刻扫描仪和掩模版中的传播方式会产生衍射现象。这种扭曲会导致图像保真度下降，即目标图像与晶圆上印刷结构之间出现差异。晶圆上的印刷结构会出现一些不规则之处，例如线宽比设计值更窄或更宽，从而严重影响边缘位置的完整性和分辨率。为了解决这一问题，光学邻近效应校正 (OPC) 技术被广泛应用于版图设计数据中。该技术在将图案写入掩模版之前对其进行校正，以最大限度地减少从设计到晶圆的误差。

光刻、掩模和 OPC 技术的不断进步对于推动后续逻辑技术在功耗 - 性能 - 面积 - 成本（PPAC）方面的改进起着至关重要的作用。分辨率的提高通常通过缩短曝光步骤所用光的波长或增加光刻扫描仪的数值孔径（NA）来实现。例如，光刻技术从 193 纳米发展到 193 纳米浸没式光刻，再到极紫外光刻（EUV），以及即将推出的 0.55NA 极紫外光刻（High NA EUV），这些都是分辨率提升的重要体现。

随着光刻技术的改进，设计方面也在不断发展以跟上其步伐。后续技术节点对间距微缩的要求超过了光刻技术的进步速度。因此，先进逻辑芯片的设计从传统的 2 - D Manhattan 布局逐渐转向关键层中的 1 - D Manhattan 布局。在基于 2 - D Manhattan 的设计中，矩形结构用于沿垂直和水平方向对齐；而关键层中的一维设计则将结构沿每层垂直或水平方向对齐。虽然 1 - D Manhattan 布局提供了更密集的表示方式，但它也存在一个明显的缺点：当从一条金属线到相邻金属线进行电气连接时，必须实现一个包含大量过孔的额外层，这不仅增加了晶圆成本，还延长了电流的路径长度。

然而，所有这些设计都存在一个 “怪异之处”：尽管如今的设计师在设计中追求矩形的曼哈顿结构，但这些结构在掩模版和晶圆上始终呈现弯曲状态。这是掩模版写入器和光刻扫描仪工作方式的固有结果，它们分别充当电子束和光的低通滤波器。因此，曼哈顿设计在通过系统传输时会变成弯曲的，从而在最终图案中引入额外的误差。

几年前，光刻界开始探索在光掩模上写入电路图案时引入曲线形状（curvilinear shapes）的想法。多电子束掩模版写入工具的出现为这一想法的实现提供了可能，该工具首次实现了在掩模版上写入复杂形状，有助于进一步减少从基于曼哈顿的设计到晶圆上曲线表示过程中出现的误差。最近，业界还考虑使用新的 OPC 算法，将曼哈顿设计版图调整为掩模版和晶圆上更复杂的曲线形状。传统 OPC 和逆向光刻技术（ILT：inverse lithography technology）中的新型 “曲线” OPC 技术开始出现，作为改善光刻步骤工艺窗口的一种有效方式。曲线掩模和 OPC 技术近期已成为半导体行业的热门研发课题，2025 SPIE 先进光刻和图形化会议上投稿数量的不断增长也充分反映了这一点。

曲线（Curvilinear）OPC 和掩模策略仍然基于曼哈顿电路设计布局。而 imec 提议在设计阶段就引入曲线几何形状和路径（ curvilinear geometries and paths），这是一个具有创新性的概念，其优势远超曲线 OPC 和掩模策略。与当前的路线图演进不同，曲线设计有望在降低晶圆制造成本的同时实现技术节点过渡，同时显著提升电气性能。因此，正如 imec 在 2025 年 SPIE 先进光刻与图案化会议上的受邀论文中所展示的那样，它有望彻底改变半导体行业。

用例 1：通过曲线设计简化中段 (MOL) 和后端 (BEOL) 层及过孔

曲线设计被证明有益的第一个用例是标准单元的布线练习以及紧密间距金属层的布局布线设计。对于 14A 及以上晶圆代工厂，在标准单元和紧密间距金属层中采用曲线设计，可以合并最昂贵的 MOL 和 BEOL 层，从而减少所需的金属层数量，进而消除相应的过孔。仿真表明，如果曲线设计能够成功消除 M2 和 V1（一层金属层），则可以实现晶圆成本降低 7%，晶圆厂周转时间缩短 5%，工艺步骤减少 7%。Imec 的研究人员还评估了此特定用例对电气性能的影响：与标准单元级的曼哈顿 1D 设计相比，曲线设计的性能提升了约 5%。性能提升的指标是延迟时间的减少，这是由于省去了额外的过孔并缩短了电流的金属路径。

用例 2：通过曲线设计实现源漏接触和栅极重新布线

曲线设计的第二个应用场景是构成 CMOS 器件的 n 型和 p 型晶体管的源漏接触和栅极之间的布线。在当今的一维曼哈顿设计中，它们只能形成 “南北”（north - south）方向的电气连接。因此，连接 n 型和 p 型晶体管的源漏和栅极的唯一方法是添加额外的金属层和过孔层。这使得电流可以向上穿过过孔，沿着额外层中的布线金属流动，然后向下穿过另一个过孔连接到另一个源漏接触。因此，会产生电气和成本方面的损失。然而，使用曲线形状连接源极 / 漏极触点和栅极可以消除使用额外金属层的电连接。降低 M0 布线资源的利用率可以进一步缩小单元面积。将此概念应用于业界代工厂 14A 节点的逻辑标准单元，可实现 20% 的面积缩小（相当于从 5T 单元设计过渡到 4T 单元设计），同时抑制晶圆制造成本。

用例 3：曲线布局布线设计

与用例 1 和 2 相比，imec 认为曲线几何在布局布线层面具有最大的潜力，其应用范围涵盖标准单元上方的所有金属布线层。与之前描述的用例不同，这种方法需要更大的工业投入，包括全面启用布局布线工具和在整个设计空间内提供寄生参数提取 EDA 解决方案。imec 预计，通过实现这一目标，曲线技术将在未来的逻辑技术节点扩展中发挥关键作用。

使用曲线设计的整体优势可以通过功率 - 性能 - 面积 - 成本 (PPAC) 品质因数来体现。目前，虽然具体目标各不相同，但节点间转换目标的一个典型示例包括面积减少 20%、性能提升 15% 和功耗降低 15%。如今，这些 PPA 优势是以晶圆制造成本为代价的：业界试图将成本增幅限制在节点间 20% 以内。根据 imec 的估计，与使用 14A 曼哈顿 1 - D 设计相比，通过在设计版图中添加曲线形状，可以进一步减少面积，同时提升功率 / 性能。这意味着业界可以在不缩小尺寸（即间距）的情况下实现 10A 的进展。更重要的是，这些优势还带来了成本的降低。这是图案化领域的设计技术协同优化 (DTCO) 如何进一步增强节点间转换的 PPAC 优势的绝佳示例。

然而，建立曲线设计极具挑战性。迄今为止，尚未找到能够精确表示曲线形状数据，同时控制整个制造生态系统数据量的解决方案。一种方案是使用分段直线数据表示法（一种由连接点的直线组成的几何结构）来近似曲线形状。然而，使用这种表示法会大幅增加数据量。数据量过大是业界关注的问题，因为商用 EDA 工具难以处理如此庞大的数据量，而且数据还必须在整个制造生态系统中进行传输。此外，还需要建立包含器件组件和布局特征信息的专用设计规则。此外，还必须找到一种方法来验证设计的正确性 —— 即所谓的设计规则检查 (DRC)。所有这些都必须能够通过商用 EDA 工具进行管理。

尽管面临诸多挑战，但由于曲线设计具有降低成本、提升性能等显著优势，它有望更高效地利用高数值孔径 EUV 光刻技术，使其成为先进逻辑节点的补充技术选择。此外，这一创新理念也有望扩展低数值孔径 EUV 光刻技术，尤其是 193nm 浸没式光刻技术，这与其他应用领域息息相关，例如图像传感器、超透镜或汽车芯片，这些领域均可从制造成本的降低中受益。总之，曲线设计或许将成为颠覆传统芯片路线图的关键力量，为半导体行业带来新的发展机遇。