High NA EUV 光刻技术竞争：台积电观望

在半导体行业的发展进程中，光刻技术一直是推动芯片制造工艺进步的关键因素。近日，关于下一代光刻机技术的应用，台积电的决策引发了广泛关注。本文编译自 wccftech，为我们深入剖析了台积电在光刻技术选择上的考量，以及 ASML EUV 光刻系统的最新进展。

在半导体新元素的采用方面，台积电多年来一直是行业先驱，常常引领技术潮流。然而，此次该公司似乎将放弃在其 A14 工艺中使用高数值孔径（High NA）EUV 光刻设备，转而采用更为传统的 0.33 数值孔径 EUV 技术。这一消息是在数值孔径技术研讨会上由台积电高级副总裁 Kevin Zhang 宣布的。这一决策使得英特尔代工厂和几家 DRAM 制造商在 “技术” 层面上暂时领先于台积电。

Kevin 表示，台积电不会使用 High NA EUV 光刻技术对 A14 芯片进行图案化，该芯片计划于 2028 年开始生产。从 2 纳米到 A14 工艺，不必使用 High NA 技术，且在处理步骤方面仍可保持类似的复杂性。他强调，每一代技术的发展，都应尽量减少掩模数量的增加，这对于提供经济高效的解决方案至关重要。

台积电认为高数值孔径（NA）对 A14 工艺无关紧要，主要原因在于使用相关光刻工具，其成本可能比传统 EUV 方法高出 2.5 倍，这将大幅提高 A14 节点的生产成本，进而使其在消费产品中的应用变得困难。台积电高度依赖芯片设计和产能，但这并不意味着该公司不会在未来工艺中采用 High NA EUV 技术，据悉，其计划将该技术用于 A14P 节点。

High NA 技术推高成本的另一个因素是，台积电的 A14 芯片单层设计需要多个光罩，使用最新的光刻工具不仅会抬高成本，而且收益有限。相反，通过专注于 0.33 NA EUV 技术，台积电可以运用多重曝光技术来维持相同的设计复杂度，而无需 High NA EUV 的极高精度，从而有效降低生产成本。

值得注意的是，台积电放弃 High NA EUV 技术的决定，使其在采用最新工具方面落后于英特尔代工厂等竞争对手。据报道，英特尔将在 18A 工艺中使用 High NA 技术，该工艺预计最早明年推出。由于 A14P 计划于 2029 年推出，台积电在采用 High NA 技术方面将比同行至少晚四年，这一决策可能会让竞争对手占据一定优势。

与此同时，ASML 在其最新的收益电话会议上详细介绍了其极紫外（EUV）光刻系统。该公司强调，随着主要半导体客户对该系统的采用，High NA 和低 NA 平台均取得了显著进展。

ASML 高管 Fouquet 强调了高数值孔径 EUV 技术的增长势头，并指出英特尔已在一个季度内曝光了超过 3 万片晶圆，实现了单层工艺步骤的大幅减少，从 40 步减少到 10 步以下。三星也报告称，在一个用例中，周期时间缩短了 60%。

在设备交付方面，ASML 于第一季度交付了其第五台也是最后一台 EXE:5000 高数值孔径系统，并将于第二季度开始交付后续的 EXE:5200 系统。目前，客户正处于以研发为重点的第一阶段应用，预计将于 2026 年至 2027 年间进行试生产（第二阶段），随后在先进节点的关键层上进行量产（第三阶段）。

在低数值孔径（NA）方面，ASML 的 NXE:3800E 系统现已全面出货，每小时可生产 220 片晶圆，比上一代 NXE:3600 快 30%。现有系统的升级工作正在进行中，并将持续到 2025 年底。Fouquet 表示，设备成熟度现已支持先进逻辑和内存节点的大批量生产，无需担心剩余 NXE:3600 系统的销售问题。

此外，ASML 高管 Dassen 确认，低数值孔径 EUV 的平均售价（ASP）为 2.27 亿欧元（2.588 亿美元），由于产品组合原因略高于预期范围。他建议未来混合平均售价接近 2.2 亿欧元。低数值孔径系统的毛利率仍高于 ASML 的公司平均水平，但具体数字尚未披露。

综上所述，台积电在 A14 工艺光刻技术上的选择，以及 ASML EUV 光刻系统的发展动态，都将对半导体行业的未来格局产生重要影响。随着技术的不断进步和市场需求的变化，各企业在光刻技术领域的竞争也将愈发激烈。