DS90CP04TLQ_技术文档

2004 年 1 月

DS90CP04

4 × 4、低消費電力、2.5Gb/s、LVDS デジタル・クロスポイント・スイッチ

概要

特長

DS90CP04 は 4×4 のデジタル・クロスポイント・スイッチです。効

率よく基板レイアウトが行えるように入力端子と出力端子をパッ

ケージの対向両辺に配置しています。低電圧差動信号 (LVDS)

技術を採用し、低消費電力と高速動作の両立を実現していま

す。データ・パスは、ノイズを抑えるために入力から出力まです

べて差動回路で構成されています。ノン・ブロッキング・アーキテ

クチャ方式により、任意の入力ビットから任意の出力ビット ( 単出

力または複数の出力 ) への接続が可能です。スイッチ・マトリッ

クスとして 4 組の差動 4:1 マルチプレクサを内蔵しています。各

マルチプレクサには 4 入力系統がすべて接続されており、任意の

出力チャネルから任意の 1 入力系統を出力できます。DS90CP04

の各出力ペアは、それぞれが独立して最高 2.5Gbit/s で動作しま

す。

■ 2.5Gbps の完全差動データ・パス

■ ノン・ブロッキング・アーキテクチャ

■ 任意の入力からのブロードキャスト

■ 対向両辺に配置された端子配置

■ 大規模スイッチ・アレイへの拡張が可能

■ LVDS/BLVDS/LVPECL/2.5V-CML 入力レベルに対応

■ TRI-STATE LVDS 出力

■ 読み出し可能なシリアル制御インタフェース

■ 2 段階のレジスタ書き込み

■ ＋ 2.5V 単一電源

■ 低消費電力、2.5Gb/s で 575mW (typ)

■ リードレス LLP-32 パッケージ ( 本体サイズ 6×6mm)

■ アドバンストCMOS プロセス技術で製造

MODE 端子によって、制御が容易なシリアル制御インタフェース、

または構成選択ポートを切り替えられます。シリアル制御インタ

フェースを用いると、全出力に対する新規のスイッチ構成情報を

単一のロード・コマンドによって一度に更新できます。直接構成

ポートを使用すると、SEL0/1 端子の論理レベルでデコードされた

情報にもとづき、出力の構成を直接変更できます。

機能ブロック図

DS200287-07-JP

1

機能ブロック図 ( つづき)

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2

ピン配置図

Order Number DS90CP04TLQ, DS90CP04TLQX (Tape and Reel)

See NS Package Number LQA32A

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3

端子説明

端子名

端子番号入出力、タイプ

説明

各マルチプレクサに共通の差動入力

IN1 ＋

IN1 －

IN2 ＋

IN2 －

IN3 ＋

IN3 －

IN4 ＋

IN4 －

16

15

14

13

12

11

10

9

I, LVDS

反転および非反転差動入力

差動スイッチ出力

OUT1 ＋

OUT1 －

OUT2 ＋

OUT2 －

OUT3 ＋

OUT3 －

OUT4 ＋

OUT4 －

25

O, LVDS

反転および非反転差動出力。IN1 ±、IN2 ±、IN3 ±、IN4 ±の任意の差動ペアを

OUT1 ±から出力可能

26

27

28

29

30

31

32

反転および非反転差動出力。IN1 ±、IN2 ±、IN3 ±、IN4 ±の任意の差動ペアを

OUT2 ±から出力可能

反転および非反転差動出力。IN1 ±、IN2 ±、IN3 ±、IN4 ±の任意の差動ペアを

OUT3 ±から出力可能

反転および非反転差動出力。IN1 ±、IN2 ±、IN3 ±、IN4 ±の任意の差動ペアを

OUT4 ±から出力可能

デジタル制御インタフェース

SCLK

6

I, LVCMOS

SI から入力されるプログラミング・データをラッチする制御クロックです。 SCLK は

0MHz から 100MHz に対応しています。デバイスにアクセスするときのみ、 SCLK にク

ロック・パルス列を与えてください。プログラミング完了後は、高速差動データ・パスに

対するノイズ混入を防ぐため、 SCLK は論理 LOW に保持してください。

SI / SEL1

7

I, LVCMOS

スイッチ構成を指定するプログラミング・データ入力です。データは SCLK の立ち上がり

クロックで内部バッファ・レジスタにラッチされます。

SEL0

CSO

RSO

5

18

2

I, LVCMOS

O, LVCMOS

スイッチ構成を指定するプログラミング・データです。

MODE が LOW のとき、シリアル・チェーンの次段のデバイスに向けて、コントロール・

データが CSO(RSO) からシフト出力されます。 CSO(RSO) から出力されるコントロール・

データは SI に入力されたデータと同じですが、デバイスのコラム ( ロー )・アドレスは内

部で 1 ずつ減算されて、チェーンの次段のデバイスに伝達されます。 CSO(RO) は

SCLK の立ち上がりエッジに同期して出力されます。

CSCLK

RSCLK

19

3

O, LVCMOS

I, LVCMOS

MODE が LOW のとき、これら端子からは制御クロックSCLKをバッファしたクロック信

号が出力されます。カスケード接続したシリアル制御バスで、CSCLK(RSCLK) はシリ

アル・チェーンの次段のデバイスに対するクロックとして使用します。

LOAD

22

LOAD 信号が HIGH のときSCLKを LOW から HIGH に遷移させると、デバイスは

ロード・レジスタに書き込まれているプログラミング・データを構成レジスタに転送します。

このタイミングで全出力端子は新規のスイッチ構成に切り替わります。 LOAD 信号は 1

SCLK サイクルのみ HIGH にしてください。 LOAD 信号を HIGH のまま保持すると構

成レジスタへの転送が繰り返し発生します。

MODE

23

I, LVCMOS

MODE が LOW のときSCLK 入力はアクティブとなり、バッファされた SCLK 信号が

CSCLK/RSCLK 端子から出力されます。MODE が HIGH のとき、SCLK 信号はレジ

スタ回路と内部ステート・マシンから切り離されます。 MODE が LOW になるまで内部レ

ジスタ側から見た場合、負論理状態になっています。

POWER

V

1, 8, 17, 24

I, Power

V

は 2.5V ± 5％です。 4 個以上の低 ESR 0.01μF のバイパス・コンデンサを V

DD

と

DD

GND 間に接続してください。

GND

4, 20, 21,

DAP

LVDSとCMOS 回路のグラウンド基準です。 LLP-32 パッケージの下面には DAP があ

り金属コンタクトが露出しています。 DAP はデバイスの主となるグラウンドになります。最

適な AC および熱性能を得るため、4 個以上のビアでグラウンド層に接続してください。

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4

シリアル・インタフェース真理値表

LOAD

MODE

SCLK

LH

生じる動作

0

1

SI 端子の現在のレベルが入力シフト・レジスタにクロック転送されます。

LH

SCLK 入力を内部レジスタおよび内部ステート・マシン入力から切り離します。 MODE が

再び LOW になるまで RSCLKとCSCLK には LOW が出力されます。下記の「構成選

択真理値表」を参照してください。

LH

1

0

1

X

最後の有効フレームから OUT1 ～ OUT4 構成情報をロードします。ロード・レジスタの内

容は構成レジスタに転送されます。スイッチ構成は SCLK 入力とは非同期に更新されま

す。

LH

SCLK 入力を内部レジスタおよび内部ステート・マシン入力から切り離します。 MODE が

再び LOW になるまで RSCLKとCSCLK には LOW が出力されます。下記の「構成選

択真理値表」を参照してください。

構成選択真理値表

MODE

SEL1

SEL0

生じる動作

SEL0/1 端子は構成選択モードでのみ機能します。以下を参照してください。

分配 : IN1 - OUT1 OUT2 OUT3 OUT4

0

1

X

0

1

X

0

1

0

1

分配 : IN2 - OUT1 OUT2 OUT3 OUT4

冗長 : IN1 - OUT1 OUT2、IN3 - OUT3 OUT4

対向接続 : IN1 - OUT1、IN2 - OUT2、IN3 - OUT3、IN4 - OUT4

LH: LOW から HIGH への遷移 ( 立ち上がりエッジ )

X:ドント・ケア

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5

構成選択真理値表 ( つづき)

FIGURE 1. DS90CP04 Configuration Select Decode

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絶対最大定格 (Note 1)

本データシートには軍用・航空宇宙用の規格は記載されていません。

関連する電気的信頼性試験方法の規格を参照ください。

熱抵抗θ

26.4 ℃ /W

JA

ESD 耐圧

人体モデル、1.5kΩ、100pF

LVDS 出力

電源電圧 (V

)

－ 0.3V ～＋ 3V

DD

>1.0kV

>1.5ｋV

>4.0ｋV

＞ 100V

CMOS/TTL 入力電圧

LVDS レシーバ入力電圧

LVDSドライバ出力電圧

LVDS 出力短絡電流

最大接合部温度

－ 0.3V ～ (V ＋ 0.3V)

DD

LVDS 入力

その他のピン

－ 0.3V ～＋ 3.3V

－ 0.3V ～＋ 3V

40mA

＋ 150 ℃

－ 65 ℃～＋ 150 ℃

＋ 260 ℃

EIAJ、0Ω、200pF

推奨動作条件

保存温度範囲

リード温度 ( ハンダ付け 4 秒 )

25 ℃でのパッケージ最大消費電力

LLP-32

最小値代表値最大値単位

電源電圧 (V – GND) 2.375

2.5

2.625

3.3

85

V

DD

3200 mW

25 ℃以上で 38mW/ ℃

レシーバ入力電圧

動作周囲温度

接合部温度

0.05

－ 40

ディレーティング

25

℃

110

℃

電気的特性

特記のない限り、推奨動作条件の電源電圧と動作周囲温度を対象

Typ

(Note 2)

LVCMOS/LVTTL DC SPECIFICATIONS (SCLK, SI/SEL1, SEL0, LOAD, MODE , CSCLK, RSCLK, CSO, RSO)

Symbol

Parameter

Conditions

Min

Max

Units

V

I

High Level Input Voltage

Low Level Input Voltage

High Level Input Current

Low Level Input Current

Input Capacitance

1.7

V

IH

IL

DD

GND

－ 10

0.7

V

＝ V ＝ V

DD DDMAX

＋ 10

μA

pF

V

IH

IN

I

＝ V , V ＝ V

SS DD DDMAX

IL

IN

C

Any Digital Input Pin to V

SS

3.5

5.5

IN1

Output Capacitance

Any Digital Output Pin to V

OUT1

SS

V

Input Clamp Voltage

I

＝－ 18 mA

－ 1.5

1.9

－ 0.8

CL

OH

OL

High Level Output Voltage

＝－ 4.0 mA, V ＝ V

V

OH

DD

DDMIN

＝－ 100μA, V ＝ 2.5V

2.4

V

DD

V

Low Level Output Voltage

＝ 4.0 mA, V ＝ V

DDMIN

0.4

0.1

V

OL

DD

＝ 100μA, V ＝ 2.5V

V

DD

LVDS INPUT DC SPECIFICATIONS (IN1 ± , IN2 ± , IN3 ± , IN4 ± )

V

Differential Input High Threshold

(Note 3)

Differential Input Low Threshold

V

＝ 0.05V or 1.2V or 2.45V,

＝ 2.5V

＝ 0.05V or 1.2V or 2.45V,

＝ 2.5V

TH

CM

DD

0

50

mV

V

TL

CM

DD

－ 50

V

C

Differential Input Voltage

Common Mode Voltage Range

Input Capacitance

V

＝ 2.5V, V ＝ 0.05V to 2.45V

100

V

mV

V

ID

DD

CM

DD

＝ 100 mV, V ＝ 2.5V

0.05

3.25

CMR

ID

DD

IN ＋ or IN － to V

3.5

pF

IN2

SS

I

Input Current

V

＝ 2.5V, V ＝ V

or 0V

DDMAX

－ 10

＋ 10

μA

IN

DD

＝ 0V, V ＝ V

or 0V

DDMAX

DD

LVDS OUTPUT DC SPECIFICATIONS (OUT1 ± , OUT2 ± , OUT3 ± , OUT4 ± )

V

Differential Output Voltage

(Note 3)

R ＝ 100Ωbetween OUT ＋ and

OD

L

250

400

475

mV

OUT － Figure 2

ΔV

Change in V between

OD

OS

OD

－ 35

1.125

－ 35

35

1.375

35

mV

V

Complementary States

Offset Voltage (Note 4)

V

1.25

OS

ΔV

Change in V between

OS

mV

Complementary States

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7

電気的特性 ( つづき)

特記のない限り、推奨動作条件の電源電圧と動作周囲温度を対象

Typ

(Note 2)

Symbol

Parameter

Conditions

Min

Max

Units

LVDS OUTPUT DC SPECIFICATIONS (OUT1 ± , OUT2 ± , OUT3 ± , OUT4 ± )

I

Output TRI-STATE Current

Power Off Leakage Current

TRI-STATE Output

OZ

－ 10

＋ 10

μA

V

＝ V or V

DD

OUT

SS

I

＝ 0V, V ＝ 2.5V or GND

OUT

＋ 10

－ 40

40

－ 30

30

μA

mA

OFF

OS

DD

Output Short Circuit Current, One OUT ＋ or OUT － Short to GND

Complementary Output

－ 15

15

－ 15

15

OUT ＋ or OUT － Short to V

DD

I

Output Short Circuit Current, both OUT ＋ and OUT － Short to GND

Complementary Outputs

OSB

OUT ＋ and OUT － Short to V

CM

C

Output Capacitance

OUT ＋ or OUT － to GND when

TRI-STATE

OUT2

5.5

pF

SUPPLY CURRENT

I

Total Supply Current

All inputs and outputs enabled,

CCD

terminated with differential load of

100Ωbetween OUT ＋ and OUT － .

220

10

300

20

mA

TRI-STATE Supply Current

TRI-STATE All Outputs

CCZ

SWITCHING CHARACTERISTICS ─ LVDS OUTPUTS (Figures 3、5、6)

t

Differential Low to High

Transition Time

Differential High to Low

Transition Time

Differential Low to High

Propagation Delay

Differential High to Low

Propagation Delay

Use an alternating 1 and 0 pattern

at 200 Mb/s, measure between

LHT

100

500

135

750

160

ps

20％ and 80％ of V

.

OD

HLT

Use an alternating 1 and 0 pattern

PLHD

PHLD

1200

at 200 Mb/s, measure at 50％ V

between input to output.

OD

750

0

1200

30

ps

t

Pulse Skew

|t

–t

|

SKD1

PLHD PHLD

Output Channel to Channel Skew Difference in propagation delay

SKCC

(t

or t

) among all output

PLHD

PHLD

0

50

100

ps

channels in Broadcast mode (any

one input to all outputs).

t

Jitter (Note 5)

JIT

Alternating 1 and 0 Pattern

750 MHz

1.25 GHz

1.6

2.5

psrms

K28.5 Pattern

1.5 Gb/s

10

27

40

60

psp-p

2.5 Gb/s

23

PRBS 2 -1 Pattern

1.5 Gb/s

2.5 Gb/s

25

40

70

psp-p

t

LVDS Output Enable Time

LVDS Output Disable Time

LVDS Switching Time

Time from LOAD ＝ LH or SELx to

OUT ± change from TRI-STATE to

active.

Time from LOAD ＝ LH or SELx to

OUT ± change from active to

TRI-STATE.

Time from LOAD ＝ LH to new

switch configuration effective for

OUT ± .

ON

50

150

3

300

5

ns

OFF

SW

50

150

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8

電気的特性 ( つづき)

特記のない限り、推奨動作条件の電源電圧と動作周囲温度を対象

Typ

(Note 2)

Symbol

Parameter

Conditions

Min

Max

Units

SWITCHING CHARACTERISTICS ─ LVDS OUTPUTS (Figures 3, 5, 6)

t

SELx to OUT ±

Configuration select to new data at

OUT ± .

SEL

50

150

ns

SWITCHING CHARACTERISTICS ─ Serial control Interface (Figures 4, 8, 9)

F

SCLK Clock Frequency

CSCLK Duty Cycle

RSCLK Duty Cycle

0

100

55

MHz

SCLK

T

Input SCLK Duty Cycle set at 50％

DCCLK

45

％

t

SI–SCLK or MODE–SCLK Setup From SI or MODE Input Data to

Time SCLK Rising Edge

S

1.5

ns

SCLK–SI or SCLK–MODE Hold From SCLK Rising Edge to SI or

H

1

ns

Time

MODE Input Data

t

SCLK to RSO or CSO Delay

SCLK to RSCLK or CSCLK

Delay

From SCLK to RSO or CSO

From SCLK to RSCLK or CSCLK

1.5

4.0

4

DSO

DSCLK

8.5

t

|SCLK to RSCLK or CSCLK–

SCLK to RSO or CSO|

Propagation Delay Difference

DSDIF

1.5

4.5

ns

between t

and t

DSCLK

DSO

T

Logic Low to High Transition

Time

Logic High to Low Transition

Time

20％ to 80％ at RSO, CSO, RSCLK,

or CSCLK

80％ to 20％ at RSO, CSO, RSCLK,

or CSCLK

RISE

1.5

FALL

Note 1: 「絶対最大定格」とは、この値を超えるとデバイスの安全を保障できない制限値を意味します。デバイスがこの規格値で正常に動作することを意味して

いるわけではありません。

Note 2: 代表値は V ＝ 2.5V、T ＝ 25 ℃で測定されています。代表値は参照を目的としており、製造時検査は行っていません。

DD

A

Note 3: 差動出力電圧 V は |OUT ＋－ OUT － |として定義されています。差動入力 V は |IN ＋－ IN － |として定義されています。

OD

ID

Note 4: 出力オフセット電圧 V は、LVDS シングル・エンド出力の論理 HIGH 電圧と論理 LOW 電圧の平均として定義されています。

OS

Note 5: 任意の入力から任意の 1 つの差動 LVDS 出力に対する、規定のデータレートとデータパターンで動作しているときの仕様規定で、このとき残りの 3 チャネ

ルは試験対象チャネルとは非同期の 1.25Gb/s の K28.5 パターンで動作させています。ジッタは、製造時に検査はなされませんが、サンプルにもとづく特

性を通して保証されています。ランダム・ジッタは 1,000 回分のヒストグラムのピーク・ツー・ピークとして測定されます。なお K28.5 パターンは、ビット・ス

トリーム 0011111010 1100000101 の繰り返しです。確定的ジッタ (DJ パターン ) は、サンプル回数 350 回のヒストグラムの平均として測定されています。

総ジッタ(TJ) は、3,500 回分のヒストグラムで、ランダム・ジッタと同様にピーク・ツー・ピークとして測定されています。

FIGURE 2. Differential Driver DC Test Circuit

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9

電気的特性 ( つづき)

FIGURE 3. Differential Driver AC Test Circuit

FIGURE 4. LVCMOS Driver AC Test Circuit (Note 6)

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電気的特性 ( つづき)

Note 6: LVCMOS 入力と出力の AC 仕様は、Figure 4 に示される電力スプリッタではなく、入力減衰ネットワークを使用しても検証および検査が可能です。

FIGURE 5. LVDS Signals

FIGURE 6. LVDS Output Transition Time

FIGURE 7. LVDS Output Propagation Delay

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電気的特性 ( つづき)

FIGURE 8. Serial Interface Propagation Delay and Input Timing Waveforms

FIGURE 9. Serial Interface ─ MODE Timing and Functionality

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電気的特性 ( つづき)

FIGURE 10. Configuration and Output Enable/Disable Timing

機能説明

式により、ユーザーは単一のバス (SCLKとSI) でマトリックス内の

すべてのデバイスをプログラムできます

シリアル・インタフェースによるプログラミング

シリアル・クロック SCLK とシリアル入力データライン SI で構成さ

れる単純なシリアル・インタフェースを介して、内部マルチプレクサ

に構成をプログラムできます。シリアル・インタフェースは、大規模

スイッチ・アレイに容易に拡張できるように設計されています。

DS90CP04 で構成したマトリックス・アレイの次段のロー・デバイ

スは、バッファされたシリアル・インタフェース出力 (RSCLK、RSO)

を使って接続します。同様に、マトリックス・アレイの次段のコラ

ム・デバイスは、バッファされたシリアル・インタフェース出力

(CSCLK、CSO) を使って接続します。このフィードスルーされる

RSCLKとRSO、CSCLKとCSO の各バッファ信号を使用する方

スイッチの構成をプログラムするには、デバイスに 30 ビットの制御

ワードを与えます。最初の 6 ビットでスタート・フレームが SI へシ

フトインされます。有効スタート・フレームには、構成ロードの 1FH

と、構成読み出しの 1EH の 2 種類があります。スタート・フレー

ムに続いて、アクセスするデバイスのロー・アドレスとコラム・アド

レス、さらに 4 チャネル分のスイッチ構成データが送られます。

Table 1. 30-Bit Control Wordおよび Table 2. Switch Configuration

Data に制御ワードのビット定義を示します。D29 が SI にシフトイン

される先頭ビットです。

TABLE 1. 30-Bit Control Word

ビット

D29–D24

D23–D18

ビット長

説明

6

制御ワード同期用のスタート・フレームです。 (01 1111'b ＝ LOAD)

アクセスするデバイスのロー・アドレスを指定します。シリアル・インタフェースは最大 64 個のロー・デバイ

スをアクセスできます。

D17–D12

6

アクセスするデバイスのコラム・アドレスを指定します。シリアル・インタフェースは最大 64 個のコラム・デ

バイスをアクセスできます。

D11–D9

D8–D6

D5–D3

D2–D0

3

出力 1 用のスイッチ構成を指定します。 Table 2. Switch Configuration Dataを参照してください。

出力 2 用のスイッチ構成を指定します。 Table 2. Switch Configuration Dataを参照してください。

出力 3 用のスイッチ構成を指定します。 Table 2. Switch Configuration Dataを参照してください。

出力 4 用のスイッチ構成を指定します。 Table 2. Switch Configuration Dataを参照してください。

TABLE 2. Switch Configuration Data

MSB

LSB

OUT1 ±に対する接続

OUT2 ±に対する接続

出力 2 は TRI-STATE

IN1 ±

OUT3 ±に対する接続

出力 3 は TRI-STATE

IN1 ±

OUT4 ± に対する接続

出力 4 は TRI-STATE

IN1 ±

0

1

0

1

0

1

0

1

出力 1 は TRI-STATE

IN1 ±

0

1

0

IN2 ±

IN3 ±

IN4 ±

無効。

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機能説明 ( つづき)

TABLE 2. Switch Configuration Data ( つづき)

MSB

LSB

OUT1 ±に対する接続

OUT2 ±に対する接続

OUT3 ±に対する接続

OUT4 ± に対する接続

1

0

1

これら無効の組み合わせは同期の喪失を招きます。

ローおよびコラム・アドレッシング

デバイスを N×N アレイで構成した場合、左上のデバイスがロー・

アドレス、コラム・アドレスともゼロに割り当てられます。右側に続

くデバイスがコラム・アドレス 1 から N、対して下側に続くデバイス

がロー・アドレス 1 から Nとなります。システムのシリアル制御イン

タフェース (SCLK と SI) は、ロー・アドレス、コラム・アドレスとも

にゼロのデバイスに接続します。シリアル制御インタフェースから、

アクセスしたいデバイスのロー・アドレスとコラム・アドレスを含む制

御ワードがシフト・インされます。制御データがデバイスに与えられ

ると、次のローおよびコラム・デバイスに送られる前に、制御ワー

ド内のアドレスは内部で 1 だけ減算されます。ロー・アドレスが 1

だけ減算された制御データがコラム・インタフェース (CSO と

CSCLK) から送出され、コラム・アドレスが 1 だけ減算された制

御データがロー・インタフェース (RSOとRSCLK) からシフト・アウ

トされます。プログラミングの対象となるデバイスに制御ワードが到

達した時点では、ロー・アドレスとコラム・アドレスはともにゼロと

なっています。

す (OUT1 ＝ IN1、OUT2 ＝ IN2、OUT16 ＝ IN16)。このアレイ

のプログラムには、シリアル・チェーンを介して目的とするデバイス

に届けるために、4 組の 30 ビット制御ワードが必要です。アレイ

全体を 120 クロック・サイクルでプログラミングするには、チェーン

の最後にあるデバイスからプログラミングをしていくことが重要で

す。続くプログラミング・データによって、最初のデータはチェーン

を通して正しいデバイスに向かって押し込まれていきます。

スイッチ構成の読み出し

DS90CP04 に読み出し用の開始フレーム (01 1110'b) を送ると読

み出しモードになります。読み出し開始フレームを受信すると構成

レジスタ情報はシフト・レジスタに転送され、制御ワードの OUT1

～ OUT4 のビット・セグメントの読み出し値が RSOとCSO の両方

から出力されます。デバイスから読み出されたデータは、デフォル

ト・アドレス (11 1111'b) が１ずつ内部で減算されながら次段のデ

バイスを順に通って送られます。ロー最後尾にあるデバイスの

RSO には、読み出しデバイスを始点とする「相対的」なコラム・

アドレスが現れるため、送出デバイスのコラム位置を求められま

す。同様に、コラム最後尾にあるデバイスの CSO には、送出デ

バイスの相対ロー・アドレスが現れます。チャネル構成情報が挿

入された読み出し制御ワードの送出後、デバイスは自動的に書き

込みモードに戻り、SI から入力される新規の制御ワードを待ちま

す。

アレイ内の各デバイスは、常に開始フレームの受信をチェックして

います (D29 ～ 24 ＝ 01 1111'b または 01 1110'b)。適正な開始フ

レーム・ストリングを検出し、かつ続くロー・アドレスとコラム・アド

レスがともにゼロであった場合、そのデバイスは 30 ビット制御ワー

ドのスイッチ構成データをロード・レジスタに格納します。

アレイ内の各デバイスは、シリアル・インタフェースを介して順にプ

ログラムされます。アレイ全体のプログラミングが完了したら、

LOAD 端子に HIGH パルスを与えて、各デバイスのロード・レジ

スタの内容を構成レジスタに転送します。LOADパルスの発行は、

制御ワードの最終ビットがロード・レジスタに格納されるまで待たな

ければなりません。このタイミングが保証されるのはプログラムが完

了した 2クロック後です。

Table 4. A Read-Back Example from a 4 Device Array に、4×4

デバイス・アレイの先頭のローにある 4 個のデバイスから構成レジ

スタを読み出す例を示します。すでに述べたように、アレイ読み出

しの完了にも、内部シフト・レジスタのレイテンシ分を充当するだけ

の追加 SCLK サイクルが必要です。 4 組分の 30ビットの構成レ

ジスタをシフト・アウトするには、4×30 SCLKクロック・サイクルに

加え、デバイス・レイテンシ分としてデバイス 1 個あたり 7 SCLK

サイクルが必要で、合計 SCLK 数は 148 になります。シリアル化

された読み出しデータは、ロー最後尾のデバイスRSOからRSCLK

に同期して出力されます。 4 組分の構成データの読み出しをシフ

ト・インしたあとは、SIを LOW にしておくことを推奨します。

アレイのプログラムでは、内部シフト・レジスタで生じる追加の SCLK

サイクルを考慮しなければなりません。次段に与える制御データが

RSO と CSO に現れるまでのレイテンシは、立ち上がりエッジ 7 ク

ロック(SCLK) 分です。アレイ内の目的とするデバイスに制御ワー

ドを届けるためには、設計者は正しいクロック数を与える必要があ

ります。 4 デバイスをシリアル・チェーン接続した場合の制御ワー

ドの例を Table 3. Example to Program a 4 Device Array に示しま

TABLE 3. Example to Program a 4 Device Array

制御ワードのア

レイ内アクセス

先デバイス

ロー・

アドレス

D23:D18

コラム・

アドレス

D17:D12

フレーム

D29:D24

OUT1

D11:D9

OUT2

D8:D6

OUT3

D5:D3

OUT4

D2:D0

SCLK

サイクル数

ロー、コラム

01 1111

00 0000

00 0011

00 0010

00 0001

00 0000

001

010

011

100

30

0, 3

0, 2

0, 1

0, 0

プログラミング工程のアレイ・レイテンシを最小にするため、システムの SI 入力から最も遠いデバイスの

構成情報からシフト・インしてください。

すべてのチャネル情報がロード・レジスタに到達してからすべてのスイッチが構成可能になるまでに

2

2クロック・サイクルの遅延が必要です。

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機能説明 ( つづき)

TABLE 4. A Read-Back Example from a 4 Device Array

ロー・

アドレス

D23:D18

コラム・

アドレス

D17:D12

フレーム

D29:D24

OUT1

D11:D9

OUT2

D8:D6

OUT3

D5:D3

OUT4

D2:D0

SCLK

サイクル数

説明

Read-Back

01 1110

00 0000

11 1111

11 1110

11 1101

11 1100

000

001

000

010

000

011

000

100

30

(R,C) ＝ 0, 3

Read-Back

(R,C) ＝ 0, 2

Read-Back

(R,C) ＝ 0, 1

Read-Back

(R,C) ＝ 0, 0

Note 7: 書き込みと読み出しのプログラミング例は、Figure 11 に示される 16×16アレイ構成に基づいています。別のアレイ構成ではプログラミング順は異なります。

動します。 LOAD の信号品質に影響を与えないよう、アレイ内の

スタブ長が極端に長くならないように配線してください。大規模ク

ロスポイント・アプリケーションの場合、LOAD 信号は各ローまた

は各カラムごとに分配することを推奨します。

最小プログラミング・レイテンシとなるスイッチ拡張

プログラミング・データは、ロー方向は RSOとRSCLK を通って、

コラム方向は CSOとCSCLKを通って伝えられます。すべてのデ

バイスの LOAD 端子は電気的に共通に接続し、同一信号で駆

FIGURE 11.

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プログラミングの例

構成書き込み

30ビット制御ワード : [ 書き込みフレーム ][ ロー・アドレス ][コラム・アドレス ][OUT1][OUT2][OUT3][OUT4]

アレイ書き込み :

[01 1111] [0][1] [1][1][1][1] //* アレイ位置 1、ブロードキャストIN1 *//

[01 1111] [0][0] [2][2][4][4] //* アレイ位置 0、IN2を OUT1とOUT2 に接続、IN4を OUT3とOUT4 に接続 *//

LOAD ＝ H、SCLK ＝ LH

デバイス 0 書き込みプログラミング・シーケンス

SCLK 数

イベントの説明

6

デバイス 0 (R ＝ 0、C ＝ 0) は第 1 の制御ワードの「書き込み」フレームを検出します。

18

デバイス 0 (R ＝ 0、C ＝ 0) は第 1 制御ワードのアドレスがロー＝ 1、コラム＝ 0 であることを識別します。第 1 の制御

ワードからロー・アドレスが 1 だけ減算され ( ロー・アドレス＝ 0) RSO に送られます。

36

48

デバイス 0 (R ＝ 0、C ＝ 0) は第 2 の制御ワードの「書き込み」フレームを検出します。

デバイス 0 (R ＝ 0、C ＝ 0) は第 2 の制御ワードがロー＝ 0、コラム＝ 0 であることを識別します。これは有効な構成書き

込みアドレスのため、デバイス 0 は構成情報の受信を待ちます。

60

デバイス 0 (R ＝ 0、C ＝ 0) は構成情報を受信し LOADを待ちます。

デバイス 1 書き込みプログラミング・シーケンス

SCLK 数

イベントの説明

13

25

デバイス 1 (R ＝ 1、C ＝ 0) は第 1 の制御ワードの「書き込み」フレームを検出します。

デバイス 1 (R ＝ 1、C ＝ 0) は第 2 の制御ワードのアドレスがロー＝ 0、コラム＝ 0 であることを識別します。これは有効

な構成書き込みアドレスのため、デバイス 1 は構成情報の受信を待ちます。

37

43

55

デバイス 1 (R ＝ 1、C ＝ 0) は構成情報を受信し LOADを待ちます。

デバイス 1 (R ＝ 1、C ＝ 0) は第 2 の制御ワードの「書き込み」フレームを検出します。

デバイス 1 (R ＝ 1、C ＝ 0) は第 2 の制御ワードのアドレスがロー＝ 3F、コラム＝ 0 であることを識別します。第 2 の制

御ワードからロー・アドレスが 1 だけ減算され ( ロー・アドレス＝ 3E) RSO に送られます。

構成読み出し

30ビット制御ワード : [ 読み出しフレーム ][ ロー・アドレス ][コラム・アドレス ][OUT1][OUT2][OUT3][OUT4]

アレイ書き込み :

[01 1110] [1][0] [0][0][0][0] //* アレイ位置 1、構成情報の読み出し *//

[01 1110] [0][0] [0][0][0][0] //* アレイ位置 0、構成情報の読み出し *//

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プログラミングの例 ( つづき)

デバイス 0 読み出しプログラミング・シーケンス

SCLK 数

イベントの説明

6

デバイス 0 (R ＝ 0、C ＝ 0) は第 1 の制御ワードの「読み出し」フレームを検出します。

18

デバイス 0 (R ＝ 0、C ＝ 0) は第 1 制御ワードのアドレスがロー＝ 1、コラム＝ 0 であることを識別します。第 1 の制御

ワードからロー・アドレスが 1 だけ減算され ( ロー・アドレス＝ 0) RSO に送られます。

36

48

デバイス 0 (R ＝ 0、C ＝ 0) は第 2 の制御ワードの「書き込み」フレームを検出します。

デバイス 0 (R ＝ 0、C ＝ 0) は第 2 の制御ワードがロー＝ 0、コラム＝ 0 であることを識別します。これは有効な構成書

き込みアドレスのため、デバイス 0 は構成情報の送信を準備します。最後の制御ワードからロー・アドレスが 1 だけ減

算され ( ロー・アドレス＝ 3F) RSO に送られます。

60

74

デバイス 0 (R ＝ 0、C ＝ 0) は構成情報を送信します。

アレイ出力 ( デバイス 1 の RSO) から構成情報の送出が終わります。

デバイス 1 読み出しプログラミング・シーケンス

SCLK 数

イベントの説明

13

25

デバイス 1 (R ＝ 1、C ＝ 0) は第 1 の制御ワードの「読み出し」フレームを検出します。

デバイス 1 (R ＝ 1、C ＝ 0) は第 1 制御ワードのアドレスがロー＝ 0、コラム＝ 0 であることを識別します。これは有効な

構成書き込みアドレスのため、デバイス 1 は構成情報の送信を準備します。第 1 の制御ワードからロー・アドレスが 1

だけ減算され ( ロー・アドレス＝ 3F) RSO に送られます。

37

デバイス 1 (R ＝ 1、C ＝ 0) は構成情報をアレイ出力 ( デバイス 1 の RSO) から送出します。

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外形寸法図単位は millimetersꢀꢀꢀ

LLP, Plastic, QUAD,

Order Number DS90CP04TLQ, DS90CP04TLQX (Tape and Reel)

NS Package Number LQA032A

生命維持装置への使用について

弊社の製品はナショナルセミコンダクター社の書面による許可なくしては、生命維持用の装置またはシステム内の重要な部品とし

て使用することはできません。

1. 生命維持用の装置またはシステムとは (a) 体内に外科的に使

用されることを意図されたもの、または (b) 生命を維持ある

いは支持するものをいい、ラベルにより表示される使用法に

従って適切に使用された場合に、これの不具合が使用者に身

体的障害を与えると予想されるものをいいます。

2. 重要な部品とは、生命維持にかかわる装置またはシステム内

のすべての部品をいい、これの不具合が生命維持用の装置ま

たはシステムの不具合の原因となりそれらの安全性や機能

に影響を及ぼすことが予想されるものをいいます。

ナショナルセミコンダクタージャパン株式会社

本社／〒 135-0042 東京都江東区木場 2-17-16

TEL.(03)5639-7300

技術資料（日本語 / 英語）はホームページより入手可能です。

その他のお問い合わせはフリーダイヤルをご利用下さい。

フリーダイヤル

www.national.com/JPN/

0120-666-116

本資料に掲載されているすべての回路の使用に起因する第三者の特許権その他の権利侵害に関して、弊社ではその責を負いません。

また掲載内容は予告無く変更されることがありますのでご了承ください。


型号：	DS90CP04TLQ
厂家：	National Semiconductor
描述：	4x4 Low Power 2.5 Gb/s LVDS Digital Cross-Point 4x4的低功耗2.5 Gb / s的LVDS数字交叉点
文件：	总18页 (文件大小：550K)
中文：	中文翻译
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DS90CP04TLQ [NSC]

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DS90CP04TLQ/NOPB

DS90CP04TLQX

DS90CP04TLQX/NOPB

DS90CP04_07

DS90CP22

DS90CP22

DS90CP22M-8

DS90CP22M-8

DS90CP22M-8/NOPB

DS90CP22MT

DS90CP22MT

DS90CP22MT/NOPB