OPA4992IPWR [TI]
四路、40V、10.6MHz、轨至轨输入/输出、低失调电压、低噪声运算放大器 | PW | 14 | -40 to 125;
| 型号： | OPA4992IPWR |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 四路、40V、10.6MHz、轨至轨输入/输出、低失调电压、低噪声运算放大器 | PW | 14 | -40 to 125 放大器 运算放大器 |
| 文件： | 总69页 (文件大小：4895K) |
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OPA992, OPA2992, OPA4992
ZHCSKU2D –JUNE 2021 –REVISED AUGUST 2022
OPAx992 40V 轨到轨输入/输出、低失调电压、低噪声运算放大器
1 特性
3 说明
• 低失调电压：±210µV
OPAx992（OPA992、OPA2992 和OPA4992）是高电
压(40V) 通用运算放大器系列。这些器件具有出色的直
流精度和交流性能，包括轨到轨输入/输出、低失调电
压（±210 µV，典型值）、低温漂（±0.25 µV/°C，典
型值）、低噪声（1 kHz 时为 7nV/√Hz，10 kHz 时为
4.4nV/√Hz）。
• 低失调电压漂移：±0.25µV/°C
• 低噪声：1kHz 时为7nV/√Hz，4.4nV/√Hz 宽带
• 高共模抑制：115dB
• 低偏置电流：±10pA
• 轨至轨输入和输出
• 支持多路复用器/比较器的输入
OPAx992 具有诸多特性，例如电源轨的差分和共模输
入电压范围、高短路电流 (±65 mA) 和高压摆率 (32 V/
µs)，因此是一款灵活可靠的高性能运算放大器，适用
于各种高电压工业应用。
– 放大器以最高达到电源轨的差分输入工作
– 放大器可用于开环中，也可用作比较器
• 高带宽：10.6MHz GBW，单位增益稳定
• 高压摆率：32 V/µs
OPAx992 运算放大器系列采用微型 封装（例如
WSON）以及标准封装（例如 SOT-23、SOIC 和
TSSOP），额定工作温度范围为-40°C 至125°C。
• 低静态电流：每个放大器2.4mA
• 宽电源电压：±1.35V 至±20V，2.7V 至40V
• 强大的EMIRR 性能
器件信息
2 应用
器件型号(1)
封装尺寸（标称值）
2.90mm × 1.60mm
2.90mm × 1.60mm
2.00mm × 1.25mm
4.90mm × 3.90mm
2.90mm × 1.60mm
3.00mm × 4.40mm
3.00mm × 3.00mm
2.00mm × 2.00mm
1.50mm × 2.00mm
8.65mm × 3.90mm
5.00mm × 4.40mm
封装
• 多路复用数据采集系统
• 测试和测量设备
• 电机驱动：功率级和控制模块
• 电力输送： UPS、服务器和商用网络电源
• ADC 驱动器和基准缓冲放大器
• 可编程逻辑控制器
• 模拟输入和输出模块
• 高侧和低侧电流检测
• 高精度比较器
SOT-23 (5)
OPA992
SOT-23 (6)
SC70 (5)
SOIC (8)
SOT-23 (8)
TSSOP (8)
VSSOP (8)
WSON (8)
X2QFN (10)(2)
SOIC (14)
TSSOP (14)
OPA2992
OPA4992
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附
录。
(2) 此封装仅为预发布版。
OPAx992
+
+
Vshunt Rshunt
+
System
Load
-
MCU
Vo
-
-
Iload
GND
+
–
+
Vbus
Vbus
–
Iload
GND
System
Load
OPAx992
+
MCU
+
Vshunt
+
Rshunt
-
-
Vo
-
GND
GND
GND
GND
Low-Side Current Sense
High-Side Current Sense
适用于电流感测应用的OPAx992
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。
English Data Sheet: SBOSA10
OPA992, OPA2992, OPA4992
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 引脚配置和功能................................................................. 3
6 规格................................................................................... 7
6.1 绝对最大额定值...........................................................7
6.2 ESD 等级.................................................................... 7
6.3 建议运行条件.............................................................. 7
6.4 单通道器件的热性能信息............................................ 7
6.5 双通道器件的热性能信息............................................ 8
6.6 四通道器件的热性能信息............................................ 8
6.7 电气特性......................................................................9
6.8 典型特性....................................................................12
7 详细说明.......................................................................... 20
7.1 概述...........................................................................20
7.2 功能方框图................................................................20
7.3 特性说明....................................................................21
7.4 器件功能模式............................................................ 29
8 应用和实现.......................................................................30
8.1 应用信息....................................................................30
8.2 典型应用....................................................................30
9 电源相关建议...................................................................33
10 布局............................................................................... 33
10.1 布局指南..................................................................33
10.2 布局示例..................................................................34
11 器件和文档支持..............................................................35
11.1 器件支持..................................................................35
11.2 文档支持..................................................................35
11.3 接收文档更新通知................................................... 35
11.4 支持资源..................................................................35
11.5 商标.........................................................................35
11.6 Electrostatic Discharge Caution..............................35
11.7 术语表..................................................................... 35
12 机械、封装和可订购信息...............................................36
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
Changes from Revision C (March 2022) to Revision D (August 2022)
Page
• 向说明中添加了X2QFN (10) 和预发布状态.......................................................................................................1
• 向引脚配置和功能中添加了X2QFN (RUG) 封装和预发布状态......................................................................... 3
Changes from Revision B (December 2021) to Revision C (March 2022)
Page
• 在电气特性部分中将“VS = 2.7V –40V，(V+) –1 < VCM < V+（NMOS 对）”的典型CMRR 值从
“90dB”调整为“79dB”..................................................................................................................................9
• 在电气特性部分中将AOL 测试条件从“VS = 40V，VCM = VS/2，(V–) + 0.1V < VO < (V+) –0.1V”调整为
“VS = 40V，VCM = VS/2，(V–) + 0.12V < VO < (V+) –0.12V”.................................................................... 9
• 在电气特性部分中将典型的tON 放大器启用时间值从“15µs”调整为“5µs”................................................. 9
• 在电气特性部分中将“VS = 2.7V 至40V，(V–) ≤SHDN ≤(V–) + 0.7V”的典型SHDN 引脚输入偏置电流
值从“150nA”调整为“400nA”.......................................................................................................................9
• 删除了典型特性部分中的“开环增益和相位与频率间的关系”图....................................................................12
Changes from Revision A (October 2021) to Revision B (December 2021)
Page
• 在电气特性部分中添加了OPA4992 版本的PSRR 规格....................................................................................9
• 添加了有关VS = 2.7V 至40V PSRR 规格的澄清文字，指出该规格适用于所有通道型号..................................9
• 将典型特性部分中“输入电压噪声频谱密度与频率间的关系”图中的y 轴从线性标度更改为对数标度.......... 12
• 更正了特性说明部分的关断中的拼写错误，从“...指定的10kΩ负载需加载到中间电源(VS/2)”更正为“...指
定的10kΩ负载需加载到V-”。......................................................................................................................28
Changes from Revision * (June 2021) to Revision A (October 2021)
Page
• 将器件状态从预告信息更改为量产数据.............................................................................................................1
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5 引脚配置和功能
OUT
Vœ
1
5
V+
IN+
Vœ
1
2
3
5
V+
2
3
IN+
4
INœ
INœ
4
OUT
Not to scale
Not to scale
图5-1. OPA992 DBV 封装
5 引脚SOT-23
图5-2. OPA992 DCK 封装
5 引脚SC70
（顶视图）
（顶视图）
表5-1. 引脚功能：OPA992
引脚
I/O
说明
SOT-23
SC70
名称
IN+
IN–
OUT
V+
3
4
1
5
2
1
3
4
5
2
I
同相输入
I
反相输入
O
—
—
输出
正（最高）电源
负（最低）电源
V–
OUT
V–
1
6
5
4
V+
2
3
SHDN
–IN
+IN
Not to scale
图5-3. OPA992S DBV 封装
6 引脚SOT-23
（顶视图）
表5-2. 引脚功能：OPA992S
引脚
I/O
说明
名称
编号
+IN
3
4
1
5
6
2
I
I
同相输入
反相输入
输出
–IN
OUT
O
I
SHDN
V+
关断：低= 启用放大器，高= 禁用放大器
正（最高）电源
—
—
V–
负（最低）电源
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OUT1
IN1œ
IN1+
Vœ
1
2
3
4
8
7
6
5
V+
OUT1
IN1œ
IN1+
Vœ
1
2
3
4
8
7
6
5
V+
OUT2
IN2œ
IN2+
OUT2
IN2œ
IN2+
Thermal
Pad
Not to scale
Not to scale
图5-4. OPA2992 D、DDF、PW 和DGK 封装
8 引脚SOIC、SOT-23、TSSOP 和VSSOP
（顶视图）
A. 将散热焊盘连接至V–。更多信息，请参阅节7.3.10。
图5-5. OPA2992 DSG 封装(A)
8 引脚WSON（带有外露散热焊盘）
（顶视图）
表5-3. 引脚功能：OPA2992
引脚
I/O
说明
名称
编号
IN1+
IN1–
IN2+
IN2–
OUT1
OUT2
V+
3
I
I
同相输入，通道1
2
5
6
1
7
8
4
反相输入，通道1
同相输入，通道2
反相输入，通道2
输出，通道1
I
I
O
O
—
—
输出，通道2
正（最高）电源
负（最低）电源
V–
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V–
SHDN1
SHDN2
IN2+
1
2
3
4
9
8
7
6
IN1–
OUT1
V+
OUT2
Not to scale
A. RUG 封装仅为预览版。
图5-6. OPA2992S RUG 封装
10 引脚X2QFN (A)
（顶视图）
表5-4. 引脚功能：OPA2992S
引脚
I/O
说明
名称
编号
IN1+
10
9
I
I
同相输入，通道1
反相输入，通道1
同相输入，通道2
反相输入，通道2
输出，通道1
IN1–
IN2+
4
I
5
I
IN2–
OUT1
OUT2
8
O
O
6
输出，通道2
关断，通道1：低电平= 放大器被启用；高电平= 放大器被禁用。有关更多信
息，请参阅关断部分。
SHDN1
SHDN2
2
3
I
I
关断，通道2：低电平= 放大器被启用；高电平= 放大器被禁用。有关更多信
息，请参阅关断部分。
V+
7
1
正（最高）电源
负（最低）电源
—
—
V–
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OUT1
IN1œ
IN1+
V+
1
2
3
4
5
6
7
14
13
12
11
10
9
OUT4
IN4œ
IN4+
Vœ
IN2+
IN2œ
OUT2
IN3+
IN3œ
OUT3
8
Not to scale
图5-7. OPA4992 D 和PW 封装
14 引脚SOIC 和TSSOP
（顶视图）
表5-5. 引脚功能：OPA4992
引脚
I/O
说明
名称
编号
IN1+
IN1–
IN2+
IN2–
IN3+
IN3–
IN4+
IN4–
OUT1
OUT2
OUT3
OUT4
V+
3
I
I
同相输入，通道1
反相输入，通道1
同相输入，通道2
反相输入，通道2
同相输入，通道3
反相输入，通道3
同相输入，通道4
反相输入，通道4
输出，通道1
2
5
I
6
I
10
9
I
I
12
13
1
I
I
O
O
O
O
—
—
7
输出，通道2
8
输出，通道3
14
4
输出，通道4
正（最高）电源
负（最低）电源
11
V–
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6 规格
6.1 绝对最大额定值
在工作环境温度范围内（除非另外注明）(1)
最小值
最大值
单位
0
42
V
电源电压，VS = (V+) –(V–)
共模电压(3)
(V–) –0.5
(V+) + 0.5
VS + 0.2
10
V
V
差分电压(3)
信号输入引脚
电流(3)
-10
mA
V
关断引脚电压(4)
V–
(V–) + 20
输出短路(2)
持续
-55
-65
150
150
150
°C
°C
°C
工作环境温度，TA
结温，TJ
贮存温度，Tstg
(1) 如果在超出绝对最大额定值下列出的额定值的情况下运行器件，则会对器件造成永久性损坏。这些只是基于工艺和设计限制条件的应力
额定值，该器件并未设计为在建议运行条件中指定的条件之外运行。如果长时间暴露于建议运行条件之外的任何条件（包括绝对最大额
定条件）下，则可能影响器件的可靠性和性能。
(2) 接地短路，每个封装对应一个放大器。延长的短路电流，特别是在较高的电源电压下，会导致过热并最终导致毁坏。
(3) 输入引脚被二极管钳制至电源轨。对于摆幅超过电源轨0.5V 以上的输入信号，其电流必须限制在10mA 或者更低。
(4) 不能超过V+。
6.2 ESD 等级
值
单位
人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001 标准(1)
充电器件模型(CDM)，符合ANSI/ESDA/JEDEC JS-002 标准(2)
±2500
V(ESD)
V
静电放电
±1500
(1) JEDEC 文档JEP155 指出：500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文件JEP157 指出：250V CDM 可实现在标准ESD 控制流程下安全生产。
6.3 建议运行条件
在工作环境温度范围内测得（除非另外注明）
最小值
最大值
单位
VS
VI
2.7
40
V
V
电源电压，(V+) –(V–)
(V+)
(V–) + 20 (1)
0.2
(V–)
共模电压范围
VIH
VIL
TA
1.1
V
关断引脚上的高电平输入电压（放大器被禁用）
关断引脚上的低电平输入电压（放大器被启用）
额定温度
V
(V–)
-40
125
°C
(1) 不能超过V+。
6.4 单通道器件的热性能信息
OPA992、OPA992S
DBV
(SOT-23)
DCK
(SC70)
热指标(1)
单位
5 引脚
185.4
83.9
6 引脚
166.9
83.9
5 引脚
198.1
94.1
RθJA
RθJC(top)
RθJB
ψJT
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
结至外壳（顶部）热阻
结至电路板热阻
52.5
47.1
45.3
25.4
25.9
16.9
结至顶部特征参数
结至电路板特征参数
52.1
47.0
45.0
ψJB
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6.4 单通道器件的热性能信息(continued)
OPA992、OPA992S
DBV
DCK
(SC70)
热指标(1)
单位
(SOT-23)
5 引脚
6 引脚
5 引脚
RθJC(bot)
°C/W
结至外壳（底部）热阻
不适用
不适用
不适用
(1) 有关新旧热性能指标的更多信息，请参阅半导体和IC 封装热指标应用报告，SPRA953。
6.5 双通道器件的热性能信息
OPA2992
D
DDF
(SOT-23)
DGK
(VSSOP)
DSG
PW
热指标(1)
单位
(SOIC)
(WSON)
8 引脚
74.8
(TSSOP)
8 引脚
183.4
72.4
8 引脚
131.0
73.0
8 引脚
149.6
85.3
68.6
7.9
8 引脚
174.2
65.9
RθJA
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RθJC(top)
RθJB
93.6
结至外壳（顶部）热阻
结至电路板热阻
74.5
95.9
42.1
114.0
12.1
25.0
11.0
3.8
ψJT
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
73.8
68.4
94.4
41.9
112.3
ψJB
RθJC(bot)
17.0
不适用
不适用
不适用
不适用
(1) 有关新旧热性能指标的更多信息，请参阅半导体和IC 封装热指标应用报告，SPRA953。
6.6 四通道器件的热性能信息
OPA4992
D
PW
(TSSOP)
热指标(1)
单位
(SOIC)
14 引脚
14 引脚
118.8
47.0
RθJA
99.0
55.1
54.8
16.7
54.4
°C/W
结至环境热阻
RθJC(top)
RθJB
°C/W
°C/W
°C/W
°C/W
°C/W
结至外壳（顶部）热阻
结至电路板热阻
61.9
5.5
ψJT
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
61.3
ψJB
RθJC(bot)
不适用
不适用
(1) 有关新旧热性能指标的更多信息，请参阅半导体和IC 封装热指标应用报告，SPRA953。
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6.7 电气特性
TA = 25°C 时，VS = (V+) –(V–) = 2.7V 至40V（±1.35V 至±20V）、RL = 10kΩ 连接至VS / 2、VCM = VS / 2 且VOUT = VS /
2（除非另有说明）。
参数
测试条件
最小值
典型值
最大值
单位
失调电压
±0.21
±1
VOS
mV
VCM = V–
VCM = V–
输入失调电压
±1.2
TA = –40°C 至125°C
dVOS/dT
PSRR
±0.25
±0.2
TA = –40°C 至125°C
µV/℃
输入失调电压漂移
OPA992，OPA2992，VCM
V–，VS = 5V 至40V
=
±1.3
±1.8
OPA4992，VCM = V–，VS
5V 至40V
=
±0.4
输入失调电压与电源间的
关系
TA = –40°C 至125°C
μV/V
OPA992，OPA2992，
OPA4992，VCM = V–，VS
2.7V 至40V(1)
=
±0.8
0.4
±7
µV/V
直流通道隔离
输入偏置电流
IB
±10
±10
pA
pA
输入偏置电流
输入失调电流
IOS
噪声
2.77
0.49
7
μVPP
EN
f = 0.1Hz 至10Hz
输入电压噪声
µVRMS
f = 1kHz
f = 10kHz
f = 1kHz
eN
iN
nV/√Hz
fA/√Hz
输入电压噪声密度
输入电流噪声密度
4.4
60
输入电压范围
VCM
(V+)
V
(V–)
共模电压范围
VS = 40V，V–< VCM < (V+)
–2V（PMOS 对）
100
115
98
VS = 5V，V–< VCM < (V+)
–2V（PMOS 对）(1)
75
VS = 2.7V，V–< VCM < (V+)
–2V（PMOS 对）
CMRR
dB
TA = –40°C 至125°C
90
共模抑制比
VS = 2.7V 至40V，(V+) –
1V < VCM < V+（NMOS 对）
79
(V+) –2V < VCM < (V+) –
1V
请参阅失调电压与共模电压间的关系
（转换区域）
输入阻抗
ZID
100 || 9
6 || 1
MΩ|| pF
TΩ|| pF
差分
共模
ZICM
开环增益
VS = 40V，VCM = VS /2，
(V–) + 0.1V < VO < (V+) –
0.1V
120
142
142
VS = 40V，VCM = VS /2，
(V–) + 0.12 V < VO < (V+) – TA = –40°C 至125°C
0.12 V
AOL
dB
开环电压增益
VS = 5V，VCM = VS/2，
104
90
125
125
105
105
(V–) + 0.1V < VO < (V+) –
0.1V(1)
TA = –40°C 至125°C
TA = –40°C 至125°C
VS = 2.7V，VCM = VS /2，
(V–) + 0.1V < VO < (V+) –
0.1V(1)
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6.7 电气特性(continued)
TA = 25°C 时，VS = (V+) –(V–) = 2.7V 至40V（±1.35V 至±20V）、RL = 10kΩ 连接至VS / 2、VCM = VS / 2 且VOUT = VS /
2（除非另有说明）。
参数
测试条件
最小值
典型值
最大值
单位
频率响应
GBW
10.6
32
MHz
增益带宽积
压摆率
SR
VS = 40V，G = +1，VSTEP = 10V，CL = 20pF(5)
V/μs
0.65
0.3
精度达0.1%，VS = 40V，VSTEP = 10V，G = +1，CL = 20pF
精度达0.1%，VS = 40V，VSTEP = 2V，G = +1，CL = 20pF
tS
μs
趋稳时间
精度达0.01%，VS = 40V，VSTEP = 10V，G = +1，CL
20pF
=
0.86
0.44
64
精度达0.01%，VS = 40V，VSTEP = 2V，G = +1，CL = 20pF
G = +1，RL = 10kΩ，CL = 20pF
°
相位裕度
170
ns
VIN × 增益> VS
过载恢复时间
0.00005%
126
VS = 40V，VO = 3VRMS，G = 1，f = 1kHz，RL = 10kΩ
VS = 10V，VO = 3VRMS，G = 1，f = 1kHz，RL = 128Ω
VS = 10V，VO = 0.4VRMS，G = 1，f = 1kHz，RL = 32Ω
dB
dB
dB
0.0032%
90
THD+N
总谐波失真+ 噪声
0.00032%
110
输出
7
48
VS = 40V，RL = 空载
VS = 40V，RL = 10kΩ
60
220
0.5
300
VS = 40V，RL = 2kΩ
相对于电源轨的电压输出
摆幅
正负
电源轨余量
mV
VS = 2.7V，RL = 空载
5
20
50
VS = 2.7V，RL = 10kΩ
VS = 2.7V，RL = 2kΩ
20
ISC
±65(3)
mA
pF
Ω
短路电流
CLOAD
ZO
容性负载驱动
开环输出阻抗
请参阅相位裕度与容性负载间的关系
请参阅开环输出阻抗与频率间的关系
IO = 0A
电源
2.4
2.8
OPA2992，OPA4992，IO
=
0A
2.84
2.92
2.98
TA = –40°C 至125°C
TA = –40°C 至125°C
IQ
mA
每个放大器的静态电流
2.48
OPA992，IO = 0A
关断
IQSD
40
45
µA
VS = 2.7V 至40V，所有放大器都被禁用，SHDN = V–+ 2V
VS = 2.7V 至40V，放大器被禁用
每个放大器的静态电流
关断时的输出阻抗
ZSHDN
VIH
10 || 2
GΩ|| pF
逻辑高电平阈值电压（放
大器被禁用）
对于有效输入高电平，SHDN 引脚电压应大于最大阈值，但小
于或等于V+ 或(V–) + 20V，以较小者为准
(V–) + 1.1
V
V
V
逻辑低电平阈值电压（放
大器被启用）
对于有效输入低电平，SHDN 引脚电压应该小于最小阈值，但
大于或等于V–
(V–) + 0.2
VIL
V
放大器启用时间（从关断
开始）(2)
放大器禁用时间(2)
tON
5
µs
µs
VS = ±20V，G = +1，VCM = VS/2，RL = 10kΩ 连接至V–
tOFF
3
500
400
VS = ±20V，G = +1，VCM = VS/2，RL = 10kΩ 连接至V–
VS = 2.7V 至40V，(V–) + 20V (4) ≥SHDN ≥(V–) + 0.9V
VS = 2.7V 至40V，(V–) ≤SHDN ≤(V–) + 0.7V
SHDN 引脚输入偏置电流
（每个引脚）
nA
(1) 仅由特征确定。
(2) 禁用时间(tOFF) 和启用时间(tON) 是指施加给SHDN 引脚的信号为50% 时和输出电压达到其最终值的10%（禁用）或90%（启用）时
之间的时间间隔。
(3) 在高电源电压下，将OPAx992 突然短接至中位电压或接地会导致快速热关断。如果根据输出电压摆幅与输出电流间的关系避免了快速
热关断，则可实现大于ISC 的输出电流。
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(4) SHDN 引脚不应超过V+ 或(V-) + 20V，以较小者为准。
(5) 有关更多信息，请参阅压摆率与输入阶跃电压间的关系。
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6.8 典型特性
在TA = 25°C 时，VS = ±20V，VCM = VS/2，RLOAD = 10kΩ（除非另有说明）
45
40
35
30
25
20
15
10
5
30
25
20
15
10
5
0
-675 -525 -375 -225 -75
0
75
Offset Voltage (µV)
225 375 525 675
0.1
0.2
0.3
0.4
0.5
0.6
Offset Voltage Drift (µV/°C)
0.7
0.8
0.9
D001
D002
TA = 25°C 时74 个放大器的分配
图6-1. 失调电压生产分配
74 个放大器的分配
图6-2. 失调电压漂移分配
500
400
300
200
100
0
2000
1600
1200
800
400
0
-400
-800
-1200
-1600
-2000
-100
-200
-300
-400
-500
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D014
D013
VCM = V+
VCM = V-
来自74 个放大器的数据
图6-4. 失调电压与温度间的关系
来自74 个放大器的数据
图6-3. 失调电压与温度间的关系
2000
1600
1200
800
2000
1600
1200
800
400
400
0
0
-400
-800
-1200
-1600
-2000
-400
-800
-1200
-1600
-2000
-20 -16 -12
-8
-4
Common-Mode Voltage (V)
0
4
8
12
16
20
16
16.5
17
17.5
Common-Mode Voltage (V)
18
18.5
19
19.5
20
D015
D060
TA = 25°C
TA = 25°C
来自74 个放大器的数据
来自74 个放大器的数据
图6-6. 失调电压与共模电压间的关系（切换区域）
图6-5. 失调电压与共模电压间的关系
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6.8 典型特性(continued)
在TA = 25°C 时，VS = ±20V，VCM = VS/2，RLOAD = 10kΩ（除非另有说明）
2000
1600
1200
800
2000
1600
1200
800
400
400
0
0
-400
-800
-1200
-1600
-2000
-400
-800
-1200
-1600
-2000
-20 -16 -12
-8
-4
0
4
8
Common-Mode Voltage (V)
12
16
20
16
16.5
17
17.5
18
18.5
Common-Mode Voltage (V)
19
19.5
20
D016
D061
TA = 125°C
TA = 125°C
来自74 个放大器的数据
来自74 个放大器的数据
图6-8. 失调电压与共模电压间的关系（切换区域）
图6-7. 失调电压与共模电压间的关系
2000
1600
1200
800
2000
1600
1200
800
400
400
0
0
-400
-800
-1200
-1600
-2000
-400
-800
-1200
-1600
-2000
-20 -16 -12
-8
-4
Common-Mode Voltage (V)
0
4
8
12
16
20
16
16.5
17
17.5
Common-Mode Voltage (V)
18
18.5
19
19.5
20
D017
D062
TA = -40°C
TA = -40°C
来自74 个放大器的数据
来自74 个放大器的数据
图6-10. 失调电压与共模电压间的关系（切换区域）
图6-9. 失调电压与共模电压间的关系
500
400
300
200
100
0
75
G=-1
G=1
G=11
G=101
G=1001
60
45
30
15
0
-100
-200
-300
-400
-500
-15
-30
-45
0
4
8
12
16
20
24
Supply Voltage (V)
28
32
36
40
100
1k
10k 100k
Frequency (Hz)
1M
10M
D018
D005
VCM = V–
图6-12. 闭环增益与频率间的关系
来自74 个放大器的数据
图6-11. 失调电压与电源间的关系
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6.8 典型特性(continued)
在TA = 25°C 时，VS = ±20V，VCM = VS/2，RLOAD = 10kΩ（除非另有说明）
50
45
40
35
30
25
20
15
10
5
2000
1800
1600
1400
1200
1000
800
IB-
IB+
IOS
IB-
IB+
IOS
600
400
0
-5
200
-10
-15
-20
0
-200
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
-20 -16 -12
-8
-4
0
4
8
Common-Mode Voltage (V)
12
16
20
D020
D019
图6-14. 输入偏置电流、失调电流与温度间的关系
图6-13. 输入偏置电流和失调电流与共模电压间的关系
50
V+
SR+
SR-
V+ - 1V
45
40
35
30
25
20
15
10
5
V+ - 2V
V+ - 3V
V+ - 4V
V+ - 5V
V+ - 6V
V+ - 7V
V+ - 8V
V+ - 9V
V+ - 10V
-40°C
25°C
125°C
0
10
20
30
40
50
60
Output Current (mA)
70
80
90 100
0
0
0.5
1
1.5
2
2.5
3
Input Step (V)
3.5
4
4.5
5
D021
D035
VS = 40V
图6-15. 压摆率与输入阶跃电压间的关系
图6-16. 输出电压摆幅与输出电流（拉电流）间的关系
V- + 10V
V- + 9V
V- + 8V
V- + 7V
V- + 6V
V- + 5V
V- + 4V
V- + 3V
V- + 2V
V- + 1V
V-
V+
-40°C
25°C
125°C
V+ - 1V
V+ - 2V
V+ - 3V
V+ - 4V
-40°C
25°C
125°C
V+ - 5V
0
10
20
30
40
Output Current (mA)
50
60
70
80
90 100
0
10
20
30
40
Output Current (mA)
50
60
70
80
90 100
D022
D049
VS = 40V
VS = 5V
图6-17. 输出电压摆幅与输出电流（灌电流）间的关系
图6-18. 输出电压摆幅与输出电流（拉电流）间的关系
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6.8 典型特性(continued)
在TA = 25°C 时，VS = ±20V，VCM = VS/2，RLOAD = 10kΩ（除非另有说明）
V- + 5V
V- + 4V
V- + 3V
V- + 2V
V- + 1V
V-
120
105
90
75
60
45
30
15
0
-40°C
25°C
125°C
CMRR
PSRR+
PSRR-
0
10
20
30
40
50
60
Output Current (mA)
70
80
90 100
1k
10k
100k
Frequency (Hz)
1M
10M
D050
D006
VS = 5V
图6-20. CMRR 和PSRR 与频率间的关系
图6-19. 输出电压摆幅与输出电流（灌电流）间的关系
1000
60
1000
100
10
60
100
10
1
80
80
100
120
140
100
120
140
1
0.1
0.1
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D023
D051
VS = 40V
VS = 5V
图6-21. CMRR 与温度间的关系
图6-22. CMRR 与温度间的关系
1000
100
10
60
100
10
80
100
120
140
160
80
1
100
120
140
0.1
1
0.01
0.1
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D024
D052
图6-24. PSRR 与温度间的关系
VS = 2.7V
图6-23. CMRR 与温度间的关系
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6.8 典型特性(continued)
在TA = 25°C 时，VS = ±20V，VCM = VS/2，RLOAD = 10kΩ（除非另有说明）
2
1.5
1
100
10
1
0.5
0
-0.5
-1
-1.5
-2
Time (1s/div)
10
100
1k
Frequency (Hz)
10k
D025
D007
图6-25. 0.1Hz 至10Hz 噪声
图6-26. 输入电压噪声频谱密度与频率间的关系
2.8
2.4
2
2.6
2.55
2.5
2.45
2.4
2.35
2.3
1.6
1.2
0.8
0.4
0
2.25
2.2
2.15
2.1
2.05
2
1.95
1.9
Vs=2.7V
Vs=5V
Vs=40V
1.85
1.8
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
0
4
8
12
16
20
24
Supply Voltage (V)
28
32
36
40
D24_
D026
VCM = V–
VCM = V–
图6-28. 静态电流与温度间的关系
图6-27. 静态电流与电源电压间的关系
145
140
135
130
125
120
115
110
105
100
1000
100
10
VS = 2.7V
VS = 5V
VS = 40V
1
0.1
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
100
1k
10k 100k
Frequency (Hz)
1M
10M
D028
D099
图6-29. 开环电压增益与温度间的关系(dB)
图6-30. 开环输出阻抗与频率间的关系
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6.8 典型特性(continued)
在TA = 25°C 时，VS = ±20V，VCM = VS/2，RLOAD = 10kΩ（除非另有说明）
70
60
50
40
30
20
10
0
70
60
50
40
30
20
10
0
RISO = 0W, Overshoot (+)
RISO = 0W, Overshoot (-)
RISO = 50W, Overshoot (+)
RISO = 50W, Overshoot (-)
RISO = 0W, Overshoot (+)
RISO = 0W, Overshoot (-)
RISO = 50W, Overshoot (+)
RISO = 50W, Overshoot (-)
0
80
160
240 320
Capacitive Load (pF)
400
480
560
0
80
160
240 320
Capacitive Load (pF)
400
480
560
D029
D030
20mVpp 输出阶跃，G = -1
图6-31. 小信号过冲与容性负载间的关系
20mVpp 输出阶跃，G = +1
图6-32. 小信号过冲与容性负载间的关系
70
65
60
55
50
45
40
35
30
25
20
Input
Output
Time (25µs/div)
0
20 40 60 80 100 120 140 160 180 200 220
Capacitive Load (pF)
D031
D004
VIN = ±10Vpp；VS = VOUT = ±9.55V
图6-34. 无相位反转
G = +1
图6-33. 相位裕度与容性负载间的关系
Input
Output
Input
Output
Time (100ns/div)
Time (100ns/div)
D032
D053
G = -10
G = -10
图6-35. 正过载恢复
图6-36. 负过载恢复
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6.8 典型特性(continued)
在TA = 25°C 时，VS = ±20V，VCM = VS/2，RLOAD = 10kΩ（除非另有说明）
20
10
0
20
10
0
Input
Output
Input
Output
-10
-20
-10
-20
Time (2 µs/div)
Time (2 µs/div)
D033
D054
CL = 20pF，G = 1，20mVpp 阶跃响应
图6-37. 小信号阶跃响应
CL = 20pF，G = -1，20mVpp 阶跃响应
图6-38. 小信号阶跃响应
4
3
4
3
Input
Output
Input
Output
2
2
1
1
0
0
-1
-2
-3
-4
-1
-2
-3
-4
Time (2 µs/div)
Time (2 µs/div)
D034
D055
CL = 20pF，G = 1，5Vpp 阶跃响应
图6-39. 大信号阶跃响应
CL = 20pF，G = -1，5Vpp 阶跃响应
图6-40. 大信号阶跃响应
45
40
35
30
25
20
15
10
5
-60
Vs=40V
Vs=16V
Vs=2.7V
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
0
100
100
1k
10k 100k
Frequency (Hz)
1M
10M
1k
10k
100k
Frequency (Hz)
1M
10M
100M
D011
D009
图6-42. 通道隔离与频率间的关系
图6-41. 最大输出电压与频率间的关系
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6.8 典型特性(continued)
在TA = 25°C 时，VS = ±20V，VCM = VS/2，RLOAD = 10kΩ（除非另有说明）
120
110
100
90
80
70
60
50
40
30
20
10M
100M
Frequency (Hz)
1G
D012
图6-43. EMIRR（电磁干扰抑制比）与频率间的关系
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7 详细说明
7.1 概述
OPAx992 系列（OPA992、OPA2992 和OPA4992）是高电压(40V) 通用运算放大器系列。
这些器件具有出色的直流精度和交流性能，包括轨至轨输入/输出、低失调电压（典型值为 ±210µV）和低温漂
（典型值为±0.25µV/°C）。
OPAx992 具有诸如电源轨的差分和共模输入电压范围、高短路电流 (±65mA)、高压摆率 (32V/µs) 和关断等特殊
功能，是一款极其灵活、稳定且高性能的运算放大器，适用于各种高电压工业应用。
7.2 功能方框图
+
NCH Input
Stage
–
IN+
IN-
+
–
40-V
OUT
Gain
Stage
Output
Stage
Differential
MUX-Friendly
Front End
Slew
Boost
Shutdown
Circuitry
+
PCH Input
Stage
–
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7.3 特性说明
7.3.1 输入保护电路
OPAx992 使用特殊的输入架构来消除对输入保护二极管的需求，但在瞬态情形下仍能提供可靠的输入保护。可以
通过快速瞬态阶跃响应来激活图 7-1 中所示的常规输入二极管保护方案，但由于存在交流电路径，这将引入信号
失真和稳定延时时间，如图 7-2 所示。 对于低增益电路，这些快速斜向输入信号前向偏置背对背二极管，这会导
致输入电流增加，进而使稳定时间延长。
V+
V+
VIN+
VIN+
VOUT
VOUT
OPAx992
~0.7 V
40 V
VINꢀ
VINꢀ
Vꢀ
Vꢀ
OPAx992 Provides Full 40-V
Differential Input Range
Conventional Input Protection
Limits Differential Input Range
图7-1. OPAx992 输入保护不限制差分输入能力
1
Ron_mux
Vn = 10 V
RFILT
10 V
Sn
D
1
2
~œ9.3 V
10 V
CFILT
CS
CD
VINœ
2
Ron_mux
Sn+1
Vn+1 = œ10 V RFILT
œ10 V
~0.7 V
VOUT
CFILT
CS
Idiode_transient
VIN+
œ10 V
Input Low-Pass Filter
Simplified Mux Model
Buffer Amplifier
图7-2. 背对背二极管造成稳定问题
OPAx992 系列运算放大器采用专利输入保护架构，为高压应用提供了真正的高阻抗差分输入能力，不会引入额外
的信号失真或延迟的稳定时间，因此该器件非常适合用于多通道、高开关输入应用。OPAx992 允许最大差分摆幅
（运算放大器的反相和非反相引脚之间的电压）高达 40V，使得该器件适合用作比较器或用于具有快速斜向输入
信号的应用中，例如数据采集系统；有关更多信息，请参阅TI 技术手册支持多路复用器的精密运算放大器。
7.3.2 EMI 抑制
OPAx992 通过集成电磁干扰 (EMI) 滤波降低无线通信设备、混合使用模拟信号链和数字元件的高密度电路板等干
扰源产生的 EMI 效应。利用电路设计技术可以提高 EMI 抗扰度；OPAx992 从这些设计改进中受益。德州仪器
(TI) 已经开发出在 10MHz 至6GHz 扩展宽频谱范围内准确测量和量化运算放大器抗扰度的功能。图7-3 展示了对
OPAx992 执行此测试的结果。表 7-1 展示了 OPAx992 在实际应用中常见特定频率下的 EMIRR IN+ 值。运算放
大器的EMI 抑制比应用报告包含了与运算放大器相关的EMIRR 性能主题，该报告可在www.ti.com 上下载。
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120
110
100
90
80
70
60
50
40
30
20
10M
100M
Frequency (Hz)
1G
D012
图7-3. EMIRR 测试
表7-1. OPAx992 在目标频率下的EMIRR IN+
应用或分配
EMIRR IN+
频率
400MHz
50.0dB
移动无线广播、移动卫星、太空操作、气象、雷达、超高频(UHF) 应用
全球移动通信系统(GSM) 应用、无线电通信、导航、GPS（最高可达1.6GHz）、GSM、航空移动
通信及UHF 应用
900MHz
1.8GHz
2.4GHz
56.3dB
65.6dB
70.0dB
GSM 应用、个人移动通信、宽带、卫星和L 波段（1GHz 至2GHz）
802.11b、802.11g、802.11n、蓝牙®、个人移动通信、工业、科学和医疗(ISM) 无线频段、业余无
线电通信和卫星、S 波段（2GHz 至4GHz）
3.6GHz
5GHz
78.9dB
91.0dB
无线电定位、航空通信和导航、卫星、移动通信、S 波段
802.11a、802.11n、航空通信和导航、移动通信、太空和卫星操作、C 波段（4GHz 至8GHz）
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7.3.3 过热保护
任何放大器的内部功耗都会导致内部温度（结温）升高。这一现象称为 自热。OPAx992 的绝对最大结温为
150°C。超过此温度会损坏器件。OPAx992 具有过热保护功能，可减少自热造成的损坏。该保护功能的工作原理
是监视器件的温度，并在温度超过 170°C 时关闭运算放大器输出驱动。图 7-4 展示了 OPA2992 的应用示例，该
器件因为其功耗 (0.954W) 而会产生显著的自热。在此示例中，两个通道都具有静态功耗，而其中一个通道具有很
大的负载。热能计算表明，当环境温度为55°C 时，器件结温达到180°C。不过，实际器件会关闭输出驱动来恢复
到安全的结温。图 7-4 显示了电路在过热保护期间的行为。在正常工作期间，器件充当缓冲器，因此输出为 3V。
当自热导致器件结温升高超过内部限制时，过热保护强制输出进入高阻抗状态，并通过电阻 RL 将输出拉至接地。
如果依旧存在导致过大功耗的状况，放大器将在关断和启用状态之间振荡，直到输出故障得到纠正。请注意，热
性能可能会因所选封装和PCB 布局设计而有很大差异。此示例使用SOIC (8) 封装的热性能。
One channel has load
Consider IQ of two channels
TA = 55°C
3 V
30 V
PD = 0.954W
JA = 131°C/W
0 V
TJ = 131°C/W × 0.954W + 55°C
TJ = 180°C (expected)
ꢀ
OPA2992
170ºC
ꢁ
IOUT = 30 mA
+
3 V
–
RL
100
+
–
VIN
3 V
图7-4. 过热保护
7.3.4 容性负载和稳定性
OPAx992 具有输出级，能够驱动中等容性负载，并且通过采用隔离电阻器，该器件可以轻松配置为用于驱动更大
的容性负载。增加增益可增强放大器驱动更大容性负载的能力；请参阅图7-5 和图7-6。在确定放大器是否将稳定
运行时，需要考虑一些因素，如特定的运算放大器电路配置、布局、增益和输出负载等。
70
60
50
40
30
20
10
0
70
60
50
40
30
20
10
0
RISO = 0W, Overshoot (+)
RISO = 0W, Overshoot (-)
RISO = 50W, Overshoot (+)
RISO = 50W, Overshoot (-)
RISO = 0W, Overshoot (+)
RISO = 0W, Overshoot (-)
RISO = 50W, Overshoot (+)
RISO = 50W, Overshoot (-)
0
80
160
240 320
Capacitive Load (pF)
400
480
560
0
80
160
240 320
Capacitive Load (pF)
400
480
560
D030
D029
图7-5. 小信号过冲与容性负载之间的关系（20mVpp 输 图7-6. 小信号过冲与容性负载之间的关系（20mVpp 输
出阶跃，G = +1） 出阶跃，G = -1）
为了在单位增益配置中获得额外的驱动能力，通过在输出中串联一个小电阻器RISO 来提高容性负载驱动能力，如
图 7-7 中所示。此电阻器可显著减少振铃，并保持纯容性负载的直流性能。但是，如果电阻负载与容性负载并
联，则会产生一个电压分压器，从而在输出端引入增益误差并略微减小输出摆幅。引入的误差与 RISO / RL 的比率
成正比，在低输出电平下通常可忽略不计。高容性负载驱动使 OPAx992 非常适合于基准缓冲器、MOSFET 栅极
驱动和电缆屏蔽驱动等应用。图 7-7 中所示的电路采用隔离电阻器 RISO 来稳定运算放大器的输出。RISO 会修改
系统的开环增益，从而增加相位裕度。
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+Vs
+
Vout
Riso
Cload
+
Vin
-Vs
œ
图7-7. 使用OPA992 扩展容性负载驱动
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7.3.5 共模电压范围
OPAx992 是一款40V 的真正轨到轨输入运算放大器，其输入共模范围扩展到两个电源轨。此宽范围通过并联互补
的N 通道和 P 通道差分输入对实现的，如图7-8 所示。当输入电压靠近正轨，通常从 (V+) –1V 到正电源时，N
沟道对有效。当输入电压为从负电源到大约 (V+) – 2V 时，P 沟道对有效。其转换区域较小，通常为 (V+) – 2V
至 (V+) – 1V，这时两个输入对都处于开启状态。此转换区域会随工艺不同而略有波动。在此区域内，与在该区
域外运行相比，PSRR、CMRR、失调电压、温漂、噪声和THD 性能可能会下降。
图6-5 更详细地显示了典型器件在输入电压失调方面的转换区域。
有关共模电压范围和PMOS/NMOS 对相互作用的更多信息，请参阅具有互补对输入级的运算放大器应用手册。
V+
IN-
PMOS
PMOS
NMOS
IN+
NMOS
V-
图7-8. 轨到轨输入级
7.3.6 反相保护
OPAx992 系列具有内部相位反转保护功能。当输入被驱动至超过其线性共模范围时，很多运算放大器都会出现相
位反转。这种情况在同相电路中最常见，当输入被驱动至超过指定的共模电压范围时，导致输出反向到相对的电
源轨上。OPAx992 是一款轨到轨输入运算放大器；因此，共模范围可扩展至电源轨。电源轨之外的输入信号不会
导致相位反转；相反，输出限制在适当的电源轨中。图 7-9 中展示了这个特性。有关相位反转的更多信息，请参
阅具有互补对输入级的运算放大器应用手册。
Input
Output
Time (25µs/div)
D031
图7-9. 无相位反转
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7.3.7 电气过载
设计人员常常会问到有关运算放大器承受电气过应力 (EOS) 的能力的问题。这些问题的重点在于器件输入，但同
时也会涉及电源引脚甚至是输出引脚。这些不同引脚功能的每一个功能具有由独特的半导体制造工艺和连接到引
脚的特定电路确定的电气过载限值。此外，这些电路均内置内部静电放电 (ESD) 保护功能，可在产品组装之前和
组装过程中保护电路不受意外ESD 事件的影响。
能够充分了解该基本 ESD 电路及其与电气过应力事件的关联性会有所帮助。图 7-10 展示了 OPAx992 中包含的
ESD 电路（用虚线区域指示）。ESD 保护电路涉及从输入和输出引脚连接并路由回内部供电线路的数个导流二极
管，其中二极管在吸收器件或电源ESD 单元（运算放大器的内在部分）处相接。该保护电路在电路正常工作时处
于未激活状态。
TVS
RF
+VS
VDD
50
50
R1
RS
IN–
IN+
–
+
Power-Supply
ESD Cell
RL
ID
+
–
VIN
VSS
–VS
TVS
图7-10. 与典型电路应用相关的等效内部ESD 电路
ESD 事件持续时间非常短，电压非常高（例如，1kV，100ns），而 EOS 事件持续时间长，电压较低（例如，
50V，100ms）。ESD 二极管设计用于电路外 ESD 保护（即在器件被焊接到 PCB 上之前的组装、测试和贮存阶
段）。在ESD 事件中，ESD 信号通过 ESD 导流二极管传递给吸收电路（列为 ESD 电源电路）。ESD 吸收电路
将电源钳制在一个安全的水平。
尽管这种行为对于电路外保护来说是必要的，但如果在电路内激活，则会导致过流和损坏。瞬态电压抑制器
(TVS) 可用于防止电路内 ESD 事件中因打开 ESD 吸收电路而导致的损坏。使用适当的限流电阻和TVS 二极管则
允许使用器件ESD 二极管来防止EOS 事件。
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7.3.8 过载恢复
过载恢复的定义是运算放大器输出从饱和状态恢复到线性状态所需的时间。当输出电压由于高输入电压或高增益
而超过额定工作电压时，运算放大器的输出器件进入饱和区。器件进入饱和区后，输出器件中的电荷载体需要时
间返回到线性状态。当电荷载体返回到线性状态时，器件开始以指定的压摆率进行转换。因此，过载时的传播延
迟等于过载恢复时间与转换时间的总和。OPAx992 的过载恢复时间约为170ns。
7.3.9 典型规格与分布
设计人员经常会对放大器的典型规格提出质疑，以便设计出更稳健的电路。由于工艺技术和制造过程上存在自然
差异，因此放大器的每种规格都与理想值存在一定的偏差，例如放大器的输入失调电压。这些偏差通常遵循“高
斯”（“钟形曲线”）或“正态”分布，即使电气特性 表格中没有最小值或最大值规格，电路设计人员也可以利
用此信息来确定其系统的限值空间。
0.00312% 0.13185%
0.13185% 0.00312%
0.00002%
0.00002%
2.145% 13.59% 34.13% 34.13% 13.59% 2.145%
1
1 1 1 1 1 1 1 1
1
1
1
ꢀ-61 ꢀ-51 ꢀ-41 ꢀ-31 ꢀ-21 ꢀ-1
ꢀ+1 ꢀ+21 ꢀ+31 ꢀ+41 ꢀ+51 ꢀ+61
ꢀ
图7-11. 理想的高斯分布
图 7-11 展示了一个分布示例，其中 µ 或 mu 是分布的平均值，而 σ 或 sigma 是系统的标准偏差。对于表现出这
种分布的规格，可以预期所有器件中大约三分之二 (68.26%) 器件的值落在平均值的标准偏差或一 σ 内（从 µ–
σ到µ+σ）。
根据具体规格，电气特性 表中“典型值”一列中列出的值会以多种不同的方式表示。根据一般的经验法则，如果
规格本身具有非零平均值（例如增益带宽），那么典型值等于平均值 (µ)。然而，如果规格的平均值本身接近于零
（例如输入失调电压），那么典型值等于均值加上一个标准偏差(µ + σ)，这样才能最为准确地表示典型值。
您可以使用此图表来计算器件中某个规格的近似概率；例如，对于OPAx992，典型的输入电压失调值为210µV。
因此，预计所有 OPAx992 器件中有 68.2% 的器件具有 –210µV 至+210µV 的失调电压。在 4 σ(±840µV) 条件
下，分布的 99.9937% 都具有小于 ±840µV 的失调电压，这意味着总体的 0.0063% 位于这些限值之外，相当于
15,873 个器件有1 个器件超出该限值。
在最小值或最大值列中具有值的规格由 TI 确保，超过这些限值的器件会被从生产材料中剔除。例如，OPAx992
系列在 25°C 条件下的最大失调电压为 1mV，尽管这相当于略小于 5σ（约为 170 万个器件中有 1 个器件），但
TI 确保会从生产材料中剔除任何失调电压大于1mV 的器件。
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对于最小值或最大值列中没有值的规格，可考虑为应用选择 1 σ 值的足够限值空间，并使用该值来设计最差情况
下的电路。例如，6 σ 值相当于大约5 亿分之1 的单位，这种情况极不可能，并可以作为一个宽保护空间选项来
设计系统。在这种情况下，OPAx992 产品系列在失调电压漂移上没有最大值和最小值。但根据电气特性 表格中
0.25µV/°C 的典型值，可以计算出失调电压漂移的 6σ 值约为 1.5µV/°C。在为最坏情况的系统条件进行设计时，
可以使用该值来估计整个温度范围内的最坏失调电压，而不用知道实际的最小值或最大值。
请注意，随着时间的推移，工艺差异和调整会改变典型的平均值和标准偏差，除非最小值或最大值规格列中给出
了值，否则TI 无法保证器件的性能。此信息应该只能用于估算器件的性能。
7.3.10 带外露散热焊盘的封装
OPAx992 系列采用具有外露散热焊盘的 WSON-8 (DSG) 封装。在封装内部，使用导电化合物将内核连接到该散
热焊盘。因此，当使用带有外露散热焊盘的封装时，散热焊盘必须连接到 V– 或保持悬空。不可将散热焊盘连接
到V–之外的电势上，否则无法保证器件的性能。
7.3.11 关断
OPAx992S 器件具有一个或多个关断引脚 (SHDN)，该引脚可禁用运算放大器，从而将其置于低功耗待机模式。
在该模式下，运算放大器的电流消耗通常约为 40µA。SHDN 引脚为高电平有效，这意味着当 SHDN 引脚的输入
为有效逻辑高电平时会启用关断模式。当SHDN 引脚的输入为有效逻辑低电平时，放大器被启用。
SHDN 引脚以运算放大器的负电源轨为基准。关断特性的阈值位于 800mV（典型值）左右，且不随电源电压的变
化而变化。开关阈值中包含了迟滞，以确保顺畅的开关特征。为了确保最佳的关断行为，应通过有效逻辑信号驱
动 SHDN 引脚。有效逻辑低电平定义为 V– 和 V– + 0.2V 之间的电压。有效逻辑高电平定义为 V– + 1.1V 和
V– + 20V 之间的电压。关断引脚电路包括下拉电阻器，如果不驱动，此电阻器会固有地将引脚电压拉至负电源
轨。因此，要启用放大器，SHDN 引脚应该保持悬空或被驱动至有效逻辑低电平。要禁用放大器，SHDN 引脚必
须被驱动至有效逻辑高电平。SHDN 引脚允许的最大电压为 V– + 20V 或 V+，以较低者为准。超过 V– + 20V
或V+（以较低者为准）时，器件将损坏。
SHDN 引脚为高阻抗 CMOS 输入。单通道运算放大器和双通道运算放大器封装的各个通道均是单独控制的，而四
通道运算放大器封装的通道是成对控制的。对于电池供电的应用，这种特性可用于大幅降低平均电流并延长电池
使用寿命。关断的典型启用时间为 15μs；禁用时间为 3μs。禁用时，输出呈现高阻抗状态。借助该架构，
OPAx992S 产品系列可用作选通放大器、多路复用器或可编程增益放大器。关断时间 (tOFF) 取决于负载条件，并
随负载电阻的增加而增加。为了确保在特定的关断时间内关断（禁用），需要将指定的 10kΩ 负载加载到 V-。如
果在没有负载的情况下使用OPAx992S，则产生的关断时间会显著增加。
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7.4 器件功能模式
OPAx992 具有单一功能模式，可在电源电压大于或等于 2.7V (±1.35V) 时工作。OPAx992 的最大电源电压为 40V
(±20V)。
OPAx992S 器件具有关断引脚，可用于将运算放大器置于低功耗模式。
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8 应用和实现
备注
以下应用部分中的信息不属于 TI 元件规格，TI 不担保其准确性和完整性。TI 的客户负责确定元件是否
适合其用途，以及验证和测试其设计实现以确认系统功能。
8.1 应用信息
OPAx992 系列提供出色的直流精度和交流性能。这些器件的工作电压高达40V，并提供真正的轨到轨输入/输出、
较低的失调电压和失调电压漂移，以及 10.6MHz 带宽和高输出驱动。这些特性使 OPAx992 成为一款适用于高电
压工业应用且稳定可靠的高性能运算放大器。
8.2 典型应用
8.2.1 低侧电流测量
图 8-1 展示了低侧电流检测应用中配置的 OPA992。有关图 8-1 中所示电路的全面分析，包括理论、计算、模拟
和测量数据，请参阅TI 精密设计TIPD129 0A 至1A 单电源低侧电流检测解决方案。
VCC
5 V
LOAD
OPA992
+
VOUT
–
RSHUNT
ILOAD
100 m
LM7705
RF
5.76 k
RG
120
图8-1. 低侧电流检测应用中的OPAx992
8.2.1.1 设计要求
此设计的设计要求如下：
• 负载电流：0A 至1A
• 最大输出电压：4.9V
• 最大分流电压：100mV
8.2.1.2 详细设计过程
方程式1 提供了图8-1 中的电路传递函数：
VOUT = ILOAD ìRSHUNT ìGain
(1)
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负载电流 (ILOAD) 在分流电阻器 (RSHUNT) 上产生压降。负载电流设置为 0A 至 1A。为了在最大负载电流下保持分
流电压低于100mV，方程式2 中定义了最大分流电阻。
VSHUNT _MAX
100mV
1A
RSHUNT
=
=
=100mW
ILOAD_MAX
(2)
使用方程式 2 计算出的 RSHUNT 为 100mΩ。ILOAD 和 RSHUNT 产生的压降由 OPA992 放大，从而产生大约 0V 至
4.9V 的输出电压。OPA992 产生必要输出电压时所需的增益根据方程式3 算出：
V
OUT _MAX - VOUT _MIN
(
)
Gain =
VIN_MAX - V
IN_MIN
(3)
使用方程式 3 计算出的所需增益为49V/V，该值由电阻器 RF 和RG 设置。方程式 4 用于调整电阻器RF 和RG 的
大小，从而将OPA992 的增益设置为49V/V。
R
(
)
F
Gain = 1+
R
G
(4)
将 RF 选为 5.76kΩ 时，RG 计算得出为 120Ω。RF 和 RG 被选定为 5.76kΩ 和 120Ω，因为这两个是标准值电阻
器，可产生 49:1 的比率。也可以使用可产生 49:1 的比率的其他电阻器。但是，电阻器过大会产生超过运算放大
器固有噪声的热噪声。图8-2 展示了图8-1 所示电路测得的传递函数。
8.2.1.3 应用曲线
5
4
3
2
1
0
0
0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9
ILOAD (A)
1
图8-2. 低侧电流检测传递函数
8.2.2 高电压缓冲多路复用器
OPAx992S 关断器件可配置为创建高压缓冲多路复用器。可在公共总线上将输出连接在一起，而关断引脚可用于
选择所需通道。放大器电路的设计使得禁用转换比启用转换发生得快得多，因此放大器自然呈现出“先断后合”
的开关拓扑。当处于关断状态时，放大器输出进入高阻抗状态，因此将多个通道输出连接在一起时，没有总线争
用的风险。此外，输出与输入是隔开的，因此无须担心每个通道输入处的阻抗与输出处的阻抗（例如放大器增益
级或 ADC 驱动器电路）发生不必要的相互作用。此外，这种拓扑结构使用放大器而不是 MOSFET 开关，因此消
除了多路复用器的其他常见问题，例如电荷注入或RON 效应引起的信号误差。
图 8-3 展示了基本 2:1 多路复用器的拓扑示例。当 SEL 较低时，通道 1 被选中并激活；当 SEL 较高时，通道 2
被选中并激活。更多有关如何使用OPAx992S 关断功能的信息，请参阅节6.7 中的关断部分。
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–
Channel 1
Channel 1
+
Input
SEL
Output
Channel 2
Input
+
Channel 2
–
图8-3. 高电压缓冲多路复用器
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9 电源相关建议
OPAx992 的额定工作电压范围是 2.7V 至 40V（±1.35V 至 ±20V）；多数规格可在 –40°C 至 125°C 的温度范围
内适用，或具有特定的电源电压和测试条件。
CAUTION
电源电压超过40V 可能会对器件造成永久损坏；请参阅节6.1。
将 0.1µF 旁路电容器置于电源引脚附近，以减少从高噪声电源或高阻抗电源中耦合进来的误差。更多有关旁路电
容器放置的详细信息，请参阅节10。
10 布局
10.1 布局指南
为了实现器件的最佳工作性能，应使用良好的PCB 布局实践，包括：
• 噪声可以通过整个电路的电源引脚和运算放大器本身传入模拟电路中。旁路电容用于通过为局部模拟电路提供
低阻抗电源，以降低耦合噪声。
– 在每个电源引脚和接地端之间接入低等效串联电阻(ESR) 0.1µF 陶瓷旁路电容，并尽量靠近器件放置。从
V+ 到接地端之间的单个旁路电容适用于单电源应用。
• 将电路中的模拟部分和数字部分单独接地是最简单最有效的噪声抑制方法之一。通常将多层PCB 中的一层或
多层专门作为接地层。接地层有助于散热和减少电磁干扰(EMI) 噪声拾取。确保对数字接地和模拟接地进行物
理隔离，同时应注意接地电流的流动。
• 为了减少寄生耦合，输入走线运行时应尽量远离电源或输出走线。如果这些走线不能保持分开，则敏感走线与
有噪声走线垂直相交比平行更好。
• 外部元件应尽量靠近器件放置。如图10-2 所示，保持RF 和RG 接近反相输入可以最大限度地减少寄生电
容。
• 尽可能缩短输入走线的长度。切记：输入走线是电路中最敏感的部分。
• 考虑在关键走线周围设定驱动型低阻抗保护环。保护环可以显著减少附近走线在不同电势下产生的泄漏电流。
• 为获得最佳性能，建议在组装PCB 板后进行清洗。
• 任何精密集成电路都可能因水分渗入塑料封装中而发生性能变化。在任何水必PCB 清洁过程之后，建议将
PCB 组装烘干，以去除清洗时渗入器件封装中的水分。大多数情形下，清洗后在85°C 下低温烘干30 分钟即
可。
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10.2 布局示例
V-
C3
INPUT
OUTPUT
U1
1
2
R3
+
4
3
–
C4
C2
V+
R1
C1
R2
图10-1. 同相配置布局示例的原理图
GND
GND
OUTPUT
V-
GND
图10-2. 同相配置的运算放大器电路板布局布线- SC70 (DCK) 封装
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11 器件和文档支持
11.1 器件支持
11.1.1 开发支持
11.1.1.1 TINA-TI™（免费软件下载）
TINA™ 是一款基于SPICE 引擎的简单、功能强大且易于使用的电路仿真程序。TINA-TI 是TINA 软件的一款免费
全功能版本，除了一系列无源和有源模型外，此版本软件还预先载入了一个宏模型库。TINA-TI 提供所有传统的
SPICE 直流、瞬态和频域分析，以及其他设计功能。
TINA-TI 可通过模拟电子实验室设计中心免费下载，该软件提供了丰富的后处理能力，允许用户以各种方式格式化
结果。虚拟仪器提供选择输入波形和探测电路节点、电压以及波形的能力，从而构建一个动态的快速启动工具。
备注
这些文件要求安装 TINA 软件（从 DesignSoft™）或者 TINA-TI 软件。请从 TINA-TI 文件夹中下载免费
的TINA-TI 软件。
11.2 文档支持
11.2.1 相关文档
德州仪器(TI)，支持多路复用器的精密运算放大器应用简报
德州仪器(TI)，运算放大器的EMI 抑制比应用报告
德州仪器(TI)，具有互补对输入级的运算放大器应用手册
德州仪器(TI)，0A 至1A 单电源低侧电流检测解决方案参考设计(TIPD129)
11.3 接收文档更新通知
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击订阅更新 进行注册，即可每周接收产品信息更
改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
11.4 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
11.5 商标
TINA-TI™ is a trademark of Texas Instruments, Inc and DesignSoft, Inc.
TINA™ and DesignSoft™ are trademarks of DesignSoft, Inc.
TI E2E™ is a trademark of Texas Instruments.
蓝牙® is a registered trademark of Bluetooth SIG, Inc.
所有商标均为其各自所有者的财产。
11.6 Electrostatic Discharge Caution
This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled
with appropriate precautions. Failure to observe proper handling and installation procedures can cause damage.
ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may
be more susceptible to damage because very small parametric changes could cause the device not to meet its published
specifications.
11.7 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
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12 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。
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PACKAGE OPTION ADDENDUM
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7-Jun-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
OPA2992IDDFR
OPA2992IDGKR
OPA2992IDR
ACTIVE SOT-23-THIN
DDF
DGK
D
8
8
3000 RoHS & Green
2500 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
3000 RoHS & Green
NIPDAU
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Call TI
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
O92F
2JUT
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
VSSOP
SOIC
SN
8
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
NIPDAU
SN
O2992D
O92G
OPA2992IDSGR
OPA2992IPWR
OPA4992IDR
WSON
TSSOP
SOIC
DSG
PW
D
8
8
2992PW
OPA4992D
O4992PW
O92DB
1JS
14
14
5
OPA4992IPWR
OPA992IDBVR
OPA992IDCKR
OPA992SIDBVR
POPA2992IPWR
POPA2992SIRUGR
TSSOP
SOT-23
SC70
PW
DBV
DCK
DBV
PW
RUG
5
SOT-23
TSSOP
X2QFN
6
NIPDAU
Call TI
O92SD
8
3000
3000
TBD
TBD
10
Call TI
Call TI
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
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7-Jun-2023
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
OTHER QUALIFIED VERSIONS OF OPA2992, OPA4992, OPA992 :
Automotive : OPA2992-Q1, OPA4992-Q1, OPA992-Q1
•
NOTE: Qualified Version Definitions:
Automotive - Q100 devices qualified for high-reliability automotive applications targeting zero defects
•
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
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13-Feb-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
OPA2992IDDFR
SOT-23-
THIN
DDF
8
3000
180.0
8.4
3.2
3.2
1.4
4.0
8.0
Q3
OPA2992IDGKR
OPA2992IDR
VSSOP
SOIC
DGK
D
8
8
2500
3000
3000
3000
3000
3000
3000
3000
330.0
330.0
180.0
330.0
330.0
330.0
180.0
180.0
12.4
12.4
8.4
5.3
6.4
2.3
7.0
6.5
6.9
3.2
3.2
3.4
5.2
2.3
3.6
9.0
5.6
3.2
3.2
1.4
2.1
1.15
1.6
2.1
1.6
1.4
1.4
8.0
8.0
4.0
8.0
8.0
8.0
4.0
4.0
12.0
12.0
8.0
Q1
Q1
Q2
Q1
Q1
Q1
Q3
Q3
OPA2992IDSGR
OPA2992IPWR
OPA4992IDR
WSON
TSSOP
SOIC
DSG
PW
D
8
8
12.4
16.4
12.4
8.4
12.0
16.0
12.0
8.0
14
14
5
OPA4992IPWR
OPA992IDBVR
OPA992SIDBVR
TSSOP
SOT-23
SOT-23
PW
DBV
DBV
6
8.4
8.0
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
13-Feb-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
OPA2992IDDFR
OPA2992IDGKR
OPA2992IDR
SOT-23-THIN
VSSOP
SOIC
DDF
DGK
D
8
8
3000
2500
3000
3000
3000
3000
3000
3000
3000
210.0
366.0
356.0
210.0
356.0
356.0
356.0
210.0
210.0
185.0
364.0
356.0
185.0
356.0
356.0
356.0
185.0
185.0
35.0
50.0
35.0
35.0
35.0
35.0
35.0
35.0
35.0
8
OPA2992IDSGR
OPA2992IPWR
OPA4992IDR
WSON
DSG
PW
D
8
TSSOP
SOIC
8
14
14
5
OPA4992IPWR
OPA992IDBVR
OPA992SIDBVR
TSSOP
SOT-23
SOT-23
PW
DBV
DBV
6
Pack Materials-Page 2
PACKAGE OUTLINE
DBV0005A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
1.45
0.90
B
A
PIN 1
INDEX AREA
1
2
5
(0.1)
2X 0.95
1.9
3.05
2.75
1.9
(0.15)
4
3
0.5
5X
0.3
0.15
0.00
(1.1)
TYP
0.2
C A B
NOTE 5
0.25
GAGE PLANE
0.22
0.08
TYP
8
0
TYP
0.6
0.3
TYP
SEATING PLANE
4214839/G 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-178.
4. Body dimensions do not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.25 mm per side.
5. Support pin may differ or may not be present.
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EXAMPLE BOARD LAYOUT
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214839/G 03/2023
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
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EXAMPLE STENCIL DESIGN
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214839/G 03/2023
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DBV0006A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
B
1.45 MAX
A
PIN 1
INDEX AREA
1
2
6
5
2X 0.95
1.9
3.05
2.75
4
3
0.50
6X
0.25
C A B
0.15
0.00
0.2
(1.1)
TYP
0.25
GAGE PLANE
0.22
0.08
TYP
8
TYP
0
0.6
0.3
TYP
SEATING PLANE
4214840/C 06/2021
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Body dimensions do not include mold flash or protrusion. Mold flash and protrusion shall not exceed 0.25 per side.
4. Leads 1,2,3 may be wider than leads 4,5,6 for package orientation.
5. Refernce JEDEC MO-178.
www.ti.com
EXAMPLE BOARD LAYOUT
DBV0006A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
6X (1.1)
1
6X (0.6)
6
SYMM
5
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214840/C 06/2021
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DBV0006A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
6X (1.1)
1
6X (0.6)
6
SYMM
5
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214840/C 06/2021
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
GENERIC PACKAGE VIEW
DSG 8
2 x 2, 0.5 mm pitch
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4224783/A
www.ti.com
PACKAGE OUTLINE
DSG0008A
WSON - 0.8 mm max height
SCALE 5.500
PLASTIC SMALL OUTLINE - NO LEAD
2.1
1.9
B
A
0.32
0.18
PIN 1 INDEX AREA
2.1
1.9
0.4
0.2
ALTERNATIVE TERMINAL SHAPE
TYPICAL
0.8
0.7
C
SEATING PLANE
0.05
0.00
SIDE WALL
0.08 C
METAL THICKNESS
DIM A
OPTION 1
0.1
OPTION 2
0.2
EXPOSED
THERMAL PAD
(DIM A) TYP
0.9 0.1
5
4
6X 0.5
2X
1.5
9
1.6 0.1
8
1
0.32
0.18
PIN 1 ID
(45 X 0.25)
8X
0.4
0.2
8X
0.1
C A B
C
0.05
4218900/E 08/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
www.ti.com
EXAMPLE BOARD LAYOUT
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
(0.9)
(
0.2) VIA
8X (0.5)
TYP
1
8
8X (0.25)
(0.55)
SYMM
9
(1.6)
6X (0.5)
5
4
SYMM
(1.9)
(R0.05) TYP
LAND PATTERN EXAMPLE
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4218900/E 08/2022
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
www.ti.com
EXAMPLE STENCIL DESIGN
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
8X (0.5)
METAL
8
SYMM
1
8X (0.25)
(0.45)
SYMM
9
(0.7)
6X (0.5)
5
4
(R0.05) TYP
(0.9)
(1.9)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD 9:
87% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:25X
4218900/E 08/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
www.ti.com
PACKAGE OUTLINE
PW0008A
TSSOP - 1.2 mm max height
S
C
A
L
E
2
.
8
0
0
SMALL OUTLINE PACKAGE
C
6.6
6.2
SEATING PLANE
TYP
PIN 1 ID
AREA
A
0.1 C
6X 0.65
8
5
1
3.1
2.9
NOTE 3
2X
1.95
4
0.30
0.19
8X
4.5
4.3
1.2 MAX
B
0.1
C A
B
NOTE 4
(0.15) TYP
SEE DETAIL A
0.25
GAGE PLANE
0.15
0.05
0.75
0.50
0 - 8
DETAIL A
TYPICAL
4221848/A 02/2015
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm per side.
5. Reference JEDEC registration MO-153, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
8X (0.45)
(R0.05)
1
4
TYP
8
SYMM
6X (0.65)
5
(5.8)
LAND PATTERN EXAMPLE
SCALE:10X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
NOT TO SCALE
4221848/A 02/2015
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
(R0.05) TYP
8X (0.45)
1
4
8
SYMM
6X (0.65)
5
(5.8)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:10X
4221848/A 02/2015
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DCK0005A
SOT - 1.1 max height
S
C
A
L
E
5
.
6
0
0
SMALL OUTLINE TRANSISTOR
C
2.4
1.8
0.1 C
1.4
1.1
B
1.1 MAX
A
PIN 1
INDEX AREA
1
2
5
NOTE 4
(0.15)
(0.1)
2X 0.65
1.3
2.15
1.85
1.3
4
3
0.33
5X
0.23
0.1
0.0
(0.9)
TYP
0.1
C A B
0.15
0.22
0.08
GAGE PLANE
TYP
0.46
0.26
8
0
TYP
TYP
SEATING PLANE
4214834/C 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-203.
4. Support pin may differ or may not be present.
www.ti.com
EXAMPLE BOARD LAYOUT
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X (0.65)
4
(R0.05) TYP
(2.2)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:18X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214834/C 03/2023
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X(0.65)
4
(R0.05) TYP
(2.2)
SOLDER PASTE EXAMPLE
BASED ON 0.125 THICK STENCIL
SCALE:18X
4214834/C 03/2023
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DDF0008A
SOT-23 - 1.1 mm max height
S
C
A
L
E
4
.
0
0
0
PLASTIC SMALL OUTLINE
C
2.95
2.65
SEATING PLANE
TYP
PIN 1 ID
AREA
0.1 C
A
6X 0.65
8
1
2.95
2.85
NOTE 3
2X
1.95
4
5
0.38
0.22
8X
0.1
C A B
1.65
1.55
B
1.1 MAX
0.20
0.08
TYP
SEE DETAIL A
0.25
GAGE PLANE
0.1
0.0
0 - 8
0.6
0.3
DETAIL A
TYPICAL
4222047/C 10/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
www.ti.com
EXAMPLE BOARD LAYOUT
DDF0008A
SOT-23 - 1.1 mm max height
PLASTIC SMALL OUTLINE
8X (1.05)
SYMM
1
8
8X (0.45)
SYMM
6X (0.65)
5
4
(R0.05)
TYP
(2.6)
LAND PATTERN EXAMPLE
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4222047/C 10/2022
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DDF0008A
SOT-23 - 1.1 mm max height
PLASTIC SMALL OUTLINE
8X (1.05)
SYMM
(R0.05) TYP
8
1
8X (0.45)
SYMM
6X (0.65)
5
4
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4222047/C 10/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
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