TLV6741 [TI]
单路、5.5V、10MHz、低噪声 (4.6nV/√Hz) 运算放大器;
| 型号： | TLV6741 |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 单路、5.5V、10MHz、低噪声 (4.6nV/√Hz) 运算放大器 放大器 运算放大器 |
| 文件： | 总65页 (文件大小：5113K) |
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TLV6741, TLV6742
ZHCSGV9I –JUNE 2017 –REVISED AUGUST 2021
TLV6741、TLV6742、TLV6744 10MHz 低宽带噪声RRO 运算放大器
1 特性
3 说明
• 低宽带噪声：3.5nV/√Hz
• 增益带宽：10MHz
• 低输入偏置电流：±3pA
• 低失调电压：0.15mV
• 低失调电压漂移：±0.2µV/°C
• 轨到轨输出
• 单位增益稳定
• 低IQ：
– TLV6741：890µA/通道
– TLV6742/4：990µA/通道
• 宽电源电压范围：
TLV674x 系列包括单通道 (TLV6741) 、双通道
(TLV6742) 和四通道 (TLV6744) 通用 CMOS 运算放大
器，这些运算放大器提供 3.5nV/√Hz 的低噪声系数和
10MHz 的高带宽。TLV674x 系列器件凭借低噪声和高
带宽特性，适用于要求在成本和性能之间达到良好平衡
的各种高精度应用。此外，TLV674x 系列的输入偏置
电流支持具有高源阻抗的应用。
TLV674x 系列器件采用稳健耐用的设计，方便电路设
计人员使用；这得益于该器件具有单位增益稳定性、集
成的 RFI/EMI 抑制滤波器、在过驱条件下不会出现反
相并且具有高静电放电 (ESD) 保护功能 (2kV HBM)。
另外，电阻式开环输出阻抗使其易于在超高的容性负载
下保持稳定。
– TLV6741：2.25V 至5.5V
– TLV6742/4：1.7V 至5.5V
• 强大的EMIRR 性能：2.4GHz 时为71dB
该运算放大器系列经过优化，可在低电压下运行，
TLV6741 的工作电压低至 2.25V (±1.125V)，TLV6742
和TLV6744 的工作电压可低至1.7V (±0.85V)。所有器
件的最高工作电压均为 5.5V (±2.75V)，额定温度范围
为–40°C 至125°C。
2 应用
• 固态硬盘
• 可穿戴设备（非医用）
• 专业音频放大器（机架式）
• 跨阻放大器电路
• 测试和测量
• 电机驱动器
• 压力变送器
单通道 TLV6741 采用小尺寸的 SC70-5 封装。双通道
TLV6742 可采用多种封装选项，其中包括 1.5mm ×
2.0mm X2QFN 微型封装。
• 实验室和现场仪表
• 桥式放大器电路
• 游戏应用
器件信息
器件型号(1)
TLV6741
封装尺寸（标称值）
1.25mm × 2.00mm
3.91mm × 4.90mm
3.00mm × 4.40mm
3.00mm × 3.00mm
1.60mm × 2.90mm
2.00mm × 2.00mm
1.50mm x 2.00mm
封装
SC70 (5)
100
70
SOIC (8)
TSSOP (8)
VSSOP (8)
SOT-23 (8)
WSON (8)
X2QFN (10)
50
TLV6742
30
20
TLV6742S
10
7
(1) 如需了解所有可用封装，请参阅数据表末尾的可订购产品附
录。
5
3
2
1
10
100
1k
Frequency (Hz)
10k
100k
D012
噪声频谱密度与频率间的关系
本文档旨在为方便起见，提供有关TI 产品中文版本的信息，以确认产品的概要。有关适用的官方英文版本的最新信息，请访问
www.ti.com，其内容始终优先。TI 不保证翻译的准确性和有效性。在实际设计之前，请务必参考最新版本的英文版本。
English Data Sheet: SBOS817
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内容
1 特性................................................................................... 1
2 应用................................................................................... 1
3 说明................................................................................... 1
4 修订历史记录.....................................................................2
5 器件比较表.........................................................................4
6 引脚配置和功能................................................................. 5
7 规格................................................................................... 7
7.1 绝对最大额定值...........................................................7
7.2 ESD 等级.................................................................... 7
7.3 建议运行条件.............................................................. 7
7.4 单通道器件的热性能信息............................................ 7
7.5 双通道器件的热性能信息............................................ 8
7.6 电气特性......................................................................9
7.7 TLV6741：典型特性..................................................12
7.8 TLV6742：典型特性..................................................19
8 详细说明.......................................................................... 26
8.1 概述...........................................................................26
8.2 功能方框图................................................................26
8.3 特性说明....................................................................26
8.4 器件功能模式............................................................ 30
9 应用和实现.......................................................................31
9.1 应用信息....................................................................31
9.2 具有语音滤波器的单电源驻极体麦克风前置放大器...31
10 电源相关建议.................................................................34
11 布局................................................................................35
11.1 布局指南..................................................................35
11.2 布局示例..................................................................36
12 器件和文档支持............................................................. 38
12.1 文档支持..................................................................38
12.2 接收文档更新通知................................................... 38
12.3 支持资源..................................................................38
12.4 商标.........................................................................38
12.5 Electrostatic Discharge Caution..............................38
12.6 术语表..................................................................... 38
13 机械、封装和可订购信息...............................................39
4 修订历史记录
注：以前版本的页码可能与当前版本的页码不同
Changes from Revision H (February 2021) to Revision I (August 2021)
Page
• 删除了器件信息部分中TLV6742 VSSOP 的预发布标签....................................................................................1
• 在器件比较表部分中删除了VSSOP (DGK) 的预发布标签................................................................................. 4
Changes from Revision G (April 2020) to Revision H (February 2021)
Page
• 更新了整个文档中的表格、图和交叉参考的编号格式.........................................................................................1
• 删除了器件信息部分中TLV6742S X2QFN 的预发布标签..................................................................................1
• 在引脚配置和功能部分中删除了TLV6742S 的X2QFN 预发布说明................................................................... 5
• 从规格部分中删除了“TLV6741 图形表”和“TLV6742 图形表”两个表........................................................ 12
• 从器件和文档支持部分中删除了相关链接部分..................................................................................................38
Changes from Revision F (January 2020) to Revision G (April 2020)
Page
• 向应用部分添加了终端设备链接........................................................................................................................ 1
• 删除了器件信息部分中TSSOP、SOT-23、WSON 和X2QFN 封装的预发布标签........................................... 1
• 删除了器件信息部分中的VSSOP (8) 封装........................................................................................................ 1
• 在器件信息部分中添加了TLV6742S X2QFN 的预发布标签..............................................................................1
• 删除了器件比较表部分中的VSSOP (DGK)........................................................................................................4
• 向器件比较表部分中添加了X2QFN (RUG) 的预发布标签..................................................................................4
• 在引脚配置和功能部分中删除了TLV6742 封装引脚图中的DGK 封装...............................................................5
• 删除了双通道热性能信息部分中的DGK VSSOP................................................................................................7
• 添加了关断电气特性信息.................................................................................................................................... 9
• 删除了布局示例部分中VSSOP-8 (DGK) 封装的示例布局................................................................................36
Changes from Revision E (December 2019) to Revision F (January 2020)
Page
• 删除了数据表页眉中的TLV6744 产品文件夹链接.............................................................................................. 1
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Changes from Revision D (January 2019) to Revision E (December 2019)
Page
• 在特性部分中添加了TLV6742 和TLV744 的IQ 定义........................................................................................ 1
• 在特性部分中添加了EMIRR、电源电压范围、IQ 和失调电压漂移....................................................................1
• 将首页上的噪声频谱密度与频率间的关系图更改为TLV6742 和TLV6744 噪声图..............................................1
• 更改了说明部分的措辞以包含TLV6742 和TLV6744 器件的发布......................................................................1
• 更改了器件信息中的TLV6742 封装...................................................................................................................1
• 添加了器件比较表部分........................................................................................................................................4
• 向“引脚功能：TLV6741”表中添加了有关单电源供电的说明...........................................................................5
• 向引脚配置和功能部分中添加了TLV6742 封装的引脚图....................................................................................5
• 添加了TLV6742 封装的引脚功能........................................................................................................................5
• 向引脚配置和功能部分中添加TLV6742S 的X2QFN 封装图和引脚功能............................................................5
• 向规格部分中添加了TLV6742 典型特性图....................................................................................................... 12
• 更改了详细说明部分的措辞以包含TLV6742 和TLV6744 器件........................................................................ 26
• 向详细说明部分中添加了包含说明信息的EMI 抑制部分.................................................................................. 26
• 向详细说明部分中添加了电气过载部分和图..................................................................................................... 28
• 向详细说明部分中添加了典型规格和分布部分..................................................................................................29
• 向详细说明部分中添加了包含TLV6742S 说明的关断功能部分........................................................................30
• 向详细说明部分中添加了带外露散热焊盘的封装部分.......................................................................................30
• 更改了应用和实现部分中的措辞，添加了TLV6742 和TLV6744.....................................................................31
• 向电源相关建议部分中添加了TLV6742 和TLV6744 信息................................................................................34
• 向布局部分中添加了双通道布局示例................................................................................................................ 36
Changes from Revision C (October 2017) to Revision D (January 2019)
Page
• 将绝对最大额定值中的工作温度从125 更改为150............................................................................................7
• 向绝对最大额定值中添加了结温规格.................................................................................................................. 7
Changes from Revision B (October 2017) to Revision C (October 2017)
Page
• 已将测试条件添加到电气特性表中的输入失调电压参数.................................................................................... 9
• 将典型输入电流噪声密度值从2fA/√Hz 更改为23fA/√Hz................................................................................ 9
• 将电气特性条件说明中的总电源电压从5V 更改为5.5V.....................................................................................9
• 删除了电气特性中共模抑制比参数的“Vs = 2.25V 至5.5V”测试条件..............................................................9
• 从图7-25 和图7-26、图7-27 和图7-28 中删除了“CL = 0”测试条件...........................................................12
• 将图7-32 中的电压阶跃从5V 更改为2V..........................................................................................................12
Changes from Revision A (September 2017) to Revision B (October 2017)
Page
• 将人体放电模型(HBM) 值从±1000 更改为±3000，将充电器件模型(CDM) 值从±250 更改为±1000..............7
Changes from Revision * (June 2017) to Revision A (September 2017)
Page
• 将器件文档状态从“预告信息”更改为“量产数据”.........................................................................................1
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5 器件比较表
封装引线
通道
数
器件
SOIC
D
SC-70
DCK
VSSOP
DGK
WSON
DSG
TSSOP
PW
SOT-23
DDF
X2QFN
RUG
TLV6741
TLV6742
TLV6742S
1
5
—
—
—
—
—
—
—
10
8
8
8
8
8
—
—
2
—
—
—
—
—
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6 引脚配置和功能
IN+
Vœ
1
2
3
5
V+
INœ
4
OUT
Not to scale
图6-1. TLV6741 DCK 封装
5 引脚SC70
顶视图
表6-1. 引脚功能：TLV6741
引脚
I/O
说明
名称
编号
IN+
1
I
同相输入
反相输入
输出
3
4
5
2
I
IN–
OUT
V+
O
—
—
正（最高）电源
V–
负（最低）电源或接地（对于单电源供电）
OUT1
IN1œ
IN1+
Vœ
1
2
3
4
8
7
6
5
V+
OUT1
1
2
3
4
8
7
6
5
V+
OUT2
IN1œ
OUT2
IN2œ
IN2+
Thermal
Pad
IN2œ
IN1+
IN2+
Vœ
Not to scale
Not to scale
图6-2. TLV6742 D、DGK、PW 和DDF 封装
8 引脚SOIC、VSSOP、TSSOP 和SOT-23
顶视图
将散热焊盘连接至V–。更多信息，请参阅节8.3.8。
图6-3. TLV6742 DSG 封装
8 引脚WSON（带有外露散热焊盘）
顶视图
表6-2. 引脚功能：TLV6742
引脚
I/O
说明
名称
编号
2
I
I
IN1–
IN1+
反相输入，通道1
同相输入，通道1
反相输入，通道2
同相输入，通道2
输出，通道1
3
6
5
1
7
I
IN2–
IN2+
I
OUT1
OUT2
O
O
输出，通道2
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表6-2. 引脚功能：TLV6742 (continued)
引脚
I/O
说明
名称
编号
4
V–
负（最低）电源或接地（对于单电源供电）
正（最高）电源
—
—
V+
8
Vœ
SHDN1
SHDN2
IN2+
1
2
3
4
9
8
7
6
IN1œ
OUT1
V+
OUT2
Not to scale
图6-4. TLV6742S RUG 封装
10 引脚X2QFN
顶视图
表6-3. 引脚功能：TLV6742S
引脚
I/O
说明
名称
编号
9
10
5
I
IN1–
IN1+
反相输入，通道1
I
同相输入，通道1
反相输入，通道2
同相输入，通道2
输出，通道1
I
IN2–
IN2+
4
I
OUT1
OUT2
SHDN1
SHDN2
V–
8
O
6
O
输出，通道2
2
I
关断：低电平= 禁用放大器，高电平= 启用放大器。通道1。更多信息，请参阅节8.3.7。
关断：低电平= 禁用放大器，高电平= 启用放大器。通道2。更多信息，请参阅节8.3.7。
负（最低）电源或接地（对于单电源供电）
3
I
1
I 或—
V+
7
I
正（最高）电源
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7 规格
7.1 绝对最大额定值
在工作环境温度范围内（除非另有说明）(1)
最小值
最大值
单位
0
6
V
电源电压，VS = (V+) –(V–)
共模电压(3)
(V–) –0.5
(V+) + 0.5
VS + 0.2
10
V
V
差分电压(3) (4)
信号输入引脚
电流(3)
-10
-55
-65
mA
输出短路(2)
持续
150
150
150
°C
°C
°C
工作环境温度，TA
结温，TJ
贮存温度，Tstg
(1) 如果在超出绝对最大额定值下列出的额定值的情况下运行器件，则会对器件造成永久性损坏。这些只是基于工艺和设计限制条件的应力
额定值，该器件并未设计为在建议运行条件中指定的条件之外运行。如果长时间暴露于建议运行条件之外的任何条件（包括绝对最大额
定条件）下，则可能影响器件的可靠性和性能。
(2) 接地短路，每个封装对应一个放大器。
(3) 输入引脚被二极管钳制至电源轨。对于摆幅超过电源轨0.5V 以上的输入信号，其电流必须限制在10mA 或者更低。
(4) 连续施加大于0.25 V 的差分输入电压会导致输入失调电压偏移超过该参数的最大规格。这种影响的幅度随着环境工作温度升高而增大。
7.2 ESD 等级
值
单位
TLV6741：人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001(1)
TLV6742：人体放电模型(HBM)，符合ANSI/ESDA/JEDEC JS-001(1)
所有器件：充电器件模型(CDM)，符合JEDEC 规范JESD22-C101(2)
±3000
V(ESD)
±2000
±1500
V
静电放电
(1) JEDEC 文档JEP155 指出：500V HBM 可实现在标准ESD 控制流程下安全生产。
(2) JEDEC 文件JEP157 指出：250V CDM 可实现在标准ESD 控制流程下安全生产。
7.3 建议运行条件
在工作环境温度范围内测得（除非另外注明）
最小值
最大值
单位
VS
1.7(1)
5.5
V
V
TLV6742 和TLV6744 的电源电压(V+) –(V–)
VS
VI
2.25
5.5
仅TLV6741 的电源电压(V+) –(V–)
输入电压范围
V
(V–)
(V+) –1.2
TA
-40
125
°C
额定温度
(1) 仅在TA = 0 - 85 ℃时建议在1.7V 和1.8V 之间工作
7.4 单通道器件的热性能信息
热指标(1)
TLV6741
DCK
(SC70)
单位
5 引脚
240.9
151.7
64
RθJA
℃/W
℃/W
℃/W
℃/W
℃/W
结至环境热阻
RθJC(top)
RθJB
ψJT
结至外壳（顶部）热阻
结至电路板热阻
34.8
63.3
结至顶部特征参数
结至电路板特征参数
ψJB
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7.4 单通道器件的热性能信息(continued)
TLV6741
DCK
(SC70)
热指标(1)
单位
5 引脚
RθJC(bot)
结至外壳（底部）热阻
℃/W
不适用
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告SPRA953C。
7.5 双通道器件的热性能信息
TLV6742、TLV6742S
D
DDF
(SOT-23-8)
DSG
(WSON)
PW
(TSSOP)
DGK
(VSSOP)
RUG
热指标(1)
单位
(SOIC)
(X2QFN)
10 引脚
140.3
52.6
8 引脚
131.1
73.2
8 引脚
153.8
80.2
73.1
6.6
8 引脚
78.2
97.5
44.6
4.7
8 引脚
185.6
74.5
8 引脚
177.0
68.6
RθJA
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
结至环境热阻
RθJC(top)
结至外壳（顶部）热阻
结至电路板热阻
RθJB
74.5
116.3
12.6
98.7
69.7
24.4
12.4
1.0
ψJT
结至顶部特征参数
结至电路板特征参数
结至外壳（底部）热阻
73.3
72.7
44.6
19.8
114.6
97.1
67.5
ψJB
RθJC(bot)
不适用
不适用
不适用
不适用
不适用
(1) 有关新旧热指标的更多信息，请参阅半导体和IC 封装热指标应用报告，SPRA953C。
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7.6 电气特性
TLV6742/4 规格：VS = (V+) –(V–) = 1.8V 至5.5V（±0.9V 至±2.75V），TA = 25°C，RL = 10kΩ 且连接至VS/2，VCM
VS/2 且VO UT = VS/2（除非另有说明）。
=
TLV6741 规格：VS = (V+) –(V–) = 5.5V，TA = 25°C，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VO UT = VS/2（除非另有
说明）。
参数
测试条件
最小值
典型值
最大值
单位
失调电压
±0.15
±1.0
±1.2
VOS
VS = 5.0V
mV
输入失调电压
TLV6742/4(3)
TLV6741(2)
TA = –40°C 至125°C
TA = –40°C 至125°C
±0.35
±0.2
±0.32
±0.7
130
dVOS/dT
PSRR
µV/℃
输入失调电压漂移
TLV6742/4(3)
TLV6741(2)
±6.3
±5.8
VCM = V–
VCM = V–
f = 20kHz
输入失调电压与电源间
的关系
μV/V
TLV6742/4(3)
dB
通道隔离
输入偏置电流
TLV6741(2)
TLV6742/4(3)
TLV6741(2)
TLV6742/4(3)
±10
±3
IB
pA
pA
输入偏置电流
输入失调电流
±10
±0.5
IOS
噪声
1.2
0.227
30
μVPP
EN
f = 0.1Hz 至10Hz
f = 10Hz
输入电压噪声
µVRMS
TLV6742/4(3)
TLV6741(2)
5.0
f = 1kHz
eN
TLV6742/4(3)
TLV6741(2)
4.6
nV/√Hz
输入电压噪声密度
输入电流噪声
3.7
f = 10kHz
f = 1kHz
TLV6742/4(3)
3.5
iN
23
fA/√Hz
输入电压范围
VCM
(V+) - 1.2
V
(V–)
95
共模电压范围
TLV6741(2)
120
100
110
(V–) < VCM < (V+) –1.2V
CMRR
87
dB
VS = 1.8V，(V–) < VCM < (V+) –1.2V
VS = 5.5，(V–) < VCM < (V+) –1.2V
共模抑制比
TLV6742/4(3)
94
输入电容
ZID
10 || 6
10 || 6
MΩ|| pF
GΩ|| pF
差分
共模
ZICM
开环增益
(V–) + 40mV < VO < (V+) –40mV，RL
10kΩ（连接至VS/2）
=
125
130
120
140
120
140
TLV6741(2)
(V–) + 150mV < VO < (V+) –150mV，RL
2kΩ（连接至VS/2）
=
110
107
VS= 1.8V，(V–) + 150mV < VO < (V+) –
150mV，RL = 2kΩ（连接至VS/2）
AOL
dB
开环电压增益
VS= 5.5V，(V–) + 150mV < VO < (V+) –
150mV，RL = 2kΩ（连接至VS/2）
TLV6742/4(3)
VS = 1.8V，(V–) + 40mV < VO < (V+) –40mV，
RL = 10kΩ（连接至VS/2）
110
VS = 5.5V，(V–) + 40mV < VO < (V+) –40mV，
RL = 10kΩ（连接至VS/2）
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7.6 电气特性(continued)
TLV6742/4 规格：VS = (V+) –(V–) = 1.8V 至5.5V（±0.9V 至±2.75V），TA = 25°C，RL = 10kΩ 且连接至VS/2，VCM
VS/2 且VO UT = VS/2（除非另有说明）。
=
TLV6741 规格：VS = (V+) –(V–) = 5.5V，TA = 25°C，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VO UT = VS/2（除非另有
说明）。
参数
测试条件
最小值
典型值
最大值
单位
频率响应
GBW
10
MHz
增益带宽积
压摆率
SR
tS
VS = 5.5V，G = +1，CL = 20pF
4.5
V/μs
精度达到0.1%，VS = 5.5V，VSTEP = 2V，G =
+1，CL = 20pF
0.65
1.2
μs
趋稳时间
精度达到0.01%，VS = 5.5V，VSTEP = 2V，G =
+1，CL = 20pF
55
0.2
°
G = +1，RL = 10kΩ，CL = 20pF
VIN × 增益> VS
相位裕度
μs
过载恢复时间
TLV6741(2)
0.00035%
0.00015%
51
VS = 5.5V，VCM = 2.5V，VO = 1VRMS，G = +1，f
= 1kHz，RL = 10kΩ
THD+N
总谐波失真+ 噪声
TLV6742/4(3)
TLV6742/4(3)
EMIRR
f = 1GHz
dB
电磁干扰抑制比
输出
VS = 5.5V，RL = 10k
正/负电源轨余量
TLV6741(2)
8
5
10
7
VS = 5.5V，RL = 空载
35
14
7
VS = 5.5V，RL = 2kΩ
正电源轨余量
相对于电源轨的电压输
出摆幅
mV
VS = 5.5V，RL = 10kΩ
VS = 5.5V，RL = 空载
TLV6742/4(3)
TLV6742/4(3)
35
14
VS = 5.5V，RL = 2kΩ
负电源轨余量
5
VS = 5.5V，RL = 10kΩ
ISC
±68
mA
短路电流
参阅图
7-58
CLOAD
容性负载驱动
f = 10MHz，IO = 0A
f = 2MHz，IO = 0A
TLV6741(2)
160
165
ZO
开环输出阻抗
Ω
TLV6742/4(3)
电源
890
990
10
TLV6741(2)
1100
1200
1250
TA = –40°C 至125°C
VS = 5.5V，IO = 0 A
IQ
µA
每个放大器的静态电流
开通时间
TLV6742/4(3)
TLV6742/4(3)
TA = –40°C 至125°C
TA = 25°C，VS = 5.5V，VS 升降速率> 0.3V/µs
μs
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7.6 电气特性(continued)
TLV6742/4 规格：VS = (V+) –(V–) = 1.8V 至5.5V（±0.9V 至±2.75V），TA = 25°C，RL = 10kΩ 且连接至VS/2，VCM
VS/2 且VO UT = VS/2（除非另有说明）。
=
TLV6741 规格：VS = (V+) –(V–) = 5.5V，TA = 25°C，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VO UT = VS/2（除非另有
说明）。
参数
测试条件
最小值
典型值
最大值
单位
关断
IQSD
1
3.5
µA
所有放大器均为禁用状态，SHDN = V–
每个放大器的静态电流
关断时的输出阻抗
ZSHDN
VIH
10 || 6
GΩ|| pF
已禁用放大器
逻辑高电平阈值电压
（放大器为启用状态）
(V–) + 1.1
V
V
逻辑低电平阈值电压
（放大器为禁用状态）
(V–) + 0.2
VIL
V
放大器启用时间（完全
关断）(1)
G = +1，VCM = V-，VO = 0.1 × VS/2
G = +1，VCM = V-，VO = 0.1 × VS/2
15
8
tON
µs
放大器启用时间（部分
关断）(1)
放大器禁用时间(1)
tOFF
VCM = V-，VO = VS/2
3
0.4
(V+) ≥SHDN ≥(V–) + 0.9 V
(V–) ≤SHDN ≤(V–) + 0.7 V
SHDN 引脚输入偏置电
流（每个引脚）
µA
0.25
(1) 禁用时间(tOFF) 和启用时间(tON) 是指施加给SHDN 引脚的信号为50% 时到输出电压达到10%（禁用）或90%（启用）电平时之间的
时间间隔。
(2) 该电气特性仅适用于单通道TLV6741
(3) 该电气特性仅适用于双通道TLV6742 和四通道TLV6744
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7.7 TLV6741：典型特性
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
40%
80
70
60
50
40
30
20
10
0
35%
30%
25%
20%
15%
10%
5%
0
0.4
0.8
1.2
Offset Voltage Drift (mV/èC)
图7-2. 失调电压漂移分配
1.6
2
2.4
2.8
D001
D002
Offset Voltage(µV)
图7-1. 失调电压生产分配
200
6
100
0
4
2
-100
-200
-300
-400
0
-2
-4
-6
-60 -40 -20
0
20
40
60
80 100 120 140
-4
-3
-2
-1
0
Input Common Mode Voltage (V)
1
2
3
4
Temperature (èC)
D003
D004
图7-3. 失调电压与温度间的关系
图7-4. 失调电压与共模电压间的关系
0.5
0.4
0.3
0.2
0.1
0
300
200
100
0
-100
-200
-300
-400
-500
-0.1
-0.2
-0.3
-0.4
-0.5
-2.5
-2
-1.5
-1
-0.5
0
0.5
Input Common Mode Voltage (V)
1
1.5
2
1.5
2.5
3.5
VS (V)
4.5
5.5
D004
D005
图7-5. 失调电压与共模电压间的关系
图7-6. 失调电压与电源间的关系
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7.7 TLV6741：典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
8
6
20
IB-
IB+
IOS
IB-
IB+
IOS
0
4
-20
-40
-60
-80
-100
-120
2
0
-2
-4
-6
-8
-4
-3
-2
-1
0
VCM (V)
1
2
3
4
0
50
100
Temperature (èC)
150
D043
D044
图7-7. IB 和IOS 与共模电压间的关系
图7-8. IB 和IOS 与温度间的关系
100
100
75
40
30
75
50
25
0
20
50
10
25
0
0
-10
-20
-30
-40
-25
-50
-75
-25
-50
-75
Gain = -1
Gain = 10
Gain = +1
Gain
Phase
1k
10k
100k
Frequency (Hz)
1M
10M
1k
10k
100k
Frequency (Hz)
1M
10M
D006
D007
图7-10. 闭环增益与频率间的关系
CL = 10pF
图7-9. 开环增益和相位与频率间的关系
120
3
PSRR- (dB)
PSRR+ (dB)
2.5
2
100
80
60
40
20
0
1.5
1
-40°C
125°C
25°C
85°C
0.5
0
-0.5
-1
85°C
25°C
-40°C
125°C
-1.5
-2
-2.5
-3
1k
10k
100k
1M
10
15
20
25
30
35
40
Output Current (mA)
45
50
55
60
Frequency (Hz)
D011
D010
图7-12. PSRR 与频率间的关系（以输入为参考）
图7-11. VO 与I 拉电流和灌电流间的关系
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7.7 TLV6741：典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
120
110
100
90
80
70
60
50
40
30
20
10
0
10
5
0
-5
-10
1k
10k
100k
1M
-50
0
50
Temperature (èC)
100
150
Frequency (Hz)
D011
D012
图7-13. CMRR 与频率间的关系（以输入为参考）
VS = 5.5V，TA = –40°C 至125°C，VCM = 0V 至4.3V
图7-14. CMRR 与温度间的关系
100
10
1
10
100
1k
Frequency (Hz)
10k
100k
Time (1 s/div)
D015
D014
图7-16. 输入电压噪声频谱密度与频率间的关系
图7-15. 0.1Hz 至10Hz 闪烁噪声
-95
-95
-97
-99
-97
-99
-101
-103
-105
-101
-103
-105
100
1k
Frequency (Hz)
10k
100
1k
Frequency (Hz)
10k
D017
D017
VS = 5.5V，VICM = 2.5V，RL = 2kΩ，
VS = 5.5V，VICM = 2.5V，RL = 10kΩ，
增益= 1，带宽= 80kHz，VOUT = 0.5Vrms
增益= 1，带宽= 80kHz，VOUT = 0.5Vrms
图7-17. THD+N 与频率间的关系
图7-18. THD+N 与频率间的关系
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7.7 TLV6741：典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
0
1000
950
900
850
800
750
700
650
600
550
500
Gain = +1, RL = 2 kW
Gain = +1, RL = 10 kW
Gain = -1, RL = 2 kW
Gain = -1, RL = 10 kW
-20
-40
-60
-80
-100
-120
0.001
0.01
0.1
VOUT (rms)
1
5
1.5
2
2.5
3
3.5
4
Supply Voltage (V)
4.5
5
5.5
D018
D020
VS = 5.5V，VICM = 2.5V，
图7-20. 静态电流与电源电压间的关系
带宽= 80kHz，VOUT = 0.5Vrms
图7-19. THD + N 与幅度间的关系
1000
950
10
9
8
7
6
5
4
3
2
1
0
AVDD = 5.5 V
AVDD = 1.8 V
900
850
800
750
700
650
600
550
500
-50
0
50
Temperature (èC)
100
150
-60 -40 -20
0
20
40
60
80 100 120 140
Temperature (èC)
D021
D022
图7-21. 静态电流与温度间的关系
RL = 2kΩ
图7-22. 开环增益与温度间的关系
1000
100
10
200
160
120
80
40
0
0
0.5
1
1.5
2
2.5
Output Voltage (V)
图7-23. 开环增益与输出电压间的关系
3
3.5
4
4.5
5
5.5
1k
10k
100k
Frequency (Hz)
1M
10M
C023
D024
AVDD = 5.5V，VICM = VOCM = 2.75V
图7-24. 开环输出阻抗与频率间的关系
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7.7 TLV6741：典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
50
40
30
20
10
0
50
40
30
20
10
0
Overshoot (+)
Overshoot (-)
Overshoot (+)
Overshoot (-)
0
10
20
30
40
Capacitive Load (pF)
50
60
70
80
90 100
0
10
20
30
40
Capacitance (pF)
50
60
70
80
90 100
D025
D025
D027
D025
VS = 5.5V，VICM = 2.75V，
VOCM = 2.75V，G = 1，100mV 输出阶跃
图7-25. 小信号过冲与负载电容间的关系
VS = 1.8V，VICM = 0.9V
VOCM = 0.9V，G = 1，100mV 输出阶跃
图7-26. 小信号过冲与负载电容间的关系
50
40
30
20
10
0
50
40
30
20
10
0
Overshoot (+)
Overshoot (-)
Overshoot (+)
Overshoot (-)
0
10
20
30
40
Capacitive Load (pF)
50
60
70
80
90 100
0
10
20
30
40
Capacitance (pF)
50
60
70
80
90 100
D025
VS = 5.5V，VICM = 2.75V，
VS = 1.8V，VICM = 0.9V
VOCM = 2.75V，增益= –1，100mV 输出阶跃
VOCM = 0.9V，增益= –1，100mV 输出阶跃
图7-27. 小信号过冲与负载电容间的关系
图7-28. 小信号过冲与负载电容间的关系
Input
Output
Input
Output
Time (2 ms/div)
Time (25 ms/div)
D028
图7-30. 过载恢复
图7-29. 无相位反转
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7.7 TLV6741：典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
VIN
VOUT
VIN
VOUT
Time (1 ms/div)
Time (2 ms/div)
D030
D031
VS = 1.8V，VICM = 0.9V，VOCM = 0.9V
CL = 30pF，增益= 1，VIN = 100mVpp
VS = 5.5V，VOCM = 2.75V，CL = 10pF
VICM = 2.75V，增益= 1，2V 步长
图7-31. 小信号阶跃响应
图7-32. 大信号阶跃响应
Time (0.2 ms/div)
Time (0.1 ms/div)
D032
D033
VS = 5.5V，VICM = 2.75V，VOCM = 2.75V
CL = 0，增益= 1，5V 步长
VS = 5.5V，VICM = 2.75V，VOCM = 2.75V
CL = 0，增益= 1，5V 步长
图7-33. 大信号趋稳时间（正）
图7-34. 大信号趋稳时间（负）
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7.7 TLV6741：典型特性(continued)
TA = 25°C，VS = 5.5V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
100
80
6
5
4
3
2
1
0
Sourcing
Sinking
VS = 1.8 V
VS = 5.5 V
60
40
20
0
-20
-40
-60
-80
-100
-50
0
50
Temperature (èC)
100
150
1
10
100
1k
10k
Frequency (Hz)
100k
1M
10M 100M
D034
D035
图7-35. 短路电流与温度间的关系
VICM = VS/2，VOCM = VS/2，
CL = 10pF，增益= 1
图7-36. 最大输出电压与频率间的关系
120
100
80
60
50
40
30
20
10
0
60
40
VS = 1.8 V
VS = 5.5 V
20
10M
100M
Frequency (Hz)
1G
10G
0
20
40
60
Capacitive Load (pF)
D036
D037
图7-37. 以同相输入为基准的电磁干扰抑制比(EMIRR+) 与频率间的
VICM = VOCM = VS/2
关系
图7-38. 相位裕度与容性负载间的关系
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7.8 TLV6742：典型特性
TA = 25°C，VS = ±2.75V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
2500
2250
2000
1750
1500
1250
1000
750
22
20
18
16
14
12
10
8
6
4
500
2
250
0
0
-500 -400 -300 -200 -100
0
0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5
Offset Voltage Drift (mV/èC)
0
Offset Voltage (µV)
100 200 300 400 500
D002
D001
图7-40. 失调电压漂移分配
VCM = V–
图7-39. 失调电压生产分配
200
160
120
80
4800
4000
3200
2400
1600
800
40
0
0
-40
-80
-120
-160
-200
-800
-1600
-2400
-3200
-4000
-40
-20
0
20
40
60
80
100 120 140
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
Temperature (èC)
D003
D004
VCM = V+
VCM = V–
图7-42. 失调电压与温度间的关系（NMOS 输入对）
图7-41. 失调电压与温度间的关系（PMOS 输入对）
5000
4000
3000
2000
1000
0
200
160
120
80
40
0
-40
-80
-120
-160
-200
-1000
-2000
-3000
-4000
-3 -2.4 -1.8 -1.2 -0.6
0
Input Common Mode Voltage (V)
0.6 1.2 1.8 2.4
3
-3 -2.5 -2 -1.5 -1 -0.5
0
0.5
Input Common Mode Voltage (V)
1
1.5
2
D005
D006
图7-44. 失调电压与共模电压间的关系（PMOS 输入对）
在整个共模电压范围内
图7-43. 失调电压与共模电压间的关系（全范围）
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7.8 TLV6742：典型特性(continued)
TA = 25°C，VS = ±2.75V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
300
4000
240
3000
180
2000
120
1000
0
60
0
-60
-1000
-2000
-3000
-4000
-120
-180
-240
-300
1.8
1.9
2
2.1
2.2
Input Common Mode Voltage (V)
2.3
2.4
1.5
2
2.5
3
3.5
4
Supply Voltage (V)
4.5
5
5.5
6
D007
D008
图7-45. 失调电压与共模电压间的关系（切换区域）
图7-46. 失调电压与电源间的关系
50
40
320
280
240
200
160
120
80
IB-
IB+
IOS
30
20
10
0
-10
-20
-30
-40
-50
40
IB-
IB+
IOS
0
-40
-3 -2.5 -2 -1.5 -1 -0.5 0 0.5
VCM (V)
1
1.5
2
2.5
3
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D009
D010
图7-47. IB 和IOS 与共模电压间的关系
图7-48. IB 和IOS 与温度间的关系
100
70
50
30
20
10
7
5
3
2
1
10
Time (1 s/div)
100
1k
Frequency (Hz)
10k
100k
D011
D012
图7-49. 0.1Hz 至10Hz 闪烁噪声
图7-50. 输入电压噪声频谱密度与频率间的关系
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7.8 TLV6742：典型特性(continued)
TA = 25°C，VS = ±2.75V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
130
110
90
120
115
110
105
100
CMRR
PSRR+
PSRR-
70
50
30
10
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
1k
10k
100k
Frequency (Hz)
1M
10M
D014
D013
图7-51. CMRR 和PSRR 与频率间的关系（以输入为参考）
VS = 5.5V，VCM = V–至(V+) –1.2V
图7-52. CMRR 与温度间的关系
130
120
100
80
210
180
150
120
90
Gain
Phase
125
120
115
110
60
40
20
60
0
30
-20
100
0
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
1k
10k 100k
Frequency (Hz)
1M
10M
D015
D016
VCM = V–
CL = 10pF
图7-53. PSRR 与温度间的关系
图7-54. 开环增益和相位与频率间的关系
80
0.66
0.6
VS=1.8V RL=10kW
VS=1.8V RL=2kW
VS=5.5V RL=10kW
VS=5.5V RL=2kW
60
40
0.54
0.48
0.42
0.36
0.3
20
0
-20
-40
-60
-80
0.24
0.18
0.12
0.06
G = 1
G = -1
G = 10
G = 100
G = 1000
1k
10k
100k
Frequency (Hz)
1M
10M
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D017
D018
图7-56. 开环增益与温度间的关系
CL = 10pF
图7-55. 闭环增益与频率间的关系
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7.8 TLV6742：典型特性(continued)
TA = 25°C，VS = ±2.75V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
180
160
140
120
100
80
55
50
45
40
35
30
60
40
20
0
-20
-0.5
0.5
1.5
2.5 3.5
Output Voltage (V)
4.5
5.5
10
20
30
40
50
Capacitive Load (pF)
60
70
80
90
100
D019
D020
图7-57. 开环增益与输出电压间的关系
图7-58. 相位裕度与容性负载间的关系
4
3
60
50
40
30
20
10
0
Input
Output
RISO = 0W, Overshoot (-)
RISO = 0W,Overshoot (+)
RISO = 50W, Overshoot (-)
RISO = 50W,Overshoot (+)
2
1
0
-1
-2
-3
-4
0
20
40 60
Capacitive Load (pF)
80
100
Time (10 µs/div)
D021
D022
图7-59. 无相位反转
VCM = VS/2，RL = 1kΩ
增益= –1，100mV 输出阶跃
图7-60. 小信号过冲与负载电容间的关系
70
5
2.5
0
RISO = 0W, Overshoot (-)
RISO = 0W,Overshoot (+)
RISO = 50W, Overshoot (-)
RISO = 50W,Overshoot (+)
60
50
40
30
20
10
0
-2.5
-5
Input
Output
Time (10 µs/div)
0
25
50 75
Capacitive Load (pF)
100
125
D024
D023
VIN = 0.6Vpp，G = –10，VIN × 增益> VS
图7-62. 过载恢复
VCM = VS/2，RL = 1kΩ
增益= +1，100mV 输出阶跃
图7-61. 小信号过冲与负载电容间的关系
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7.8 TLV6742：典型特性(continued)
TA = 25°C，VS = ±2.75V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
0.1
0.08
0.06
0.04
0.02
0
0.1
0.08
0.06
0.04
0.02
0
Input
Output
Input
Output
-0.02
-0.04
-0.06
-0.08
-0.1
-0.02
-0.04
-0.06
-0.08
-0.1
Time (1 µs/div)
Time (1 µs/div)
D025
D027
CL = 20pF，增益= 1，VIN = 100mVpp，RL = 1kΩ
图7-63. 小信号阶跃响应
CL = 20pF，增益= –1，VIN = 100mVpp，RL = 1kΩ
图7-64. 小信号阶跃响应
1.25
1
1.25
1
Input
Output
Input
Output
0.75
0.5
0.75
0.5
0.25
0
0.25
0
-0.25
-0.5
-0.75
-1
-0.25
-0.5
-0.75
-1
-1.25
-1.25
Time (1 µs/div)
Time (1 µs/div)
D026
D028
CL = 20pF，增益= +1，VIN = 2V 阶跃，RL = 1kΩ
图7-65. 大信号阶跃响应
CL = 20pF，增益= –1，VIN = 2V 阶跃，RL = 1kΩ
图7-66. 大信号阶跃响应
0.1% Settling Time
0.1% Settling Time
Step Applied at t = 0
Step Applied at t = 0
Time (0.25 ms/div)
Time (0.25 ms/div)
D029
D050
CL = 20pF，增益= 1，VIN = 2V 阶跃
图7-67. 大信号趋稳时间（正）
CL = 20pF，增益= –1，VIN = 2V 阶跃
图7-68. 大信号趋稳时间（负）
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7.8 TLV6742：典型特性(continued)
TA = 25°C，VS = ±2.75V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
-80
-84
-40
RL = 600 W
RL = 2 kW
RL = 10 kW
-88
-60
-92
-96
-100
-104
-108
-112
-116
-120
-80
-100
RL = 10 kW
RL = 2 kW
RL = 600 W
-120
100
1k
Frequency (Hz)
10k
1m
10m
100m
VOUT (rms)
1
D030
D031
VCM = 2.5V
VCM = 2.5V
BW = 80kHz
增益= +1，带宽= 80kHz，VOUT = 0.5Vrms
图7-69. THD+N 与频率间的关系
图7-70. THD + N 与幅度间的关系
3
2.8
2.6
2.4
2.2
2
0
-0.2
-0.4
-0.6
-0.8
-1
-40è
25è
-40è
25è
85è
85è
125è
125è
1.8
1.6
1.4
1.2
1
-1.2
-1.4
-1.6
-1.8
-2
0.8
0.6
0.4
0.2
0
-2.2
-2.4
-2.6
-2.8
-3
0
5
10 15 20 25 30 35 40 45 50 55 60 65 70 75 80
Output Current (mA)
0
5
10 15 20 25 30 35 40 45 50 55 60 65 70 75 80
Output Current (mA)
D032
D033
图7-71. VOUT 与拉电流间的关系
图7-72. VOUT 与灌电流间的关系
6
5
4
3
2
1
0
80
75
70
65
60
55
50
1
10
100
1k
10k
Frequency (Hz)
100k
1M
10M 100M
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D034
D035
图7-74. 短路电流与温度间的关系
CL = 10pF，增益= +1，VS = 5.5V
图7-73. 最大输出电压与频率间的关系
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7.8 TLV6742：典型特性(continued)
TA = 25°C，VS = ±2.75V，RL = 10kΩ（连接至VS/2），VCM = VS/2 且VOUT = VS/2（除非另有说明）。
1000
990
980
970
960
950
940
930
920
910
900
1000
990
980
970
960
950
940
930
920
910
900
1.5
2
2.5
3
3.5
Supply Voltage (V)
4
4.5
5
5.5
6
-40
-20
0
20
40 60
Temperature (°C)
80
100 120 140
D036
D037
图7-75. 静态电流与电源电压间的关系
图7-76. 静态电流与温度间的关系
1200
1100
1000
900
800
700
600
500
400
300
200
100
0
-50
-60
-70
-80
-90
-100
-110
-120
-130
-140
-150
1k
10k
100k
Frequency (Hz)
1M
10M
100
1k
10k 100k
Frequency (Hz)
1M
10M
D038
D040
图7-77. 开环输出阻抗与频率间的关系
AVDD = 5.5V，VICM = VOCM = 2.75V
图7-78. 通道隔离与频率间的关系
120
100
80
60
40
20
0
6.5
5.5
4.5
3.5
2.5
1.5
0.5
-0.5
Supply Voltage
Output
10M
100M
Frequency (Hz)
1G
10G
Time (5 ms/div)
D039
D041
图7-79. 以同相输入为基准的电磁干扰抑制比(EMIRR+) 与频率间的
关系
VS = 0 至5.5V，VOUT = 0 至2.75V
图7-80. 开通时间
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8 详细说明
8.1 概述
TLV674x 系列是超低噪声轨至轨输出运算放大器系列。这些器件的电源电压为 2.25V 至 5.5V (TLV6741) 和 1.7V
至5.5V（TLV6742 和TLV6744），单位增益稳定，并且适合广泛的通用应用。输入共模电压范围包括负电源轨，
并使 TLV674x 运算放大器系列能够用于大多数单电源应用。轨至轨输出摆幅显著增加了动态范围（特别是在低电
源电压应用中），使其适合许多音频应用以及驱动采样模数转换器(ADC)。
8.2 功能方框图
V+
Reference
Current
VIN+
VIN-
VBIAS1
Class AB
Control
Circuitry
VO
VBIAS2
V-
(Ground)
8.3 特性说明
8.3.1 THD + 噪声性能
TLV674x 运算放大器系列具有出色的失真特性。在负载为 10kΩ 时，TLV6742 和 TLV6744 THD + 噪声在 20Hz
至20kHz 的整个音频范围内低于0.00015%（G = +1，VO = 1VRMS，VCM = 1.8V，VS = 5.5V）。在负载为10kΩ
时，TLV6742 THD + 噪声在 20Hz 至 20kHz 的整个音频范围内低于 0.00035%（G = +1，VO = 1VRMS，VCM
=
2.5V，VS = 5.5V）。对于 10MHz 通用放大器而言，3.5nV/√ Hz (TLV6742/4) 和 3.7nV/√ Hz (TLV6741) 的宽带
噪声是超低的。
8.3.2 工作电压
TLV674x 运算放大器系列的额定工作电压范围为1.7V 至5.5V (TLV6742/4) 和2.25V 至5.5V (TLV6741)。此外，
许多规格适用于–40°C 至125°C。应使用0.1µF 陶瓷电容器绕过电源引脚。
8.3.3 轨到轨输出
TLV674x 器件设计为一种低功耗、低电压运算放大器，可提供强大的输出驱动能力。一个具有共源晶体管的 AB
类输出级可实现完全的轨到轨输出摆幅功能。对于 10kΩ 的阻性负载，无论施加的电源电压是多少，输出摆幅都
在两个电源轨的若干 mV 范围内。不同的负载情况会改变放大器在靠近电源轨范围内摆动的能力，请参阅图
7-11。
8.3.4 EMI 抑制
TLV674x 采用集成电磁干扰 (EMI) 滤波来减少无线通信设备、混合使用模拟信号链和数字元件的高密度电路板等
干扰源产生的 EMI 效应。采用电路设计技术可改进 EMI 抗扰度；TLV674x 受益于这些设计改进措施。德州仪器
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(TI) 已经开发出在 10MHz 至 6GHz 宽频谱范围内准确测量和量化运算放大器抗扰度的功能。图 8-1 展示了对
TLV674x 执行该测试的结果。表 8-1 展示了在实际应用中 TLV674x 在常见特定频率下的 EMIRR IN+ 值。运算放
大器的EMI 抑制比应用报告包含了与运算放大器相关的EMIRR 性能主题，该报告可在www.ti.com 上下载。
120
100
80
60
40
20
0
10M
100M
Frequency (Hz)
1G
10G
D039
图8-1. EMIRR 测试
表8-1. TLV674x 在目标频率下的EMIRR IN+
应用或分配
EMIRR IN+
频率
400MHz
59.5 dB
移动无线广播、移动卫星、太空操作、气象、雷达、超高频(UHF) 应用
全球移动通信系统(GSM) 应用、无线电通信、导航、GPS（最高可达1.6GHz）、GSM、航空移动
通信及UHF 应用
900MHz
1.8GHz
2.4GHz
68.9 dB
77.8 dB
78.0 dB
GSM 应用、个人移动通信、宽带、卫星和L 波段（1GHz 至2GHz）
802.11b、802.11g、802.11n、蓝牙®、个人移动通信、工业、科学和医疗(ISM) 无线频段、业余无
线电通信和卫星、S 波段（2GHz 至4GHz）
3.6GHz
5GHz
88.8 dB
87.6 dB
无线电定位、航空通信和导航、卫星、移动通信、S 波段
802.11a、802.11n、航空通信和导航、移动通信、太空和卫星操作、C 波段（4GHz 至8GHz）
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8.3.5 电气过载
设计人员常常会问到有关运算放大器承受电气过应力 (EOS) 的能力的问题。这些问题的重点在于器件输入，但同
时也会涉及电源引脚甚至是输出引脚。这些不同引脚功能的每一个功能具有由独特的半导体制造工艺和连接到引
脚的特定电路确定的电气过载限值。此外，这些电路均内置内部静电放电 (ESD) 保护功能，可在产品组装之前和
组装过程中保护电路不受意外ESD 事件的影响。
能够充分了解该基本 ESD 电路及其与电气过应力事件的关联性会有所帮助。图 8-2 展示了 TLV674x 中包含的
ESD 电路（用虚线区域指示）。ESD 保护电路涉及从输入和输出引脚连接并路由回内部供电线路的数个导流二极
管，其中二极管在吸收器件或电源ESD 单元（运算放大器的内在部分）处相接。该保护电路在电路正常工作时处
于未激活状态。
TVS
RF
+VS
VDD
OPAx990
100 Ω
100 Ω
R1
RS
INœ
œ
IN+
+
Power-Supply
ESD Cell
RL
ID
+
VIN
œ
VSS
œVS
TVS
图8-2. 与典型电路应用相关的等效内部ESD 电路
ESD 事件持续时间非常短，电压非常高（例如，1kV，100ns），而 EOS 事件持续时间长，电压较低（例如，
50V，100ms）。ESD 二极管设计用于电路外 ESD 保护（即在器件被焊接到 PCB 上之前的组装、测试和贮存阶
段）。在ESD 事件中，ESD 信号通过 ESD 导流二极管传递给吸收电路（列为 ESD 电源电路）。ESD 吸收电路
将电源钳制在一个安全的水平。
尽管这种行为对于电路外保护来说是必要的，但如果在电路内激活，则会导致过流和损坏。瞬态电压抑制器
(TVS) 可用于防止电路内 ESD 事件过程中因打开 ESD 吸收电路而导致的损坏。使用适当的限流电阻和TVS 二极
管则允许使用器件ESD 二极管来防止EOS 事件。
TLV674x 系列在所有引脚上均整合了内部静电放电 (ESD) 保护电路，如上所示。只要电流如节 7.1 中所述限制为
10mA，这些 ESD 保护二极管还能提供电路内的输入过驱保护。图 8-3 展示了如何通过将串联输入电阻器添加到
被驱动的输入端来限制输入电流。这个被添加的电阻器会增加放大器输入上的热噪声，而在噪声敏感应用中需要
将它的值保持在最小水平上。
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V+
IOVERLOAD
10-mA max
VOUT
Device
VIN
5 kW
图8-3. 输入电流保护
8.3.6 典型规格与分布
设计人员经常会对放大器的典型规格提出质疑，以便设计出更稳健的电路。工艺技术和制造过程上存在自然差
异，因此放大器的每种规格都与理想值存在一定的偏差，例如放大器的输入失调电压。这些偏差通常遵循高斯
（“钟形曲线”）或正态 分布，即使节 7.6 中没有最小值或最大值规格，电路设计人员也可以利用该信息来确定
其系统的限值空间。
0.00312% 0.13185%
0.13185% 0.00312%
0.00002%
0.00002%
2.145% 13.59% 34.13% 34.13% 13.59% 2.145%
1
1 1 1 1 1 1 1 1
1
1
1
ꢀ-61 ꢀ-51 ꢀ-41 ꢀ-31 ꢀ-21 ꢀ-1
ꢀ+1 ꢀ+21 ꢀ+31 ꢀ+41 ꢀ+51 ꢀ+61
ꢀ
图8-4. 理想的高斯分布
图8-4 展示了一个分布示例，其中µ 或mu 是分布的平均值，而σ或sigma 是系统的标准偏差。对于表现出这种
分布的规格，可以预期所有器件中大约三分之二 (68.26%) 器件的值落在平均值的标准差或 1σ 内（µ–σ 至
µ+σ）。
节 7.6 的典型值列中列出的值以不同的方式表示，具体取决于规格。根据一般的经验法则，如果规格本身具有非
零平均值（例如增益带宽），那么典型值等于平均值 (µ)。然而，如果规格的平均值本身接近于零（例如输入失调
电压），那么典型值等于均值加上一个标准偏差(µ + σ)，这样才能最为准确地表示典型值。
您可以使用此图来计算器件中某个规格的近似概率；例如，对于 TLV6742，典型的输入电压失调值为 150µV，因
此所有TLV6742 器件中有68.2% 的器件预计具有–150µV 至150µV 的失调电压。
在最小值或最大值列中具有值的规格由TI 确保，超过这些限值的器件将从生产材料中剔除。例如，TLV6742 器件
在 25°C 条件下的最大失调电压为 1.0mV，尽管这相当于约 5σ（约为 170 万个器件中有 1 个器件，可能性微乎
其微），但TI 确保任何失调电压大于1.0mV 的器件都将从生产材料中剔除。
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对于最小值或最大值列中没有值的规格，可考虑为应用选择 1 σ 值的足够限值空间，并使用该值来设计最差情况
下的电路。例如，6σ 值相当于约 5 亿个器件中有 1 个器件，这种情况极不可能发生，可以作为一个宽限值空间
选项来设计系统。在这种情况下，TLV6742 在温漂上没有最大值和最小值，但根据 图 7-40 和节 7.6 中 0.2µV/°C
的典型值，可以计算出温漂的 6σ 值约为 1.0µV/°C。在针对最坏情况的系统条件进行设计时，可以使用该值来估
计整个温度范围内的最坏失调电压，而不用知道实际的最小值或最大值。
然而，随着时间的推移，工艺差异和调整会改变典型的平均值和标准偏差，除非最小值或最大值规格列中给出了
值，否则TI 无法保证器件的性能。此信息应该只能用于估算器件的性能。
8.3.7 关断功能
TLV674xS 器件具有 SHDN 引脚，可禁用运算放大器，将其置于低功耗待机模式。在该模式下，运算放大器消耗
的电流通常低于 1µA。SHDN 引脚为低电平有效，这意味着当 SHDN 引脚的输入为有效逻辑低电平时启用关断模
式。
SHDN 引脚以运算放大器的负电源电压为基准。关断功能的阈值为负电源轨以上800mV 左右（典型值）。开关阈
值中包含了迟滞，以确保顺畅的开关特性。为了确保最佳的关断行为，应通过有效逻辑信号驱动 SHDN 引脚。有
效逻辑低电平被定义为 V– 和 V– + 0.2V 之间的电压。有效逻辑高电平被定义为 V– + 1.2 V 和 V+ 之间的电
压。关断引脚必须连接到有效的高电压或低电压或者被驱动，而不是处于开路状态。没有用于启用放大器的内部
上拉电阻。
SHDN 引脚为高阻抗 CMOS 输入。双通道运算放大器版本是独立控制的，而四通道运算放大器版本是采用逻辑输
入成对控制的。对于电池供电的应用，这种特性可用于大幅降低平均电流并延长电池使用寿命。所有通道全部关
断时，启用时间为 15µs；禁用时间为 3µs。禁用时，输出呈现高阻抗状态。该架构支持将 TLV674xS 作为门控放
大器使用（或将器件输出复用到公共模拟输出总线上）。关断时间 (tOFF) 取决于负载条件，并随负载电阻的增加
而增加。为了确保在特定的关断时间内关断（禁用），指定的 10kΩ 负载需加载到中间电源 (VS/2)。如果在没有
负载的情况下使用TLV674xS，则所需的关断时间会显著增加。
8.3.8 带外露散热焊盘的封装
TLV674x 系列采用具有外露散热焊盘的 WSON-8 (DSG) 封装。在封装内部，使用导电化合物将芯片连接到该散
热焊盘。因此，当使用带有外露散热焊盘的封装时，散热焊盘必须连接到 V– 或保持悬空。不可将散热焊盘连接
到V–之外的电势上，否则无法保证器件的性能。
8.4 器件功能模式
TLV674x 系列具有单功能模式。只要电源电压介于 1.7V (±0.85V) 和 5.5V (±2.75V) 之间，TLV6742 和 TLV6744
就会上电。只要电源电压介于2.25V (±1.125V) 和5.5V (±2.75V) 之间，TLV6741 就会上电。
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9 应用和实现
备注
以下应用部分中的信息不属于 TI 组件规范，TI 不担保其准确性和完整性。TI 的客户应负责确定各元件
是否适用于其应用。客户应验证并测试其设计实现，以确认系统功能。
9.1 应用信息
TLV674x 系列具有 10MHz 带宽和 4.5V/µs 压摆率，每个通道的电源电流仅为 890µA (TLV6741)、990µA
(TLV6742/4)，从而能够以超低的功耗提供良好的交流性能。对于直流应用，该系列在 10kHz 下具有 3.5nV/vHz
(TLV6742/4)、3.7nV/vHz (TLV6741) 的超低输入噪声电压，并且具有低输入偏置电流和 0.15mV 的典型输入失调
电压，从而提供良好的性能。
9.2 具有语音滤波器的单电源驻极体麦克风前置放大器
驻极体麦克风因尺寸小巧、成本低廉，且具有相对较好的信噪比 (SNR)，通常用于便携式电子产品。TLV674x 系
列封装尺寸小、运行电压低，具有优异的交流性能，因此是驻极体麦克风前置放大器电路的绝佳选择。图 9-1 中
所示电路是用于驻极体麦克风的单电源前置放大器电路，其中突出了TLV6741 器件。
3V
3V
R1
200 kꢀ
RBIAS
2.2 kꢀ
3V
Electret
Microphone
+
TLV6741
VOUT
CIN
68 nF
R2
200 kꢀ
RF 10 kꢀ
RG
78.7 ꢀ
CF 3.3 nF
CG
10 µF
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图9-1. 麦克风前置放大器
9.2.1 设计要求
设计要求如下：
• 电源电压：3V
• 输入：7.93mVRMS（–38dB SPL 麦克风为0.63Pa）
• 输出：1 VRMS
• 带宽：300 Hz 至3 kHz
9.2.2 详细设计流程
定义VOUT 与交流输入信号之间关系的传递函数如方程式1 所示：
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≈
’
÷
◊
R
F
V
= V
ì 1+
∆
OUT
IN _ AC
R
«
G
(1)
可根据预期的输入信号电平和所需的输出电平计算所需的增益，如方程式2 所示：
VOUT
1VRMS
V
V
GOPA
=
=
=126
VIN _ AC 7.93mVRMS
(2)
选择标准10kΩ反馈电阻器并计算RG。
RF
10kW
V
126 -1
V
RG =
=
= 80W ç 78.7W (closest standard value)
GOPA -1
(3)
为了将所需通带的衰减从 300Hz 最小化至 3kHz，将所需带宽外部的截止频率上限 (fH) 和截止频率下限 (fL) 设置
为：
fL = 200Hz
(4)
和
fH = 5kHz
(5)
选择CG，从而根据方程式6 设置fL 截止频率：
1
1
CG =
=
= 10.11mF ç10mF
2ìp ì RG ì fL 2ìp ì 78.7Wì 200Hz
(6)
(7)
选择CF，从而根据方程式7 设置fH 截止频率：
1
1
CF =
=
= 3.18nF ç 3.3nF (Standard Value)
2ì
p
ì RF ì fH 2ì
p
ì10kWì5kHz
输入信号截止频率应该设置得足够低，使低频声波仍然能够通过。因此选择CIN，从而根据方程式8 实现30Hz 截
止频率(fIN)：
1
1
CIN =
=
= 53nF ç 68nF (Standard Value)
2ì
p
ì(R || R2 )ì fIN 2ì
p
ì100kWì30Hz
1
(8)
图 9-2 展示了测得的麦克风前置放大器电路传递函数，图 9-3 展示了测得的麦克风前置放大器电路 THD+N 性
能。
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9.2.3 应用曲线
50
40
30
20
10
0
0
œ20
œ40
œ60
œ80
œ10
20
200
2000
Frequency (Hz)
20000
0.005
0.05
0.5
5
RMS Output Voltage (V)
C039
C040
图9-2. 增益与频率的关系
图9-3. THD+N 与RMS 输出电压间的关系
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10 电源相关建议
TLV6742 和 TLV6744 器件的额定工作电压范围是 1.7V 至 5.5V（±0.85V 至 ±2.75V）。TLV6741 器件的额定工
作电压范围是2.25V 至5.5V（±1.125V 至±2.75V）。TLV674x 系列的许多规格适用于–40°C 至125°C。
CAUTION
电源电压超过7V 可能会对器件造成永久损坏（请参阅节7.1）。
将 0.1µF 旁路电容器置于电源引脚附近，以减少从高噪声电源或高阻抗电源中耦合进来的误差。有关旁路电容器
放置的更多详细信息，请参阅节11.1。
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11 布局
11.1 布局指南
为了实现器件的理想运行性能，应使用良好的PCB 布局规范，包括：
• 噪声可通过整个电路的电源引脚以及运算放大器传入模拟电路。旁路电容用于通过为局部模拟电路提供低阻抗
电源，以降低耦合噪声。
– 在每个电源引脚和接地端之间接入低等效串联电阻(ESR) 0.1µF 陶瓷旁路电容，并尽量靠近器件放置。针
对单电源应用，V+ 与接地端之间可以接入单个旁路电容器。
• 将电路的模拟和数字部分单独接地是最简单和最有效的噪声抑制方法之一。多层PCB 上的一层或多层通常专
门用于作为接地平面。接地层有助于散热和降低EMI 噪声拾取。确保对数字接地和模拟接地进行物理隔离，同
时应注意接地电流。
• 为了减少寄生耦合，请让输入走线尽可能远离电源或输出走线。如果这些走线不能保持分离状态，让敏感走线
与有噪声的走线垂直相交比平行相交好得多。
• 外部组件的位置应尽量靠近器件。如图11-1 中所示，使RF 和RG 接近反相输入可尽可能减小寄生电容。
• 尽可能缩短输入走线。切记：输入走线是电路中最敏感的部分。
• 考虑在关键走线周围设定驱动型低阻抗保护环。这样可显著减少附近走线在不同电势下产生的漏电流。
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11.2 布局示例
GND
GND
OUTPUT
V-
GND
图11-1. 同相配置的运算放大器电路板布局
V-
C3
INPUT
OUTPUT
U1
TLV6741
2
1
3
R3
+
4
œ
C4
C2
V+
R1
C1
R2
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图11-2. 用于布局示例的电路原理图
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GND
GND
GND
V+
INPUT A
OUTPUT B
V-
GND
GND
GND
图11-3. VSSOP-8 (DGK) 封装的示例布局
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12 器件和文档支持
12.1 文档支持
12.1.1 相关文档
相关文档如下：
• QFN/SON PCB 连接。
• Quad Flatpack No-Lead 逻辑封装。
• 运算放大器的EMI 抑制比。
12.2 接收文档更新通知
要接收文档更新通知，请导航至 ti.com 上的器件产品文件夹。点击订阅更新 进行注册，即可每周接收产品信息更
改摘要。有关更改的详细信息，请查看任何已修订文档中包含的修订历史记录。
12.3 支持资源
TI E2E™ 支持论坛是工程师的重要参考资料，可直接从专家获得快速、经过验证的解答和设计帮助。搜索现有解
答或提出自己的问题可获得所需的快速设计帮助。
链接的内容由各个贡献者“按原样”提供。这些内容并不构成 TI 技术规范，并且不一定反映 TI 的观点；请参阅
TI 的《使用条款》。
12.4 商标
TI E2E™ is a trademark of Texas Instruments.
蓝牙® is a registered trademark of Bluetooth SIG, Inc.
所有商标均为其各自所有者的财产。
12.5 Electrostatic Discharge Caution
This integrated circuit can be damaged by ESD. Texas Instruments recommends that all integrated circuits be handled
with appropriate precautions. Failure to observe proper handling and installation procedures can cause damage.
ESD damage can range from subtle performance degradation to complete device failure. Precision integrated circuits may
be more susceptible to damage because very small parametric changes could cause the device not to meet its published
specifications.
12.6 术语表
TI 术语表
本术语表列出并解释了术语、首字母缩略词和定义。
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13 机械、封装和可订购信息
下述页面包含机械、封装和订购信息。这些信息是指定器件可用的最新数据。数据如有变更，恕不另行通知，且
不会对此文档进行修订。有关此数据表的浏览器版本，请查阅左侧的导航栏。
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重要声明和免责声明
TI 提供技术和可靠性数据（包括数据表）、设计资源（包括参考设计）、应用或其他设计建议、网络工具、安全信息和其他资源，不保证没
有瑕疵且不做出任何明示或暗示的担保，包括但不限于对适销性、某特定用途方面的适用性或不侵犯任何第三方知识产权的暗示担保。
这些资源可供使用TI 产品进行设计的熟练开发人员使用。您将自行承担以下全部责任：(1) 针对您的应用选择合适的TI 产品，(2) 设计、验
证并测试您的应用，(3) 确保您的应用满足相应标准以及任何其他安全、安保或其他要求。这些资源如有变更，恕不另行通知。TI 授权您仅可
将这些资源用于研发本资源所述的TI 产品的应用。严禁对这些资源进行其他复制或展示。您无权使用任何其他TI 知识产权或任何第三方知
识产权。您应全额赔偿因在这些资源的使用中对TI 及其代表造成的任何索赔、损害、成本、损失和债务，TI 对此概不负责。
TI 提供的产品受TI 的销售条款(https:www.ti.com/legal/termsofsale.html) 或ti.com 上其他适用条款/TI 产品随附的其他适用条款的约束。TI
提供这些资源并不会扩展或以其他方式更改TI 针对TI 产品发布的适用的担保或担保免责声明。重要声明
邮寄地址：Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
Copyright © 2021，德州仪器(TI) 公司
PACKAGE OPTION ADDENDUM
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9-Sep-2021
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
TLV6741DCKR
TLV6741DCKT
TLV6742IDDFR
TLV6742IDGKR
TLV6742IDR
ACTIVE
ACTIVE
SC70
SC70
DCK
DCK
DDF
DGK
D
5
5
3000 RoHS & Green
250 RoHS & Green
NIPDAU
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-1-260C-UNLIM
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
Level-1-260C-UNLIM
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
18E
NIPDAU
NIPDAU
SN
18E
ACTIVE SOT-23-THIN
8
3000 RoHS & Green
2500 RoHS & Green
2500 RoHS & Green
3000 RoHS & Green
2000 RoHS & Green
3000 RoHS & Green
T42D
2H8T
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
VSSOP
SOIC
8
8
NIPDAU
NIPDAU
NIPDAU
NIPDAUAG
T6742D
D42S
TLV6742IDSGR
TLV6742IPWR
TLV6742SIRUGR
WSON
TSSOP
X2QFN
DSG
PW
8
8
T6742P
HHF
RUG
10
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
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9-Sep-2021
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
Addendum-Page 2
PACKAGE MATERIALS INFORMATION
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17-Apr-2023
TAPE AND REEL INFORMATION
REEL DIMENSIONS
TAPE DIMENSIONS
K0
P1
W
B0
Reel
Diameter
Cavity
A0
A0 Dimension designed to accommodate the component width
B0 Dimension designed to accommodate the component length
K0 Dimension designed to accommodate the component thickness
Overall width of the carrier tape
W
P1 Pitch between successive cavity centers
Reel Width (W1)
QUADRANT ASSIGNMENTS FOR PIN 1 ORIENTATION IN TAPE
Sprocket Holes
Q1 Q2
Q3 Q4
Q1 Q2
Q3 Q4
User Direction of Feed
Pocket Quadrants
*All dimensions are nominal
Device
Package Package Pins
Type Drawing
SPQ
Reel
Reel
A0
B0
K0
P1
W
Pin1
Diameter Width (mm) (mm) (mm) (mm) (mm) Quadrant
(mm) W1 (mm)
TLV6741DCKR
TLV6741DCKT
TLV6742IDDFR
SC70
SC70
DCK
DCK
DDF
5
5
8
3000
250
178.0
178.0
180.0
9.0
9.0
8.4
2.4
2.4
3.2
2.5
2.5
3.2
1.2
1.2
1.4
4.0
4.0
4.0
8.0
8.0
8.0
Q3
Q3
Q3
SOT-23-
THIN
3000
TLV6742IDGKR
TLV6742IDR
VSSOP
SOIC
DGK
D
8
8
2500
2500
3000
2000
3000
330.0
330.0
180.0
330.0
178.0
12.4
12.4
8.4
5.3
6.4
3.4
5.2
1.4
2.1
8.0
8.0
4.0
8.0
4.0
12.0
12.0
8.0
Q1
Q1
Q2
Q1
Q1
TLV6742IDSGR
TLV6742IPWR
TLV6742SIRUGR
WSON
TSSOP
X2QFN
DSG
PW
8
2.3
2.3
1.15
1.6
8
12.4
8.4
7.0
3.6
12.0
8.0
RUG
10
1.75
2.25
0.56
Pack Materials-Page 1
PACKAGE MATERIALS INFORMATION
www.ti.com
17-Apr-2023
TAPE AND REEL BOX DIMENSIONS
Width (mm)
H
W
L
*All dimensions are nominal
Device
Package Type Package Drawing Pins
SPQ
Length (mm) Width (mm) Height (mm)
TLV6741DCKR
TLV6741DCKT
TLV6742IDDFR
TLV6742IDGKR
TLV6742IDR
SC70
SC70
DCK
DCK
DDF
DGK
D
5
5
3000
250
190.0
190.0
210.0
366.0
356.0
210.0
356.0
205.0
190.0
190.0
185.0
364.0
356.0
185.0
356.0
200.0
30.0
30.0
35.0
50.0
35.0
35.0
35.0
33.0
SOT-23-THIN
VSSOP
SOIC
8
3000
2500
2500
3000
2000
3000
8
8
TLV6742IDSGR
TLV6742IPWR
TLV6742SIRUGR
WSON
DSG
PW
8
TSSOP
X2QFN
8
RUG
10
Pack Materials-Page 2
PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
GENERIC PACKAGE VIEW
DSG 8
2 x 2, 0.5 mm pitch
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
This image is a representation of the package family, actual package may vary.
Refer to the product data sheet for package details.
4224783/A
www.ti.com
PACKAGE OUTLINE
DSG0008A
WSON - 0.8 mm max height
SCALE 5.500
PLASTIC SMALL OUTLINE - NO LEAD
2.1
1.9
B
A
0.32
0.18
PIN 1 INDEX AREA
2.1
1.9
0.4
0.2
ALTERNATIVE TERMINAL SHAPE
TYPICAL
0.8
0.7
C
SEATING PLANE
0.05
0.00
SIDE WALL
0.08 C
METAL THICKNESS
DIM A
OPTION 1
0.1
OPTION 2
0.2
EXPOSED
THERMAL PAD
(DIM A) TYP
0.9 0.1
5
4
6X 0.5
2X
1.5
9
1.6 0.1
8
1
0.32
0.18
PIN 1 ID
(45 X 0.25)
8X
0.4
0.2
8X
0.1
C A B
C
0.05
4218900/E 08/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. The package thermal pad must be soldered to the printed circuit board for thermal and mechanical performance.
www.ti.com
EXAMPLE BOARD LAYOUT
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
(0.9)
(
0.2) VIA
8X (0.5)
TYP
1
8
8X (0.25)
(0.55)
SYMM
9
(1.6)
6X (0.5)
5
4
SYMM
(1.9)
(R0.05) TYP
LAND PATTERN EXAMPLE
SCALE:20X
0.07 MIN
ALL AROUND
0.07 MAX
ALL AROUND
SOLDER MASK
OPENING
METAL
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4218900/E 08/2022
NOTES: (continued)
4. This package is designed to be soldered to a thermal pad on the board. For more information, see Texas Instruments literature
number SLUA271 (www.ti.com/lit/slua271).
5. Vias are optional depending on application, refer to device data sheet. If any vias are implemented, refer to their locations shown
on this view. It is recommended that vias under paste be filled, plugged or tented.
www.ti.com
EXAMPLE STENCIL DESIGN
DSG0008A
WSON - 0.8 mm max height
PLASTIC SMALL OUTLINE - NO LEAD
8X (0.5)
METAL
8
SYMM
1
8X (0.25)
(0.45)
SYMM
9
(0.7)
6X (0.5)
5
4
(R0.05) TYP
(0.9)
(1.9)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
EXPOSED PAD 9:
87% PRINTED SOLDER COVERAGE BY AREA UNDER PACKAGE
SCALE:25X
4218900/E 08/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
www.ti.com
PACKAGE OUTLINE
PW0008A
TSSOP - 1.2 mm max height
S
C
A
L
E
2
.
8
0
0
SMALL OUTLINE PACKAGE
C
6.6
6.2
SEATING PLANE
TYP
PIN 1 ID
AREA
A
0.1 C
6X 0.65
8
5
1
3.1
2.9
NOTE 3
2X
1.95
4
0.30
0.19
8X
4.5
4.3
1.2 MAX
B
0.1
C A
B
NOTE 4
(0.15) TYP
SEE DETAIL A
0.25
GAGE PLANE
0.15
0.05
0.75
0.50
0 - 8
DETAIL A
TYPICAL
4221848/A 02/2015
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
4. This dimension does not include interlead flash. Interlead flash shall not exceed 0.25 mm per side.
5. Reference JEDEC registration MO-153, variation AA.
www.ti.com
EXAMPLE BOARD LAYOUT
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
8X (0.45)
(R0.05)
1
4
TYP
8
SYMM
6X (0.65)
5
(5.8)
LAND PATTERN EXAMPLE
SCALE:10X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
0.05 MAX
ALL AROUND
0.05 MIN
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
NOT TO SCALE
4221848/A 02/2015
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
PW0008A
TSSOP - 1.2 mm max height
SMALL OUTLINE PACKAGE
8X (1.5)
SYMM
(R0.05) TYP
8X (0.45)
1
4
8
SYMM
6X (0.65)
5
(5.8)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:10X
4221848/A 02/2015
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DCK0005A
SOT - 1.1 max height
S
C
A
L
E
5
.
6
0
0
SMALL OUTLINE TRANSISTOR
C
2.4
1.8
0.1 C
1.4
1.1
B
1.1 MAX
A
PIN 1
INDEX AREA
1
2
5
NOTE 4
(0.15)
(0.1)
2X 0.65
1.3
2.15
1.85
1.3
4
3
0.33
5X
0.23
0.1
0.0
(0.9)
TYP
0.1
C A B
0.15
0.22
0.08
GAGE PLANE
TYP
0.46
0.26
8
0
TYP
TYP
SEATING PLANE
4214834/C 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-203.
4. Support pin may differ or may not be present.
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EXAMPLE BOARD LAYOUT
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X (0.65)
4
(R0.05) TYP
(2.2)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:18X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214834/C 03/2023
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
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EXAMPLE STENCIL DESIGN
DCK0005A
SOT - 1.1 max height
SMALL OUTLINE TRANSISTOR
PKG
5X (0.95)
1
5
5X (0.4)
SYMM
(1.3)
2
3
2X(0.65)
4
(R0.05) TYP
(2.2)
SOLDER PASTE EXAMPLE
BASED ON 0.125 THICK STENCIL
SCALE:18X
4214834/C 03/2023
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
www.ti.com
PACKAGE OUTLINE
DDF0008A
SOT-23 - 1.1 mm max height
S
C
A
L
E
4
.
0
0
0
PLASTIC SMALL OUTLINE
C
2.95
2.65
SEATING PLANE
TYP
PIN 1 ID
AREA
0.1 C
A
6X 0.65
8
1
2.95
2.85
NOTE 3
2X
1.95
4
5
0.38
0.22
8X
0.1
C A B
1.65
1.55
B
1.1 MAX
0.20
0.08
TYP
SEE DETAIL A
0.25
GAGE PLANE
0.1
0.0
0 - 8
0.6
0.3
DETAIL A
TYPICAL
4222047/C 10/2022
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.15 mm per side.
www.ti.com
EXAMPLE BOARD LAYOUT
DDF0008A
SOT-23 - 1.1 mm max height
PLASTIC SMALL OUTLINE
8X (1.05)
SYMM
1
8
8X (0.45)
SYMM
6X (0.65)
5
4
(R0.05)
TYP
(2.6)
LAND PATTERN EXAMPLE
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4222047/C 10/2022
NOTES: (continued)
4. Publication IPC-7351 may have alternate designs.
5. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
www.ti.com
EXAMPLE STENCIL DESIGN
DDF0008A
SOT-23 - 1.1 mm max height
PLASTIC SMALL OUTLINE
8X (1.05)
SYMM
(R0.05) TYP
8
1
8X (0.45)
SYMM
6X (0.65)
5
4
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4222047/C 10/2022
NOTES: (continued)
6. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
7. Board assembly site may have different recommendations for stencil design.
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邮寄地址：Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
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相关型号：
TLV6741DCKR
Single, 5.5-V, 10-MHz, low noise (4.6-nV/√Hz) operational amplifier | DCK | 5 | -40 to 125Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6741DCKT
Single, 5.5-V, 10-MHz, low noise (4.6-nV/√Hz) operational amplifier | DCK | 5 | -40 to 125Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6741_V04
TLV6741, TLV6742, TLV6744 10-MHz, Low Broadband Noise, RRO, Operational AmplifierWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6741_V05
TLV6741, TLV6742, TLV6744 10-MHz, Low Broadband Noise, RRO, Operational AmplifierWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6741_V06
TLV6741, TLV6742, TLV6744 10-MHz, Low Broadband Noise, RRO, Operational AmplifierWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6742
双路、5.5V、10MHz、低噪声 (4.6nV/√Hz) 运算放大器Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6742IDDFR
TLV6741, TLV6742, TLV6744 10-MHz, Low Broadband Noise, RRO, Operational AmplifierWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6742IDGKR
TLV6741, TLV6742, TLV6744 10-MHz, Low Broadband Noise, RRO, Operational AmplifierWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6742IDR
Dual, 5.5-V, 10-MHz, low noise (4.6-nV/√Hz) operational amplifier | D | 8 | -40 to 125Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6742IDSGR
Dual, 5.5-V, 10-MHz, low noise (4.6-nV/√Hz) operational amplifier | DSG | 8 | -40 to 125Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6742IPWR
Dual, 5.5-V, 10-MHz, low noise (4.6-nV/√Hz) operational amplifier | PW | 8 | -40 to 125Warning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
TLV6742SIRUGR
TLV6741, TLV6742, TLV6744 10-MHz, Low Broadband Noise, RRO, Operational AmplifierWarning: Undefined variable $rtag in /www/wwwroot/website_ic37/www.icpdf.com/pdf/pdf/index.php on line 217
-
TI
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