TLV171IDBVR [TI]
适用于成本敏感型应用的单路、36V、3MHz、低功耗运算放大器 | DBV | 5 | -40 to 125;
| 型号： | TLV171IDBVR |
| 厂家： | 
TEXAS INSTRUMENTS |
| 描述： | 适用于成本敏感型应用的单路、36V、3MHz、低功耗运算放大器 | DBV | 5 | -40 to 125 放大器 光电二极管 运算放大器 |
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TLV171, TLV2171, TLV4171
ZHCSFF9 –SEPTEMBER 2016
TLVx171
面向成本敏感型系统的 36V 单通道电源、低功耗运算放大器
1 特性
3 说明
1
•
•
•
•
•
•
•
•
•
•
•
电源电压范围：2.7V 至 36V，±1.35V 至 ±18V
该 36V TLVx171 系列为成本受限的工业和个人电子产
品系统提供一种低功耗选项，此类系统需要使用一个抗
电磁干扰 (EMI) 的低噪声、单通道电源运算放大器，
其工作电压范围为 2.7V (±1.35V) 至 36V (±18V)。单
通道 TLV171、双通道 TLV2171 和四通道 TLV4171
可为电源提供低偏移、漂移和静态电流，同时兼顾高带
宽特性。该系列器件采用多种适用于空间受限系统的微
型封装，各种封装的技术规范相同，能够最大程度提升
设计灵活性。
低噪声：在 1 kHz 时为 16 nV/√Hz
低零漂：±1μV/°C（典型值）
电磁干扰 (EMI) 滤波器和内部射频 (RF)
输入范围包括负电源
单位增益稳定：200pF 容性负载
轨至轨输出
增益带宽：3MHz
低静态电流：每个放大器 525µA
高共模抑制：105dB（典型值）
低偏置电流：10pA
与多数仅在单一电源电压下额定运行的运算放大器不
同，TLVx171 系列的额定运行电压范围为 2.7V 至
36V。超过电源轨的输入信号不会导致相位反转。
TLVx171 系列在容性负载高达 200pF 时可保持稳定。
输入信号可在负电源轨以下 100mV 到正电源轨以上
2V 范围内保持正常运行。此类器件可在高于正电源轨
电压 100mV 的满轨到轨输入电压下运行，但在正电源
轨电压 ±2V 下运行时，性能会有所下降。
2 应用
•
•
•
•
•
•
•
•
•
传感器
点钞机
AC-DC 转换器
电源模块
逆变器
TLVx171 运算放大器系列额定运行温度范围为 -40°C
至 +125°C。
测试设备
电池供电的仪器
薄膜晶体管 (TFT) - 液晶显示屏 (LCD) 驱动电路
有源滤波器
器件信息(1)
封装
器件型号
TLV171
封装尺寸（标称值）
4.90mm x 3.91mm
2.90mm × 1.60mm
4.90mm x 3.91mm
3.00mm × 3.00mm
8.65mm x 3.91mm
SOIC (8)
SOT-23 (5)
SOIC (8)
TLV2171
TLV4171
VSSOP (8)
SOIC (14)
薄型小外形尺寸封装
(TSSOP) (14)
5.00mm x 4.40mm
(1) 如需了解所有可用封装，请参阅产品说明书末尾的可订购产品
附录。
失调电压与共模电压间的关系
失调电压与电源间的关系
1
An IMPORTANT NOTICE at the end of this data sheet addresses availability, warranty, changes, use in safety-critical applications,
intellectual property matters and other important disclaimers. PRODUCTION DATA.
English Data Sheet: SBOS783
TLV171, TLV2171, TLV4171
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目录
7.4 器件功能模式........................................................... 19
应用和实现............................................................. 20
8.1 应用信息.................................................................. 20
8.2 典型应用.................................................................. 20
电源相关建议 ......................................................... 22
1
2
3
4
5
6
特性.......................................................................... 1
应用.......................................................................... 1
说明.......................................................................... 1
修订历史记录 ........................................................... 2
引脚配置和功能........................................................ 3
技术规格................................................................... 5
6.1 绝对最大额定值......................................................... 5
6.2 ESD 额定值............................................................... 5
6.3 建议的工作条件......................................................... 5
6.4 热性能信息：TLV171................................................ 6
6.5 热性能信息：TLV2171 .............................................. 6
6.6 热性能信息：TLV4171 .............................................. 6
6.7 电气特性.................................................................... 7
6.8 典型特性.................................................................... 9
详细 说明................................................................ 15
7.1 概述......................................................................... 15
7.2 功能框图.................................................................. 15
7.3 特性 说明................................................................. 15
8
9
10 布局 ....................................................................... 22
10.1 布局准则................................................................ 22
10.2 布局示例................................................................ 23
11 器件和文档支持 ..................................................... 24
11.1 器件支持................................................................ 24
11.2 文档支持................................................................ 25
11.3 相关链接................................................................ 25
11.4 接收文档更新通知 ................................................. 25
11.5 社区资源................................................................ 25
11.6 商标....................................................................... 25
11.7 静电放电警告......................................................... 25
11.8 Glossary................................................................ 25
12 机械、封装和可订购信息....................................... 25
7
4 修订历史记录
日期
修订版本
注意
2016 年 9 月
*
初始发行版。
2
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TLV171, TLV2171, TLV4171
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5 引脚配置和功能
TLV171：DBV 封装
TLV171：D 封装
5 引脚 SOT-23
俯视图
8 引脚 SOIC
俯视图
NC(1)
-IN
+IN
V-
1
2
3
4
8
7
6
5
NC(1)
V+
V+
OUT
V-
1
5
4
2
3
-IN
+IN
OUT
NC(1)
引脚功能：TLV171
引脚
TLV171
I/O
说明
名称
DBV
4
D
2
3
IN–
IN+
NC(1)
OUT
V+
I
负（反相）输入
3
I
正（同相）输入
无内部连接（可以悬空）
输出
—
1
1、5、8
—
O
—
—
6
7
4
5
正电源（最高）
负电源（最低）
V–
2
(1) NC 表示无内部连接。
TLV2171：D 和 DGK 封装
8 引脚 SOIC 和 VSSOP
俯视图
OUT A
-IN A
+IN A
V-
1
2
3
4
8
7
6
5
V+
OUT B
-IN B
+IN B
引脚功能：TLV2171
引脚
TLV2171
I/O
说明
名称
D
2
6
3
5
1
7
4
8
DGK
–IN A
–IN B
+IN A
+IN B
OUT A
OUT B
V–
2
6
3
5
1
7
4
8
I
I
反相输入，通道 A
反相输入，通道 B
同相输入，通道 A
同相输入，通道 B
输出，通道 A
I
I
O
O
—
—
输出，通道 B
负电源（最低）
正电源（最高）
V+
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3
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TLV4171：D 和 PW 封装
14 引脚 SOIC 和 TSSOP
俯视图
OUT A
-IN A
+IN A
V+
1
2
3
4
5
6
7
14 OUT D
13 -IN D
12 +IN D
11 V-
+IN B
-IN B
OUT B
10 +IN C
9
8
-IN C
OUT C
引脚功能：TLV4171
引脚
I/O
说明
名称
D
2
PW
2
–IN A
+IN A
–IN B
+IN B
–IN C
+IN C
–IN D
+IN D
OUT A
OUT B
OUT C
OUT D
V–
I
I
反相输入，通道 A
同相输入，通道 A
反相输入，通道 B
同相输入，通道 B
反相输入，通道 C
同相输入，通道 C
反相输入，通道 D
同相输入，通道 D
输出，通道 A
3
3
6
6
I
5
5
I
9
9
I
10
13
12
1
10
13
12
1
I
I
I
O
O
O
O
—
—
7
7
输出，通道 B
8
8
输出，通道 C
14
11
4
14
11
4
输出，通道 D
负电源（最低）
正电源（最高）
V+
4
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6 技术规格
6.1 绝对最大额定值
在自然通风温度范围内测得，除非另有说明。(1)
最小值
-20
最大值
20
单位
V
电源电压，V+ 至 V−
电压
信号输入引脚
(V−) − 0.5
-10
(V+) + 0.5
10
信号输入引脚
输出短路(2)
mA
电流
连续
工作温度，TA
-55
-65
150
150
150
温度
结温，TJ
°C
贮存温度，Tstg
(1) 超出绝对最大额定值下所列值的应力可能会对器件造成永久损坏。这些仅为在应力额定值下的工作情况，对于额定值下器件的功能性操作
以及在超出建议的工作条件下的任何其它操作，在此并未说明。长时间运行在最大绝对额定条件下会影响器件可靠性。
(2) 对地短路，每个封装对应一个放大器。
6.2 ESD 额定值
值
单位
人体放电模型 (HBM)，符合 ANSI/ESDA/JEDEC JS-001(1)
充电器件模型 (CDM)，符合 JEDEC 规范 JESD22-C101(2)
±4000
±750
V(ESD)
静电放电
V
(1) JEDEC 文档 JEP155 规定：500V HBM 能够在标准 ESD 控制流程下安全生产。
(2) JEDEC 文档 JEP157 规定：250V CDM 能够在标准 ESD 控制流程下安全生产。
6.3 建议的工作条件
在自然通风温度范围内测得（除非另有说明）
最小值
2.7
标称值
最大值
36
单位
单通道电源
电源电压 (V+ - V–)
V
双通道电源
±1.35
-40
±18
额定温度范围
+125
°C
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6.4 热性能信息：TLV171
TLV171
热指标(1)
D (SOIC)
8 引脚
149.5
97.9
DBV (SOT-23)
5 引脚
245.8
133.9
83.6
单位
RθJA
结至环境热阻
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻
结至电路板热阻
87.7
ψJT
结至顶部的特征参数
结至电路板的特征参数
结至外壳（底部）热阻
35.5
18.2
ψJB
89.5
83.1
RθJC(bot)
—
—
(1) 有关传统和新热指标的更多信息，请参阅应用报告《半导体和 IC 封装热指标》。
6.5 热性能信息：TLV2171
TLV2171
DGK (VSSOP)
热指标(1)
D (SOIC)
8 引脚
134.3
72.1
单位
8 引脚
175.2
74.9
22.2
1.6
RθJA
结至环境热阻
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻
结至电路板热阻
60.6
ψJT
结至顶部的特征参数
结至电路板的特征参数
结至外壳（底部）热阻
18.2
ψJB
53.8
22.8
—
RθJC(bot)
—
(1) 有关传统和新热指标的更多信息，请参阅应用报告《半导体和 IC 封装热指标》。
6.6 热性能信息：TLV4171
TLV4171
热指标(1)
D (SOIC)
PW (TSSOP)
14 引脚
106.9
24.4
单位
14 引脚
93.2
51.8
49.4
13.5
42.2
—
RθJA
结至环境热阻
°C/W
°C/W
°C/W
°C/W
°C/W
°C/W
RθJC(top)
RθJB
结至外壳（顶部）热阻
结至电路板热阻
59.3
ψJT
结至顶部的特征参数
结至电路板的特征参数
结至外壳（底部）热阻
0.6
ψJB
54.3
RθJC(bot)
—
(1) 有关传统和新热指标的更多信息，请参阅应用报告《半导体和 IC 封装热指标》。
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6.7 电气特性
在 TA = 25°C，VCM = VOUT = VS/2，RL = 10kΩ 且连接至 VS/2 的条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
失调电压
TA = 25°C
0.75
±2.7
±3.0
VOS
输入失调电压
mV
TA=-40°C 至 +125°C
dVOS/dT
PSRR
输入失调电压漂移
TA = –40°C 至 +125°C
1
µV/°C
dB
输入失调电压与电源电压间的关系
VS = 4V 至 36V，TA = –40°C 至 +125°C
90
105
输入偏置电流
IB
输入偏置电流
±10
±4
pA
pA
IOS
噪声
输入失调电流
输入电压噪声
f = 0.1Hz 至 10Hz
f = 100Hz
3
27
16
µVPP
en
输入电压噪声密度
nV/√Hz
f=1kHz
输入电压
VCM
共模电压范围(1)
共模抑制比
(V–) – 0.1
94
(V+) – 2
V
VS = ±18V，(V–) – 0.1V < VCM < (V+) – 2V，
TA = –40°C 至 +125°C
CMRR
105
dB
输入阻抗
差模
共模
100 || 3
6 || 3
MΩ || pF
1012Ω || pF
开环增益
VS = 36V，
AOL
开环电压增益
(V–) + 0.35V < VO < (V+) – 0.35V，
TA = –40°C 至 +125°C
94
130
dB
频率响应
GBP
增益带宽积
压摆率
3.0
1.5
6
MHz
V/µs
SR
G = +1
到 0.1%，VS = ±18V，G = +1，10V 阶跃
tS
稳定时间
µs
µs
到 0.01%（12 位），VS = ±18V，G = +1，
10V 阶跃
10
过载恢复时间
VIN × 增益 > VS
2
THD+N
总谐波失真 + 噪声
G = +1，f = 1kHz，VO = 3VRMS
0.0002%
(1) 输入范围可超出 (V+)–2V，最高到 V+。请参阅典型特性和应用和实现部分，了解更多信息。
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电气特性 (接下页)
在 TA = 25°C，VCM = VOUT = VS/2，RL = 10kΩ 且连接至 VS/2 的条件下测得（除非另有说明）
参数
测试条件
最小值
典型值
最大值
单位
输出
正轨，VS = ±18V，RL = 10kΩ，
TA = 25°C
160
90
mV
mV
V
负轨，VS = ±18V，RL = 10kΩ，
TA = 25°C
VO
电源轨的电压输出摆幅
RL = 10kΩ，AOL ≥ 94dB，
TA = –40°C 至 +125°C
(V-)+0.35
(V+)-0.35
25
ISC
短路电流
mA
–35
CLOAD
RO
容性负载驱动
开环输出电阻
请参阅 典型特性
pF
f = 1MHz，IO = 0A
150
Ω
电源
VS
额定电压范围
2.7
36
V
IQ
静态电流（每个放大器）
IO = 0A，TA = –40°C 至 +125°C
525
695
µA
温度
额定温度范围
工作温度范围
-40
125
150
°C
°C
–55
8
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6.8 典型特性
VS = ±18V，VCM = VS/2，RLOAD = 10kΩ 且连接至 VS/2，CL = 100pF（除非另有说明）
表 1. 特征性能测量
说明
图表
图 1
失调电压分布图
失调电压与共模电压间的关系
失调电压与共模电压间的关系（前级）
输入偏置电流和输入失调电流与温度间的关系
输出电压摆幅与输出电流间的关系（最大供电电压）
CMRR 和 PSRR 与频率间的关系（以输入为参考）
0.1Hz 至 10Hz 噪声
图 2
图 3
图 4
图 5
图 6
图 7
输入电压噪声频谱密度与频率间的关系
静态电流与电源电压间的关系
开环增益和相位与频率间的关系
闭环增益与频率间的关系
图 8
图 9
图 10
图 11
开环增益与温度间的关系
图 12
开环输出阻抗与频率间的关系
小信号过冲与容性负载间的关系
无相位反转
图 13
图 14， 图 15
图 16
小信号阶跃响应 (100mV)
图 17, 图 18
图 19， 图 20
图 21
大信号阶跃响应
大信号稳定时间（10V 正阶跃）
大信号稳定时间（10V 负阶跃）
短路电流与温度间的关系
图 22
图 23
最大输出电压与频率间的关系
EMIRR IN+ 与频率间的关系
图 24
图 25
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9
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16
14
12
10
8
1000
800
600
400
200
0
6
-200
-400
-600
-800
-1000
4
2
VCM = -18.1 V
-15 -10
0
-20
-5
0
5
10
15
20
VCM (V)
Offset Voltage (mV)
显示 10 个典型单元
根据 3500 个放大器得出的分布图
图 1. 失调电压产生分布图
图 2. 失调电压与共模电压间的关系
10000
1000
100
10
10000
8000
IB+
IB-
IB
6000
IOS
4000
2000
0
-2000
-4000
-6000
-8000
-10000
Normal
Operation
IOS
VCM = +18.1V
1
0
-40 -25
0
25
50
75
100
125
15.5
16
16.5
17
17.5
18
18.5
Temperature (°C)
VCM (V)
显示 10 个典型单元
图 4. 输入偏置电流和输入失调电流与温度间的关系
图 3. 失调电压与共模电压间的关系
（前级）
18
17
16
140
120
100
80
15
14.5
-14.5
-15
60
-40°C
+25°C
+85°C
+125°C
40
-16
-17
-18
+PSRR
-PSRR
CMRR
20
0
0
2
4
6
8
10
12
14
16
1
10
100
1k
10k
100k
1M
10M
Output Current (mA)
Frequency (Hz)
图 5. 输出电压摆幅与输出电流间的关系（最大供电电压）
图 6. CMRR 和 PSRR 与频率间的关系
（以输入为参考）
10
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1000
100
10
1
1
10
100
1k
10k
100k
1M
Time (1s/div)
Frequency (Hz)
图 7. 0.1Hz 至 10Hz 噪声
图 8. 输入电压噪声频谱密度与频率间的关系
0.6
0.55
0.5
180
135
90
180
Gain
135
90
45
0
Phase
0.45
0.4
45
0.35
0.3
0
Specified Supply-Voltage Range
0.25
0
-45
-45
4
8
12
16
20
24
28
32
36
1
10
100
1k
10k
100k
1M
10M
Supply Voltage (V)
Frequency (Hz)
图 9. 静态电流与电源电压间的关系
图 10. 开环增益和相位与频率间的关系
3
2.5
2
25
20
15
10
5
VS = 2.7V
VS = 4V
VS = 36V
1.5
1
0
-5
-10
-15
G = 10
G = 1
0.5
0
G = -1
-20
-75 -50 -25
0
25
50
75
100 125 150
10k
100k
1M
10M
100M
Temperature (°C)
Frequency (Hz)
显示 5 个典型单元
图 12. 开环增益与温度间的关系
图 11. 闭环增益与频率间的关系
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11
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1M
100k
10k
1k
100
10
G = +1
+18V
ROUT
W
RL
CL
1
-18V
W
W
1m
1
10
100
1k
10k
100k
1M
10M
Frequency (Hz)
100mV 输出阶跃，RL = 10kΩ
图 13. 开环输出阻抗与频率间的关系
图 14. 小信号过冲与容性负载间的关系
18 V
-18 V
37-VPP
Sine Wave
(±18.5 V)
RF = 10kW
RI = 10kW
G = -1
+18V
ROUT
W
CL
W
-18V
W
Time (100 ms/div)
100mV 输出阶跃，RL = 10kΩ
图 15. 小信号过冲与容性负载间的关系
图 16. 无相位反转
G = +1
+18V
CL = 100pF
-18V
RL
CL
RI = 2kW RF = 2kW
+18V
CL
-18V
G = -1
Time (20ms/div)
Time (1ms/div)
RL = 10kΩ，CL = 100pF
图 18. 小信号阶跃响应 (100mV)
图 17. 小信号阶跃响应 (100mV)
12
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G = +1
+18V
-18V
RL
CL
Time (4ms/div)
Time (1ms/div)
G = –1，RL = 10kΩ，CL = 100pF
G = +1，RL = 10kΩ，CL = 100pF
图 20. 大信号阶跃响应
图 19. 大信号阶跃响应
10
8
10
8
6
6
4
4
12-Bit Settling
12-Bit Settling
2
2
0
0
-2
-4
-6
-8
-2
-4
-6
-8
-10
(±1/2LSB = ±0.024%)
(±1/2LSB = ±0.024%)
-10
0
4
8
12
16
20
24
28
32
36
0
4
8
12
16
20
24
28
32
36
Time (ms)
Time (ms)
10V 正阶跃，G = –1
10V 负阶跃，G = –1
图 22. 大信号稳定时间
图 21. 大信号稳定时间
50
45
40
35
30
25
20
15
10
5
15
VS
=
15 V
12.5
ISC, Sink
10
7.5
5
Maximum output voltage without
slew-rate induced distortion.
VS
= 5 V
ISC, Source
2.5
0
0
10k
100k
Frequency (Hz)
1M
10M
-40
-25
0
25
50
75
100
125
Temperature (°C)
图 24. 最大输出电压与频率间的关系
图 23. 短路电流与温度间的关系
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120
100
80
60
40
20
0
10
100
Frequency (MHz)
1k
10k
图 25. EMIRR IN+ 与频率间的关系
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7 详细 说明
7.1 概述
TLVx171 系列运算放大器可提供出色的总体性能，因此，这类器件非常适合多种通用 应用。仅为 2µV/°C 的出色
零点漂移，可在整个温度范围内提供极佳的稳定性。此外，该器件系列可提供出色的总体性能，以及高共模抑制比
(CMRR)、电源抑制比 (PSRR) 和开环电压增益 (AOL)。
7.2 功能框图
PCH
FF Stage
Ca
Cb
IN+
PCH
Input Stage
2nd Stage
OUT
Output
Stage
IN-
NCH
Input Stage
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7.3 特性 说明
7.3.1 工作特性
TLVx171 系列放大器的额定工作电压范围在单通道电源条件下为 2.7V 至 36V（±1.35V 至 ±18V，双通道电源）。
多种技术规格适用于 –40°C 至 +125°C 的温度范围。典型特性部分提供的参数可能随工作电压或温度的不同出现显
著变化。
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特性 说明 (接下页)
7.3.2 反相保护
TLVx171 系列具有内部反相保护。当输入驱动超出线性共模范围时，许多运算放大器会发生相位反转。这是同相电
路中输入驱动超出额定共模电压范围时的常见现象，会导致输出反向进入相对的电源轨。TLVx171 的输入采用过大
的共模电压来防止相位反转。或者，输出限制至适当的电源轨。图 26中显示了这个特性。
18 V
-18 V
37-VPP
Sine Wave
(±18.5 V)
Time (100 ms/div)
图 26. 无相位反转
7.3.3 电气过载
设计人员经常会问到关于运算放大器承受电气过载能力的问题。这些问题侧重于器件输入，同时也会涉及电源引脚
甚至输出引脚。这些不同的引脚功能均具有由特定半导体制造工艺和连接到引脚的特定电路的电压击穿特性决定的
电应力限制。此外，这些电路均内置内部静电放电 (ESD) 保护功能，可在产品组装之前和组装过程中保护电路不受
意外 ESD 事件的影响。
充分了解 ESD 基本电路及其与电气过载事件的关联性会有所帮助。图 27 所示为 TLVx171 中的 ESD 电路（用虚
线区域指示）。ESD 保护电路涉及多个电流驱动二极管。这些二极管从输入和输出引脚方向连接回内部供电线路，
并且均连接到运算放大器的内部吸收器件。该保护电路在电路正常工作时处于未激活状态。
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特性 说明 (接下页)
TVS
R
F
+V
S
R
1
250 Ω
INœ
250 Ω
R
S
IN+
+
Power-Supply
ESD Cell
I
R
L
D
+
V
IN
œ
œV
S
TVS
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图 27. 与典型电路应用相关的等效内部 ESD 电路
ESD 事件可产生短时高电压脉冲，随后在通过半导体器件放电时转换为短时高电流脉冲。ESD 保护电路可围绕运
算放大器核心提供电流路径，防止对核心造成损坏。保护电路吸收的能量将以热量形式耗散。
当 ESD 电压作用于两个或多个放大器引脚时，电流将流经一个或多个驱动二极管。根据电流所选路径，该路径上
的吸收器件可能激活。吸收器件具有触发或阈值电压，该电压介于 TLVx171 的正常工作电压和器件击穿电压之
间。超出该阈值后，吸收器件会迅速激活并将电源轨两端电压稳定在安全水平。
当运算放大器接入某个电路（如图 27 中所示）时，ESD 保护组件将保持未激活状态并且不会介入应用电路的运
行。然而，如果施加的电压超出某个特定引脚的工作电压范围，可能会引起一些问题。如果出现这种情况，部分内
部 ESD 保护电路可能处于导通状态并传导电流。此类电流将流经驱动二极管路径，但很少涉及吸收器件。
图 27 给出了一个具体示例，其中输入电压 (VIN) 高于正电源电压 (V+) 500mV 甚至更多。电路中将发生的大多数情
况取决于电源特性。如果 V+ 能够吸收电流，那么上面的一个输入导向二极管就会导通，并将电流传导至 V+。越
来越高的 VIN 会带来过高的电流。因此，本产品说明书的规格建议 应用 将输入电流限制为 10mA。
如果电源无法吸收电流，VIN 就会将电流拉至运算放大器，然后将其用作正电源。这种情况比较危险，因为该电压
可能会超出运算放大器的绝对最大额定值。
另一个常见问题是，如果在电源（V+ 或 V–）为 0V 时向输入施加输入信号，放大器如何回应。同样，具体结果取
决于电源在 0V 或低于输入信号幅值时的特性。如果电源呈现高阻抗状态，输入源通过导流二极管提供运算放大器
电流。但该状态并非正常偏置条件，放大器极有可能无法正常工作。如果电源表现为低阻态，则通过钳位二极管的
电流将变得非常大。电流水平取决于输入源的供电能力以及输入路径中的所有电阻。
如果不确定电源对该电流的吸收能力，可在电源引脚处外接齐纳二极管；请参阅图 27。选择齐纳电压可确保二极
管不会在正常运行过程中导通。但齐纳电压必须足够低，以便齐纳二极管在电源引脚电压超过安全工作电压时导
通。
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特性 说明 (接下页)
TLVx171 的输入引脚通过背对背二极管获得保护，避免因差分电压过大而受损；请参阅图 27。在大多数电路 应用
中，输入保护电路没有任何作用。但在低增益或 G = 1 的电路中，快速斜升的输入信号会导致这些二极管发生正向
偏置。原因是放大器输出对于这种输入斜升变化的响应速度较慢。如果输入信号的变化速度足以实现上述正向偏
置，则输入信号电流应限制在 10mA 或更低。如果未对输入信号电流进行限定，可使用输入串联电阻限制输入信号
电流。该输入串联电阻会降低 TLVx171 的低噪声性能。图 27 所示为使用限流反馈电阻的示例配置。
7.3.4 容性负载和稳定性
TLVx171 的动态特性针对常见工作条件进行了优化。低闭环增益和高容性负载的组合会减少放大器的相位裕量并可
导致增益峰值或振荡。因此，高容性负载必须与输出隔离。实现此隔离的最简单方法就是增加一个与输出串联的小
电阻器（例如，等于 50Ω 的 ROUT）。图 28 和图 29 显示了小信号过冲和容性负载在不同 ROUT 值时的关系图。另
请参阅 应用 公告 AB-028 《反馈曲线图定义运算放大器交流性能》，获得分析技巧和应用电路的详细信息。
G = +1
+18V
RF = 10kW
RI = 10kW
G = -1
ROUT
+18V
ROUT
W
RL
CL
W
-18V
CL
W
W
-18V
W
W
100mV 输出阶跃，G = 1，RL = 10kΩ
图 28. 小信号过冲与容性负载间的关系
100mV 输出阶跃，G = –1，RL = 10kΩ
图 29. 小信号过冲与容性负载间的关系
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7.4 器件功能模式
7.4.1 共模电压范围
为了实现正常运行，TLVx171 系列的输入共模电压范围扩展至低于负电源轨 100mV 并且在顶轨 2V 之内。
此系列器件可在超出顶轨 100mV 的完整轨至轨输入范围内运行，但是在顶轨 2V 之内运行时，性能会受到影响。
7.4.2 过载恢复
过载恢复定义为运算放大器输出从饱和状态恢复到线性状态所需的时间。当输出电压由于高输入电压或高增益而超
过额定工作电压时，运算放大器的输出器件进入饱和区。器件进入饱和状态后，输出器件中的载流子需要经过一段
时间才能恢复正常状态。当载流子恢复至平衡状态后，器件以正常压摆率进行转换。因此，过载时的传播延迟等于
过载恢复时间与转换时间的总和。TLVx171 的过载恢复时间大约为 2µs。
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8 应用和实现
注
以下 应用 部分的信息不属于 TI 组件规范，TI 不担保其准确性和完整性。TI 的客户应负责
确定组件是否适用于其应用。客户应验证并测试其设计是否能够实现，以确保系统功能。
8.1 应用信息
TLVx171 系列运算放大器可在大量通用 应用中提供较高的总体性能。与所有放大器一样，在采用噪声电源或高阻
抗电源的 应用 中，去耦电容器需靠近器件引脚放置。在大多数情况下，0.1µF 电容器已足够满足需求。请遵循布
局准则部分的附加建议，以便实现此器件的最大性能。许多 应用 可将容性负载引入到放大器输出（可能会导致不
稳定）。在这类 应用 中稳定放大器的一种方法是在放大器输出和容性负载间添加隔离电阻器。典型应用部分给出
了选择此电阻器的设计流程。
8.2 典型应用
此电路可用于驱动电缆屏蔽、基准缓冲器、MOSFET 栅极和二极管等容性负载。此电路使用隔离电阻器 (RISO) 来
稳定运算放大器的输出。RISO 修改系统的开环增益以确保电路具有足够的相位裕度。
+VS
VOUT
RISO
+
CLOAD
+
VIN
-VS
œ
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图 30. 具有 RISO 稳定性补偿的单位增益缓冲器
8.2.1 设计要求
设计要求包括：
•
•
•
电源电压：30V (±15V)
容性负载：100pF、1000pF、0.01μF、0.1μF 和 1μF
相位裕度：45° 和 60°
8.2.2 详细设计流程
图 30 显示了驱动容性负载的单位增益缓冲器。公式 1 显示了图 30 中的电路传递函数。图 30 中未显示运算放大器
的开环输出电阻 RO。
1 + CLOAD × RISO × s
T(s) =
1 + R + R
× C
× s
o
ISO
LOAD
(1)
公式 1 中的传递函数存在极点和零点。极点频率 (fp) 取决于 (RO + RISO) 和 CLOAD。组件 RISO 和 CLOAD 决定了零
点频率 (fz)。通过选择 RISO，可使开环增益 (AOL) 与 1/β 间的接近率 (ROC) 达到 20dB/十倍频，从而确保系统稳定
性。图 31 阐明了这一概念。单位增益缓冲器的 1/β 曲线为 0dB。
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典型应用 (接下页)
120
100
80
60
40
20
0
AOL
1
fp
=
2 ì Œ ì
R
+ Ro ì C
ISO LOAD
(
)
40 dB
1
fz
=
2 ì Œ ì RISO ì CLOAD
1 dec
1/ꢀ
20 dB
dec
ROC =
100M
10M
10
100
1k
10k
100k
1M
Frequency (Hz)
图 31. 具有 RISO 补偿的单位增益放大器
ROC 稳定性分析通常为模拟结果。分析的有效性取决于多种因素，尤其是准确的 RO 建模。除模拟 ROC 外，可靠
的稳定性分析还包括使用函数生成器、示波器以及增益和相位分析器，对电路的过冲百分比和交流增益峰值进行测
量。然后，通过这些测量值计算相位裕度。表 2 显示了与 45° 和 60° 相位裕度对应的过冲百分比和交流增益峰值。
有关此设计以及可用于代替 TLV171 的其他备选器件的更多详细信息，请参阅精密设计采用隔离电阻器的容性负载
驱动解决方案。
表 2. 相位裕度与过冲和交流增益峰值间的关系
相位裕度
45°
过冲
23.3%
8.8%
交流增益峰值
2.35dB
60°
0.28dB
8.2.3 应用曲线
使用描述的方法，可确定在不同容性负载下生成 45º 和 60º 相位裕度的 RISO 值。图 32 中显示了相关结果。
10000
45°Phase Margin
60°Phase Margin
1000
100
10
0.1
1
10
100
1000
Capacitive Load (nF)
C002
图 32. 不同容性负载实现目标相位裕度所需的隔离电阻器
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9 电源相关建议
TLVx171 的额定工作电压范围是 2.7V 至 36V（±1.35V 至 ±18V）；多种技术规格适用于 –40°C 至 +85°C 的温度
范围。典型特性部分提供的参数可能随工作电压或温度的不同出现显著变化。
CAUTION
电源电压大于 40V 可能会对器件造成永久损坏（请参阅绝对最大额定值表）。
将 0.1μF 旁路电容器置于电源引脚附近，提供低阻态回路降低电源从噪声源等耦合来的噪声。有关旁路电容位置的
详细信息，请参阅布局部分。
10 布局
10.1 布局准则
为了实现器件的最佳运行性能，应使用良好的印刷电路板 (PCB) 布局规范，包括：
•
噪声可通过全部电路电源引脚以及运算放大器自身传入模拟电路。旁路电容为局部模拟电路提供低阻抗电
源，用于降低耦合噪声。
–
在每个电源引脚和接地端之间连接低 ESR 0.1µF 陶瓷旁路电容器，放置位置尽量靠近器件。从 V+ 到接
地端的单个旁路电容器适用于单通道电源 应用。
•
•
将电路中的模拟部分和数字部分单独接地是最为简单有效的噪声抑制方法。多层 PCB 中通常将一层或多层
专门作为接地层。接地层有助于散热和降低电磁干扰 (EMI) 噪声。确保对数字接地和模拟接地进行物理隔
离，同时应注意接地电流。
为降低寄生耦合，输入走线应尽量远离电源或输出走线。如果上述走线无法分离，感测走线与噪声走线可优
先选择以交叉垂直的方式排布，而非平行布线。
•
•
•
外部组件的位置应尽量靠近器件。如图 34 所示，使 RF 和 RG 接近反相输入可最大限度地减小寄生电容。
尽可能缩短输入走线。切记：输入走线是电路中最敏感的部分。
考虑在关键走线周围设定驱动型低阻抗保护环。这样可显著减少附近走线在不同电势下产生的泄漏电流。
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10.2 布局示例
VIN
+
VOUT
RG
RF
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图 33. 原理图表示
Place components close
to device and to each
other to reduce parasitic
errors
Run the input traces
as far away from
the supply lines
as possible
VS+
RF
N/C
N/C
Use a low-ESR,
ceramic bypass
capacitor
RG
GND
œIN
+IN
Vœ
V+
OUTPUT
N/C
VIN
GND
GND
VSœ
VOUT
Ground (GND) plane on another layer
Use low-ESR,
ceramic bypass
capacitor
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图 34. 同相配置的运算放大器电路板布局
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11 器件和文档支持
11.1 器件支持
11.1.1 开发支持
11.1.1.1 TINA-TI™（免费软件下载）
TINA™是一款简单、功能强大且易于使用的电路仿真程序，此程序基于 SPICE 引擎。 TINA-TI™是 TINA 软件的
一款免费全功能版本，除了一系列无源和有源模型外，此版本软件还预先载入了一个宏模型库。TINA-TI™ 提供所
有传统的 SPICE 直流、瞬态和频域分析，以及其他设计功能。
TINA-TI™ 提供全面的后处理能力，便于用户以多种方式获得结果，用户可从 Analog eLab Design Center（模拟
电子实验室设计中心）免费下载。虚拟仪器提供选择输入波形和探测电路节点、电压以及波形的功能，从而构建一
个动态快速入门工具。
注
这些文件需要安装 TINA 软件（由 DesignSoft™提供）或者 TINA-TI™ 软件。请下载 TINA-
TI™ 文件夹中的免费 TINA-TI™ 软件。
11.1.1.2 DIP 适配器 EVM
DIP 适配器 EVM 工具为小型表面贴装器件的原型设计提供了一种简易的低成本方法。该评估工具适用于以下 TI 封
装：D 或 U (SOIC-8)、PW (TSSOP-8)、DGK (VSSOP-8)、DBV（SOT23-6、SOT23-5 和 SOT23-3）、DCK
（SC70-6 和 SC70-5）和 DRL (SOT563-6)。DIP 适配器 EVM 也可搭配引脚排使用，或者直接与现有电路相连。
11.1.1.3 通用运放 EVM
通用运放 EVM 是一系列通用空白电路板，可简化采用各种器件封装类型的电路板原型设计。借助评估模块电路板
设计，可以轻松快速地构造多种不同电路。共有 5 个模型可供选用，每个模型都对应一种特定封装类型。支持塑料
双列直插封装 (PDIP)、小外形尺寸集成电路 (SOIC)、微型小外形尺寸 (MSOP)、薄型小外形尺寸 (TSSOP) 和小外
形尺寸晶体管 (SOT)-23 封装。
注
这些电路板均为空白电路板，用户必须自行提供相关器件。TI 建议您在订购通用运放 EVM
时申请几个运放器件样品。
11.1.1.4 TI 高精度设计
TI 高精度设计是由 TI 公司高精度模拟 应用 专家创建的模拟解决方案，提供了许多实用电路的工作原理、组件选
择、仿真、完整印刷电路板 (PCB) 电路原理图和布局布线、物料清单以及性能测量结果。欲获取 TI 高精度设计，
请访问 http://www.ti.com/ww/en/analog/precision-designs/。
11.1.1.5 WEBENCH®滤波器设计器
WEBENCH® 滤波器设计器是一款简单、功能强大且便于使用的有源滤波器设计程序。WEBENCH® 滤波器设计器
使用精选的 TI 运算放大器以及 TI 供应商合作伙伴提供的无源组件来打造优化的滤波器设计方案。
WEBENCH® 设计中心以基于网络的工具形式提供 WEBENCH® 滤波器设计器。用户通过该工具可在短时间内完
成多级有源滤波器解决方案的设计、优化和仿真。
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11.2 文档支持
11.2.1 相关文档
请参阅如下相关文档：
《反馈曲线图定义运算放大器交流性能》应用公告（文献编号：SBOA015）
11.3 相关链接
表 3 列出了快速访问链接。类别包括技术文档、支持与社区资源、工具和软件，以及申请样片或购买产品的快速链
接。
表 3. 相关链接
器件
产品文件夹
请单击此处
请单击此处
请单击此处
样片与购买
请单击此处
请单击此处
请单击此处
技术文档
请单击此处
请单击此处
请单击此处
工具和软件
请单击此处
请单击此处
请单击此处
支持和社区
请单击此处
请单击此处
请单击此处
TLV171
TLV2171
TLV4171
11.4 接收文档更新通知
如需接收文档更新通知，请访问 ti.com 上的器件产品文件夹。点击右上角的提醒我 (Alert me) 注册后，即可每周定
期收到已更改的产品信息。有关更改的详细信息，请查看任意已修订文档中包含的修订历史记录。
11.5 社区资源
下列链接提供到 TI 社区资源的连接。链接的内容由各个分销商“按照原样”提供。这些内容并不构成 TI 技术规范，
并且不一定反映 TI 的观点；请参阅 TI 的 《使用条款》。
TI E2E™ 在线社区 TI 的工程师对工程师 (E2E) 社区。此社区的创建目的在于促进工程师之间的协作。在
e2e.ti.com 中，您可以咨询问题、分享知识、拓展思路并与同行工程师一道帮助解决问题。
设计支持
TI 参考设计支持 可帮助您快速查找有帮助的 E2E 论坛、设计支持工具以及技术支持的联系信息。
11.6 商标
TINA-TI, E2E are trademarks of Texas Instruments.
WEBENCH is a registered trademark of Texas Instruments.
TINA, DesignSoft are trademarks of DesignSoft, Inc.
All other trademarks are the property of their respective owners.
11.7 静电放电警告
这些装置包含有限的内置 ESD 保护。 存储或装卸时，应将导线一起截短或将装置放置于导电泡棉中，以防止 MOS 门极遭受静电损
伤。
11.8 Glossary
SLYZ022 — TI Glossary.
This glossary lists and explains terms, acronyms, and definitions.
12 机械、封装和可订购信息
以下页面包括机械、封装和可订购信息。这些信息是指定器件的最新可用数据。这些数据发生变化时，我们可能不
会另行通知或修订此文档。如欲获取此产品说明书的浏览器版本，请参阅左侧的导航栏。
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25
PACKAGE OPTION ADDENDUM
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7-Apr-2023
PACKAGING INFORMATION
Orderable Device
Status Package Type Package Pins Package
Eco Plan
Lead finish/
Ball material
MSL Peak Temp
Op Temp (°C)
Device Marking
Samples
Drawing
Qty
(1)
(2)
(3)
(4/5)
(6)
TLV171IDBVR
TLV171IDBVT
TLV171IDR
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
ACTIVE
SOT-23
SOT-23
SOIC
DBV
DBV
D
5
5
3000 RoHS & Green
250 RoHS & Green
NIPDAU | SN
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-2-260C-1 YEAR
Level-3-260C-168 HR
Level-3-260C-168 HR
Level-2-260C-1 YEAR
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
-40 to 125
14RT
14RT
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
Samples
NIPDAU | SN
NIPDAU
8
2500 RoHS & Green
2500 RoHS & Green
TLV171
14OV
TLV2171IDGKR
TLV2171IDGKT
TLV2171IDR
TLV4171ID
VSSOP
VSSOP
SOIC
DGK
DGK
D
8
NIPDAUAG | SN
NIPDAUAG | SN
NIPDAU
8
250
2500 RoHS & Green
50 RoHS & Green
RoHS & Green
14OV
8
TL2171
TLV4171
TLV4171
TLV4171
SOIC
D
14
14
14
NIPDAU
TLV4171IDR
TLV4171IPWR
SOIC
D
2500 RoHS & Green
2000 RoHS & Green
NIPDAU
TSSOP
PW
NIPDAU
(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.
(2) RoHS: TI defines "RoHS" to mean semiconductor products that are compliant with the current EU RoHS requirements for all 10 RoHS substances, including the requirement that RoHS substance
do not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, "RoHS" products are suitable for use in specified lead-free processes. TI may
reference these types of products as "Pb-Free".
RoHS Exempt: TI defines "RoHS Exempt" to mean products that contain lead but are compliant with EU RoHS pursuant to a specific EU RoHS exemption.
Green: TI defines "Green" to mean the content of Chlorine (Cl) and Bromine (Br) based flame retardants meet JS709B low halogen requirements of <=1000ppm threshold. Antimony trioxide based
flame retardants must also meet the <=1000ppm threshold requirement.
(3) MSL, Peak Temp. - The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.
(4) There may be additional marking, which relates to the logo, the lot trace code information, or the environmental category on the device.
Addendum-Page 1
PACKAGE OPTION ADDENDUM
www.ti.com
7-Apr-2023
(5) Multiple Device Markings will be inside parentheses. Only one Device Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a continuation
of the previous line and the two combined represent the entire Device Marking for that device.
(6)
Lead finish/Ball material - Orderable Devices may have multiple material finish options. Finish options are separated by a vertical ruled line. Lead finish/Ball material values may wrap to two
lines if the finish value exceeds the maximum column width.
Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.
In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.
OTHER QUALIFIED VERSIONS OF TLV171 :
Automotive : TLV171-Q1
•
NOTE: Qualified Version Definitions:
Automotive - Q100 devices qualified for high-reliability automotive applications targeting zero defects
•
Addendum-Page 2
PACKAGE OUTLINE
DBV0005A
SOT-23 - 1.45 mm max height
S
C
A
L
E
4
.
0
0
0
SMALL OUTLINE TRANSISTOR
C
3.0
2.6
0.1 C
1.75
1.45
1.45
0.90
B
A
PIN 1
INDEX AREA
1
2
5
(0.1)
2X 0.95
1.9
3.05
2.75
1.9
(0.15)
4
3
0.5
5X
0.3
0.15
0.00
(1.1)
TYP
0.2
C A B
NOTE 5
0.25
GAGE PLANE
0.22
0.08
TYP
8
0
TYP
0.6
0.3
TYP
SEATING PLANE
4214839/G 03/2023
NOTES:
1. All linear dimensions are in millimeters. Any dimensions in parenthesis are for reference only. Dimensioning and tolerancing
per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. Refernce JEDEC MO-178.
4. Body dimensions do not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed 0.25 mm per side.
5. Support pin may differ or may not be present.
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EXAMPLE BOARD LAYOUT
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X (0.95)
4
(R0.05) TYP
(2.6)
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:15X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED METAL
EXPOSED METAL
0.07 MIN
ARROUND
0.07 MAX
ARROUND
NON SOLDER MASK
DEFINED
SOLDER MASK
DEFINED
(PREFERRED)
SOLDER MASK DETAILS
4214839/G 03/2023
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
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EXAMPLE STENCIL DESIGN
DBV0005A
SOT-23 - 1.45 mm max height
SMALL OUTLINE TRANSISTOR
PKG
5X (1.1)
1
5
5X (0.6)
SYMM
(1.9)
2
3
2X(0.95)
4
(R0.05) TYP
(2.6)
SOLDER PASTE EXAMPLE
BASED ON 0.125 mm THICK STENCIL
SCALE:15X
4214839/G 03/2023
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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PACKAGE OUTLINE
D0008A
SOIC - 1.75 mm max height
SCALE 2.800
SMALL OUTLINE INTEGRATED CIRCUIT
C
SEATING PLANE
.228-.244 TYP
[5.80-6.19]
.004 [0.1] C
A
PIN 1 ID AREA
6X .050
[1.27]
8
1
2X
.189-.197
[4.81-5.00]
NOTE 3
.150
[3.81]
4X (0 -15 )
4
5
8X .012-.020
[0.31-0.51]
B
.150-.157
[3.81-3.98]
NOTE 4
.069 MAX
[1.75]
.010 [0.25]
C A B
.005-.010 TYP
[0.13-0.25]
4X (0 -15 )
SEE DETAIL A
.010
[0.25]
.004-.010
[0.11-0.25]
0 - 8
.016-.050
[0.41-1.27]
DETAIL A
TYPICAL
(.041)
[1.04]
4214825/C 02/2019
NOTES:
1. Linear dimensions are in inches [millimeters]. Dimensions in parenthesis are for reference only. Controlling dimensions are in inches.
Dimensioning and tolerancing per ASME Y14.5M.
2. This drawing is subject to change without notice.
3. This dimension does not include mold flash, protrusions, or gate burrs. Mold flash, protrusions, or gate burrs shall not
exceed .006 [0.15] per side.
4. This dimension does not include interlead flash.
5. Reference JEDEC registration MS-012, variation AA.
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EXAMPLE BOARD LAYOUT
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
SEE
DETAILS
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
LAND PATTERN EXAMPLE
EXPOSED METAL SHOWN
SCALE:8X
SOLDER MASK
OPENING
SOLDER MASK
OPENING
METAL UNDER
SOLDER MASK
METAL
EXPOSED
METAL
EXPOSED
METAL
.0028 MAX
[0.07]
.0028 MIN
[0.07]
ALL AROUND
ALL AROUND
SOLDER MASK
DEFINED
NON SOLDER MASK
DEFINED
SOLDER MASK DETAILS
4214825/C 02/2019
NOTES: (continued)
6. Publication IPC-7351 may have alternate designs.
7. Solder mask tolerances between and around signal pads can vary based on board fabrication site.
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EXAMPLE STENCIL DESIGN
D0008A
SOIC - 1.75 mm max height
SMALL OUTLINE INTEGRATED CIRCUIT
8X (.061 )
[1.55]
SYMM
1
8
8X (.024)
[0.6]
SYMM
(R.002 ) TYP
[0.05]
5
4
6X (.050 )
[1.27]
(.213)
[5.4]
SOLDER PASTE EXAMPLE
BASED ON .005 INCH [0.125 MM] THICK STENCIL
SCALE:8X
4214825/C 02/2019
NOTES: (continued)
8. Laser cutting apertures with trapezoidal walls and rounded corners may offer better paste release. IPC-7525 may have alternate
design recommendations.
9. Board assembly site may have different recommendations for stencil design.
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