聚焦 3D DRAM，全球存储厂商激烈竞争正当时

2024 年年末，HBM 被禁这一事件如同一记重锤，重重砸在了国内半导体产业之上，引发了一场不小的震荡。去年 12 月，美国商务部工业和安全局（BIS）正式修订《出口管理条例》（EAR），对 HBM 及一系列半导体制造设备、软件工具施加了更为严苛的出口管制，并将 140 家中国实体新增至出口管制清单。特别是针对 “memory bandwidth density” 超过 2GB/s/mm² 的 HBM 产品，几乎覆盖了当前所有量产型号，这直接切断了中国企业在先进存储领域的重要供应链。当时，许多人认为这一限制措施会使国内半导体行业面临巨大的压力，尤其是对 HBM 需求较大的 AI 行业，在无法获得 HBM 的情况下，势必会与海外拉开更大的差距。

在重重枷锁的束缚之下，国内存储厂商开始积极寻找 HBM 之外的高带宽存储机会。而 3D DRAM，正以异军突起之势进入人们的视野。

事实上，AI 应用并非完全离不开 HBM。截至目前，许多英伟达和 AMD 的 GPU 仍然使用的是 GDDR 内存，它们也能实现 800 - 960GB / 秒的内存带宽。尽管这一速率远不如 HBM 3E，但对于较小规模推理的大语言模型来说，这样的带宽已经足够。而且，如果 GDDR 不够用，SRAM 和系统规模扩展也已经被证明是 HBM 的有效替代方案。Cerebras 和 Groq 等公司就展示了这一点，它们通过为每颗芯片分配大量 SRAM，并利用高速互连或晶圆级封装将芯片连接在一起，从而实现了极高的 AI 推理吞吐速度，甚至超过了一些使用独立 HBM 内存的系统。

在国内，3D DRAM 成为了一部分存储厂商的关注焦点。3D DRAM 并非是近期才兴起的概念。DRAM 的进步一直依赖于缩放工艺，在每一代（制程）发展中不断缩小整体面积。而为了在单位面积上构建更多存储量，DRAM 势必会跟随 NAND 向三维方向演进。走向 3D，意味着在单位微米平方存储位数增加的同时，也实现了生产成本的下降。

对于 3D DRAM 本身这一概念，有两种截然不同的做法。其中一种就是如今最为火热的 HBM，不过，HBM 是堆叠芯片（stacked - die）存储器，并非是像 3D NAND 那样的单片 3D 芯片，其介于 2D 和 3D 之间，也有人将它划分进了 2.5D 的范畴。至于真正的单片 3D 芯片，为了提高存储密度，需要减少单层 DRAM 芯片的单元面积，但垂直电容器导致层非常厚，堆叠困难。部分方案尝试将电容器水平放置，也有的方案彻底取消电容器，尽管距离商用还有相当距离，但不同厂商已经开始了自己的探索。

在了解 DRAM 由 2D 转变为 3D 结构前，我们先来回顾一下 DRAM 的基本作用。DRAM 作为存储器的一种，主要负责在 CPU 或 GPU 进行计算处理时，临时存储信息（数据）。它就像是只在工作时使用的简易工作台。DRAM 的性能取决于处理器能以多快的速度访问这张工作台，以及工作台上的工具（即数据单元）排列得有多紧凑。

这里所说的 “工作工具”，指的是存储数据的基本单位 —— 存储单元（Cell）。单元面积越小，就能在有限的空间内集成更多的单元，同时电信号传输的距离也更短，因此能实现更好的低功耗效率和更快的处理速度。每个单元由控制电流方向和电压的 MOS 晶体管，以及用于短暂充放电以存储数据的电容器（Capacitor）组成。

显然，单靠一个单元是无法存储所有数据的。因此，DRAM 采用了将无数个单元以棋盘格形式排列的阵列（Array）结构。为了在阵列中存取特定的数据，需要精准地选择合适的单元并施加电压。为此，通过解码器（Decoder）指引，处理器可以快速找到 DRAM 中目标单元，从而实现高效运作。同时，为避免晶体管各部分接收同样电信号而引起干扰，需要用独立的线路进行连接。

在这一结构中，连接至源极并施加电压的线路被称为位线（Bit Line, BL），而连接至栅极并控制电压的线路则叫做字线（Word Line, WL）。同时，负责充放电的电容器则与漏极垂直连接。

早期的 DRAM 采用的是 8F² RCAT 结构，即位线跨 4 格，字线跨 2 格，总面积为 8F²（F 代表最小特征尺寸）。由于在排列单元时，源极无法直接与字线连接，需要留白，因此每个单元实际占用了 4 格位线宽度。这种 8F² 结构虽然简单，但位线和字线之间的留白导致很难进一步缩小单元面积，因此在提升存储密度方面存在限制。为了解决这个问题，自 130 纳米（nm）及以下制程起，业界引入了 6F² BCAT 结构，将单元布局优化成位线 3 格、字线 2 格，大幅提升了单元密度。

然而，从 6F² 结构开始，尽管线路宽度被缩小到了 10 纳米级，但随着物理极限的到来，出现了电流泄漏、信号干扰等问题，进一步缩小变得非常困难。可以说，平面上以棋盘格方式排列单元的极限已经到来。

要想更高效地利用有限的面积，唯一的办法就是将水平排列的单元竖起来，或像盖楼一样垂直堆叠单元阵列。其中，将单元竖起来、进一步减少面积的方法就是 4F² 结构，而直接垂直堆叠单元阵列的方法，则是 3D DRAM。

4F² 结构的关键，是把原本水平排列的源极、栅极、漏极转换为垂直结构。具体来说，在最下层设置连接位线的源极，源极上方布置连接字线的栅极，再往上依次堆叠漏极和电容器。通过将单元结构垂直堆叠，不仅可以显著减少电气干扰，还能使面积进一步缩小约三分之一。简单总结下，传统 DRAM 单元阵列是源极、栅极、漏极（电容器）横向排列的，而 4F² 结构则是按顺序从下到上垂直堆叠。相比原来基于位线占用 3 格的结构，现在只需 2 格，自然能在相同面积内集成更多的单元，而这种 4F² 结构就是三星正在开发的垂直通道晶体管（VCT）DRAM 和 SK 海力士的垂直栅极（VG）DRAM 所采用的方向。

如果说 4F² DRAM 是在保持位线和字线水平交叉的基础上，让晶体管变为垂直，那么 3D DRAM 则是直接让位线或字线之一竖直排列，同时将晶体管和原本垂直的电容器横向堆叠，一层层叠加。这种方式与 3D NAND 非常类似，就像盖高层公寓一样。不过，各家厂商在具体的 3D DRAM 结构和堆叠技术上存在差异。

此外，在 4F² 和 3D DRAM 中，还有一项重要技术，就是将控制电路（周边电路，如感应放大器、WL 驱动器、解码器等）垂直堆叠。如果能把这些电路像堆积木一样叠加，芯片（Die）的面积可以进一步缩小。但这就需要将绘制有 DRAM 单元阵列的晶圆和绘制有控制电路的晶圆分开制作，再进行晶圆对晶圆（W2W）键合或混合键合（Hybrid Bonding）。

为什么业界会如此关注 3D DRAM 呢？原因也很简单，目前 AI 芯片市场主要用到的存储器就是高带宽存储器（HBM），但 HBM 有着物理限制，随着芯片不断堆叠，发热和功率效率问题愈发突出，因而行业内正在考虑基于 3D DRAM 重新设计下一代存储器结构。

目前，主要厂商都已投身于 3D DRAM 的开发。去年，三星电子在美国每年举办的半导体专业学会 “Memcon 2024” 上，发布了基于 “垂直通道晶体管（VCT）” 技术的 3D DRAM 开发路线图。根据这份路线图，三星电子计划在今年内公开初期版本的 3D DRAM，并在 2030 年前实现量产完善型 3D DRAM。而据韩媒近日的最新报道，三星半导体（DS）部门的管理层已制定了明确的 VCT DRAM 量产路线图，并正式启动相关工作。目前，三星正在量产第五代 10 纳米级 DRAM，并计划在今年实现第六代产品的量产，在确定了明年开发第七代产品的时间表后，三星最终选择了 VCT DRAM 作为第八代产品的开发方向。业界预计，最快在两到三年内，VCT DRAM 的实物产品将面世，一位业内人士指出：“三星近期在单一 DRAM 产品上处于劣势，因此希望通过在未来技术上领先，以恢复其行业领先地位。”

相对应的，SK 海力士和美光也正在加速 3D DRAM 的研发。SK 海力士去年在 “VLSI 2024” 大会上展示了 5 层堆叠 3D DRAM 原型，并宣布实现了 56.1% 的良率。其研究论文指出，实验中的 3D DRAM 显示出与目前使用的 2D DRAM 相似的特性，这是海力士首次披露其 3D DRAM 开发的具体数据和运行特性。据了解，海力士还在研究将 IGZO 材料应用于 3D DRAM，以解决带宽和延迟方面的挑战。IGZO 是由铟、镓、氧化锌组成的金属氧化物材料，大致分为非晶质 IGZO 和晶化 IGZO。其中，晶化 IGZO 是一种物理、化学稳定的材料，在半导体工艺过程中可保持均匀的结构，海力士研究的正是这种材料，其最大优势是其低待机功耗，这种特点适合要求长续航时间的 DRAM 芯晶体管，改善 DRAM 的刷新特性。

而大洋彼岸的美光也不甘落后，其在 2019 年就开始了 3D DRAM 的研究工作。截止 2022 年 8 月，美光已获得了 30 多项 3D DRAM 专利。相比之下，美光专利数量是三星和 SK 海力士这两家韩国芯片制造商的两三倍。美光表示，3D DRAM 正在被讨论作为继续扩展 DRAM 的下一步。 为了实现 3D DRAM，整个行业都在积极研究，从制造设备的开发、先进的 ALD、选择性气相沉积、选择性蚀刻，再到架构的讨论。根据 Yole 资料，美光提交了与三星电子不同的 3D DRAM 专利申请，其方法是在不放置 Cell 的情况下改变晶体管和电容器的形状。

除此之外，美国的 Neo Semiconductor 也推出了一种名为 3D X - DRAM 的技术，旨在克服 DRAM 的容量限制。3D X - DRAM 的单元阵列结构类似于 3D NAND Flash，采用了 FBC（无电容器浮体单元）技术，它可以通过添加层掩模形成垂直结构，从而实现高良率、低成本和显著的密度提升。NEO 表示，单个 3D X - AI 芯片包含 300 层 3D DRAM 单元，容量为 128GB，以及一层包含 8,000 个神经元的神经电路。据估计，每个芯片可支持高达 10 TB/s 的 AI 处理吞吐量，使用 12 个 3D X - AI 芯片与 HBM 封装堆叠可实现 120 TB/s 的处理吞吐量，从而将性能提高 100 倍。

而回到国内来看，也已经有厂商在这一方面有所布局。包括长鑫存储，长江存储，也都被报道有相关布局。北京君正也在这一方面有所布局，其在投资者问答中表示，目前 3D DRAM 已在研发阶段，争取今年能向客户提供样品，具体进度取决于实际研发情况。其指出，3D DRAM 方案的核心技术难点在于堆叠工艺，尤其是如何将两层、四层、六层乃至更高层次堆叠在一起。此外，设计公司还需要解决冗余性、修复机制、ECC 校验算法与主控芯片和算力芯片结合的问题，以及考虑到芯片尺寸较大带来的散热问题等工程要点。

值得一提的是，今年 3 月，中国台湾半导体研究中心宣布与旺宏电子合作，成功开发出新型 3D DRAM 雏形及结构。据了解，这一新型 3D DRAM 以 2 颗氧化铟镓锌（IGZO）电晶体串联而成，可将 0 与 1 的信号储存在 2 颗电晶体之间；这种无电容的新型结构设计，让内存尺寸变得更小，因而在进行 3D 堆叠时能更紧密，也消除电容造成读写速度慢及耗能高的缺点。这一 3D DRAM 的技术重点是透过旺宏电子的 Bit - Cost Scalable 专利制程技术，先将多层内存的电流通道做垂直堆叠，再利用一次性的蚀刻，将内存单元阵列制作出来，大幅减少 3D 堆叠内存的制程步骤，节省制作时间、降低成本。

相较于海外，国内的 3D DRAM 的需求正在迅速升温。一方面，传统 HBM 已经受限，而 3D DRAM 通过新一代键合技术，能够在提供更高带宽的同时，进一步优化功耗表现。另一方面，全球的存储厂商也普遍将 3D DRAM 视为突破带宽瓶颈的关键方向，不仅在大算力芯片领域，众多大型互联网公司也在积极布局应用，开始尝试在 AI PC、手机终端、AIoT 等新兴场景导入。可以说，全球供应链格局和关税政策的变化，正在为国产 DRAM 打开更广阔的替代空间。3D DRAM 不仅有望作为 HBM 的重要替代选项，更成为国产厂商自主创新的一扇窗口。面对后 HBM 时代的竞争格局，国内 DRAM 企业正在通过技术推进，来探索下一代存储器技术的发展路径，力图在全球存储版图中赢得新的主动权。