1.4nm 工艺的巅峰对决：台积电英特尔谁能称雄？

在半导体行业的发展进程中，先进工艺制程一直是各大企业竞争的焦点。2025 年，英特尔推出 A14 工艺后，两大晶圆厂巨头台积电和英特尔正式入局 1.4nm 工艺的巅峰之争。从目前的资料来看，他们在架构、EUV 光刻和晶体管设计等多个关键领域展开了激烈竞争。

首先来看台积电的进展。据该公司执行副总裁兼联席首席运营官 Yuh - Jier Mii（米玉杰）博士介绍，台积电当前的技术发展方向是从 FinFET 向 Nanosheet 转变。除了这一架构变革，垂直堆叠的 NFET 和 PFET 器件（CFET）也被视为实现器件微缩的潜在候选方案。在沟道材料方面，台积电也取得了重要突破，这有助于进一步实现尺寸微缩和降低功耗。

台积电一直在积极构建硅基 CFET 器件以追求更高水平的微缩。2023 年，台积电在 IEDM 上展示了首款栅极间距为 48 纳米的 CFET 晶体管；今年，又展示了最小的 CFET 反相器。米博士表示，此次演示是 CFET 技术发展中的重要里程碑，将有力推动未来的技术扩展。

此外，台积电在二维沟道材料晶体管的研究上也有重大进展。他们首次展示了类似 N2 技术的堆叠纳米片架构中单层沟道的电性能，并开发了一种采用匹配良好的 N 沟道和 P 沟道器件、工作电压为 1V 的反相器。展望未来，台积电还计划继续开发新的互连技术，以提高互连性能。对于铜互连，计划采用新的通孔方案来降低通孔电阻和耦合电容，同时开发新的铜阻挡层以降低铜线电阻。目前，具有气隙的新型金属材料以及插层石墨烯等也在研究之中，这些材料未来有望显著降低互连延迟。

英特尔方面，其将推出的 14A 工艺节点（计划于 2027 年进行风险生产）宣称功耗将降低高达 35%。英特尔展示的全新 Turbo Cell 技术是一种可定制的设计方法，旨在提供最高的 CPU 频率并提升 GPU 中关键速度路径的性能。14A 和 14A - E 节点是继 18A 节点之后的新一代节点，英特尔表示 14A 节点的性能功耗比将比 18A 节点提升 15% 至 20%，这可通过更高的时钟速度或在相同性能下降低 25% 至 35% 的功耗来实现，这在很大程度上归功于全新的直接接触式背面供电网络 PowerDirect。

英特尔还加入了更宽的阈值电压（Vt）范围等新功能来改进节点。14A 节点的晶体管密度比 18A 节点提高了 1.3 倍，并且针对 14A 改进了其 RibbonFET 晶体管，现在称为 “RibbonFET 2”。英特尔全新的 Turbo Cells 功能虽然复杂，但用途广泛，尤其将用于 CPU 和 GPU 的关键路径。处理器内的关键路径决定了整个芯片的最高频率极限，而 Turbo Cells 旨在通过增加短库的晶体管驱动电流来提高性能，同时保持高密度排列以实现最佳面积效率。

在下一代制造竞争的核心 ——High NA EUV 光刻机的使用上，台积电和英特尔也做出了不同的抉择。台积电似乎将放弃在其 A14 工艺中使用高数值孔径 EUV 光刻设备，而是采用更传统的 0.33 数值孔径 EUV 技术。台积电认为使用高数值孔径光刻工具成本可能比传统 EUV 方法高出 2.5 倍，会使 A14 节点生产成本大幅提高，不利于在消费产品中的应用。不过，台积电计划将高数值孔径 EUV 用于 A14P 节点。

英特尔则坚持在其即将推出的 14A 工艺中使用新的高 NA EUV 芯片制造设备，但也有使用标准 Low NA EUV 的替代生产流程作为备用方案。英特尔已在俄勒冈州工厂安装了第二台高数值孔径 EUV 光刻机，虽该设备尚未投入生产环境，但技术进展顺利。英特尔代工技术与制造执行副总裁表示，英特尔可在 14A 技术上选择 Low NA 或 High NA 解决方案，且设计规则兼容，不会影响客户。英特尔将仅在 14A 节点的少数几个层上使用 High NA EUV，两种生产流程良率相同，这有助于消除客户对采用未证实生产技术的担忧。

英特尔在 10nm 节点上的失败使其失去了对台积电的芯片制造领先优势，此次开发替代的 Low NA 生产流程是为了防止重蹈覆辙。而台积电在先进工艺的推进上也有自己的节奏和考量，这场 1.4nm 工艺的巅峰之争最终谁能胜出，让我们拭目以待。