Chiplet 深陷困局，突破之策大揭秘

在半导体行业，Chiplet（芯粒）的优势备受瞩目，它能够带来更快的上市时间、更出色的性能以及更低的功耗。然而，要在定制化和标准化之间找到恰当的平衡，其难度远超最初的预期。

商用 Chiplet 市场若要真正腾飞，需要对 Chiplet 的独立运作和整体运作方式有更深入的理解。这涉及到以一种一致的方式将 Chiplet 彼此连接，并将其连接到各种其他组件，对其进行特性描述，以便它们能够在多种设计中重复使用，同时还要对其进行封装和测试。最重要的是，需要一种在设计过程伊始就更轻松地完成所有这些工作的方法。虽然这与软核（Soft IP）市场有一些相似之处，但转向本质上是强化 IP 集合的市场需要更多的结构和热分析、更多的物理知识，以及对所有组件的封装和最终使用方式有更深入的理解。

Cadence 工程师 Moshiko Emmer 指出：“每个 Chiplet 都是一块独立的硅片，但它也是主系统内部的一个子系统。它很独特，因为它不像 SoC 里的子系统。它必须在某种程度上保持独立。你需要单独流片，之后还需要拿回硅片。在将它集成到主系统之前，至少需要对其进行彻底的测试和调试，这意味着它必须具备一些独立的功能，或者说所有的控制功能，所以这里需要一些复杂的架构。”

目前，多芯片组件的标准较少，大多数是由大型系统和高性能计算（HPC）处理器公司开发的，主要使用内部开发的 Chiplet。这种情况预计在未来几年内会有所改变，但这将取决于更标准化的芯片集成方案的普及，这样就无需从头开始开发所有组件了。Moshiko Emmer 提到：“例如，如果你看一下架构标准，就会发现 Arm Chiplet 系统架构（CSA）是两个 Chiplet 之间架构通信的重要因素。UCIe 是允许进行这种通信的物理接口，你可以设计一个带有 Chiplet 但不带有 UCIe 的 2.5D 和 3D 芯片。缺乏标准化的问题在于，你可以构建定制解决方案，就像大型和超大规模公司正在构建的那样，这给了他们很大的灵活性，因为只要物理连接并符合他们定义的某些架构规范，他们就可以做任何他们想做的事情。他们可以在两个不同的 Chiplet 之间通信，可以进行 3D 通信，也可以进行 2.5D 通信。如果是多个 Chiplet，他们还可以进行不同类型的集成。”

标准化将有助于使这种方法更加普及。Moshiko Emmer 表示：“标准化可以实现规模经济，你可以吸引更多参与者参与其中。我们有很多公司参与硅片市场竞争，尤其是与 20 年前相比，软件领域也发生了类似的情况。软件最初是由大公司驱动的，后来每个人都拥有一台电脑，就像大学里两个孩子坐在车库里发明了谷歌。在硅片领域很少看到这种情况，因为这需要更多的资金。另一方面，采用标准化的 Chiplet 技术，可以让规模较小的参与者以及目前不从事硅片业务的大型参与者加入游戏。”

Chiplet 技术也为更多行业合作打开了大门。Rambus 的杰出发明家 Steven Woo 说道：“理论上，这是一个好主意，因为如果我不需要尖端工艺技术来实现某些功能，那么我可以在较旧的工艺技术上构建 Chiplet。内存标准就是一个例子，DDR4 会在市场上销售 10 年，因此速度范围已经明确，一段时间后速度不会再变快。所以，我实际上并不需要尖端工艺技术来构建内存控制器、接口等等。也许我可以把它们放在 Chiplet 上，然后继续沿用较旧的工艺节点。既然标准规格没有变化，我又何必费心去做呢？”

然而，一个持续的挑战是如何以一种几乎肯定行得通的标准化方式将所有东西连接在一起，但又不会产生过多的开销。Steven Woo 表示：“目前业界并没有很多广泛遵循的标准。当然，还有 BoW、UCIE 以及许多其他提案。但当业界最终团结起来，确定一两个方案时，就能催生出一个更通用的 Chiplet 市场。如果你是像英特尔或 AMD 这样的垂直整合公司，你可以投入任何对你有意义的东西。但如果你在谈论 Chiplet 市场，就必须制定这些标准。”

选择使用哪种标准会对设备的架构和权衡产生影响。Eliyan 战略营销副总裁 Kevin Donnelly 表示：“2D（有机基板）和 2.5D（硅中介层 / 桥接器）水平 Chiplet 连接的设计使用类似的芯片间接口，例如 BoW 和 UCIe，以及成熟的热 / 机械分析工具。然而，垂直 3D 连接的接口完全不同，其电气原理简单得多，但物理外形尺寸严格得多，并且热约束和机械约束极具挑战性。例如，由于上方 DRAM 堆栈的热约束，定制高带宽存储器（HBM）的早期设计人员无法在基础芯片中包含所需的逻辑，这让他们感到沮丧。”

这为芯片设计增添了新的亮点。Steven Woo 说道：“过去，考虑这些事情很重要，但不一定从一开始就在设计蓝图上进行。现在，这些事情从第一天起就纳入设计规划，它会影响到封装和可用的 I/O 数量等因素，因为 I/O 变得越来越重要。此外，我们看到，物理效应正一代又一代地成为架构的关键驱动因素。因此，物理限制 —— 比如散热、供电、I/O 数量 —— 在很多方面都限制了布局以及散热等方式。这意味着你必须提前考虑这些事情，否则日后可能会陷入大麻烦。这并不是说过去业界没有合作，而是这促使业界更加紧密地合作，以确保架构师能够提前了解两年后市场上会出现哪些产品。从技术角度来看，如果先进封装不是未来最重要的发展方向，那么它绝对是推动和促成行业诸多积极变革的最重要因素之一。”

这更加强调了早期的可行性和探索。新思科技（Synopsys）产品管理总监 Keith Lanier 表示：“过去，PCB 设计只是敷衍了事。从事系统架构设计的人员用电子表格程序来做。他们可能有 MATLAB 模型或类似的东西，并且有自己的方法从架构层面判断系统是否能正常工作。那种日子已经一去不复返了。我们拥有更好的工具，能够尽早进行研究，并拥有具有物理感知能力的功能架构设计。关键在于，即使在编写任何一行 RTL 代码之前，你也必须开始考虑需要应用于系统的工作负载。你需要使用功能架构来驱动物理架构，然后将物理数据反馈回来，以便尽早调整功能架构。”

Chiplet 的优势之一是它们可以用来调整设计以适应特定的用例和工作负载。但对于依赖标准化 Chiplet 的主流应用而言，这种灵活性和定制化程度将取决于 Chiplet 标准的制定严格程度。弗劳恩霍夫 IIS/EAS 高效电子部门负责人 Andy Heinig 表示：“与汽车或工业应用相比，数据中心对 Chiplet 系统的要求有所不同。汽车和工业应用不需要达到最高的能效，而数据中心则需要非常高的能效。但像 BoW 和 UCIe 这样的协议效率不够高。因此，如果自行实施，效率会更高，因为你无需支持不必要的功能。从数据中心的角度来看，这是一个大问题。”

Chiplet 旨在实现最高的性能或效率，而非与目标应用之外的设备实现互操作性。但市场上的其他公司通常希望 Chiplet 具有互操作性且经济高效，这使得他们在功耗和性能方面处于劣势。Andy Heinig 表示：“目前看来，尤其是在 UCIe 方面的开发最终会导致 IP 价格高昂。他们必须支持许多模式。对于某些更高的通信层，如果你认为可以在 UCIe 上使用 PCIe，那么就需要 PCIe IP，而这非常昂贵。这使得整个通信 IP 非常昂贵，这就是我们目前看到的。我们最初预计 die-to-die 接口的成本会很低，以便每个人都可以使用，但现在 IP 价格非常昂贵，这使得工业应用很难使用。汽车行业也是如此，因为汽车行业非常注重成本，会认真考虑 IP 是否从成本角度满足其需求。”

BoW 的成本可能更低，但它缺乏 UCIe 那样的互操作性广度。Andy Heinig 说：“我们目前认为这是一个先有鸡还是先有蛋的问题。我们需要更多原型演示，才能弄清楚哪些是真正必要的，因为有些开发还是 PPT，有些人只是写下了对未来的期望，但并没有真正从清晰的应用角度出发。我们在其他协议上也看到过这种情况。它们是一步一步、一代一代地开发出来的，只加入了必要的内容。而我们的感觉是，标准中几乎包含了所有东西，之后再进行梳理非常困难。”

对于 Chiplet 来说，选择协议是一项重要的决定。Ansys 产品营销总监 Marc Swinnen 表示：“UCIe 有针对电路板的协议，即使 Chiplet 彼此靠近（即使距离只有 4 - 5 毫米），如果想要高速通信，芯片之间的连接线仍然很大。我们看到 UCIe 似乎是最常用的协议，但 BoW 和其他一些协议也在使用。EDA 供应商开始推出专门针对这些设计的 UCIe 开发 / 实用程序套件。但专有协议（例如英伟达的 NVLink）仍在使用，它们是整个 Chiplet 生态系统设计的重要组成部分。”

现在的一大挑战是一开始就权衡尽可能多的利弊，然后制定一个针对特定应用所需的优化计划。Ansys 产品管理总监 Suhail Saif 表示：“业内从事这些设计的客户和用户一直在进行权衡。这是每天都要做的事情。他们希望找到一个最佳平衡点，既不会在性能和容量上做出过多妥协，也不会在功耗上过度优化，同时又能控制功耗范围，以免给系统的其他部分带来负担。这是一个持续的挑战，即使是业内的功耗优化解决方案，也始终需要在优化不足和过度优化之间保持微妙的平衡。EDA 解决方案能够为设计团队提供大幅提升功耗的建议，但它们缺乏巧妙地分析功耗对设计性能或功能影响的能力，因为它们实际上只关注功耗这一单一指标。这始终是一个挑战。”

Chiplet 的一大吸引力在于它能为设计团队提供极大的灵活性。无需重新设计整个多芯片设计，即可轻松更换 Chiplet，这对于缩短产品上市时间并针对特定工作负载和应用而言是巨大的优势，但到目前为止，这种能力仅限于少数芯片制造商。Ansys 的 Marc Swinnen 说道：“微处理器公司确实利用了可重复使用部件所带来的灵活性。系统有些部分他们无需在不同产品之间重新设计，因为它们的功能相同。他们只需将相同的芯片集成到一起即可。这适用于多 CPU 版本。你可以拥有 8、12 或 24 CPU 版本，只需添加更多 Chiplet 即可。可重用性是其中很重要的一部分，它在产品设计中提供的灵活性无疑正是他们充分利用的优势。因此，他们非常重视确保其尽可能地可重复使用。但始终存在一个权衡：是从一开始就完全定制还是重复使用？以苹果为例，他们拥有 Arm 的许可证，但他们不采用 Arm 预先设计的 Arm 公版架构版本。他们自己设计并进行最大程度的优化。但大多数人最好还是采用 Arm 优化过的软核。这始终是一个权衡。你随时可以将其推向极限并重新设计。为了获得极致的优化速度，你可以自己动手，但这样做是否值得你投入时间和精力，从而获得更高的收益？或者，即使可重复使用的芯片需要一定的成本，你还是选择重复使用芯片更好？”

除了性能和功耗之外，其他关注点还包括可靠性和安全性。Marc Swinnen 说道：“说到可靠性，可以看看 USB 接口。没有人会自己设计 USB。USB 的设计是经过安全测试的，而且你也知道你不想冒险通过所有可能的排列组合来验证自己的设计。采用现有的设计更安全，因为你知道它有效。Chiplet 市场在概念上与 IP 市场并没有本质区别。细节更复杂，需要考虑的问题也更多，但我认为我们没有理由像克服 IP 那样克服这些问题。我们转向 IP 的原因仍然适用于 Chiplet。”

然而，需要多少个 Chiplet 标准尚不清楚。Marc Swinnen 说：“这肯定正在全面讨论和开发中，新标准必须比现在更丰富。有信号接口标准，还必须有一个热标准，而 IP 块以前从未有过这样的标准。还必须有一个机械轨道标准，还有厚度标准。你看，即使是今天的 2.5D 堆栈，有些芯片比其他芯片厚，他们必须在它们上面放置小型虚拟硅片，才能形成一个光滑的表面，方便散热器连接。因此，与常规 IP 相比，需要标准化的问题更多，但这只是相同原则的延续，只是涉及更多物理知识。”

短期内，可以解决一些容易实现的难题，以推动 Chiplet 方法的发展，包括安全性、测试、功耗和时钟。长期问题在于弄清楚不同的 Chiplet 如何相互作用。西门子 EDA 中央工程解决方案总监 Pratyush Kamal 表示：“对于其中一些，你必须让 Chiplet 更加自主。最终，Chiplet 与传统芯片定义之间的界限将会模糊。我们往往会自欺欺人地认为 Chiplet 是一个需要先进封装的实体，需要与另一个 Chiplet 紧密集成。但 Chiplet 也可以独立于封装之外。在我看来，今天的芯片设计为独立工作。一旦所有底架标准化就位，未来的 Chiplet 就会慢慢呈现出这种样子。我刚刚改变了‘Chiplet’的定义，使其包含两点。第一，它需要与另一个 Chiplet 进行更高带宽的接口 —— 高于通常的带宽。这种带宽应与其片上性能（片上总线）相当。第二，它要么依赖于另一个 Chiplet 的资源，要么负责管理它们以及底架资源。这才是最终使其成为 Chiplet 的原因，因为即使我们明天进行标准化，任务仍然会由少数 Chiplet（而非全部）来委托和决定，而且它的架构会有层次结构。”

这意味着在创建微架构时，可能需要为一些目前尚不存在、可在以后添加的功能做好准备。Pratyush Kamal 表示：“这可能是分配额外的寄存器空间，为以后可能出现的一些应用程序定位额外的一次性可编程内存空间。一旦进入软件层，一切都变得灵活，你可以做很多事情。但是，当芯片仍在制造或测试中时，没有软件加载。在设计 Chiplet 时要仔细思考。在没有软件的裸机模式下，你如何与另一个 Chiplet 通信？在没有任何编程的情况下，你将如何做到这一点？这非常关键。”

总之，Chiplet 技术虽然具有巨大的潜力，但在发展过程中面临着诸多挑战，需要业界各方共同努力，在标准化、协议选择、设计优化等方面不断探索和创新，以实现 Chiplet 市场的真正腾飞。