448G SerDes 来袭，网络与数据中心准备好了吗？

在当今科技飞速发展的时代，迈向更高速网络的征程始终围绕着几个核心目标展开，即提高数据速率、降低延迟、提升可靠性、降低功耗，同时在控制成本的情况下保持或扩展覆盖范围。对于下一代高速互连而言，这些要求集中体现在 448G 高性能 SerDes 的开发上。448G 高性能 SerDes 将作为扩展 1.6T 以上以太网的基础电气层，同时也会为人工智能、存储和云规模计算等领域的其他先进互连架构提供强大支持。

随着每一代技术的不断演进，要实现这些核心目标变得愈发复杂。当前面临的挑战众多，例如人工智能和通用网络应用的性能需求存在明显差异，多个标准组织都有各自的技术贡献，并且为满足 448G 信令要求，电气 PHY 的实现变得日益复杂。推动 448G 发展的背景是，业界既需要快速推进，又要解决比以往更广泛的技术和部署变量。

448G 电气 PHY 的采用准备程度相当高，特别是在由 AI 驱动的纵向扩展和横向扩展数据中心网络中，后端互连瓶颈已经对系统性能造成了限制。在这些环境中的运营商迫切需要更快的速率、更低的延迟和功耗，因此 448G 成为了合乎逻辑的下一步发展方向。超大规模网络运营商和大型企业运营商正在制定基础设施路线图，涵盖短距离铜缆部署和长距离光纤部署。

从供应链角度来看，每通道 224G 的 SerDes 技术（448G 双通道架构的直接前身）已经迅速成熟，为 448G 的发展提供了坚实的技术基础。这种成熟度使得 448G PHY 的早期原型设计成为可能，从而确保在标准最终确定后，芯片和系统设计都能准备好进行部署。

多个标准组织正在积极规划 448G 电气物理层 (PHY) 的发展路径。光互联网络论坛 (OIF) 于 2024 年 7 月启动了 CEI - 448G 框架项目，为定义信道特性、调制目标和可达性目标奠定了基础。IEEE P802.3dj 工作组正在将以太网标准扩展至 1.6T 和每通道 200G，并将 448G PHY 作为关键构建模块。超级以太网联盟 (UEC) 和 UALink 正在使电气接口规范与人工智能规模架构要求保持一致，而存储网络行业协会 (SNIA) 正在举办研讨会，汇聚人工智能、存储和网络领域的观点。开放计算项目 (OCP) 持续推动以部署为导向的规范，解决超大规模采用的外形尺寸、集成模型和运营考量。这种协作环境确保最终规范在技术上是稳健的并且易于部署，尽管每个组织都有独特的侧重点，无论是以太网协议合规性、电气互操作性、光电链路、人工智能优化还是系统集成。

为 448G 选择最佳调制方式是 PHY 设计中至关重要的技术决策之一。主要的候选方案包括 PAM4、PAM6、CROSS - 32、DSQ - 32、PR - PAM4、BiDi - PAM4、SE - PAM4 和 DMT，它们在带宽效率、信噪比、复杂性和兼容性之间提供了不同的权衡。PAM4 因其向后兼容性以及与光学实现的一致性而仍然具有吸引力，尽管它需要更高的电路带宽。PAM6 可以减轻一些带宽负担，但代价是更复杂的 DSP 和更低的噪声容限。像 CROSS - 32 和 DSQ - 32 这样的二维星座图可以改善某些符号模式的检测器容限，但需要更复杂的检测算法。其他方法，例如 BiDi - PAM4 和 SE - PAM4，旨在保持 I/O 数量不变，但会带来新的信号恢复挑战。最终的调制选择（或一组选择）必须在实现可行性与 AI 和非 AI 环境中的性能目标之间取得平衡。

通道拓扑是决定 448G PHY 性能的关键因素。面向 AI 的部署倾向于采用短且低损耗的路径，例如直连铜缆、近封装互连或共封装光模块 (CPO)，以简化均衡并降低延迟。相比之下，一般网络中的前面板光模块通常需要更长的 PCB 走线、多个连接器，甚至可能需要重定时器，所有这些都会增加接收器的信号衰减和复杂性。

以 SerDes 形式实现 448G PHY 需要克服诸多重大设计挑战。在如此高的数据速率下，单位间隔极短，需要精确的时序恢复、先进的前馈和判决反馈均衡，以及高分辨率 ADC/DAC 操作。例如，从 PAM4 升级到 PAM6 会将符号转换数量从 16 个增加到 36 个，展开的 DFE 中的比较器数量从 16 个增加到 36 个，检测器位宽从 2 位增加到 3 位，所有这些都需要更高的精度，并且可能带来更高的功耗。这些现实情况必须与调制选择、封装策略和热约束一起综合考虑。迄今为止，尚未发现这两种方法具有明显的实施优势。