模拟和混合信号：让 ASIC 设计风险升级的关键因素

在当今半导体产业蓬勃发展的大背景下，模拟和混合信号（AMS）内容正逐渐成为增加 ASIC 设计风险的关键因素。悲观者对这一问题的未来发展态势深感忧虑，认为其会日益严峻；而乐观者则寄希望于人工智能和小芯片技术能为这一困境带来转机。

早在几年前，模拟与混合信号领域就已陷入发展瓶颈。在芯片首次失效的情况中，模拟与混合信号相关问题的占比翻倍，且后续很长一段时间内改善迹象都不明显。先进工艺节点所带来的相关问题，极有可能使这一情况进一步恶化，但也有部分业内人士期待人工智能或小芯片技术能够扭转这一不利局面。

多重趋势的相互交织，让模拟与混合信号设计变得更为复杂。将数字辅助逻辑集成到模拟模块和电源管理 IC 中，虽然在一定程度上提升了性能与适应性，但同时也引入了严格的数模协同设计要求。这就需要一个能够有效处理两个领域的混合验证环境。在先进工艺节点下，可变性与布局相关效应不断加剧，模拟行为变得更加难以预测，这就需要更广泛的仿真覆盖和更高的计算资源。此外，AMS IP 如今已经深度嵌入 AI 加速器、射频收发器和传感器接口等大型 SoC 中，使得分层验证与系统级验证变得不可或缺。

部分特定技术也在推动着这一趋势的发展。在人工智能硬件与数据中心计算需求的驱动下，类似 “AI 工厂” 的架构极大地加剧了验证挑战。高带宽内存（HBM）技术作为这一需求的核心，包含一堆 DRAM 裸片和一个集成混合信号电路（如 PHY）的逻辑裸片，以实现高带宽应用所需的大规模数据传输。这些电路将深度交织的模拟与数字领域紧密结合，使得验证范围更广、更关键。

新节点带来了更多挑战。每一代新技术节点都会伴随着验证时间的增加，这主要源于新的设计规则、更复杂的设计，以及原理图受布局的显著影响。寄生效应愈发显著，验证提取网表的重要性与日俱增。不仅高性能计算领域面临着巨大压力，数据速率的持续提升，以及模拟与射频（RF）功能的频率和带宽更宽更高，都使得仿真表征与测试难度加大。以 6G 为例，亚太赫兹频段的建模、仿真与测试都极具挑战性。此外，一颗模拟射频芯片往往有上千项要求，除基本功能模式外，还需表征不同性能指标。

新型晶体管器件也增加了不确定性。采用鳍式场效应晶体管（finFET）和全环绕栅极场效应晶体管（GAAFET）的先进节点技术，进一步增加了设计复杂度。这不仅引入了更复杂的器件模型和更难预测的互连寄生效应，还导致网表规模扩大两倍以上，显著延长了验证时间。

与数字逻辑不同，模拟行为对寄生效应、布局相关效应（LDE）和工艺变化高度敏感，难以精准仿真。因此，含 AMS 内容的 SoC 首次流片成功率通常比纯数字 SoC 低 10% - 15%。这一差距往往源于边界条件覆盖不足、建模不充分，或诸如电源域冲突、衬底噪声等集成问题。模拟 IP 的重新设计周期尤其昂贵耗时，特别是涉及布局修改或器件尺寸调整时。模拟错误在流片前更难检测，流片后修复成本更高，进而增加了开发风险与周期。

更小的工艺节点加剧了这些影响。过去在模拟设计中无需过多担心的噪声、耦合噪声甚至工艺变化等问题，如今都必须得到重视。数字领域的信号完整性挑战已蔓延至模拟部分。设计团队难以在模拟部分实现精确的性能指标，尤其是在 SerDes 通道或时钟生成等通信相关模块中。他们发现预期性能与实际性能差异显著，却难以判断是工艺变化还是设计缺陷所致。

在验证方面，过去模拟模块先独立验证，再集成到数字系统中，且有 “防护栏” 将模拟模块与其他部分隔离。但如今，需要在与数字电路相同的衬底上设计模拟模块，甚至可能需要堆叠裸片。随着复杂度的提升，验证套件规模也在不断扩大。回归测试套件如今包含数千项测试，不仅要求功能正确性，还需在工艺角、噪声条件和时序场景下保证高精度。

小芯片技术目前尚不清楚是能缓解挑战，还是会引入更多问题。将模拟模块分离至独立裸片可提升良率，但也会将验证挑战转移至更高层级。同时，基于小芯片的系统引入了新的复杂性，如混合节点验证、跨裸片时序和模拟信号完整性需仔细管理等。

人们对人工智能在模拟设计与验证中的价值愈发乐观。人工智能开始在 AMS 验证中发挥变革性作用，如机器学习模型可提升覆盖效率，深度学习技术支持异常检测，还能更精准地预测寄生效应与布局相关变化。人工智能还能助力加速调试、更高效地利用仿真时间、生成模型等。

半导体行业由数字需求驱动，模拟设计生存空间受到挤压，而对模拟性能的要求却在持续提升。或许小芯片技术能让模拟模块保留在更适配的节点上，延长 IP 生命周期，但这项技术在应用于模拟领域前，可能需要更成熟的发展。随着人工智能的潜力逐步释放，工作流程将迎来诸多进展与变革。