基于板级封装的异构集成：技术与应用揭秘

在当今电子技术飞速发展的时代，基于板级封装的异构集成作为一项关键技术，正发挥着越来越重要的作用。它是弥合微电子与应用差距的关键方法，巧妙地结合了 “延续摩尔” 与 “超越摩尔” 的理念。通过系统级封装（SiP）技术，能够集成多种不同材料的裸片，如硅（Si）、氮化镓（GaN）、光子器件等，以及无源元件。借助扇出晶圆级 / 板级封装等先进技术，实现了更低的成本和风险，同时具备更高的灵活性。这一技术的发展，正推动电子系统的可靠性朝着十亿分之几故障率的目标迈进。

下面将从扇出板级封装技术、材料与设备创新、最新产业动态与技术突破以及板级封装的经济效益等方面进行详细阐述。

扇出板级封装（FO - PLP）是扇出晶圆级封装（FO - WLP）的技术延伸。它通过将有源和无源元件嵌入模塑料中，显著提升了布线面积，推动了封装的小型化。其核心优势在于无基板设计，采用薄膜金属化替代传统的引线键合或倒装芯片（FC）凸点，实现了芯片间更短的直接互连。这不仅降低了热阻，提升了性能，还减少了寄生效应。在高频应用中，相比 FC - BGA 封装，FO - PLP 具有更低的电感。

FO-PLP的工艺流程主要分为模塑优先和RDL（再布线层）优先两类：模塑优先工艺中，面朝下路径通过直接电镀通孔具有最短的互连，在RF和毫米波领域表现最优，因互连路径最短、高频损耗最低；面朝上路径则需铜柱互连，而RDL优先工艺需焊料互连，两者均需额外聚合物/底部填充层。

FO - PLP 的异构集成能力尤为突出，它可以无缝集成不同材料、不同供应商甚至不同化合物技术的裸片，无需额外的植球等准备步骤。这一特性通过多项目晶圆（MPW）加工得到了验证。

例如，采用 250nm/130nm SiGe BiCMOS 工艺制作的 60GHz 低噪声放大器 （LNA）、120GHz 收发器、50GHz IF - IF 转换器等多种射频 IC，可集成于同一封装中。采用低温固化（<250℃）、低介电常数 / 损耗的介质层材料，配合三层介质、两层金属的 RDL 结构，最终的电性能测试证实了其在异构射频集成中的适用性。

在材料与设备创新方面，低温固化材料采用介电常数低、损耗小的介质层，固化温度低于 250℃，适配环氧树脂塑封料（EMC），玻璃化转变温度低于 200℃。中科院等机构研发的玻璃通孔（TGV）技术，提升了热稳定性与集成度。台积电、三星等企业均布局玻璃基板封装，以替代传统的硅中介层，降低翘曲率并提升良率。

最新产业动态与技术突破方面，台积电计划 2027 年将 FOPLP + TGV（玻璃通孔）技术导入量产，采用玻璃基面板级封装以提升面积利用率并降低成本。2026 年将设立扇出型面板级封装实验线，初期使用 300×300mm 面板，逐步过渡到更大尺寸。三星已将 FOPLP 技术用于移动或可穿戴设备（如 Galaxy Watch），并开发出高达 800×600mm 的面板。其 “3.3D” 封装技术结合 RDL 与 3D 堆叠，目标 2026 年量产，旨在连接逻辑芯片与高带宽存储器（HBM）。日月光的 FOPLP 技术已实现量产，主要应用于射频、电源管理等领域。2025 年 AI 先进封装需求强劲，日月光将增加资本支出布局先进封装及智能生产。群创光电利用旧 3.5 代厂转型为全球最大尺寸 FOPLP 厂，2024 年下半年试产，2025 年逐步量产，月产能目标达 3000 - 4500 片，客户涵盖恩智浦、意法半导体等车用与电源管理领域厂商。

板级封装的经济效益分析需基于多层次、高颗粒度的自下而上成本模型，该模型通过详细拆解工艺步骤（如组装、模塑、RDL制备、UBM/球贴装）及设备参数（投资、占地面积、处理时间、功耗），结合材料类型与用量、基建成本（电力、洁净室、租金）等要素，实现对不同技术选择（芯片先置/后置、光刻技术）、产品场景（裸片数量、封装尺寸、RDL层数）及商业需求（生产地点、产量、交期）的差异化成本评估。

以面朝下模塑优先工艺为例，其成本构成涵盖三层光敏介质RDL、镍-金UBM及SnAgCu球的制备流程，核心挑战集中于组装精度与速度、模塑翘曲控制、RDL线宽/线距（L/S）优化等模块，而测试环节未纳入模型。关键经济优势体现在材料利用率与面积效率的提升：

相较于300mm晶圆，457mm×610mm矩形面板在封装尺寸较大时（如≥11mm×11mm）可实现更高的面积利用率（AU≥90%），而晶圆AU仅85%~88%且仅适用于小封装。AU的提升直接减少基板非封装区域的材料浪费——以生产5000万只20mm×20mm封装为例，面板方案较晶圆方案减少14%的环氧树脂塑封料（EMC）消耗（402kg vs 1725kg），显著降低材料成本（EMC为FO-PLP流程中最贵材料之一）。

此外，矩形面板的灵活性允许封装水平或垂直放置，适配更多长宽比组合，进一步优化了 AU。在生产效率方面，面板方案通过提升组装设备单位 / 小时（UPH）性能可降低组装成本，且随着面板尺寸增大（如 610mm×457mm），单位基板面积的相对成本因组装密度提升而下降，尤其对多芯片模块（如三芯片）的成本改善更为显著。对比 300mm 晶圆的单芯片封装，大面板方案在保持芯片数量不变时，相对成本始终更低，且面板尺寸扩大进一步降低了重构区域的成本分摊。

综上，板级封装凭借高 AU、低材料浪费、适配多芯片 / 大尺寸封装的优势，结合自下而上的精细成本模型验证，展现出显著的经济效益。尤其在高端应用（如射频、汽车电子、AI 加速器）中，其成本效率与环境友好性成为推动异构集成技术落地的重要支撑。