硅芯科技重磅发布三维堆叠芯片系统建模工具 3Sheng_Zenith

在当今电子科技飞速发展的时代，三维堆叠芯片技术作为集成电路领域的关键突破，正逐渐成为推动行业进步的核心力量。2025 年 4 月 30 日消息，硅芯科技成功推出了一款具有划时代意义的三维堆叠芯片系统建模工具 ——3Sheng_Zenith，为三维异构集成芯片的设计与开发带来了全新的解决方案。

硅芯科技此前自研的 3Sheng Integration Platform，已经实现了三维堆叠芯片的系统级规划、物理实现与分析、可测性与可靠性设计等功能。该平台集成了 “系统 - 测试 - 综合 - 仿真 - 验证” 五引擎合一，拥有统一的数据底座，有力支持了三维异构集成系统的敏捷开发与可定制化的协同设计优化，并且在多个功能和性能方面展现出了独创性。

近年来，国内在设计三维异构集成芯片时面临诸多困扰。设计出的堆叠结构，在经过仿真和验证后仍会暴露出诸多问题。因此，“缺乏架构设计，急需设计协同和优化，设计要素全线左移” 已然成为业界对三维芯片堆叠设计的共识。

在近期硅芯科技的行业分享讲座上，创始人赵毅博士针对业界 3D IC 设计遇到的问题进行了全面总结。他强调，顶层架构对于应用场景、有效探索和规划收敛，以及解决诸多预分析问题起着至关重要的作用。在封装设施方面，涉及到从互连角度对单 Chiplet、凸点、I/O 等设计间的数据权衡、高复杂度中介层布线优化以及各种信号线设计指标的应对策略等问题。在综合设计指标层面，提出了 PPPAC 新框架，强调了先进封装工艺方案的效益匹配、如何利用封装结构实现性能 - 成本 - 稳定性的协同，以及贯穿各级设计的测试与容错机制。

基于此，硅芯科技适时推出了 Chiplet 架构设计工具 ——3Sheng_Zenith 系统建模工具，旨在与业界同仁共同应对 Chiplet 和先进封装目前面临的首要问题。

这款工具主要具备以下三个方面的功能：

系统级规划

●SoC 划分：对原有芯片架构进行分解和重构探索，从原本的 x,y 轴延伸至 z 方向，挖掘设计潜力，提升系统性能，拓展设计空间，降低 SoC 本身的设计成本并提高良率。3Sheng_Zenith 系统建模工具先将一个 SoC 设计（通常为 netlist 文件）切分为多个小的 Die 进行模块化处理，每个 Die 被设计为独立的 Chiplet，便于后续进行灵活的布局规划和资源优化。通过调整目标函数（设计开销）的 cost 系数，执行迭代优化，逐步完成布局。

●Chiplet 建模：这是系统级规划的核心环节。工具对每个划分后的 Die 进行建模，形成独立的 Chiplet 模块，确保设计的可重复性和可扩展性。每一块 Die 在堆叠设计中可作为一个 IP 进行物理规划和展示。在 3Sheng_Zenith 工具中，完成 Chiplet 建模后，可进行物理设计与测试综合的协同设计，能在跨 Die 级别进行信号、电源、功耗、时序的分析，并在完成多 Die 的系统集成后，评估每个 Chiplet 的制造成本。

●Floorplan：Chiplet 建模完成后，进行系统级规划（Floorplan）。该环节负责优化所有 Chiplet 在 2.5D/3D 集成电路中的布局，确保资源合理分配，为后续布线和仿真做好准备。工具支持丰富的多功能点展示，如飞线、热力图等，用户可通过在界面双击任意切换。

●DFT 规划：多芯片集成系统是多个同构或异构裸片在封装级别上的混合集成，与传统芯片集成相比，在质量保障和测试需求方面存在巨大差异。如果没有进行可测性和容错设计，大量的 Bump 互连和 TSV 存在的设计和制造问题可能会破坏系统的稳定性和质量。因此，基于互连设施的 3D DFT 尤为关键。3Sheng_Zenith 工具在系统规划的早期就对 DFT 和 FT（Fault tolerance）设计资源进行规划，在划分和系统物理规划中分配测试和容错所需的硬件与互连资源，为 3D 系统的稳定性、完整性和协同热与应力管理的设计做好准备。

互连设计优化

●3D 编辑与显示：在系统级集成编辑中，工具支持三维坐标系的图形设计，设计者可以随意拖动和旋转视角对设计进行改动。支持多形态堆叠方式，方便查看各 Die 重叠部分的互连信息并进行标签检索，便于自定义调整，确保系统规划阶段的互连快速搭建。

●接口连接性检查：3Sheng_Zenith 提供接口连接性检查功能，检查 Bump 凸点互连规划的物理连接关系和逻辑连接关系的一致性。若出现凸点非对准、凸点错位、不正确的凸点连接等问题，工具会报错。设计者可在早期完成一轮互连规划的检查，在物理实现之后再进行详细验证，从而在早期完成宏观的互连设计。

●预布线与优化：对 Bump 互连检查之后，工具会快速进入预布线与优化阶段。它对堆叠结构执行全局布线和细节布线，确保 chiplet 之间的信号连接满足电性要求，并自动迭代优化布线效果。布线情况会提供实时 3D 效果图，用户可通过菜单窗口切换观察各个层切面，并获得生成的 GDS 效果图。

系统早期分析

●协同设计仿真：完成系统级规划后，进入系统性能的早期分析阶段，即多级的协同设计仿真 (Multi - level Co - Design and Simulation)。协同设计仿真支持直接调用 3Sheng_Volcano 分析工具组件，包括信号完整性分析工具 Isis、电源完整性工具 Pyros、热 / 电热分析工具 Dynam、功耗分析工具 Atrop 以及物理验证 3Sheng_Ravine 工具，以确保所设计系统的可靠性和稳定性。经系统级规划的早期分析后，可进入测试容错设计与整体的物理设计实现阶段，分别由 3Sheng 全流程设计工具的 3Sheng_Ocean 和 3Sheng_Ranger 来完成测试容错与 Chiplet 堆叠的物理综合过程。不同工具之间享有统一的原生数据底座，可实现流程和设计环境的灵活切换。

●布线鲁棒性：在初步规划的多芯片集成系统中，互连布线对最终性能，尤其是在高带宽大功耗场景下，会受到制造工艺差异等因素的影响。因此，需要对布线的鲁棒性进行检查。工具在系统早期分析中，针对跨 Die 互连的电源线和信号线的结构，对系统模型进行寄生参数提取，完成对整体绕线约束的检查，确保结构的完整和可靠。

●制造成本评估：Chiplet 异构集成是下一代的 SoC 设计方法，除了 IP、软件、模组、光罩等固定 SoC 成本外，Chiplet 架构设计还需要考虑新系统的制造成本（Fabrication Cost），包括晶圆成本、封装成本、键合成本、测试设计成本等。3Sheng_Arhi 中丰富的制造成本模型是完成先进封装方案的保障，能确保达成系统级设计，从规划到封装协同设计的完整设计，包括性能指标成本与先进封装成本。对于预布线的多个 Chiplet 与中介层和基板的集成目标，可获得各 Die 的成本分析，包括设计资源预算、布线效能评估，有助于设计者及时发现和优化问题。

硅芯科技此次推出的 3Sheng_Zenith 系统建模工具，无疑为三维堆叠芯片的设计与开发注入了新的活力。它有望帮助业界解决当前面临的诸多设计难题，推动三维异构集成芯片技术迈向新的高度。后续，硅芯科技还将继续深入探讨高性能协同设计优化的物理设计、多 Die 测试容错设计、高速互连设计协同仿真等方面的工具与设计方案，与业界设计师们携手共进，共同探索三维堆叠芯片的有效设计思路和 EDA/IP 之道。