三星发力 1c DRAM 研发，HBM4 量产开启高端存储新征程

三星电子近日宣布取得了一项重大技术突破，其已成功跨越 10 纳米级第六代（1c）DRAM 制程的良率门槛，良率超过了 50%。基于这一成果，三星计划在今年下半年正式导入第六代 HBM（HBM4）进行量产，这一举措标志着三星在高端存储器领域迈出了关键的一步。

从技术层面来看，1c DRAM 制程节点约为 11 - 12 纳米。与目前市场上主流的第 4 代（1a，约 14nm）和第 5 代（1b，约 12 - 13nm）DRAM 相比，1c DRAM 具有显著的优势。它具备更高的密度、更低的功耗以及更薄的晶粒厚度。这些特性使得在 HBM4 中能够堆叠更多层次的记忆体，进而大幅提升了容量与频宽密度。以数据中心的服务器为例，更高的容量和频宽密度可以使服务器在处理海量数据时更加高效，减少数据传输延迟，提高整体运行效率。

目前，HBM 市场呈现出 SK 海力士和美光双雄主导的局面。SK 海力士率先出货基于 1b DRAM 制成的 HBM4 样品，并且掌握了 HBM3E（第五代 HBM）8 层与 12 层市场。美光也紧随其后，在市场上占据了一定的份额。反观三星，虽然曾向 AMD 供应 HBM3E，但未通过 NVIDIA 测试，这导致其在 AI 记忆体市场的市占率受到了挑战。

为了扭转这一不利局面，三星从去年开始就全力投入 1c DRAM 的研发工作，并由 DRAM 开发室长黄相准主导重设计作业。黄相准指出，1c DRAM 性能与良率未达标的根本原因在于初期设计架构。他强调：“不从设计阶段彻底修正，将难以取得进展。” 据悉，该项目初期由于设计团队与制造部门缺乏有效的协作，导致进度受阻。此次由高层介入调整设计流程，充分反映了三星想要重回技术领先地位的坚定决心。

三星还制定了积极的市场反攻策略。计划在下半年供应 HBM4 样品，并将 “客制化 HBM” 作为新战略的核心。HBM4 允许将逻辑晶片（logic die）与 DRAM 堆叠整合，通过晶圆代工制程优化整体架构，从而满足不同应用场景的需求。为了强化整体效能与整合弹性，三星还导入了自研 4 奈米制程，用于量产搭载于 HBM4 堆叠底部的逻辑晶片。

值得注意的是，根据相关报道，SK 海力士对 1c DRAM 的投资相对保守，将重点转向以 1b DRAM 支援 HBM3E 与 HBM4 的量产，预计要到第七代 HBM（HBM4E）才会导入 1c 制程。这凸显出三星希望通过更早导入先进制程，在技术节点上抢得先机。如果三星能够持续提升 1c DRAM 的良率，不仅有助于缩小与竞争对手的差距，还将强化其在 AI 与高效能运算市场中的供应能力和客户信任。

此次三星在 1c DRAM 制程上的突破，不仅是对其自身技术实力的有力验证，也预示着未来高端存储器市场的竞争格局可能会发生新的变化。随着 HBM4 的量产和广泛应用，三星有望在 AI 和高性能计算领域占据更为重要的地位，推动整个行业向更高水平发展。