中国颠覆性晶体管技术登场，挑战传统半导体格局

在半导体技术领域，集成电路不仅能在正面形成，在背面形成的时代也即将来临。imec 于 2018 年发布的 CFET（互补场效应晶体管），长久以来被视作继 FinFET 和 GAA 之后，颇具前景的下一代场效应晶体管。然而，在今年的 VLSI 研讨会上，北京大学发布的 “倒装堆叠晶体管 (FFET)” 引发了广泛关注。

FET 的发明和发展历史

2025 年是场效应晶体管诞生 100 周年。场效应晶体管 (FET) 是利用半导体内部电场控制电流的晶体管，其基本原理由美国物理学家朱利叶斯・埃德加・利利菲尔德于 1925 年发明并获专利。但受当时技术水平限制，FET 难以实现，该想法长期未投入实际应用。大约 35 年后，1960 年，贝尔实验室的马丁・阿塔拉 (Martin Atalla) 和达翁・康 (Dawon Kahng) 发明了金属氧化物半导体场效应晶体管 (MOSFET)，并首次成功使其运行。MOSFET 成为后续半导体产业发展的基础，支撑了集成电路的巨大变革。

MOSFET 技术持续发展。1971 年，英特尔发布用于计算器的 “4004” 处理器，采用 PMOS 技术；1972 年，又发布 “8008” 处理器，采用 NMOS 技术，可进行更复杂计算。不过，“4004” 采用以空穴为载流子的 PMOS 结构，工作速度慢；“8008” 采用以电子为载流子的 NMOS 结构，虽能高速工作，但功耗高。为解决此问题，美国 RCA 公司的弗兰克・万拉斯 (Frank Wanlass) 于 1963 年发明的 CMOS（互补 MOS）技术受到关注。CMOS 是将 PMOS 和 NMOS 成对组合的技术，能同时实现低功耗、高速运行和高集成度。尽管最初因制造复杂性未广泛应用，但很快其真正价值得到重新评估。

从 “重塑 CMOS” 到 FinFET 和 GAA 时代

20 世纪 80 年代，随着 VLSI（超大规模集成电路）时代到来，CMOS 占据主导地位。CMOS 标志着半导体技术飞速发展的转折点，其电路微型化使高速化、低功耗化和高集成度得以同时实现。这一演变的理论基础是 IBM 的罗伯特・H・丹纳德 (Robert H. Dennard) 于 1974 年提出的 “丹纳德缩放定律”。该定律表明，按一定速率降低晶体管尺寸和电压，可提高运行速度等性能并降低功耗。此后，半导体行业遵循此 “缩放定律” 推进微型化。但自 2000 年代中期起，该定律达到物理和电气极限，进一步微型化也无法按比例提高运行速度。

为克服挑战，业界不断探索新技术。2011 年，英特尔成功量产采用 FinFET（一种三维晶体管）的处理器。2022 年，三星电子成为全球首家在 3 纳米工艺中量产采用环绕栅极 (GAA) 结构逻辑半导体的公司。2025 年，台积电将推出 2 纳米工艺，英特尔也将推出其 “18A” 工艺。因此，2025 年是新型晶体管结构 “GAA” 应用开花的一年。

三星的 GAA 技术

三星的 YY Masuoka 在 VLSI 会议上以《GAA “G” enuine “A” rchitecture for “A” I generation》为题发表演讲。据其研究，关于 GAA 的首次演讲于 2002 年的 VLSI 研讨会上进行。此后，与 GAA 相关的演讲数量波动，自 2020 年起呈上升趋势。2022 年，三星开始量产配备 GAA 的逻辑半导体，预计台积电和英特尔 2025 年效仿，Rapidus 也计划 2027 年量产 GAA。益冈最终结论是，这是 GAA 未来 100 年的关键转折点，“GAA 将引领另一个奇迹”。

GAA 是 PPA 增强的必要条件

接下来，Masuoka 展示了通过将晶体管结构从 FinFET 转换为 GAA，可以将 SRAM 性能提高 20% 以上，将局部失配减少 10% 以上，并将待机漏电流降低 30% 以上（图 1）。换句话说，通过采用 GAA，可以同时改善 PPA（功耗、性能和面积）。

Masuoka 在这张幻灯片上的第二个结论是“GAA 是 PPA 增强的必要条件。 ”

图1 结论-2，GAA 对于 PPA 增强至关重要。

Masuoka进一步表示，三星将在2022年全球率先开始量产采用GAA的逻辑芯片，台积电和英特尔将在2025年紧随其后，而Rapidus也计划在2027年量产GAA。在结论3中，他总结道：“现在GAA已经实现。”（图2）。

益冈最终的结论是，这将是GAA未来100年的关键转折点，并强有力地发出“GAA将引领另一个奇迹。 ”（图3）。

图2 结论-3，现在GAA已经实现。

图3 结论：GAA 将引领另一个奇迹。

那么，GAA的未来又将如何发展呢？其中一项领先的候选技术——北京大学吴恒教授公布的“倒装堆叠晶体管”（Flip FET）——引起了广泛关注。

中国论文数量快速增长

从 VLSI 研讨会上技术（设备 / 工艺）和电路领域按地区提交和接受的论文数量来看，中国投稿数量自 2021 年左右持续快速增长，2025 年达 283 篇。录用论文方面，中国提交 50 篇，位居第三，仅次于美国和韩国。考虑到中国的显著增长，2026 年后跃居第一可能性很大。在技术与电路领域论文总数排名前 11 的机构中，中国表现出色，北京大学排名第 4（12 篇论文），清华大学排名第 6（8 篇论文），澳门大学和复旦大学均位列第 11（各 5 篇论文）。可以说，中国高校在国际半导体会议 VLSI 研讨会上的影响力迅速提升，且很多年轻研究人员参与其中，主导了今年的 VLSI 研讨会。

3D 堆叠晶体管的历史和北京大学倒装堆叠晶体管的出现

北京大学吴恒教授表示，2025 年是自 2004 年首次演示 3D 堆叠 CMOS 以来约 20 年。期间，2005 年成功演示 3D 堆叠 FinFET，2009 年欧洲 CEA - Leti 演示第一块 3D 堆叠 12 英寸晶圆。2018 年的 VLSI 研讨会上，imec 发布 CFET，在台积电等尖端逻辑半导体制造商路线图上，CFET 排在 GAA 之后。然而，北京大学吴恒教授团队在 2024 年 VLSI 研讨会上提出 “倒装堆叠晶体管 (FFET)” 新型 3D 堆叠晶体管概念，并于 2025 年宣布成功演示其运行。

2nm 及后续采用的 GAA 和背面电源

在 2nm 及以后工艺中，FET 将从 GAA 过渡到 CFET，并采用背面电源输送网络 (BSPDN) 作为布线技术。BSPDN 是在晶圆表面形成晶体管和信号布线，在晶体管背面构建电源线的技术，英特尔称其为 “Power Via”，预计从 “18A” 工艺开始采用。采用 BSPDN 的主要原因有两点：一是传统供电方式从晶体管和信号线上方供电，长供电路径易产生电压下降，背面直接供电可显著降低；二是过去晶体管上方信号线和粗电源线混杂，易相互干扰，限制布线设计，分开正面信号线与背面电源线可消除干扰，提高正面布线密度。

Flip FET 背后的理念

BSPDN 有望在 GAA 世代全面应用。在此背景下，Flip FET 设计出在正面制作 FET 和信号线，在背面制作 FET、信号线和电源线的方案。为实现该想法，采用了独特工艺。

令人惊叹的 Flip FET 工艺

在正面和背面形成 FET 的工艺如下：

（1）采用自对准有源技术形成场效应晶体管（FET）沟道区。

（2）形成元件隔离（浅沟槽隔离，STI）结构。

（3）在正面形成NMOS晶体管及其布线层。

（4）将另一片晶圆键合到已经形成的硅晶圆上。

（5）将晶圆倒装，这是该工艺的关键点。

（6）倒装后，对上层晶圆进行减薄。

（7）进一步去除硅，露出有源层。

（8）在背面形成PMOS晶体管及其布线层。

这项技术因包含键合后倒装晶圆工艺而被称为 “Flip FET”。实际上，利用该工艺在晶圆正面形成 FinFET NMOS，在背面形成 FinFET PMOS，且 NMOS 和 PMOS 性能良好。

倒装堆叠晶体管 (Flip FET) 的应用和未来展望

吴恒教授提出在背面形成 PMOS 和布线层，再在正面形成 NMOS 和布线层的工艺，以解决 Flip FET 应用的热预算问题，此过程中晶圆键合和倒装操作进行两次。接着，应用相同工艺在正面和背面制作 CMOS 结构并评估其工作特性。此外，吴恒教授计划将 Flip FET 技术应用于亚 1 纳米节点，并展示了路线图。他总结道，在半导体技术领域，集成电路不仅能在正面形成，还能在背面形成的时代即将到来。