IMEC推动7埃米制程，提出双列CFET结构

在2024年IEEE国际电子会议(IEDM)上，比利时微电子研究中心(IMEC)宣布了一项重要创新：基于互补式场效电晶体(CFET)的全新标准单元结构，内含两列CFET元件，中间共享一层信号布线墙。这项新技术有望在7埃米(A7)逻辑节点上实现制造性和面积效率的最佳平衡。

IMEC指出，双列CFET架构的主要优势在于简化制程和显著减少逻辑元件和静态随机存取存储器(SRAM)的面积。根据IMEC的设计技术协同优化(DTCO)研究，与传统的单列CFET相比，这种新架构可以将标准单元高度从4轨降至3.5轨。这意味着SRAM单元的面积将显著减少15%，而与采用14埃米(A14)纳米片技术构建的SRAM相比，基于双列CFET的SRAM可以实现超过40%的面积缩减，为SRAM的进一步微缩化提供了可能。

CFET作为一种晶体管垂直堆叠CMOS工艺，自2018年由IMEC提出以来，一直被视为未来更尖端埃米级制程工艺的关键技术。IMEC预计，凭借CFET，芯片工艺技术在2032年将有望进化到5埃米(0.5nm)，2036年则有望实现2埃米(0.2nm)。

IMEC展示的这种双列CFET架构以一个基础单元为开端，该CFET单元内的一侧针对功率连接进行优化，包含一条把功率从晶背传输到顶层元件的电源轨(接地电压Vss)，以及一条用于底层元件的直接晶背连接。另一侧则针对信号连接进行优化，方法是提供一层中间布线墙(middle routing wall)来连接元件顶层到底层。接着，利用反射制出两个这种基础单元，形成双列CFET标准单元(包含两列堆叠元件)，这两个单元共用同一个中间布线墙来进行信号连接。

IMEC DTCO研究计划主持人Geert Hellings表示，研究显示每3.7个场效电晶体共用一个中间布线墙就足以建立逻辑和SRAM单元。这意味着与传统的单列CFET相比，新架构可以进一步缩短标准单元高度，从4轨降到3.5轨。此外，双列CFET还能带来制程的简化，因为两列CFET元件之间共用一条中间布线墙的沟槽，免除了形成极高深宽比通道的需求，进而减少中段制程的流程复杂度和成本。

IMEC还在IEDM上展示了这种双列CFET架构的一个关键组件：一个功能性单片CFET，该元件具备直接连接到底部pMOS元件源极/汲极的晶背接点。这是通过极紫外光(EUV)晶背图形化技术实现的，该图形化技术确保了晶背的功率和信号布线稠密，还能紧密叠对(精度小于3纳米)晶圆正面制成的源极/汲极与晶背接点和后续的晶背金属层。

IMEC的这一创新不仅为半导体行业提供了新的发展方向，也为摩尔定律的延续铺平了道路。随着晶体管尺寸的不断缩小，传统平面晶体管所面临的问题如漏电等逐渐凸显，而CFET的垂直堆叠设计有望解决这些问题，提高晶体管密度和整体性能。

然而，CFET的制造也面临诸多挑战，如结构纵横比的增加带来的制造难度、非常高的掺杂剂激活和接触电阻率的要求等。IMEC表示，为了克服这些挑战，必须仔细选择集成方案，以降低工艺复杂性，并最大限度地减少对新材料和工艺能力的要求。

IMEC的这一创新成果无疑将推动半导体行业向更高层次的制程技术发展，为未来的电子设备提供更强大的性能和更小的尺寸。随着技术的不断进步，我们有理由相信，在未来的几年里，我们将看到更多基于CFET技术的创新产品问世。