芯片先进封装工艺揭秘：聚焦 2.5D/3D 封装

前面的文章详细介绍了倒装封装和晶圆级封装，今天我们将重点聚焦于立体封装，也就是备受瞩目的 2.5D/3D 封装技术。

2.5D/3D 封装

2.5D 和 3D 封装均采用了芯片堆叠封装的方式。在它们出现之前，MCM（Multi-Chip Module，多芯片组件）技术率先得到发展。MCM 是把多个未封装的裸片以及其他元器件，组装在同一块多层高密度基板上，通过基板电路实现互连接，然后进行封装。MCM 技术已有十几年的历史，其组装对象主要是超大规模集成电路和专用集成电路的裸片，而非中小规模的集成电路。该技术的出发点是满足高速度、高性能、高可靠和多功能的需求，对于体积和重量的考量并非首要因素。MCM 具有技术难度低、成本低、可靠性高的优点，但集成密度较低、时延相对较大，可将其视为一种 2D 集成方式，它也预示了芯片集成化、堆叠化的发展趋势。

基于这一趋势，更先进的 2.5D 封装和 3D 封装应运而生。2.5D 封装是通过引入硅中介层（Interposer），在其上进行电路设计（即 RDL），从而实现两个芯片（如内存和 CPU、GPU 等逻辑芯片）的共同封装，属于横向封装。而 3D 封装则进一步引入了 TSV（硅通孔）技术，在芯片上刻蚀垂直通孔并填充金属，以此完成多个晶粒的上下堆叠封装，属于纵向封装。在实际应用中，通常会同时采用 2.5D 和 3D 封装，例如 1 个或多个计算芯片搭配 HBM 堆栈，这种封装有时也被称为 3.5D 封装。显然，RDL 是在水平面 “挖沟”，TSV 是在垂直面 “挖井”，这两项技术是实现立体堆叠的前提条件。

TSV

TSV 的全称是 Through-Silicon-Via（硅通孔，也叫硅穿孔）。在硅中介层上制作垂直导通孔，并通过铜、钨、多晶硅等导电物质进行填充，从而实现垂直电气互连，这就是 TSV 技术。在 TSV 诞生之前，芯片之间的连接大多是水平的，这使得多个芯片散布在一个平面上，随着具体功能的增加，整体占用空间也会相应增大。后来，人们开始考虑在垂直方向进行堆叠，由此出现了 PiP 和 PoP 技术。PiP（Package In Package，“封装内封装”，堆叠封装）是将一个芯片封装在另一个芯片内部，通过金线键合将两个芯片堆叠到基板上，形成一个整体的封装元件。PoP（Package on Package，“封装上封装”，堆叠组装、叠层封装）则是在一个芯片封装上再放置另一个芯片封装（支持多层堆叠），其典型应用是将 DRAM 内存芯片放置在逻辑芯片的上方。早期的芯片堆叠采用过引线键合（WB），即通过引线实现上下层的电气连接，而后来出现的 TSV 技术则直接在芯片里穿孔，实现了上下层的垂直互联。TSV 的优势显著，它能够减小互联长度、减小信号延迟、降低电容 / 电感，实现芯片间的低功耗、高速率通信，满足芯片的集成化和小型化需求。

TSV 的结构从通孔内由外到内依次为：绝缘层、阻挡层、种子层、电镀铜柱（Cu）。绝缘层的作用是将硅板和填充的导电材料进行隔离绝缘，通常选用二氧化硅作为材料。阻挡层是为了防止铜原子在 TSV 工艺流程中穿透绝缘层，导致封装器件产品性能下降甚至失效，因此采用化学稳定性较高的金属材料作为保护。种子层实际上也是铜（Cu），它提供 Cu 晶核，作为后续电镀过程的导电层，为铜的电化学沉积提供起始点。在电镀过程中，Cu2 + 与电镀液中的分子形成络合物，吸附在阴极 TSV 的种子层上，在外加电场的作用下，被电极表面的 e - 还原为铜原子，沉积在孔内，随着时间推移逐渐将 TSV 孔内填满铜。种子层能够确保电流均匀分布，实现金属在孔内的均匀填充，提升电镀质量，同时也可以改善铜的粘附性，防止附着力不足而发生分层或剥落。电镀铜柱则用于信号导通。

TSV 的工艺流程根据具体芯片设计架构而定，一般可分为先通孔工艺（Via First）、中通孔工艺（Via Middle）和后通孔工艺（Via Last）。先通孔工艺是先挖孔，然后进行前道工艺（FEOL，做 CMOS 晶体管）和后道工艺（BEOL）；中通孔工艺是先进行前道工艺，然后挖孔，最后进行后道工艺；后通孔工艺则是先完成前道和后道工艺，再进行挖孔。单就挖孔填充这一动作而言，主要步骤包括深孔刻蚀及清洗、绝缘层 / 阻挡层沉积、深孔填充。

1.深孔刻蚀及清洗

深孔刻蚀的工艺有干法刻蚀（深反应离子刻蚀，DRIE）、湿法刻蚀、激光打孔、光辅助电化学刻蚀法等。其中，DRIE 技术中的 Bosch（博世）刻蚀具有更好的深宽比效果，是较为常用的工艺手法。传统的等离子体刻蚀工艺一般仅能实现数微米的刻蚀深度，且刻蚀速率低，缺乏刻蚀掩模选择性。Bosch 刻蚀是 Bosch 公司在传统工艺基础上改进创造的工艺，它采用了六氟化硫（SF6）和四氟化碳（C4F8）等电子特气，在刻蚀中用 SF6 等进行刻蚀（高纯 SF6 在激发为等离子体时，会形成反应性极强的氟原子和硫氟化物自由基，具有很强的腐蚀性），用 C4F8 等进行侧壁覆盖，可实现高深宽比。刻蚀完成后，需要进行清洗，以防止电子特气残留。湿法刻蚀采用掩模版与化学腐蚀结合的方式，最常选用的腐蚀溶液是 KOH，它能腐蚀硅衬底上不受掩模版保护的位置，进而形成通孔结构。该工艺诞生时间早，工艺和设备较为简单，成本低，但所形成的通孔会受到硅片的晶向影响，容易出现歪斜，且 “顶部宽底部窄”，限制了其应用。光辅助电化学刻蚀法（PAECE）是利用紫外光照射加速电子 - 空穴对的产生，以此加速电化学的刻蚀过程，适用于刻蚀大于 100:1 的超大深宽比通孔结构，但其刻蚀深度的可控性较弱，仍需改进。激光钻孔法（纯物理刻蚀）是通过高能激光照射，使指定区域的衬底材料熔化并蒸发，形成的通孔深宽比高，且侧壁基本垂直，但激光局部加热容易对孔壁造成热损伤，降低可靠性。

2.绝缘层 / 阻挡层 / 种子层沉积

通孔刻蚀完成后，首先沉积绝缘层（二氧化硅），以防止电子窜扰（隔离电流泄露）；然后沉积阻挡层，帮助后续的铜镀层更好地附着，并防止电子迁移；最后沉积种子层，其作用前文已述。

3.深空填充

填充材料主要是电镀铜，因为相关工艺比较成熟，且电导率与热导率都比较高。电镀的具体方法包括亚保形、保形、超保形以及自底向上电镀法等，不同方法的电镀速率和分布存在差异。电镀后，还需要进行退火处理，以释放应力。最后，通过 CMP（化学机械抛光）等工艺对孔口进行处理，去除多余的露铜。目前，TSV 技术在行业中已成为关键工艺，对于制造高端芯片至关重要，广泛应用于存储器（如堆叠式 DRAM）、处理器、图像传感器等高性能芯片中。

TGV

除了 TSV 之外，近年来 TGV（through-glass-via，玻璃通孔）技术也逐渐崛起。TGV 是在玻璃（高品质硼硅玻璃、石英玻璃）上打孔、填充，实现垂直互联。与硅相比，玻璃具有一些特殊的优势。首先，玻璃的硬度更高，耐高温，热膨胀系数（CTE）低，具备更好的机械强度和稳定性。其次，在信号完整性方面，玻璃基材具有低介电常数，信号传输时损耗较小，衰减低，信号完整性更好。第三，玻璃的绝缘性能出色，无需额外添加绝缘层。第四，玻璃中介层与面板级封装（上期提到的 FOPLP）兼容，具有低成本实现高密度布线的潜力。然而，玻璃也存在一些劣势。一是加工难度相对较大，玻璃的蚀刻加工没有硅基板加工容易；二是散热性能较差，玻璃的导热性不如硅，不利于热量散发；三是玻璃通孔相关技术没有硅处理那么成熟。在具体加工流程方面，TGV 和 TSV 大致相似，主要是需要提前选择合适的玻璃基板，该基板需要具备良好的尺寸稳定性、热膨胀系数匹配性和电学性能。刻蚀的工艺方法有很多，包括机械微加工法、玻璃回流法、聚焦放电法、光敏玻璃紫外曝光法、激光烧蚀法、激光诱导法等。目前，凭借在机械强度、耐热性、绝缘性和信号传输方面的优势，TGV 已经在光通信、射频、微波、微机电系统、微流体器件和三维集成等领域有了非常不错的表现，应用前景十分广阔。

硅桥

硅桥（Si bridge）是一种与 RDL 类似的挖沟技术，它是在基板上构建的一个薄层的嵌入式硅通道，用于 2.5D 封装中芯片与芯片之间的互连。硅桥的体积很小，只桥接了芯片之间必要的接口区域，不需要覆盖整个半导体区域。在硅桥占据的区域以外，传统的铜柱技术（copper pillar）可以直接向芯片提供 IO、电源和接地信号。硅桥的最突出特点是不需要中介层，也不需要 TSV，减少了额外的工艺，降低了成本，提升了封装良率。Intel 主导的 2.5D 封装技术 ——EMIB，就是基于硅桥。EMIB 使用了多个嵌入式桥接芯片，内嵌至封装基板，实现了多个不同制程芯片之间的高效率、高密度互连。

临时键合

前面几期在讲解键合技术时，留下了临时键合和混合键合未作介绍，接下来我们就来详细了解一下临时键合。临时键合是由晶圆减薄催生的一个工艺流程。晶圆减薄除了可以减小芯片体积之外，还具有以下优势：一是增强散热，晶圆越薄，热阻越小，对于多层堆叠的芯片，超薄晶圆可以有效缓解积热问题；二是增强电学性能，晶圆越薄，元器件间的互连长度越短，能够提高信号的传输速率、减少寄生功耗、提升信噪比；三是提高集成度，晶圆越薄，TSV 越容易实现，在保证深宽比的同时，可以制造节距更小、密度更高的硅通孔；四是降低成本，晶圆越薄，刻蚀、钻孔、钝化、电镀等后续工艺也越容易，加工速度和产量都能大大提高，同时有效降低材料使用成本。

由于 TSV 实现了芯片的纵向堆叠，芯片变得越来越厚，此时更加需要对晶圆进行减薄，以达到更加苛刻的指标要求。一般来说，较为先进的 3D 封装使用的芯片厚度约在 75 - 50 微米，如果想要实现 10 层以上的堆叠，每层堆叠芯片需要减薄到 10 微米以内的近乎极限厚度。这种超薄晶圆非常脆弱，在加工过程（如光刻、刻蚀、钝化、溅射、电镀、回流焊和划切工序等）中，很容易发生翘曲和结构破损。因此，为了提高晶圆制造良率、加工精度和封装精度，需要一种临时的支撑方法，这就引入了临时键合技术。

临时键合是在晶圆背面减薄前，将晶圆转移到一个晶圆载板（载片）上，为其提供强度支撑。等到彻底完成减薄及其它背面工艺后，再进行 “解键合”。键合相对容易，通过胶粘即可实现，但解键合则有一定难度。解键合有四种方式，分别是机械剥离、湿化学浸泡、热滑移、激光解键合。机械剥离解键合是通过拉力作用分离载片和器件晶圆，碎片率较高；湿化学浸泡解键合是通过溶剂溶解粘结剂，成本较低，但速度慢、效率低，不适合量产；热滑移解键合是通过高温软化粘结剂，然后将晶圆与载片分离，这种方式容易产生粘结剂残留，影响后续产品工艺；激光解键合是使用激光透过玻璃对粘结剂层进行照射，产生热量使粘结剂分解，或者产生能量使化学键断键，是目前的主流选择。

混合键合

混合键合（Hybrid Bonding）又称为直接键合，是 3D 封装时代逐渐兴起的一种新型技术。其核心原理是基于分子间作用力（范德华力），通过铜 - 铜直接键合与介质键合的协同作用，实现芯片间的高密度垂直互连。这种技术无需传统的铜柱或锡球等 Bump 凸点结构，可实现小于 1 微米的超细互连间距连接（传统凸块键合高达 20 微米以上），互连密度极高，单位面积的 I/O 端口数量可以提升千倍以上，大幅提升了芯片间数据传输带宽。混合键合实现了更薄的晶圆堆叠，让整体架构更加紧凑，不仅有利于提升热管理能力，也优化了电气性能。此外，混合键合支持逻辑芯片、存储芯片、传感器等不同功能单元的垂直堆叠，有利于三维集成，也提升了异构设计的灵活性。在工艺兼容性和成本优化方面，混合键合也具有很大的潜力，它可以兼容现有晶圆级制造流程，可与 TSV、微凸块等技术结合形成复合封装方案。

混合键合的工艺主要包括三个关键步骤：

键合前预处理：晶圆需经过 CMP（化学机械抛光）、表面等离子体活化及清洗处理，以实现平整洁净且亲水性表面，增加表面结合力。CMP 过程还可以减少 Cu 线路腐蚀和 Cu 凹陷。

预对准键合：两片晶圆在键合前进行预对准，并在室温下紧密贴合，此时介质 SiO2 上的悬挂键在晶圆间实现桥连，形成 SiO2 - SiO2 间的熔融键合。但此时 Cu 铜触点之间存在物理接触或凹陷缝隙，尚未实现完全的金属间键合。

热退火处理：通过后续热退火处理，进行高精度倒装热压，促进金属 Cu 的互扩散，形成永久键合。

最后的话

至此，芯片的封装工艺就全部介绍完毕了。可以看出，整个封装过程非常复杂且具有挑战性，本文介绍的还只是一些主要工序，很多工序并未详细展开。晶圆制造和芯片封装分别属于前道和后道工序，很多人认为封装的难度不如制造，但实际上，关于制造我只写了 2 篇文章，而封装却写了 5 篇。随着时代的发展，在前道工艺中挑战摩尔定律变得越来越困难，因此通过封装来打造更强大的芯片成为了一个重要的选择。将部分制造工艺用于封装的思路，也就是中道，从某种意义上来说，这算是一种降维打击。

业界厂家围绕封装推出了众多技术，实际上这些技术都是基于本文提到的基础技术和工艺。例如台积电大名鼎鼎的 3DFabric 平台，包括了前文提到的 InFO，还有如日中天的 CoWoS，以及 SoIC，这些都是基于 2.5D/3D 封装技术进行整合和创新。英特尔主推的 EMIB 和 Foveros，分别类似于台积电的 InFO_LSI 和 SoIC。三星的三大先进封装技术：I - Cube、H - Cube 和 X - Cube，前两者是 2.5D 封装方案，X - Cube 则采用了 3D 空间堆叠逻辑裸片，类似台积电的 SoIC。后续有机会，我们再单独为大家详细介绍。

芯片半导体无疑是人类工业皇冠上的明珠，它的每一道工序都运用了最顶级的技术，这些工序和技术是人类数千年文明发展的结晶，也是数百年工业革命的产物。随着时代的不断发展，芯片半导体工艺还将持续演进。未来的芯片是否会更小，是否会出现新的芯片形态，让我们拭目以待！