台积电封装技术新突破：CoPoS 挑战 CoWoS，谁主沉浮？

在过去几年间，人工智能浪潮的兴起彻底带火了 GPU，而作为背后强有力的支撑力量，台积电的 CoWoS 封装技术也随之强势崛起。众所周知，多年以来，GPU 领域的绝对龙头英伟达一直是台积电的重要合作伙伴。在 AI 领域最初的热潮过后，NVIDIA 更进一步深化了与台积电的合作。

如今，双方的合作关系已达到相当紧密的程度，英伟达首席执行官黄仁勋甚至直言，除了台积电之外，NVIDIA 在 CoWoS 领域别无选择。“这是一种极为先进的封装技术，很遗憾，我们目前没有其他替代方案。” 黄仁勋如是说道。

这项先进的技术为台积电带来了丰厚的收入，有消息表明，台积电甚至超越日月光，成为全球最大的封测玩家。然而，台积电并未满足于此，在过去两年里，公司大幅扩张 CoWoS 产能。与此同时，一些技术层面的新变化也在悄然发生。

CoWoS 的演进瓶颈

关于台积电的 CoWoS 封装技术，在半导体行业观察之前的文章《杀疯了的 CoWoS》中已有深入阐述。但需要注意的是，英伟达在最新的 Blackwell 系列产品中将增加 CoWoS - L 封装产能的使用，同时减少 CoWoS - S 封装产能。据路透社报道，黄仁勋在日月光科技子公司硅品精密工业有限公司（SPIL）举行的先进封装工厂正式启用新闻发布会上表示：“随着我们进入 Blackwell 阶段，我们将主要采用 CoWoS - L 封装。当然，我们仍会生产 Hopper 封装，其会使用 CowoS - S 封装，并且我们还会将 CoWoS - S 封装的部分产能转换为 CoWoS - L 封装产能。所以，我们并非是在减少产能，而是在增加 CoWoS - L 封装的产能。”

做出这一决策的重要原因在于，基于 Blackwell 架构的 Nvidia B100和B200 GPU 需要两个计算芯片，并且需要以 10 TB/s 的带宽进行互连。而台积电的 CoWoS-L 技术实现了这一点，该技术使用局部硅互连 (LSI) 桥接器和充当重分布层 (RDL) 的有机中介层。

不过，我们必须认识到，随着芯片尺寸不断增大的趋势，例如 AI 芯片尺寸可能达到 80x84 毫米，一块 12 英寸晶圆仅能容纳四个这样的芯片。此外，超大尺寸的 CoWoS 封装面临着与基板尺寸和散热相关的挑战。例如，5.5 倍光罩版本需要 100x100 毫米的基板，而 9 倍光罩版本则超过 120x120 毫米。大尺寸基板会对系统设计和数据中心配置产生影响，尤其是在电源和冷却系统方面。在功耗方面，高性能处理器每机架功耗可能高达数百千瓦，这使得液冷和浸入式冷却技术成为更有效的散热管理手段。

与此同时，台积电过去一直在 CoWoS 中使用助焊剂。助焊剂的作用是提高连接芯片和中介层的微型凸块的附着力，并防止形成降低键合质量的氧化膜。然而，随着 CoWoS 技术的发展，其使用助焊剂的环境变得愈发困难。凸块键合后必须清除（清洁）助焊剂，但随着中介层尺寸的增大，很难完全清除积聚在中心的助焊剂。若助焊剂残留，可能会影响芯片的可靠性。

事实上，台积电也在积极聚焦解决这些问题。例如针对助焊剂问题，据报道，台积电正在积极探索无助焊剂键合技术在 CoWoS 上的应用。在去年提升 CoWoS 良率遇到困难后，台积电不得不将重点转向包括无助焊剂键合在内的替代技术。半导体业内人士此前透露，“台积电目前正在少量进口无助焊剂键合机，并在研发阶段进行评估”，“预计今年年底完成测试”。

在中介层尺寸方面，截至 2023 年，台积电 CoWoS 封装中的中介层尺寸为 80x80mm，大约比光罩大 3.3 倍。按照台积电的计划，到 2026 年，将推出具有 5.5 倍掩模尺寸的 CoWoS - L；具有创纪录的 9.5 倍掩模尺寸、集成 12 + HBM 堆栈的 CoWoS 也有望于 2027 年推出。在台积电的路线图中，还有一项名为 SoW - X（System - on - Wafer）的技术，与 CoWoS 相比，其性能提高了 40 倍，模拟了完整的服务器机架功能，计划于 2027 年实现量产。

然而，这些计划并未完全消除业界的担忧，这也正是 FOPLP（Fan - out panel - level packaging）在最近半年频繁被提及的原因之一。在之前的文章《FOPLP 来袭，CoWoS 压力大增》中，我们也对此进行了介绍。相关报道指出，台积电在这一技术上也有所布局。

颠覆传统中介层 ——CoPoS 技术

近日，另一则消息透露，台积电将押注 CoPoS 技术，并计划于 2029 年实现量产，而英伟达有望成为其首个客户。

CoPoS 是 Chip - on - Panel - on - Substrate 的缩写，与之对比，CoWoS 是 Chip - on - Wafer - on - Substrate。从命名上可以看出，就是中间的 “wafer” 换成了 “panel”。从技术层面来看，CoPoS 本质上是将中介层 “面板化”，创建所谓的面板 RDL（重分布层），或者将芯片放置在 “面板级 RDL 层” 上。这使得即使是 510x515 毫米的面板，也能容纳数倍于 300 毫米晶圆的芯片数量。

对于台积电而言，CoPoS 本质上是 CoWoS - L 和 CoWoS - R 的方形面板演进，将传统的圆形晶圆替换为矩形基板。据报道，矩形设计尺寸为 310x310 毫米，比传统的圆形晶圆提供了更大的可用基板空间，从而提高了产出效率并降低了成本。

据台媒透露，台积电位于嘉义的 AP7 工厂正逐渐成为下一代先进封装的关键枢纽。该工厂计划分八个阶段建设，并将在第四阶段开始大规模生产 CoPoS。台媒进一步报道，AP7 的第一阶段（P1）将作为苹果的专用 WMCM（多芯片模块）基地，而第二阶段和第三阶段则专注于提升 SoIC 的产量。值得注意的是，该报道称，AP7 并未计划生产 CoWoS，而是将其保留在 AP8，该工厂由群创光电的旧工厂改建而成。

FOPLP 与 CoPoS 的区别

聪明的读者可能已经发现，无论是 FOPLP 还是 CoPoS，都与面板有关，那么这两者有何区别呢？

首先，FOPLP（扇出型面板级封装）和 CoPoS（基板上面板芯片封装）均采用大型面板基板进行封装。但是，它们在架构和应用方面存在显著差异，尤其是在中介层（interposer）的使用方面。FOPLP 是一种无需中介层的封装方法，芯片直接重新分布在面板基板上，并通过重分布层（RDL）进行互连。这种方法具有成本低、I/O 密度高、外形尺寸灵活等优势，适用于边缘 AI、移动设备和集成密度适中的中端 ASIC 等应用。

相比之下，CoPoS 采用了中介层，从而实现了更高的信号完整性和稳定的功率传输 —— 这在集成多个高性能、高功率芯片（例如 GPU 和 HBM）时尤为重要。中介层的存在使 CoPoS 更适合需要大面积封装和高速数据传输的高端 AI 和 HPC 系统。

此外，据了解，CoPoS 中的中介层材料正在从传统的硅演变为玻璃，从而提供更高的成本效益和热稳定性。资料显示，与传统有机基板相比，玻璃芯基板具有更高的互连密度、更灵活的信号布线、更少的 RDL 层数、更高的带宽密度以及更低的单次数据传输功耗。尤其值得一提的是，采用 TGV（玻璃通孔）技术，损耗极小，且材料的平整度、CTE（热膨胀系数）、刚性、吸湿性和导热性等性能都相对理想。此外，它还具有优异的机械和电气特性，以及光传输应用的潜力。

这也是台积电将 CoPoS 定位为未来 CoWoS - L 潜在替代品的原因之一。据了解，未来 CoPoS 封装市场将锁定 AI 等高级应用，其中采用 CoWoS - R 制程的将锁定博通，CoWoS - L 则目标服务英伟达及超微。业界分析认为，CoPoS 舍弃传统的圆形晶圆，化圆为方，直接将芯片排列于大型方形面板基板上，大幅提升了产能与面积利用率。CoPoS 封装结构更具弹性，适合多样化芯片尺寸与应用需求，在 AI、5G 与高效能运算领域展现出强大的竞争力。

写在最后

虽然 CoPoS 技术好处众多，但我们也要清楚，如果一项看似优秀的技术尚未普及，那必定是因为它存在一些尚未被客户接受的短板。例如，从圆形封装工艺到方形封装工艺的转变，需要投入大量的材料和设备研发。为了实现高精细的导体图案，还需克服翘曲、均匀度等问题，因为这对良率将是一个挑战。另外，客户对 RDL 线宽 / 间距的要求从 10µm 缩小到 5µm，甚至 2µm、1µm，这就需要供应商在 RDL 布局方面实现新的突破。

总而言之，半导体封装技术的未来充满希望，但仍需业界各方共同努力，不断攻克技术难题，推动行业向前发展。